特開 2024-34115 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024034115

(43)【公開日】2024-03-13

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240306BHJP

   H01L 21/336 20060101ALI20240306BHJP

【ＦＩ】

H01L27/11582

H01L29/78 371

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022138152

(22)【出願日】2022-08-31

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】竹田 裕

(72)【発明者】

【氏名】内藤 慶太郎

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP22

5F083EP32

5F083EP76

5F083ER21

5F083GA10

5F083JA04

5F083JA05

5F083JA19

5F083JA39

5F083JA56

5F083PR03

5F083ZA28

5F101BA46

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH14

(57)【要約】      （修正有）

【課題】動作信頼性が向上する半導体装置を提供する。
【解決手段】第１の積層体と第２の積層体と半導体膜ＣＨと電荷蓄積膜ＣＴと、を有する半導体装置１であって、第１の積層体は、複数の導電層６が絶縁層７を介して積層される。第２の積層体は、第１の積層体の上方に、複数の導電層が絶縁層を介して積層される。半導体膜ＣＨは、第１の積層体と第２の積層体を、第１の積層体及び第２の積層体の積層方向に通る。電荷蓄積膜ＣＴは、半導体膜と第１の積層体及び第２の積層体との間に配される。第１の積層体における複数の導電層のうち第１の導電層ＷＬ４より第２の積層体から遠い第２の導電層ＤＷＬ１と半導体膜とが交差する位置に情報記憶用の第１のメモリセルが形成される。電荷蓄積膜及び第１の導電層を含む積層方向の断面視において、第２の導電層の上側の角の欠け部６ａ１の欠け量は、第１の導電層の上側の角の欠け部６ａ１の欠け量より大きい。
【選択図】図６

【特許請求の範囲】

【請求項1】

複数の導電層が絶縁層を介して積層される第１の積層体と、
前記第１の積層体の上方に配され、複数の導電層が絶縁層を介して積層される第２の積層体と、
前記第１の積層体と前記第２の積層体を、前記第１の積層体及び前記第２の積層体の積層方向に通る半導体膜と、
前記半導体膜と前記第１の積層体及び前記第２の積層体との間に配される電荷蓄積膜と、
を備え、
前記第１の積層体における複数の導電層のうち前記第２の積層体に最も近い第１の導電層と前記半導体膜とが交差する位置に第１のダミーメモリセルが形成され、
前記第１の積層体における複数の導電層のうち前記第１の導電層より前記第２の積層体から遠い第２の導電層と前記半導体膜とが交差する位置に情報記憶用の第１のメモリセルが形成され、
前記電荷蓄積膜、前記半導体膜並びに前記第１及び第２の導電層を含む前記積層方向の断面視における前記第１の導電層の前記電荷蓄積膜との対向部での上側の角の欠け量は、前記断面視における前記第２の導電層の前記電荷蓄積膜との対向部での上側の角の欠け量より大きい
半導体装置。

【請求項2】

前記第１の導電層は、前記上側の角における前記積層方向に垂直な平面方向の欠け量をΔｘとし、前記上側の角における前記積層方向の欠け量をΔｚとし、前記積層方向の厚さをＷ_ＷＬとするとき、
Δｘ＜Δｚ（１－Δｚ／Ｗ_ＷＬ）
を満たす
請求項１に記載の半導体装置。

【請求項3】

前記電荷蓄積膜と前記第１の積層体及び前記第２の積層体との間に配され、側面が前記電荷蓄積膜に接触する第１の絶縁膜をさらに備え、
前記第１の導電層は、前記第１の導電層の下面の端部と前記電荷蓄積膜との間における前記第１の絶縁膜の前記平面方向の厚さをｔ_ＢＬＫ１とするとき、
Δｘ＞（√（１．２５）－１）ｔ_ＢＬＫ１
を満たす
請求項２に記載の半導体装置。

【請求項4】

前記電荷蓄積膜と前記第１の積層体及び前記第２の積層体との間に配される第１の絶縁膜と、
前記第１の絶縁膜と前記第１の導電層との間に配される第２の絶縁膜と、
をさらに備え、
前記第１の導電層は、前記第１の導電層の下面の端部と前記電荷蓄積膜との間における前記第１の絶縁膜の前記平面方向の厚さをｔ_ＢＬＫ１、前記第２の絶縁膜の前記平面方向の厚さをｔ_ＢＬＫ２とするとき、
Δｘ＞（√（１．２５）－１）（ｔ_ＢＬＫ１＋ｔ_ＢＬＫ２／２．６）
を満たす
請求項２に記載の半導体装置。

【請求項5】

複数の導電層が絶縁層を介して積層される第１の積層体と、
前記第１の積層体の上方に配され、複数の導電層が絶縁層を介して積層される第２の積層体と、
前記第１の積層体と前記第２の積層体を、前記第１の積層体及び前記第２の積層体の積層方向に通る半導体膜と、
前記半導体膜と前記第１の積層体及び前記第２の積層体との間に配される電荷蓄積膜と、
を備え、
前記第２の積層体における複数の導電層のうち前記第１の積層体に最も近い第１の導電層と前記半導体膜とが交差する位置にダミーメモリセルが形成され、
前記第２の積層体における複数の導電層のうち前記第１の導電層より前記第１の積層体から遠い第２の導電層と前記半導体膜とが交差する位置に情報記憶用のメモリセルが形成され、
前記電荷蓄積膜、前記半導体膜並びに前記第１及び第２の導電層を含む前記積層方向の断面視における前記第１の導電層の前記電荷蓄積膜との対向部での下側の角の欠け量は、前記断面視における前記第２の導電層の前記電荷蓄積膜との対向部での下側の角の欠け量より大きい
半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体装置に関する。

【背景技術】

【0002】

複数の導電層が絶縁層を介して積層された積層体を柱状の半導体膜が貫通し、各導電層と半導体膜との近接する部分をメモリセルとして機能させる３次元構造の半導体装置が知られている。この半導体装置では、動作信頼性を向上することが望まれる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２０－１２６９４３号公報

【特許文献2】特開２０１２－０１５５１７号公報

【特許文献3】米国特許第９２３６３９５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

一つの実施形態は、動作信頼性を向上できる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

一つの実施形態によれば、第１の積層体と第２の積層体と半導体膜と電荷蓄積膜とを有する半導体装置が提供される。第１の積層体は、複数の導電層が絶縁層を介して積層される。第２の積層体は、第１の積層体の上方に配される。第２の積層体は、複数の導電層が絶縁層を介して積層される。半導体膜は、第１の積層体と第２の積層体を、第１の積層体及び第２の積層体の積層方向に通る。電荷蓄積膜は、半導体膜と第１の積層体及び第２の積層体との間に配される。第１の積層体における複数の導電層のうち第２の積層体に最も近い第１の導電層と半導体膜とが交差する位置に第１のダミーメモリセルが形成される。第１の積層体における複数の導電層のうち第１の導電層より第２の積層体から遠い第２の導電層と半導体膜とが交差する位置に情報記憶用の第１のメモリセルが形成される。電荷蓄積膜、半導体膜並びに第１及び第２の導電層を含む積層方向の断面視における第１の導電層の電荷蓄積膜との対向部での上側の角の欠け量は、断面視における第２の導電層の電荷蓄積膜との対向部での上側の角の欠け量より大きい。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態にかかる半導体装置の構成を示す斜視図。

【図2】第１の実施形態にかかる半導体装置の構成を示すブロック図。

【図3】第１の実施形態におけるメモレイセルアレイの構成を示す回路図。

【図4】第１の実施形態におけるメモレイセルアレイの構成を示す断面図。

【図5】第１の実施形態におけるメモレイセルアレイの構成を示す拡大断面図。

【図6】第１の実施形態における導電層の上側の角の欠け部を示す断面図。

【図7】第１の実施形態における角の欠け量を規定するパラメータを示す断面図。

【図8】第１の実施形態における角の欠け量を変化させた場合の欠け部の形状を示す断面図。

【図9】第１の実施形態におけるΔｚの上限（Δｘの上限）の規定を示す断面図。

【図10】第１の実施形態におけるΔｘの下限（Δｚの下限）の規定を示す断面図。

【図11】第１の実施形態におけるΔｚを変化させた場合のバックトンネル電流の特性を示す図。

【図12】第１の実施形態におけるΔｘを変化させた場合のバックトンネル電流の特性を示す図。

【図13】第１の実施形態における絶縁膜の厚さを変化させた場合のバックトンネル電流の特性を示す図。

【図14】第１の実施形態における導電層の厚さを変化させた場合のバックトンネル電流の特性を示す図。

【図15】第１の実施形態における絶縁膜薄化・絶縁膜誘電率低下・ティアピラー径縮小を行った場合のバックトンネル電流の特性を示す図。

【図16】第１の実施形態における角の欠け量を規定するパラメータを示す断面図。

【図17】第１の実施形態にかかる半導体装置の製造方法を示す断面図。

【図18】第１の実施形態にかかる半導体装置の製造方法を示す断面図。

【図19】第１の実施形態にかかる半導体装置の製造方法を示す断面図。

【図20】第２の実施形態における導電層の上側の角の欠け部を示す断面図。

【図21】第２の実施形態にかかる半導体装置の製造方法を示す断面図。

【図22】第３の実施形態における導電層の上側の角の欠け部を示す断面図。

【図23】第３の実施形態にかかる半導体装置の製造方法を示す断面図。

【発明を実施するための形態】

【0007】

以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

【0008】

（第１の実施形態）
第１の実施形態にかかる半導体装置は、複数の導電層が絶縁層を介して積層された積層体を柱状の半導体膜が貫通し、各導電層と半導体膜との近接する部分をメモリセルとして機能させる３次元構造を有する。この半導体装置において、動作信頼性を向上するための工夫が施される。

【0009】

半導体装置１は、図１に示すように構成される。図１は、半導体装置１の概略構成を示す斜視図である。

【0010】

以下の説明では、基板ＳＵＢの表面に平行な平面内で互いに直交する方向をＸ方向及びＹ方向とし、より具体的には、Ｘ方向はワード線ＷＬの延びる方向とし、Ｙ方向はビット線ＢＬの延びる方向とする。Ｚ方向は、基板ＳＵＢの表面に直交する方向とする。このため、Ｚ方向は、Ｘ方向及びＹ方向と直交する。

【0011】

図１に示すように、半導体装置１には、選択ゲートＳＧＳと、ワード線ＷＬと、選択ゲートＳＧＤとが含まれる。選択ゲートＳＧＳは、絶縁層７を介して基板ＳＵＢの上に積層される。図１の例では、選択ゲートＳＧＳは３層設けられる。ワード線ＷＬは、最上層の選択ゲートＳＧＳの上に絶縁層７を介して積層される。図１の例では、ワード線ＷＬはＺ方向に沿って、絶縁層７と交互に複数層設けられる。選択ゲートＳＧＤは、最上層のワード線ＷＬの上に絶縁層７を介して積層される。選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、それぞれＸ方向及びＹ方向に延びる板状である。

【0012】

図１の例では、選択ゲートＳＧＤ、ワード線ＷＬ、及び選択ゲートＳＧＳは、スリットＳＴによりＹ方向に分断され絶縁される。ソース線ＳＬは、層間絶縁膜８１を介して基板ＳＵＢの＋Ｚ側に配されている。スリットＳＴは、ソース線ＳＬの＋Ｚ側に設けられ、Ｘ方向及びＺ方向に延在する。

【0013】

選択ゲートＳＧＤは、例えば、分断膜ＳＨＥによりＹ方向に分断される。図１の例では、Ｙ方向に分割された選択ゲートＳＧＤ０とＳＧＤ１が示されている。分断膜ＳＨＥは、ワード線ＷＬの上方（＋Ｚ側）に設けられ、Ｘ方向及びＺ方向に延在する。このため、ワード線ＷＬ上には、選択ゲートＳＧＤ０と選択ゲートＳＧＤ１とがＹ方向に並んで配置される。図１の例では、選択ゲートＳＧＤ０およびＳＧＤ１は、それぞれ、３層設けられる。

【0014】

基板ＳＵＢは、例えば、シリコン基板である。選択ゲートＳＧＳ、ワード線ＷＬ、選択ゲートＳＧＤは、例えば、タングステン（Ｗ）を含む金属層である。絶縁層７および層間絶縁膜８１は、例えば、酸化シリコンを含む絶縁体である。

【0015】

半導体装置１は、複数の柱状体４をさらに備える。柱状体４は、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを貫いて、それらの積層方向であるＺ方向に延びる。半導体装置１は、選択ゲートＳＧＤの上方に設けられた複数のビット線ＢＬをさらに備える。

【0016】

柱状体４は、それぞれコンタクトプラグ３１を介してビット線ＢＬに電気的に接続される。例えば、選択ゲートＳＧＤ０を共有する柱状体４のうちの１つと、選択ゲートＳＧＤ１を共有する柱状体４のうちの１つは、１つのビット線ＢＬに電気的に接続される。

【0017】

なお、図１では、図示の簡略化のために、選択ゲートＳＧＤとビット線ＢＬとの間に設けられる層間絶縁膜を省略している。

【0018】

半導体装置１では、選択ゲートＳＧＤ、ワード線ＷＬ、及び選択ゲートＳＧＳが、それぞれ、導電層で構成される。ソース線ＳＬの＋Ｚ側には、導電層と絶縁層７とが交互に積層された積層体ＳＳＴが構成される。積層体ＳＳＴが柱状体４で貫通されて３次元的なメモリセルの配列（メモリセルアレイ）が構成される。

【0019】

すなわち、半導体装置１において、ワード線ＷＬと柱状体４とが交差する部分がメモリセルとして機能するように構成され、複数のメモリセルが３次元的に配列されたメモリセルアレイ２が構成される。また、選択ゲートＳＧＳと柱状体４とが交差する部分がソース側選択ゲートとして機能し、選択ゲートＳＧＤ０，ＳＧＤ１と柱状体４とが交差する部分がドレイン側選択ゲートとして機能する。半導体装置１では、積層体ＳＳＴにおけるワード線ＷＬの積層数を増やすことによって、より微細なパターニング技術を利用しなくても、記憶容量を増加することが可能である。

【0020】

図２は、半導体装置１の概略構成を示すブロック図である。

【0021】

図２に示すように、半導体装置１は、メモリセルアレイ２、周辺回路１００、及びインタフェース２００を有している。周辺回路１００は、ＷＬ駆動回路１１０、ＳＧＳ駆動回路１２０、ＳＧＤ駆動回路１３０、ＳＬ駆動回路１４０、及びセンスアンプ回路１５０を含む。

【0022】

ＷＬ駆動回路１１０は、ワード線ＷＬへの印加電圧を制御する回路であり、ＳＧＳ駆動回路１２０は、選択ゲートＳＧＳに印加する電圧を制御する回路である。ＳＧＤ駆動回路１３０は、選択ゲートＳＧＤに印加する電圧を制御する回路であり、ＳＬ駆動回路１４０は、ソース線ＳＬに印加する電圧を制御する回路である。センスアンプ回路１５０は、ビット線ＢＬに印加する電圧を制御する回路であるとともに、選択されたメモリセルからの信号に応じて読み出したデータを判定する回路である。

【0023】

周辺回路１００は、インタフェース２００経由で外部（例えば、半導体装置１が適用されるメモリシステムのメモリコントローラ）から入力された指示に基づいて、半導体装置１の動作を制御する。

【0024】

次に、メモリセルアレイ２の回路構成について図３を用いて説明する。図３は、メモリセルアレイ２の構成を示す回路図である。

【0025】

メモリセルアレイ２は、各々が複数のメモリセルトランジスタＭＴの集合である複数のブロックＢＬＫを有する。以下では、メモリセルトランジスタＭＴを単にメモリセルＭＴと呼ぶことにする。

【0026】

各ブロックＢＬＫは、ワード線ＷＬおよびビット線ＢＬに関連付けられたメモリセルＭＴの集合である複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を有する。各ストリングユニットＳＵ０～ＳＵ３は、メモリセルＭＴが直列接続された複数のメモリストリングＭＳＴを有する。なお、ストリングユニットＳＵ０～ＳＵ３内のメモリストリングＭＳＴの数は任意である。

【0027】

複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３は、複数の選択ゲートＳＧＤ０，ＳＧＤ１，ＳＧＤ２，ＳＧＤ３に対応しているとともに選択ゲートＳＧＳを共有しており、ブロックＢＬＫにおける複数の駆動単位として機能する。各ストリングユニットＳＵは、その対応する選択ゲートＳＧＤと選択ゲートＳＧＳとで駆動され得る。また、各ストリングユニットＳＵは、複数のメモリストリングＭＳＴを含む。

【0028】

各メモリストリングＭＳＴは、例えば１０個のメモリセルＭＴ（ＭＴ０～ＭＴ９）および選択トランジスタＤＧＴ，ＳＧＴを含んでいる。メモリセルＭＴは、コントロールゲートと電荷蓄積膜とを有し、データを不揮発に保持・記憶する。そして１０個のメモリセルＭＴは、選択トランジスタＤＧＴのソースと選択トランジスタＳＧＴのドレインとの間に直列接続されている。なお、メモリストリングＭＳＴ内のメモリセルＭＴの個数は１０個に限定されない。

【0029】

各ストリングユニットＳＵ０～ＳＵ３における選択トランジスタＤＧＴのゲートは、それぞれ選択ゲートＳＧＤ０～ＳＧＤ３に接続される。これに対して各ストリングユニットＳＵにおける選択トランジスタＳＧＴのゲートは、例えば選択ゲートＳＧＳに共通接続される。

【0030】

各ストリングユニットＳＵ内にある各メモリストリングＭＳＴの選択トランジスタＤＧＴのドレインは、それぞれ異なるビット線ＢＬ０～ＢＬｋ（ｋは任意の２以上の整数）に接続される。また、ビット線ＢＬ０～ＢＬｋは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのメモリストリングＭＳＴを共通に接続する。更に、各選択トランジスタＳＧＴのソースは、ソース線ＳＬに共通に接続されている。

【0031】

つまりストリングユニットＳＵは、異なるビット線ＢＬ０～ＢＬｋに接続され、且つ同一の選択ゲートＳＧＤに接続されたメモリストリングＭＳＴの集合である。また各ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵ０～ＳＵ３の集合である。そしてメモリセルアレイ２は、ビット線ＢＬ０～ＢＬｋを共通にする複数のブロックＢＬＫの集合である。

【0032】

なお、ワード線ＷＬを共有するメモリセルＭＴの群を「メモリセルグループＭＣＧ」と呼ぶことにすると、メモリセルグループＭＣＧは、ワード線ＷＬを介して一括して所定の電圧（例えば、書き込み電圧、読み出し電圧）を印加可能なメモリセルＭＴの集合の最小単位である。

【0033】

また、ワード線ＷＬ４とワード線ＷＬ５との間には、ダミーワード線ＤＷＬ１及びダミーワード線ＤＷＬ２が設けられる。各メモリストリングＭＳＴにおけるメモリセルＭＴ４とメモリセルＭＴ５との間には、ダミーワード線ＤＷＬ１及びダミーワード線ＤＷＬ２に対応してダミーメモリセルＤＭＴ１とダミーメモリセルＤＭＴ２とが設けられる。ダミーメモリセルＤＭＴ１とダミーメモリセルＤＭＴ２とは、それぞれ、メモリセルＭＴと同様の構造を有し、データの記憶に使用されない。

【0034】

次に、メモリセルアレイ２の断面構成について図４を用いて説明する。図４は、メモリセルアレイ２の構成を示す断面図である。

【0035】

半導体装置１において、基板ＳＵＢの＋Ｚ側には、層間絶縁膜８１を介して導電層３が配される。導電層３は、不純物を含む半導体（例えば、シリコン）を主成分とする材料または導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。導電層３は、ＸＹ方向に板状に延び、ソース線ＳＬ（図１参照）として機能する。導電層３の＋Ｚ側には、複数の柱状体４が配される。複数の柱状体４は、ＸＹ方向に配列される。各柱状体４は、Ｚ方向に延び、積層体ＳＳＴ（図１参照）を貫通する。

【0036】

積層体ＳＳＴは、複数の積層体ＳＳＴ１，ＳＳＴ２が積層された構造を有する。図４では、積層体ＳＳＴが２つの積層体ＳＳＴ１，ＳＳＴ２に分割される構造が例示されるが、積層体ＳＳＴが３つ以上に分割されてもよい。

【0037】

図４に示す各柱状体４は、導電層３の＋Ｚ側に、ティア４ａ、ジョイント部４ｂ、ティア４ｃ、キャップ層４ｄが順に積層される。積層体ＳＳＴは、導電層３の＋Ｚ側に、積層体ＳＳＴ１、ジョイント層ＪＬ、積層体ＳＳＴ２が順に積層される。積層体ＳＳＴ１，ＳＳＴ２は、それぞれ、ワード線ＷＬなどとして機能する導電層６が絶縁層７を介して積層されて構成される。ティア４ａは、Ｚ方向に延び、積層体ＳＳＴ１を貫通する。ジョイント部４ｂは、ジョイント層ＪＬに対応したＺ位置を有する。ジョイント層ＪＬは、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。ティア４ｃは、Ｚ方向に延び、積層体ＳＳＴ２を貫通する。ティア４ａは、＋Ｚ側の端部がジョイント部４ｂを介してティア４ｃに結合される。キャップ層４ｄは、ＸＹ方向に板状に延び、ティア４ｃの＋Ｚ側端を覆う。キャップ層４ｄは、例えば、不純物を含む半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。積層体ＳＳＴ２の＋Ｚ側には、層間絶縁膜８２，８３を介して導電層９が配される。導電層９は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。導電層９は、Ｙ方向にライン状に延び、ビット線ＢＬ（図１参照）として機能する。キャップ層４ｄは、コンタクトプラグ３１を介してビット線ＢＬに接続される。

【0038】

図５に示すように、各ティア４ａ，４ｃは、Ｚ方向に沿った中心軸ＣＡ１，ＣＡ３を有する柱形状を有し、例えば略円柱形状を有する。図５は、ジョイント部４ｂ付近の構成を示す拡大断面図であり、図４のＡ部分を拡大した拡大断面図である。各ティア４ａ，４ｃは、＋Ｚ側端の径に比べて－Ｚ側端の径が狭いテーパ形状を有してもよい。各ティア４ａ，４ｃは、＋Ｚ側端の径に比べて－Ｚ側端の径が狭く且つ＋Ｚ側端及び－Ｚ側端の間の所定のＺ位置で径が広がったボーイング形状を有してもよい。ティア４ｃの－Ｚ側端の径は、ティア４ａの＋Ｚ側端の径より小さい。

【0039】

ジョイント部４ｂは、Ｚ方向に沿った中心軸ＣＡ２を有しＸＹ方向に延びた円盤形状を有する。ジョイント部４ｂは、－Ｚ側の面がティア４ａの＋Ｚ側端に接触し、＋Ｚ側の面がティア４ｃの－Ｚ側端に接触する。ジョイント部４ｂは、ティア４ａの＋Ｚ側端をティア４ｃの－Ｚ側端に結合し、ティア４ａ及びティア４ｃをＺ方向に結合させる。ジョイント部４ｂは、ティア４ａの＋Ｚ側端の径より大きな径を有し、ティア４ｃの－Ｚ側端の径より大きな径を有する。ジョイント部４ｂの中心軸ＣＡ２のＸＹ位置は、ティア４ａの中心軸ＣＡ１のＸＹ位置及び／又はティア４ｃの中心軸ＣＡ３のＸＹ位置とずれていてもよい。すなわち、ティア４ａの中心軸ＣＡ１のＸＹ位置とティア４ｃの中心軸ＣＡ３のＸＹ位置とが互いにずれていてもよい。これにより、ティア４ａ及びティア４ｃのＸＹ位置合わせのマージンが確保され得る。ジョイント部４ｂは、導電層６のＺ方向厚さより大きなＺ方向幅を有し、絶縁層７のＺ方向厚さより大きなＺ方向幅を有する。これにより、ティア４ａ及びティア４ｃの結合マージンが確保され得る。これに応じて、ジョイント層ＪＬは、導電層６のＺ方向厚さより大きなＺ方向厚さを有し、絶縁層７のＺ方向厚さより大きなＺ方向厚さを有する。

【0040】

ティア４ａは、図５に示すように、中心軸ＣＡ１側から順にコア部材ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１を有する。コア部材ＣＲは、ティア４ａの中心軸ＣＡ１近傍に配されティア４ａの中心軸ＣＡ１に沿って延びた略円柱形状を有する。コア部材ＣＲは、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。半導体膜ＣＨは、コア部材ＣＲを外側から囲むように配されティア４ａの中心軸ＣＡ１に沿って延びた略円筒状の形状を有する。半導体膜ＣＨは、さらにコア部材ＣＲの－Ｚ側の端部を覆うとともに、導電層３に接続される。半導体膜ＣＨは、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。絶縁膜ＴＮＬは、半導体膜ＣＨを外側から囲むように配されティア４ａの中心軸ＣＡ１に沿って延びた略円筒状の形状を有する。絶縁膜ＴＮＬは、酸化物（例えば、シリコン酸化物またはシリコン酸窒化物）を主成分とする材料で形成され得る。電荷蓄積膜ＣＴは、絶縁膜ＴＮＬを外側から囲むように配されティア４ａの中心軸ＣＡ１に沿って延びた略円筒状の形状を含む。電荷蓄積膜ＣＴは、窒化物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。絶縁膜ＢＬＫ１は、電荷蓄積膜ＣＴを外側から囲むように配されティア４ａの中心軸ＣＡ１に沿って延びた略円筒状の形状を有する。絶縁膜ＢＬＫ１は、酸化物（例えば、シリコン酸化物、金属酸化物またはそれらの積層）を主成分とする材料で形成され得る。これにより、電荷蓄積膜ＣＴが１対の絶縁膜ＴＮＬ，ＢＬＫ１で挟まれたＯＮＯ型の３層構造が構成され得る。

【0041】

ジョイント部４ｂは、中心軸ＣＡ２側から順にコア部材ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１を有する。ジョイント部４ｂにおいて、コア部材ＣＲは、ティア４ａのコア部材ＣＲより径の大きな略円盤形状を有する。半導体膜ＣＨは、ティア４ａの半導体膜ＣＨより径の大きな中空円盤形状を有する。絶縁膜ＴＮＬは、ティア４ａの絶縁膜ＴＮＬより径の大きな中空円盤形状を有する。電荷蓄積膜ＣＴは、ティア４ａの電荷蓄積膜ＣＴより径の大きな中空円盤形状を有する。絶縁膜ＢＬＫ１は、ティア４ａの絶縁膜ＢＬＫ１より径の大きな中空円盤形状を有する。

【0042】

ティア４ｃは、中心軸ＣＡ３側から順にコア部材ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１を有する。コア部材ＣＲは、ティア４ｃの中心軸ＣＡ３近傍に配されティア４ｃの中心軸ＣＡ３に沿って延びた略円柱形状を有する。半導体膜ＣＨは、コア部材ＣＲを外側から囲むように配されティア４ｃの中心軸ＣＡ３に沿って延びた略円筒状の形状を有する。絶縁膜ＴＮＬは、半導体膜ＣＨを外側から囲むように配されティア４ｃの中心軸ＣＡ３に沿って延びた略円筒状の形状を有する。電荷蓄積膜ＣＴは、絶縁膜ＴＮＬを外側から囲むように配されティア４ｃの中心軸ＣＡ３に沿って延びた略円筒状の形状を有する。絶縁膜ＢＬＫ１は、電荷蓄積膜ＣＴを外側から囲むように配されティア４ｃの中心軸ＣＡ３に沿って延びた略円筒状の形状を有する。ティア４ｃのコア部材ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１は、それぞれティア４ａ及びジョイント部４ｂのコア部材ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１と同じ材料で形成される。これにより、電荷蓄積膜ＣＴが１対の絶縁膜ＴＮＬ，ＢＬＫ１で挟まれたＯＮＯ型の３層構造が構成され得る。

【0043】

ティア４ａの半導体膜ＣＨは、－Ｚ側でソース線ＳＬとしての導電層３に接続され、＋Ｚ側でジョイント部４ｂの半導体膜ＣＨに接続される。ジョイント部４ｂの半導体膜ＣＨは、＋Ｚ側でティア４ｃの半導体膜ＣＨに接続される。ティア４ｃの半導体膜ＣＨは、＋Ｚ側の端部がキャップ層４ｄ及びコンタクトプラグ３１を介してビット線ＢＬとして機能する導電層９に接続される。すなわち、ティア４ａ、ジョイント部４ｂ、ティア４ｃの半導体膜ＣＨは、メモリストリングＭＳＴにおけるチャネル領域（アクティブ領域）を含む。

【0044】

図４に示す各積層体ＳＳＴ１，ＳＳＴ２では、導電層６と絶縁層７とが交互に繰り返し積層される。各導電層６は、ＸＹ方向に板状に延びる。各導電層６は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。各導電層６は、＋Ｚ側の面、－Ｚ側の面、及びティア４ａ，４ｃに対向する面が絶縁膜ＢＬＫ２で覆われていてもよい。絶縁膜ＢＬＫ２は、絶縁物ＢＬＫ１と組成が異なっていてもよい。絶縁膜ＢＬＫ２は、絶縁物（例えば、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウムなどの金属酸化物）を主成分とする材料で形成され得る。各絶縁層７は、ＸＹ方向に板状に延びる。各絶縁層７は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。

【0045】

積層体ＳＳＴ１において、Ｚ方向に互いに離間して配される複数の導電層６のうち、少なくとも最も－Ｚ側の導電層６は、選択ゲートＳＧＳとして機能し、少なくとも最も＋Ｚ側の導電層６は、ダミーワード線ＤＷＬ１として機能し、他の導電層６は、ワード線ＷＬ０～ＷＬ４として機能する。図１に示されるように、－Ｚ側の複数の導電層６を選択ゲートＳＧＳとして機能させてもよいし、これと同様に、ダミーワード線ＤＷＬ１として機能する導電層６が＋Ｚ側に複数層設けられてもよい。

【0046】

選択ゲートＳＧＳの導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、選択トランジスタＳＧＴが形成される。ワード線ＷＬ０の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ０が形成される。ワード線ＷＬ１の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ１が形成される。ワード線ＷＬ２の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ２が形成される。ワード線ＷＬ３の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ３が形成される。ワード線ＷＬ４の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ４が形成される。ダミーワード線ＤＷＬ１の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、ダミーメモリセルＤＭＴ１が形成される。なお、ティア４ａは、選択ゲートＳＧＳの導電層６と交差する位置において、部分的に電荷蓄積膜ＣＴ及び絶縁膜ＢＬＫ１が省略されていてもよい。

【0047】

積層体ＳＳＴ１上にジョイント層ＪＬを介して積層された積層体ＳＳＴ２において、Ｚ方向に互いに離間して配される複数の導電層６のうち、少なくとも最も＋Ｚ側の導電層６は、選択ゲートＳＧＤとして機能し、少なくとも最も－Ｚ側の導電層６は、ダミーワード線ＤＷＬ２として機能し、他の導電層６は、ワード線ＷＬ５～ＷＬ９として機能する。図１に示されるように、＋Ｚ側の複数の導電層６を選択ゲートＳＧＤとして機能させてもよいし、これと同様に、ダミーワード線ＤＷＬ２として機能する導電層６が－Ｚ側に複数層設けられてもよい。

【0048】

ダミーワード線ＤＷＬ２の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、ダミーメモリセルＤＭＴ２が形成される。ワード線ＷＬ５の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ５が形成される。ワード線ＷＬ６の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ６が形成される。ワード線ＷＬ７の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ７が形成される。ワード線ＷＬ８の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ８が形成される。ワード線ＷＬ９の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ９が形成される。選択ゲートＳＧＤの導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、選択トランジスタＤＧＴが形成される。なお、ティア４ｃは、選択ゲートＳＧＤの導電層６と交差する位置において、部分的に電荷蓄積膜ＣＴ及び絶縁膜ＢＬＫ１が省略されていてもよい。

【0049】

メモリセルＭＴへの情報の書き込み処理では、選択ワード線ＷＬの導電層６へ書き込み電圧が印加され、非選択ワード線ＷＬの導電層６へ転送電圧が印加され、半導体膜ＣＨへ基準電圧が印加される。書き込み電圧は、半導体膜ＣＨの電荷（電子）を電荷蓄積膜ＣＴへ注入するための電位（例えば、２０Ｖ）を有する。転送電圧は、書き込み電圧と基準電圧との間の電位（例えば、１０Ｖ）を有する。基準電圧は、基準となる電位（例えば、０Ｖ）を有する。これにより、選択ワード線ＷＬの導電層６と半導体膜ＣＨとが交差する位置の選択メモリセルＭＴの電荷蓄積膜ＣＴに電荷が蓄積され、選択メモリセルＭＴに情報が書き込まれる。

【0050】

メモリセルＭＴに対する情報の消去処理では、各ワード線ＷＬの導電層６へ基準電圧が印加され、半導体膜ＣＨへ消去電圧が印加され、選択ゲートＳＧＳ，ＳＧＤに両者の中間電圧が印加される。消去電圧は、半導体膜ＣＨの反対電荷（正孔）を電荷蓄積膜ＣＴへ注入するための電位（例えば、２０Ｖ）を有する。基準電圧は、基準となる電位（例えば、０Ｖ）を有する。中間電圧は、消去処理と基準電圧との間の電位（例えば、５Ｖ）を有する。このような制御によって、選択トランジスタＳＧＴ，ＤＧＴのドレイン近傍でＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）により電子・正孔対を発生させ、反対電荷（正孔）を半導体膜ＣＨから電荷蓄積膜ＣＴに注入する。これにより、電荷蓄積膜ＣＴに蓄積された電荷が消去され、メモリセルＭＴの情報が消去され得る。

【0051】

このとき、図５に示すように、ダミーワード線ＤＷＬ１の導電層６は、ジョイント部４ｂが存在することに伴い、＋Ｚ側の導電層６とのＺ方向間隔Ｇ_Ｄ１Ｄ２が－Ｚ側の導電層６とのＺ方向間隔Ｇ_Ｗ４Ｄ１より大きい。これにより、ダミーワード線ＤＷＬ１の導電層６から電荷蓄積膜ＣＴへ向かう方向の電界が、－Ｚ側の導電層６の電圧から受ける影響に比べて、＋Ｚ側の導電層６の電圧から受ける影響が少なくなる。このため、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の面６ａにおける角部に電界集中が起こる可能性がある。これにより、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の面６ａにおける角部から絶縁膜ＢＬＫ１をトンネルした電荷がジョイント部４ｂ付近の電荷蓄積膜ＣＴに蓄積されるバックトンネル現象が発生する可能性がある。導電層６から絶縁膜ＢＬＫ１をトンネルして電荷蓄積膜ＣＴに蓄積される電荷の流れはバックトンネル電流とも呼ばれる。バックトンネル現象が発生すると、ジョイント部４ｂ付近の電荷蓄積膜ＣＴに意図しない情報が書き込まれるが、ジョイント部４ｂ付近には、ワード線ＷＬの導電層６が存在しないため、反対電荷を半導体膜ＣＨから電荷蓄積膜ＣＴに注入して電荷を消去することも困難である。

【0052】

一方、ワード線ＷＬ４の導電層６は、＋Ｚ側の導電層６とのＺ方向間隔Ｇ_Ｗ４Ｄ１が－Ｚ側の導電層６とのＺ方向間隔Ｇ_Ｗ３Ｗ４と均等である。これにより、ワード線ＷＬ４の導電層６では、ダミーワード線ＤＷＬ１の導電層６のような電界集中が起こりにくい。

【0053】

これに関して、半導体装置１は、ダミーワード線ＤＷＬ１の導電層６の電荷蓄積膜ＣＴとの対向部付近が、図６に示すように角に欠け部を有して構成される。図６は、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側（上側）の角の欠け部の構成を示す拡大断面図であり、図５のＢ部分を拡大した拡大断面図である。

【0054】

すなわち、電荷蓄積膜ＣＴ、半導体膜ＣＨ及び導電層６を含むＺ方向の断面視において、積層体ＳＳＴ１のダミーワード線ＤＷＬ１の導電層６が電荷蓄積膜ＣＴと対向する部分での＋Ｚ側の角の欠け量は、積層体ＳＳＴ１のワード線ＷＬ４の導電層６が電荷蓄積膜ＣＴと対向する部分での＋Ｚ側の角の欠け量より大きい。同様に、積層体ＳＳＴ１のダミーワード線ＤＷＬ１の導電層６が電荷蓄積膜ＣＴと対向する部分での＋Ｚ側の角の欠け量は、積層体ＳＳＴ１のワード線ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０の導電層６が電荷蓄積膜ＣＴと対向する部分での＋Ｚ側の角の欠け量より大きい（図４参照）。

【0055】

図６に示すＹＺ断面において、導電層６の＋Ｚ側の面６ａの延長面とティア４ａ側の端面６ｃの延長面とが＋Ｚ側で交わる交点を６ａｃとする。交点６ａｃと導電層６の＋Ｚ側の面６ｄとで特定される形状部分を欠け部６ａ１と呼ぶことにする。欠け部６ａ１は、中心軸ＣＡ１を含むＹＺ断面視で略三角形状を有する。ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の角の欠け部６ａ１の寸法は、ワード線ＷＬ４の導電層６の＋Ｚ側の角の欠け部６ａ１の寸法より大きい。角の欠け量は、欠け部６ａ１の寸法として特定されてもよいし、欠け部６ａ１に相似な形状部分の寸法として特定されてもよい。

【0056】

例えば、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の角に対応するＺ位置で、ティア４ａにおける電荷蓄積膜ＣＴの外側面に凸部４ａ１２ａが配され、絶縁膜ＢＬＫ１の内側面に凹部４ａ２ｂが配され、絶縁膜ＢＬＫ１の外側面に凸部４ａ２ａが配される。それに対応して導電層６の＋Ｚ側の端面６ｄがティア４ａの側面から外側に後退されるように構成される。

【0057】

ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側に対応するＺ位置の絶縁膜ＢＬＫ１の外周面４ａ２とし、そのＺ位置より若干高いＺ位置の絶縁膜ＢＬＫ１の外周面を４ａ１とする。ダミーワード線ＤＷＬ１の導電層６の－Ｚ側に対応するＺ位置の絶縁膜ＢＬＫ１の外周面４ａ３とし、そのＺ位置より若干低いＺ位置の絶縁膜ＢＬＫ１の外周面を４ａ４とする。そのＺ高さより若干低いＺ位置の絶縁膜ＢＬＫ１の外周面を４ａ５とする。そのＺ高さより若干低いＺ位置の絶縁膜ＢＬＫ１の外周面を４ａ６とする。外周面４ａ１，４ａ２，４ａ３，４ａ４，４ａ５，４ａ６に対応した電荷蓄積膜ＣＴの外周面を、それぞれ、４ａ１１，４ａ１２，４ａ１３，４ａ１４，４ａ１５，４ａ１６とする。

【0058】

外周面４ａ１，４ａ３，４ａ４，４ａ５，４ａ６が一体面を形成するか他の面の延長面上にあり第１の基準外周面を形成する。外周面４ａ２は、第１の基準外周面の外側に位置にする。外周面４ａ１１，４ａ１３，４ａ１４，４ａ１５，４ａ１６が一体面を形成するか他の面の延長面上にあり第２の基準外周面を形成する。外周面４ａ１２は、第２の基準外周面の外側に位置にする。これに応じて、ダミーワード線ＤＷＬ１の導電層６が電荷蓄積膜ＣＴと対向する部分での＋Ｚ側の角が、対応するワード線ＷＬ４の＋Ｚ側の角に比べて第１の基準外周面からより外側に後退した位置まで欠けている。

【0059】

外周面４ａ４と外周面４ａ５との間には段差面がほぼ存在しない。外周面４ａ１４と外周面４ａ１５との間には段差面がほぼ存在しない。これに応じて、ワード線ＷＬ４の導電層６が電荷蓄積膜ＣＴと対向する部分での＋Ｚ側の角には、第１の基準外周面からより外側に後退した欠け部６ａ１は実質的に形成されない。あるいは、ワード線ＷＬ４の導電層６の＋Ｚ側の角に、ＹＺ断面視で略直角三角形状の欠け部６ａ１が比較的小さな寸法で形成される。

【0060】

一方、外周面４ａ１と外周面４ａ２との間に、第１の基準外周面からＸＹ方向外側に遠ざかるように延びた段差面４ａ１ａが構成され、外周面４ａ１１及び外周面４ａ１２の間に第２の基準外周面よりも外側でやや傾斜して延びた傾斜面４ａ１１ａが構成される。これに応じて、ダミーワード線ＤＷＬ１が電荷蓄積膜ＣＴと対向する部分での導電層６の＋Ｚ側の角には、ＹＺ断面視で略直角三角形状の欠け部６ａ１が比較的大きな寸法で形成される。

【0061】

すなわち、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の角のＸＹ方向の欠け量がワード線ＷＬ４の導電層６の＋Ｚ側の角のＸＹ方向の欠け量より大きい。同様に、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の角のＸＹ方向の欠け量がワード線ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０の導電層６の＋Ｚ側の角のＸＹ方向の欠け量より大きい。

【0062】

これにより、ワード線ＷＬ４，ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０の導電層６の＋Ｚ側の面６ａの端部６ａ１１と電荷蓄積膜ＣＴとのＸＹ方向距離に比べて、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の面６ａの端部６ａ１１と電荷蓄積膜ＣＴとのＸＹ方向距離を大きく確保できる。この結果、消去処理におけるダミーワード線ＤＷＬ１の導電層６とジョイント部４ｂ付近の電荷蓄積膜ＣＴとの間のバックトンネル現象を抑制できる。

【0063】

次に、ダミーワード線ＤＷＬ１の導電層６における角の欠け量の規定について検討する。角の欠け量は、前述のように、導電層６の＋Ｚ側の角の欠け部６ａ１の寸法として規定されてもよいし、欠け部６ａ１に相似な形状部分の寸法として規定されてもよい。角の欠け量は、図７に示すようなパラメータを用いて規定されてもよい。図７は、角の欠け量を規定するパラメータを示す断面図であり、図６のＣ部分の拡大断面図である。

【0064】

図７に示すように、絶縁膜ＢＬＫ２の膜厚がほぼ一様である場合、絶縁膜ＢＬＫ１を介して電荷蓄積膜ＣＴと対向するように形成された絶縁膜ＢＬＫ２の＋Ｚ側の角の欠け部１０６ａ１は、導電層６の＋Ｚ側の角の欠け部６ａ１にほぼ相似な形状になる。欠け部１０６ａ１の形状・寸法を規定することで、欠け部６ａ１の形状・寸法を間接的に規定でき、導電層６の＋Ｚ側の角の欠け量を規定できる。欠け部１０６ａ１と欠け部６ａ１との相似比は、１に近いため、近似的に合同とみなすこともできる。

【0065】

電荷蓄積膜ＣＴ及び導電層６を含む断面において、欠け部１０６ａ１の＋Ｚ側端のＸＹ方向長さをΔｘとする。Δｘは、導電層６の＋Ｚ側の角のＸＹ方向の欠け量を示す。欠け部１０６ａ１のＺ高さをΔｚとする。Δｚは、導電層６の＋Ｚ側の角のＺ方向の欠け量を示す。導電層６のＺ方向厚さをＷ_ＷＬとする。導電層６の－Ｚ側の面６ｂの端部と電荷蓄積膜ＣＴとの間における絶縁膜ＢＬＫ１のＸＹ方向厚さをｔ_ＢＬＫ１とする。導電層６の－Ｚ側の面６ｂの端部と電荷蓄積膜ＣＴとの間における絶縁膜ＢＬＫ２のＸＹ方向厚さをｔ_ＢＬＫ２とする。

【0066】

例えば、Δｚ／Δｘ＝ｔａｎ６５°を維持しながら、ＸＹ方向の欠け量Δｘ、Ｚ方向の欠け量Δｚを変化させると、ダミーワード線ＤＷ１の導電層６の＋Ｚ側の角の欠け部６ａ１は、図８（ａ）～図８（ｃ）に示すような形状になる。図８（ａ）～図８（ｃ）は、ダミーワード線ＤＷ１の導電層６の＋Ｚ側の角の欠け量を変化させた場合の欠け部の形状を示す断面図である。図８（ａ）は、ＸＹ方向の欠け量Δｘ、Ｚ方向の欠け量Δｚがともにほぼ０であり、角の欠け量が比較的小さい場合を示す。図８（ｃ）は、Ｚ方向の欠け量ΔｚがほぼＷ_ＷＬ程度であり、ＸＹ方向の欠け量Δｘがそれに対応した量であり、角の欠け量が比較的大きい場合を示す。図８（ｂ）は、ＸＹ方向の欠け量Δｘ、Ｚ方向の欠け量Δｚがともに中間的な量であり、角の欠け量が中間的な量である場合を示す。

【0067】

図８（ａ）～図８（ｃ）のそれぞれについて、ダミーワード線ＤＷ１の導電層６付近の消去動作時の電流密度分布についてシミュレーションを行ったところ、次に示す結果が得られた。

【0068】

図８（ａ）の場合、点線の矢印で示すように、導電層６の＋Ｚ側の角から斜め上方向に絶縁膜ＢＬＫ１をトンネルし電荷蓄積膜ＣＴへ流れるバックトンネル電流が観測された。これは、＋Ｚ側の角の欠け量が不足しており、消去動作時に＋Ｚ側の角に電界集中が発生し、バックトンネル電流が発生するに至ったものと考えられる。図８（ａ）の場合、＋Ｚ側の角の欠け量が適正値に対して不足している可能性がある。

【0069】

図８（ｃ）の場合、一点鎖線の矢印で示すように、導電層６の－Ｚ側の角から斜め下方向に絶縁膜ＢＬＫ１をトンネルし電荷蓄積膜ＣＴへ流れるバックトンネル電流が観測された。これは、＋Ｚ側の角の欠け量が過剰であり、消去動作時に－Ｚ側の角に電界集中が発生し、バックトンネル電流が発生するに至ったものと考えられる。図８（ｃ）の場合、＋Ｚ側の角の欠け量が適正値に対して過剰である可能性がある。

【0070】

図８（ｂ）の場合、バックトンネル電流がほとんど観測されなかった。これは、＋Ｚ側の角の欠け量が適正値であり、消去動作時に－Ｚ側の角に電界集中が起こりにくく、バックトンネル電流が抑制されたものと考えられる。

【0071】

これらの結果から、角の欠け量には、適正範囲が存在する可能性がある。

【0072】

次に、角の欠け量の適正範囲の規定について検討する。

【0073】

まず、Ｚ方向の欠け量Δｚの適正範囲の上限について、図９に示すように検討する。図９は、Δｚの上限（Δｘの上限）の規定を示す断面図である。

【0074】

経験則であるが、Δｚが導電層６の－Ｚ側端まで達した状態でのΔｘと同程度、導電層６の－Ｚ側端より＋Ｚ側のＺ位置に欠け部１０６ａ１の－Ｚ側端が位置するようなΔｚがΔｚの上限になる。

【0075】

例えば、導電層６の＋Ｚ側の角の欠け部６ａ１が導電層６の－Ｚ側端に達する場合、図９（ａ）に示すように、欠け部６ａ１のＺ高さが導電層６のＺ方向厚さＷ_ＷＬに均等となる。絶縁膜ＢＬＫ２の厚さｔ_ＢＬＫ２が一様であり、欠け部１０６ａ１は、近似的に、欠け部６ａ１をＸＹ方向及びＺ方向にそれぞれｔ_ＢＬＫ２で並進移動させたものとみなせる。すなわち、欠け部６ａ１と欠け部１０６ａ１とは近似的に合同であるとみなせる。この場合、欠け部６ａ１のＺ高さと欠け部１０６ａ１のＺ高さとが略等しいので、次の数式１がなりたつ。図９（ａ）では、Δｚの－Ｚ側端が－Ｚ側の絶縁膜ＢＬＫ２の－Ｚ側の面からＺ方向距離ΔＤ１≒ｔ_ＢＬＫ２のＺ位置として示されている。
Δｚ≒Ｗ_ＷＬ・・・数式１

【0076】

このとき、欠け部６ａ１のＺ高さに対するＸＹ方向長さの割合と欠け部１０６ａ１のＺ高さに対するＸＹ方向長さの割合（Δｘ／Δｚ）とが等しいので、欠け部６ａ１のＸＹ方向長さΔＤは、次の数式２で表される。
ΔＤ＝Ｗ_ＷＬ×Δｘ／Δｚ・・・数式２

【0077】

Δｚ／Δｘを一定に維持しながら図９（ａ）に示すΔｚをΔＤ分短くすると、図９（ｂ）に示すようなΔｚが、Δｚの上限として得られる。Δｚの上限をΔｚ_ｔｈとすると、数式１，２より、Δｚの上限Δｚ_ｔｈは、次の数式３で示される。
Δｚ_ｔｈ＝Ｗ_ＷＬ－ΔＤ＝Ｗ_ＷＬ（１－Δｘ／Δｚ）・・・数式３

【0078】

これを、Ｚ方向の欠け量Δｚの上限の規定として示すと、数式４のようになる。
Δｚ＜Δｚ_ｔｈ・・・数式４

【0079】

Δｚ／Δｘを一定に維持しているので、Δｚの上限の規定はΔｘの上限の規定に書き直すことができる。数式３，４により得られる不等式をΔｘについて解くと、Δｘの上限の規定として、次の数式５が得られる。
Δｘ＜Δｚ（１－Δｚ／Ｗ_ＷＬ）・・・数式５

【0080】

次に、ＸＹ方向の欠け量Δｘの適正範囲の下限について、図１０に示すように検討する。図１０は、Δｘの下限（Δｚの下限）の規定を示す断面図である。

【0081】

ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の面６ａの端部６ａ１１での電界がワード線ＷＬ４の導電層６の＋Ｚ側の面６ａの端部６ａ１１での電界より弱くなるΔｘがΔｘの下限になる。

【0082】

例えば、図１０（ａ）では、電荷蓄積膜ＣＴへ０Ｖが印加され、ダミーワード線ＤＷＬ１の導電層６へ電圧ΔＶが印加されると、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の端部６ａ１１から電荷蓄積膜ＣＴへ向かう電界Ｆ_ＤＷＬ１が発生する。電界Ｆ_ＤＷＬ１のＸＹ方向成分、Ｚ方向成分をそれぞれＦ_Ｘ、Ｆ_Ｚとすると、電界Ｆ_ＤＷＬ１は次の数式６で与えられる。
Ｆ_ＤＷＬ１＝（Ｆ_Ｘ ^２＋Ｆ_Ｚ ^２）^１／２・・・数式６

【0083】

絶縁膜ＢＬＫ１がシリコン酸化物で形成され、絶縁膜ＢＬＫ２がアルミニウム酸化物で形成される場合、絶縁膜ＢＬＫ１，ＢＬＫ２の物理膜厚ｔ_ＢＬＫ１，ｔ_ＢＬＫ２をシリコン酸化膜に換算した場合の電気膜厚がそれぞれｔ_ＢＬＫ１，ｔ_ＢＬＫ２／２．６である。欠け部６ａ１と欠け部１０６ａ１とは近似的に合同であり、絶縁膜ＢＬＫ１の物理膜厚ｔ_ＢＬＫ１が近似的に一様であるとすると、ＸＹ方向成分Ｆ_Ｘは、次の数式７で与えられる。
Ｆ_Ｘ＝ΔＶ／（ｔ_ＢＬＫ１＋ｔ_ＢＬＫ２／２．６＋Δｘ）・・・数式７

【0084】

電界Ｆ_ＤＷＬ１、ＸＹ方向成分Ｆ_Ｘ、Ｚ方向成分Ｆ_Ｚは、それぞれ、ベクトル量である。電界Ｆ_ＤＷＬ１とＸＹ方向成分Ｆ_Ｘとの成す角をΦとすると、Ｚ方向成分Ｆ_Ｚは、次の数式８で与えられる。
Ｆ_Ｚ＝［ΔＶ／｛（ｔ_ＢＬＫ１＋ｔ_ＢＬＫ２／２．６＋Δｘ）／ｃｏｓΦ｝］×ｓｉｎΦ・・・数式８

【0085】

数式７，８より、Ｚ方向成分Ｆ_Ｚは、次の数式９のように書き直せる。
Ｆ_Ｚ＝Ｆ_ＸｓｉｎΦｃｏｓΦ≦０．５Ｆ_Ｘ・・・数式９

【0086】

数式６～数式９より、次の数式１０の関係が導ける。
Ｆ_ＤＷＬ１＜｛Ｆ_Ｘ ^２＋（０．５Ｆ_Ｘ）^２｝^１／２＝（１．２５Ｆ_Ｘ ^２）^１／２＝√（１．２５）Ｆ_Ｘ＝√（１．２５）ΔＶ／（ｔ_ＢＬＫ１＋ｔ_ＢＬＫ２／２．６＋Δｘ）・・・数式１０

【0087】

図１０（ｂ）では、電荷蓄積膜ＣＴへ０Ｖが印加され、ワード線ＷＬ４の導電層６へ電圧ΔＶが印加されると、ワード線ＷＬ４の導電層６の＋Ｚ側の端部６ａ１１から電荷蓄積膜ＣＴへ向かう電界Ｆ_ＷＬ４が発生する。

【0088】

絶縁膜ＢＬＫ１がシリコン酸化物で形成され、絶縁膜ＢＬＫ２がアルミニウム酸化物で形成される場合、絶縁膜ＢＬＫ１，ＢＬＫ２の物理膜厚ｔ_ＢＬＫ１，ｔ_ＢＬＫ２をシリコン酸化膜に換算した場合の電気膜厚がそれぞれｔ_ＢＬＫ１，ｔ_ＢＬＫ２／２．６である。電界Ｆ_ＷＬ４は、次の数式１１で与えられる。
Ｆ_ＷＬ４＝ΔＶ／（ｔ_ＢＬＫ１＋ｔ_ＢＬＫ２／２．６）・・・数式１１

【0089】

数式１０、数式１１より、電界Ｆ_ＤＷＬ１が電界Ｆ_ＷＬ４より弱くなる条件は、次の数式１２で与えられる。
√（１．２５）ΔＶ／（ｔ_ＢＬＫ１＋ｔ_ＢＬＫ２／２．６＋Δｘ）＜ΔＶ／（ｔ_ＢＬＫ１＋ｔ_ＢＬＫ２／２．６）・・・数式１２

【0090】

数式１２をΔｘについて解くと、次の数式１３が得られる。
Δｘ＞｛√（１．２５）－１｝（ｔ_ＢＬＫ１＋ｔ_ＢＬＫ２／２．６）・・・数式１３

【0091】

Δｘの下限をΔｘ_ｔｈとすると、Δｘの下限Δｘ_ｔｈの規定は、次の数式１４で示される。
Δｘ＞Δｘ_ｔｈ・・・数式１４

【0092】

Δｚ／Δｘを一定に維持しながらΔｘを変化させるとすると、Δｘの下限の規定は、次の数式１５のようなΔｚの下限の規定に書き直すことができる。
Δｚ＞（Δｚ／Δｘ）Δｘ_ｔｈ＝（Δｚ／Δｘ）｛√（１．２５）－１｝（ｔ_ＢＬＫ１＋ｔ_ＢＬＫ２／２．６）・・・数式１５

【0093】

図９、図１０の検討により、Δｘ、Δｚの適正範囲として、それぞれ、次の数式１６，１７が得られる。
Δｘ_ｔｈ＝｛√（１．２５）－１｝（ｔ_ＢＬＫ１＋ｔ_ＢＬＫ２／２．６）＜Δｘ＜Δｚ（１－Δｚ／Ｗ_ＷＬ）・・・数式１６
（Δｚ／Δｘ）Δｘ_ｔｈ＝（Δｚ／Δｘ）｛√（１．２５）－１｝（ｔ_ＢＬＫ１＋ｔ_ＢＬＫ２／２．６）＜Δｚ＜Δｚ_ｔｈ＝Ｗ_ＷＬ（１－Δｘ／Δｚ）・・・数式１７

【0094】

あるいは、絶縁膜ＢＬＫ２のＸＹ方向厚さｔ_ＢＬＫ２が絶縁膜ＢＬＫ１のＸＹ方向厚さｔ_ＢＬＫ１に比べて十分に小さい場合、又は、絶縁膜ＢＬＫ２が省略される場合、次の数式１８が成り立つ。
ｔ_ＢＬＫ１＋ｔ_ＢＬＫ２／２．６≒ｔ_ＢＬＫ１・・・数式１８

【0095】

数式１８を数式１６，１７に適用すると、Δｘ、Δｚの適正範囲として、それぞれ、次の数式１９，２０が得られる。
Δｘ_ｔｈ＝｛√（１．２５）－１｝ｔ_ＢＬＫ１＜Δｘ＜Δｚ（１－Δｚ／Ｗ_ＷＬ）・・・数式１９
（Δｚ／Δｘ）Δｘ_ｔｈ＝（Δｚ／Δｘ）｛√（１．２５）－１｝ｔ_ＢＬＫ１＜Δｚ＜Δｚ_ｔｈ＝Ｗ_ＷＬ（１－Δｘ／Δｚ）・・・数式２０

【0096】

例えば、ダミーワード線ＤＷＬ１の導電層６から電荷蓄積膜ＣＴへのバックトンネル電流についてΔｚ／Δｘを一定に維持しながらΔｚを変化させてシミュレーションを行った結果を図１１に示す。図１１は、Δｚを変化させた場合のバックトンネル電流の特性を示す図である。図１１において、縦軸が規格化したバックトンネル電流値を示し、横軸がΔｚ－Δｚ_ｔｈを示す。図１１では、バックトンネル電流の許容上限値が一点鎖線で示されている。図１１では、Δｚ／Δｘが同じプロットを線でつないで示す。

【0097】

例えば、Δｚ／Δｘ＝ｔａｎ６０°を維持しながらΔｚを変化させると、Δｚの適正範囲ＡＲｚにおいて、バックトンネル電流が確実に許容上限値以下に抑えられることが示される。適正範囲ＡＲｚは、上記の数式１７又は数式２０で与えられる。図１１では、適正範囲ＡＲｚの上限が、数式１７又は数式２０の上限からΔｚ_ｔｈを減じた値としてゼロで示される。適正範囲ＡＲｚの下限は、図示しないが、数式１７又は数式２０の下限からΔｚ_ｔｈを減じた値になる。

【0098】

Δｚ／Δｘ＝ｔａｎ６５°を維持しながらΔｚを変化させると、Δｚの適正範囲ＡＲｚにおいて、バックトンネル電流が確実に許容上限値以下に抑えられることが示される。

【0099】

Δｚ／Δｘ＝ｔａｎ７０°を維持しながらΔｚを変化させると、Δｚの適正範囲ＡＲｚにおいて、バックトンネル電流が確実に許容上限値以下に抑えられることが示される。

【0100】

Δｚ／Δｘ＝ｔａｎ７５°を維持しながらΔｚを変化させると、Δｚの適正範囲ＡＲｚにおいて、バックトンネル電流が確実に許容上限値以下に抑えられることが示される。

【0101】

Δｚ／Δｘ＝ｔａｎ８０°を維持しながらΔｚを変化させると、Δｚの適正範囲ＡＲｚにおいて、バックトンネル電流が確実に許容上限値以下に抑えられることが示される。

【0102】

Δｚ／Δｘ＝ｔａｎ８５°を維持しながらΔｚを変化させると、Δｚの適正範囲ＡＲｚにおいて、バックトンネル電流が確実に許容上限値以下に抑えられることが示される。

【0103】

これにより、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の角の欠け部６ａ１をΔｚの適正範囲ＡＲｚに従って構成することで、バックトンネル現象を効果的に抑制できることが確認される。

【0104】

図１１に示すシミュレーション結果を、Δｚ／Δｘの値を用い、Δｘの変化についてのシミュレーション結果として書き直すと、図１２のようになる。図１２は、Δｘを変化させた場合のバックトンネル電流の特性を示す図である。図１２において、縦軸が規格化したバックトンネル電流値を示し、横軸がΔｘ－Δｘ_ｔｈを示す。図１２では、バックトンネル電流の許容上限値が一点鎖線で示されている。図１２では、簡略化のため、Δｚ／Δｘが同じプロットを線でつないでいない。

【0105】

例えば、Δｚ／Δｘを様々な値に維持しながらΔｘを変化させると、Δｘの適正範囲ＡＲｘにおいて、バックトンネル電流が確実に許容上限値以下に抑えられることが示される。適正範囲ＡＲｚは、上記の数式１６又は数式１９で与えられる。図１２では、適正範囲ＡＲｘの下限が、数式１６又は数式１９の下限からΔｚ_ｔｈを減じた値としてゼロで示される。適正範囲ＡＲｘの上限は、図示しないが、数式１６又は数式１９の上限からΔｚ_ｔｈを減じた値になる。

【0106】

これにより、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の角の欠け部６ａ１をΔｘの適正範囲ＡＲｘに従って構成することで、バックトンネル現象を効果的に抑制できることが確認される。

【0107】

次に、適正範囲ＡＲｘの有効性について確認する。

【0108】

図１３は、絶縁膜ＢＬＫ２の厚さｔ_ＢＬＫ２を変化させた場合のバックトンネル電流の特性を示す図である。

【0109】

例えば、図１３（ａ）は、絶縁膜ＢＬＫ２の厚さｔ_ＢＬＫ２がｔ_２１（例えば、４ｎｍ）である場合について、バックトンネル電流の特性を示す。Δｚ／Δｘを様々な値に維持しながらΔｘを変化させると、Δｘの適正範囲ＡＲｘにおいて、バックトンネル電流が確実に許容上限値以下に抑えられることが示される。

【0110】

図１３（ｂ）は、絶縁膜ＢＬＫ２の厚さｔ_ＢＬＫ２がより薄いｔ_２２（＜ｔ_２１、例えば、３ｎｍ）である場合について、バックトンネル電流の特性を示す。Δｚ／Δｘを様々な値に維持しながらΔｘを変化させると、Δｘの適正範囲ＡＲｘにおいて、バックトンネル電流が確実に許容上限値以下に抑えられることが示される。

【0111】

図１３（ｃ）は、絶縁膜ＢＬＫ２の厚さｔ_ＢＬＫ２がさらにより薄いｔ_２３（＜ｔ_２２、例えば、２ｎｍ）である場合について、バックトンネル電流の特性を示す。Δｚ／Δｘを様々な値に維持しながらΔｘを変化させると、Δｘの適正範囲ＡＲｘにおいて、バックトンネル電流が確実に許容上限値以下に抑えられることが示される。

【0112】

図１３により、絶縁膜ＢＬＫ２の厚さｔ_ＢＬＫ２をｔ_２１→ｔ_２２→ｔ_２３と薄くしていった場合、適正範囲ＡＲｘが有効であり、バックトンネル電流が確実に許容上限値以下に抑えられることが確認される。

【0113】

図１４は、ダミーワード線ＤＷＬ１の導電層６の厚さを変化させた場合のバックトンネル電流の特性を示す図である。

【0114】

例えば、図１４（ａ）は、ダミーワード線ＤＷＬ１の導電層６の厚さＷ_ＷＬがＷ_１１（例えば、１５ｎｍ）である場合について、バックトンネル電流の特性を示す。Δｚ／Δｘを様々な値に維持しながらΔｘを変化させると、Δｘの適正範囲ＡＲｘにおいて、バックトンネル電流が確実に許容上限値以下に抑えられることが示される。

【0115】

図１４（ｂ）は、ダミーワード線ＤＷＬ１の導電層６の厚さＷ_ＷＬがより厚いＷ_１２（＞Ｗ_１１、例えば、２５ｎｍ）である場合について、バックトンネル電流の特性を示す。Δｚ／Δｘを様々な値に維持しながらΔｘを変化させると、Δｘの適正範囲ＡＲｘにおいて、バックトンネル電流が確実に許容上限値以下に抑えられることが示される。

【0116】

図１４（ｃ）は、ダミーワード線ＤＷＬ１の導電層６の厚さＷ_ＷＬがさらにより厚いＷ_１３（＞Ｗ_１２、例えば、３０ｎｍ）である場合について、バックトンネル電流の特性を示す。Δｚ／Δｘを様々な値に維持しながらΔｘを変化させると、Δｘの適正範囲ＡＲｘにおいて、バックトンネル電流が確実に許容上限値以下に抑えられることが示される。

【0117】

図１４により、ダミーワード線ＤＷＬ１の導電層６の厚さＷ_ＷＬをＷ_１１→Ｗ_１２→Ｗ_１３と厚くしていった場合、適正範囲ＡＲｘが有効であり、バックトンネル電流が確実に許容上限値以下に抑えられることが確認される。

【0118】

図１５は、絶縁膜ＢＬＫ１の薄化・絶縁膜ＢＬＫ２の誘電率低下・ピラー４ａの径縮小を行った場合のバックトンネル電流の特性を示す図である。

【0119】

例えば、図１５（ａ）は、絶縁膜ＢＬＫ１の厚さが標準的な厚さより薄膜化された厚さ（例えば、４ｎｍ）である場合について、バックトンネル電流の特性を示す。Δｚ／Δｘを様々な値に維持しながらΔｘを変化させると、Δｘの適正範囲ＡＲｘにおいて、バックトンネル電流が確実に許容上限値以下に抑えられることが示される。

【0120】

図１５（ｂ）は、絶縁膜ＢＬＫ２の誘電率が標準的な値より低下した値（例えば、比誘電率の値が３．９）である場合について、バックトンネル電流の特性を示す。Δｚ／Δｘを様々な値に維持しながらΔｘを変化させると、Δｘの適正範囲ＡＲｘにおいて、バックトンネル電流が確実に許容上限値以下に抑えられることが示される。

【0121】

図１５（ｃ）は、ティア４ａの直径が標準的な直径より縮小された直径（例えば、９０ｎｍ）である場合について、バックトンネル電流の特性を示す。Δｚ／Δｘを様々な値に維持しながらΔｘを変化させると、Δｘの適正範囲ＡＲｘにおいて、バックトンネル電流が確実に許容上限値以下に抑えられることが示される。

【0122】

図１５により、絶縁膜ＢＬＫ１の薄化・絶縁膜ＢＬＫ２の誘電率低下・ティア４ａの径縮小を行った場合、適正範囲ＡＲｘが有効であり、バックトンネル電流が確実に許容上限値以下に抑えられることが確認される。

【0123】

なお、図５に示すように、電荷蓄積膜ＣＴ、半導体膜ＣＨ及び導電層６を含むＺ方向の断面視において、積層体ＳＳＴ２のダミーワード線ＤＷＬ２が電荷蓄積膜ＣＴと対向する部分での導電層６の－Ｚ側の角の欠け量は、積層体ＳＳＴ２のワード線ＷＬ５が電荷蓄積膜ＣＴと対向する部分での導電層６の－Ｚ側の角の欠け量より大きくてもよい。同様に、積層体ＳＳＴ２のダミーワード線ＤＷＬ２の導電層６が電荷蓄積膜ＣＴと対向する部分での－Ｚ側の角の欠け量は、積層体ＳＳＴ２のワード線ＷＬ６，ＷＬ７，ＷＬ８，ＷＬ９の導電層６が電荷蓄積膜ＣＴと対向する部分での－Ｚ側の角の欠け量より大きくてもよい。

【0124】

例えば、積層体ＳＳＴ２において、ダミーワード線ＤＷＬ２の導電層６の－Ｚ側の角のＸＹ方向の欠け量がワード線ＷＬ５の導電層６の－Ｚ側の角のＸＹ方向の欠け量より大きくてもよい。同様に、ダミーワード線ＤＷＬ２の導電層６の－Ｚ側の角のＸＹ方向の欠け量がワード線ＷＬ６，ＷＬ７，ＷＬ８，ＷＬ９の導電層６の－Ｚ側の角のＸＹ方向の欠け量より大きくてもよい。

【0125】

これにより、ワード線ＷＬ５，ＷＬ６，ＷＬ７，ＷＬ８，ＷＬ９の導電層６の－Ｚ側の面６ｂの端部６ｂ１１と電荷蓄積膜ＣＴとのＸＹ方向距離に比べて、ダミーワード線ＤＷＬ２の導電層６の－Ｚ側の面６ｂの端部６ｂ１１と電荷蓄積膜ＣＴとのＸＹ方向距離を大きく確保できる。この結果、消去処理におけるダミーワード線ＤＷＬ２の導電層６とジョイント部４ｂ付近の電荷蓄積膜ＣＴとの間のバックトンネル現象を抑制できる。

【0126】

このとき、ダミーワード線ＤＷＬ２の導電層６における－Ｚ側の角の欠け量について、図１６のように規定されてもよい。図１６は、角の欠け量を規定するパラメータを示す断面図である。

【0127】

図１６に示すように、絶縁膜ＢＬＫ２の膜厚がほぼ一様である場合、絶縁膜ＢＬＫ１を介して電荷蓄積膜ＣＴと対向するように形成された絶縁膜ＢＬＫ２の－Ｚ側の角の欠け部１０６ａ１ａは、導電層６の－Ｚ側の角の欠け部６ａ１ａにほぼ相似な形状になる。欠け部１０６ａ１ａの形状・寸法を規定することで、欠け部６ａ１ａの形状・寸法を間接的に規定でき、導電層６の－Ｚ側の角の欠け量を規定できる。欠け部１０６ａ１ａと欠け部６ａ１ａとの相似比は、１に近いため、近似的に合同とみなすこともできる。

【0128】

中心軸ＣＡ１（図５参照）を含む断面において、欠け部１０６ａ１ａの－Ｚ側端のＸＹ方向長さをΔｘａとする。Δｘａは、導電層６の－Ｚ側の角のＸＹ方向の欠け量を示す。欠け部１０６ａ１ａのＺ高さをΔｚａとする。Δｚａは、導電層６の－Ｚ側の角のＺ方向の欠け量を示す。導電層６のＺ方向厚さをＷ_ＷＬとする。導電層６の＋Ｚ側の面６ａの端部と電荷蓄積膜ＣＴとの間における絶縁膜ＢＬＫ１のＸＹ方向厚さをｔ_ＢＬＫ１とする。導電層６の＋Ｚ側の面６ａの端部と電荷蓄積膜ＣＴとの間における絶縁膜ＢＬＫ２のＸＹ方向厚さをｔ_ＢＬＫ２とする。

【0129】

図９、図１０と同様に検討を行うと、Δｘａ、Δｚａの適正範囲として、それぞれ、次の数式２１，２２が得られる。
Δｘ_ｔｈ＝｛√（１．２５）－１｝（ｔ_ＢＬＫ１＋ｔ_ＢＬＫ２／２．６）＜Δｘａ＜Δｚａ（１－Δｚａ／Ｗ_ＷＬ）・・・数式２１
（Δｚａ／Δｘａ）Δｘ_ｔｈ＝（Δｚａ／Δｘａ）｛√（１．２５）－１｝（ｔ_ＢＬＫ１＋ｔ_ＢＬＫ２／２．６）＜Δｚａ＜Δｚ_ｔｈ＝Ｗ_ＷＬ（１－Δｘａ／Δｚａ）・・・数式２２

【0130】

あるいは、絶縁膜ＢＬＫ２のＸＹ方向厚さｔ_ＢＬＫ２が絶縁膜ＢＬＫ１のＸＹ方向厚さｔ_ＢＬＫ１に比べて十分に小さい場合、又は、絶縁膜ＢＬＫ２が省略される場合、上記の数式１８が成り立つ。

【0131】

数式１８を数式２１，２２に適用すると、Δｘａ、Δｚａの適正範囲として、それぞれ、次の数式２３，２４が得られる。
Δｘ_ｔｈ＝｛√（１．２５）－１｝ｔ_ＢＬＫ１＜Δｘａ＜Δｚａ（１－Δｚａ／Ｗ_ＷＬ）・・・数式２３
（Δｚａ／Δｘａ）Δｘ_ｔｈ＝（Δｚａ／Δｘａ）｛√（１．２５）－１｝ｔ_ＢＬＫ１＜Δｚａ＜Δｚ_ｔｈ＝Ｗ_ＷＬ（１－Δｘａ／Δｚａ）・・・数式２４

【0132】

次に、半導体装置１の製造方法について図１７～図１９を用いて説明する。図１７（ａ）～図１９（ｃ）は、それぞれ、半導体装置１の製造方法を示す断面図である。

【0133】

図１７（ａ）に示す工程では、基板ＳＵＢ（図１参照）にトランジスタを形成し、基板ＳＵＢ上に、コンタクトプラグ、配線膜及びビアプラグ等を形成するとともにそれらの周囲に層間絶縁膜８１を形成する。これにより、周辺回路１００が形成される。層間絶縁膜８１は、基板ＳＵＢの＋Ｚ側に、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料を堆積させることにより形成され得る（図４参照）。層間絶縁膜８１の＋Ｚ側に導電層３が堆積される。導電層３は、不純物を含む半導体（例えば、シリコン）を主成分とする材料または導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。

【0134】

導電層３の＋Ｚ側に、絶縁層７ｉと犠牲層５ｉとを交互に複数回堆積し、最上層の絶縁層７ｉ上に犠牲層５ｉ１、犠牲層５ｉ２を順に積層して、積層体ＳＳＴ１ｉを形成する。絶縁層７ｉは、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。犠牲層５ｉは、窒化物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。犠牲層５ｉ１は、窒化物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。犠牲層５ｉ２は、酸素がドープされた窒化物（例えば、シリコン酸窒化物）を主成分とする材料で形成され得る。各絶縁層７ｉ及び各犠牲層５ｉは、概ね同様な膜厚で堆積され得る。犠牲層５ｉ１の膜厚と犠牲層５ｉ２の膜厚との合計は、各犠牲層５ｉの膜厚と概ね均等である。積層体ＳＳＴ１ｉでは、最も＋Ｚ側の犠牲層５ｉが組成の異なる複数層（犠牲層５ｉ１、犠牲層５ｉ２）に積層化される。

【0135】

積層体ＳＳＴ１ｉの＋Ｚ側に、ジョイント層ＪＬｉが堆積される。ジョイント層ＪＬｉは、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。ジョイント層ＪＬｉは、絶縁層７ｉの膜厚より厚く犠牲層５ｉの膜厚より厚い膜厚で形成される。

【0136】

図１７（ｂ）に示す工程では、メモリホール１０の形成位置が開口されたレジストパターンをジョイント層ＪＬｉの上に形成する。レジストパターンをマスクとしてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法などの異方性エッチングを行い、ジョイント層ＪＬｊ及び積層体ＳＳＴ１ｊを貫通し導電層３に到達するメモリホール１０を形成する。

【0137】

このとき、ＲＩＥの処理ガスに対して、犠牲層５ｉ２のエッチングレートは、犠牲層５ｉ１のエッチングレートより大きく、絶縁層７ｉのエッチングレートより大きく、ジョイント層ＪＬｉのエッチングレートより大きい。このため、犠牲層５ｉ２の側面がエッチングされて後退し、メモリホール１０の内側面におけるジョイント層ＪＬｉとの界面側に、ＹＺ断面視で三角形状の凹部１０ｊ１が形成される。凹部１０ｊ１の窪み幅（リセス量）は、エッチング時間で調整されてもよいし、犠牲層５ｉ２の組成（例えば、図１７（ａ）の成膜時に窒化物にドープされる酸素濃度）で調整されてもよいし、その両者で調整されてもよい。

【0138】

図１７（ｃ）に示す工程では、ジョイント孔１１の形成位置が開口されたレジストパターンをジョイント層ＪＬｊの上に形成する。レジストパターンの開口は、Ｚ方向から見た場合にメモリホール１０ｉを内側に含むように形成される。レジストパターンをマスクとしてＲＩＥ法などの異方性エッチングを行い、ジョイント孔１１をジョイント層ＪＬに形成する。ジョイント孔１１は、メモリホール１０ｉより大きな径でジョイント層ＪＬの厚さより浅い深さで形成される。ジョイント孔１１の深さは、異方性エッチングのエッチング時間で調整され得る。

【0139】

図１８（ａ）に示す工程では、メモリホール１０ｉ及びジョイント孔１１に犠牲膜１４が埋め込まれる。犠牲膜１４は、絶縁層７及び犠牲層５，５１，５２に対してエッチング選択比を確保可能な材料（例えば、アモルファスシリコン）で形成され得る。犠牲膜１４は、メモリホール１０ｉに埋め込まれた柱状部１２とジョイント孔１１に埋め込まれた円盤状部１３とを含む。柱状部１２は、側面に凸部１２１を有する。凸部１２１は、積層体ＳＳＴ１ｋにおける最も＋Ｚ側の犠牲層５２に対してＸＹ方向に当接する。

【0140】

図１８（ｂ）に示す工程では、ジョイント層ＪＬ及び犠牲膜１４の＋Ｚ側に、絶縁層７ｉ、犠牲層５ｉ２、犠牲層５ｉ１を順に積層し、犠牲層５ｉ１上に絶縁層７ｉと犠牲層５ｉとを交互に複数回堆積して、積層体ＳＳＴ２ｉを形成する。絶縁層７ｉは、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。犠牲層５ｉ２は、酸素がドープされた窒化物（例えば、シリコン酸窒化物）を主成分とする材料で形成され得る。犠牲層５ｉ１は、窒化物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。犠牲層５ｉは、窒化物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。各絶縁層７ｉ及び各犠牲層５ｉは、積層体ＳＳＴ１ｉにおける各絶縁層７ｉ及び各犠牲層５ｉ（図７（ａ）参照）と概ね同様な膜厚で堆積され得る。犠牲層５ｉ１の膜厚と犠牲層５ｉ２の膜厚との合計は、各犠牲層５ｉの膜厚と概ね均等である。積層体ＳＳＴ２ｉでは、最も－Ｚ側の犠牲層５ｉが組成の異なる複数層（犠牲層５ｉ２、犠牲層５ｉ１）に積層化される。

【0141】

図１８（ｃ）に示す工程では、メモリホール１５の形成位置が開口されたレジストパターンを積層体ＳＳＴ２ｉの上に形成する。レジストパターンをマスクとしてＲＩＥ法などの異方性エッチングを行い、積層体ＳＳＴ２ｊを貫通し犠牲膜１４の＋Ｚ側の面を露出するメモリホール１５を形成する。

【0142】

このとき、ＲＩＥの処理ガスに対して、犠牲層５ｉ２のエッチングレートは、犠牲層５ｉ１のエッチングレートより大きく、絶縁層７ｉのエッチングレートより大きい。このため、犠牲層５ｉ２の側面がエッチングされて後退し、メモリホール１５の内側面における絶縁層７ｉとの界面側に、ＹＺ断面視で略三角形状の凹部１５１が形成される。凹部１５１の窪み幅（リセス量）は、エッチング時間で調整されてもよいし、犠牲層５ｉ２の組成（例えば、図１８（ｂ）の成膜時に窒化物にドープされる酸素濃度）で調整されてもよいし、その両者で調整されてもよい。

【0143】

図１９（ａ）に示す工程では、犠牲膜１４が除去される。これにより、積層体ＳＳＴ２ｊ、ジョイント層ＪＬ、積層体ＳＳＴ１ｋを貫通し導電層３（図４参照）に到達するメモリホール１６が形成される。メモリホール１６は、導電層３の＋Ｚ側に、メモリホール１０ｊ、ジョイント孔１１、メモリホール１５を順に含む。メモリホール１６は、ジョイント層ＪＬの－Ｚ側の犠牲層５２のＺ位置に凹部１０ｊ１を有し、ジョイント層ＪＬの＋Ｚ側の犠牲層５２のＺ位置に凹部１５１を有する。

【0144】

図１９（ｂ）に示す工程では、メモリホール１６の側面及び底面に、絶縁膜ＢＬＫ１、電荷蓄積膜ＣＴ、絶縁膜ＴＮＬを順に堆積する。このとき、メモリホール１６の側面の凹部１０ｊ１，１５１に、絶縁膜ＢＬＫ１が埋め込まれ得る。絶縁膜ＢＬＫ１は、酸化物（例えば、シリコン酸化物、金属酸化物またはそれらの積層）を主成分とする材料で形成され得る。電荷蓄積膜ＣＴは、窒化物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。絶縁膜ＴＮＬは、酸化物（例えば、シリコン酸化物またはシリコン酸窒化物）を主成分とする材料で形成され得る。絶縁膜ＢＬＫ１、電荷蓄積膜ＣＴ、絶縁膜ＴＮＬにおけるメモリホール１６の底面の部分が選択的に除去された後、メモリホール１６の側面及び底面に半導体膜ＣＨが堆積される。半導体膜ＣＨは、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。そして、メモリホール１６にコア部材ＣＲが埋め込まれる。コア部材ＣＲは、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。これにより、積層体ＳＳＴ１ｋ、ジョイント層ＪＬ、積層体ＳＳＴ２ｊをＺ方向に貫通する柱状体４が形成される。柱状体４は、導電層３の＋Ｚ側に、積層体ＳＳＴ１ｋをＺ方向に貫通するティア４ａ、ジョイント層ＪＬをＺ方向にほぼ貫通するジョイント部４ｂ、積層体ＳＳＴ２ｊをＺ方向に貫通するティア４ｃを順に含む。ティア４ａは、側面に凸部４ａ２ａを有する。凸部４ａ２ａは、積層体ＳＳＴ１ｋにおける犠牲層５２に対してＸＹ方向に当接する。ティア４ｃは、側面に凸部４ｃ２ａを有する。凸部４ｃ２ａは、積層体ＳＳＴ２ｊにおける犠牲層５２に対してＸＹ方向に当接する。

【0145】

図１９（ｃ）に示す工程では、積層体ＳＳＴ１ｋの犠牲層５，５１，５２と積層体ＳＳＴ２ｊの犠牲層５，５１，５２とがそれぞれ除去される。除去によって形成された空隙の露出面に絶縁膜ＢＬＫ２が堆積される。絶縁膜ＢＬＫ２は、絶縁物（例えば、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウムなどの金属酸化物）を主成分とする材料で形成され得る。そして、空隙に導電層６が埋め込まれる。導電層６は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。これにより、導電層６と絶縁層７とが交互に繰り返し積層された積層体ＳＳＴ１が形成され、導電層６と絶縁層７とが交互に繰り返し積層された積層体ＳＳＴ２が形成される。ティア４ａの側面の凸部４ａ２ａは、積層体ＳＳＴ１における最も＋Ｚ側の導電層６に絶縁膜ＢＬＫ２を介してＸＹ方向に当接する。すなわち、ダミーワード線ＤＷＬ１の導電層６が電荷蓄積膜ＣＴと対向する部分での＋Ｚ側の角のＸＹ方向の欠け量が、ワード線ＷＬ４の導電層６が電荷蓄積膜ＣＴと対向する部分での＋Ｚ側の角のＸＹ方向の欠け量より大きい構造が形成される。ティア４ｃの側面の凸部４ｃ２ａは、積層体ＳＳＴ２における最も－Ｚ側の導電層６に絶縁膜ＢＬＫ２を介してＸＹ方向に当接する。すなわち、ダミーワード線ＤＷＬ２の導電層６が電荷蓄積膜ＣＴと対向する部分での－Ｚ側の角のＸＹ方向の欠け量が、ワード線ＷＬ５の導電層６が電荷蓄積膜ＣＴと対向する部分での－Ｚ側の角のＸＹ方向の欠け量より大きい構造が形成される。

【0146】

以上のように、第１の実施形態では、半導体装置１は、電荷蓄積膜ＣＴ、半導体膜ＣＨ及び導電層６を含むＺ方向の断面視において、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の角の欠け量が、ワード線ＷＬ４の導電層６の＋Ｚ側の角の欠け量より大きい。これにより、ワード線ＷＬ４の導電層６の＋Ｚ側の面６ａの端部６ａ１１と電荷蓄積膜ＣＴとのＸＹ方向距離に比べて、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の面６ａの端部６ａ１１と電荷蓄積膜ＣＴとのＸＹ方向距離を大きく確保できる。この結果、消去処理におけるダミーワード線ＤＷＬ１の導電層６とジョイント部４ｂ付近の電荷蓄積膜ＣＴとの間のバックトンネル現象を抑制できる。

【0147】

例えば、半導体装置１において、ダミーワード線ＤＷＬ１の導電層６は、＋Ｚ側の角のＸＹ方向の欠け量Δｘが数式１６又は数式１９を満たすように構成される。あるいは、ダミーワード線ＤＷＬ１の導電層６は、＋Ｚ側の角のＺ方向の欠け量Δｚが数式１７又は数式２０を満たすように構成される。これにより、ダミーワード線ＤＷＬ１の導電層６から絶縁膜ＢＬＫ１をトンネルして電荷蓄積膜ＣＴへ流れるバックトンネル電流を効果的に抑制できる。

【0148】

また、第１の実施形態では、半導体装置１は、電荷蓄積膜ＣＴ、半導体膜ＣＨ及び導電層６を含むＺ方向の断面視において、ダミーワード線ＤＷＬ２の導電層６の－Ｚ側の角の欠け量が、ワード線ＷＬ５の導電層６の－Ｚ側の角の欠け量より大きい。これにより、ワード線ＷＬ５の導電層６の－Ｚ側の面６ｂの端部６ｂ１１と電荷蓄積膜ＣＴとのＸＹ方向距離に比べて、ダミーワード線ＤＷＬ２の導電層６の－Ｚ側の面６ｂの端部６ｂ１１と電荷蓄積膜ＣＴとのＸＹ方向距離を大きく確保できる。この結果、消去処理におけるダミーワード線ＤＷＬ２の導電層６とジョイント部４ｂ付近の電荷蓄積膜ＣＴとの間のバックトンネル現象を抑制できる。

【0149】

例えば、半導体装置１において、ダミーワード線ＤＷＬ２の導電層６は、－Ｚ側の角のＸＹ方向の欠け量Δｘａが数式２１又は数式２３を満たすように構成される。あるいは、ダミーワード線ＤＷＬ２の導電層６は、－Ｚ側の角のＺ方向の欠け量Δｚａが数式２２又は数式２４を満たすように構成される。これにより、ダミーワード線ＤＷＬ２の導電層６から絶縁膜ＢＬＫ１をトンネルして電荷蓄積膜ＣＴへ流れるバックトンネル電流を効果的に抑制できる。

【0150】

（第２の実施形態）
次に、第２の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

【0151】

第１の実施形態では、ダミーワード線の導電層の角に対応する位置でティアにおける絶縁膜ＢＬＫ１の外側面が凸部を有し内側面が凹部を有する構成が例示されるが、第２の実施形態では、絶縁膜ＢＬＫ１の外側面が凸部を有し内側面が略平坦である構成が例示される。

【0152】

図２０に示すように、第２の実施形態にかかる半導体装置１０１においても、ダミーワード線ＤＷＬ１の導電層６の電荷蓄積膜ＣＴとの対向部付近が、角に欠け部を有して構成される。図２０は、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側（上側）の角の欠け部の構成を示す拡大断面図であり、図５のＢ部分を拡大した拡大断面図に相当する。

【0153】

例えば、ダミーワード線ＤＷＬ１の導電層６が電荷蓄積膜ＣＴと対向する部分での＋Ｚ側の角に対応するＺ位置で、ティア４ａにおける電荷蓄積膜ＣＴの側面が平坦で且つ絶縁膜ＢＬＫ１の側面に凸部４ａ２ａが配される。すなわち、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の角に対応するＺ位置で、絶縁膜ＢＬＫ１の内側面が略平坦であり、絶縁膜ＢＬＫ１の外側面が凸部４ａ２ａにより外側へ突出しており、絶縁膜ＢＬＫ１のＸＹ方向膜厚が部分的に厚くなっている。これにより、導電層６の＋Ｚ側の端面６ｄがティア４ａの外側へ後退するように構成される。

【0154】

外周面４ａ１，４ａ３，４ａ４，４ａ５が一体面である第１の基準外周面を形成する。外周面４ａ２は、第１の基準外周面の外側に位置にする。外周面４ａ１１，４ａ１３，４ａ１４，４ａ１５が一体面である第２の基準外周面を形成する。外周面４ａ１２は、ほぼ第２の基準外周面内に位置する。ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の角に対応するＺ位置で、絶縁膜ＢＬＫ１のＸＹ方向膜厚さが部分的に厚くなり、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の角がワード線ＷＬ４の中心軸ＣＡ１側の＋Ｚ側の角に比べて第１の基準外周面からより外側に後退した位置まで欠けている。

【0155】

これに応じて、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の角には、ＹＺ断面視で略直角三角形状の欠け部６ａ１が比較的大きな寸法で形成される。ワード線ＷＬ４の導電層６の＋Ｚ側の角には、欠け部６ａ１は実質的に形成されないか、ＹＺ断面視で略直角三角形状の欠け部６ａ１が比較的小さな寸法で形成される。

【0156】

すなわち、積層体ＳＳＴ１のダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の角の欠け量は、積層体ＳＳＴ１のワード線ＷＬ４の導電層６の＋Ｚ側の角の欠け量より大きい。同様に、積層体ＳＳＴ１のダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の角の欠け量は、積層体ＳＳＴ１のワード線ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０の導電層６の＋Ｚ側の角の欠け量より大きい。

【0157】

これにより、ワード線ＷＬ４，ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０の導電層６の＋Ｚ側の面６ａの端部６ａ１１と電荷蓄積膜ＣＴとのＸＹ方向距離に比べて、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の面６ａの端部６ａ１１と電荷蓄積膜ＣＴとのＸＹ方向距離をさらに大きく確保できる。この結果、消去処理におけるダミーワード線ＤＷＬ１の導電層６とジョイント部４ｂ（図５参照）付近の電荷蓄積膜ＣＴとの間のバックトンネル現象をさらに抑制できる。

【0158】

同様に、図示しないが、ダミーワード線ＤＷＬ２の導電層６が電荷蓄積膜ＣＴと対向する部分での－Ｚ側の角に対応するＺ位置で、ティア４ｃにおける電荷蓄積膜ＣＴの側面が平坦で且つ絶縁膜ＢＬＫ１の側面に凸部４ｃ２ａが配される。すなわち、ダミーワード線ＤＷＬ２の導電層６の－Ｚ側の角に対応するＺ位置で、絶縁膜ＢＬＫ１の内側面が平坦であり、絶縁膜ＢＬＫ１の外側面が凸部４ｃ２ａにより外側へ突出している。

【0159】

これに応じて、ダミーワード線ＤＷＬ２の導電層６の－Ｚ側の角には、ＹＺ断面視で略直角三角形状の欠け部６ａ１ａが比較的大きな寸法で形成される。ワード線ＷＬ５の導電層６が電荷蓄積膜ＣＴと対向する部分での－Ｚ側の角には、欠け部６ａ１ａは実質的に形成されないか、ＹＺ断面視で略直角三角形状の欠け部６ａ１ａが比較的小さな寸法で形成される。

【0160】

すなわち、積層体ＳＳＴ２のダミーワード線ＤＷＬ２の導電層６の－Ｚ側の角の欠け量は、積層体ＳＳＴ２のワード線ＷＬ５の導電層６の－Ｚ側の角の欠け量より大きい。同様に、積層体ＳＳＴ２のダミーワード線ＤＷＬ２の導電層６の－Ｚ側の角の欠け量は、積層体ＳＳＴ２のワード線ＷＬ６，ＷＬ７，ＷＬ８，ＷＬ９の導電層６の－Ｚ側の角の欠け量より大きい。

【0161】

これにより、ワード線ＷＬ５の導電層６の－Ｚ側の面６ｂの端部６ｂ１１と電荷蓄積膜ＣＴとのＸＹ方向距離に比べて、ダミーワード線ＤＷＬ２の導電層６の－Ｚ側の面６ｂの端部６ｂ１１と電荷蓄積膜ＣＴとのＸＹ方向距離をさらに大きく確保できる。この結果、消去処理におけるダミーワード線ＤＷＬ２の導電層６とジョイント部４ｂ（図５参照）付近の電荷蓄積膜ＣＴとの間のバックトンネル現象をさらに抑制できる。

【0162】

また、半導体装置１０１の製造方法が図２１に示すように、次の点で第１の実施形態と異なる。図２１（ａ）～図２１（ｃ）は、半導体装置１０１の製造方法を示す断面図である。

【0163】

図１７（ａ）～図１９（ａ）に示す工程が行われた後、図２１（ａ）に示す工程が行われる。図２１（ａ）に示す工程では、メモリホール１６の側面及び底面に絶縁膜ＢＬＫ１が堆積される。このとき、メモリホール１６の側面の凹部１０ｊ１，１５１（図１９（ａ）参照）に、絶縁膜ＢＬＫ１が埋め込まれ得る。絶縁膜ＢＬＫ１は、酸化物（例えば、シリコン酸化物、金属酸化物またはそれらの積層）を主成分とする材料で形成され得る。絶縁膜ＢＬＫ１は、そのＸＹ方向厚さが所望のＸＹ方向厚さ（図１９（ｂ）参照）より厚くなるように堆積される。このとき、絶縁膜ＢＬＫ１の外側面には、ジョイント層ＪＬの－Ｚ側の犠牲層５２のＺ位置に凸部４ａ２ａが形成され、ジョイント層ＪＬの＋Ｚ側の犠牲層５２のＺ位置に凸部４ｃ２ａが形成される。絶縁膜ＢＬＫ１の内側面には、ジョイント層ＪＬの－Ｚ側の犠牲層５２のＺ位置に凹部１０ｊ１１が形成され、ジョイント層ＪＬの＋Ｚ側の犠牲層５２のＺ位置に凹部１５１１が形成される。

【0164】

図２１（ｂ）に示す工程では、メモリホール１６の側面及び底面の絶縁膜ＢＬＫ１が、ＲＩＥ法などの異方性エッチングでエッチバックされスリミングされる。スリミングは、凸部４ａ２ａ，４ｃ２ａ以外のＺ位置において絶縁膜ＢＬＫ１のＸＹ方向厚さが所望のＸＹ方向厚さ（図１９（ｂ）参照）に均等になるように、その加工時間が制御される。これにより、絶縁膜ＢＬＫ１の内側面において、ジョイント層ＪＬの－Ｚ側の犠牲層５２のＺ位置の部分が平坦化され、ジョイント層ＪＬの＋Ｚ側の犠牲層５２のＺ位置の部分が平坦化される。

【0165】

図２１（ｃ）に示す工程では、メモリホール１６の側面及び底面に、電荷蓄積膜ＣＴ、絶縁膜ＴＮＬを順に堆積する。絶縁膜ＢＬＫ１、電荷蓄積膜ＣＴ、絶縁膜ＴＮＬにおけるメモリホール１６の底面の部分が選択的に除去された後、メモリホール１６の側面及び底面に半導体膜ＣＨが堆積される。そして、メモリホール１６にコア部材ＣＲが埋め込まれる。これにより、積層体ＳＳＴ１ｋ、ジョイント層ＪＬ、積層体ＳＳＴ２ｊをＺ方向に貫通する柱状体４が形成される。柱状体４は、導電層３の＋Ｚ側に、積層体ＳＳＴ１ｋをＺ方向に貫通するティア４ａ、ジョイント層ＪＬをＺ方向にほぼ貫通するジョイント部４ｂ、積層体ＳＳＴ２ｊをＺ方向に貫通するティア４ｃを順に含む。

【0166】

ティア４ａにおいて、絶縁膜ＢＬＫ１は、外側面が凸部４ａ２ａを有するが、内側面が凸部を有さず平坦である。凸部４ａ２ａは、積層体ＳＳＴ１ｋにおける犠牲層５２に対してＸＹ方向に当接する。ティア４ｃにおいて、絶縁膜ＢＬＫ１は、外側面が凸部４ｃ２ａを有するが、内側面が凸部を有さず平坦である。凸部４ｃ２ａは、積層体ＳＳＴ２ｊにおける犠牲層５２に対してＸＹ方向に当接する。

【0167】

その後、図１９（ｃ）と同様の工程が行われる。

【0168】

以上のように、第２の実施形態では、半導体装置１０１において、ダミーワード線ＤＷＬ１の導電層６と電荷蓄積膜ＣＴとの間の絶縁膜ＢＬＫ１は、外側面が導電層６の側へ突出する凸部４ａ２ａを有し、内側面が略平坦である。これにより、ワード線ＷＬ４の導電層６の＋Ｚ側の端部６ａ１１と電荷蓄積膜ＣＴとのＸＹ方向距離に比べて、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の端部６ａ１１と電荷蓄積膜ＣＴとのＸＹ方向距離をさらに大きく確保できる。したがって、消去処理におけるダミーワード線ＤＷＬ１の導電層６とジョイント部４ｂ付近の電荷蓄積膜ＣＴとの間のバックトンネル現象をさらに抑制できる。

【0169】

また、半導体装置１０１において、ダミーワード線ＤＷＬ２の導電層６と電荷蓄積膜ＣＴとの間の絶縁膜ＢＬＫ１は、外側面が導電層６の側へ突出する凸部４ｃ２ａを有し、内側面が略平坦である。これにより、ワード線ＷＬ５の導電層６の－Ｚ側の端部６ｂ１１と電荷蓄積膜ＣＴとのＸＹ方向距離に比べて、ダミーワード線ＤＷＬ２の導電層６の－Ｚ側の端部６ｂ１１と電荷蓄積膜ＣＴとのＸＹ方向距離をさらに大きく確保できる。したがって、消去処理におけるダミーワード線ＤＷＬ２の導電層６とジョイント部４ｂ付近の電荷蓄積膜ＣＴとの間のバックトンネル現象をさらに抑制できる。

【0170】

（第３の実施形態）
次に、第３の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。

【0171】

第１の実施形態及び第２の実施形態では、ダミーワード線の導電層に対応する位置でティアの側面に凸部が配される構成を例示するが、第３の実施形態では、ダミーワード線の導電層とティアとの間に絶縁膜が追加される構成を例示する。

【0172】

図２２に示すように、第３の実施形態にかかる半導体装置２０１においても、ダミーワード線ＤＷＬ１の導電層６の電荷蓄積膜ＣＴとの対向部付近が、角に欠け部を有して構成される。図２２は、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側（上側）の角の欠け部の構成を示す拡大断面図であり、図５のＢ部分を拡大した拡大断面図に相当する。

【0173】

ダミーワード線ＤＷＬ１の導電層６とティア４ａとの間には、絶縁膜ＢＬＫ３が追加されている。絶縁膜ＢＬＫ３は、電荷蓄積膜ＣＴから遠い側の面が絶縁膜ＢＬＫ２を介して導電層６に対向し、電荷蓄積膜ＣＴに近い側の面がティア４ａの外周面４ａ２に当接している。すなわち、ワード線ＷＬ４の導電層６とティア４ａとの間には絶縁膜ＢＬＫ２が単独で介在するのに対し、ダミーワード線ＤＷＬ１の導電層６とティア４ａとの間には絶縁膜ＢＬＫ２に加えて絶縁膜ＢＬＫ３がさらに介在する。また、ダミーワード線ＤＷＬ１の導電層６が電荷蓄積膜ＣＴと対向する部分での＋Ｚ側の角が、ワード線ＷＬ４の中心軸ＣＡ１側の＋Ｚ側の角に比べて第１の基準外周面からより外側に後退した位置まで欠けている。

【0174】

これに応じて、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の角には、ＹＺ断面視で略直角三角形状の欠け部６ａ１が比較的大きな寸法で形成される。ワード線ＷＬ４の導電層６の＋Ｚ側の角には、欠け部６ａ１は実質的に形成されないか、ＹＺ断面視で略直角三角形状の欠け部６ａ１が比較的小さな寸法で形成される。

【0175】

すなわち、積層体ＳＳＴ１のダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の角の欠け量は、積層体ＳＳＴ１のワード線ＷＬ４の導電層６の＋Ｚ側の角の欠け量より大きい。同様に、積層体ＳＳＴ１のダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の角の欠け量は、積層体ＳＳＴ１のワード線ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０の導電層６の＋Ｚ側の角の欠け量より大きい。

【0176】

これにより、ワード線ＷＬ４，ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０の導電層６の＋Ｚ側の面６ａの端部６ａ１１と電荷蓄積膜ＣＴとのＸＹ方向距離に比べて、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の面６ａの端部６ａ１１と電荷蓄積膜ＣＴとのＸＹ方向距離を大きく確保できる。この結果、消去処理におけるダミーワード線ＤＷＬ１の導電層６とジョイント部４ｂ（図５参照）付近の電荷蓄積膜ＣＴとの間のバックトンネル現象を抑制できる。

【0177】

ダミーワード線ＤＷＬ１の導電層６とティア４ａとの間に介在する絶縁膜ＢＬＫ３は、絶縁膜ＢＬＫ１（例えば、シリコン酸化物）と組成が異なっていてもよいし、絶縁膜ＢＬＫ２（例えば、アルミニウム酸化物、酸化ジルコニウム、酸化ハフニウムなどの金属酸化物）と組成が異なっていてもよい。絶縁膜ＢＬＫ３は、絶縁膜ＢＬＫ１より誘電率が低い材料で形成されていてもよい。絶縁膜ＢＬＫ３は、例えば、炭素、フッ素、窒素、水素、ホウ素を含む群から選択された１つ以上の元素を含むシリコン酸化物で形成されていてもよいし、シリコン酸化物を低密度化又は多孔質化した材料で形成されていてもよい。これにより、絶縁膜ＢＬＫ３は、物理的な膜厚に比べてシリコン酸化膜に換算した場合の電気的な膜厚を厚く確保できるので、効果的にバックトンネル現象を抑制できる。

【0178】

なお、外周面４ａ１，４ａ３，４ａ４，４ａ５が一体面である第１の基準外周面を形成する。外周面４ａ２は、ほぼ第１の基準外周面内に位置にする。外周面４ａ１１，４ａ１３，４ａ１４，４ａ１５が一体面である第２の基準外周面を形成する。外周面４ａ１２は、ほぼ第２の基準外周面内に位置する。絶縁膜ＢＬＫ３は、絶縁膜ＢＬＫ１を介して電荷蓄積膜ＣＴと対向するように形成された絶縁膜ＢＬＫ２の＋Ｚ側の傾斜面と外周面４ａ１２（外周面４ａ２）との間に介在している。傾斜面は、電荷蓄積膜ＣＴから見て、＋Ｚ側のＺ位置ほどＸＹ位置が外側になる。これに応じて、絶縁膜ＢＬＫ３は、＋Ｚ側のＺ位置ほどＸＹ方向膜厚がより厚くなっている。

【0179】

同様に、図示しないが、ダミーワード線ＤＷＬ２の導電層６とティア４ｃとの間には、絶縁膜ＢＬＫ３が追加されている。絶縁膜ＢＬＫ３は、電荷蓄積膜ＣＴから遠い側の面が絶縁膜ＢＬＫ２を介して導電層６に対向し、電荷蓄積膜ＣＴに近い側の面がティア４ｃの外周面に当接している。ワード線ＷＬ５の導電層６とティア４ｃとの間には絶縁膜ＢＬＫ２が単独で介在するのに対し、ダミーワード線ＤＷＬ２の導電層６とティア４ｃとの間には絶縁膜ＢＬＫ２に加えて絶縁膜ＢＬＫ３がさらに介在する。

【0180】

これに応じて、ダミーワード線ＤＷＬ２の導電層６の－Ｚ側の角には、ＹＺ断面視で略直角三角形状の欠け部６ａ１ａが比較的大きな寸法で形成される。ワード線ＷＬ５の導電層６が電荷蓄積膜ＣＴと対向する部分での－Ｚ側の角には、欠け部６ａ１ａは実質的に形成されないか、ＹＺ断面視で略直角三角形状の欠け部６ａ１ａが比較的小さな寸法で形成される。

【0181】

すなわち、積層体ＳＳＴ２のダミーワード線ＤＷＬ２の導電層６の－Ｚ側の角の欠け量は、積層体ＳＳＴ２のワード線ＷＬ５の導電層６の－Ｚ側の角の欠け量より大きい。同様に、積層体ＳＳＴ２のダミーワード線ＤＷＬ２の導電層６の－Ｚ側の角の欠け量は、積層体ＳＳＴ２のワード線ＷＬ６，ＷＬ７，ＷＬ８，ＷＬ９の導電層６の－Ｚ側の角の欠け量より大きい。

【0182】

これにより、ワード線ＷＬ５，ＷＬ６，ＷＬ７，ＷＬ８，ＷＬ９の導電層６の－Ｚ側の面６ｂの端部６ｂ１１と電荷蓄積膜ＣＴとのＸＹ方向距離に比べて、ダミーワード線ＤＷＬ２の導電層６の－Ｚ側の面６ｂの端部６ｂ１１と電荷蓄積膜ＣＴとのＸＹ方向距離を大きく確保できる。この結果、消去処理におけるダミーワード線ＤＷＬ２の導電層６とジョイント部４ｂ（図５参照）付近の電荷蓄積膜ＣＴとの間のバックトンネル現象を抑制できる。

【0183】

ダミーワード線ＤＷＬ２の導電層６とティア４ｃとの間に介在する絶縁膜ＢＬＫ３は、絶縁膜ＢＬＫ１（例えば、シリコン酸化物）と組成が異なっていてもよいし、絶縁膜ＢＬＫ２（例えば、アルミニウム酸化物、酸化ジルコニウム、酸化ハフニウムなどの金属酸化物）と組成が異なっていてもよい。絶縁膜ＢＬＫ３は、絶縁膜ＢＬＫ１より誘電率が低い材料で形成されていてもよい。絶縁膜ＢＬＫ３は、例えば、炭素、フッ素、窒素、水素、ホウ素を含む群から選択された１つ以上の元素を含むシリコン酸化物で形成されていてもよいし、シリコン酸化物を低密度化又は多孔質化した材料で形成されていてもよい。これにより、絶縁膜ＢＬＫ３は、物理的な膜厚に比べてシリコン酸化膜に換算した場合の電気的な膜厚を厚く確保できるので、効果的にバックトンネル現象を抑制できる。

【0184】

また、半導体装置２０１の製造方法が図２３に示すように、次の点で第１の実施形態と異なる。図２３（ａ）～図２３（ｃ）は、半導体装置２０１の製造方法を示す断面図である。

【0185】

図１７（ａ）～図１９（ａ）に示す工程が行われた後、図２３（ａ）に示す工程が行われる。図２３（ａ）に示す工程では、メモリホール１６の側面及び底面に絶縁膜ＢＬＫ３が堆積される。このとき、メモリホール１６の側面の凹部１０ｊ１，１５１（図１９（ａ）参照）に、絶縁膜ＢＬＫ３が埋め込まれ得る。絶縁膜ＢＬＫ３は、絶縁物を主成分とする材料で形成され得る。絶縁膜ＢＬＫ３は、絶縁膜ＢＬＫ１より誘電率の低い絶縁物を主成分とする材料で形成されてもよい。

【0186】

図２３（ｂ）に示す工程では、メモリホール１６の側面及び底面の絶縁膜ＢＬＫ３が、ＲＩＥ法などの異方性エッチングでエッチバックされ除去される。これにより、メモリホール１６の側面の凹部１０ｊ１，１５１に埋め込まれた絶縁膜ＢＬＫ３が残される。

【0187】

図２３（ｃ）に示す工程では、メモリホール１６の側面及び底面に、絶縁膜ＢＬＫ１、電荷蓄積膜ＣＴ、絶縁膜ＴＮＬを順に堆積する。絶縁膜ＢＬＫ１、電荷蓄積膜ＣＴ、絶縁膜ＴＮＬにおけるメモリホール１６の底面の部分が選択的に除去された後、メモリホール１６の側面及び底面に半導体膜ＣＨが堆積される。そして、メモリホール１６にコア部材ＣＲが埋め込まれる。これにより、積層体ＳＳＴ１ｋ、ジョイント層ＪＬ、積層体ＳＳＴ２ｊをＺ方向に貫通する柱状体４が形成される。柱状体４は、導電層３の＋Ｚ側に、積層体ＳＳＴ１ｋをＺ方向に貫通するティア４ａ、ジョイント層ＪＬをＺ方向にほぼ貫通するジョイント部４ｂ、積層体ＳＳＴ２ｊをＺ方向に貫通するティア４ｃを順に含む。

【0188】

ティア４ａにおいて、絶縁膜ＢＬＫ３は、絶縁膜ＢＬＫ１と犠牲膜５２との間に介在する。ティア４ｃにおいて、絶縁膜ＢＬＫ３は、絶縁膜ＢＬＫ１と犠牲膜５２との間に介在する。

【0189】

その後、図１９（ｃ）と同様の工程が行われる。

【0190】

以上のように、第３の実施形態では、半導体装置２０１において、ダミーワード線ＤＷＬ１の導電層６とティア４ａとの間に絶縁膜ＢＬＫ３が追加された構造が構成される。これにより、ワード線ＷＬ４の導電層６の＋Ｚ側の端部６ａ１１と電荷蓄積膜ＣＴとのＸＹ方向距離に比べて、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の端部６ａ１１と電荷蓄積膜ＣＴとのＸＹ方向距離をさらに大きく確保できる。したがって、消去処理におけるダミーワード線ＤＷＬ１の導電層６とジョイント部４ｂ付近の電荷蓄積膜ＣＴとの間のバックトンネル現象をさらに抑制できる。

【0191】

また、第３の実施形態では、半導体装置２０１において、ダミーワード線ＤＷＬ１の導電層６とティア４ａとの間に介在する絶縁膜ＢＬＫ３は、絶縁膜ＢＬＫ１より誘電率の低い絶縁物を主成分とする材料で形成され得る。これにより、ワード線ＷＬ４の導電層６の＋Ｚ側の端部６ａ１１と電荷蓄積膜ＣＴとの電気的なＸＹ方向距離に比べて、ダミーワード線ＤＷＬ１の導電層６の＋Ｚ側の端部６ａ１１と電荷蓄積膜ＣＴとの電気的なＸＹ方向距離をさらに大きく確保できる。したがって、消去処理におけるダミーワード線ＤＷＬ１の導電層６とジョイント部４ｂ付近の電荷蓄積膜ＣＴとの間のバックトンネル現象をさらに抑制できる。

【0192】

また、第３の実施形態では、半導体装置２０１において、ダミーワード線ＤＷＬ２の導電層６とティア４ｃとの間に絶縁膜ＢＬＫ３が追加された構造が構成される。これにより、ワード線ＷＬ５の導電層６の－Ｚ側の端部６ｂ１１と電荷蓄積膜ＣＴとのＸＹ方向距離に比べて、ダミーワード線ＤＷＬ２の導電層６の－Ｚ側の端部６ｂ１１と電荷蓄積膜ＣＴとのＸＹ方向距離をさらに大きく確保できる。したがって、消去処理におけるダミーワード線ＤＷＬ２の導電層６とジョイント部４ｂ付近の電荷蓄積膜ＣＴとの間のバックトンネル現象をさらに抑制できる。

【0193】

また、第３の実施形態では、半導体装置２０１において、ダミーワード線ＤＷＬ２の導電層６とティア４ｃとの間に介在する絶縁膜ＢＬＫ３は、絶縁膜ＢＬＫ１より誘電率の低い絶縁物を主成分とする材料で形成され得る。これにより、ワード線ＷＬ５の導電層６の－Ｚ側の端部６ｂ１１と電荷蓄積膜ＣＴとの電気的なＸＹ方向距離に比べて、ダミーワード線ＤＷＬ２の導電層６の－Ｚ側の端部６ｂ１１と電荷蓄積膜ＣＴとの電気的なＸＹ方向距離をさらに大きく確保できる。したがって、消去処理におけるダミーワード線ＤＷＬ２の導電層６とジョイント部４ｂ付近の電荷蓄積膜ＣＴとの間のバックトンネル現象をさらに抑制できる。

【0194】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0195】

１，１０１，２０１ 半導体装置、４ 柱状体、４ｂ ジョイント部、６ 導電層、７ 絶縁層、ＣＨ 半導体膜、ＣＴ 電荷蓄積膜、ＤＭＴ１，ＤＭＴ２ ダミーメモリセル、ＭＴ，ＭＴ０～ＭＴ９ メモリセル、ＳＳＴ，ＳＳＴ１，ＳＳＴ１ｉ，ＳＳＴ１ｊ，ＳＳＴ１ｋ，ＳＳＴ２，ＳＳＴ２ｉ，ＳＳＴ２ｊ 積層体。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】