特開 2024-34254 電源回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024034254

(43)【公開日】2024-03-13

(54)【発明の名称】電源回路

(51)【国際特許分類】

   H02M 3/00 20060101AFI20240306BHJP

   H02M 1/08 20060101ALI20240306BHJP

   H05H 1/46 20060101ALI20240306BHJP

   H05K 1/03 20060101ALN20240306BHJP

【ＦＩ】

H02M3/00 Y

H02M1/08 Z

H05H1/46 R

H05K1/03 610E

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022138377

(22)【出願日】2022-08-31

(71)【出願人】

【識別番号】000000262

【氏名又は名称】株式会社ダイヘン

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】服部 文哉

(72)【発明者】

【氏名】板倉 康仁

【テーマコード（参考）】

2G084

5H730

5H740

【Ｆターム（参考）】

2G084CC08

2G084EE05

2G084EE24

5H730AA02

5H730AS01

5H730BB11

5H730BB57

5H730DD04

5H730DD12

5H730DD16

5H730ZZ05

5H730ZZ07

5H730ZZ11

5H730ZZ12

5H730ZZ13

5H730ZZ15

5H740BA12

5H740BB01

5H740BC01

5H740BC02

5H740JA01

5H740JB01

5H740KK01

5H740MM06

5H740PP01

5H740PP02

5H740PP04

5H740PP05

(57)【要約】

【課題】コロナ放電を抑制できる電源回路を提供する。
【解決手段】本発明の電源回路は、本体部、第１電位の電圧が印加される第１端子、オン（ＯＮ）したときに前記第１端子と電気的に接続される第２端子及びオン・オフの状態を制御するための電圧信号を入力する第３端子を有する複数のスイッチング素子と、前記スイッチング素子が直列接続されるように実装された第１回路基板と、前記スイッチング素子を駆動する駆動回路と、前記スイッチング素子の第２端子と、前記駆動回路の第１電位部と、を電気的に接続する第１接続部と、基準電位の導電部材と、前記基準電位の導電部材と前記第１回路基板との間に配置された第１絶縁部材と、を備える。
【選択図】図５

【特許請求の範囲】

【請求項1】

本体部、第１電位の電圧が印加される第１端子、オン（ＯＮ）したときに前記第１端子と電気的に接続される第２端子及びオン・オフの状態を制御するための電圧信号を入力する第３端子を有する複数のスイッチング素子と、
前記スイッチング素子が直列接続されるように実装された第１回路基板と、
前記スイッチング素子を駆動する駆動回路と、
前記スイッチング素子の第２端子と、前記駆動回路の第１電位部と、を電気的に接続する第１接続部と、
基準電位の導電部材と、
前記基準電位の導電部材と前記第１回路基板との間に配置された第１絶縁部材と、
を備え、
前記スイッチング素子の本体部は、前記第１電位部と同じ電位の金属面を有するとともに、前記第１回路基板と離れた前記第１絶縁部材上の位置に、前記金属面を前記第１回路基板に向けた状態で配置されており、
前記第１接続部は、前記第１回路基板に対して前記金属面側に突出する第１突出部を有しており、前記第１突出部が前記金属面と対向する位置に設けられている、
電源回路。

【請求項2】

前記スイッチング素子の第３端子と、前記駆動回路の第２電位部と、を電気的に接続する第２接続部を更に備え、
前記第２接続部は、前記第１回路基板に対して、前記金属面側に突出する第２突出部を有しており、前記第２突出部が前記金属面と対向する位置に設けられている、
請求項１に記載の電源回路。

【請求項3】

前記スイッチング素子の本体部は、第２絶縁部材で覆われている、
請求項１に記載の電源回路。

【請求項4】

前記駆動回路を搭載する第２回路基板を更に備え、
前記第２回路基板は、前記第１回路基板に対して垂直方向に立てた状態で配置されている、
請求項１に記載の電源回路。

【請求項5】

前記基準電位は、接地電位（グランド電位）であり、
前記第１電位の電圧は、電位の絶対値が１０ｋＶ以上の高電圧である、
請求項１～４の何れか１項に記載の電源回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電源回路に関する。

【背景技術】

【0002】

半導体ウェハや液晶基板を製造する工程で用いられるプラズマ処理装置では、例えば、パルス状の電圧（パルス電圧）を発生させるパルス電源装置のように、高電圧を発生させる電源装置が設けられている（例えば、特許文献１参照）。

【0003】

パルス電源装置は、例えば、直流電力をインバータ回路で交流電力に変換した後、変圧器により異なる電圧値の交流電力に変換し、整流・平滑し、更にスイッチング回路等によりパルス電圧を発生させるよう構成される。上記のようなパルス電源装置では、絶対値が１０ｋＶ程度の高電圧が、高電圧印加回路に用いられる例えば、ＭＯＳＦＥＴのようなスイッチング素子等に印加される。スイッチング素子等の部品は、回路基板に実装されている。

【0004】

また、高電圧を発生させる電源装置では、スイッチング素子を多段直列接続することで、入力の高電圧をそれらスイッチング素子で分担してスイッチングしている。スイッチング素子を多段直列接続する場合は、それぞれのスイッチング素子に応じて絶縁電源とゲート駆動回路が必要となり大型化するため、筐体内部のスペースを有効活用する必要がある。そのため、スイッチング素子とその冷却を考慮すると、スイッチング素子が接続された基板はスイッチング素子の冷却器と水平配置、ゲート駆動回路と絶縁電源を備えた回路基板は垂直配置が望ましい。

【0005】

更に、スイッチング素子が接続された基板とゲート駆動回路と絶縁電源を備えた回路基板との接続は工程の煩雑さや作り易さを重視すると、一旦は別々で製作し、その後、両基板を接続するほうが良い。このことから、これら２つの基板は最終的にピンやねじ止めなどで接続されることが多く、耐久性の観点では表面実装品よりもスルーホール部品で基板と強固に半田されているものが好まれる。ところで、高電圧を発生させるスイッチングにおいて、スイッチング素子の金属端子からコロナ放電が生じることがある。

【0006】

コロナ放電を抑制する技術を開示している文献としては、例えば、特許文献２がある。この特許文献２は、スイッチング素子等の部品を含む高電圧印加回路のネジ（グランド電位）の周囲の空隙（ネジ穴の一部）に電界が集中することによるコロナ放電の発生を防止する技術が開示している。具体的には、ネジ周囲の空隙と高電位部位との間にグランド電位の導体を挿入して、空隙への電界集中を無くすことでコロナ放電を抑制している。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１３－１２５７２９号公報

【特許文献2】特開２０１８－０６７６４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかし、上述の特許文献２は、ネジの周囲の空隙に対する対策にすぎない。また、印加電圧が３．３ｋＶ程度なので、１０ｋＶ程度から見れば比較的低い電圧である。絶対値１０ｋＶ以上の高電圧が印加されると、より一層コロナ放電が生じ易くなる。このため、絶対値１０ｋＶ以上の高電圧が印加される部品の高電位部位又は高電位部位と同電位の回路基板の高電位部位（基板パターン等）と、グランド電位の部材との間でのコロナ放電が生じないように対策を行う必要がある。

【0009】

本発明は、このような課題に鑑みてなされたものであり、高電圧（例えば、絶対値が１０ｋＶ以上の電圧）が印加される部品の高電位部位又は高電位部位と同電位の回路基板の高電位部位と、グランド電位の部材との間でのコロナ放電を抑制できる電源回路を提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明に係る電源回路は、本体部、第１電位の電圧が印加される第１端子、オン（ＯＮ）したときに前記第１端子と電気的に接続される第２端子及びオン・オフの状態を制御するための電圧信号を入力する第３端子を有する複数のスイッチング素子と、前記スイッチング素子が直列接続されるように実装された第１回路基板と、前記スイッチング素子を駆動する駆動回路と、前記スイッチング素子の第２端子と、前記駆動回路の第１電位部と、を電気的に接続する第１接続部と、基準電位の導電部材と、前記基準電位の導電部材と前記第１回路基板との間に配置された第１絶縁部材と、を備え、前記スイッチング素子の本体部は、前記第１電位部と同じ電位の金属面を有するとともに、前記第１回路基板と離れた前記第１絶縁部材上の位置に、前記金属面を前記第１回路基板に向けた状態で配置されており、前記第１接続部は、前記第１回路基板に対して前記金属面側に突出する第１突出部を有しており、前記第１突出部が前記金属面と対向する位置に設けられている。

【発明の効果】

【0011】

本発明によれば、電源回路において、高電圧（例えば、絶対値が１０ｋＶ以上の電圧）が印加される部品の第１部品高電位部位又は第１部品高電位部位と同電位の回路基板の第１回路基板高電位部位と、グランド電位の部材との間でのコロナ放電を抑制できる。なお、ここに記載された効果は必ずしも限定されるものではなく、本明細書中に記載された何れかの効果であってもよい。

【図面の簡単な説明】

【0012】

【図1】図１は、実施形態の電源回路の構成の一例を示す図である。

【図2】図２は、実施形態の第１スイッチング部の構成の一例を示す図である。

【図3】図３は、実施形態の第２回路基板の構成の一例を示す図である。

【図4】図４は、実施形態のスイッチング素子の構成の一例を示す模式図である。

【図5】図５は、実施形態の電源回路の配置の一例を示す図である。

【図6】図６は、実施形態のスイッチング素子及び第１回路基板の構成の一例を示す図である。

【図7】図７は、実施形態の電源回路のシミュレーションの結果を示す図である。

【発明を実施するための形態】

【0013】

以下、本発明に係る電源回路の実施形態を図面に基づいて説明する。なお、本実施形態により本願発明が限定されるものではない。以下の実施形態では、同一の参照符号を付した部分は、同様であるものとして、重複する説明は適宜省略する。

【0014】

図１は、電源回路１００の構成の一例を示す図である。電源回路１００は、第１スイッチング部１０、第２スイッチング部２０、出力端子３０及び出力ノード４０を有する。図１（ａ）において、第１スイッチング部１０がオン（ＯＮ）の時は、第２スイッチング部２０がオフ（ＯＦＦ）になる。また、第２スイッチング部２０がオン（ＯＮ）の時は、第１スイッチング部１０がオフ（ＯＦＦ）になる。

【0015】

図１（ａ）の例では、電源回路１００に直流電圧を供給する直流電源の高電位側端子の電位と低電位側端子の電位との電位差が１２ｋＶであり、直流電源の低電位側端子がグランド電位（０Ｖ）に接続されているので、高電位側端子の電位が１２ｋＶとなる。すなわち、直流電源の出力電圧は、＋１２ｋＶとなる。そのため、電源回路１００の出力端子３０から１２ｋＶと０Ｖとが交互に出力される。また、第１スイッチング部１０及び第２スイッチング部２０におけるオン（ＯＮ）とオフ（ＯＦＦ）との切り替え時にはデッドタイムがある。なお、直流電源の出力電圧の１２ｋＶは例示であり、他の電圧（例えば１０ｋＶ以上等）でもよい。

【0016】

また、図１（ｂ）に示すように、直流電源の高電位側端子をグランド電位（０Ｖ）に接続し、低電位側端子の電位を－１２ｋＶにして、直流電源の出力電圧を－１２ｋＶにしてもよい。この場合、電源回路１００の出力端子３０から－１２ｋＶと０Ｖとが交互に出力される。本実施形態では、電源回路１００に直流電圧を供給する直流電源の高電位側端子の電位と低電位側端子の電位との電位差が１０ｋＶ以上であることを想定しているが、１０ｋＶ未満であっても適用できる。

【0017】

図１（ａ）及び図１（ｂ）に示す、パルス状の電圧（パルス電圧）を発生させる電源回路は、例えば、半導体製造工程のプラズマ処理を行う際に用いるパルス電源装置に適用することができる（特許文献１参照）。なお、パルス状の電圧波形の周波数は数百ｋＨｚ程度であるが、用途によって様々な周波数が用いられる。例えば、数十ｋＨｚ程度の場合もあるし、１ＭＨｚ程度の場合もある。

【0018】

図２は、第１スイッチング部１０の構成の一例を示す図である。図２は、図１（ａ）に示す第１スイッチング部１０を図示したものであり、例示として６つのスイッチング素子１１１（ＦＥＴ）が直列接続されている。なお、スイッチング素子１１１（ＦＥＴ）の数は例示であり、他の数にすることも可能である。図２において、６つのスイッチング素子１１０（ＦＥＴ）が第１回路基板１１０（以下、ＦＥＴ基板ともいう）に実装されているが、これに限定されない。例えば、スイッチング素子１１１（ＦＥＴ）の数が多い場合は、複数の第１回路基板１１０（ＦＥＴ基板）に分割してもよい。なお、本実施形態では、スイッチング素子１１１として、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を例示しているが、電界効果トランジスタに限定されるものではない。

【0019】

また、第２スイッチング部２０も第１スイッチング部１０と同様の構成である。但し、印加される電位は異なる。これらのスイッチング素子１１０（ＦＥＴ）は、同時にオン又はオフするようにゲート駆動回路１２１（駆動回路の一例）で制御される。図２において、６つのゲート駆動回路１２１及び絶縁型ＤＣ－ＤＣコンバータ１２２が第２回路基板１２０（以下、ドライバ基板ともいう）に実装されている。なお、ゲート駆動回路１２１を介して、各スイッチング素子１１１（ＦＥＴ）のゲート－ソース間に供給される電圧（電位差２４Ｖ）は、絶縁型ＤＣ－ＤＣコンバータ１２２から供給される。また、ゲート駆動回路１２１への制御信号は、図示しない他の装置（回路）から送られる。ゲート駆動回路１２１では、送付された制御信号に従ってゲート電圧を制御する。なお、制御するための制御部等の図示は省略している。

【0020】

絶縁型ＤＣ－ＤＣコンバータ１２２は、内部にトランス（図示せず）を内蔵しており、トランスによって一次側（入力側）と二次側（出力側）とを絶縁させることができる。例えば、ゲート駆動回路１２１で消費する電力が大きい場合、ゲート駆動回路１２１と絶縁型ＤＣ－ＤＣコンバータ１２２との間に、コンデンサ１２３が挿入されることがある。

【0021】

次に、第１スイッチング部１０の動作について説明する。図１（ａ）において、第１スイッチング部１０の各スイッチング素子１１１（ＦＥＴ）がオン（ＯＮ）になると、ドレインとソースが電気的に接続されるので、絶縁型ＤＣ－ＤＣコンバータ１２２の出力端には、１２ｋＶの高電圧が印加される。また、第１スイッチング部１０の各スイッチング素子１１１（ＦＥＴ）がオフ（ＯＦＦ）の場合、第２スイッチング部２０の各スイッチング素子（ＦＥＴ）がオン（ＯＮ）になり、出力ノード４０が０Ｖ（グランド電位）になるので、第１スイッチング部１０には１２ｋＶの電位差が生じる。この電位差は、第１スイッチング部１０を構成するスイッチング素子で分担負担するので、ドレインとソースとの間に電位差が生じる。

【0022】

図２の場合、各スイッチング素子１１１のソースの電位は、上から順に、１０ｋＶ、８ｋＶ、６ｋＶ、４ｋＶ、２ｋＶ、０ｋＶになる。第１回路基板１１０は、この電位差とスイッチング素子１１１（ＦＥＴ）の耐圧を考慮して、スイッチング素子１１１（ＦＥＴ）の数を定めればよい。また、図１（ｂ）のようにマイナスの電位が印加され、且つ、第１スイッチング部１０の各スイッチング素子１１１（ＦＥＴ）がオフ（ＯＦＦ）の場合は、ソース電位は、上から順に、－２ｋＶ、－４ｋＶ、－６ｋＶ、－８ｋＶ、－８ｋＶ、－１２ｋＶになる。

【0023】

続いて、第２スイッチング部２０の動作について説明する。図１（ａ）で、第１スイッチング部１０の各スイッチング素子１１１（ＦＥＴ）がオン（ＯＮ）の場合、第２スイッチング部２０の各スイッチング素子１１１（ＦＥＴ）がオフ（ＯＦＦ）になる。この場合、出力ノードが１２ｋＶになるので、第２スイッチング部２０には１２ｋＶの電位差が生じる。この電位差は、第２スイッチング部２０を構成するスイッチング素子１１１で分担負担するので、ドレインとソースとの間に電位差が生じる。第２スイッチング部２０が６つのスイッチング素子１１１（ＦＥＴ）で構成されていれば、第１スイッチング部１０と同様に、各スイッチング素子１１１のソースの電位は、上から順に、１０ｋＶ、８ｋＶ、６ｋＶ、４ｋＶ、２ｋＶ、０ｋＶになる。

【0024】

第１スイッチング部１０の各スイッチング素子１１１（ＦＥＴ）がオフ（ＯＦＦ）の場合、第２スイッチング部２０の各スイッチング素子１１１（ＦＥＴ）がオン（ＯＮ）になる。この場合、各スイッチング素子１１１（ＦＥＴ）はグランド電位に接続されるため、ドレイン及びソースは０ｋＶになる。図１（ｂ）のようにマイナスの電位が印加され、且つ、第１スイッチング部１０の各スイッチング素子１１１（ＦＥＴ）がオン（ＯＮ）の場合は、ソース電位は、上から順に、－２ｋＶ、－４ｋＶ、－６ｋＶ、－８ｋＶ、－８ｋＶ、－１２ｋＶになる。

【0025】

図３は、第２回路基板１２０の構成の一例を示す図である。図２では、第１スイッチング部１０の全体を図示したが、図３は、１つのスイッチング素子１１１に対応するゲート駆動回路１２１及び絶縁型ＤＣ－ＤＣコンバータ１２２について説明する。なお、図３は、図２に示した点線で図示したゲート駆動回路１２１と絶縁型ＤＣ－ＤＣコンバータ１２２との間のコンデンサ１２３は省略している。

【0026】

絶縁型ＤＣ－ＤＣコンバータ１２２は、耐圧の問題で、１２ｋＶの高電圧を分散負担させるため、複数（例えば、３つ）直列接続されている。絶縁型ＤＣ－ＤＣコンバータ１２２の出力は、電位差１２４が２４Ｖである。ゲート駆動回路１２１（制御部及び外部からの制御信号入力部を除く）は、図３に示すように、スイッチング素子１１１のゲートに与える電圧（電位差２４Ｖの電圧）を制御している。図３では、スイッチング素子１１１をオン（ＯＮ）させる場合である。なお、図１（ａ）の第１スイッチング部１０でスイッチング素子１１１がオン（ＯＮ）の場合、ソースには約１２，０００Ｖが印加されるので、ゲートには約１２，０２４Ｖが印加される。

【0027】

図４は、スイッチング素子１１１の構成の一例を示す模式図である。スイッチング素子１１１は、本体部１１５及び端子部１１６を有している。本体部１１５の一面には、金属面１１７があり、この金属面１１７の電位は、ドレインと同じ電位である。また、端子部１１６は、第１端子１１２（ドレイン端子）、第２端子１１３（ソース端子）及び第３端子１１４（ゲート端子）を有している。第１端子１１２は、第１電位の電圧が印加される。第２端子１１３は、オン（ＯＮ）したときに第１端子１１２と電気的に接続される。第３端子１１４は、オン・オフの状態を制御するための電圧信号を入力する。

【0028】

図５は、電源回路の配置の一例を示す図である。以下、説明を簡便にするために、水平面内おいて互いに直交する２方向をＸ軸、Ｙ軸とし、鉛直方向をＺ軸とする。図５（ａ）は、電源装置における電源回路１００をＸ軸方向から見た正面図である。図５（ｂ）は、電源装置における電源回路１００をＹ軸方向から見た側面図である。図５（ａ）及び図５（ｂ）では、各端子及び配線１２７は、透過して図示している。また、絶縁型ＤＣ－ＤＣコンバータ１２２は、詳細を省略している。また、入力電圧（２４Ｖ）の入力部を省略している。ゲート駆動回路１２１は、詳細を省略している。また、制御部等を省略している。配線１２７は、パターン配線等を模式的に示したものである。

【0029】

また、電源回路１００は、第１回路基板１１０、第１回路基板１１０に対して垂直方向に立てた状態で配置されている第２回路基板１２０、第１回路基板１１０の下側に設けられるスイッチング素子１１１、スイッチング素子１１１の本体部１１５を覆う第２絶縁部材１３０、スイッチング素子１１１の下側に設けられ、第１回路基板１１０と導電部材１５０との間に配置される第１絶縁部材１４０及び第２絶縁部材１３０の下側に設けられる導電部材１５０を備える。第２絶縁部材１３０は、シリコーンやエポキシ系の樹脂等の絶縁材（樹脂部材）で形成されたものである。

【0030】

第１絶縁部材１４０は、例えば、セラミックスであり、導電部材１５０の平面上に設けられた平板形状の部材である。好ましくはアルミナや窒化アルミが用いられ、本実施形態における厚みは１０ｍｍである。

【0031】

導電部材１５０は、例えば、水冷銅板であり、基準電位（０Ｖ）に接続された平面を有している。より具体的には、導電部材１５０は、平板形状の銅板の内部を冷却水が循環できるように構成される。これにより、冷却効果が高まる。また、平板形状の導電部材１５０は接地電位（グランド電位）に接続されている。

【0032】

スイッチング素子１１１の本体部１１５は、ゲート駆動回路１２１の第１電位部（電位差２４Ｖの絶対値が低い方の電位部）と同じ電位の金属面１１７を有するとともに、第１回路基板１１０と離れた第１絶縁部材上の位置に、金属面１１７を第１回路基板１１０に向けた状態で配置されている。

【0033】

スイッチング素子１１１の端子部１１６は、スイッチング素子１１１の本体部１１５を覆う第２絶縁部材１３０において、第１回路基板１１０を向くように変形されて（曲げて）いる。端子部１１６の一部を曲げている場合、できるだけ鋭角にならないようにするのが好ましい。これは、鋭角等の角張った箇所は、丸みのある箇所よりも電荷が集中し易いためコロナ放電も生じ易いため、曲げている箇所に電荷が集中しないように、できるだけ鋭角にならないようにする。また、曲げている箇所を第２絶縁部材１３０で覆うため、コロナ放電が生じにくくすることができる。

【0034】

第１接続部１２５は、スイッチング素子１１１の第２端子１１３と、ゲート駆動回路１２１の第１電位部（電位差２４Ｖの絶対値が低い方の電位部）と、を電気的に接続する。また、第１接続部１２５は、第１回路基板１１０に対して、金属面側に突出する第１突出部１１８を有しており、第１突出部１１８が金属面１１７と対向する位置に設けられている。第２接続部１２６は、スイッチング素子１１１の第３端子１１４と、ゲート駆動回路１２１の第２電位部（電位差２４Ｖの絶対値が高い方の電位部）と、を電気的に接続する。また、第２接続部１２６は、第１回路基板１１０に対して、金属面側に突出する第２突出部１１９を有しており、第２突出部１１９が金属面１１７と対向する位置に設けられている。

【0035】

第１接続部１２５及び第２接続部１２６には、例えば、スルーホールピンを用いることができる。第１回路基板１１０（ＦＥＴ基板）から下方に突出している部分は、第１突出部１１８及び第２突出部１１９であり、例えば、スルーホールピンの先端部分が突出することで、第１突出部１１８及び第２突出部１１９となる。

【0036】

ところで、スイッチング素子１１１の端子部１１６からコロナ放電を抑制するためには電界強度を低減する必要がある。ここで、電界強度を低減する配置について説明する。図６は、スイッチング素子１１１及び第１回路基板１１０の構成の一例を示す図であり、それぞれＺ方向（上面から）から見た、スイッチング素子１１１及び第１回路基板１１０である。

【0037】

第１突出部１１８及び第２突出部１１９は、例えば、図６（ａ）に示すスイッチング素子１１１の金属面１１７の配置領域に対してＺ方向に向けて（対向するように）、配置することで、コロナ放電を抑制することができる。これは、スイッチング素子１１１の金属面１１７の電位は、スイッチング素子１１１の第１端子１１２（ドレイン端子）と同じ電位であるため、電荷がお互いに反発して、第１回路基板１１０（ＦＥＴ基板）の第１突出部１１８及び第２突出部１１９に電荷が集中しにくいためである。なお、第１突出部１１８及び第２突出部１１９は、図６（ａ）に示す推奨配置領域１６０と対向するように配置するのが好ましい。図６（ｂ）に示す第１回路基板１１０には、導電部１７０の領域を示す。

【0038】

図７は、電源回路のシミュレーションの結果を示す図である。図７（ａ）は、本実施形態の電源回路１００のシミュレーションの結果であり、図７（ｂ）は、比較例の電源回路のシミュレーションの結果である。また、比較例の電源回路は、本実施形態の電源回路１００と比較して、第１回路基板１１０（ＦＥＴ基板）から下方に突出している第１突出部１１８及び第２突出部１１９を、スイッチング素子１１１の金属面１１７の配置領域に配置しない場合の電源回路である。

【0039】

第１回路基板１１０（ＦＥＴ基板）の導電部１７０に印加される電位は、第１端子１１２（ドレイン端子）に印加される電位、第２端子１１３（ソース端子）に印加される電位及び第３端子１１４（ゲート端子）に印加される電位の３種類である。第１回路基板１１０（ＦＥＴ基板）の各スイッチング素子１１１（ＦＥＴ）がオン（ＯＮ）の場合、上記３種類の電位は、若干の違いはあるものの、略同じ電位である。また、第１突出部１１８の電位と第２突出部１１９の電位も略同じ電位である。なお、上述した内容は、図１（ａ）における第１スイッチング部１０、図１（ｂ）における第２スイッチング部２０を想定している。

【0040】

そこで、第１回路基板１１０（ＦＥＴ基板）の導電部１７０を１つの導電部と見做して、第１突出部１１８及び第２突出部１１９における電界強度をシミュレーションしたところ、図７に示す結果となった。図７に示すシミュレーション結果から、本実施形態の電源回路１００における第１突出部１１８及び第２突出部１１９における電界強度（図７（ａ）参照）は、大幅に低下していることが確認できた。一方、比較例の電源回路における第１突出部１１８及び第２突出部１１９における電界強度（図７（ｂ）参照）は、第１突出部１１８及び第２突出部１１９周辺での電界強度が高い結果となった。

【0041】

以上、説明したように、本実施形態の電源回路１００では、スイッチング素子１１１の本体部１１５は、第１端子１１２（ドレイン端子）に印加される第１電位と同じ電位の金属面１１７を有するとともに、第１回路基板１１０（ＦＥＴ基板）と離れた第１絶縁部材上の位置に、金属面１１７を第１回路基板１１０（ＦＥＴ基板）に向けた状態で配置されており、第１接続部１２５は、第１回路基板１１０（ＦＥＴ基板）に対して金属面側に突出する第１突出部１１８を有しており、第１突出部１１８が金属面１１７と対向する位置に設けられている。

【0042】

したがって、上記の本実施形態のように構成される電源回路１００は、第１突出部１１８と基準電位の導電部材１５０との間に、第１接続部１２５の電位と略同じ電位のスイッチング素子１１１の金属面１１７が存在することになる。そのため、第１突出部１１８と導電部材１５０との間でのコロナ放電が抑制される。これにより、電源回路１００は、コロナ放電を抑制することができる。

【0043】

なお、第１突出部１１８を有する全ての第１接続部１２５において、このような位置関係を有することが好ましいが、回路配置上、実現できない第１突出部１１８があっても、本発明が否定されるものではない。すなわち、一部の第１突出部１１８に対してだけ実施することが可能である。

【0044】

また、上述したように、スイッチング素子１１１の第３端子１１４（ゲート端子）とゲート駆動回路１２１の第２電位部とを電気的に接続する第２接続部１２６を更に備え、第２接続部１２６は、第１回路基板１１０（ＦＥＴ基板）に対して金属面側に突出する第２突出部１１９を有しており、第２突出部１１９が金属面１１７と対向する位置に設けられている。

【0045】

したがって、第２接続部１２６（第３端子１１４（ゲート端子）も同様）の電位は、第１接続部１２５（第２端子１１３（ソース端子）も同様）に対して所定の電位差（例えば２４Ｖ）を有するので、第２接続部１２６も高電位になる。そのため、第２突出部１１９と基準電位の導電部材１５０との間でのコロナ放電を抑制することができる。なお、一部の第２突出部１１９に対してだけ実施することも可能である。

【0046】

また、上述したように、スイッチング素子１１１の本体部１１５は、第２絶縁部材１３０で覆われている。したがって、第１電位の電圧が高電位（例えば、絶対値が１０ｋＶ以上）の電圧であるときに、放電対策として有効な第２絶縁部材１３０で覆うという手段を用いると、空気層の厚みが薄くなるので、コロナ放電しやすくなるが、本発明では、このような場合であっても効果を発揮し、コロナ放電を抑制することができる。

【0047】

また、上述したように、ゲート駆動回路１２１を搭載する第２回路基板１２０（ドライバ基板）を更に備え、第２回路基板１２０は、第１回路基板１１０に対して垂直方向に立てた状態で配置されている。したがって、第１接続部１２５は、第１回路基板１１０の面内方向に対して垂直な方向に延びることになる。このような位置関係において、第１回路基板１１０と第２回路基板１２０とを接続して突出部が生じたとしても、コロナ放電を抑制することができる。

【0048】

また、上述したように、基準電位は、接地電位（グランド電位）であり、第１電位の電圧は、電位の絶対値が１０ｋＶ以上の高電圧である。したがって、スイッチング素子１１１の第１端子１１２に印加される電圧電位の絶対値が１０ｋＶ以上の高電圧が印加された場合でもコロナ放電を抑制することができる。なお、実験では、絶対値が１２ｋＶ程度までは、コロナ放電を抑制できることが確認できている。（従来は、絶対値が１０ｋＶ程度でコロナ放電していた。）

【0049】

なお、本実施形態では、第１絶縁部材（セラミックス）の厚みが１０ｍｍである。この厚みを厚くすると、第１接続部１２５及び第２接続部１２６と基準電位の導電部材１５０との間の距離が長くなる。そのため、コロナ放電を抑制する方向に働く。すなわち、印加する電位（電圧）を高くすることが可能になるが、導電部材１５０と遠ざかるので、冷却効果が減少する。そのため、第１絶縁部材（セラミックス）の厚みを変更することなくコロナ放電を抑制する本発明の効果は有用である。

【0050】

以上の実施形態に関し、発明の一側面及び選択的な特徴として以下の付記を開示する。

【0051】

（付記１）
前記基準電位の導電部材と前記第１絶縁部材との接触面は平面であり、
前記第１絶縁部材と前記スイッチング素子の本体部との接触面は平面である、
請求項１に記載の電源回路。

【0052】

上記のように、各々の接触面が平面であると、接触面積を最大化できるので、放熱効果を高めることができる。

【0053】

（付記２）
前記第１端子、前記第２端子及び前記第３端子は、前記スイッチング素子の本体部を覆う樹脂内部において端子形状が前記第１回路基板を向くように変形されている、
請求項２に記載の電源回路。

【0054】

スイッチング素子の端子形状が曲がっている箇所においてコロナ放電が生じ易くなるが、この箇所を樹脂で覆うので、コロナ放電を生じにくくすることができる。

【0055】

以上、本発明の実施形態を説明したが、上述の実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら新規な実施形態及びその変形は、発明の範囲及び要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、本明細書に記載された実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。

【符号の説明】

【0056】

１００ 電源回路
１１０ 第１回路基板
１１１ スイッチング素子
１１２ 第１端子
１１３ 第２端子
１１４ 第３端子
１１５ スイッチング素子１１１の本体部
１１６ スイッチング素子１１１の端子部
１１７ 金属面
１１８ 第１突出部
１１９ 第２突出部
１２０ 第２回路基板
１２１ ゲート駆動回路
１２５ 第１接続部
１２６ 第２接続部
１３０ 第２絶縁部材
１４０ 第１絶縁部材
１５０ 導電部材

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】