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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024034303
(43)【公開日】2024-03-13
(54)【発明の名称】磁気メモリデバイス
(51)【国際特許分類】
H10B 61/00 20230101AFI20240306BHJP
H01L 29/82 20060101ALI20240306BHJP
H10N 50/10 20230101ALI20240306BHJP
H01F 10/32 20060101ALI20240306BHJP
H01F 10/16 20060101ALI20240306BHJP
H01F 10/30 20060101ALI20240306BHJP
【ＦＩ】
H01L27/105 447
H01L29/82 Z
H01L43/08 Z
H01L43/08 M
H01F10/32
H01F10/16
H01F10/30
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022138459
(22)【出願日】2022-08-31
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】吉川 将寿
【テーマコード（参考）】
4M119
5E049
5F092
【Ｆターム（参考）】
4M119AA03
4M119BB01
4M119CC05
4M119CC10
4M119DD05
4M119DD06
4M119DD09
4M119DD34
4M119DD37
4M119DD47
4M119DD52
4M119EE23
5E049AA04
5E049AA09
5E049BA30
5E049CB02
5E049DB14
5F092AA04
5F092AB07
5F092AC12
5F092AC26
5F092AD23
5F092AD25
5F092AD30
5F092BB22
5F092BB23
5F092BB36
5F092BB43
5F092BC03
5F092BC07
5F092BC08
5F092BC13
5F092BC19
(57)【要約】
【課題】書込み電流を低減する。
【解決手段】磁気メモリデバイスは、第１方向に延びる導電体層と、第１方向と交差する第２方向に積層される磁気抵抗効果素子と、を備える。磁気抵抗効果素子は、導電体層に接する第１強磁性層と、第１強磁性層に対して導電体層と反対側に設けられた第２強磁性層と、第１強磁性層と第２強磁性層との間の誘電体層と、を含む。第１強磁性層は、貴金属を含む。
【選択図】図５
【解決手段】磁気メモリデバイスは、第１方向に延びる導電体層と、第１方向と交差する第２方向に積層される磁気抵抗効果素子と、を備える。磁気抵抗効果素子は、導電体層に接する第１強磁性層と、第１強磁性層に対して導電体層と反対側に設けられた第２強磁性層と、第１強磁性層と第２強磁性層との間の誘電体層と、を含む。第１強磁性層は、貴金属を含む。
【選択図】図５
【特許請求の範囲】
【請求項1】
第１方向に延びる導電体層と、
前記第１方向と交差する第２方向に積層される磁気抵抗効果素子と、
を備え、
前記磁気抵抗効果素子は、
前記導電体層に接する第１強磁性層と、
前記第１強磁性層に対して前記導電体層と反対側に設けられた第２強磁性層と、
前記第１強磁性層と前記第２強磁性層との間の誘電体層と、
を含み、
前記第１強磁性層は、貴金属を含む、
磁気メモリデバイス。
前記第１方向と交差する第２方向に積層される磁気抵抗効果素子と、
を備え、
前記磁気抵抗効果素子は、
前記導電体層に接する第１強磁性層と、
前記第１強磁性層に対して前記導電体層と反対側に設けられた第２強磁性層と、
前記第１強磁性層と前記第２強磁性層との間の誘電体層と、
を含み、
前記第１強磁性層は、貴金属を含む、
磁気メモリデバイス。
【請求項2】
前記磁気抵抗効果素子は、
前記第２強磁性層に対して前記第１強磁性層と反対側に設けられた第３強磁性層と、
前記第２強磁性層と前記第３強磁性層との間に設けられた非磁性層と、
を含み、
前記非磁性層は、酸化マグネシウム（ＭｇＯ）を含む
請求項１記載の磁気メモリデバイス。
前記第２強磁性層に対して前記第１強磁性層と反対側に設けられた第３強磁性層と、
前記第２強磁性層と前記第３強磁性層との間に設けられた非磁性層と、
を含み、
前記非磁性層は、酸化マグネシウム（ＭｇＯ）を含む
請求項１記載の磁気メモリデバイス。
【請求項3】
前記第１強磁性層は、前記貴金属として、金（Ａｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、及びオスミウム（Ｏｓ）から選択される少なくとも１個の元素を含む、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項4】
前記第１強磁性層は、前記貴金属として、銀（Ａｇ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、及びルテニウム（Ｒｕ）から選択される少なくとも１個の元素を含む、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項5】
前記第１強磁性層に含まれる前記貴金属の濃度は、前記第２強磁性層に含まれる前記貴金属より高い、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項6】
前記第１強磁性層に含まれる前記貴金属の濃度は、５０ａｔ％以下である、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項7】
前記第１強磁性層は、前記誘電体層と接する、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項8】
前記第１強磁性層の膜厚は、０．５ナノメートル以上３．０ナノメートル以下である、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項9】
前記第２強磁性層の膜厚は、０．５ナノメートル以上３．０ナノメートル以下である、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項10】
前記第１強磁性層の飽和磁化は、前記第２強磁性層の飽和磁化よりも大きい、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項11】
前記誘電体層の膜厚は、２．０ナノメートル以下である、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項12】
前記導電体層は、タンタル（Ｔａ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、銅（Ｃｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、及びマンガン（Ｍｎ）から選択される少なくとも１つの元素を含む、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項13】
前記導電体層は、前記磁気抵抗効果素子の積層方向と交差する方向に延びる第１部分と、前記第１部分から突出して前記第１強磁性層と接する第２部分と、を含む、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項14】
前記誘電体層の誘電率は、酸化マグネシウム（ＭｇＯ）の誘電率以上である、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項15】
前記誘電体層は、非磁性を有する、
請求項１４記載の磁気メモリデバイス。
請求項１４記載の磁気メモリデバイス。
【請求項16】
前記誘電体層は、強磁性又はフェリ磁性を有する、
請求項１４記載の磁気メモリデバイス。
請求項１４記載の磁気メモリデバイス。
【請求項17】
前記第１強磁性層及び前記第２強磁性層は、静磁結合又は層間結合によって強磁性的に結合されるように構成される、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項18】
書込み動作において、
前記導電体層の第１端に第１電圧を印加し、
前記導電体層の第２端に第２電圧を印加し、
前記磁気抵抗効果素子のうち前記導電体層と接しない端部に第３電圧を印加する
ように構成された制御回路を更に備え、
前記第３電圧は、前記第１電圧と前記第２電圧との差の半分より高い、
請求項１記載の磁気メモリデバイス。
前記導電体層の第１端に第１電圧を印加し、
前記導電体層の第２端に第２電圧を印加し、
前記磁気抵抗効果素子のうち前記導電体層と接しない端部に第３電圧を印加する
ように構成された制御回路を更に備え、
前記第３電圧は、前記第１電圧と前記第２電圧との差の半分より高い、
請求項１記載の磁気メモリデバイス。
【請求項19】
前記書込み動作の実行中における前記第１強磁性層及び前記第２強磁性層の全体の保磁力は、スタンバイ状態における前記第１強磁性層及び前記第２強磁性層の全体の保磁力より低い、
請求項１８記載の磁気メモリデバイス。
請求項１８記載の磁気メモリデバイス。
【請求項20】
前記磁気抵抗効果素子の前記端部に接続された第１スイッチング素子と、
前記導電体層の前記第１端又は前記第２端に接続された第２スイッチング素子と、
を更に備えた、
請求項１８記載の磁気メモリデバイス。
前記導電体層の前記第１端又は前記第２端に接続された第２スイッチング素子と、
を更に備えた、
請求項１８記載の磁気メモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、磁気メモリデバイスに関する。
【背景技術】
【0002】
磁気抵抗効果素子を記憶素子として用いた磁気メモリデバイスが知られている。磁気抵抗効果素子へデータを書き込む方式として、種々の手法が提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第９５８９６１９号明細書
【特許文献2】米国特許第９８８１６６０号明細書
【特許文献3】特開２０２０－４３２８２号公報
【非特許文献】
【0004】
【非特許文献1】S. Fukami, et al., “A spin-orbit torque switching scheme with collinear magnetic easy axis and current configuration,” Nature, Vol. 11, pp. 621-625, 2016
【非特許文献2】Yu-Ching Liao, et al., “Spin-Orbit-Torque Material Exploration for Maximum Array-Level Read/Write Performance,” 2020 IEEE International Electron Devices Meeting (IEDM), 2020
【非特許文献3】T. Nozaki, et al., “Highly efficient voltage control of spin and enhanced interfacial perpendicular magnetic anisotropy in iridium-doped Fe/MgO magnetic tunnel junctions,” NPG Asia Materials (2017) 9, 2017
【発明の概要】
【発明が解決しようとする課題】
【0005】
書込み電流を低減する。
【課題を解決するための手段】
【0006】
実施形態の磁気メモリデバイスは、第１方向に延びる導電体層と、上記第１方向と交差する第２方向に積層される磁気抵抗効果素子と、を備える。上記磁気抵抗効果素子は、上記導電体層に接する第１強磁性層と、上記第１強磁性層に対して上記導電体層と反対側に設けられた第２強磁性層と、上記第１強磁性層と上記第２強磁性層との間の誘電体層と、を含む。上記第１強磁性層は、貴金属を含む。
【図面の簡単な説明】
【0007】
【図1】実施形態に係る磁気メモリデバイスの構成の一例を示すブロック図。
【図2】実施形態に係るメモリセルアレイの回路構成の一例を示す回路図。
【図3】実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図。
【図7】実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す回路図。
【図8】実施形態に係る磁気メモリデバイスのメモリセルの記憶層に発生するＶＣＭＡ効果の一例を示すダイアグラム。
【図9】実施形態に係る磁気メモリデバイスのメモリセルの記憶層の磁化曲線の一例を示すダイアグラム。
【図10】実施形態に係る磁気メモリデバイスのメモリセルの記憶層の磁化曲線の一例を示すダイアグラム。
【図11】実施形態に係る磁気メモリデバイスのメモリセルの記憶層の磁化曲線の一例を示すダイアグラム。
【図12】実施形態に係る磁気メモリデバイスのメモリセルの記憶層の磁化曲線の一例を示すダイアグラム。
【図13】実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図。
【図14】実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図。
【図15】第１変形例に係るメモリセルアレイの回路構成の一例を示す回路図。
【図16】第２変形例に係るメモリセルアレイの回路構成の一例を示す回路図。
【図17】第３変形例に係るメモリセルアレイの回路構成の一例を示す回路図。
【図18】第４変形例に係るメモリセルアレイの回路構成の一例を示す回路図。
【図19】第５変形例に係る磁気抵抗効果素子及び周辺の配線の断面構造の第１例を示す断面図。
【図20】第５変形例に係る磁気抵抗効果素子及び周辺の配線の断面構造の第２例を示す断面図。
【発明を実施するための形態】
【0008】
以下、図面を参照していくつかの実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、記号、及び配列を意味するインデックス等を含む。
【0009】
本明細書において、磁気メモリデバイスは、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）である。磁気メモリデバイスは、記憶素子として磁気抵抗効果素子を含む。磁気抵抗効果素子は、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistance effect）を有する抵抗変化素子である。磁気抵抗効果素子は、ＭＴＪ素子とも称する。
【0010】
１．実施形態
実施形態について説明する。
実施形態について説明する。
【0011】
１．１ 構成
まず、実施形態に係る磁気メモリデバイスの構成について説明する。
まず、実施形態に係る磁気メモリデバイスの構成について説明する。
【0012】
１．１．１ 磁気メモリデバイス
図１は、実施形態に係る磁気メモリデバイスの構成の一例を示すブロック図である。磁気メモリデバイス１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備える。
図１は、実施形態に係る磁気メモリデバイスの構成の一例を示すブロック図である。磁気メモリデバイス１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備える。
【0013】
メモリセルアレイ１０は、磁気メモリデバイス１におけるデータの記憶部である。メモリセルアレイ１０は、複数のメモリセルＭＣを備える。複数のメモリセルＭＣの各々は、行（row）及び列（column）の組に対応付けられる。同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一の第１ビット線ＢＬ１及び第２ビット線ＢＬ２の組に接続される。
【0014】
ロウ選択回路１１は、メモリセルアレイ１０の行を選択する回路である。ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１には、デコード回路１３からのアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択する。以下において、選択されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。
【0015】
カラム選択回路１２は、メモリセルアレイ１０の列を選択する回路である。カラム選択回路１２は、第１ビット線ＢＬ１及び第２ビット線ＢＬ２を介してメモリセルアレイ１０と接続される。カラム選択回路１２には、デコード回路１３からのアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列に対応する第１ビット線ＢＬ１及び第２ビット線ＢＬ２を選択する。以下において、選択された第１ビット線ＢＬ１及び第２ビット線ＢＬ２はそれぞれ、選択ビット線ＢＬ１及び選択ビット線ＢＬ２と言う。また、選択ビット線ＢＬ１以外の第１ビット線ＢＬ１、及び選択ビット線ＢＬ２以外の第２ビット線ＢＬ２はそれぞれ、非選択ビット線ＢＬ１及び非選択ビット線ＢＬ２と言う。
【0016】
デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードするデコーダである。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、カラムアドレス及びロウアドレスを含む。
【0017】
書込み回路１４は、例えば、書込みドライバ（図示せず）を含む。書込み回路１４は、メモリセルＭＣへのデータの書込みを行う。
【0018】
読出し回路１５は、例えば、センスアンプ（図示せず）を含む。読出し回路１５は、メモリセルＭＣからのデータの読出しを行う。
【0019】
電圧生成回路１６は、磁気メモリデバイス１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書込み動作の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、読出し動作の際に必要な種々の電圧を生成し、読出し回路１５に出力する。
【0020】
入出力回路１７は、磁気メモリデバイス１の外部との通信を司る。入出力回路１７は、磁気メモリデバイス１の外部からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、磁気メモリデバイス１の外部からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、磁気メモリデバイス１の外部と、制御回路１８と、の間で送受信する。入出力回路１７は、磁気メモリデバイス１の外部からのデータＤＡＴを書込み回路１４に転送し、読出し回路１５から転送されたデータＤＡＴを磁気メモリデバイス１の外部に出力する。
【0021】
制御回路１８は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサ、ＲＯＭ（Read Only Memory）、及びＲＡＭ（Random Access Memory）を含む。制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気メモリデバイス１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。
【0022】
１．１．２ メモリセルアレイ
次に、実施形態に係る磁気メモリデバイスのメモリセルアレイの構成について説明する。
次に、実施形態に係る磁気メモリデバイスのメモリセルアレイの構成について説明する。
【0023】
（回路構成）
図２は、実施形態に係るメモリセルアレイの回路構成の一例を示す回路図である。図２では、ワード線ＷＬ、第１ビット線ＢＬ１、及び第２ビット線ＢＬ２の各々が、インデックス（“＜＞”）を含む添え字によって分類されて示される。
図２は、実施形態に係るメモリセルアレイの回路構成の一例を示す回路図である。図２では、ワード線ＷＬ、第１ビット線ＢＬ１、及び第２ビット線ＢＬ２の各々が、インデックス（“＜＞”）を含む添え字によって分類されて示される。
【0024】
メモリセルアレイ１０は、複数のメモリセルＭＣ、複数のワード線ＷＬ、複数の第１ビット線ＢＬ１、及び複数の第２ビット線ＢＬ２を含む。図２の例では、複数のメモリセルＭＣは、（Ｍ＋１）×（Ｎ＋１）個のメモリセルＭＣ＜０，０＞、ＭＣ＜０，１＞、…、ＭＣ＜０，Ｎ＞、ＭＣ＜１，０＞、…、及びＭＣ＜Ｍ，Ｎ＞を含む（Ｍ及びＮは、２以上の整数）。なお、図２の例では、Ｍ及びＮが２以上の整数である場合について示したが、これに限られない。Ｍ及びＮは、０又は１であってもよい。複数のワード線ＷＬは、（Ｍ＋１）本のワード線ＷＬ＜０＞、ＷＬ＜１＞、…、及びＷＬ＜Ｍ＞を含む。複数の第１ビット線ＢＬ１は、（Ｎ＋１）本の第１ビット線ＢＬ１＜０＞、ＷＢＬ＜１＞、…、及びＷＢＬ＜Ｎ＞を含む。複数の第２ビット線ＢＬ２は、（Ｎ＋１）本の第２ビット線ＢＬ２＜０＞、ＲＢＬ＜１＞、…、及びＲＢＬ＜Ｎ＞を含む。
【0025】
複数のメモリセルＭＣは、メモリセルアレイ１０内でマトリクス状に配置される。メモリセルＭＣは、複数のワード線ＷＬのうちの１本と、複数の第１ビット線ＢＬ１及び複数の第２ビット線ＢＬ２のうちの１組の第１ビット線ＢＬ１及び第２ビット線ＢＬ２と、の組に対応付けられる。すなわち、メモリセルＭＣ＜ｉ，ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬ＜ｉ＞、第１ビット線ＢＬ１＜ｊ＞、及び第２ビット線ＢＬ２＜ｊ＞に接続される。
【0026】
メモリセルＭＣ＜ｉ，ｊ＞は、ワード線ＷＬ＜ｉ＞に接続される第１端と、第１ビット線ＢＬ１＜ｊ＞に接続される第２端と、第２ビット線ＢＬ２＜ｊ＞に接続される第３端と、を有する３端子型メモリセルである。メモリセルＭＣ＜ｉ，ｊ＞、スイッチング素子ＳＥＬ１＜ｉ，ｊ＞及びＳＥＬ２＜ｉ，ｊ＞、磁気抵抗効果素子ＭＴＪ＜ｉ，ｊ＞、並びに配線ＳＯＴＬ＜ｉ，ｊ＞を含む。
【0027】
配線ＳＯＴＬ＜ｉ，ｊ＞は、第１部分と、第２部分と、第１部分及び第２部分の間の第３部分と、を含む。配線ＳＯＴＬ＜ｉ，ｊ＞の第１部分は、ワード線ＷＬ＜ｉ＞に接続される。配線ＳＯＴＬ＜ｉ，ｊ＞の第２部分は、第１ビット線ＢＬ１＜ｊ＞に接続される。配線ＳＯＴＬ＜ｉ，ｊ＞の第３部分は、第２ビット線ＢＬ２＜ｊ＞に接続される。スイッチング素子ＳＥＬ１＜ｉ，ｊ＞は、配線ＳＯＴＬ＜ｉ，ｊ＞の第２部分と第１ビット線ＢＬ１＜ｊ＞との間に接続される。磁気抵抗効果素子ＭＴＪ＜ｉ，ｊ＞は、配線ＳＯＴＬ＜ｉ，ｊ＞の第３部分と第２ビット線ＢＬ２＜ｊ＞との間に接続される。スイッチング素子ＳＥＬ２＜ｉ，ｊ＞は、磁気抵抗効果素子ＭＴＪ＜ｉ，ｊ＞と第２ビット線ＢＬ２＜ｊ＞との間に接続される。
【0028】
スイッチング素子ＳＥＬ１及びＳＥＬ２は、２端子型のスイッチング素子である。２端子型スイッチング素子は、３個目の端子を含まない点において、トランジスタ等の３端子型のスイッチング素子と異なる。２端子間に印加する電圧がそれぞれ閾値電圧Ｖｔｈ１及びＶｔｈ２未満の場合、スイッチング素子ＳＥＬ１及びＳＥＬ２は、“高抵抗”状態又は“オフ”状態、例えば電気的に非導通状態である。２端子間に印加する電圧がそれぞれ閾値電圧Ｖｔｈ１及びＶｔｈ２以上の場合、スイッチング素子ＳＥＬ１及びＳＥＬ２は“低抵抗”状態又は“オン”状態、例えば電気的に導通状態に変わる。より具体的には、例えば、スイッチング素子ＳＥＬ１及びＳＥＬ２はそれぞれ、対応するメモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈ１及びＶｔｈ２を下回る場合、抵抗値の大きい絶縁体として電流を遮断する（オフ状態となる）。スイッチング素子ＳＥＬ１及びＳＥＬ２はそれぞれ、対応するメモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈ１及びＶｔｈ２を上回る場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。スイッチング素子ＳＥＬ１及びＳＥＬ２は、２端子間に印加される電圧がどちらの極性でも（流れる電流の方向に依らず）、対応するメモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替える。
【0029】
配線ＳＯＴＬは、メモリセルＭＣにおける電流経路である。例えば、スイッチング素子ＳＥＬ１がオン状態かつスイッチング素子ＳＥＬ２がオフ状態の場合、配線ＳＯＴＬは、ワード線ＷＬと第１ビット線ＢＬ１との間の電流経路として機能する。また、例えば、スイッチング素子ＳＥＬ１がオフ状態かつスイッチング素子ＳＥＬ２がオン状態の場合、配線ＳＯＴＬの一部は、ワード線ＷＬと第２ビット線ＢＬ２との間の電流経路として機能する。
【0030】
磁気抵抗効果素子ＭＴＪは、抵抗変化素子である。磁気抵抗効果素子ＭＴＪは、スイッチング素子ＳＥＬ１及びＳＥＬ２によって経路を制御された電流に基づき、抵抗値を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを不揮発に記憶する記憶素子として機能する。
【0031】
（平面レイアウト）
次に、実施形態に係るメモリセルアレイの平面レイアウトについて説明する。以下では、基板表面に平行な面をＸＹ平面とする。基板表面に対して磁気メモリデバイス１が設けられる方向をＺ方向又は上方向とする。ＸＹ平面内において互いに交差する方向をＸ方向及びＹ方向とする。
次に、実施形態に係るメモリセルアレイの平面レイアウトについて説明する。以下では、基板表面に平行な面をＸＹ平面とする。基板表面に対して磁気メモリデバイス１が設けられる方向をＺ方向又は上方向とする。ＸＹ平面内において互いに交差する方向をＸ方向及びＹ方向とする。
【0032】
【0033】
メモリセルアレイ１０は、複数の縦型構造Ｖ１、複数の縦型構造Ｖ２、及び複数の縦型構造Ｖ３を更に含む。複数の縦型構造Ｖ１の各々は、スイッチング素子ＳＥＬ１を含む。複数の縦型構造Ｖ２の各々は、磁気抵抗効果素子ＭＴＪ及びスイッチング素子ＳＥＬ２を含む。
【0034】
複数の第１ビット線ＢＬ１は、Ｘ方向に並ぶ。複数の第１ビット線ＢＬ１の各々は、Ｙ方向に延びる。
【0035】
複数の第１ビット線ＢＬ１の上方に、複数のワード線ＷＬが設けられる。複数のワード線ＷＬは、Ｙ方向に並ぶ。複数のワード線ＷＬの各々は、Ｘ方向に延びる。
【0036】
複数のワード線ＷＬの上方に、複数の配線ＳＯＴＬが設けられる。平面視において、複数の配線ＳＯＴＬの各々は、Ｘ方向に対してＹ方向に長い矩形状を有する。複数の配線ＳＯＴＬの各々は、Ｙ方向に延びる。平面視において、複数の配線ＳＯＴＬの各々は、１本のワード線ＷＬ、及び１本の第１ビット線ＢＬ１と重なる位置に対応して、マトリクス状に設けられる。
【0037】
複数の配線ＳＯＴＬの上方に、複数の第２ビット線ＢＬ２が設けられる。複数の第２ビット線ＢＬ２は、Ｘ方向に並ぶ。複数の第２ビット線ＢＬ２の各々は、Ｙ方向に延びる。平面視において、複数の第２ビット線ＢＬ２はそれぞれ、複数の第１ビット線ＢＬ１に重なる位置に設けられる。
【0038】
複数の縦型構造Ｖ１は、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ１は、円形状を有する。複数の縦型構造Ｖ１の各々は、対応する１本の第１ビット線ＢＬ１と１本の配線ＳＯＴＬとの間を接続する。すなわち、複数の縦型構造Ｖ１の各々は、対応する配線ＳＯＴＬの第２部分に接続される。
【0039】
複数の縦型構造Ｖ２は、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ２は、円形状を有する。複数の縦型構造Ｖ２の各々は、対応する１本の第２ビット線ＢＬ２と１本の配線ＳＯＴＬとの間を接続する。すなわち、複数の縦型構造Ｖ２の各々は、対応する配線ＳＯＴＬの第３部分に接続される。
【0040】
複数の縦型構造Ｖ３は、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ３は、円形状を有する。複数の縦型構造Ｖ３の各々は、対応する１本のワード線ＷＬと１本の配線ＳＯＴＬとの間を接続する。すなわち、複数の縦型構造Ｖ３の各々は、対応する配線ＳＯＴＬの第１部分に接続される。
【0041】
以上のような構成のうち、１本の配線ＳＯＴＬ、並びに当該１本の配線ＳＯＴＬに接続された１個の縦型構造Ｖ１、１個の縦型構造Ｖ２、及び１個の縦型構造Ｖ３の組が、１個のメモリセルＭＣとして機能する。
【0042】
（断面構造）
次に、実施形態に係るメモリセルアレイの断面構造について説明する。
次に、実施形態に係るメモリセルアレイの断面構造について説明する。
【0043】
図４は、実施形態に係るメモリセルアレイの断面構造の一例を示す、図３のＩＶ―ＩＶ線に沿った断面図である。メモリセルアレイ１０は、半導体基板２０、並びに階層構造Ｌ１及びＬ２を含む。階層構造Ｌ１は、導電体層２１＿１、２３＿１、２４＿１、２５＿１、２６＿１、及び２９＿１、並びに素子層２２＿１、２７＿１、及び２８＿１を含む。階層構造Ｌ２は、導電体層２１＿２、２３＿２、２４＿２、２５＿２、２６＿２、及び２９＿２、並びに素子層２２＿２、２７＿２、及び２８＿２を含む。添え字“＿ｘ”が付された構成は、階層構造Ｌｘに属する構成であることを示す（ｘは、１以上の整数）。
【0044】
半導体基板２０の上方には、階層構造Ｌ１及びＬ２が、この順にＺ方向に積層される。階層構造Ｌ１及びＬ２の各々は、図３に示された平面レイアウトに対応する。
【0045】
半導体基板２０と階層構造Ｌ１との間には、ロウ選択回路１１及びカラム選択回路１２等の周辺回路が設けられていてもよい。半導体基板２０と階層構造Ｌ１との間には、回路が形成されていなくてもよい。半導体基板２０と階層構造Ｌ１との間に回路が形成されない場合、半導体基板２０のうち階層構造Ｌ１の下方に位置する部分には、ＳＴＩ（Shallow Trench Isolation）が形成されていてもよい。
【0046】
階層構造Ｌ１について説明する。
【0047】
半導体基板２０の上方には、導電体層２１＿１が設けられる。導電体層２１＿１は、第１ビット線ＢＬ１として使用される。導電体層２１＿１は、Ｙ方向に延びる。
【0048】
導電体層２１＿１の上面上には、素子層２２＿１が設けられる。素子層２２＿１は、スイッチング素子ＳＥＬ１として使用される。
【0049】
素子層２２＿１の上面上には、導電体層２３＿１が設けられる。導電体層２３＿１は、コンタクトとして使用される。素子層２２＿１及び導電体層２３＿１は、縦型構造Ｖ１を構成する。
【0050】
導電体層２３＿１の上面上には、導電体層２４＿１が設けられる。導電体層２４＿１は、配線ＳＯＴＬとして使用される。導電体層２４＿１のうち導電体層２３＿１に接する部分は、配線ＳＯＴＬの第２部分に対応する。導電体層２４＿１は、Ｙ方向に延びる。
【0051】
導電体層２４＿１のうち導電体層２３＿１が設けられる部分とは異なる部分の下面上には、導電体層２５＿１が設けられる。導電体層２４＿１のうち導電体層２５＿１に接する部分は、配線ＳＯＴＬの第１部分に対応する。導電体層２５＿１は、コンタクトとして使用される。導電体層２５＿１は、縦型構造Ｖ３を構成する。
【0052】
導電体層２５＿１の下面上には、導電体層２６＿１が設けられる。導電体層２６＿１は、ワード線ＷＬとして使用される。導電体層２６＿１は、Ｘ方向に延びる。
【0053】
導電体層２４＿１のうち導電体層２３＿１が設けられる部分と導電体層２５＿１が設けられる部分との間の部分の上面上には、素子層２７＿１が設けられる。導電体層２４＿１のうち素子層２７＿１に接する部分は、配線ＳＯＴＬの第３部分に対応する。素子層２７＿１は、磁気抵抗効果素子ＭＴＪとして使用される。
【0054】
素子層２７＿１の上面上には、素子層２８＿１が設けられる。素子層２８＿１は、スイッチング素子ＳＥＬ２として使用される。素子層２７＿１及び２８＿１は、縦型構造Ｖ２を構成する。
【0055】
素子層２８＿１の上面上には、導電体層２９＿１が設けられる。導電体層２９＿１は、第２ビット線ＢＬ２として使用される。導電体層２９＿１は、Ｙ方向に延びる。
【0056】
以上のような構成により、階層構造Ｌ１内の１組の導電体層２４＿１、並びに縦型構造Ｖ１、Ｖ２、及びＶ３は、導電体層２１＿１、２９＿１、及び２６＿１にそれぞれ接続された３端子を有する１個のメモリセルＭＣとして機能する。
【0057】
階層構造Ｌ２は、階層構造Ｌ１と同等の構成を有する。すなわち、導電体層２１＿２、２３＿２、２４＿２、２５＿２、２６＿２、及び２９＿２、並びに素子層２２＿２、２７＿２、及び２８＿２はそれぞれ、導電体層２１＿１、２３＿１、２４＿１、２５＿１、２６＿１、及び２９＿１、並びに素子層２２＿１、２７＿１、及び２８＿１と同等の構造及び機能を有する。これにより、階層構造Ｌ２内の１組の導電体層２４＿２、並びに縦型構造Ｖ１、Ｖ２、及びＶ３は、導電体層２１＿２、２９＿２、及び２６＿２にそれぞれ接続された３端子を有する１個のメモリセルＭＣとして機能する。
【0058】
１．１．３ 磁気抵抗効果素子及び周辺の配線
次に、実施形態に係る磁気メモリデバイスの磁気抵抗効果素子及び周辺の配線の構成について説明する。
次に、実施形態に係る磁気メモリデバイスの磁気抵抗効果素子及び周辺の配線の構成について説明する。
【0059】
図５は、実施形態に係る磁気抵抗効果素子及び周辺の配線の断面構造の第１例を示す、図４の領域Ｖの断面図である。図６は、第１実施形態に係る磁気抵抗効果素子及び周辺の配線の断面構造の第２例を示す、図４の領域Ｖの断面図である。図５及び図６に示されるように、素子層２７は、積層体２７ａ、非磁性層２７ｂ、強磁性層２７ｃ、非磁性層２７ｄ、及び強磁性層２７ｅを含む。積層体２７ａは、強磁性層２７ａ－１、誘電体層２７ａ－２、及び強磁性層２７ａ－３を含む。
【0060】
まず、導電体層２４の構成について説明する。
【0061】
導電体層２４は、非磁性を有する重金属を含む導電膜である。導電体層２４は、重金属として、例えば、タンタル（Ｔａ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、銅（Ｃｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、及びマンガン（Ｍｎ）から選択される少なくとも１つの元素を含む。導電体層２４に重金属として含まれる元素は、酸化物を含んでもよい。また、タンタル（Ｔａ）又はタングステン（Ｗ）が含まれる場合、当該元素の構造は、β構造が好ましい。導電体層２４は、内部を流れる電流により、主としてバルク的スピンホール効果起因のスピン軌道トルク（ＳＯＴ：Spin Orbit Torque）を発生させる。また、スピンスプリッタ効果に起因するスピン効果を発生させる場合もある。スピン軌道トルクは、強磁性層２７ａ－１に作用する。
【0062】
次に、素子層２７の構成について説明する。
【0063】
導電体層２４の上面上の中央部分には、強磁性層２７ａ－１が設けられる。強磁性層２７ａ－１は、強磁性を有する導電膜である。強磁性層２７ａ－１は、例えば、０．５ナノメートル（ｎｍ）以上３．０ｎｍ以下の膜厚を有する。強磁性層２７ａ－１は、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。強磁性層２７ａ－１には、導電体層２４において発生したスピン軌道トルクが作用する。所定の大きさのスピン軌道トルクが作用した場合、強磁性層２７ａ－１の磁化方向は、反転するように構成される。
【0064】
強磁性層２７ａ－１は、一般的には、コバルト（Ｃｏ）、鉄（Ｆｅ）、及びニッケル（Ｎｉ）から選択されるいずれかの元素を用いた強磁性層である。コバルト鉄（ＣｏＦｅ）合金、鉄（Ｆｅ）、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）、ホウ化コバルト（ＣｏＢ）等が垂直磁化になる代表的な強磁性層である。特に、ＣｏＦｅＢは、ＮａＣｌ（００１）構造を有する酸化物と接することによって、界面で垂直磁気異方性を発生させる。ＭｇＯ（００１）／ＣｏＦｅＢ積層膜等がその典型である。また、強磁性層２７ａ－１は、貴金属を更に含む。強磁性層２７ａ－１は、貴金属として、例えば、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、及びオスミウム（Ｏｓ）から選択される少なくとも１個の元素を含む。この中で、白金（Ｐｔ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、及びオスミウム（Ｏｓ）が好ましい。また、後述するＶＣＭＡ効果を向上させる観点で、イリジウム（Ｉｒ）が最も好ましい。上記した貴金属は、強磁性層２７ａ－１の５０ａｔ％以下が好ましい。上記した貴金属が強磁性層２７ａ－１に５０ａｔ％より多く含まれる場合、強磁性層２７ａ－１の磁気的性質が劣化する可能性があるからである。すなわち、上記した貴金属が強磁性層２７ａ－１に５０ａｔ％より多く含まれる場合、強磁性層２７ａ－１の飽和磁化Ｍｓ及び磁気異方性エネルギーＫｕが極度に低下する可能性がある。また、誘電体層２７ａ－２に近い側の濃度が濃くなるように濃度勾配があるとより好ましい。当該濃度勾配は、ナノＥＤＸ（Energy Dispersive X-ray spectroscopy）分析やナノＥＥＬＳ（Electron Energy Loss Spectroscopy）等により検出可能である。
【0065】
また、強磁性層２７ａ－１には、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの合金膜や、Ｃｏ／Ｐｔ積層膜、Ｃｏ／Ｐｄ積層膜、及びＣｏ／Ｎｉ積層膜等の積層膜が用いられても構わない。これらの積層膜が用いられる場合でも、後述のＶＣＭＡ効果を向上させる観点から、強磁性層２７ａ－１の磁気異方性の半分以上は、強磁性層２７ａ－１と誘電体層２７ａ－２との界面から発生される界面磁気異方性であることが望まれる。
【0066】
強磁性層２７ａ－１は、強磁性層２７ａ－１を構成する複数の層の間に貴金属層を挿入することにより形成されてもよい。強磁性層２７ａ－１は、強磁性層２７ａ－１を構成する少なくとも１個の層に貴金属を添加することにより形成されてもよい。
【0067】
強磁性層２７ａ－１は、その最上層、すなわち、誘電体層２７ａ－２と接する層がコバルト（Ｃｏ）、鉄（Ｆｅ）、又はニッケル（Ｎｉ）を含む強磁性層となる。これは、上記したＣｏ／Ｐｔ積層膜等の積層膜が用いられる場合でも同様である。
【0068】
強磁性層２７ａ－１の上面上には、誘電体層２７ａ－２が設けられる。誘電体層２７ａ－２は、例えば、２．０ｎｍ以下の膜厚を有する。誘電体層２７ａ－２は、例えば、膜面が（００１）面に配向したＮａＣｌ結晶構造、立方晶系、又は正方晶系の結晶構造を有する。上記の結晶系を維持するためには、３原子層以上の積層が必要と考えられるため、誘電体層２７ａ－２の膜厚は、０．５ｎｍ以上が好ましい。また、誘電体層２７ａ－２は、酸化マグネシウム（ＭｇＯ）以上の誘電率を持つものが好ましい。
【0069】
ＮａＣｌ結晶構造を有する誘電体層２７ａ－２の例としては、酸化マグネシウム（ＭｇＯ）、酸化カルシウム（ＣａＯ）、酸化ニッケル（ＮｉＯ）、酸化コバルト（ＣｏＯ）、酸化鉄（ＦｅＯ）、酸化クロム（ＣｒＯ）、酸化ストロンチウム（ＳｒＯ）、酸化バナジウム（ＶＯ）、酸化マンガン（ＭｎＯ）、酸化バリウム（ＢａＯ）、及び酸化カドミウム（ＣｄＯ）等が挙げられる。立方晶系又は正方晶系の誘電体層２７ａ－２の例としては、Ａ２Ｏ３や、ＡＯ２ルチル構造が挙げられる。上記の構造膜に適用される元素Ａの例としては、例えば、イッテルビウム（Ｙｂ）、イットリウム（Ｙ）、ガリウム（Ｇａ）、ユウロピウム（Ｅｕ）、エルビウム（Ｅｒ）、ホルミウム（Ｈｏ）、ルテチウム（Ｌｕ）、鉄（Ｆｅ）、ジルコニウム（Ｚｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）、クロム（Ｃｒ）、テルビウム（Ｔｂ）、スズ（Ｓｎ）、サマリウム（Ｓｍ）、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、ツリウム（Ｔｍ）、ガドリニウム（Ｇｄ）、ビスマス（Ｂｉ）、ハフニウム（Ｈｆ）、ランタン（Ｌａ）、プラセオジム（Ｐｒ）、チタン（Ｔｉ）、インジウム（Ｉｎ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、及びオスミウム（Ｏｓ）等が挙げられる。正方晶系の誘電体層２７ａ－２の例としては、ＡＢＯ３のような３元素組成系材料が挙げられる。上記の３元素組成系材料の例としては、例えば、ＳｒＲｕＯ３、ＳｒＴｉＯ３、及びＬａＡｌＯ３等が挙げられる。
【0070】
また、誘電体層２７ａ－２は、強誘電性を有していれば、非磁性に限らず、強磁性又はフェリ磁性を更に有していてもよい。強磁性又はフェリ磁性を有する誘電体層２７ａ－２に含まれる化合物の例としては、例えば、Ｆｅ３Ｏ４、ＣｏＦｅ２Ｏ４、ＭｎＦｅ２Ｏ４、ＮｉＦｅ２Ｏ４、ＣｕＦｅ２Ｏ４、及びＭｇＦｅＯ４等が挙げられる。上記した化合物は、スピネル構造を有する。この場合、強磁性層２７ａ－１と強磁性層２７ａ－３とが層間相互作用を有することにより、磁化結合力が向上するので、好ましい。
【0071】
強磁性層２７ａ－１は、上述したような誘電体層２７ａ－２との界面において、ＶＣＭＡ（Voltage Control of Magnetic Anisotropy）効果を発生させる機能を有する。ＶＣＭＡ効果とは、電圧の印加によって、磁性材料の磁化反転に要するエネルギー障壁ΔＥを変化させる現象である。なお、物理的には、ＶＣＭＡ効果は、エネルギー障壁ΔＥを変化させるが、ＶＣＭＡ効果を測定する際には、強磁性層２７ａ－１の保磁力Ｈｃの変化が測定パラメータとして測定される。保磁力Ｈｃが下がることは、エネルギー障壁ΔＥが下がることを意味する。強磁性層２７ａ－１に含まれる貴金属は、ＶＣＭＡ効果を増大させ得る。
【0072】
ＶＣＭＡ効果増大の観点から、強磁性層２７ａ－１に含まれる貴金属は、５ｄ遷移元素である金（Ａｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、及びオスミウム（Ｏｓ）から選択される少なくとも１個の元素を含むことが望ましい。ＶＣＭＡ効果増大の観点から、誘電体層２７ａ－２の誘電率は、より高い（例えば、酸化マグネシウム（ＭｇＯ）の誘電率以上である）ことが望ましい。また、ＶＣＭＡ効果を増大させつつ磁気異方性を得る観点から、強磁性層２７ａ－１に含まれる貴金属の平均的な濃度は、５０ａｔ％以下であることが好ましい。貴金属が強磁性層２７ａ－１に５０ａｔ％より多く含まれる場合、強磁性層２７ａ－１の磁気的性質が劣化する可能性があるからである。すなわち、上記した貴金属が強磁性層２７ａ－１に５０ａｔ％より多く含まれる場合、強磁性層２７ａ－１の飽和磁化Ｍｓ及び磁気異方性エネルギーＫｕが極度に低下する可能性がある。強磁性層２７ａ－１が誘電体層２７ａ－２との界面で界面磁気異方性を有する観点から、強磁性層２７ａ－１と誘電体層２７ａ－２との界面における局所的な貴金属の被覆率は、１００％でも構わない。強磁性層２７ａ－１と誘電体層２７ａ－２との界面では、磁気抵抗効果が発現する必要もないため、ＶＣＭＡ効果を最大限に高効率化する界面被覆率が選択される。しかしながら、被覆率を１００％とした場合でも、可能な分析方法（ＥＤＸ又はＥＥＬＳ）を用いる際に、上下層の影響を受けるため、検出される濃度は、７０％程度にしかならないと予測される。
【0073】
誘電体層２７ａ－２の上面上には、強磁性層２７ａ－３が設けられる。強磁性層２７ａ－３は、例えば、０．５ナノメートル（ｎｍ）以上３．０ｎｍ以下の膜厚を有する。強磁性層２７ａ－３は、強磁性層２７ａ－１との間に強磁性的な静磁結合又は強磁性的な層間結合を有する導電膜である。強磁性層２７ａ－３は、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。このため、強磁性層２７ａ－３の磁化方向は、静的な状態において、強磁性層２７ａ－１の磁化方向と平行になる。以下の説明では、強磁性層２７ａ－１及び２７ａ－３の磁化方向は、積層体２７ａの磁化方向とも言う。
【0074】
強磁性層２７ａ－３は、鉄（Ｆｅ）を含む。強磁性層２７ａ－３は、更にコバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの少なくとも１つの元素を含み得る。また、強磁性層２７ａ－３は、ボロン（Ｂ）を更に含み得る。より具体的には、例えば、強磁性層２７ａ－３は、コバルト鉄ボロン（ＣｏＦｅＢ）、ホウ化鉄（ＦｅＢ）、又はホウ化コバルト（ＣｏＢ）を含む。
【0075】
なお、強磁性層２７ａ－３に含まれる貴金属の量は、強磁性層２７ａ－１に含まれる貴金属の量より少ない。できれば、強磁性層２７ａ－３に含まれる貴金属の濃度は、無視できる程度に低いことが好ましい。すなわち、強磁性層２７ａ－３に含まれる貴金属の濃度は、強磁性層２７ａ－１に含まれる貴金属の濃度よりも有意に低い。これは、トンネル磁気抵抗（ＴＭＲ：tunneling magnetoresistance）比の劣化を低減するために重要である。
【0076】
以上のように構成された強磁性層２７ａ－１、誘電体層２７ａ－２、及び強磁性層２７ａ－３を含む積層体２７ａは、記憶層（Storage Layer）として使用される。
【0077】
強磁性層２７ａ－３の上面上には、非磁性層２７ｂが設けられる。非磁性層２７ｂは、非磁性を有する絶縁膜である。非磁性層２７ｂは、トンネルバリア層（Tunnel Barrier Layer）として使用される。非磁性層２７ｂは、強磁性層２７ａ－３と強磁性層２７ｃとの間に設けられて、これら２つの強磁性層と共に磁気トンネル接合を形成する。また、強磁性層２７ａ－３及び強磁性層２７ｃの界面層にコバルト鉄ボロン（ＣｏＦｅＢ）等の初期アモルファス層が用いられる場合、非磁性層２７ｂは、強磁性層２７ａ－３の結晶化処理において、強磁性層２７ａ－３との界面から結晶質の膜を成長させるための核となるシード材として機能する。同様に、強磁性層２７ｃの界面層としてコバルト鉄ボロン（ＣｏＦｅＢ）が用いられる場合には、非磁性層２７ｂは、強磁性層２７ｃに対してもシード材として機能する。ここで、初期アモルファス層とは、成膜直後にアモルファス状態であり、アニール処理後に結晶化する層である。非磁性層２７ｂは、膜面が（００１）面に配向した正方晶系又は立方晶系の構造を有する。非磁性層２７ｂに用いられる酸化物としては、例えば、酸化マグネシウム（ＭｇＯ）が挙げられる。酸化マグネシウム（ＭｇＯ）は、ＮａＣｌ構造を有する。非磁性層２７ｂに酸化マグネシウム（ＭｇＯ）が用いられる場合、酸化マグネシウム（ＭｇＯ）の（００１）界面とコバルト鉄ボロン（ＣｏＦｅＢ）の（００１）界面とは整合してアニールにより結晶成長する。このため、コバルト鉄ボロン（ＣｏＦｅＢ）は、（００１）配向した体心立方構造となる。
【0078】
非磁性層２７ｂの上面上には、強磁性層２７ｃが設けられる。強磁性層２７ｃは、強磁性を有する導電膜である。強磁性層２７ｃは、参照層（Reference Layer）として使用される。強磁性層２７ｃは、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。強磁性層２７ｃの磁化方向は、固定されている。図５の例では、強磁性層２７ｃの磁化方向は、積層体２７ａの方向を向いている。なお、「磁化方向が固定されている」とは、積層体２７ａの磁化方向を反転させ得る大きさのトルクによって、磁化方向が変化しないことを意味する。通常、強磁性層２７ｃには界面層が用いられる。強磁性層２７ｃの界面層としては、コバルト鉄ボロン（ＣｏＦｅＢ）等の初期アモルファス層が用いられる。更に、当該コバルト鉄ボロン（ＣｏＦｅＢ）層のうち、酸化マグネシウム（ＭｇＯ）層に接する面とは反対側の面と接するように、補助的な強磁性層が設けられる。当該補助的な強磁性層は、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの合金膜を含む。当該補助的な強磁性層は、Ｃｏ／Ｐｔ積層膜、Ｃｏ／Ｐｄ積層膜等の積層膜となる。初期アモルファス層となっているコバルト鉄ボロン（ＣｏＦｅＢ）層は、上記のＣｏＰｔ、ＣｏＰｄ、Ｃｏ／Ｐｔ積層膜、Ｃｏ／Ｐｄ積層膜等と積層して用いられる。この場合、強磁性層２７ｃのうちの界面層、例えば上記したＣｏＦｅＢ層は、他の層よりも（００１）配向したＭｇＯが非磁性層２７ｂ側に形成される。
【0079】
強磁性層２７ｃの上面上には、非磁性層２７ｄが設けられる。非磁性層２７ｄは、非磁性を有する導電膜である。非磁性層２７ｄは、スペーサ層（Spacer Layer）として使用される。非磁性層２７ｄは、例えば、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、バナジウム（Ｖ）、及びクロム（Ｃｒ）から選択される元素又はこれらの合金からなる。例えば、非磁性層２７ｄの膜厚は、２ｎｍ以下である。
【0080】
非磁性層２７ｄの上面上には、強磁性層２７ｅが設けられる。強磁性層２７ｅは、強磁性を有する導電膜である。強磁性層２７ｅは、シフトキャンセル層（Shift Cancelling Layer）として使用される。強磁性層２７ｅは、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。強磁性層２７ｅは、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの合金層を含む。また、強磁性層２７ｅは、Ｃｏ／Ｐｔ積層膜、及びＣｏ／Ｐｄ積層膜等の積層膜でもよい。
【0081】
強磁性層２７ｃ及び強磁性層２７ｅは、非磁性層２７ｄによって反強磁性的に結合される。すなわち、強磁性層２７ｃ及び強磁性層２７ｅは、互いに反平行な磁化方向を有するように結合される。このような強磁性層２７ｃ、非磁性層２７ｄ、及び強磁性層２７ｅの結合構造を、ＳＡＦ（Synthetic Anti - Ferromagnetic）構造という。ＳＡＦ構造により、強磁性層２７ｅは、強磁性層２７ｃの漏洩磁界が積層体２７ａの磁化方向の変化に与える影響を相殺し、実質的な強磁性層２７ｃの漏洩磁界を低減することができる。
【0082】
磁気抵抗効果素子ＭＴＪは、記憶層及び参照層の磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。実施形態では、このような磁気抵抗効果素子ＭＴＪに書込み電流を流すことなく、参照層の磁化方向に対する記憶層の磁化方向を制御する。具体的には、配線ＳＯＴＬに電流を流すことによって発生させたスピン軌道トルクを利用した書込み方式が採用される。
【0083】
配線ＳＯＴＬに、Ｙ方向に或る大きさの書込み電流Ｉｃ０を流すと、記憶層及び参照層の磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。
【0084】
また、配線ＳＯＴＬに、書込み電流Ｉｃ０と反対方向に書込み電流Ｉｃ１を流すと、記憶層及び参照層の磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti - Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。
【0085】
なお、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。
【0086】
磁気抵抗効果素子ＭＴＪをＺ方向から見た形状は、楕円形又は円形である。メモリセルＭＣの高密度な集積の観点において、磁気抵抗効果素子ＭＴＪをＺ方向から見た形状は、円形が好ましい。面積低減および消費電力低減の観点から、楕円形である場合の磁気抵抗効果素子ＭＴＪの短辺長、及び円形である場合の磁気抵抗効果素子ＭＴＪの半径は、１００ｎｍ以下であることが好ましい。さらに、積層体２７ａに関して、５ｎｓｅｃ以下の高速磁化反転を行う場合は、３０ｎｍ以下が好ましい。磁気抵抗効果素子ＭＴＪの半径が１０ｎｍ以下の場合、単磁区軸一斉磁化反転に近くなり、明確な磁壁が形成されない磁化反転モードとなる。これにより、高速磁化反転が実現される。
【0087】
１．２ 書込み動作
次に、実施形態に係る磁気メモリデバイスの書込み動作について説明する。
次に、実施形態に係る磁気メモリデバイスの書込み動作について説明する。
【0088】
１．２．１ 電圧印加
図７は、実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す回路図である。図７の例では、複数のメモリセルＭＣのうち、メモリセルＭＣ＜ｍ，ｎ＞にデータが書き込まれる場合に各種配線に印加される電圧の例が示される（０＜ｍ＜Ｍ、０＜ｎ＜Ｎ）。
図７は、実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す回路図である。図７の例では、複数のメモリセルＭＣのうち、メモリセルＭＣ＜ｍ，ｎ＞にデータが書き込まれる場合に各種配線に印加される電圧の例が示される（０＜ｍ＜Ｍ、０＜ｎ＜Ｎ）。
【0089】
メモリセルＭＣ＜ｍ，ｎ＞にデータが書き込まれる場合、ワード線ＷＬ＜ｍ＞及び第１ビット線ＢＬ１＜ｎ＞の各々には、電圧ＶＤＤ又はＶＳＳが印加される。ワード線ＷＬ＜ｍ＞に電圧ＶＤＤが印加される場合、第１ビット線ＢＬ１＜ｎ＞には、電圧ＶＳＳが印加される。ワード線ＷＬ＜ｍ＞に電圧ＶＳＳが印加される場合、第１ビット線ＢＬ１＜ｎ＞には、電圧ＶＤＤが印加される。第２ビット線ＢＬ２＜ｎ＞には、電圧Ｖｖｃｍａ（＝ＶＤＤ／２＋α）が印加される。ワード線ＷＬ＜ｍ＞以外の全てのワード線ＷＬ、第１ビット線ＢＬ１＜ｎ＞以外の全ての第１ビット線ＢＬ１、及び第２ビット線ＢＬ２＜ｎ＞以外の全ての第２ビット線ＢＬ２には、電圧ＶＤＤ／２が印加される。
【0090】
これにより、ワード線ＷＬ＜ｍ＞と第１ビット線ＢＬ１＜ｎ＞との間には、電位差ＶＤＤが発生する。この場合、配線ＳＯＴＬ＜ｍ，ｎ＞の磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞との接続部における電位は、ＶＤＤ／２となる。このため、配線ＳＯＴＬ＜ｍ，ｎ＞と第２ビット線ＢＬ２＜ｎ＞との間には、電位差αが発生する。
【0091】
また、ワード線ＷＬ＜ｍ＞と第１ビット線ＢＬ１＜ｎ＞を除く任意の第１ビット線ＢＬ１との間には、電位差ＶＤＤ／２が発生する。ワード線ＷＬ＜ｍ＞を除く任意のワード線ＷＬと第１ビット線ＢＬ１＜ｎ＞との間には、電位差ＶＤＤ／２が発生する。また、ワード線ＷＬ＜ｍ＞を除く任意のワード線ＷＬと第１ビット線ＢＬ１＜ｎ＞を除く任意の第１ビット線ＢＬ１との間には、電位差が発生しない。配線ＳＯＴＬ＜ｍ，ｎ＞及び第２ビット線ＢＬ２＜ｎ＞の組を除く任意の配線ＳＯＴＬ及び第２ビット線ＢＬ２の組の間に発生する電位差は、電位差α未満となる。
【0092】
ここで、電圧ＶＳＳは、基準電位である。電圧ＶＳＳは、例えば、０Ｖである。電圧ＶＳＳに対する電圧ＶＤＤ（電位差ＶＤＤ）は、スイッチング素子ＳＥＬ１及びＳＥＬ２をオン状態にする。電位差ＶＤＤ／２は、スイッチング素子ＳＥＬ１をオフ状態にする。電圧ＶＤＤ／２に対する電圧Ｖｖｃｍａ（電位差α）は、スイッチング素子ＳＥＬ２をオン状態にする。配線ＳＯＴＬ＜ｍ，ｎ＞及び第２ビット線ＢＬ２＜ｎ＞の組を除く任意の配線ＳＯＴＬ及び第２ビット線ＢＬ２の組の間に発生する電位差は、スイッチング素子ＳＥＬ２をオフ状態にする。
【0093】
このため、スイッチング素子ＳＥＬ１＜ｍ，ｎ＞及びＳＥＬ２＜ｍ，ｎ＞は、オン状態となる。スイッチング素子ＳＥＬ１＜ｍ，ｎ＞を除く全てのスイッチング素子ＳＥＬ１は、オフ状態となる。スイッチング素子ＳＥＬ２＜ｍ，ｎ＞を除く全てのスイッチング素子ＳＥＬ２は、オフ状態となる。
【0094】
したがって、配線ＳＯＴＬ＜ｍ，ｎ＞に電位差ＶＤＤを印加しつつ、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞に電位差αを印加することができる。導電体層２４に電位差ＶＤＤを印加することによって、磁気抵抗効果素子ＭＴＪの抵抗状態を変化させるための電流を流すことができる。磁気抵抗効果素子ＭＴＪに電位差αを印加することによって、強磁性層２４ａ－１に有意な大きさのＶＣＭＡ効果を発生させることができる。なお、スイッチング素子ＳＥＬ２がオン状態となることによって磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞にも電流が流れるが、その電流量は、無視できる程度に微小である。
【0095】
上述の書込み動作において、メモリセルＭＣ＜ｍ，ｎ＞の状態は、選択状態とも呼ばれる。メモリセルＭＣ＜０，ｎ＞～ＭＣ＜ｍ－１，ｎ＞、ＭＣ＜ｍ＋１，ｎ＞～ＭＣ＜Ｍ，ｎ＞、ＭＣ＜ｍ，０＞～ＭＣ＜ｍ，ｎ－１＞、及びＭＣ＜ｍ，ｎ＋１＞～ＭＣ＜ｍ，Ｎ＞の状態は、半選択状態とも呼ばれる。選択状態及び半選択状態でない全てのメモリセルＭＣの状態は、非選択状態とも呼ばれる。
【0096】
１．２．２ ＶＣＭＡ効果
図８は、実施形態に係る磁気メモリデバイスのメモリセルの記憶層に発生するＶＣＭＡ効果の一例を示すダイアグラムである。図９、図１０、図１１、及び図１２は、実施形態に係る磁気メモリデバイスのメモリセルの記憶層の磁化曲線の一例を示すダイアグラムである。図８では、ＶＣＭＡ効果によって発生する、電位差Ｖに対する強磁性層２７ａ－３及び２７ａ－１の保磁力Ｈｃの変化がそれぞれ、線Ｌ１及びＬ２で示される。図９では、電位差がない場合におけるメモリセルＭＣの強磁性層２７ａ－３の磁化曲線の一例が示される。図１０では、電位差がある場合におけるメモリセルＭＣの強磁性層２７ａ－３の磁化曲線の一例が示される。図１１では、電位差がない場合におけるメモリセルＭＣの強磁性層２７ａ－１の磁化曲線の一例が示される。図１２では、電位差がある場合におけるメモリセルＭＣの強磁性層２７ａ－１の磁化曲線の一例が示される。
図８は、実施形態に係る磁気メモリデバイスのメモリセルの記憶層に発生するＶＣＭＡ効果の一例を示すダイアグラムである。図９、図１０、図１１、及び図１２は、実施形態に係る磁気メモリデバイスのメモリセルの記憶層の磁化曲線の一例を示すダイアグラムである。図８では、ＶＣＭＡ効果によって発生する、電位差Ｖに対する強磁性層２７ａ－３及び２７ａ－１の保磁力Ｈｃの変化がそれぞれ、線Ｌ１及びＬ２で示される。図９では、電位差がない場合におけるメモリセルＭＣの強磁性層２７ａ－３の磁化曲線の一例が示される。図１０では、電位差がある場合におけるメモリセルＭＣの強磁性層２７ａ－３の磁化曲線の一例が示される。図１１では、電位差がない場合におけるメモリセルＭＣの強磁性層２７ａ－１の磁化曲線の一例が示される。図１２では、電位差がある場合におけるメモリセルＭＣの強磁性層２７ａ－１の磁化曲線の一例が示される。
【0097】
上述の通り、強磁性層２７ａ－３に含まれる貴金属の量は、強磁性層２７ａ－１に含まれる貴金属の量よりも有意に小さくなるように構成される。これにより、図８の線Ｌ１に示されるように、強磁性層２７ａ－３の電位差Ｖに対する保磁力Ｈｃの傾きは、０と見なせる程度に小さくなる。
【0098】
これにより、図９及び図１０に示すように、強磁性層２７ａ－３の保磁力Ｈｃは、例えばスタンバイ状態のような電位差が生じない静的な場合（Ｈｃ１）と、例えば書込み動作の際の電位差αのような有意な大きさの電位差が生じる場合（Ｈｃ１’）とで、ほとんど変化しない。また、強磁性層２７ａ－３の飽和磁化Ｍｓは、例えばスタンバイ状態のような電位差が生じない静的な場合（Ｍｓ１）と、例えば書込み動作の際の電位差αのような有意な大きさの電位差が生じる場合（Ｍｓ１’）とで、ほとんど変化しない。
【0099】
これに対し、強磁性層２７ａ－１は、貴金属を含むように構成される。これにより、線Ｌ２に示されるように、強磁性層２７ａ－１の電位差Ｖに対する保磁力Ｈｃの傾きは、負に大きな値となる。
【0100】
これにより、図１１及び図１２に示すように、書込み動作の際の電位差αのような有意な大きさの電位差が生じる場合の強磁性層２７ａ－１の保磁力（Ｈｃ２’）は、スタンバイ状態のような電位差が生じない静的な場合（Ｈｃ２）に対して、有意に低下する。すなわち、強磁性層２７ａ－１及び２７ａ－３の全体の保磁力は、書込み動作の際の電位差αのような有意な大きさの電位差が生じる場合の方が、スタンバイ状態のような電位差が生じない静的な場合よりも低くなる。また、強磁性層２７ａ－１の飽和磁化Ｍｓは、電位差が生じない静的な場合（Ｍｓ２）と、例えば書込み動作の際の電位差αのような有意な大きさの電位差が生じる場合（Ｍｓ２’）とで、ほとんど変化しない。
【0101】
ここで、強磁性層のエネルギー障壁ΔＥは、飽和磁化Ｍｓ及び保磁力Ｈｃを用いて以下の式（１）で表される。
【0102】
ΔＥ＝ＫｕＶ＝（ＭｓＨｋ／２）・Ｖ≒（ＭｓＨｃ／２）・Ｖ＝ＭｓＶＨｃ／２…（１）
上式（１）において、Ｋｕは、磁気異方性エネルギーである。Ｖは、体積であり、Ｖ＝素子面積Ｓ及び膜厚ｔの積である。Ｈｋは、異方性磁界である。
上式（１）において、Ｋｕは、磁気異方性エネルギーである。Ｖは、体積であり、Ｖ＝素子面積Ｓ及び膜厚ｔの積である。Ｈｋは、異方性磁界である。
【0103】
このように、電位差が生じない場合、強磁性層２７ａ－１及び２７ａ－３の各々のエネルギー障壁ΔＥは、ほとんど変化しない。このため、電位差が生じない場合、記憶層全体としてのエネルギー障壁ΔＥは、ほとんど変化しない。一方、電位差αのように有意な大きさの電位差が生じる場合、強磁性層２７ａ－３のエネルギー障壁ΔＥが変化しないのに対して、強磁性層２７ａ－１のエネルギー障壁ΔＥが有意に低下する。すなわち、強磁性層２７ａ－１のエネルギー障壁ΔＥの低下量が大きくなるような設定が好ましい。このため、電位差αのように有意な大きさの電位差が生じる場合、記憶層全体としてのエネルギー障壁ΔＥが有意に低下する。このように、有意な大きさの電位差が生じる場合に限り、記憶層全体としてのエネルギー障壁ΔＥが低下する。したがって、書込み動作における選択状態のメモリセルＭＣは、ＶＣＭＡ効果を利用しない場合よりも書き込みやすくなる。
【0104】
１．２．３ 磁化反転
図１３及び図１４は、実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図である。図１３及び図１４では、選択状態のメモリセルＭＣに流れる電流、及び磁気抵抗効果素子ＭＴＪの磁化方向が模式的に示される。図１３は、データ“１”を書き込む場合の書込み動作に対応する。図１４は、データ“０”を書き込む場合の書込み動作に対応する。
図１３及び図１４は、実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図である。図１３及び図１４では、選択状態のメモリセルＭＣに流れる電流、及び磁気抵抗効果素子ＭＴＪの磁化方向が模式的に示される。図１３は、データ“１”を書き込む場合の書込み動作に対応する。図１４は、データ“０”を書き込む場合の書込み動作に対応する。
【0105】
【0106】
図１３（Ａ）に示されるように、導電体層２４の両端には、スイッチング素子ＳＥＬ１をオン状態にする電位差ＶＤＤが発生する。電位差ＶＤＤを制御することにより、導電体層２４内に、書込み電流Ｉｃ１が流れる。書込み電流Ｉｃ１が導電体層２４内を流れることにより、強磁性層２７ａ－１の磁化方向を強磁性層２７ｃの磁化方向に対して反平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、導電体層２４に近接する強磁性層２７ａ－１に作用する。また、図１３では図示されていないが、強磁性層２７ａ－１には、Ｙ方向のバイアス磁界が印加される。
【0107】
また、素子層２７の両端には、記憶層側に対して参照層側が高電位となるように、電位差αが発生する。これにより、ＶＣＭＡ効果が発生し、強磁性層２７ａ－１のエネルギー障壁ΔＥが低下する。
【0108】
このため、強磁性層２７ａ－１の磁化方向は、スピン軌道トルクと、バイアス磁界の印加と、ＶＣＭＡ効果によるアシストと、によって、強磁性層２７ｃの磁化方向に対して反平行な方向に反転する。
【0109】
上述の通り、強磁性層２７ａ－３は、強磁性層２７ａ－１と強磁性的に静磁結合又は交換結合している。これにより、図１３（Ｂ）に示されるように、強磁性層２７ａ－３の磁化方向は、強磁性層２７ａ－１の磁化方向と平行になるように、反転する。
【0110】
以上のように動作することにより、積層体２７ａの磁化方向が強磁性層２７ｃの磁化方向に対して反平行な方向に反転し、データ“１”の書込み動作が完了する。
【0111】
【0112】
図１４（Ａ）に示されるように、導電体層２４の両端には、スイッチング素子ＳＥＬ１をオン状態にする電位差ＶＤＤが発生する。電位差ＶＤＤを制御することにより、導電体層２４内に、書込み電流Ｉｃ０が流れる。書込み電流Ｉｃ０が導電体層２４内を流れることにより、強磁性層２７ａ－１の磁化方向を強磁性層２７ｃの磁化方向に対して平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、導電体層２４に近接する強磁性層２７ａ－１に作用する。また、図１４では図示されていないが、強磁性層２７ａ－１には、Ｙ方向のバイアス磁界が印加される。
【0113】
また、素子層２７の両端には、記憶層側に対して参照層側が高電位となるように、電位差αが発生する。これにより、ＶＣＭＡ効果が発生し、強磁性層２７ａ－１のエネルギー障壁ΔＥが低下する。
【0114】
このため、強磁性層２７ａ－１の磁化方向は、スピン軌道トルクと、バイアス磁界と、ＶＣＭＡ効果によるアシストと、によって、強磁性層２７ｃの磁化方向に対して平行な方向に反転する。
【0115】
上述の通り、強磁性層２７ａ－３は、強磁性層２７ａ－１と強磁性的に静磁結合又は交換結合している。これにより、図１４（Ｂ）に示されるように、強磁性層２７ａ－３の磁化方向は、強磁性層２７ａ－１の磁化方向と平行になるように、反転する。
【0116】
以上のように動作することにより、積層体２７ａの磁化方向が強磁性層２７ｃの磁化方向に対して平行な方向に反転し、データ“０”の書込み動作が完了する。
【0117】
なお、強磁性層２７ａ－１の飽和磁化量Ｍｓ・ｔが強磁性層２７ａ－３の飽和磁化量Ｍｓ・ｔよりも大きい方が、強磁性層２７ａ－１の磁化方向の反転に伴って、強磁性層２７ａ－３の磁化方向が反転しやすくなる。このため、強磁性層２７ａ－１の飽和磁化量Ｍｓ・ｔが強磁性層２７ａ－３の飽和磁化量Ｍｓ・ｔよりも大きくなるように材料が選択されることが好ましい。また、この場合、強磁性層２７ａ－１と強磁性層２７ａ－３とは、静磁結合及び層間結合しているので、強磁性層２７ａ－１の飽和磁化Ｍｓは強磁性層２７ａ－３の飽和磁化Ｍｓよりも大きいことが好ましく、強磁性層２７ａ－１の膜厚ｔは強磁性層２７ａ－３の膜厚ｔよりも小さいことが好ましい。当該膜厚ｔ及び飽和磁化Ｍｓの調整を行った場合、必然的に、強磁性層２７ａ－１の磁気異方性エネルギーＫｕが、強磁性層２７ａ－３の磁気異方性エネルギーＫｕよりも大きくなることがある。当該膜厚ｔ及び飽和磁化Ｍｓの調整は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）膜を用いる場合は、ボロン（Ｂ）の含有量で調整できる。この場合、強磁性層２７ａ－１のボロン（Ｂ）の含有量は、強磁性層２７ａ－３のボロン（Ｂ）の含有量よりも小さくすることで、上記の関係が達成できる。
【0118】
１．３ 実施形態に係る効果
実施形態に係る磁気メモリデバイス１では、スピン軌道トルクを利用した書込み方式が適用される。この場合、書込み電流の大きさは、スピントランスファートルクを利用した書込み方式よりも大きくなることが懸念される。実施形態によれば、書込み電流を低減することができる。以下、実施形態に係る本効果について説明する。
実施形態に係る磁気メモリデバイス１では、スピン軌道トルクを利用した書込み方式が適用される。この場合、書込み電流の大きさは、スピントランスファートルクを利用した書込み方式よりも大きくなることが懸念される。実施形態によれば、書込み電流を低減することができる。以下、実施形態に係る本効果について説明する。
【0119】
実施形態によれば、記憶層として機能する積層体２７ａは、導電体層２４に接する強磁性層２７ａ－１と、強磁性層２７ａ－３と、強磁性層２７ａ－１と強磁性層２７ａ－３との間の誘電体層２７ａ－２と、を含む。強磁性層２７ａ－１は、貴金属を含む。これにより、書込み動作において、選択状態の強磁性層２７ａ－１のエネルギー障壁ΔＥを有意に低下させることができる。このため、書込み動作において、強磁性層２７ａ－１に作用させるスピン軌道トルクを低減できる。したがって、書込み電流を低減できる。
【0120】
なお、スタンバイ状態等の書込み動作を実行していない状態や、書込み動作中であっても非選択状態又は半選択状態の場合、強磁性層２７ａ－１のエネルギー障壁ΔＥは低下せずに維持される。このため、スタンバイ状態等では、書込み動作における選択状態よりも強磁性層２７ａ－１の磁化方向が反転しにくい状態を維持することができる。
【0121】
また、強磁性層２７ａ－１に含まれる貴金属の濃度は、強磁性層２７ａ－３に含まれる貴金属の濃度より高い。これにより、強磁性層２７ａ－３が貴金属を含むことによって生じるトンネル磁気抵抗（ＴＭＲ）比の劣化を抑制できる。このため、トンネル磁気抵抗（ＴＭＲ）比を維持しつつ、書込み電流を低減できる。
【0122】
また、強磁性層２７ａ－１に含まれる貴金属の濃度は、５０ａｔ％以下である。強磁性層２７ａ－１と誘電体層２７ａ－２との界面における強磁性層２７ａ－１に含まれる貴金属の被覆率は、７０％以下である。これにより、強磁性層２７ａ－１の界面磁気異方性を損なうことなく、ＶＣＭＡ効果を発生させることができる。
【0123】
また、強磁性層２７ａ－１及び２７ａ－３の各々の膜厚は、０．５ｎｍ以上となるように設計される。これにより、飽和磁化Ｍｓ及び磁気異方性エネルギーＫｕを消失させることなく、強磁性層２７ａ－１及び２７ａ－３を成膜することができる。また、強磁性層２７ａ－１及び２７ａ－３の各々の膜厚は、３．０ｎｍ以下となるように設計される。これにより、垂直磁気特性である異方性磁界Ｈｋを消失させることなく、強磁性層２７ａ－１及び２７ａ－３を成膜することができる。
【0124】
２． 変形例等
なお、上述の実施形態は、上述の例に限らず、種々の変形が適用可能である。
なお、上述の実施形態は、上述の例に限らず、種々の変形が適用可能である。
【0125】
上述の実施形態では、スイッチング素子ＳＥＬ１及びＳＥＬ２に２端子型のスイッチング素子が適用される場合について説明したが、これに限られない。例えば、図１５に示されるように、スイッチング素子ＳＥＬ１及びＳＥＬ２には、３端子型のスイッチング素子が適用されてもよい。具体的には、例えば、３端子型のスイッチング素子としては、ＳＧＴ（Surrounding Gate Transistor）等のトランジスタが適用されてもよい。この場合、全ての配線ＳＯＴＬの第１部分は、ソース線ＳＬに共通接続される。ソース線ＳＬは、例えば、接地される。そして、スイッチング素子ＳＥＬ１＜ｉ，ｊ＞のゲートは、ワード線ＷＬ１＜ｉ，ｊ＞に接続される。スイッチング素子ＳＥＬ２＜ｉ，ｊ＞のゲートは、ワード線ＷＬ２＜ｉ，ｊ＞に接続される。このように、各スイッチング素子ＳＥＬ１及びＳＥＬ２が個別のワード線ＷＬ１及びＷＬ２によってそれぞれ制御されることにより、１個のメモリセルＭＣを選択することができる。
【0126】
また、図１５の例では、スイッチング素子ＳＥＬ１及びＳＥＬ２のいずれにも３端子型のスイッチング素子が適用される場合について説明したが、これに限られない。例えば、図１６に示されるように、スイッチング素子ＳＥＬ１には３端子型のスイッチング素子が適用され、スイッチング素子ＳＥＬ２には、２端子型のスイッチング素子が適用されてもよい。
【0127】
また、上述の実施形態では、スイッチング素子ＳＥＬ２に適用される２端子型のスイッチング素子としてセレクタが適用される場合について説明したが、これに限られない。例えば、図１７に示されるように、スイッチング素子ＳＥＬ１には、セレクタが適用され、スイッチング素子ＳＥＬ２には、ダイオードが適用されてもよい。
【0128】
また、図１７の例では、スイッチング素子ＳＥＬ１にはセレクタが適用される場合について説明したが、これに限られない。例えば、図１８に示されるように、スイッチング素子ＳＥＬ１には、３端子型のスイッチング素子が適用され、スイッチング素子ＳＥＬ２には、ダイオードが適用されてもよい。この場合、図１５及び図１６の例と同様に、全ての配線ＳＯＴＬの第１部分は、ソース線ＳＬに共通接続される。ソース線ＳＬは、例えば、接地される。そして、スイッチング素子ＳＥＬ１＜ｉ，ｊ＞のゲートは、ワード線ＷＬ１＜ｉ，ｊ＞に接続される。このように、各スイッチング素子ＳＥＬ１が個別のワード線ＷＬ１によって制御されることにより、１個のメモリセルＭＣを選択することができる。
【0129】
また、上述の実施形態では、記憶層が参照層の下方に位置するように磁気抵抗効果素子ＭＴＪが構成される場合について説明したが、これに限られない。例えば、図１９及び図２０に示されるように、記憶層が参照層の上方に位置するように磁気抵抗効果素子ＭＴＪが構成されてもよい。この場合、導電体層２４の下面のうち強磁性層２７ａ－１との接続部分は、導電体層２４の下面の他の部分よりも下面に突出している。図１９の例では、導電体層２４の強磁性層２７ａ－１との接続部分の側面が、強磁性層２７ａ－１の側面と揃う場合が示される。図２０の例では、導電体層２４の強磁性層２７ａ－１との接続部分が、テーパ形状となる場合が示される。
【0130】
また、上述の実施形態では、磁気抵抗効果素子ＭＴＪが膜面に垂直な方向に磁化容易軸方向を有する場合について説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪは、膜面に平行な方向に磁化容易軸方向を有していてもよい。より具体的には、例えば、磁気抵抗効果素子ＭＴＪは、Ｙ軸に沿って磁化容易軸方向を有していてもよい。この場合、書込み動作において、強磁性層２７ａ－１には、スピン軌道トルクと共に、Ｚ方向にバイアス磁界が印加される。また、例えば、磁気抵抗効果素子ＭＴＪは、Ｘ軸に沿って磁化容易軸方向を有していてもよい。この場合、書込み動作において、強磁性層２７ａ－１には、スピン軌道トルクと共に印加するバイアス磁界が不要となる。
【0131】
また、上述の実施形態では、半導体基板２０の上方に２個の階層構造Ｌ１及びＬ２が積層される場合が示されたが、これに限られない。例えば、半導体基板２０の上方には、同等の構造を有する３以上の階層構造が積層されていてもよい。また、例えば、半導体基板２０の上方には、１個の階層構造が積層されていてもよい。
【0132】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0133】
１…磁気メモリデバイス
１０…メモリセルアレイ
１１…ロウ選択回路
１２…カラム選択回路
１３…デコード回路
１４…書込み回路
１５…読出し回路
１６…電圧生成回路
１７…入出力回路
１８…制御回路
２０…半導体基板
２１，２３，２４，２５，２６，２９…導電体層
２２，２７，２８…素子層
２７ａ…積層体
２７ｂ，２７ｄ…非磁性層
２７ａ－１，２７ａ－３，２７ｃ，２７ｅ…強磁性層
２７ａ－２…誘電体層
１０…メモリセルアレイ
１１…ロウ選択回路
１２…カラム選択回路
１３…デコード回路
１４…書込み回路
１５…読出し回路
１６…電圧生成回路
１７…入出力回路
１８…制御回路
２０…半導体基板
２１，２３，２４，２５，２６，２９…導電体層
２２，２７，２８…素子層
２７ａ…積層体
２７ｂ，２７ｄ…非磁性層
２７ａ－１，２７ａ－３，２７ｃ，２７ｅ…強磁性層
２７ａ－２…誘電体層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
