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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024034336
(43)【公開日】2024-03-13
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/8234 20060101AFI20240306BHJP
H01L 21/336 20060101ALI20240306BHJP
H01L 29/786 20060101ALI20240306BHJP
H01L 21/3205 20060101ALI20240306BHJP
【ＦＩ】
H01L27/088 A
H01L27/088 B
H01L29/78 301X
H01L29/78 618B
H01L29/78 301Y
H01L27/06 102A
H01L21/88 J
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022138514
(22)【出願日】2022-08-31
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(74)【代理人】
【識別番号】100114177
【弁理士】
【氏名又は名称】小林 龍
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(72)【発明者】
【氏名】松本 光市
【テーマコード（参考）】
5F033
5F048
5F110
5F140
【Ｆターム（参考）】
5F033GG01
5F033GG02
5F033MM30
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5F048AA05
5F048AB03
5F048AB10
5F048AC01
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5F048AC10
5F048BA01
5F048BA14
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5F048BD10
5F048BF02
5F048BF07
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5F048BF16
5F048BG13
5F110AA01
5F110AA04
5F110AA07
5F110AA11
5F110BB03
5F110BB20
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5F140BK21
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5F140CB04
5F140CB08
5F140CC03
5F140CE07
(57)【要約】 （修正有）
【課題】短チャネル特性を改善し、ゲート長を短くして必要な動作を実現する半導体装置を提供する。
【解決手段】半導体装置１Ａは、三次元材料層３と、三次元材料層３を含む第１トランジスタＱ１と、絶縁層７上の二次元材料層１４と、二次元材料層１４を含む第２トランジスタＱ２とが、同一の基体２に設けられている。第２トランジスタＱ２は、三次元材料層３より、二次元材料層１４の方がバンドギャップが大きく、第２トランジスタＱ２のゲート絶縁膜１５は厚いので、第１トランジスタＱ１より高耐圧となり、高集積化と高耐圧化を両立できる。
【選択図】図２
【解決手段】半導体装置１Ａは、三次元材料層３と、三次元材料層３を含む第１トランジスタＱ１と、絶縁層７上の二次元材料層１４と、二次元材料層１４を含む第２トランジスタＱ２とが、同一の基体２に設けられている。第２トランジスタＱ２は、三次元材料層３より、二次元材料層１４の方がバンドギャップが大きく、第２トランジスタＱ２のゲート絶縁膜１５は厚いので、第１トランジスタＱ１より高耐圧となり、高集積化と高耐圧化を両立できる。
【選択図】図２
【特許請求の範囲】
【請求項1】
三次元材料層と、
前記三次元材料層を含む第１トランジスタと、
二次元材料層と、
前記二次元材料層を含む第２トランジスタと、
を備え、
前記第１トランジスタと前記第２トランジスタとが同一の基体に設けられている、半導体装置。
前記三次元材料層を含む第１トランジスタと、
二次元材料層と、
前記二次元材料層を含む第２トランジスタと、
を備え、
前記第１トランジスタと前記第２トランジスタとが同一の基体に設けられている、半導体装置。
【請求項2】
前記第１トランジスタは、ゲート絶縁膜を介在して前記三次元材料層と互いに隣り合って設けられたゲート電極を有する電界効果トランジスタであり、
前記第２トランジスタは、ゲート絶縁膜を介在して前記二次元材料層と互いに隣り合って設けられたゲート電極を有する電界効果トランジスタであり、
前記第２トランジスタの前記ゲート絶縁膜の膜厚は、前記第１トランジスタの前記ゲート絶縁膜の膜厚よりも厚い、請求項１に記載の半導体装置。
前記第２トランジスタは、ゲート絶縁膜を介在して前記二次元材料層と互いに隣り合って設けられたゲート電極を有する電界効果トランジスタであり、
前記第２トランジスタの前記ゲート絶縁膜の膜厚は、前記第１トランジスタの前記ゲート絶縁膜の膜厚よりも厚い、請求項１に記載の半導体装置。
【請求項3】
前記二次元材料層は、前記三次元材料層よりもバンドギャップが大きい、請求項１に記載の半導体装置。
【請求項4】
前記三次元材料層は、ベース部と、前記ベース部から突出し、かつ所定の間隔を空けて並列に複数配置された素子形成部と、を含み、
前記第１トランジスタの前記ゲート絶縁膜及び前記ゲート電極は、複数の前記素子形成部の各々の上面部及び側面部に亘って設けられている、請求項２に記載の半導体装置。
前記第１トランジスタの前記ゲート絶縁膜及び前記ゲート電極は、複数の前記素子形成部の各々の上面部及び側面部に亘って設けられている、請求項２に記載の半導体装置。
【請求項5】
前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記二次元材料層と、前記第２トランジスタの前記ゲート絶縁膜とは、前記絶縁層に設けられた凹部及び凸部を含む凹凸面に沿って蛇行している、請求項２に記載の半導体装置。
前記二次元材料層と、前記第２トランジスタの前記ゲート絶縁膜とは、前記絶縁層に設けられた凹部及び凸部を含む凹凸面に沿って蛇行している、請求項２に記載の半導体装置。
【請求項6】
前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記二次元材料層と、前記第２トランジスタの前記ゲート絶縁膜とは、前記三次元材料層に設けられた凹部及び凸部を含む凹凸面に沿って蛇行している、請求項２に記載の半導体装置。
前記二次元材料層と、前記第２トランジスタの前記ゲート絶縁膜とは、前記三次元材料層に設けられた凹部及び凸部を含む凹凸面に沿って蛇行している、請求項２に記載の半導体装置。
【請求項7】
前記三次元材料層の前記凸部は、基準電位が印加される、請求項６に記載の半導体装置。
【請求項8】
前記三次元材料層と前記二次元材料層との間の前記絶縁層の膜厚は、１０ｎｍ以上である、請求項６に記載の半導体装置。
【請求項9】
前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記二次元材料層は、前記第２トランジスタの前記ゲート絶縁膜を介在して前記第２トランジスタの前記ゲート電極よりも上層に設けられている、請求項２に記載の半導体装置。
前記二次元材料層は、前記第２トランジスタの前記ゲート絶縁膜を介在して前記第２トランジスタの前記ゲート電極よりも上層に設けられている、請求項２に記載の半導体装置。
【請求項10】
前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記第２トランジスタの前記ゲート絶縁膜及び前記ゲート電極は、前記二次元材料層よりも上層に設けられている、請求項２に記載の半導体装置。
前記第２トランジスタの前記ゲート絶縁膜及び前記ゲート電極は、前記二次元材料層よりも上層に設けられている、請求項２に記載の半導体装置。
【請求項11】
前記第１及び第２トランジスタの各々のゲート電極は、二次元材料で構成されている、請求項２に記載の半導体装置。
【請求項12】
前記三次元材料層は、Ｓｉ、Ｇｅ、ＳｉＧｅの何れかの材料層である、請求項１に記載の半導体装置。
【請求項13】
前記二次元材料層は、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＷＳ２、ＷＳｅ２、ＷＴｅ２、ＺｒＳ２、ＺｒＳｅ２、ＺｅＴｅ２、ＨｆＳｅ２、ＨｆＴｅ２、Ｇｒａｐｈｅｎｅ又はＰｈｏｓｐｈｅｒｅｎｅの何れかの二次元材料を含む、請求項１に記載の半導体装置。
【請求項14】
前記第１トランジスタを含むデジタル回路と、前記第２トランジスタを含むアナログ回路とを更に備えている、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本技術（本開示に係る技術）は、半導体装置及び電子機器に関し、特に、ゲート絶縁膜の膜厚が異なる複数種類の電界効果トランジスタを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【0002】
半導体装置に搭載される電界効果トランジスタとして、半導体層を加工してベース部から突出する島状の素子形成部（フィン部）を形成し、この島状の素子形成部の３つの面部（上面部及び２つの側面部）に亘ってゲート電極を設けたフィン型の電界効果トランジスタ（Fin-FET）が知られている。また、半導体層を加工して下地膜上に立体形状の素子形成部を形成し、この素子形成部の４つの面部（上面部、底面部及び２つの側面部）に亘ってゲート電極を設けたＧＡＡ（Gate all Around）構造の電界効果トランジスタ（GAA-FET）も知られている。特許文献１には、フィン型やＧＡＡ構造の電界効果トランジスタが開示されている。
一方、特許文献２には、二次元材料層を電界効果トランジスタのチャネル形成部として用いた技術が開示されている。
一方、特許文献２には、二次元材料層を電界効果トランジスタのチャネル形成部として用いた技術が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】ＷＯ２０２０／２６２６４３号
【特許文献2】特開２０２１－０６８７１９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、半導体装置においては更なる高集積化が望まれている。高集積化を図るためには、トランジスタの微細化が必須となる。
上述のフィン型やＧＡＡ構造の電界効果トランジスタは、短チャネル特性を改善し、ゲート長を短くして必要な動作を実現することが可能であるため、平面サイズの微細化（占有面積の縮小）を図ることができ、高集積化に有用である。
上述のフィン型やＧＡＡ構造の電界効果トランジスタは、短チャネル特性を改善し、ゲート長を短くして必要な動作を実現することが可能であるため、平面サイズの微細化（占有面積の縮小）を図ることができ、高集積化に有用である。
【0005】
しかしながら、フィン型やＧＡＡ構造の場合、素子形成部の複数の面部（上面部、底面部及び２つの側面部）から電界が生じ、チャネル形成部での電界が強い。このため、動作電圧が高い高耐圧の電界効果トランジスタ、即ちゲート絶縁膜の膜厚が厚い電界効果トランジスタにおいては、フィン型やＧＡＡ構造の適用が困難である。
【0006】
デジタル回路やアナログ回路などの機能が異なる回路を混載する半導体装置では、耐圧（ゲート絶縁膜の膜厚）が異なる複数種類の電界効果トランジスタが用いられている。したがって、耐圧が異なる複数種類の電界効果トランジスタを搭載する場合は、更なる高集積化を図る上で更なる工夫が必要である。
そこで、本技術者は、二次元材料層に着目し、本技術をなした。
そこで、本技術者は、二次元材料層に着目し、本技術をなした。
【0007】
本技術の目的は、高集積化を図ることが可能な技術を提供することにある。
【課題を解決するための手段】
【0008】
（１）本技術の一態様に係る半導体装置は、
三次元材料層と、
上記三次元材料層を含む第１トランジスタと、
二次元材料層と、
上記二次元材料層を含む第２トランジスタと、を備えている。
そして、上記第１トランジスタと上記第２トランジスタとが、同一の基体に設けられている。
三次元材料層と、
上記三次元材料層を含む第１トランジスタと、
二次元材料層と、
上記二次元材料層を含む第２トランジスタと、を備えている。
そして、上記第１トランジスタと上記第２トランジスタとが、同一の基体に設けられている。
【0009】
（２）本技術の他の態様に係る半導体装置は、
上記第１トランジスタが、ゲート絶縁膜を介在して上記三次元材料層と互いに隣り合って設けられたゲート電極を有する電界効果トランジスタであり、
上記第２トランジスタが、ゲート絶縁膜を介在して上記二次元材料層と互いに隣り合って設けられたゲート電極を有する電界効果トランジスタである。
そして、上記第２トランジスタの上記ゲート絶縁膜の膜厚が、上記第１トランジスタの上記ゲート絶縁膜の膜厚よりも厚い。
上記第１トランジスタが、ゲート絶縁膜を介在して上記三次元材料層と互いに隣り合って設けられたゲート電極を有する電界効果トランジスタであり、
上記第２トランジスタが、ゲート絶縁膜を介在して上記二次元材料層と互いに隣り合って設けられたゲート電極を有する電界効果トランジスタである。
そして、上記第２トランジスタの上記ゲート絶縁膜の膜厚が、上記第１トランジスタの上記ゲート絶縁膜の膜厚よりも厚い。
【図面の簡単な説明】
【0010】
【図1】本技術の第１実施形態に係る半導体装置に搭載された第１電界効果トランジスタ及び第２電界高トランジスタの平面パターンを模式的に示す平面図である。
【図5A】本技術の第１実施形態に係る半導体装置の製造方法の工程を模式的に示す縦断面図である。
【図6A】デジタル回路に用いられる薄膜型の電界効果トランジスタと、アナログ回路に用いられる厚膜型の電界効果トランジスタと、を世代の時系列でスケーリングしたときの面積比を示す図である。
【図6B】面積比率（デジタル回路に用いられる薄膜型の電界効果トランジスタ：アナログ回路に用いられる厚膜型の電界効果トランジスタ）と、ロジック比率（ロジック回路：アナログ回路）との相関図である。
【図7】本技術の第２実施形態に係る半導体装置に搭載された第１トランジスタ及び第２トランジスタの平面パターンを模式的に示す平面図である。
【図9】本技術の第３実施形態に係る半導体装置に搭載された第１トランジスタ及び第２トランジスタの平面パターンを模式的に示す平面図である。
【図12】本技術の第４実施形態に係る半導体装置に搭載された第１トランジスタ及び第２トランジスタの縦断面構造を模式的に示す縦断面図である。
【図13】本技術の第５実施形態に係る半導体装置に搭載された第１トランジスタ及び第２トランジスタの縦断面構造を模式的に示す縦断面図である。
【図14】本技術の第６実施形態に係る半導体装置に搭載された第１トランジスタ及び抵抗素子の縦断面構造を模式的に示す縦断面図である。
【図15】本技術の第７実施形態に係る半導体装置に搭載された第１トランジスタ及び容量素子の縦断面構造を模式的に示す縦断面図である。
【図16】本技術の第９実施形態に係る半導体装置の概略構成を模式的に示す要部平面図である。
【図18】本技術の第９実施形態に係るＩｏＴシステムの一構成例を示す図である。
【発明を実施するための形態】
【0011】
以下、図面を参照して本技術の実施形態を詳細に説明する。
以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
【0012】
また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0013】
また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【0014】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【0015】
また、以下の実施形態では、半導体の導電型として、第１導電型がｐ型、第２導電型がｎ型の場合を例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。
【0016】
また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する三次元材料層３の厚さ方向をＺ方向として説明する。
【0017】
〔第１実施形態〕
この第１実施形態では、ゲート絶縁膜の膜厚が異なる低耐圧の第１トランジスタ及び高耐圧の第２トランジスタを有する半導体装置に本技術を適用した一例について説明する。
この第１実施形態では、ゲート絶縁膜の膜厚が異なる低耐圧の第１トランジスタ及び高耐圧の第２トランジスタを有する半導体装置に本技術を適用した一例について説明する。
【0018】
【0019】
図１から図４に示すように、本技術の第１実施形態に係る半導体装置１Ａは、基体２を主体に構成されている。基体２は、三次元材料層３と、この三次元材料層３を含む第１トランジスタとしての第１電界効果トランジスタＱ１と、二次元材料層１４と、この二次元材料層１４を含む第２トランジスタとしての第２電界効果トランジスタＱ２と、を備えている。また、基体２は、後述する三次元材料層３のベース部５側とは反対側に設けられた絶縁層７及び多層配線層２０を更に備えている。
【0020】
基体２は、Ｘ方向及びＹ方向を含む二次元平面内において二次元状に配置された第１領域２Ａ及び第２領域２Ｂを含む。そして、基体２の第１領域２Ａには第１電界効果トランジスタＱ１が設けられ、基体２の第１領域２Ａとは異なる第２領域２Ｂには第２電界効果トランジスタＱ２が設けられている。この第１実施形態において、第１電界効果トランジスタＱ１は、例えばデジタル回路を構成する回路素子として使用され、第２電界効果トランジスタＱ２は、例えばアナログ回路を構成する回路素子として使用されている。即ち、この第１実施形態に係る半導体装置１Ａは、第１電界効果トランジスタＱ１を含むデジタル回路と、第２電界効果トランジスタＱ２を含むアナログ回路と、を備えている。
【0021】
ここで、この第１実施形態では、第１電界効果トランジスタＱ１が本技術の「第１トランジスタ」の一具体例に相当し、第２電界効果トランジスタＱ２が本技術の「第２トランジスタ」の一具体例に相当する。
【0022】
＜三次元材料層＞
図２から図４に示すように、三次元材料層３は、Ｘ方向及びＹ方向において二次元状に広がるベース部５と、このベース部５から上方（Ｚ方向）に突出する島状の素子形成部（フィン部）６と、を含む。素子形成部６は、Ｙ方向に延伸し、かつ第１電界効果トランジスタＱ１毎に設けられている。この第１実施形態では、これに限定されないが、例えば、Ｘ方向に所定の間隔を空けて並列に配置された５つの素子形成部６を一単位とする島群が第１電界効果トランジスタＱ１毎に設けられている。図１では、５つの素子形成部６を含む１つの島群に１つの第１電界効果トランジスタＱ１が設けられた一例を図示している。
図２から図４に示すように、三次元材料層３は、Ｘ方向及びＹ方向において二次元状に広がるベース部５と、このベース部５から上方（Ｚ方向）に突出する島状の素子形成部（フィン部）６と、を含む。素子形成部６は、Ｙ方向に延伸し、かつ第１電界効果トランジスタＱ１毎に設けられている。この第１実施形態では、これに限定されないが、例えば、Ｘ方向に所定の間隔を空けて並列に配置された５つの素子形成部６を一単位とする島群が第１電界効果トランジスタＱ１毎に設けられている。図１では、５つの素子形成部６を含む１つの島群に１つの第１電界効果トランジスタＱ１が設けられた一例を図示している。
【0023】
図１から図４に示すように、５つの素子形成部６の各々の素子形成部６は、例えば、上面部６ａ及び４つの側面部６ｃ１，６ｃ２，６ｃ３，６ｃ４を有し、かつ平面視での平面形状が長手方向及び短手方向を有する長方形状になっている。そして、素子形成部６は、厚さ方向がＺ方向となり、長手方向がＹ方向となり、短手方向がＸ方向となる。
【0024】
上面部６ａは、素子形成部６のベース部５側とは反対側に位置している。４つの側面部６ｃ１，６ｃ２，６ｃ３及び６ｃ４のうち、２つの側面部６ｃ１及び６ｃ２は、各々の短手方向（Ｘ方向）において互いに反対側に位置し、残りの２つの側面部６ｃ３及び６ｃ４は、各々の長手方向（Ｙ方向）において互いに反対側に位置している。素子形成部６は、上面部６ａとは反対側がベース部５と一体化されている。
【0025】
ここで、この第１実施形態では、４つの側面部６ｃ１，６ｃ２，６ｃ３，６ｃ４のうち、Ｙ方向において互いに反対側に位置する２つの側面部６ｃ３，６ｃ４を端面部６ｃ３，６ｃ４と呼ぶこともある。
また、平面視とは、三次元材料層３の厚さ方向（Ｚ方向）に沿う方向から見た場合を指す。また、断面視とは、三次元材料層３の厚さ方向（Ｚ方向）に沿う縦断面を三次元材料層３の厚さ方向（Ｚ方向）と直交する方向（Ｘ方向又はＹ方向）から見た場合を指す。
また、平面視とは、三次元材料層３の厚さ方向（Ｚ方向）に沿う方向から見た場合を指す。また、断面視とは、三次元材料層３の厚さ方向（Ｚ方向）に沿う縦断面を三次元材料層３の厚さ方向（Ｚ方向）と直交する方向（Ｘ方向又はＹ方向）から見た場合を指す。
【0026】
素子形成部６は、三次元材料層３をベース部５が残存する程度の深さまで選択的にエッチングすることによって形成することができる。即ち、ベース部５及び素子形成部６は、三次元材料層３で構成されている。
【0027】
三次元材料層３は、原子が三次元方向に連なり、結晶が三次元構造で構成されている。三次元材料層３は、これに限定されないが、半導体材料として例えばシリコン（Ｓｉ）、結晶性として例えば単結晶、導電型として例えばｉ型（真性型）で構成されている。三次元材料層３は、原子同士が三次元方向に強く結合し、キャリアは三次元のどの方向にも流れる。三次元材料層３の材料としては、Ｓｉの他に、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、インジウム燐（ＩｎＰ）などを用いることができる。
【0028】
ベース部５は、基体２の第１領域２Ａ及び第２領域２Ｂに亘って設けられている。そして、この第１実施形態では、これに限定されないが、素子形成部６が、基体２の第１領域２Ａに選択的に設けられており、第２領域２Ｂには設けられていない。
【0029】
ここで、図２を参照して説明すると、三次元材料層３は、基体２の第１領域２Ａに設けられた第１領域３Ａと、基体２の第２領域２Ｂに設けられた第２領域３Ｂと、を含む。そして、基体２の第１領域２Ａは三次元材料層３の第１領域３Ａを含み、基体２の第２領域２Ｂは三次元材料層３の第２領域３Ｂを含む。
【0030】
＜ウエル領域＞
図２から図４に示すように、三次元材料層３には、例えばｐ型の半導体領域からなるｐ型のウエル領域４ａが設けられている。ｐ型のウエル領域４ａは、これに限定されないが、三次元材料層３の第１領域３Ａに選択的に設けられ、第２領域３Ｂには設けられていない。
図２から図４に示すように、三次元材料層３には、例えばｐ型の半導体領域からなるｐ型のウエル領域４ａが設けられている。ｐ型のウエル領域４ａは、これに限定されないが、三次元材料層３の第１領域３Ａに選択的に設けられ、第２領域３Ｂには設けられていない。
【0031】
ｐ型のウエル領域４ａは、三次元材料層３の第１領域３Ａ（基体２の第１領域２Ａ）において、素子形成部６の全域に設けられていると共に、ベース部５の素子形成部６側の表層部の全域に設けられている。そして、ｐ型のウエル領域４ａは、ベース部５の素子形成部６側とは反対側の裏面から離間している。
【0032】
＜絶縁層＞
図１から図４に示すように、絶縁層７は、基体２の第１領域２Ａ及び第２領域２Ｂに亘って三次元材料層３の主面側（素子形成部６側）に設けられている。第１領域２Ａでの絶縁層７は、素子形成部６を囲むようにして三次元材料層３の主面側に設けられている。第２領域２Ｂでの絶縁層７は、ベース部５の全域を覆うようにして三次元材料層３の主面側に設けられている。
図１から図４に示すように、絶縁層７は、基体２の第１領域２Ａ及び第２領域２Ｂに亘って三次元材料層３の主面側（素子形成部６側）に設けられている。第１領域２Ａでの絶縁層７は、素子形成部６を囲むようにして三次元材料層３の主面側に設けられている。第２領域２Ｂでの絶縁層７は、ベース部５の全域を覆うようにして三次元材料層３の主面側に設けられている。
【0033】
絶縁層７は、三次元材料層３側とは反対側の表層部が基体２の第１領域２Ａ及び第２領域２Ｂに亘って平坦化されており、三次元材料層３の素子形成部６の高さ（ベース部５から突出する突出量）と同程度の膜厚で構成されている。絶縁層７は、例えば酸化シリコン（ＳｉＯ２）膜で構成されている。
【0034】
＜凹凸部＞
図１及び図２に示すように、第２領域２Ｂでの絶縁層７は、三次元材料層３のベース部５側とは反対側の表層部に一方向に交互に繰り返し設けられた凹部７ａ及び凸部７ｂを有する。凹部７ａ及び凸部７ｂは、これに限定されないが、Ｙ方向に延伸し、かつＸ方向に交互に繰り返し配置されている。凹部７ａ及び凸部７ｂは、絶縁層７の三次元材料層３(ベース部５)側とは反対側の表層部を選択的にエッチングすることによって形成することができる。
図１及び図２に示すように、第２領域２Ｂでの絶縁層７は、三次元材料層３のベース部５側とは反対側の表層部に一方向に交互に繰り返し設けられた凹部７ａ及び凸部７ｂを有する。凹部７ａ及び凸部７ｂは、これに限定されないが、Ｙ方向に延伸し、かつＸ方向に交互に繰り返し配置されている。凹部７ａ及び凸部７ｂは、絶縁層７の三次元材料層３(ベース部５)側とは反対側の表層部を選択的にエッチングすることによって形成することができる。
【0035】
凹部７ａ及び凸部７ｂは、第２電界効果トランジスタＱ２毎に設けられている。この第１実施形態では、これに限定されないが、３つの凹部７ａ及び２つの凸部７ｂを一単位とする凹凸群が第２電界効果トランジスタＱ２毎に設けられている。図１では、３つの凹部７ａ及び２つの凸部７ｂを含む１つの凹凸群に１つの第２電界効果トランジスタＱ２が設けられた一例を図示している。
【0036】
＜二次元材料層＞
図１及び図２に示すように、二次元材料層１４は、基体２の第２領域２Ｂにおいて、絶縁層７の三次元材料層３側とは反対側に設けられている。即ち、二次元材料層１４は、絶縁層７を介在して三次元材料層３よりも上層に設けられている。
図１及び図２に示すように、二次元材料層１４は、基体２の第２領域２Ｂにおいて、絶縁層７の三次元材料層３側とは反対側に設けられている。即ち、二次元材料層１４は、絶縁層７を介在して三次元材料層３よりも上層に設けられている。
【0037】
二次元材料層１４は、これに限定されないが、例えば、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する。具体的には、二次元材料層１４は、絶縁層７のベース部５側とは反対側の上面部、凹部７ａの底面部を含む内壁面部、及び凸部７ｂの上面部に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する。
そして、この第１実施形態では、３つの凹部７ａと２つの凸部７ｂとを含む１つの凹凸群に二次元材料層１４が設けられているので、二次元材料層１４は、３つの凹部７ａ及び２つの凸部７ｂに亘って連続的に設けられている。
そして、この第１実施形態では、３つの凹部７ａと２つの凸部７ｂとを含む１つの凹凸群に二次元材料層１４が設けられているので、二次元材料層１４は、３つの凹部７ａ及び２つの凸部７ｂに亘って連続的に設けられている。
【0038】
ここで、凸部７ｂは、上面部及び側面部を有するが、凸部７ｂの側面部は、凹部７ａの内壁面部に含まれる。換言すれば、凸部７ｂの側面部は、凹部７ａの内壁面部に含まれる側壁面部と共有されている。
【0039】
二次元材料層１４は、二次元構造の単位層が積層された層状構造を有する二次元材料で形成されている。二次元材料は、二次元構造に起因して高いキャリア移動度を有する。
二次元材料としては、例えば、単原子層状物質若しくは該単原子層状物質に類似する化合物、又は遷移金属ダイカルコゲナイドなどを例示することができる。
二次元材料としては、例えば、単原子層状物質若しくは該単原子層状物質に類似する化合物、又は遷移金属ダイカルコゲナイドなどを例示することができる。
【0040】
単原子層状物質、若しくは該単原子層状物質に類似する化合物は、共有結合からなる二次元結晶構造の単位層が互いにファンデルワールス力にて積層結合した構造を有する化合物である。このような化合物としては、グラフェン、黒リン（Ｂｌａｃｋ Ｐｈｏｓｐｈｏｒｕｓ）、シリセン（Ｓｉｌｉｃｅｎｅ）又は六方晶窒化ホウ素（ｈＢＮ）などを例示することができる。二次元材料層１４は、これらの化合物のうちの１つの単層膜として形成されてもよく、これらの化合物のうちの複数による積層膜として形成されてもよい。
また、単原子層状物質として、例えばＧｒａｐｈｅｎｅ（グラフェン）、又はＰｈｏｓｐｈｅｒｅｎｅ（フォスフォレン）などを例示することができる。
また、単原子層状物質として、例えばＧｒａｐｈｅｎｅ（グラフェン）、又はＰｈｏｓｐｈｅｒｅｎｅ（フォスフォレン）などを例示することができる。
【0041】
遷移金属ダイカルコゲナイドは、化学式ＭＸ２で表される化合物である。化学式ＭＸ２において、Ｍは、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ又はＰｂなどの遷移金属元素であり、Ｘは、Ｓ、Ｓｅ又はＴｅなどのカルコゲナイド元素である。より具体的には、遷移金属ダイカルコゲナイドとしては、ＣｒＳ２、ＣｒＳｅ２、ＣｒＴｅ２、ＨｆＳ２、ＨｆＳｅ２、ＨｆＴｅ２、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＮｉＳ２、ＮｉＳｅ２、ＳｎＳ２、ＳｎＳｅ２、ＴｉＳ２、ＴｉＳｅ２、ＴｉＴｅ２、ＷＳ２、ＷＳｅ２、ＷＴｅ２、ＺｅＴｅ２、ＺｒＳ２、ＺｒＳｅ２、又はＺｒＴｅ２などを例示することができる。二次元材料層１４は、これらの化合物のうちの１つの単層膜で形成されてもよく、これらの化合物のうちの複数による積層膜で形成されてもよい。
特に、二次元材料層１４としては、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＷＳ２、ＷＳｅ２、ＷＴｅ２、ＺｒＳ２、ＺｒＳｅ２、ＺｅＴｅ２、ＨｆＳｅ２、ＨｆＴｅ２、Ｇｒａｐｈｅｎｅ又はＰｈｏｓｐｈｅｒｅｎｅの何れかの二次元材料を含むことが好ましい。
特に、二次元材料層１４としては、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＷＳ２、ＷＳｅ２、ＷＴｅ２、ＺｒＳ２、ＺｒＳｅ２、ＺｅＴｅ２、ＨｆＳｅ２、ＨｆＴｅ２、Ｇｒａｐｈｅｎｅ又はＰｈｏｓｐｈｅｒｅｎｅの何れかの二次元材料を含むことが好ましい。
【0042】
二次元材料層１４としては、三次元材料層３よりもバンドギャップが大きい二次元材料で構成することが好ましい。この第１実施形態では、三次元材料層３がＳｉで構成されており、Ｓｉのバンドギャップは、１．１２ｅＶである。したがって、三次元材料層３がＳｉの場合は、バンドギャップがＳｉのバンドギャップよりも大きい二次元材料からなる二次元材料層１４を用いることが好ましい。この第１実施形態では、二次元材料層１４の二次元材料として、例えばバンドギャップが３．０ｅＶの二次元材料を用いている。
【0043】
二次元材料層１４は、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映される膜厚で容易に形成することができる。この第１実施形態では、これに限定されないが、二次元材料層１４は、例えば０．３ｎｍ～７ｎｍ程度の膜厚で形成されている。
【0044】
＜第１電界効果トランジスタ＞
図１に示す第１電界効果トランジスタＱ１は、これに限定されないが、例えばｎチャネル導電型で構成されている。そして、第１電界効果トランジスタＱ１は、酸化シリコン（ＳｉＯ２）膜をゲート絶縁膜とするＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect transistor）で構成されている。第１電界効果トランジスタＱ１としては、ｐチャネル導電型でも構わない。また、窒化シリコン膜、或いは窒化シリコン（Ｓｉ３Ｎ４）膜及び酸化シリコン膜などの積層膜（複合膜）をゲート絶縁膜とするＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）でも構わない。
図１に示す第１電界効果トランジスタＱ１は、これに限定されないが、例えばｎチャネル導電型で構成されている。そして、第１電界効果トランジスタＱ１は、酸化シリコン（ＳｉＯ２）膜をゲート絶縁膜とするＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect transistor）で構成されている。第１電界効果トランジスタＱ１としては、ｐチャネル導電型でも構わない。また、窒化シリコン膜、或いは窒化シリコン（Ｓｉ３Ｎ４）膜及び酸化シリコン膜などの積層膜（複合膜）をゲート絶縁膜とするＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）でも構わない。
【0045】
【0046】
第１電界効果トランジスタＱ１は、素子形成部６に設けられたチャネル形成部１３と、素子形成部６の短手方向（Ｘ方向）において、ゲート絶縁膜１０を介在して素子形成部６と互いに隣り合って（互いに向かい合って）設けられたゲート電極１１とを備えている。この第１実施形態において、ゲート電極１１は、これに限定されないが、１つの島群に含まれる５つの素子形成部６の各々に亘って設けられている。即ち、第１電界効果トランジスタＱ１は、チャネル形成部１３として用いる三次元材料層３を含む。
【0047】
また、第１電界効果トランジスタＱ１は、ゲート電極１１のゲート長方向（Ｙ方向）の両側の素子形成部６に互いに離間して設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域１２ａ及び１２ｂを更に備えている。
【0048】
ここで、説明の便宜上、一対の主電極領域１２ａ及び１２ｂのうち、一方の主電極領域１２ａをソース領域と呼び、他方の主電極領域１２ｂをドレイン領域１２ｂと呼ぶこともある。
また、図３を参照して説明すれば、一対の主電極領域１２ａと１２ｂとの間の距離がチャネル形成部１３のチャネル長（Ｌ）（≒ゲート電極１１のゲート長（Ｌｇ））であり、このチャネル長の方向をチャネル長方向（ゲート長方向）と呼ぶ。そして、チャネル形成部１３のチャネル幅（Ｗ）（ゲート幅（Ｗｇ））の方向をチャネル幅方向（ゲート幅方向）と呼ぶ。そして、この第１実施形態では、一例として、一対の主電極領域１２ａと１２ｂとがチャネル形成部１３を挟んでＹ方向に離間しているので、チャネル長方向はＹ方向となる。
また、図３を参照して説明すれば、一対の主電極領域１２ａと１２ｂとの間の距離がチャネル形成部１３のチャネル長（Ｌ）（≒ゲート電極１１のゲート長（Ｌｇ））であり、このチャネル長の方向をチャネル長方向（ゲート長方向）と呼ぶ。そして、チャネル形成部１３のチャネル幅（Ｗ）（ゲート幅（Ｗｇ））の方向をチャネル幅方向（ゲート幅方向）と呼ぶ。そして、この第１実施形態では、一例として、一対の主電極領域１２ａと１２ｂとがチャネル形成部１３を挟んでＹ方向に離間しているので、チャネル長方向はＹ方向となる。
【0049】
＜主電極領域＞
図３に示す一対の主電極領域１２ａ及び１２ｂの各々は、これに限定されないが、例えばゲート電極１１に整合して素子形成部６に形成されたｎ型の半導体領域で構成されている。この第１実施形態では、一例として、一対の主電極領域１２ａ及び１２ｂの各々を１つのｎ型の半導体領域で構成しているが、一対の主電極領域１２ａ及び１２ｂの各々はエクステンション領域を含む複数のｎ型の半導体領域で構成してもよい。
図３に示す一対の主電極領域１２ａ及び１２ｂの各々は、これに限定されないが、例えばゲート電極１１に整合して素子形成部６に形成されたｎ型の半導体領域で構成されている。この第１実施形態では、一例として、一対の主電極領域１２ａ及び１２ｂの各々を１つのｎ型の半導体領域で構成しているが、一対の主電極領域１２ａ及び１２ｂの各々はエクステンション領域を含む複数のｎ型の半導体領域で構成してもよい。
【0050】
一対の主電極領域１２ａ及び１２ｂの各々は、詳細に図示していないが、５つの素子形成部６の各々に個別に設けられている。また、チャネル形成部１３も、５つの素子形成部６の各々に個別に設けられている。
【0051】
なお、この第１実施形態では、一対の主電極領域１２ａ及び１２ｂの各々が素子形成部６の高さより浅く形成された場合を一例として例示しているが、一対の主電極領域１２ａ及び１２ｂの各々は、素子形成部６の高さと同程度の深さで形成してもよい。
【0052】
＜ゲート電極＞
図２及び図３に示すように、ゲート電極１１は、素子形成部６の上面部６ａ側にゲート絶縁膜１０を介在して設けられた頭部１１ａと、この頭部１１ａと一体化され、かつ素子形成部６の互いに反対側に位置する２つの側面部６ｃ１及び６ｃ２の各々の外側にゲート絶縁膜１０を介在して設けられた脚部１１ｂと、を有する。
図２及び図３に示すように、ゲート電極１１は、素子形成部６の上面部６ａ側にゲート絶縁膜１０を介在して設けられた頭部１１ａと、この頭部１１ａと一体化され、かつ素子形成部６の互いに反対側に位置する２つの側面部６ｃ１及び６ｃ２の各々の外側にゲート絶縁膜１０を介在して設けられた脚部１１ｂと、を有する。
【0053】
ここで、ゲート電極１１は、素子形成部６の短手方向（Ｘ方向）の両側を脚部１１ｂで挟む構成とすることが好ましい。この場合、ゲート電極１１の脚部１１ｂの個数は、素子形成部６の個数を「ｎ」としたとき、「ｎ＋１」となる。この第１実施形態では素子形成部６が５つ設けられているので、ゲート電極１１は６つの脚部１１ｂを有する。
【0054】
図２に示すように、ゲート電極１１の頭部１１ａは、素子形成部６の上面部６ａよりも上方に位置し、５つの素子形成部６に亘って延伸している。そして、ゲート電極１１の頭部１１ａは、多層配線層２０に含まれる絶縁層２１で覆われている。
【0055】
図２に示すように、ゲート電極１１の６つの脚部１１ｂの各々は、素子形成部６の上面部６ａよりも下方に位置し、素子形成部６と共に絶縁層７で囲まれている。頭部１１ａ及び脚部１１ｂを含むゲート電極１１は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン（ドープドポリシリコン）膜で構成されている。
なお、ゲート電極１１の材料としては、例えばＴｉＡｌ、ＴａＮ、ＴｉＮ、ｈｉｇｈ－ｋ、又はInterfacial layer Oxide（界面層酸化物）などを用いることもできる。
なお、ゲート電極１１の材料としては、例えばＴｉＡｌ、ＴａＮ、ＴｉＮ、ｈｉｇｈ－ｋ、又はInterfacial layer Oxide（界面層酸化物）などを用いることもできる。
【0056】
＜ゲート絶縁膜＞
図２に示すように、ゲート絶縁膜１０は、素子形成部６の上面部６ａ及び２つの側面部６ｃ１及び６ｃ２に亘って設けられている。この第１実施形態では、１つの第１電界効果トランジスタＱ１に対して５つの素子形成部６が設けられているので、５つの素子形成部６の各々において、上面部５ａ、２つの側面部６ｃ１及び６ｃｂ２の各々に亘って設けられている。ゲート絶縁膜１０は、例えば酸化シリコン膜で構成されている。
図２に示すように、ゲート絶縁膜１０は、素子形成部６の上面部６ａ及び２つの側面部６ｃ１及び６ｃ２に亘って設けられている。この第１実施形態では、１つの第１電界効果トランジスタＱ１に対して５つの素子形成部６が設けられているので、５つの素子形成部６の各々において、上面部５ａ、２つの側面部６ｃ１及び６ｃｂ２の各々に亘って設けられている。ゲート絶縁膜１０は、例えば酸化シリコン膜で構成されている。
【0057】
＜三次元構造＞
図２及び図３に示すように、この第１実施形態の第１電界効果トランジスタＱ１は、フィン部としての島状の素子形成部６にゲート絶縁膜１０を介在してゲート電極１１が設けられている。即ち、第１電界効果トランジスタＱ１は、所謂フィン型の三次元構造になっている。
このフィン型の第１電界効果トランジスタＱ１では、一対の主電極領域１２ａと１２ｂとの間の長さがチャネル長Ｌ（≒ゲート長Ｌｇ）となる。そして、素子形成部６の短手方向（Ｘ方向）に沿う縦断面において、ゲート電極１１がゲート絶縁膜１０を介在して素子形成部６と向かい合う長さに、素子形成部６の個数を乗算した値がチャネル幅Ｗ（≒ゲート幅）となる。
図２及び図３に示すように、この第１実施形態の第１電界効果トランジスタＱ１は、フィン部としての島状の素子形成部６にゲート絶縁膜１０を介在してゲート電極１１が設けられている。即ち、第１電界効果トランジスタＱ１は、所謂フィン型の三次元構造になっている。
このフィン型の第１電界効果トランジスタＱ１では、一対の主電極領域１２ａと１２ｂとの間の長さがチャネル長Ｌ（≒ゲート長Ｌｇ）となる。そして、素子形成部６の短手方向（Ｘ方向）に沿う縦断面において、ゲート電極１１がゲート絶縁膜１０を介在して素子形成部６と向かい合う長さに、素子形成部６の個数を乗算した値がチャネル幅Ｗ（≒ゲート幅）となる。
【0058】
したがって、フィン型の第１電界効果トランジスタＱ１は、素子形成部６の短手方向（Ｘ方向）の幅を広くし、素子形成部６のＺ方向の高さを高くすることにより、チャネル幅Ｗが広くなるので、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくことができる。そして、フィン型の第１電界効果トランジスタＱ１は、素子形成部６の個数を増やすことによって、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくすることができる。
【0059】
この第１実施形態では、５つの素子形成部６を一単位とする１つの島群に、１つの第１電界効果トランジスタＱ１を設けた場合について説明しているが、素子形成部６の個数は１つでもよく、また、２つ以上でもよい。
【0060】
第１電界効果トランジスタＱ１は、例えば、ゲート電極１１に閾値電圧以上のゲート電圧を印加することにより、ドレイン電流が流れるエンハンスメント型（ノーマリオフ型）で構成することができる。また、第１電界効果トランジスタＱ１は、例えば、ゲート電極１１に電圧を印加しなくてもドレイン電流が流れるディプレッション型（ノーマリオフ型）で構成することができる。この第１実施形態では、これに限定されないが、例えばエンハンスメント型で構成されている。エンハンスメント型の場合、第１電界効果トランジスタＱ１は、ゲート電極１１に印加される電圧により、一対の主電極領域１２ａと１２ｂとを電気的に繋ぐチャネル（反転層）がチャネル形成部１３（素子形成部６）に形成（誘起）され、電流（ドレイン電流）がドレイン領域側（例えば主電極領域１２ｂ側）からチャネル形成部１３のチャネルを通ってソース領域側（例えば主電極領域１２ａ側）に流れる。
【0061】
フィン型の場合、素子形成部６の上面部６ａ側及び２つの側面部６ｃ１，６ｃ２側にチャネルが形成される。したがって、フィン型の第１電界効果トランジスタＱ１は、占有面積（フットプリント）が同一のとき、プレーナ型の電界効果トランジスタと比較して、より多くのドレイン電流が流れ、相互コンダクタンスｇｍが高くなる。これにより、フィン型の第１電界効果トランジスタＱ１は、プレーナ型の電界効果トランジスタと比較して動作速度の向上を図ることができる。
【0062】
＜第２電界効果トランジスタ＞
図１に示す第２電界効果トランジスタＱ２は、これに限定されないが、例えばｎチャネル導電型で構成されている。そして、第２電界効果トランジスタＱ２は、酸化シリコン（ＳｉＯ２）膜をゲート絶縁膜とするＭＯＳＦＥＴで構成されている。第２電界効果トランジスタＱ２としては、ｐチャネル導電型でも構わない。また、窒化シリコン膜、或いは窒化シリコン（Ｓｉ３Ｎ４）膜及び酸化シリコン膜などの積層膜（複合膜）をゲート絶縁膜とするＭＩＳＦＥＴでも構わない。
図１に示す第２電界効果トランジスタＱ２は、これに限定されないが、例えばｎチャネル導電型で構成されている。そして、第２電界効果トランジスタＱ２は、酸化シリコン（ＳｉＯ２）膜をゲート絶縁膜とするＭＯＳＦＥＴで構成されている。第２電界効果トランジスタＱ２としては、ｐチャネル導電型でも構わない。また、窒化シリコン膜、或いは窒化シリコン（Ｓｉ３Ｎ４）膜及び酸化シリコン膜などの積層膜（複合膜）をゲート絶縁膜とするＭＩＳＦＥＴでも構わない。
【0063】
【0064】
第２電界効果トランジスタＱ２は、二次元材料層１４に設けられたチャネル形成部１８と、二次元材料層１４の絶縁層７側とは反対側にチャネル形成部１８と向かい合って設けられたゲート絶縁膜１５と、ゲート絶縁膜１５を介在してチャネル形成部１８と向かい合って設けられたゲート電極１６と、を備えている。即ち、第２電界効果トランジスタＱ２は、チャネル形成部１８として用いる二次元材料層１４を含む。この第１実施形態において、ゲート電極１６は、これに限定されないが、１つの凹凸群に含まれる３つの凹部７ａ及び２つの凸部７ｂに亘って設けられている。
【0065】
また、第２電界効果トランジスタＱ２は、ゲート電極１６のゲート長方向（Ｙ方向）の両側の二次元材料層１４に互いに離間して設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域１７ａ及び１７ｂを更に備えている。ソース領域及びドレイン領域は、二次元材料層１４の上、若しくは下に不純物を吸着させるケミカルドーピングなどの手法によりゲート電極１６までの抵抗を下げることも可能である。
【0066】
ここで、説明の便宜上、一対の主電極領域１７ａ及び１７ｂのうち、一方の主電極領域１７ａをソース領域と呼び、他方の主電極領域１７ｂをドレイン領域１２ｂと呼ぶこともある。
また、図４を参照して説明すれば、一対の主電極領域１７ａと１７ｂとの間の距離がチャネル形成部１８のチャネル長（Ｌ）（≒ゲート電極１６のゲート長（Ｌｇ））であり、このチャネル長の方向をチャネル長方向（ゲート長方向）と呼ぶ。そして、チャネル形成部１８のチャネル幅（Ｗ）（ゲート幅（Ｗｇ））の方向をチャネル幅方向（ゲート幅方向）と呼ぶ。そして、この第１実施形態では、一例として、一対の主電極領域１７ａと１７ｂとがチャネル形成部１８を挟んでＹ方向に離間しているので、チャネル長方向はＹ方向となる。
また、図４を参照して説明すれば、一対の主電極領域１７ａと１７ｂとの間の距離がチャネル形成部１８のチャネル長（Ｌ）（≒ゲート電極１６のゲート長（Ｌｇ））であり、このチャネル長の方向をチャネル長方向（ゲート長方向）と呼ぶ。そして、チャネル形成部１８のチャネル幅（Ｗ）（ゲート幅（Ｗｇ））の方向をチャネル幅方向（ゲート幅方向）と呼ぶ。そして、この第１実施形態では、一例として、一対の主電極領域１７ａと１７ｂとがチャネル形成部１８を挟んでＹ方向に離間しているので、チャネル長方向はＹ方向となる。
【0067】
＜主電極領域＞
図４に示す一対の主電極領域１７ａ及び１７ｂの各々は、これに限定されないが、例えばゲート電極１６に整合して二次元材料層１４に形成されたｎ型の半導体領域で構成されている。この第１実施形態では、一例として、一対の主電極領域１７ａ及び１７ｂの各々を１つのｎ型の半導体領域で構成しているが、一対の主電極領域１７ａ及び１７ｂの各々は複数のｎ型の半導体領域で構成してもよい。
図４に示す一対の主電極領域１７ａ及び１７ｂの各々は、これに限定されないが、例えばゲート電極１６に整合して二次元材料層１４に形成されたｎ型の半導体領域で構成されている。この第１実施形態では、一例として、一対の主電極領域１７ａ及び１７ｂの各々を１つのｎ型の半導体領域で構成しているが、一対の主電極領域１７ａ及び１７ｂの各々は複数のｎ型の半導体領域で構成してもよい。
【0068】
一対の主電極領域１７ａ及び１７ｂの各々は、詳細に図示していないが、３つの凹部７ａに亘って二次元材料層１４に連続して設けられている。また、チャネル形成部１８も、３つの凹部７ａに亘って二次元材料層１４に連続して設けられている。
【0069】
＜ゲート電極＞
図２に示すように、二次元材料層１４及びゲート絶縁膜１０の各々は、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って設けられている。ゲート電極１６は、絶縁層７の三次元材料層３側（ベース部５側）とは反対側の上面部側に、二次元材料層１４及びゲート絶縁膜１５を介在して設けられた頭部１６ａと、この頭部１６ａと一体化され、かつ絶縁層７の凹部７ａに二次元材料層１４及びゲート絶縁膜１５を介在して設けられた脚部１６ｂと、を有する。
図２に示すように、二次元材料層１４及びゲート絶縁膜１０の各々は、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って設けられている。ゲート電極１６は、絶縁層７の三次元材料層３側（ベース部５側）とは反対側の上面部側に、二次元材料層１４及びゲート絶縁膜１５を介在して設けられた頭部１６ａと、この頭部１６ａと一体化され、かつ絶縁層７の凹部７ａに二次元材料層１４及びゲート絶縁膜１５を介在して設けられた脚部１６ｂと、を有する。
【0070】
ここで、ゲート電極１６は、凸部７ｂの短手方向（Ｘ方向）の両側を脚部１６ｂで挟む構成とすることが好ましい。この場合、ゲート電極１６の脚部１６ｂの個数は、絶縁層７の凸部７ｂの個数を「ｍ」としたとき、「ｍ＋１」となる。この第１実施形態では凸部７ｂが２つ設けられているので、ゲート電極１６は３つの脚部１１ｂを有する。
なお、凹部７ａが１つで凸部７ｂが無い場合、ゲート電極１６の脚部１６ｂは１つとなる。
なお、凹部７ａが１つで凸部７ｂが無い場合、ゲート電極１６の脚部１６ｂは１つとなる。
【0071】
図２に示すように、ゲート電極１６の頭部１６ａは、絶縁層７の凸部７ｂの上面部よりも上方に位置し、凹部７ａ及び凸部７ｂの短手方向（Ｘ方向）において、３つの凹部７ａ及び２つの凸部７ｂに亘って延伸している。そして、ゲート電極１６の頭部１６ａは、多層配線層２０に含まれる絶縁層２１で覆われている。
【0072】
図２に示すように、ゲート電極１６の３つの脚部１６ｂの各々は、絶縁層７の凹部７ａに、二次元材料層１４及びゲート絶縁膜１５を介在して設けられており、絶縁層７で囲まれている。頭部１６ａ及び脚部１６ｂを含むゲート電極１６は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン（ドープドポリシリコン）膜で構成されている。
【0073】
＜ゲート絶縁膜＞
図２に示すように、ゲート絶縁膜１５は、二次元材料層１４の絶縁層７側とは反対側に設けられている。そして、ゲート絶縁膜１５は、二次元材料層１４を介在して、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って連続的に蛇行し、二次元材料層１４と共に、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する。具体的には、ゲート絶縁膜１５は、二次元材料層１４と同様に、絶縁層７のベース部５側とは反対側の上面部、凹部７ａの底面部を含む内壁面部、及び凸部７ｂの上面部に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する。
そして、この第１実施形態では、３つの凹部７ａと２つの凸部７ｂとを含む１つの凹凸群に、二次元材料層１４を介在してゲート絶縁膜１５が設けられているので、ゲート絶縁膜１５は、二次元材料層１４と共に、３つの凹部７ａ及び２つの凸部７ｂに亘って連続的に設けられている。ゲート絶縁膜１５は、例えば酸化シリコン膜で構成されている。
図２に示すように、ゲート絶縁膜１５は、二次元材料層１４の絶縁層７側とは反対側に設けられている。そして、ゲート絶縁膜１５は、二次元材料層１４を介在して、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って連続的に蛇行し、二次元材料層１４と共に、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する。具体的には、ゲート絶縁膜１５は、二次元材料層１４と同様に、絶縁層７のベース部５側とは反対側の上面部、凹部７ａの底面部を含む内壁面部、及び凸部７ｂの上面部に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する。
そして、この第１実施形態では、３つの凹部７ａと２つの凸部７ｂとを含む１つの凹凸群に、二次元材料層１４を介在してゲート絶縁膜１５が設けられているので、ゲート絶縁膜１５は、二次元材料層１４と共に、３つの凹部７ａ及び２つの凸部７ｂに亘って連続的に設けられている。ゲート絶縁膜１５は、例えば酸化シリコン膜で構成されている。
【0074】
＜三次元構造＞
図２及び図４に示すように、この第１実施形態の第２電界効果トランジスタＱ２は、二次元材料層１４、ゲート絶縁膜１５及びゲート電極１６の各々が、絶縁層７の凹部７ａ及び凸部７ｂに亘って設けられている。即ち、第２電界効果トランジスタＱ２は、二次元材料層１４及びゲート絶縁膜１５がＺ方向に蛇行する三次元構造になっている。
図２及び図４に示すように、この第１実施形態の第２電界効果トランジスタＱ２は、二次元材料層１４、ゲート絶縁膜１５及びゲート電極１６の各々が、絶縁層７の凹部７ａ及び凸部７ｂに亘って設けられている。即ち、第２電界効果トランジスタＱ２は、二次元材料層１４及びゲート絶縁膜１５がＺ方向に蛇行する三次元構造になっている。
【0075】
この第２電界効果トランジスタＱ２では、一対の主電極領域１７ａと１７ｂとの間の長さがチャネル長Ｌ（≒ゲート長Ｌｇ）となる。そして、絶縁層７の凹部７ａ及び凸部７ｂの短手方向（Ｘ方向）に沿う縦断面において、ゲート電極１６がゲート絶縁膜１５を介在して二次元材料層１４と向かい合う長さに、凹部７ａの個数を乗算した値がチャネル幅Ｗ（≒ゲート幅）となる。
したがって、第２電界効果トランジスタＱ２は、絶縁層７の凹部７ａ及び凸部７ｂの短手方向（Ｘ方向）の幅を広くし、凹部７ａの深さ及び凸部の高さを大きくすることにより、チャネル幅Ｗが広くなるので、第１電界効果トランジスタＱ１と同様に、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくことができる。そして、第２電界効果トランジスタＱ２は、凹部７ａ及び凸部７ｂの個数を増やすことによって、第１電界効果トランジスタＱ１と同様に、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくすることができる。
したがって、第２電界効果トランジスタＱ２は、絶縁層７の凹部７ａ及び凸部７ｂの短手方向（Ｘ方向）の幅を広くし、凹部７ａの深さ及び凸部の高さを大きくすることにより、チャネル幅Ｗが広くなるので、第１電界効果トランジスタＱ１と同様に、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくことができる。そして、第２電界効果トランジスタＱ２は、凹部７ａ及び凸部７ｂの個数を増やすことによって、第１電界効果トランジスタＱ１と同様に、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくすることができる。
【0076】
この第１実施形態では、３つの凹部７ａ及び２つの凸部７ｂを一単位とする１つの凹凸群に、１つの第２電界効果トランジスタＱ２を設けた場合について説明しているが、凹部７ａの数は１つでもよく、また、２つ以上でもよい。凸部７ｂの数は、凹部７ａの数を「ｍ」としたとき、「ｍ－１」となる。
【0077】
第２電界効果トランジスタＱ２は、例えば、ゲート電極１６に閾値電圧以上のゲート電圧を印加することにより、ドレイン電流が流れるエンハンスメント型（ノーマリオフ型）で構成することができる。また、第２電界効果トランジスタＱ２は、ゲート電極１６に電圧を印加しなくてもドレイン電流が流れるディプレッション型（ノーマリオフ型）で構成することができる。この第１実施形態では、これに限定されないが、例えばエンハンスメント型で構成されている。エンハンスメント型の場合、第２電界効果トランジスタＱ２は、ゲート電極１６に印加される電圧により、一対の主電極領域１７ａと１７ｂとを電気的に繋ぐチャネル（反転層）がチャネル形成部１８に形成（誘起）され、電流（ドレイン電流）がドレイン領域側（例えば主電極領域１７ｂ側）からチャネル形成部１８のチャネルを通ってソース領域側（例えば主電極領域１７ａ側）に流れる。
【0078】
この第２電界効果トランジスタＱ２は、二次元材料層１４及びゲート絶縁膜１５が絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する三次元構造になっている。このため、第２電界効果トランジスタＱ２は、占有面積（フットプリント）が同一のとき、プレーナ型の電界効果トランジスタと比較して、より多くのドレイン電流が流れ、相互コンダクタンスｇｍが高くなる。したがって、三次元構造の電界効果トランジスタＱ２も、プレーナ型の電界効果トランジスタと比較して動作速度の向上を図ることができる。
【0079】
＜第１電界効果トランジスタと第２電界効果トランジスタとの比較＞
図１、図２及び図４に示す第２電界効果トランジスタＱ２は、主にアナログ回路を構成する回路素子として使用され、図１から図３に示す第１電界効果トランジスタＱ１は、主にデジタル回路を構成する回路素子として使用されている。
図１、図２及び図４に示す第２電界効果トランジスタＱ２は、主にアナログ回路を構成する回路素子として使用され、図１から図３に示す第１電界効果トランジスタＱ１は、主にデジタル回路を構成する回路素子として使用されている。
【0080】
そして、第２電界効果トランジスタＱ２は、駆動電圧（電源電圧（Ｖｄｄ）)が第１電界効果トランジスタＱ１の駆動電圧（電源電圧（Ｖｄｄ））よりも高く、耐圧も高い。即ち、第２電界効果トランジスタＱ２のゲート絶縁膜１５の膜厚は、第１電界効果トランジスタＱ１のゲート絶縁膜１０の膜厚よりも厚くなっている。
【0081】
この第１実施形態において、これに限定されないが、第２電界効果トランジスタＱ２のゲート絶縁膜１５は、例えば３ｎｍ～８ｎｍ程度の膜厚で形成されている。一方、第１電界効果トランジスタＱ１のゲート絶縁膜１０は、例えば１ｎｍ～２ｎｍ程度の膜厚で形成されている。そして、第２電界効果トランジスタＱ２の駆動電圧（電源電圧（Ｖｄｄ）)は、例えば１．５Ｖ～３Ｖ程度であり、第１電界トランジスタＱ１の駆動電圧（電源電圧（Ｖｄｄ）)は、例えば０．５Ｖ～１Ｖ程度である。
【0082】
ここで、第２電界効果トランジスタＱ２と第１電界効果トランジスタＱ１との相対比較として、第２電界効果トランジスタＱ２の方を高耐圧型、ＨＶ（High Voltage）型、又はコア型と呼び、第１電界効果トランジスタＱ１の方を低耐圧型、ＬＶ（Low Voltage）型、又はＩＯ型と呼ぶこともある。
また、第２電界効果トランジスタＱ２の方を薄膜型、第１電界効果トランジスタＱ１の方向を厚膜型と、呼ぶこともある。
また、第２電界効果トランジスタＱ２の方を薄膜型、第１電界効果トランジスタＱ１の方向を厚膜型と、呼ぶこともある。
【0083】
＜多層配線層＞
図２から図４に示すように、多層配線層２０は、絶縁層７の三次元材料層３側とは反対側、換言すれば三次元材料層３の素子形成部６側に設けられている。多層配線層２０は、詳細に図示していないが、絶縁層と配線層とを交互に複数段積み重ねた積層構造になっている。図２から図４では、多層配線層２０に含まれる絶縁層として、三次元材料層３側から数えて最下段の絶縁層２１を図示している。絶縁層２１は、三次元材料層３の第１領域３Ａ及び第２領域３Ｂ（基体２の第１領域２Ａ及び第２領域２Ｂ）に亘って設けられている。絶縁層２１は、三次元材料層３の第１領域３Ａにおいて、素子形成部６に設けられた第１電界効果トランジスタＱ１を覆い、かつ三次元材料層３の第２領域３Ｂにおいて、二次元材料層１４に設けられた第２電界効果トランジスタＱ２を覆っている。
図２から図４に示すように、多層配線層２０は、絶縁層７の三次元材料層３側とは反対側、換言すれば三次元材料層３の素子形成部６側に設けられている。多層配線層２０は、詳細に図示していないが、絶縁層と配線層とを交互に複数段積み重ねた積層構造になっている。図２から図４では、多層配線層２０に含まれる絶縁層として、三次元材料層３側から数えて最下段の絶縁層２１を図示している。絶縁層２１は、三次元材料層３の第１領域３Ａ及び第２領域３Ｂ（基体２の第１領域２Ａ及び第２領域２Ｂ）に亘って設けられている。絶縁層２１は、三次元材料層３の第１領域３Ａにおいて、素子形成部６に設けられた第１電界効果トランジスタＱ１を覆い、かつ三次元材料層３の第２領域３Ｂにおいて、二次元材料層１４に設けられた第２電界効果トランジスタＱ２を覆っている。
【0084】
多層配線層２０に含まれる絶縁層の材料としては、例えば、酸化シリコン（ＳｉＯ２）を用いることができる。また、多層配線層２０に含まれる配線層の材料としては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属材料、又はＡｌ、Ｃｕを主体とする合金材料などを用いることができる。
【0085】
また、図２から図４に示すように、多層配線層２０は、絶縁層２１に設けられたコンタクト電極２２ａ、２２ｂ、２２ｃ、２３ａ、２３ｂ及び２３ｃを含む。これらのコンタクト電極２２ａ、２２ｂ、２２ｃ、２３ａ、２３ｂ及び２３ｃの材料としては、例えばチタン（Ｔｉ）、タングステン（Ｗ）などの高融点金属を用いることができる。
【0086】
＜コンタクト電極＞
図２及び図３に示すように、コンタクト電極２２ｃの一端側は、第１電界効果トランジスタＱ１のゲート電極１１と電気的に接続されている。そして、コンタクト電極２２ｃの他端側は、詳細に図示していないが、多層配線層２０の配線層に形成された配線と電気的に接続されている。
図２及び図３に示すように、コンタクト電極２２ｃの一端側は、第１電界効果トランジスタＱ１のゲート電極１１と電気的に接続されている。そして、コンタクト電極２２ｃの他端側は、詳細に図示していないが、多層配線層２０の配線層に形成された配線と電気的に接続されている。
【0087】
図３に示すように、コンタクト電極２２ａの一端側は、第１電界効果トランジスタＱ１の一方の主電極領域１２ａと電気的に接続されている。そして、コンタクト電極２２ａの他端側は、詳細に図示していないが、多層配線層２０の配線層に形成された配線と電気的に接続されている。
【0088】
図３に示すように、コンタクト電極２２ｂの一端側は、第１電界効果トランジスタＱ１の他方の主電極領域１２ｂと電気的に接続されている。そして、コンタクト電極２２ｂの他端側は、詳細に図示していないが、多層配線層の配線層に形成された配線と電気的に接続されている。
【0089】
図１に示すように、コンタクト電極２２ａ及び２２ｂの各々は、Ｘ方向に延伸し、１つの島群に含まれる５つの素子形成部６の各々に亘って設けられている。そして、コンタクト電極２２ａは、１つの島群に含まれる５つの素子形成部６の各々に設けられた、第１電界効果トランジスタＱ１の一方の主電極領域１２ａ（図３参照）と電気的に接続されている。そして、コンタクト電極２２ｂも、１つの島群に含まれる５つの素子形成部６の各々に設けられた、第１電界効果トランジスタＱ１の他方の主電極領域１２ｂ（図３参照）と電気的に接続されている。
【0090】
図２及び図４に示すように、コンタクト電極２３ｃの一端側は、第２電界効果トランジスタＱ２のゲート電極１６と電気的に接続されている。そして、コンタクト電極２３ｃの他端側は、詳細に図示していないが、多層配線層２０の配線層に形成された配線と電気的に接続されている。
【0091】
図４に示すように、コンタクト電極２３ａの一端側は、第２電界効果トランジスタＱ２の一方の主電極領域１７ａと電気的に接続されている。そして、コンタクト電極２３ａの他端側は、詳細に図示していないが、多層配線層２０の配線層に形成された配線と電気的に接続されている。
【0092】
図４に示すように、コンタクト電極２３ｂの一端側は、第２電界効果トランジスタＱ２の他方の主電極領域１７ｂと電気的に接続されている。そして、コンタクト電極２３ｂの他端側は、詳細に図示していないが、多層配線層の配線層に形成された配線と電気的に接続されている。
【0093】
図１に示すように、コンタクト電極２３ａ及び２３ｂの各々は、Ｘ方向に延伸し、絶縁層７の１つの凹凸群に含まれる３つの凹部７ａ及び２つの凸部７ｂに亘って設けられている。そして、コンタクト電極２３ａは、絶縁層７の１つの凹凸群に含まれる３つの凹部７ａ及び２つの凸部７ｂに亘って第２電界効果トランジスタＱ２の一方の主電極領域１７ａ（図４参照）と電気的に接続されている。そして、コンタクト電極２３ｂも、絶縁層７の１つの凹凸群に含まれる３つの凹部７ａ及び２つの凸部７ｂに亘って第２電界効果トランジスタＱ２の他方の主電極領域１７ｂ（図４参照）と電気的に接続されている。
【0094】
なお、コンタクト電極２２ａ及び２２ｂは、１つの島群において、素子形成部６毎に設けてもよい。また、コンタクト電極２３ａ及び２３ｂも、１つの凹凸群において、絶縁層７の凹部７ａ毎、若しくは絶縁層７の凸部７ｂ毎に設けてよい。
【0095】
≪半導体装置の製造方法≫
次に、この第１実施形態に係る半導体装置１Ａの製造方法について、図５Ａから図５Ｉを用いて説明する。
図５Ａから図５Ｅ、図５Ｇ及び図５Ｈは、図１のａ１－ａ１切断線と同一位置での縦断面構造を示す縦断面図である。そして、図５Ｆは図１のｂ１－ｂ１切断線と同一位置での縦断面構造を示す縦断面図である。そして、図５Ｉは図１のｃ１－ｃ１切断線と同一位置での縦断面構造を示す縦断面図である。
この第１実施形態では、半導体装置１Ａの製造に含まれる第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２の形成に特化して説明する。
次に、この第１実施形態に係る半導体装置１Ａの製造方法について、図５Ａから図５Ｉを用いて説明する。
図５Ａから図５Ｅ、図５Ｇ及び図５Ｈは、図１のａ１－ａ１切断線と同一位置での縦断面構造を示す縦断面図である。そして、図５Ｆは図１のｂ１－ｂ１切断線と同一位置での縦断面構造を示す縦断面図である。そして、図５Ｉは図１のｃ１－ｃ１切断線と同一位置での縦断面構造を示す縦断面図である。
この第１実施形態では、半導体装置１Ａの製造に含まれる第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２の形成に特化して説明する。
【0096】
まず、三次元材料層３を準備し、その後、図５Ａに示すように、三次元材料層３の第１領域３Ａにｐ型の半導体領域からなるｐ型のウエル領域４ａを選択的に形成する。ｐ型のウエル領域４ａは、一例として、三次元材料層３の第１領域３Ａにｐ型を呈する不純物として例えばボロンイオン（Ｂ＋）を選択的に注入し、その後、注入したボロンイオン（Ｂ＋）を熱拡散処理で拡散させることによって形成することができる。この実施形態では、ｐ型のウエル領域４ａは、三次元材料層３の第１領域３Ａとは異なる第２領域３Ｂには形成されない。三次元材料層３の第１領域３Ａは、図２に示す基体２の第１領域２Ａに含まれ、三次元材料層３の第２領域３Ｂは、図２に示す基体２の第２領域２Ｂに含まれる。
三次元材料層３としては、これに限定されないが、半導体材料として例えばシリコン（Ｓｉ）、結晶性として例えば単結晶、導電型として例えばｉ型（真性型）で構成された半導体基板を用いることができる。
三次元材料層３としては、これに限定されないが、半導体材料として例えばシリコン（Ｓｉ）、結晶性として例えば単結晶、導電型として例えばｉ型（真性型）で構成された半導体基板を用いることができる。
【0097】
次に、三次元材料層３の主面側の表層部を選択的にエッチングし、図５Ｂに示すように、ベース部５と、このベース部５から上方に突出する島状の素子形成部（フィン部）６と、を形成する。ベース部５は、三次元材料層３の第１領域３Ａ及び第２領域３Ｂに亘って形成する。素子形成部６は、三次元材料層３の第１領域３Ａに、例えば、１つの島群に対して５つ形成する。５つの素子形成部６を含む島群は、第１電界効果トランジスタＱ１の形成領域毎に形成する。
５つの素子形成部６の各々の素子形成部６は、例えば、上面部６ａ及び４つの側面部６ｃ１，６ｃ２，６ｃ３，６ｃ４を有し、かつ平面視での平面形状が長手方向及び短手方向を有する長方形状の立体形状（島形状）で形成する。
素子形成部６は、ベース部５が残る程度の深さまで三次元材料層３を選択的にエッチングすることによって形成することができる。したがって、素子形成部６は、その上面部６ａとは反対側がベース部５と一体的に形成され、三次元材料層３で構成される。
５つの素子形成部６の各々の素子形成部６は、例えば、上面部６ａ及び４つの側面部６ｃ１，６ｃ２，６ｃ３，６ｃ４を有し、かつ平面視での平面形状が長手方向及び短手方向を有する長方形状の立体形状（島形状）で形成する。
素子形成部６は、ベース部５が残る程度の深さまで三次元材料層３を選択的にエッチングすることによって形成することができる。したがって、素子形成部６は、その上面部６ａとは反対側がベース部５と一体的に形成され、三次元材料層３で構成される。
【0098】
次に、図５Ｃに示すように、三次元材料層３の素子形成部６側に、素子形成部６を囲み、かつ三次元材料層３の第１領域３Ａ及び第２領域３Ｂに亘って三次元材料層３のベース部５を覆う絶縁層７を形成する。絶縁層７は、一例として、三次元材料層３のベース部５上及び素子形成部６上を含む全面に酸化シリコン膜などの絶縁膜を周知の成膜法により成膜した後、この絶縁膜の三次元材料層３側とは反対側の表層部を素子形成部６の上面部が露出する程度の深さまでＣＭＰ法により除去することによって形成することができる。
【0099】
この工程において、絶縁層７のベース部５側とは反対側の表層部は平坦化され、絶縁層７の表層部と素子形成部６の上面部６ａとが概ね面一となる。そして、絶縁層７は、素子形成部６の高さ（突出量）と同程度の膜厚で形成される。
【0100】
次に、素子形成部６の短手方向（Ｘ方向）の外側の絶縁層７を選択的に除去し、図５Ｄに示すように、素子形成部６の短手方向（Ｘ方向）の外側に、素子形成部６の２つの側面部６ｃ１及び６ｃ２を選択的に露出する掘り込み部８をそれぞれ形成する。
掘り込み部８は、１つの素子形成部６に対して２つ形成され、互いに隣り合う２つの素子形成部６で共有される。この第１実施形態では、５つの素子形成部６で１つの島群を構成しているため、６つの掘り込み部８が形成される。
また、掘り込み部８は、これに限定されないが、例えば、素子形成部６の高さの半分よりも浅い深さで形成される。掘り込み部８は、後述するゲート電極１１のゲート長方向（Ｙ方向）において、ゲート電極１１の脚部１１ｂの幅を規定する。
掘り込み部８は、１つの素子形成部６に対して２つ形成され、互いに隣り合う２つの素子形成部６で共有される。この第１実施形態では、５つの素子形成部６で１つの島群を構成しているため、６つの掘り込み部８が形成される。
また、掘り込み部８は、これに限定されないが、例えば、素子形成部６の高さの半分よりも浅い深さで形成される。掘り込み部８は、後述するゲート電極１１のゲート長方向（Ｙ方向）において、ゲート電極１１の脚部１１ｂの幅を規定する。
【0101】
次に、図５Ｅに示すように、三次元材料層３の第１領域３Ａにおいて、ゲート絶縁膜１０及びゲート電極１１を形成する。
ゲート絶縁膜１０は、素子形成部６の上面部６ａ及び２つの側面部６ｃ１，６ｃ２に亘って形成する。ゲート絶縁膜１０は、例えば酸化シリコン膜を熱酸化法又は堆積法により成膜することによって形成することができる。ゲート絶縁膜１０は、例えば、１ｎｍから２ｎｍ程度の膜厚で形成する。
ゲート電極１１は、ゲート絶縁膜１０を形成した後、掘り込み部８の内部、素子形成部６の上面部６ａ上、及び絶縁層７上を含む三次元材料層３上の全面に導電膜を形成し、その後、この導電膜を周知のフォトリソグラフィ技術及びドライエッチング技術を用いてパターンニングすることによって形成することができる。導電膜としては、例えば抵抗値を低減する不純物が成膜中又は成膜後に導入された多結晶シリコン（ドープドポリシリコン）膜を用いることができる。
ゲート絶縁膜１０は、素子形成部６の上面部６ａ及び２つの側面部６ｃ１，６ｃ２に亘って形成する。ゲート絶縁膜１０は、例えば酸化シリコン膜を熱酸化法又は堆積法により成膜することによって形成することができる。ゲート絶縁膜１０は、例えば、１ｎｍから２ｎｍ程度の膜厚で形成する。
ゲート電極１１は、ゲート絶縁膜１０を形成した後、掘り込み部８の内部、素子形成部６の上面部６ａ上、及び絶縁層７上を含む三次元材料層３上の全面に導電膜を形成し、その後、この導電膜を周知のフォトリソグラフィ技術及びドライエッチング技術を用いてパターンニングすることによって形成することができる。導電膜としては、例えば抵抗値を低減する不純物が成膜中又は成膜後に導入された多結晶シリコン（ドープドポリシリコン）膜を用いることができる。
【0102】
この工程において、ゲート電極１１と素子形成部６との間にゲート絶縁膜１０が介在される。
また、この工程において、ゲート電極１１は、素子形成部６の上面部６ａ側にゲート絶縁膜１０を介在して設けられた頭部１１ａと、この頭部１１ａと一体化され、かつ素子形成部６の短手方向（Ｘ方向）において互いに反対側に位置する２つの側面部６ｂ１及び６ｂ２の各々の外側にゲート絶縁膜１０を介在して設けられた脚部１１ｂと、を有する形状で形成される。
頭部１１ａは、素子形成部６の上面部６ａよりも上方に位置し、素子形成部６の短手方向（Ｘ方向）において、６つの掘り込み部８及び５つの素子形成部６に亘って延伸している。
脚部１１ｂは、６つの掘り込み部８の各々の中に各々毎に形成され、各々の先端側とは反対側が頭部１１ａと連結される。
また、この工程において、ゲート電極１１は、素子形成部６の上面部６ａ側にゲート絶縁膜１０を介在して設けられた頭部１１ａと、この頭部１１ａと一体化され、かつ素子形成部６の短手方向（Ｘ方向）において互いに反対側に位置する２つの側面部６ｂ１及び６ｂ２の各々の外側にゲート絶縁膜１０を介在して設けられた脚部１１ｂと、を有する形状で形成される。
頭部１１ａは、素子形成部６の上面部６ａよりも上方に位置し、素子形成部６の短手方向（Ｘ方向）において、６つの掘り込み部８及び５つの素子形成部６に亘って延伸している。
脚部１１ｂは、６つの掘り込み部８の各々の中に各々毎に形成され、各々の先端側とは反対側が頭部１１ａと連結される。
【0103】
次に、図５Ｆに示すように、ゲート電極１１のゲート長方向（Ｙ方向）の両側の各々の素子形成部６に、ｎ型の半導体領域からなる一対の主電極領域１２ａ及び１２ｂを形成する。この一対の主電極領域１２ａ及び１２ｂは、ゲート電極１１及び絶縁層７を不純物導入用マスクとして使用して、ゲート電極１１のゲート長方向（Ｙ方向）の両側の各々の素子形成部６に、ｎ型を呈する不純物として例えば砒素イオン（Ａｓ＋）や燐イオン（Ｐ＋）を注入し、その後、不純物を活性化する熱処理を施すことによって形成することができる。一対の主電極領域１２ａ及び１２ｂは、ゲート電極１１に整合して互いに離間して形成され、ソース領域及びドレイン領域として機能する。一対の主電極領域１２ａ及び１２ｂの各々は、５つの素子形成部６の各々に形成される。
この工程により、一対の主電極領域の１２ａと１２ｂとの間の素子形成部６にチャネル形成部１３が形成される。
また、この工程により、素子形成部６と、ゲート絶縁膜１０と、ゲート電極１１と、一対の主電極領域１２ａ及び１２ｂと、を含む第１電界効果トランジスタＱ１が形成される。
この工程により、一対の主電極領域の１２ａと１２ｂとの間の素子形成部６にチャネル形成部１３が形成される。
また、この工程により、素子形成部６と、ゲート絶縁膜１０と、ゲート電極１１と、一対の主電極領域１２ａ及び１２ｂと、を含む第１電界効果トランジスタＱ１が形成される。
【0104】
次に、図５Ｇに示すように、三次元材料層３の第２領域３Ｂにおける絶縁層７に、凹部７ａ及び凸部７ｂを含む凹凸群と、この凹凸群の凹部及び凸部を含む凹凸面に沿って蛇行する二次元材料層１４と、を形成する。
凹部７ａ及び凸部７ｂは、これに限定されないが、Ｙ方向に延伸し、かつＸ方向に交互に繰り返し配置される。凹部７ａ及び凸部７ｂは、絶縁層７のベース部５側とは反対側の表層部を選択的にエッチングすることによって形成することができる。
凹部７ａは、１つの凸部７ｂに対して２つ形成され、互いに隣り合う２つの凸部７ｂで共有される。そして、凸部７ｂは、２つの凹部７ａで挟まれる。この第１実施形態では、３つの凹部７ａと２つの凸部７ｂとで１つの凹凸群を形成する。この凹凸群は、第２電界効果トランジスタＱ２の成形領域毎に形成する。
二次元材料層１４は、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映される膜厚で形成する。具体的には、二次元材料層１４は、絶縁層７のベース部５側とは反対側の上面部、凹部７ａの底面部を含む内壁面部、及び凸部７ｂの上面部に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映される膜厚で形成する。
また、二次元材料層１４は、二次元構造の単位層が積層された層状構造を有する二次元材料で形成する。二次元材料層１４は、例えば転写法によって形成することができる。二次元材料層１４としては、三次元材料層３よりもバンドギャップが大きい二次元材料で形成することが好ましい。二次元材料層１４は、例えば０．３ｎｍ～７ｎｍ程度の膜厚で形成する。
この工程において、二次元材料層１４は、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する。
凹部７ａ及び凸部７ｂは、これに限定されないが、Ｙ方向に延伸し、かつＸ方向に交互に繰り返し配置される。凹部７ａ及び凸部７ｂは、絶縁層７のベース部５側とは反対側の表層部を選択的にエッチングすることによって形成することができる。
凹部７ａは、１つの凸部７ｂに対して２つ形成され、互いに隣り合う２つの凸部７ｂで共有される。そして、凸部７ｂは、２つの凹部７ａで挟まれる。この第１実施形態では、３つの凹部７ａと２つの凸部７ｂとで１つの凹凸群を形成する。この凹凸群は、第２電界効果トランジスタＱ２の成形領域毎に形成する。
二次元材料層１４は、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映される膜厚で形成する。具体的には、二次元材料層１４は、絶縁層７のベース部５側とは反対側の上面部、凹部７ａの底面部を含む内壁面部、及び凸部７ｂの上面部に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映される膜厚で形成する。
また、二次元材料層１４は、二次元構造の単位層が積層された層状構造を有する二次元材料で形成する。二次元材料層１４は、例えば転写法によって形成することができる。二次元材料層１４としては、三次元材料層３よりもバンドギャップが大きい二次元材料で形成することが好ましい。二次元材料層１４は、例えば０．３ｎｍ～７ｎｍ程度の膜厚で形成する。
この工程において、二次元材料層１４は、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する。
【0105】
次に、図５Ｈに示すように、三次元材料層３の第２領域３Ｂにおいて、二次元材料層１４の絶縁層７側とは反対側に、ゲート絶縁膜１５及びゲート電極１６をこの順で形成する。
ゲート絶縁膜１５は、二次元材料層１４を介在して、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って連続的に蛇行し、二次元材料層１４と共に、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンで形成する。
ゲート絶縁膜１５は、第１電界トランジスタＱ１のゲート絶縁膜１０よりも厚い膜厚、例えば３ｎｍ～８ｎｍ程度の膜厚で形成する。
ゲート電極１６は、ゲート絶縁膜１５を形成した後、ゲート絶縁膜１５を介在して凹部７ａの内部、凸部７ｂの上面部６ａ上、及び絶縁層７上を含む三次元材料層３上の全面に導電膜を形成し、その後、この導電膜を周知のフォトリソグラフィ技術及びドライエッチング技術を用いてパターンニングすることによって形成することができる。導電膜としては、例えば抵抗値を低減する不純物が成膜中又は成膜後に導入された多結晶シリコン（ドープドポリシリコン）膜を用いることができる。
ゲート絶縁膜１５は、二次元材料層１４を介在して、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って連続的に蛇行し、二次元材料層１４と共に、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンで形成する。
ゲート絶縁膜１５は、第１電界トランジスタＱ１のゲート絶縁膜１０よりも厚い膜厚、例えば３ｎｍ～８ｎｍ程度の膜厚で形成する。
ゲート電極１６は、ゲート絶縁膜１５を形成した後、ゲート絶縁膜１５を介在して凹部７ａの内部、凸部７ｂの上面部６ａ上、及び絶縁層７上を含む三次元材料層３上の全面に導電膜を形成し、その後、この導電膜を周知のフォトリソグラフィ技術及びドライエッチング技術を用いてパターンニングすることによって形成することができる。導電膜としては、例えば抵抗値を低減する不純物が成膜中又は成膜後に導入された多結晶シリコン（ドープドポリシリコン）膜を用いることができる。
【0106】
この工程において、ゲート電極１６と二次元材料層１４との間にゲート絶縁膜１５が介在される。
また、この工程において、ゲート電極１６は、絶縁層７の凸部７ｂの上面部側に二次元材料層１４及びゲート絶縁膜１５を介在して設けられた頭部１６ａと、この頭部１６ａと一体化され、かつ絶縁層７の凹部７ａの内部に二次元材料層１４及びゲート絶縁膜１５を介在して設けられた脚部１６ｂと、を有する形状で形成される。
頭部１６ａは、凸部７ｂの上面部よりも上方に位置し、凹部７ａ及び凸部７ｂの短手方向（Ｘ方向）において、３つの凹部７ａ及び２つの凸部７ｂに亘って延伸している。脚部１１ｂは、３つの凹部７ａの各々に二次元材料層１４及びゲート絶縁膜１５を介在して形成され、各々の先端側とは反対側が頭部１６ａと連結される。
また、この工程において、ゲート電極１６は、絶縁層７の凸部７ｂの上面部側に二次元材料層１４及びゲート絶縁膜１５を介在して設けられた頭部１６ａと、この頭部１６ａと一体化され、かつ絶縁層７の凹部７ａの内部に二次元材料層１４及びゲート絶縁膜１５を介在して設けられた脚部１６ｂと、を有する形状で形成される。
頭部１６ａは、凸部７ｂの上面部よりも上方に位置し、凹部７ａ及び凸部７ｂの短手方向（Ｘ方向）において、３つの凹部７ａ及び２つの凸部７ｂに亘って延伸している。脚部１１ｂは、３つの凹部７ａの各々に二次元材料層１４及びゲート絶縁膜１５を介在して形成され、各々の先端側とは反対側が頭部１６ａと連結される。
【0107】
次に、図５Ｉに示すように、ゲート電極１６のゲート長方向（Ｙ方向）の両側の各々の二次元材料層１４に、ｎ型の半導体領域からなる一対の主電極領域１７ａ及び１７ｂを形成する。この一対の主電極領域１７ａ及び１７ｂは、例えば、ゲート電極１６及び絶縁層７を不純物導入用マスクとして使用して、ゲート電極１６のゲート長方向（Ｙ方向）の両側の各々の二次元材料層１４に、ｎ型を呈する不純物として例えば砒素イオン（Ａｓ＋）や燐イオン（Ｐ＋）を注入し、その後、不純物を活性化する熱処理を施すことによって形成することができる。一対の主電極領域１７ａ及び１７ｂは、ゲート電極１６に整合して互いに離間して形成され、ソース領域及びドレイン領域として機能する。一対の主電極領域１７ａ及び１７ｂの各々は、３つの凹部７ａ及び２つの凸部７ｂに亘って形成される。
この工程により、一対の主電極領域の１７ａと１７ｂとの間の二次元材料層１４にチャネル形成部１８が形成される。
また、この工程により、二次元材料層１４と、ゲート絶縁膜１５と、ゲート電極１６と、一対の主電極領域１７ａ及び１７ｂと、を含む第２電界効果トランジスタＱ２が形成される。
この工程により、一対の主電極領域の１７ａと１７ｂとの間の二次元材料層１４にチャネル形成部１８が形成される。
また、この工程により、二次元材料層１４と、ゲート絶縁膜１５と、ゲート電極１６と、一対の主電極領域１７ａ及び１７ｂと、を含む第２電界効果トランジスタＱ２が形成される。
【0108】
次に、絶縁層７の三次元材料層３側とは反対側に、絶縁層２１及びコンタクト電極（２２ａ，２２ｂ，２２ｃ，２３ａ，２３ｂ，２３ｃ）などを含む多層配線層２０を形成することにより、図２から図４に示す状態となる。
【0109】
≪第１実施形態の主な効果≫
次に、この第１実施形態の主な効果について説明する。
本技術の第１実施形態に係る半導体装置１Ａは、図２に示すように、薄膜型の第１電界効果トランジスタＱ１と、厚膜型の第２電界効果トランジスタＱ２とを同一の基体２に搭載している。そして、薄膜型の第１電界効果トランジスタＱ１は、三次元材料層３の素子形成部６をチャネル形成部１３として使用し、厚膜型の第２電界効果トランジスタＱ２は二次元材料層１４をチャネル形成部として使用している。
二次元材料層１４は、単原子層で層の厚さが薄いため、原理的に短チャネル効果が起き難い。また、キャリアが二次元方向にしか流れないため、移動度がＳｉの三次元材料層３と同等以上である。これにより、厚膜型の第２電界効果トランジスタＱ２においても、占有面積（フットプリント）を縮小することができる。換言すれば、厚膜型の第２電界効果トランジスタＱ２では、凹部７ａの幅を広くし、凹部７ａを深く形成できるため、ゲート絶縁膜１０を凹部７ａの中に形成してゲート幅Ｗを大きくすることができ、厚膜型の第２電界効果トランジスタＱ２の平面サイズを縮小することができる。
また、二次元材料層１４を三次元材料層３のバンドギャップよりもバンドギャップが大きい二次元材料で構成することにより、高い絶縁破壊電界強度が得られ、薄い空乏層で大きな耐圧を出すことができるため、薄膜型の第２電界効果トランジスタＱ２の占有面積（フットプリント）を更に縮小することができる。
次に、この第１実施形態の主な効果について説明する。
本技術の第１実施形態に係る半導体装置１Ａは、図２に示すように、薄膜型の第１電界効果トランジスタＱ１と、厚膜型の第２電界効果トランジスタＱ２とを同一の基体２に搭載している。そして、薄膜型の第１電界効果トランジスタＱ１は、三次元材料層３の素子形成部６をチャネル形成部１３として使用し、厚膜型の第２電界効果トランジスタＱ２は二次元材料層１４をチャネル形成部として使用している。
二次元材料層１４は、単原子層で層の厚さが薄いため、原理的に短チャネル効果が起き難い。また、キャリアが二次元方向にしか流れないため、移動度がＳｉの三次元材料層３と同等以上である。これにより、厚膜型の第２電界効果トランジスタＱ２においても、占有面積（フットプリント）を縮小することができる。換言すれば、厚膜型の第２電界効果トランジスタＱ２では、凹部７ａの幅を広くし、凹部７ａを深く形成できるため、ゲート絶縁膜１０を凹部７ａの中に形成してゲート幅Ｗを大きくすることができ、厚膜型の第２電界効果トランジスタＱ２の平面サイズを縮小することができる。
また、二次元材料層１４を三次元材料層３のバンドギャップよりもバンドギャップが大きい二次元材料で構成することにより、高い絶縁破壊電界強度が得られ、薄い空乏層で大きな耐圧を出すことができるため、薄膜型の第２電界効果トランジスタＱ２の占有面積（フットプリント）を更に縮小することができる。
【0110】
図６Ａは、デジタル回路に用いられる薄膜型の電界効果トランジスタと、アナログ回路に用いられる厚膜型の電界効果トランジスタとを、世代の時系列でスケーリングしたときの面積比を示す図である。厚膜型は、ゲート絶縁膜の膜厚が薄膜型よりも厚く、また、駆動電圧も薄膜型よりも高い。
図中のデータＡ１は、薄膜型の電界効果トランジスタ及び厚膜型の電界効果トランジスタの両方のチャネル形成部を、Ｓｉの三次元材料層で構成した場合の比較例１のデータである。
また、図中のデータＢ１は、薄膜型の電界効果トランジスタ及び厚膜型の電界効果トランジスタの両方のチャネル形成部を、Ｓｉの三次元材料層よりもバンドギャップが大きい二次元材料層で構成した場合の比較例２のデータである。
また、図中のデータＣ１は、薄膜型の電界効果トランジスタのチャネル形成部をＳｉの三次元材料層で構成し、厚膜トランジスタのチャネル形成部を、Ｓｉの三次元材料層よりもバンドギャップが大きい二次元材料層で構成した場合の本技術のデータである。
図６Ａから分かるように、本技術のデータＣは、比較例１のデータＡ及び比較例２のデータＢの何れよりも、スケーリングしたときの面積比が小さく、世代が進んでも省面積の効果が得られる。
図中のデータＡ１は、薄膜型の電界効果トランジスタ及び厚膜型の電界効果トランジスタの両方のチャネル形成部を、Ｓｉの三次元材料層で構成した場合の比較例１のデータである。
また、図中のデータＢ１は、薄膜型の電界効果トランジスタ及び厚膜型の電界効果トランジスタの両方のチャネル形成部を、Ｓｉの三次元材料層よりもバンドギャップが大きい二次元材料層で構成した場合の比較例２のデータである。
また、図中のデータＣ１は、薄膜型の電界効果トランジスタのチャネル形成部をＳｉの三次元材料層で構成し、厚膜トランジスタのチャネル形成部を、Ｓｉの三次元材料層よりもバンドギャップが大きい二次元材料層で構成した場合の本技術のデータである。
図６Ａから分かるように、本技術のデータＣは、比較例１のデータＡ及び比較例２のデータＢの何れよりも、スケーリングしたときの面積比が小さく、世代が進んでも省面積の効果が得られる。
【0111】
図６Ｂは、面積比率（デジタル回路に用いられる薄膜型の電界効果トランジスタ：アナログ回路に用いられる厚膜型の電界効果トランジスタ）と、ロジック比率（ロジック回路：アナログ回路）との相関図である。
【0112】
図中のデータＡ２は、薄膜型の電界効果トランジスタ及び厚膜型の電界効果トランジスタの両方のチャネル形成部を、Ｓｉの三次元材料層で構成した場合の比較例３のデータである。
また、図中のデータＢ２は、薄膜型の電界効果トランジスタ及び厚膜型の電界効果トランジスタの両方のチャネル形成部を、Ｓｉの三次元材料層よりもバンドギャップが大きい二次元材料層で構成した場合の比較例４のデータである。
また、図中のデータＣ２は、薄膜型の電界効果トランジスタのチャネル形成部をＳｉの三次元材料層で構成し、厚膜トランジスタのチャネル形成部を、Ｓｉの三次元材料層よりもバンドギャップが大きい二次元材料層で構成した場合の本技術のデータである。
図６Ｂから分かるように、アナログ回路の電界効果トランジスタを、二次元材料層を含む電界効果トランジスタで置き替えることにより、省面積化が可能である。
したがって、本技術の第１実施形態に係る半導体装置１によれば、チャネル形成部１３が三次元材料層３に構成された第１電界効果トランジスタＱ１と、チャネル形成部１８が二次元材料層１４に構成された第２電界効果トランジスタＱ２とを同一の基体２に搭載することにより、高集積化を図ることが可能となる。
また、図中のデータＢ２は、薄膜型の電界効果トランジスタ及び厚膜型の電界効果トランジスタの両方のチャネル形成部を、Ｓｉの三次元材料層よりもバンドギャップが大きい二次元材料層で構成した場合の比較例４のデータである。
また、図中のデータＣ２は、薄膜型の電界効果トランジスタのチャネル形成部をＳｉの三次元材料層で構成し、厚膜トランジスタのチャネル形成部を、Ｓｉの三次元材料層よりもバンドギャップが大きい二次元材料層で構成した場合の本技術のデータである。
図６Ｂから分かるように、アナログ回路の電界効果トランジスタを、二次元材料層を含む電界効果トランジスタで置き替えることにより、省面積化が可能である。
したがって、本技術の第１実施形態に係る半導体装置１によれば、チャネル形成部１３が三次元材料層３に構成された第１電界効果トランジスタＱ１と、チャネル形成部１８が二次元材料層１４に構成された第２電界効果トランジスタＱ２とを同一の基体２に搭載することにより、高集積化を図ることが可能となる。
【0113】
また、第１電界効果トランジスタＱ１は、島状の素子形成部６にチャネル形成部１３が設けられたフィン型で構成されている。フィン型の第１電界効果トランジスタＱ１は、占有面積（フットプリント）が同一のとき、プレーナ型の電界効果トランジスタと比較して、より多くのドレイン電流が流れ、相互コンダクタンスｇｍが高くなる。これにより、第１電界効果トランジスタＱ１は、プレーナ型の電界効果トランジスタと比較して動作速度の向上を図ることができる。
【0114】
また、第２電界効果トランジスタＱ２は、二次元材料層１４及びゲート絶縁膜１５が絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する三次元構造になっている。このため、第２電界効果トランジスタＱ２は、占有面積（フットプリント）が同一のとき、プレーナ型の電界効果トランジスタと比較して、より多くのドレイン電流が流れ、相互コンダクタンスｇｍが高くなる。したがって、三次元構造の第２電界効果トランジスタＱ２においても、プレーナ型の電界効果トランジスタと比較して動作速度の向上を図ることができる。
【0115】
ここで、複数の素子形成部６を含むフィン型の第１電界効果トランジスタＱ１においては、互いに隣り合う２つの素子形成部６の谷間にゲート絶縁膜１０及びゲート電極を配置する必要がある。この谷間の幅は、微細化と共に狭くなるため、ゲート絶縁膜の膜厚が厚い厚膜型の第２電界効果トランジスタＱ２をフィン型で構成した場合、薄膜型の第１電界効果トランジスタＱ１よりも微細化が困難となる。素子形成部６の幅を小さくすれば、谷間の幅を広げることができるが、素子形成部６の幅を狭くすると素子形成部６での電界が強くなるため、所定の幅以上に狭くすることが困難である。また、素子形成部６の幅を一定にして谷間の幅を広げることで電界が強くなることを抑制できるが、電界効果トランジスタの占有面積が増加してしまう。
したがって、この第１実施形態のように、二次元材料層１４に設けた厚膜型の第２電界効果ドランジスＱ２と、薄膜型の第１電界効果トランジスタＱ１とを同一の基体２に搭載する本技術は、半導体装置１Ａの高集積化を図る上で有用である。
したがって、この第１実施形態のように、二次元材料層１４に設けた厚膜型の第２電界効果ドランジスＱ２と、薄膜型の第１電界効果トランジスタＱ１とを同一の基体２に搭載する本技術は、半導体装置１Ａの高集積化を図る上で有用である。
【0116】
先端ＭＯＳの微細化／世代進化は、薄膜トランジスタの進化にフォーカスしているため、もともとスケーリングが難しい厚膜トランジスタやＨＶトランジスタなど他のトランジスタを同時に進化させることが難しくなってきている。
一般的に、ＬＳＩには複数の電源に対応しており、製品ニーズに応じた機能を電源ごとに回路が組み込まれる。薄膜トランジスタは１Ｖ以下の低電圧で主にデジタル処理を行う目的に使われ、高速、省面積が求められるが、厚膜トランジスタは１Ｖ以上で動作し、主にアナログ処理などに使われる。そして、厚膜トランジスタは、ばらつきの抑制、電界緩和などにより、大きなデバイスサイズ（占有面積）が必要であり、従来に近いＭＯＳＦＥＴの動作が望ましく、デジタルのようにＩ／Ｏだけではなく、中間電位での動作も重要である。更に、５Ｖ以上の高い電圧も使われることがあり、これらは省面積化が難しく、高い先端ＣＭＯＳのＳｉで一定割合の面積を占めると、トランジスタ当たりの価格増とみなすこともできる。
また、逆にＩｏＴなどでは、薄膜トランジスタ以下の低電圧、例えば０．５Ｖ動作、若しくは、より低リークのＯＦＦ電流が望まれる場合があり、例えば、トンネリングＦＥＴ（Tunneling FET）のような新デバイスも将来期待させるが、フィン部に形成された例はなく、そもそもＳｉのＴＦＥＴはＳｉ中のトラップを介したトンネリングが起き、リークが大きく使い物にならない状況が続く。
したがって、三次元材料層に構成した薄膜トランジスタと、二次元材料層に構成した厚膜トランジスタとを同一の基体に混載する本技術は有用である。
一般的に、ＬＳＩには複数の電源に対応しており、製品ニーズに応じた機能を電源ごとに回路が組み込まれる。薄膜トランジスタは１Ｖ以下の低電圧で主にデジタル処理を行う目的に使われ、高速、省面積が求められるが、厚膜トランジスタは１Ｖ以上で動作し、主にアナログ処理などに使われる。そして、厚膜トランジスタは、ばらつきの抑制、電界緩和などにより、大きなデバイスサイズ（占有面積）が必要であり、従来に近いＭＯＳＦＥＴの動作が望ましく、デジタルのようにＩ／Ｏだけではなく、中間電位での動作も重要である。更に、５Ｖ以上の高い電圧も使われることがあり、これらは省面積化が難しく、高い先端ＣＭＯＳのＳｉで一定割合の面積を占めると、トランジスタ当たりの価格増とみなすこともできる。
また、逆にＩｏＴなどでは、薄膜トランジスタ以下の低電圧、例えば０．５Ｖ動作、若しくは、より低リークのＯＦＦ電流が望まれる場合があり、例えば、トンネリングＦＥＴ（Tunneling FET）のような新デバイスも将来期待させるが、フィン部に形成された例はなく、そもそもＳｉのＴＦＥＴはＳｉ中のトラップを介したトンネリングが起き、リークが大きく使い物にならない状況が続く。
したがって、三次元材料層に構成した薄膜トランジスタと、二次元材料層に構成した厚膜トランジスタとを同一の基体に混載する本技術は有用である。
【0117】
〔第２実施形態〕
本技術の第２実施形態に係る半導体装置１Ｂは、基本的に上述の第１実施形態に係る半導体装置１Ａと同様の構成になっており、主に三次元材料層３の構成が異なっている。
本技術の第２実施形態に係る半導体装置１Ｂは、基本的に上述の第１実施形態に係る半導体装置１Ａと同様の構成になっており、主に三次元材料層３の構成が異なっている。
【0118】
即ち、図１及び図２に示すように、上述の第１実施形態の三次元材料層３は、基体２の第１領域２Ａ及び第２領域２Ｂ（三次元材料層３の第１領域３Ａ及び第２領域３Ｂ）に亘って設けられたベース部５と、第１領域２Ａ（３Ａ）において、ベース部５から上方に突出する島状の素子形成部６とを含む。そして、上述の第１実施形態の二次元材料層１４は、第２領域２Ｂ（３Ｂ）において、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する。そして、三次元材料層３の素子形成部６に第１電界効果トランジスタＱ１が設けられている。そして、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された、二次元材料層１４の凹凸部に第２電界効果トランジスタＱ２が設けられている。
【0119】
これに対し、図７及び図８に示すように、この第２実施形態の三次元材料層３は、ベース部５及び素子形成部６を含み、更に第２領域３Ｂに設けられた凹部３ａ及び凸部３ｂを含む。そして、この第２実施形態の二次元材料層１４は、第２領域２Ｂ（３Ｂ）において、三次元材料層３の凹部３ａ及び凸部３ｂを含む凹凸面に沿って連続的に蛇行し、三次元材料層３の凹部３ａ及び凸部３ｂを含む凹凸が反映された凹凸パターンを有する。そして、三次元材料層３の素子形成部６に第１電界効果トランジスタＱ１が設けられている。そして、三次元材料層３の凹部３ａ及び凸部３ｂの凹凸が反映された、二次元材料層１４の凹凸部に第２電界効果トランジスタＱ２が設けられている。
【0120】
図８に示すように、三次元材料層３の凹部３ａ及び凸部３ｂは、これに限定されないが、例えばＹ方向に延伸し、かつＸ方向に交互に繰り返し配置されている。凹部３ａ及び凸部３ｂは、ベース部５が残存する程度の深さまで三次元材料層３を選択的にエッチングすることによって形成することができる。凸部３ｂは、ベース部５からベース部５の上方に突出し、ベース部５と一体化されている。凹部３ａは、互いに隣り合う２つの凸部３ｂとベース部５とによって凹部３ａの内壁面部が構築されている。
【0121】
凹部３ａ及び凸部３ｂは、第２電界効果トランジスタＱ２毎に設けられている。この第２実施形態では、これに限定されないが、上述の第１実施形態の絶縁層７に設けられた凹部７ａ及び凸部７ｂと同様に、例えば３つの凹部３ａ及び２つの凸部３ｂを一単位とする凹凸群が第２電界効果トランジスタＱ２毎に設けられている。図８では、３つの凹部３ａ及び２つの凸部３ｂを含む１つの凹凸群に１つの第２電界効果トランジスタＱ２が設けられた一例を図示している。
【0122】
図８に示すように、三次元材料層３の第２領域３Ｂには、例えばｐ型の半導体領域からなるｐ型のウエル領域４ｂが設けられている。このｐ型のウエル領域４ｂは、これに限定されないが、三次元材料層３の第２領域３Ｂに選択的に設けられ、第１領域３Ａには設けられていない。即ち、この第２実施形態では、三次元材料層３の第１領域３Ａに設けられたｐ型のウエル領域４ａとは異なるｐ型のウエル領域４ｂが三次元材料層３の第２領域３Ｂに設けられている。
【0123】
ｐ型のウエル領域４ｂは、三次元材料層３の第２領域３Ｂにおいて、凸部３ｂの全域に設けられていると共に、ベース部５の凸部３ｂ側の表層部にベース部５の凸部３ｂ側とは反対側の裏面部から離間して設けられている。
【0124】
図８に示すように、ｐ型のウエル領域４ｂには、電源電位として基準電位Ｒｖ１が印加される。この第２実施形態では、これに限定されないが、ｐ型のウエル領域４ｂには、基準電位Ｒｖ１として例えば０Ｖが印加される。ｐ型のウエル領域４ｂへの基準電位Ｒｖ１の印加は、第２電界効果トランジスタＱ２の駆動中において保持され、ｐ型のウエル領域４ｂは基準電位Ｒｖ１に電位固定される。
【0125】
図８に示すように、三次元材料層３と二次元材料層１４との間には、三次元材料層３の凹部３ａ及び凸部３ｂの凹凸面に沿って蛇行する絶縁層７ｃが介在されている。即ち、二次元材料層１４は、絶縁層７ｃを介在して三次元材料層３の凹部３ａ及び凸部３ｂを含む凹凸面に沿って蛇行し、三次元材料層３の凹部３ａ及び凸部３ｂを含む凹凸が反映された凹凸パターンを有する。
【0126】
絶縁層７ｃは、三次元材料層３の凹部３ａ及び凸部３ｂを含む凹凸が反映される膜厚で形成されている。絶縁層７ｃは、三次元材料層３と二次元材料層１４との絶縁分離も兼ねているため、例えば１０ｎｍ以上の膜厚で形成することが好ましい。この第２実施形態において、絶縁層７Ｄは、例えば絶縁層７の一部で構成されている。
【0127】
この第２実施形態に係る半導体装置１Ｂにおいても、上述の第１実施形態に係る半導体装置１Ａと同様の効果が得られる。
【0128】
また、この第２実施形態に係る半導体装置１Ｂは、ｐ型のウエル領域４ｂに基準電位Ｒｖ１を印加することにより、ｐ型のウエル領域４ｂを含む凸部３ｂがバックゲートとして機能するので、第２電界効果トランジスタＱ２の特性を、より一層安定化させることができる。
具体的には、このバックゲートで第２電界効果トランジスタＱ２の閾値電圧を設定する事ができる。また、ソース、ドレイン領域にのみ、この凸部３ｂの構造を形成する（チャネル領域には無い）ことにより、バックゲートでソース、ドレイン領域を電気的にドーピングし低抵抗化して動作を安定化させることができる。
具体的には、このバックゲートで第２電界効果トランジスタＱ２の閾値電圧を設定する事ができる。また、ソース、ドレイン領域にのみ、この凸部３ｂの構造を形成する（チャネル領域には無い）ことにより、バックゲートでソース、ドレイン領域を電気的にドーピングし低抵抗化して動作を安定化させることができる。
【0129】
〔第３実施形態〕
本技術の第３実施形態に係る半導体装置１Ｃは、基本的に上述の第１実施形態に係る半導体装置１Ａと同様の構成になっており、以下の構成が異なっている。
即ち、図９から図１１に示すように、この第３実施形態に係る半導体装置１Ｃは、上述の第１実施形態の図１、図２及び図４に示す第２電界効果トランジスタＱ２に替えて、第２トランジスタとしての第３電界効果トランジスタＱ３を備えている。そして、この第３実施形態の絶縁層７は、三次元材料層３の第２領域３Ｂにおいて、上述の第１実施形態の図２に示す凹部７ａ及び凸部７ｂを含む凹凸部を備えていない。そして、この第３実施形態に係る半導体装置１Ｃは、絶縁層７の三次元材料層３とは反対側に、第３電界効果トランジスタＱ３のゲート電極１６を囲むようにして設けられた絶縁層２１ａを更に備えている。絶縁層２１ａは、絶縁層７側とは反対側の表層部が平坦化されている。その他の構成は、概ね上述の第１実施形態と同様である。
本技術の第３実施形態に係る半導体装置１Ｃは、基本的に上述の第１実施形態に係る半導体装置１Ａと同様の構成になっており、以下の構成が異なっている。
即ち、図９から図１１に示すように、この第３実施形態に係る半導体装置１Ｃは、上述の第１実施形態の図１、図２及び図４に示す第２電界効果トランジスタＱ２に替えて、第２トランジスタとしての第３電界効果トランジスタＱ３を備えている。そして、この第３実施形態の絶縁層７は、三次元材料層３の第２領域３Ｂにおいて、上述の第１実施形態の図２に示す凹部７ａ及び凸部７ｂを含む凹凸部を備えていない。そして、この第３実施形態に係る半導体装置１Ｃは、絶縁層７の三次元材料層３とは反対側に、第３電界効果トランジスタＱ３のゲート電極１６を囲むようにして設けられた絶縁層２１ａを更に備えている。絶縁層２１ａは、絶縁層７側とは反対側の表層部が平坦化されている。その他の構成は、概ね上述の第１実施形態と同様である。
【0130】
図１０及び図１１に示すように、二次元材料層１４及び第３電界効果トランジスタＱ３は、三次元材料層３の第２領域３Ｂにおいて、絶縁層７を介在して三次元材料層３よりも上層に設けられている。
ここで、この第３実施形態では、第１電界効果トランジスタＱ１が本技術の「第１トランジスタ」の一具体例に相当し、第３電界効果トランジスタＱ３が本技術の「第２トランジスタ」の一具体例に相当する。
ここで、この第３実施形態では、第１電界効果トランジスタＱ１が本技術の「第１トランジスタ」の一具体例に相当し、第３電界効果トランジスタＱ３が本技術の「第２トランジスタ」の一具体例に相当する。
【0131】
図９に示す第３電界効果トランジスタＱ３は、これに限定されないが、例えばｎチャネル導電型で構成されている。そして、第３電界効果トランジスタＱ３は、酸化シリコン（ＳｉＯ２）膜をゲート絶縁膜とするＭＯＳＦＥＴで構成されている。第２電界効果トランジスタＱ２としては、ｐチャネル導電型でも構わない。また、窒化シリコン膜、或いは窒化シリコン（Ｓｉ３Ｎ４）膜及び酸化シリコン膜などの積層膜（複合膜）をゲート絶縁膜とするＭＩＳＦＥＴでも構わない。
【0132】
図９から図１１に示すように、第３電界効果トランジスタＱ３は、二次元材料層１４に設けられている。
図１０及び図１１に示すように、第３電界効果トランジスタＱ３は、絶縁層７の三次元材料層３側とは反対側に設けられたゲート電極２４と、このゲート電極２４の絶縁層７側とは反対側に設けられたゲート絶縁膜２５と、を備えている。
また、第３電界効果トランジスタＱ３は、二次元材料層１４に設けられたチャネル形成部１８と、ゲート電極２４のゲート長方向（Ｙ方向）の両側の二次元材料層１４にチャネル形成部１８を挟んで互いに離間して設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域１７ａ及び１７ｂと、を更に備えている。
図１０及び図１１に示すように、第３電界効果トランジスタＱ３は、絶縁層７の三次元材料層３側とは反対側に設けられたゲート電極２４と、このゲート電極２４の絶縁層７側とは反対側に設けられたゲート絶縁膜２５と、を備えている。
また、第３電界効果トランジスタＱ３は、二次元材料層１４に設けられたチャネル形成部１８と、ゲート電極２４のゲート長方向（Ｙ方向）の両側の二次元材料層１４にチャネル形成部１８を挟んで互いに離間して設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域１７ａ及び１７ｂと、を更に備えている。
【0133】
二次元材料層１４は、ゲート絶縁膜２５を介在してゲート電極２４よりも上層に設けられている。即ち、第３電界効果トランジスタＱ３は、第１電界効果トランジスタＱ１とは異なり、二次元材料層１４に設けられた一対の主電極領域１７ａ，１７ｂ及びチャネル形成部１８よりも絶縁層７側にゲート電極１６が位置するボトムゲート構造になっている。また、第３電界効果トランジスタＱ３は、絶縁層７上にゲート電極２４と、ゲート絶縁膜２５と、二次元材料層１４とが、この順で積層されたスタック構造になっている。
二次元材料層１４及びゲート絶縁膜２５は、例えばゲート電極２４及び絶縁層２１ａに亘って設けられている。
二次元材料層１４及びゲート絶縁膜２５は、例えばゲート電極２４及び絶縁層２１ａに亘って設けられている。
【0134】
図１０に示すように、ゲート電極２４には、コンタクト電極２３ｃが電気的及び機械的に接続されている。また、図１１に示すように、一対の主電極領域１７ａ及び１７ｂのうち、一方の主電極領域１７ａには、コンタクト電極２３ａが電気的及び機械的に接続され、他方の主電極領域１７ｂには、コンタクト電極２３ｂが電気的及び機械的に接続されている。
【0135】
第３電界効果トランジスタＱ３は、駆動電圧（電源電圧（Ｖｄｄ）)が第２電界効果トランジスタＱ２の駆動電圧（電源電圧（Ｖｄｄ））よりも高く、耐圧も高い。即ち、第３電界効果トランジスタＱ３のゲート絶縁膜２５の膜厚は、第１電界効果トランジスタＱ１のゲート絶縁膜１０の膜厚及び第２電界効果トランジスタＱ２のゲート絶縁膜１５よりも厚くなっている。第３電界効果トランジスタＱ３のゲート絶縁膜２５は、例えば１０～５０ｎｍ程度の膜厚で形成されている。そして、第３電界効果トランジスタＱ３の駆動電圧（電源電圧（Ｖｄｄ）)は、例えば２０～１００Ｖ程度である。
【0136】
この第３実施形態に係る半導体装置１Ｃは、薄膜型の第１電界効果トランジスタＱ１と、厚膜型の第３電界効果トランジスタＱ３とを同一の基体２に搭載している。したがって、この第３実施形態に係る半導体装置１Ｃも、上述の第１実施形態に係る半導体装置１Ａと同様に、高集積化を図ることが可能となる。
【0137】
また、第３電界効果トランジスタＱ３は、絶縁層７上に、ゲート電極２４と、ゲート絶縁膜２５と、二次元材料層１４とが、この順で積層されたスタック構造になっているので、二次元材料層１４を形成する際、ゲート絶縁膜２５に二次元材料層１４を転写法で容易に形成することができる。
【0138】
また、ゲート絶縁膜２５に二次元材料層１４を転写法で形成することができるので、二次元材料層１４の膜質の向上を図ることができる。
【0139】
なお、この第３実施形態では、ゲート絶縁膜の膜厚が異なる２水準の電界効果トランジスタ（箔膜型の第１電界効果トランジスタＱ１，厚膜型の第３電界効果トランジスタＱ３）を同一の基体２に搭載した場合について説明したが、ゲート絶縁膜の膜厚が異なる３水準の電界効果トランジスタ（薄膜型の第１電界効果トランジスタＱ１，厚膜型の第２電界効果トランジスタＱ２，厚膜型の第３電界効果トランジスタＱ３）を同一の基体２に搭載した半導体装置にも本技術を適用することができる。
また、二次元材料層１４が平坦な構造なため、成膜が容易であり、例えば高品質な二次元材料層１４を別基板で作成した後に貼り付ける方法も可能である。別基板で作る為、高温処理などの工夫により欠陥のより少ない高品質な膜を準備できる。
また、二次元材料層１４が平坦な構造なため、成膜が容易であり、例えば高品質な二次元材料層１４を別基板で作成した後に貼り付ける方法も可能である。別基板で作る為、高温処理などの工夫により欠陥のより少ない高品質な膜を準備できる。
【0140】
〔第４実施形態〕
本技術の第４実施形態に係る半導体装置１Ｄは、基本的に上述の第３実施形態に係る半導体装置１Ｃと同様の構成になっており、以下の構成が異なっている。
即ち、図１２に示すように、この第３実施形態に係る半導体装置１Ｄは、上述の第３実施形態の図１０に示す第３電界効果トランジスタＱ３に替えて、第２トランジスタとしての第４電界効果トランジスタＱ４を備えている。
本技術の第４実施形態に係る半導体装置１Ｄは、基本的に上述の第３実施形態に係る半導体装置１Ｃと同様の構成になっており、以下の構成が異なっている。
即ち、図１２に示すように、この第３実施形態に係る半導体装置１Ｄは、上述の第３実施形態の図１０に示す第３電界効果トランジスタＱ３に替えて、第２トランジスタとしての第４電界効果トランジスタＱ４を備えている。
【0141】
この第４実施形態の第４電界効果トランジスタＱ４は、基本的に上述の第３実施形態の電界効果トランジスタと同様の構成になっており、ゲート電極２４、ゲート絶縁膜２５及び二次元材料層１４の順番が異なっている。
【0142】
即ち、図１２に示すように、第４電界効果トランジスタＱ４は、絶縁層４上に、二次元材料層１４と、ゲート絶縁膜２５と、ゲート電極２４とが、この順で積層されたスタック構造になっている。そして、第４電界効果トランジスタＱ４は、通常のプレーナ型になっている。第４電界効果トランジスタＱ４も、第３電界効果トランジスタＱ３と同様に、ゲート絶縁膜２５の膜厚が第１電界効果トランジスタＱ１のゲート絶縁膜１０の膜厚よりも厚くなっている。
ここで、この第４実施形態では、第１電界効果トランジスタＱ１が本技術の「第１トランジスタ」の一具体例に相当し、第４電界効果トランジスタＱ４が本技術の「第２トランジスタ」の一具体例に相当する。
ここで、この第４実施形態では、第１電界効果トランジスタＱ１が本技術の「第１トランジスタ」の一具体例に相当し、第４電界効果トランジスタＱ４が本技術の「第２トランジスタ」の一具体例に相当する。
【0143】
この第４実施形態に係る半導体装置１Ｄは、薄膜型の第１電界効果トランジスタＱ１と、厚膜型の第４電界効果トランジスタＱ４とを同一の基体２に搭載している。したがって、この第３実施形態に係る半導体装置１Ｃも、上述の第１実施形態に係る半導体装置１Ａと同様に、高集積化を図ることが可能となる。
また、この第４実施では、二次元材料層１４をフラットに配置すればよいので、高品質な二次元材料層１４を貼り付ける方法も可能で、かつゲート電極２４が上側にあるので従来同様なプロセスが使用可能である。
一方、上述の第３実施形態では、ソース領域及びドレイン領域に対するコンタクトが、ゲート電極２４の横に来ないので（ゲート電極が下にあるので）、寄生容量が小さいと言える。
また、この第４実施では、二次元材料層１４をフラットに配置すればよいので、高品質な二次元材料層１４を貼り付ける方法も可能で、かつゲート電極２４が上側にあるので従来同様なプロセスが使用可能である。
一方、上述の第３実施形態では、ソース領域及びドレイン領域に対するコンタクトが、ゲート電極２４の横に来ないので（ゲート電極が下にあるので）、寄生容量が小さいと言える。
【0144】
〔第５実施形態〕
本技術の第５実施形態に係る半導体装置１Ｅは、基本的に上述の第１実施形態に係る半導体装置１Ａと同様の構成になっており、以下の構成が異なっている。
本技術の第５実施形態に係る半導体装置１Ｅは、基本的に上述の第１実施形態に係る半導体装置１Ａと同様の構成になっており、以下の構成が異なっている。
【0145】
即ち、第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２の各々のゲート電極の形状が異なっている。その他の構成は、概ね上述の第１実施形態と同様である。
【0146】
図１３に示すように、この第５実施形態の第１電界効果トランジスタＱ１は、上述の第１実施形態の図２に示すゲート電極１１に替えてゲート電極２６ａを備えている。その他の構成は、概ね上述の第１実施形態の第１電界効果トランジスタＱ１と同様である。
【0147】
また、この第５実施形態の第２電界効果トランジスタＱ２は、上述の第１実施形態の図２に示すゲート電極１６に替えてゲート電極２６ａを備えている。その他の構成は、概ね上述の第２実施形態の電界効果トランジスタＱ２と同様である。
【0148】
図１３に示すように、第１電界効果トランジスタＱ１のゲート電極２６ａは、ゲート絶縁膜１０を介在して、掘り込み部８及び素子形成部６を含む凹凸に沿って蛇行し、この凹凸が反映された凹凸パターンを有する。第２電界効果トランジスタＱ２のゲート電極２６ａは、上述の二次元材料層１４と同様の二次元材料で構成されている。そして、このゲート電極２６ａは、掘り込み部８及び素子形成部６を含む凹凸が反映される膜厚で形成されている。
【0149】
図１３に示すように、第２電界効果トランジスタＱ２のゲート電極２６ｂは、二次元材料層１４及びゲート絶縁膜１５を介在して、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸に沿って蛇行し、この凹凸が反映された凹凸パターンを有する。この第２電界効果トランジスタＱ２のゲート電極２６ｂも、上述の二次元材料層１４と同様の二次元材料で構成されている。そして、このゲート電極２６ｂは、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸が反映される膜厚で形成されている。
【0150】
この第５実施形態に係る半導体装置１Ｅも、薄膜型の第１電界効果トランジスタＱ１と、厚膜型の第２電界効果トランジスタＱ２とを同一の基体２に搭載している。したがって、この第５実施形態に係る半導体装置１Ｅも、上述の第１実施形態に係る半導体装置１Ａと同様に、高集積化を図ることが可能となる。
また、ゲート電極２６ｂが薄いため、第２電界効果トランジスタＱ２の凹部７ａの幅を狭くしてもゲート電極２４を形成できる効果があり、例えば同一面積の中に凹部７ａの数を増やしたり、凹部７ａの数が一定で面積を削減する事が可能である。
また、ゲート電極２６ｂが薄いため、第２電界効果トランジスタＱ２の凹部７ａの幅を狭くしてもゲート電極２４を形成できる効果があり、例えば同一面積の中に凹部７ａの数を増やしたり、凹部７ａの数が一定で面積を削減する事が可能である。
【0151】
〔第６実施形態〕
図１４に示すように、本技術の第６実施形態に係る半導体装置１Ｆは、第１電界効果トランジスタＱ１と、抵抗素子３１とを同一の基体２に搭載している。また、図１４には図示いていないが、この第６実施形態に係る半導体装置１Ｆは、図２に示す第２電界効果トランジスタＱ２も基体２に搭載している。
図１４に示すように、本技術の第６実施形態に係る半導体装置１Ｆは、第１電界効果トランジスタＱ１と、抵抗素子３１とを同一の基体２に搭載している。また、図１４には図示いていないが、この第６実施形態に係る半導体装置１Ｆは、図２に示す第２電界効果トランジスタＱ２も基体２に搭載している。
【0152】
図１４に示すように、抵抗素子３１は、基体２の第２領域２Ｂ（三次元材料層３の第２領域３Ｂ）において、絶縁層７の三次元材料層３とは反対側に設けられている。そして、抵抗素子３１の一端側と他端側には、絶縁層２１に設けられたコンタクト電極２３ｄ及び２３ｅが個別に電気的及び機械的に接続されている。そして、抵抗素子３１は、上述の二次元材料層１４と同様の二次元材料で構成されている。そして、抵抗素子３１は、アナログ回路を構成する回路素子として使用されている。
【0153】
ここで、抵抗素子の材料として、高い抵抗値の材料であれば少ない面積で抵抗素子を形成することができる。半導体層の素子形成領域に設けた半導体領域を抵抗素子（拡散抵抗素子）として使うことにより抵抗値の高い抵抗素子が得られるが、リーク電流の懸念や、フィン型、ＧＡＡ構造などの先端の電界効果トランジスタとの親和性が懸念される。
一方、トランジスタが形成される半導体層よりも上層の多層配線層では金属が使われるが、高い抵抗値を実現し難い。
そこで、この第６実施形態のように、抵抗素子３１を、上述の二次元材料層１４と同様の二次元材料で構成することにより、省面積で高い抵抗値の設定が可能である。
一方、トランジスタが形成される半導体層よりも上層の多層配線層では金属が使われるが、高い抵抗値を実現し難い。
そこで、この第６実施形態のように、抵抗素子３１を、上述の二次元材料層１４と同様の二次元材料で構成することにより、省面積で高い抵抗値の設定が可能である。
【0154】
したがって、この第６実施形態に係る半導体装置１Ｆにおいても、上述の第１実施形態に係る半導体装置１Ａと同様に、高集積化を図ることが可能となる。
特に、アナログ回路では、抵抗値が高い抵抗素子を必要とし、抵抗値の異なる多数の抵抗素子が使用されているため、アナログ回路に使用され、かつ二次元材料で構成された抵抗素子を、デジタル回路に使用される電界効果トランジスタと共に同一の基体に搭載する本技術は有用である。
特に、アナログ回路では、抵抗値が高い抵抗素子を必要とし、抵抗値の異なる多数の抵抗素子が使用されているため、アナログ回路に使用され、かつ二次元材料で構成された抵抗素子を、デジタル回路に使用される電界効果トランジスタと共に同一の基体に搭載する本技術は有用である。
【0155】
〔第７実施形態〕
図１５に示すように、本技術の第６実施形態に係る半導体装置１Ｇは、第１電界効果トランジスタＱ１と、容量素子３２とを同一の基体２に搭載している。また、図１５には図示いていないが、この第７実施形態に係る半導体装置１Ｇは、図２に示す第２電界効果トランジスタＱ２も基体２に搭載している。
図１５に示すように、本技術の第６実施形態に係る半導体装置１Ｇは、第１電界効果トランジスタＱ１と、容量素子３２とを同一の基体２に搭載している。また、図１５には図示いていないが、この第７実施形態に係る半導体装置１Ｇは、図２に示す第２電界効果トランジスタＱ２も基体２に搭載している。
【0156】
図１５に示すように、容量素子３２は、基体２の第２領域２Ｂ（三次元材料層３の第２領域３Ｂ）において、絶縁層７の三次元材料層３とは反対側に設けられている。そして、容量素子３２は、絶縁層７上に、下部電極（第１電極）３３ａと、誘電体膜３３ｃと、上部電極（第２電極）３３ｂとがこの順で積層されたスタック構造になっている。そして、下部電極３３ａ及び上部電極３３ｂの各々の一端側には、絶縁層２１に設けられたコンタクト電極２３ｆ及び２３ｇが個別に電気的及び機械的に接続されている。そして、下部電極３３ａ及び上部電極３３ｂの少なくとも何れか一方は、上述の二次元材料層１４と同様の二次元材料で構成されている。そして、容量素子３２は、アナログ回路を構成する回路素子として使用されている。この第７実施形態では、下部電極３３ａ及び上部電極３３ｂの両方が上述の二次元材料層１４と同様の二次元材料で構成されている。
【0157】
このように、容量素子３２の電極を、上述の二次元材料層１４と同様の二次元材料で構成することにより、省面積で大容量の設定が可能である。
また、フラットな二次元材料電極を使うことにより、第１電界効果トランジスタＱ１のフィン構造より信頼性を高めることができ、また、高誘電体膜に最適な電極材料で、高密度容量を大量に形成できる。
また、フラットな二次元材料電極を使うことにより、第１電界効果トランジスタＱ１のフィン構造より信頼性を高めることができ、また、高誘電体膜に最適な電極材料で、高密度容量を大量に形成できる。
【0158】
したがって、この第７実施形態に係る半導体装置１Ｇにおいても、上述の第１実施形態に係る半導体装置１Ａと同様に、高集積化を図ることが可能となる。
特に、アナログ回路では、大容量の容量素子を必要とし、容量値が異なる多数の抵抗素子が使用されているため、アナログ回路に使用され、かつ二次元材料で構成された容量素子を、デジタル回路に使用される電界効果トランジスタと共に同一の基体に搭載する本技術は有用である。
特に、アナログ回路では、大容量の容量素子を必要とし、容量値が異なる多数の抵抗素子が使用されているため、アナログ回路に使用され、かつ二次元材料で構成された容量素子を、デジタル回路に使用される電界効果トランジスタと共に同一の基体に搭載する本技術は有用である。
【0159】
〔第８実施形態〕
図１６及び図１７に示すように、本技術の第８実施形態に係る半導体装置１Ｈは、三次元材料層３５と、この三次元材料層３５の貫通孔部３６を三次元材料層３５の厚さ方向（Ｚ方向）に貫通する貫通コンタクト電極３７と、三次元材料層３５の厚さ方向において互いに反対側に位置する第１の面部３５ａ及び第２の面部３５ｂのうちの第１の面部３５ａ側に設けられた絶縁層３８と、を備えている。
図１６及び図１７に示すように、本技術の第８実施形態に係る半導体装置１Ｈは、三次元材料層３５と、この三次元材料層３５の貫通孔部３６を三次元材料層３５の厚さ方向（Ｚ方向）に貫通する貫通コンタクト電極３７と、三次元材料層３５の厚さ方向において互いに反対側に位置する第１の面部３５ａ及び第２の面部３５ｂのうちの第１の面部３５ａ側に設けられた絶縁層３８と、を備えている。
【0160】
また、この第８実施形態に係る半導体装置１Ｈは、三次元材料層３５の第１の面部３５ａ側に、二次元材料層１４ａと共に設けられた電界効果トランジスタＱ２ａと、二次元材料層１４ｂと共に設けられた電界効果トランジスタＱ３ａと、備えている。三次元材料層３５は、例えば上述の第１実施形態の三次元材料層３と同様の材料で構成されている。
【0161】
電界効果トランジスタＱ２ａは、上述の第１実施形態の第２電界効果トランジスタＱ２と同様の構成になっている。また、電界効果トランジスタＱ３ａは、上述の第３実施形態の第３電界効果トランジスタＱ３と同様の構成になっている。電界効果トランジスタＱ２ａ及びＱ３ａの各々は、三次元材料層３５よりも上層に設けられ、平面視で三次元材料層３５と重畳している。そして、電界効果トランジスタＱ２ａ及びＱ３ａの各々は、絶縁層３８の中に設けられ、かつ貫通コンタクト電極３７の周囲に配置されている。
【0162】
二次元材料層１４ａは、上述の第１実施形態の二次元材料層１４と同様の構成になっている。また、二次元材料層１４ｂは、上述の第３実施形態の二次元材料層１４と同様の構成になっている。二次元材料層１４ａ及び１４ｂの各々は、三次元材料層３５よりも上層に設けられ、平面視で三次元材料層３５と重畳している。そして、二次元材料層１４ａ及び１４ｂの各々は、絶縁層３８の中に設けられ、かつ貫通コンタクト電極３７の周囲に配置されている。
【0163】
電界効果トランジスタＱ２ａは、上述の第１実施形態の第２電界効果トランジスタＱ２と同様に、チャネル形成部が二次元材料層１４ａに設けられており、この二次元材料層１４ａを含む構成になっている。また、電界効果トランジスタＱ３ａは、上述の第３実施形態の第３電界効果トランジスタＱ３と同様に、チャネル形成部が二次元材料層１４ｂに設けられており、この二次元材料層１４ｂを含む構成になっている。
【0164】
貫通コンタクト電極３７は、三次元材料層３５に設けられた貫通孔部３６を三次元材料層３５の厚さ方向に貫通している。三次元材料層３５の貫通孔部３６と貫通コンタクト電極３７との間には絶縁層３８が介在されており、この絶縁層３８を介在して三次元材料層３５と貫通コンタクト電極３７とが電気的に絶縁分離されている。
【0165】
ここで、製造プロセスにおいて、三次元材料層３５を貫通する貫通コンタクト電極３７を形成し、常温に戻したとき、三次元材料層３５と貫通コンタクト電極３７との線膨張係数の差に起因する応力ひずみが三次元材料層３５に生じる。この応力ひずみが生じた領域にトランジスタを配置した場合、ピエゾ効果によりトランジスタの特性が不安定になることから、貫通コンタクト電極３７の周囲の三次元材料層３５にトランジスタを配置してはいけないキープアウトゾーン（非配置領域）３９が設定される。
【0166】
しかしながら、電界効果トランジスタＱ２ａは、平面視で三次元材料層３５と重畳する二次元材料層１４ａに設けられている。また、電界効果トランジスタＱ３ａも、平面視で三次元材料層３５と重畳する二次元材料層１４ｂに設けられている。このため、図１６及び図１７に示すように、平面視で三次元材料層３５のキープアウトゾーン３９に電界効果トランジスタＱ２ａ及びＱ３ａを配置することができ、三次元材料層３５の占有面積を有効活用することができる。したがって、この第８実施形態に係る半導体装置１Ｈによれば、高集積化を図ることが可能となる。
これは、電界効果トランジスタＱ２ａ及びＱ３ａが三次元材料層３５中に形成されないので、貫通コンタクト電極３７の機械的ストレスの影響が最小であることにより可能となる。
これは、電界効果トランジスタＱ２ａ及びＱ３ａが三次元材料層３５中に形成されないので、貫通コンタクト電極３７の機械的ストレスの影響が最小であることにより可能となる。
【0167】
この第８実施形態では、平面視でのキープアウトゾーン３９に配置する素子として電界効果トランジスタについて説明したが、平面でのキープアウトゾーン３９には、トランジスタの他に、抵抗素子、容量素子、インダクタなどの受動素子も配置することができる。
【0168】
なお、上述の第１実施形態から第７実施形態では、第１トランジスタとして、フィン型の第１電界効果トランジスタＱ１を用いた場合について説明した。しかしながら、本技術は、フィン型の第１電界効トランジスタＱ１に限定されるものではない。例えば、第１トランジスタとして、ＧＡＡ構造、ナノ・シート（Nano Sheet）構造、ナノ・フロック（Nano Frok）構造などの他の電界効果トランジスタを用いた場合にも本技術を適用することができる。
【0169】
また、第１トランジスタとして、例えばバイポーラトランジスタなどの電流駆動型のトランジスタを用いる場合にも本技術を適用することができる。
【0170】
また、アナログ回路に使用される受動素子としてインダクタを搭載する場合にも本技術を適用することができる。
【0171】
〔第９実施形態〕
本技術（本開示に係る技術）は、いわゆる「物のインターネット」であるＩｏＴ（Internet of things）と呼ばれる技術へ応用可能である。ＩｏＴとは、「物」であるＩｏＴデバイス９１００が、他のＩｏＴデバイス９００３、インターネット、クラウド９００５などに接続され、情報交換することにより相互に制御する仕組みである。ＩｏＴは、農業、家、自動車、製造、流通、エネルギー、など様々な産業に利用できる。
本技術（本開示に係る技術）は、いわゆる「物のインターネット」であるＩｏＴ（Internet of things）と呼ばれる技術へ応用可能である。ＩｏＴとは、「物」であるＩｏＴデバイス９１００が、他のＩｏＴデバイス９００３、インターネット、クラウド９００５などに接続され、情報交換することにより相互に制御する仕組みである。ＩｏＴは、農業、家、自動車、製造、流通、エネルギー、など様々な産業に利用できる。
【0172】
図１８は、本技術が適用され得るＩｏＴシステム９０００の概略的な構成の一例を示す図である。ＩｏＴデバイス９００１には、温度センサー、湿度センサー、照度センサー、加速度センサー、距離センサー、画像センサー、ガスセンサー、人感センサーなどの各種センサーなどが含まれる。また、ＩｏＴデバイス９００１には、スマートフォン、携帯電話、ウェアラブル端末、ゲーム機器などの端末を含めてもよい。ＩｏＴデバイス９００１は、ＡＣ電源、ＤＣ電源、電池、非接触給電、いわゆるエナジーハーベストなどにより給電される。ＩｏＴデバイス９００１は、有線、無線、近接無線通信などにより通信することができる。通信方式は３Ｇ／ＬＴＥ（登録商標）、Ｗｉ－Ｆｉ（登録商標）、ＩＥＥＥ８０２．１５．４、Ｂｌｕｅｔｏｏｔｈ（登録商標）、Ｚｉｇｂｅｅ（登録商標）、Ｚ－Ｗａｖｅなどが好適に用いられる。ＩｏＴデバイス９００１は、これらの通信手段の複数を切り替えて通信してもよい。
【0173】
ＩｏＴデバイス９００１は、１対１、星状、ツリー状、メッシュ状のネットワークを形成してもよい。ＩｏＴデバイス９００１は、直接に、またはゲートウエイ９００２を通して、外部のクラウド９００５に接続してもよい。ＩｏＴデバイス９００１には、ＩＰｖ４、ＩＰｖ６、６ＬｏＷＰＡＮなどによって、アドレスが付与される。ＩｏＴデバイス９００１から収集されたデータは、他のＩｏＴデバイス９００３、サーバ９００４、クラウド９００５などに送信される。ＩｏＴデバイス９００１からデータを送信するタイミングや頻度は好適に調整され、データを圧縮して送信してもよい。このようなデータはそのまま利用してもよく、統計解析、機械学習、データマイニング、クラスタ分析、判別分析、組み合わせ分析、時系列分析など様々な手段でデータをコンピュータ９００８で分析してもよい。このようなデータを利用することにより、コントロール、警告、監視、可視化、自動化、最適化、など様々なサービスを提供することができる。
【0174】
本技術は、家に関するデバイス、サービスにも応用可能である。家におけるＩｏＴデバイス９００１には、洗濯機、乾燥機、ドライヤ、電子レンジ、食洗機、冷蔵庫、オーブン、炊飯器、調理器具、ガス器具、火災報知器、サーモスタット、エアコン、テレビ、レコーダ、オーディオ、照明機器、温水器、給湯器、掃除機、扇風機、空気清浄器、セキュリティカメラ、錠、扉・シャッター開閉装置、スプリンクラー、トイレ、温度計、体重計、血圧計などが含まれる。さらにＩｏＴデバイス９００１には、太陽電池、燃料電池、蓄電池、ガスメータ、電力メータ、分電盤を含んでもよい。
【0175】
家におけるＩｏＴデバイス９００１の通信方式は、低消費電力タイプの通信方式が望ましい。また、ＩｏＴデバイス９００１は屋内ではＷｉ－Ｆｉ、屋外では３Ｇ／ＬＴＥ（登録商標）により通信するようにしてもよい。クラウド９００５上にＩｏＴデバイス制御用の外部サーバ９００６を設置し、ＩｏＴデバイス９００１を制御してもよい。ＩｏＴデバイス９００１は、家庭機器の状況、温度、湿度、電力使用量、家屋内外の人・動物の存否などのデータを送信する。家庭機器から送信されたデータは、クラウド９００５を通じて、外部サーバ９００６に蓄積される。このようなデータに基づき、新たなサービスが提供される。このようなＩｏＴデバイス９００１は、音声認識技術を利用することにより、音声によりコントロールすることができる。
【0176】
また、各種家庭機器からテレビに情報を直接送付することにより、各種家庭機器の状態を可視化することができる。さらには、各種センサーが居住者の有無を判断し、データを空調機、照明などに送付することで、それらの電源をオン・オフすることができる。さらには、各種家庭機器に供えられたディスプレイにインターネットを通じて広告を表示することができる。
また、ＩｏＴデバイスでは低消費電力に最適なトランジスタが好ましく、例えば二次元材料を使ったトンネリングＦＥＴを厚膜型の第２電界効果トランジスタＱ２として形成することで、より低い電圧で動作が可能となる。
また、ＩｏＴデバイスでは低消費電力に最適なトランジスタが好ましく、例えば二次元材料を使ったトンネリングＦＥＴを厚膜型の第２電界効果トランジスタＱ２として形成することで、より低い電圧で動作が可能となる。
【0177】
以上、本技術が適用され得るＩｏＴシステム９０００の一例について説明した。本技術は、以上説明した構成のうち、種々のデバイス間を通信するための受信装置に好適に適用され得る。
【0178】
なお、本技術は、上記の応用だけでは無く、例えば、高周波数を用いる種々の通信において応用することが可能である。例えば、上記のように家の中だけでは無く、工場等の産業における通信に用いることもできる。また、例えば、移動体に搭載し、通信を行うデバイスに実装されてもよい。これらに限られず、種々の応用において実装することが可能である。
【0179】
なお、本技術は、以下のような構成としてもよい。
（１）
三次元材料層と、
前記三次元材料層を含む第１トランジスタと、
二次元材料層と、
前記二次元材料層を含む第２トランジスタと、
を備え、
前記第１トランジスタと前記第２トランジスタとが同一の基体に設けられている、半導体装置。
（２）
前記第１トランジスタは、ゲート絶縁膜を介在して前記三次元材料層と互いに隣り合って設けられたゲート電極を有する電界効果トランジスタであり、
前記第２トランジスタは、ゲート絶縁膜を介在して前記二次元材料層と互いに隣り合って設けられたゲート電極を有する電界効果トランジスタであり、
前記第２トランジスタの前記ゲート絶縁膜の膜厚は、前記第１トランジスタの前記ゲート絶縁膜の膜厚よりも厚い、上記（１）に記載の半導体装置。
（３）
前記二次元材料層は、前記三次元材料層よりもバンドギャップが大きい、上記（１）又は（２）に記載の半導体装置。
（４）
前記三次元材料層は、ベース部と、前記ベース部から突出し、かつ所定の間隔を空けて並列に複数配置された素子形成部と、を含み、
前記第１トランジスタの前記ゲート絶縁膜及び前記ゲート電極は、複数の前記素子形成部の各々の上面部及び側面部に亘って設けられている、上記（２）又は（３）に記載の半導体装置。
（５）
前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記二次元材料層と、前記第２トランジスタの前記ゲート絶縁膜とは、前記絶縁層に設けられた凹部及び凸部を含む凹凸面に沿って蛇行している、上記（２）又は（３）に記載の半導体装置。
（６）
前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記二次元材料層と、前記第２トランジスタの前記ゲート絶縁膜とは、前記三次元材料層に設けられた凹部及び凸部を含む凹凸面に沿って蛇行している、上記（２）又は（３）に記載の半導体装置。
（７）
前記三次元材料層の前記凸部は、基準電位が印加される、上記（６）に記載の半導体装置。
（８）
前記三次元材料層と前記二次元材料層との間の前記絶縁層の膜厚は、１０ｎｍ以上である、上記（６）又は（７）に記載の半導体装置。
（９）
前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記二次元材料層は、前記第２トランジスタの前記ゲート絶縁膜を介在して前記第２トランジスタの前記ゲート電極よりも上層に設けられている、上記（２）に記載の半導体装置。
（１０）
前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記第２トランジスタの前記ゲート絶縁膜及び前記ゲート電極は、前記二次元材料層よりも上層に設けられている、上記（２）から（９）の何れかに記載の半導体装置。
（１１）
前記第１及び第２トランジスタの各々のゲート電極は、二次元材料で構成されている、上記（２）に記載の半導体装置。
（１２）
前記三次元材料層は、Ｓｉ、Ｇｅ、ＳｉＧｅの何れかの材料層である、上記（１）から（１１）の何れかに記載の半導体装置。
（１３）
前記二次元材料層は、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＷＳ２、ＷＳｅ２、ＷＴｅ２、ＺｒＳ２、ＺｒＳｅ２、ＺｅＴｅ２、ＨｆＳｅ２、ＨｆＴｅ２、Ｇｒａｐｈｅｎｅ又はＰｈｏｓｐｈｅｒｅｎｅの何れかの二次元材料を含む、上記（１）から（１２）の何れかに記載の半導体装置。
（１４）
前記第１トランジスタを含むデジタル回路と、前記第２トランジスタを含むアナログ回路とを更に備えている、上記（１）から（１３）の何れかに記載の半導体装置。
（１）
三次元材料層と、
前記三次元材料層を含む第１トランジスタと、
二次元材料層と、
前記二次元材料層を含む第２トランジスタと、
を備え、
前記第１トランジスタと前記第２トランジスタとが同一の基体に設けられている、半導体装置。
（２）
前記第１トランジスタは、ゲート絶縁膜を介在して前記三次元材料層と互いに隣り合って設けられたゲート電極を有する電界効果トランジスタであり、
前記第２トランジスタは、ゲート絶縁膜を介在して前記二次元材料層と互いに隣り合って設けられたゲート電極を有する電界効果トランジスタであり、
前記第２トランジスタの前記ゲート絶縁膜の膜厚は、前記第１トランジスタの前記ゲート絶縁膜の膜厚よりも厚い、上記（１）に記載の半導体装置。
（３）
前記二次元材料層は、前記三次元材料層よりもバンドギャップが大きい、上記（１）又は（２）に記載の半導体装置。
（４）
前記三次元材料層は、ベース部と、前記ベース部から突出し、かつ所定の間隔を空けて並列に複数配置された素子形成部と、を含み、
前記第１トランジスタの前記ゲート絶縁膜及び前記ゲート電極は、複数の前記素子形成部の各々の上面部及び側面部に亘って設けられている、上記（２）又は（３）に記載の半導体装置。
（５）
前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記二次元材料層と、前記第２トランジスタの前記ゲート絶縁膜とは、前記絶縁層に設けられた凹部及び凸部を含む凹凸面に沿って蛇行している、上記（２）又は（３）に記載の半導体装置。
（６）
前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記二次元材料層と、前記第２トランジスタの前記ゲート絶縁膜とは、前記三次元材料層に設けられた凹部及び凸部を含む凹凸面に沿って蛇行している、上記（２）又は（３）に記載の半導体装置。
（７）
前記三次元材料層の前記凸部は、基準電位が印加される、上記（６）に記載の半導体装置。
（８）
前記三次元材料層と前記二次元材料層との間の前記絶縁層の膜厚は、１０ｎｍ以上である、上記（６）又は（７）に記載の半導体装置。
（９）
前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記二次元材料層は、前記第２トランジスタの前記ゲート絶縁膜を介在して前記第２トランジスタの前記ゲート電極よりも上層に設けられている、上記（２）に記載の半導体装置。
（１０）
前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記第２トランジスタの前記ゲート絶縁膜及び前記ゲート電極は、前記二次元材料層よりも上層に設けられている、上記（２）から（９）の何れかに記載の半導体装置。
（１１）
前記第１及び第２トランジスタの各々のゲート電極は、二次元材料で構成されている、上記（２）に記載の半導体装置。
（１２）
前記三次元材料層は、Ｓｉ、Ｇｅ、ＳｉＧｅの何れかの材料層である、上記（１）から（１１）の何れかに記載の半導体装置。
（１３）
前記二次元材料層は、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＷＳ２、ＷＳｅ２、ＷＴｅ２、ＺｒＳ２、ＺｒＳｅ２、ＺｅＴｅ２、ＨｆＳｅ２、ＨｆＴｅ２、Ｇｒａｐｈｅｎｅ又はＰｈｏｓｐｈｅｒｅｎｅの何れかの二次元材料を含む、上記（１）から（１２）の何れかに記載の半導体装置。
（１４）
前記第１トランジスタを含むデジタル回路と、前記第２トランジスタを含むアナログ回路とを更に備えている、上記（１）から（１３）の何れかに記載の半導体装置。
【0180】
本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【0181】
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ 半導体装置
２ 基体
２Ａ 第１領域
２Ｂ 第２領域
３ 三次元材料層
３Ａ 第１領域
３Ｂ 第２領域
４ａ，４ｂ ウエル領域
５ ベース部
６ フィン部
６ａ 上面部
６ｂ１，６ｂ２，６ｂ３，６ｂ４ 側面部
７ 絶縁層
８ 掘り込み部
１０ ゲート絶縁膜
１１ ゲート電極
１１ａ 頭部
１１ｂ 脚部
１２ａ，１２ｂ 主電極領域
１３ チャネル形成部
１４，１４ａ，１４ｂ 二次元材料層
１５ ゲート絶縁膜
１６ ゲート電極
１６ａ 頭部
１６ｂ 脚部
１７ａ，１７ｂ 主電極領域
１８ チャネル形成部
２０ 多層配線層
２１，２１ａ 絶縁層
２２ａ，２２ｂ，２２ｃ コンタクト電極
２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ，２３ｇ コンタクト電極
２４ ゲート電極
２５ ゲート絶縁膜
２６ａ，２６ｂ ゲート電極
３１ 抵抗素子
３２ 容量素子
３３ａ 下部電極
３３ｂ 上部電極
３３ｃ 誘電体膜
３５ 三次元材料層
３５ａ 第１の面部
３５ｂ 第２の面部
３６ 貫通孔部
３７ 貫通コンタクト電極
３８ 絶縁層
３９ キープアウトゾーン
Ｑ１ 第１電界効果トランジスタ（第１トランジスタ）
Ｑ２ 第２電界効果トランジスタ（第２トランジスタ）
Ｑ２ａ 電界効果トランジスタ
Ｑ３ 第３電界効果トランジスタ（第２トランジスタ）
Ｑ３ａ 電界効果トランジスタ
Ｑ４ 第４電界効果トランジスタ（第２トランジスタ）
Ｒｖ１ 基準電位
２ 基体
２Ａ 第１領域
２Ｂ 第２領域
３ 三次元材料層
３Ａ 第１領域
３Ｂ 第２領域
４ａ，４ｂ ウエル領域
５ ベース部
６ フィン部
６ａ 上面部
６ｂ１，６ｂ２，６ｂ３，６ｂ４ 側面部
７ 絶縁層
８ 掘り込み部
１０ ゲート絶縁膜
１１ ゲート電極
１１ａ 頭部
１１ｂ 脚部
１２ａ，１２ｂ 主電極領域
１３ チャネル形成部
１４，１４ａ，１４ｂ 二次元材料層
１５ ゲート絶縁膜
１６ ゲート電極
１６ａ 頭部
１６ｂ 脚部
１７ａ，１７ｂ 主電極領域
１８ チャネル形成部
２０ 多層配線層
２１，２１ａ 絶縁層
２２ａ，２２ｂ，２２ｃ コンタクト電極
２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ，２３ｇ コンタクト電極
２４ ゲート電極
２５ ゲート絶縁膜
２６ａ，２６ｂ ゲート電極
３１ 抵抗素子
３２ 容量素子
３３ａ 下部電極
３３ｂ 上部電極
３３ｃ 誘電体膜
３５ 三次元材料層
３５ａ 第１の面部
３５ｂ 第２の面部
３６ 貫通孔部
３７ 貫通コンタクト電極
３８ 絶縁層
３９ キープアウトゾーン
Ｑ１ 第１電界効果トランジスタ（第１トランジスタ）
Ｑ２ 第２電界効果トランジスタ（第２トランジスタ）
Ｑ２ａ 電界効果トランジスタ
Ｑ３ 第３電界効果トランジスタ（第２トランジスタ）
Ｑ３ａ 電界効果トランジスタ
Ｑ４ 第４電界効果トランジスタ（第２トランジスタ）
Ｒｖ１ 基準電位
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図5I】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】