特開 2024-34521 情報処理装置及びメモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024034521

(43)【公開日】2024-03-13

(54)【発明の名称】情報処理装置及びメモリシステム

(51)【国際特許分類】

   G11C 16/26 20060101AFI20240306BHJP

   G06G 7/16 20060101ALI20240306BHJP

   G11C 16/04 20060101ALI20240306BHJP

   G11C 11/54 20060101ALI20240306BHJP

   H01L 21/336 20060101ALI20240306BHJP

   H10B 41/00 20230101ALI20240306BHJP

   H10B 43/00 20230101ALI20240306BHJP

   G06N 3/063 20230101ALI20240306BHJP

【ＦＩ】

G11C16/26

G06G7/16 510

G11C16/04 170

G11C11/54

H01L29/78 371

H01L27/11517

H01L27/11563

G06N3/063

【審査請求】未請求

【請求項の数】17

【出願形態】ＯＬ

(21)【出願番号】P 2022138790

(22)【出願日】2022-08-31

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100103263

【弁理士】

【氏名又は名称】川崎 康

(72)【発明者】

【氏名】川澄 篤

【テーマコード（参考）】

5B225

5F083

5F101

【Ｆターム（参考）】

5B225BA01

5B225BA19

5B225DA01

5B225DA09

5B225EA05

5B225FA05

5F083EP01

5F083EP22

5F083EP76

5F083ER21

5F083ZA21

5F101BA00

5F101BB02

5F101BD34

5F101BE07

5F101BF05

(57)【要約】

【課題】不揮発性メモリを用いて効率よく情報処理を行う。
【解決手段】情報処理装置は、第１トランジスタ及び第２トランジスタを有するストリングと、前記ストリングの一端側に接続される第１配線と、を備える。前記第１トランジスタは、第１データに応じた閾値電圧を有し、前記第２トランジスタのドレイン－ソース間は、第２データに応じた抵抗値を有し、前記ストリングには、前記第１配線との間で、前記第１データ及び前記第２データの積に応じた電流が流れる。
【選択図】図７

【特許請求の範囲】

【請求項1】

第１トランジスタ及びこの第１トランジスタに接続される第２トランジスタを含むストリングと、
前記ストリングの一端側に接続される第１配線と、を備え、
前記第１トランジスタは、第１データに応じた閾値電圧を有し、
前記第２トランジスタのドレイン－ソース間は、第２データに応じた抵抗値を有し、
前記ストリングには、前記第１配線との間で、前記第１データ及び前記第２データの積に応じた電流が流れる、情報処理装置。

【請求項2】

前記ストリングは、前記第１配線に近い側に配置され前記第１トランジスタを含む２以上のトランジスタが互いに接続された第１トランジスタ群と、
前記第１トランジスタ群よりも前記第１配線から遠い側に配置され前記第２トランジスタを含む１以上のトランジスタを含む第２トランジスタ群と、を備える、請求項１に記載の情報処理装置。

【請求項3】

前記第１トランジスタ群内の前記２以上のトランジスタのうち、いずれか一つのトランジスタのゲートには、第１電圧が印加され、残りのトランジスタのゲートには、前記第１電圧よりも高い第２電圧が印加される、請求項２に記載の情報処理装置。

【請求項4】

前記第１電圧は、前記２以上のトランジスタに設定可能な最大閾値電圧よりも高い電圧である、請求項３に記載の情報処理装置。

【請求項5】

前記残りのトランジスタは、オン状態に設定される、請求項３又は４に記載の情報処理装置。

【請求項6】

前記第１トランジスタ群には、前記いずれか一つのトランジスタの閾値電圧と前記第１電圧との電圧差が大きいほど、より多くの電流が流れる、請求項３又は４に記載の情報処理装置。

【請求項7】

前記第１トランジスタ群は、前記第１電圧がゲートに印加されるトランジスタの閾値電圧と前記第１電圧との電圧差に応じた電流を流す、請求項３又は４に記載の情報処理装置。

【請求項8】

前記第１トランジスタ群は、前記第１トランジスタを含み、カスコード接続されたｍ個（ｍは２以上の整数）のトランジスタを備え、
前記ｍ個のトランジスタのそれぞれは、ｍ個の前記第１データのうち、対応する第１データに応じた閾値電圧を有する、請求項３又は４に記載の情報処理装置。

【請求項9】

前記ｍ個のトランジスタのうち、いずれか一つのトランジスタのゲートには前記第１電圧が印加され、残りのトランジスタはオン状態に設定される、請求項８に記載の情報処理装置。

【請求項10】

前記第１トランジスタ群は、前記ｍ個のトランジスタのうち、ゲートに前記第１電圧が印加されるトランジスタの閾値電圧と前記第１電圧との電圧差に応じた電流を流す、請求項９に記載の情報処理装置。

【請求項11】

前記ｍ個のトランジスタのうち、前記第１電圧が印加されるトランジスタはサブスレッショルド領域で動作し、前記第２電圧が印加されるトランジスタは飽和領域で動作する、請求項９に記載の情報処理装置。

【請求項12】

前記第２トランジスタ群は、前記第２トランジスタを含み、カスコード接続されたｎ個（ｎは１以上の整数）のトランジスタを備え、
前記ｎ個のトランジスタのそれぞれのゲートには、対応する前記第２データが印加される、請求項９に記載の情報処理装置。

【請求項13】

前記ｎ個のトランジスタのそれぞれは、対応する前記第２データと前記閾値電圧との電圧差に応じた抵抗値を有する、請求項１２に記載の情報処理装置。

【請求項14】

前記第２トランジスタ群は、前記ｎ個のトランジスタのそれぞれのドレイン－ソース間抵抗を足し合わせた抵抗値を有する、請求項１３に記載の情報処理装置。

【請求項15】

前記ｎ個のトランジスタのそれぞれのゲートには、対応するソース電圧に応じた前記第２データが印加される、請求項１２に記載の情報処理装置。

【請求項16】

前記第１配線にそれぞれの一端が接続される複数の前記ストリングを備え、
前記第１配線には、前記複数のストリングのそれぞれに流れる電流を合わせた電流が流れる、請求項１に記載の情報処理装置。

【請求項17】

不揮発性メモリと、
前記不揮発性メモリに対するデータの書込及び読み出しを制御するコントローラと、を備え、
前記不揮発性メモリは、
互いに接続される複数のトランジスタを有するストリングと、
前記ストリングの一端側に接続される第１配線と、を備え、
前記ストリングは、前記第１配線に近い側に配置される２以上のトランジスタを含む第１トランジスタ群と、前記第１トランジスタ群よりも前記第１配線から遠い側に配置される１以上のトランジスタを含む第２トランジスタ群と、を備え、
前記第１トランジスタ群内の各トランジスタには、対応する第１データに応じた閾値電圧が設定され、
前記第２トランジスタ群内の各トランジスタのゲートには、対応する第２データに応じた電圧が印加され、
前記ストリングに対して、前記第１トランジスタ群内のトランジスタのうち、いずれか一つのトランジスタの閾値電圧に対応する前記第１データと、前記第２トランジスタ群内の各トランジスタのゲートに印加される前記第２データとの積に応じた電流を流す、メモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一実施形態は、情報処理装置及びメモリシステムに関する。

【背景技術】

【0002】

機械学習では、大量の積和演算を含めた情報処理を行う必要がある。例えば、積和演算に用いられる重み係数を半導体メモリに記憶して、ＣＰＵ等が半導体メモリから重み係数を読み出して積和演算を行う場合、重み係数の数が多い場合には、ＣＰＵは頻繁に半導体メモリにアクセスしなければならず、積和演算を高速に行うことができない。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許７０１４３６４号公報

【特許文献2】特表２０２１－５２７８８６号公報

【特許文献3】米国特許１１２７０７６４公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

そこで、本発明の一実施形態では、不揮発性メモリを用いて効率よく情報処理を行うことができる情報処理装置及びメモリシステムを提供するものである。

【課題を解決するための手段】

【0005】

上記の課題を解決するために、本発明の一実施形態によれば、第１トランジスタ及びこの第１トランジスタに接続される第２トランジスタを含むストリングと、
前記ストリングの一端側に接続される第１配線と、を備え、
前記第１トランジスタは、第１データに応じた閾値電圧を有し、
前記第２トランジスタのドレイン－ソース間は、第２データに応じた抵抗値を有し、
前記ストリングには、前記第１配線との間で、前記第１データ及び前記第２データの積に応じた電流が流れる、情報処理装置が提供される。

【図面の簡単な説明】

【0006】

【図1A】通常の半導体メモリの概略構成を示す図。

【図1B】ＣＩＭの概略構成を示す図。

【図2】ＣＩＭの基本構成を示す回路図。

【図3】第１データ及び第２データと、ストリングを流れる電流との関係を示す図。

【図4】特定のトランジスタの閾値電圧とゲート電圧との関係を説明する図。

【図5A】第１データと第２データをそれぞれ４値にした例を示す図。

【図5B】第１データＫに対応する４ビットデータと、第２データに対応する４ビットデータとの内積の演算結果を示す図。

【図6】オーバードライブ電圧と内積値との関係をプロットした図。

【図7】第１の実施形態による情報処理装置の主要部の回路図。

【図8】図７のストリングの等価回路図。

【図9】オーバードライブ電圧とトランジスタのドレイン－ソース間電流との関係を表す曲線を示す図。

【図10】特定のトランジスタのゲートに印加するオーバードライブ電圧と、ストリングを流れる電流との関係が理想的な場合の特性を示す図。

【図11】オーバードライブ電圧とストリングを流れる電流との関係が理想的でない特性を示す図。

【図12】第２の実施形態による情報処理装置を備えるメモリシステムの概略構成を示すブロック図。

【発明を実施するための形態】

【0007】

以下、図面を参照して、情報処理装置及びメモリシステムの実施形態について説明する。以下では、情報処理装置及びメモリシステムの主要な構成部分を中心に説明するが、情報処理装置及びメモリシステムには、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

【0008】

本実施形態による情報処理装置及びメモリシステムは、半導体メモリの内部で、積和演算等の情報処理を行うことを特徴とする。以下では、ＮＡＮＤ型フラッシュメモリを用いて、積和演算等の情報処理を行う例を主に説明するが、本実施形態による情報処理装置及びメモリシステムで使用される半導体メモリは、必ずしもＮＡＮＤ型フラッシュメモリに限定されるものではない。

【0009】

図１Ａは通常の半導体メモリ１の概略構成を示す図である。図１Ａの半導体メモリ１は、メモリ領域が縦横２つずつの計４つのプレーンＰＬ１～ＰＬ４を有する例を示している。各プレーンＰＬ１～ＰＬ４は横方向に延びる複数のブロックＢＬＫを有し、ブロックＢＬＫを単位としてデータの読出しと書き込みが行われる。具体的には、複数本のワード線ＷＬのうち、いずれか１本のワード線ＷＬが選択されて、このワード線ＷＬに接続された複数のメモリセルに対して、複数のビット線ＢＬを介して同時にデータの書き込み又は読出しを行う。

【0010】

図１ＢはＣＩＭ（Computer In Memory）２の概略構成を示す図である。図１Ｂに示すＣＩＭ２は、図１Ａと同様に４つのプレーンＰＬ１～ＰＬ４を有する。ＣＩＭ２では、複数本のワード線ＷＬが同時に選択される。これにより、読み出し時には、１本のビット線ＢＬに接続される複数のメモリセルからのデータが同時に読み出されて、このビット線ＢＬ上で論理演算が行われる。

【0011】

このように、ＣＩＭ２は、通常の半導体メモリと異なり、複数のワード線ＷＬを同時に選択して、ビット線ＢＬ上で論理演算を行うため、複数のメモリセルに記憶されたデータを複数回にわたって読み出してＣＰＵに転送し、ＣＰＵで論理演算を行う場合と比べて、高速に論理演算を含む情報処理を行うことができる。

【0012】

図２はＣＩＭ２の基本構成を示す回路図である。図２のＣＩＭ２は、例えばＮＡＮＤ型フラッシュメモリに類似する構成を有する。より具体的には、図２のＣＩＭ２は、ビット線ＢＬに接続された複数のストリング３を備えている。各ストリング３は、カスコード接続された複数のメモリセルトランジスタ４を有する。ここで、カスコード接続される、とは直列に接続されることをも意味するものとする。また、以下では、メモリセルトランジスタ４を単にトランジスタ４と呼ぶことがある。

【0013】

ストリング３を構成する各トランジスタ４には、対応する第１データＫに応じた閾値電圧が設定される。第１データＫは、ストリング３を構成するトランジスタ４ごとに、例えば０又は１の２値を取ることができる。第１データＫが１のときは、対応するトランジスタ４の閾値電圧を低い状態にする。第１データＫが０のときは、対応するトランジスタ４の閾値電圧を高くする。各トランジスタ４のゲートには、ワード線ＷＬを介して第２データＱが入力される。

【0014】

各ストリング３内の複数のトランジスタ４のうち、いずれか一つ（以下、特定のトランジスタ４ａと呼ぶ）が第１データＫと第２データＱとの論理演算に用いられ、他のすべてのトランジスタ４ｂはオン状態に設定される。具体的には、トランジスタ４ａの閾値電圧よりも電圧レベルがはるかに高い電圧（以下、Ｖread電圧と呼ぶ）を各トランジスタ４ｂのゲートに供給することで、トランジスタ４ｂはオン状態に設定される。Ｖread電圧は、トランジスタ４ａ、４ｂに設定可能な最大閾値電圧よりもはるかに高いため、Ｖread電圧がゲートに印加されたトランジスタ４ｂは、トランジスタ４ｂの閾値電圧によらずに、オン状態になる。

【0015】

図３は第１データＫ及び第２データＱと、ストリング３を流れる電流との関係を示す図である。図３では、第１データＫと第２データＱがそれぞれ０又は１を取る例を示す。第１データＫ＝１は特定のトランジスタ４ａの閾値電圧が低いことを示し、第１データＫ＝０は特定のトランジスタ４ａの閾値電圧が高いことを示す。第２データＱ＝０は特定のトランジスタ４ａのゲート電圧Ｖcgrが低いことを示し、第２データＱ＝１は特定のトランジスタ４ａのゲート電圧Ｖcgrが高いことを示す。また、図３では、ストリング３に電流が流れる状態を１、ストリング３に電流が流れない状態を０としている。

【0016】

図３に示すように、第１データＫ＝１（Ｌ）で、かつ第２データＱ＝１（Ｈ）のときのみ、ストリング３に電流が流れる。

【0017】

図４は、特定のトランジスタ４ａの閾値電圧とゲート電圧との関係を説明する図である。ゲート電圧Ｖcgrが閾値電圧より高いときに、特定のトランジスタ４ａすなわちストリング３に電流が流れるため、Ｋ＝１になる一方、特定のトランジスタ４ａの閾値電圧が上昇すると、特定のトランジスタ４ａすなわちストリング３には電流は流れない。

【0018】

図３におけるストリング３を流れる電流は、第１データＫ＝０のときを０、Ｋ＝１のときを１とする２ビットデータと、第２データＱ＝０のときを０、Ｑ＝１のときを１とする２ビットデータとの間で内積演算を行った結果と等価である。

【0019】

図２に示すように、ビット線ＢＬには、複数のストリング３が接続されており、各ストリング３に電流が流れるか否かは、各ストリング３での第１データＫと第２データＱとの論理演算により決定される。電流が流れるストリング３の数が多いほど、ビット線ＢＬにより多くの電流が流れて、ビット線ＢＬの電位はより低下する。よって、ビット線ＢＬの電圧レベルは、複数のストリング３での論理演算結果を反映させた値になる。

【0020】

図２乃至図４では、第１データＫと第２データＱがいずれも２値データの例を示したが、最近のＮＡＮＤ型フラッシュメモリでは、メモリセルに多値データを記憶できることから、第１データＫと第２データＱを３値以上の多値データにすることもできる。

【0021】

図５Ａは、第１データＫと第２データＱをそれぞれ４値にした例を示す図である。以下では、ストリング３内の特定のトランジスタ４ａの閾値電圧とゲート電圧との電圧差をオーバードライブ電圧と呼ぶ。図５Ａは、第１データＫ、第２データＱ、及びオーバードライブ電圧の関係を示している。図５Ａでは、特定のトランジスタ４ａのゲート電圧が閾値電圧より高い場合を正の値、ゲート電圧が閾値電圧より低い場合を負の値にしている。図５Ａに示すように、オーバードライブ電圧は、３、２、１、０、－１、－２、－３の７通りを取りうる。

【0022】

図５Ｂは、第１データＫに対応する４ビットデータと、第２データＱに対応する４ビットデータとの内積の演算結果を示す図である。図５Ｂに示すように、内積値は９、６、４、３、２、１、０の７通りを取りうる。内積値は、ストリング３に流れる電流に比例する値である。

【0023】

図５Ａと図５Ｂからわかるように、オーバードライブ電圧が大きいほど、内積値は大きくなる。また、オーバードライブ電圧が負の値になると、その絶対値にかかわらず、内積値はゼロになる。これは、オーバードライブ電圧が負の値のときは、ビット線に電流が流れず、ビット線の電位も低下しないことを意味する。また、オーバードライブ電圧が同じ値であっても、内積値が異なる場合がある。

【0024】

図６はオーバードライブ電圧と内積値との関係をプロットした図である。図示のように、オーバードライブ電圧が１のときに、ゼロ以外の２つの内積値を取りうる。このため、内積値がゼロ以外のすべてのプロットを通過する曲線を生成するのは不可能である。

【0025】

図６の結果からわかるように、図２の構成のＣＩＭ２では、ビット線を流れる電流からは、第１データＫと第２データＱを特定できない場合がある。また、ストリング３を構成するトランジスタ４ａ、４ｂの閾値電圧及びゲート電圧は、製造ばらつき等により変動するため、ストリング３を流れる電流も変動する。ストリング３を流れる電流が変動すると、その電流から第１データＫと第２データＱを特定するのはさらに困難になる。

【0026】

このように、図２の構成のストリング３では、ストリング３に流れる電流から第１データＫと第２データＱを特定できないという問題がある。これに対して、以下に説明する第１の実施形態による情報処理装置１０では、ストリング３に流れる電流から第１データＫと第２データＱを特定できることを特徴とする。

【0027】

（第１の実施形態）
図７は第１の実施形態による情報処理装置１０の主要部の回路図である。本実施形態による情報処理装置１０は、図２と同様に、１本のビット線ＢＬに接続される複数のストリング１１を備えている。図７の各ストリング１１の構成は、図２のストリング３の構成とは異なっている。図７の情報処理装置１０は、第１データＫと第２データＱとの積に応じた電流をビット線ＢＬからストリング１１に流すことを特徴とする。第１データＫと第２データＱ２は、２値データでもよいし、３値以上の多値データでもよい。本明細書では、第１データＫをキー（key）、第２データＱをクエリ（Query）と呼ぶことがある。

【0028】

１本のビット線ＢＬに複数のストリング１１が接続されており、各ストリング１１には、上述したように第１データＫと第２データＱとの積に応じた電流が流れる。よって、ビット線ＢＬには、複数のストリング１１に流れる電流を合算した電流が流れ、ビット線ＢＬから各ストリング１１に流れ込む電流が多いほど、ビット線ＢＬの電位がより低下する。したがって、ビット線ＢＬの電位により、第１データＫと第２データＱを特定することができる。

【0029】

図７のストリング１１は、カスコード接続された複数のメモリセルトランジスタを有する。以下では、メモリセルトランジスタを単にトランジスタと呼ぶ。ストリング１１を構成する複数のトランジスタは、第１トランジスタ群１２と第２トランジスタ群１３とに分けられる。第１トランジスタ群１２は、ビット線ＢＬに近い側に配置される２以上のトランジスタを含む。第２トランジスタ群１３は、第１トランジスタ群１２よりもビット線ＢＬから遠い側に配置される１以上のトランジスタを含む。

【0030】

第１トランジスタ群１２内のトランジスタ１２ａ、１２ｂには、対応する第１データＫに応じた閾値電圧が設定される。第２トランジスタ群１３内の各トランジスタ１３ａのゲートには、対応する第２データＱに応じた電圧が印加される。第１データＫは、第１トランジスタ群１２内のトランジスタ１２ａ、１２ｂの数だけ設けられる。第２データＱは、例えば第２トランジスタ１３ａの数だけ設けられる。

【0031】

ストリング１１を構成する第１トランジスタ群１２内のトランジスタ１２ａ、１２ｂのゲートと第２トランジスタ群１３内の各トランジスタ１３ａのゲートには、それぞれ異なるワード線ＷＬが接続されている。第１トランジスタ群１２内のいずれか一つのトランジスタ１２ａのゲートに印加される第１電圧Ｖcgrは、対応するワード線ＷＬを介して供給される。また、第２トランジスタ群１３内の各トランジスタ１３ａのゲートに印加される第２データＱは、対応するワード線ＷＬを介して供給される。

【0032】

ストリング１１は、第１トランジスタ群１２内のトランジスタ１２ａ、１２ｂのうち、いずれか一つのトランジスタ１２ａの閾値電圧に応じた第１データＫと、第２トランジスタ群１３内の各トランジスタ１３ａのゲートに印加される第２データＱとの積に応じた電流を流す。

【0033】

より詳細には、第１トランジスタ群１２内のいずれか一つのトランジスタ１２ａのゲートには、第１電圧Ｖcgrが印加され、残りのすべてのトランジスタ１２ｂのゲートには、第１電圧Ｖcgrよりも電圧レベルが高い第２電圧Ｖreadが印加される。第１電圧Ｖcgrは、トランジスタ１２ａに設定可能な最大の閾値電圧よりも高い電圧である。第１電圧Ｖcgrと閾値電圧との電圧差がオーバードライブ電圧になる。トランジスタ１２ａのドレイン－ソース間には、オーバードライブ電圧に応じた電流が流れる。より詳細には、オーバードライブ電圧が大きいほど、トランジスタ１２ａのドレイン－ソース間の電流は大きくなる。

【0034】

第１トランジスタ群１２内の残りのすべてのトランジスタ１２ｂは、オン状態で動作するように、各ゲートに第２電圧Ｖreadが印加される。よって、第２電圧Ｖreadは、第１電圧Ｖcgrよりもかなり高い電圧レベルの電圧である。

【0035】

第２トランジスタ群１３内のすべてのトランジスタ１３ａには、同一の閾値電圧が設定される。第２トランジスタ群１３内の各トランジスタ１３ａのゲートには、対応する第２データＱが入力される。これにより、第２トランジスタ群１３は、第２データＱに応じた抵抗値を有する。

【0036】

より詳細には、図７のストリング１１内の第１トランジスタ群１２は、カスコード接続されたｍ個（ｍは２以上の任意の整数）のトランジスタ１２ａ、１２ｂを有する。ｍ個のトランジスタ１２ａ、１２ｂのそれぞれには、ｍ個の第１データＫのうち、対応する第１データＫに応じた閾値電圧が設定される。

【0037】

ｍ個のトランジスタ１２ａ、１２ｂのうち、いずれか一つのトランジスタ１２ａのゲートには第１電圧Ｖcgrが印加され、残りのすべてのトランジスタ１２ｂのゲートには第２電圧Ｖreadが印加される。

【0038】

第１トランジスタ群１２には、ｍ個のトランジスタ１２ａ、１２ｂのうち、ゲートに第１電圧Ｖcgrが印加されるトランジスタ１２ａの閾値電圧と第１電圧Ｖcgrとの電圧差であるオーバードライブ電圧に応じた電流が流れる。ｍ個のトランジスタ１２ａ、１２ｂのうち、ゲートに第１電圧Ｖcgrが印加されるトランジスタ１２ａはサブスレッショルド領域で動作し、ゲートに第２電圧Ｖreadが印加されるトランジスタ１２ｂは飽和領域で動作する。

【0039】

第２トランジスタ群１３は、カスコード接続されたｎ個（ｎは１以上の任意の整数）のトランジスタ１３ａを有し、ｎ個のトランジスタ１３ａは、例えば同一の閾値電圧に設定される。ｎ個のトランジスタ１３ａのそれぞれのゲートには、ｎ個の第２データＱのうち、対応する第２データＱが印加される。ｎ個のトランジスタ１３ａのそれぞれは、対応する第２データＱと閾値電圧との電圧差に応じた抵抗値を有する。なお、第２データＱの数と、第２トランジスタ群１３内のトランジスタ１３ａの数とは必ずしも一致していなくてもよい。また、第２トランジスタ群１３内のトランジスタ１３ａの閾値電圧は必ずしも同一でなくてもよい。

【0040】

第２トランジスタ群１３内の各トランジスタ１３ａのドレイン－ソース間抵抗が同一になるように、各トランジスタ１３ａのゲートに第２データＱを印加してもよい。あるいは、第２トランジスタ群１３内の各トランジスタ１３ａのドレイン－ソース間抵抗がそれぞれ異なるように、各トランジスタ１３ａのゲートに第２データＱを印加してもよい。

【0041】

第２トランジスタ群１３内のトランジスタ１３ａが２個以上の場合、各トランジスタ１３ａはカスコード接続されるため、各トランジスタ１３ａのソース電圧はそれぞれ異なる。よって、各トランジスタ１３ａのドレイン－ソース間の抵抗値を設定する際には、各トランジスタ１３ａのソース電圧を考慮に入れる必要がある。より詳細には、第２トランジスタ群１３内に複数のトランジスタ１３ａがカスコード接続されている場合には、第１トランジスタ群１２により近い側のトランジスタ１３ａほど、ソース電圧が高くなるため、ゲート電圧に印加する第２データＱの電圧レベルをより高くする必要がある。

【0042】

ストリング１１を流れる電流Ｉは、以下の式（６）で表される。
Ｉ＝ａ×(Ｋb×Ｑc) …（６）

【0043】

式（６）において、ａは比例係数、Ｋbは第１トランジスタ群１２内のゲートに第１電圧Ｖcgrが印加されるトランジスタ１２ａの閾値電圧を設定するための第１データ、Ｑcは第２トランジスタ群１３内のトランジスタ１３ａのゲートに印加される第２データである。

【0044】

図８は図７のストリング１１の等価回路図である。図８では、第１トランジスタ群１２を一つのトランジスタ１２ａで表し、第２トランジスタ群１３を一つの抵抗Ｒで表している。図８のトランジスタ１２ａは、第１トランジスタ群１２内の複数のトランジスタのうち、ゲートに第１電圧Ｖcgrが印加されるトランジスタ１２ａである。第１トランジスタ群１２内のゲートに第１電圧Ｖcgrが印加されるトランジスタ１２ａ以外の他のトランジスタ１２ｂは、いずれもオン状態に設定されるため、回路動作上は省略することができる。

【0045】

図８の抵抗Ｒは、第２トランジスタ群１３内の１以上のトランジスタ１３ａのソース－ドレイン間抵抗を合わせた抵抗値である。第２トランジスタ群１３内の各トランジスタ１３ａは、対応するゲートに入力する第２データＱと閾値電圧との電圧差に応じたドレイン－ソース間抵抗を有する。よって、第２トランジスタ群１３の全体では、第２トランジスタ群１３内の各トランジスタ１３ａのドレイン－ソース間の抵抗値を合算した抵抗値になる。

【0046】

上述したように、本実施形態では、第１トランジスタ群１２内の第１電圧Ｖcgrがゲートに印加されるトランジスタ１２ａをサブスレッショルド領域で動作させ、かつ第２電圧Ｖreadがゲートに印加されるトランジスタ１２ｂを飽和領域で動作させることを想定している。サブスレッショルド領域は、線形領域と呼ばれることもあり、ゲート電圧に対してドレイン－ソース間電流が線形に変化する領域である。

【0047】

本実施形態では、第１データＫと第２データＱとの積に応じた電流をストリング１１に流して、ビット線ＢＬの電位を変化させる。ストリング１１を構成する各トランジスタの閾値電圧とゲート電圧が変動すると、ストリング１１を流れる電流も変動し、ビット線ＢＬの電位も変動するおそれがある。本実施形態では、ストリング１１内で第１データＫと第２データＱの積を演算したときに、ストリング１１を流れる電流ができるだけ変動しないようにする。

【0048】

図８のトランジスタは、サブスレッショルド領域で動作することから、以下の式（１）に示すトランジスタモデル式で、ドレイン－ソース間の電流Ｉを表すことができる。

【数1】

【0049】

式（１）のＶgsはトランジスタのゲート－ソース間電圧、Ｖdsはトランジスタのドレイン－ソース間電圧、Ｖthはトランジスタの閾値電圧である。Ｓgはサブスレッショルド・スウィングパラメータ、Ｓdはドレイン誘起障壁低減パラメータである。Ｉoは、ストリング内の各トランジスタのゲート長Ｌ、ゲート幅、及び移動度などで決まる比例定数である。

【0050】

式（１）の右辺第２項を無視して、対数変換するとともに、図８の抵抗Ｒでの電流Ｉによる電圧降下を考慮に入れると、以下の式（２）が得られる。
ln (Ｉ) ＋ａ×Ｉ＝ｂ×(Ｖg－Ｖth)＋ｃ … (2)

【0051】

式（２）のＶgは、トランジスタのゲート電位である。また、式（２）のａ、ｂ、ｃはそれぞれ式（３）、（４）、（５）で表される。式（３）のＲbは、図８の抵抗Ｒである。式（５）のＶは、図８のトランジスタ１２ａのドレイン電圧である。

【数2】

【0052】

図９は、オーバードライブ電圧とトランジスタ１２ａのドレイン－ソース間電流との関係を表す曲線を示す図である。図９の横軸はオーバードライブ電圧、縦軸はトランジスタ１２ａのドレイン－ソース電流である。図９の実線曲線は、式（２）に基づいて計算されたシミュレーション波形である。これに対して、破線曲線は、ストリング１１内の各トランジスタ１２ａ、１２ｂの閾値電圧の変動又はゲート電圧の変動などが生じた場合の波形である。

【0053】

図９には、第２トランジスタ群１３内のトランジスタのゲートに印加する第２データＱ＝０の場合の線ｗ０と、Ｑ＝１の場合の曲線ｗ１と、Ｑ＝２の場合の曲線ｗ２と、Ｑ＝３の場合の曲線ｗ３とが図示されている。第２データＱが変化すると、第２トランジスタ群１３の抵抗値が変化し、オーバードライブ電圧とトランジスタ１２ａのドレイン－ソース間電流の関係を表す曲線も異なったものになる。

【0054】

図９の×点は、特定のオーバードライブ電圧を与えたトランジスタ１２ａのドレイン－ソース間電流を示すプロット位置である。ストリング１１を構成する各トランジスタ１２ａ、１２ｂ、１３ａの閾値電圧及びゲート電圧が変動すると、ストリング１１を流れる電流が変動し、図９の曲線ｗ１～ｗ３の波形形状も変化する。曲線ｗ１～ｗ３の波形形状が変化しても、ビット線ＢＬの電位のモニタリングにより積和演算の結果を正しく検出できるようにするには、曲線ｗ１～ｗ３の各波形形状のうち、線形に近い領域内にオーバードライブ電圧のプロット位置を設けるのが望ましい。

【0055】

図９の例では、曲線ｗ１～ｗ３の波形形状の線形領域内にすべてのオーバードライブ電圧のプロット位置を設けている。このため、各プロット位置の間隔がほぼ均等になり、ストリング１１を流れる電流から、オーバードライブ電圧を誤りなく特定できる。これは、ストリング１１を流れる電流から、第１データＫと第２データＱを特定できることを意味する。

【0056】

図９の曲線ｗ１～ｗ３の波形形状は、ストリング１１内の第２トランジスタ群１３の抵抗値を調整することで変更することができる。第２トランジスタ群１３の抵抗値を調整するには、例えば第２トランジスタ群１３内の各トランジスタ１３ａの閾値電圧を調整すればよい。上述したように、第２トランジスタ群１３内の各トランジスタ１３ａの閾値電圧は同一にしている。よって、各トランジスタ１３ａの閾値電圧を一括で変更することで、曲線ｗ１～ｗ３の波形形状を同様に調整でき、各曲線の線形領域を広げるような調整が可能になる。

【0057】

また、オーバードライブ電圧の電圧レベルは、第１トランジスタ群１２内の各トランジスタ１２ａのゲートに印加される第１電圧Ｖcgrの電圧レベルを調整することにより変更することができる。よって、各曲線ｗ１～ｗ３の線形領域内にオーバードライブ電圧のプロット位置が来るように第１電圧Ｖcgrを調整することができる。

【0058】

図１０は、ストリング１１を構成する第１トランジスタ群１２内の特定のトランジスタ１２ａのゲートに印加するオーバードライブ電圧と、ストリング１１を流れる電流との関係が理想的な場合の特性を示す図である。図１０の横軸は、トランジスタ１２ａのゲートに印加されるオーバードライブ電圧（Ｖcgr－Ｖth）、縦軸はストリング１１を流れる電流である。図１０には、ストリング１１を構成する第２トランジスタ群１３内のトランジスタ１３ａのゲートに印加する第２データＱを３通りに変化させた場合の３つの直線ｗ４～ｗ６が図示されている。

【0059】

図１０に示すように、オーバードライブ電圧の変化に対して、ストリング１１を流れる電流が線形に変化する場合には、オーバードライブ電圧に対するストリング１１を流れる電流の各プロット位置の間隔が均等になり、ストリング１１を流れる電流が多少変動しても、対応する第１データＫと第２データＱを特定することができる。

【0060】

図１１は、オーバードライブ電圧とストリング１１を流れる電流との関係が理想的でない特性を示す図である。図１１の横軸と縦軸は図１０と同様である。図１１には、ストリング１１の第２トランジスタ群１３内のトランジスタ１３ａのゲートに印加する第２データＱを３通りに変化させた場合の３つの曲線ｗ７～ｗ９が図示されている。

【0061】

曲線ｗ７～ｗ９の波形形状は、第２トランジスタ群１３内の各トランジスタ１３ａの閾値電圧を調整することで変更できる。また、オーバードライブ電圧は、第１トランジスタ群１２内の特定のトランジスタ１２ａのゲートに印加する第１電圧Ｖcgrを調整することで、変更できる。これにより、図１１に示すように、オーバードライブ電圧のプロット位置を各曲線ｗ７～ｗ９上で均等に配置させることができ、ストリング１１を流れる電流が多少変動しても、対応する第１データＫと第２データＱを特定することができる。

【0062】

このように、第１の実施形態では、第１データＫと第２データＱの積和演算を半導体メモリ内で行う手法として、ストリング１１を構成するカスコード接続された複数のトランジスタ１２ａ、１２ｂ、１３ａを、第１トランジスタ群１２と第２トランジスタ群１３に分ける。第１トランジスタ群１２はビット線ＢＬに近い側に配置され、第２トランジスタ群１３はビット線ＢＬから遠い側に配置される。第１トランジスタ群１２内の各トランジスタ１２ａ、１２ｂには、対応する第１データＫに応じた閾値電圧が設定される。第１トランジスタ群１２内のいずれか一つのトランジスタ１２ａ（特定のトランジスタ１２ａ）のゲートには、第１電圧Ｖcgrが印加され、それ以外のトランジスタはオン状態に設定される。

【0063】

また、第２トランジスタ群１３内の各トランジスタ１３ａの閾値電圧は同一に設定され、各トランジスタ１３ａのゲートには、対応する第２データＱが印加される。これにより、第２トランジスタ群１３内の各トランジスタ１３ａは、第２データＱに応じた抵抗値を有することになり、第２トランジスタ群１３は第２データＱに応じた抵抗値を持つ抵抗Ｒとして機能する。

【0064】

このように、本実施形態によるストリング１１は、第２トランジスタ群１３によって抵抗値を調整した状態で、第１トランジスタ群１２内の特定のトランジスタ１２ａのゲートに印加されるオーバードライブ電圧に応じた電流を流すことができる。これにより、ストリング１１には、第１データＫと第２データＱとの積に比例する電流を流すことができる。

【0065】

第１トランジスタ群１２内の特定のトランジスタ１２ａのゲートに印加するオーバードライブ電圧と、ストリング１１を流れる電流との関係ができるだけ線形になることが望ましいが、第２トランジスタ群１３内の各トランジスタ１３ａの閾値電圧を調整することで、線形性を改善できる。また、第１トランジスタ群１２内の特定のトランジスタ１２ａのゲートに印加される電圧を調整することで、第１トランジスタに印加されるオーバードライブ電圧を調整することができる。これにより、ビット線ＢＬを流れる電流、又はビット線ＢＬの電位から、第１データＫと第２データＱを特定できる。

【0066】

（第２の実施形態）
第２の実施形態による情報処理装置１０は、上述した第１の実施形態による情報処理装置１０を具体化したものである。

【0067】

図１２は第２の実施形態による情報処理装置１０を備えるメモリシステム２０の概略構成を示すブロック図である。図１２のメモリシステム２０は、メモリセルアレイ２１と、ロウ選択回路２２と、センスアンプ／カラム選択回路２３と、コントローラ２４と、データ入出力バッファ２５とを備えている。図１２のメモリセルアレイ２１は情報処理装置１０を構成する。

【0068】

メモリセルアレイ２１は、図７と同様に、同一のビット線ＢＬに接続される複数のストリング１１を有する。なお、メモリセルアレイ２１には、複数のビット線ＢＬが配置されていてもよい。この場合、ビット線ＢＬごとに、図７と同様の複数のストリング１１が設けられる。各ストリング１１は、図７と同様に、第１トランジスタ群１２と第２トランジスタ群１３を有する。第１トランジスタ群１２内の各トランジスタ１２ａ、１２ｂのゲートと、第２トランジスタ群１３内の各トランジスタ１３ａのゲートには、それぞれ別個のワード線ＷＬが接続されている。

【0069】

ロウ選択回路２２は、コントローラ２４からの指示に従って、ワード線ＷＬを駆動する。ロウ選択回路２２は、各ストリング１１を構成する第１トランジスタ群１２内の各トランジスタ１２ａ、１２ｂに閾値電圧を設定するために、これらトランジスタのゲートに接続されたワード線ＷＬを駆動する。また、ロウ選択回路２２は、第２トランジスタ群１３内の各トランジスタ１３ａのゲートに接続されたワード線ＷＬを駆動し、各トランジスタに同一の閾値電圧を設定する。

【0070】

その後、第１トランジスタ群１２内のいずれか一つのトランジスタ１２ａのゲートに接続されたワード線ＷＬを駆動し、このトランジスタのゲートに第１電圧Ｖcgrを印加する。さらに、トランジスタ１２ｂのゲートに接続されたワード線ＷＬを駆動し、このトランジスタのゲートに第１電圧Ｖcgrよりも電圧レベルが高い第２電圧Ｖreadを印加する。また、ロウ選択回路２２は、第２トランジスタ群１３内の各トランジスタ１３ａのゲートに接続されたワード線ＷＬを駆動し、各トランジスタのゲートに第３電圧Ｖreadを印加する。各トランジスタのゲートに印加する第２電圧Ｖreadは、各トランジスタのソース電圧がそれぞれ異なることから、ソース電圧を考慮に入れて決定される。

【0071】

データ入出力バッファ２５は、外部からのキーＫを取得して、コントローラ２４からの指示に従って、取得したキーＫをセンスアンプ／カラム選択回路２３に供給する。センスアンプ／カラム選択回路２３は、データ入出力バッファ２５から出力されたキーＫをビット線ＢＬに供給する。

【0072】

図１２に示すメモリセルアレイ２１、ロウ選択回路２２、センスアンプ／カラム選択回路２３、コントローラ２４、及びデータ入出力バッファ２５は、メモリシステム２０としても利用可能である。

【0073】

図１２の情報処理装置１０は、検出器２６を備えていてもよい。検出器２６は、ビット線ＢＬに流れる電流とビット線ＢＬの電圧の少なくとも一方を検出する。検出器２６は、ビット線ＢＬに流れる電流とビット線ＢＬの電圧の少なくとも一方をアナログ－デジタル変換したデジタル信号を外部に出力してもよい。

【0074】

図１２の情報処理装置１０は、メモリセルアレイ２１を通常のメモリとして使用するモードと、第１データＫと第２データＱとの積和演算を行うモードとを択一的に選択できるようにしてもよい。

【0075】

また、メモリセルアレイ２１は、通常のメモリとして使用するメモリセル領域と、第１データＫと第２データＱとの積和演算を行うメモリセル領域とを備えていてもよい。

【0076】

このように、第２の実施形態では、通常のメモリとほぼ同等の構成である半導体メモリを用いて、第１の実施形態による情報処理装置１０と同様の処理動作を行う。通常のメモリの内部構成を一部変更するだけで、積和演算を行う情報処理装置１０を構築できるため、設計が容易であり、短い設計時間と既存の半導体プロセスを用いて情報処理装置１０を作製できる。

【0077】

本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

【符号の説明】

【0078】

１ 半導体メモリ、３ ストリング、４ メモリセルトランジスタ、１０ 情報処理装置、１１ ストリング、１２ 第１トランジスタ群、１３ 第２トランジスタ群、２０ メモリシステム、２１ メモリセルアレイ、２２ ロウ選択回路、２３ カラム選択回路、２４ コントローラ、２５ データ入出力バッファ、２６ 検出器

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】