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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024034598
(43)【公開日】2024-03-13
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/26 20060101AFI20240306BHJP
G11C 7/10 20060101ALI20240306BHJP
【ＦＩ】
G11C16/26 140
G11C7/10 405
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2022138948
(22)【出願日】2022-09-01
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】尾崎 正一
(72)【発明者】
【氏名】佐藤 一彦
(72)【発明者】
【氏名】久保田 賢郎
(72)【発明者】
【氏名】渡邊 郁弥
(72)【発明者】
【氏名】佐伯 厚子
(72)【発明者】
【氏名】土屋 亮汰
(72)【発明者】
【氏名】阿部 花海
(72)【発明者】
【氏名】渡邉 稔史
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225BA01
5B225CA15
5B225EA05
5B225FA01
5B225FA02
(57)【要約】
【課題】信号の出力を安定して行うことのできる半導体記憶装置、を提供する。
【解決手段】半導体記憶装置２は、外部のメモリコントローラ１に繰り返し出力信号を出力するピン５０１と、出力信号に対応してピン５０１の電位を変化させる出力回路と、出力回路の動作を制御する出力制御回路５６０と、を備える。出力回路が単位時間あたりにおいてピン５０１の電位を変化させる能力、のことを駆動能力としたときに、出力制御回路５６０は、それぞれの出力信号がピン５０から出力される際に、駆動能力を一時的に変化させる能力調整処理を行う。
【選択図】図１４
【解決手段】半導体記憶装置２は、外部のメモリコントローラ１に繰り返し出力信号を出力するピン５０１と、出力信号に対応してピン５０１の電位を変化させる出力回路と、出力回路の動作を制御する出力制御回路５６０と、を備える。出力回路が単位時間あたりにおいてピン５０１の電位を変化させる能力、のことを駆動能力としたときに、出力制御回路５６０は、それぞれの出力信号がピン５０から出力される際に、駆動能力を一時的に変化させる能力調整処理を行う。
【選択図】図１４
【特許請求の範囲】
【請求項1】
外部のメモリコントローラに繰り返し出力信号を出力する出力ピンと、
前記出力信号に対応して前記出力ピンの電位を変化させる出力回路と、
前記出力回路の動作を制御する制御部と、を備え、
前記出力回路が単位時間あたりにおいて前記出力ピンの電位を変化させる能力、のことを駆動能力としたときに、
前記制御部は、
それぞれの前記出力信号が前記出力ピンから出力される際に、前記駆動能力を一時的に変化させる能力調整処理を行う、半導体記憶装置。
前記出力信号に対応して前記出力ピンの電位を変化させる出力回路と、
前記出力回路の動作を制御する制御部と、を備え、
前記出力回路が単位時間あたりにおいて前記出力ピンの電位を変化させる能力、のことを駆動能力としたときに、
前記制御部は、
それぞれの前記出力信号が前記出力ピンから出力される際に、前記駆動能力を一時的に変化させる能力調整処理を行う、半導体記憶装置。
【請求項2】
前記制御部は、
前記メモリコントローラに前記出力信号が出力されるタイミング、を基準とした所定タイミングから、予め設定された所定時間が経過するまでの間において前記能力調整処理を行う、請求項１に記載の半導体記憶装置。
前記メモリコントローラに前記出力信号が出力されるタイミング、を基準とした所定タイミングから、予め設定された所定時間が経過するまでの間において前記能力調整処理を行う、請求項１に記載の半導体記憶装置。
【請求項3】
前記所定時間を計測するタイマー回路を更に備える、請求項２に記載の半導体記憶装置。
【請求項4】
前記制御部は、
前記能力調整処理のパラメータを、前記メモリコントローラから入力される制御信号に基づいて設定する、請求項１に記載の半導体記憶装置。
前記能力調整処理のパラメータを、前記メモリコントローラから入力される制御信号に基づいて設定する、請求項１に記載の半導体記憶装置。
【請求項5】
外部からの入力により所定の電位に維持されている基準電位線と、
前記基準電位線における電位変動を検知する検知回路と、を備え、
前記制御部は、
前記能力調整処理のパラメータを、前記電位変動に基づいて設定する、請求項１に記載の半導体記憶装置。
前記基準電位線における電位変動を検知する検知回路と、を備え、
前記制御部は、
前記能力調整処理のパラメータを、前記電位変動に基づいて設定する、請求項１に記載の半導体記憶装置。
【請求項6】
前記出力回路は、
所定の電位に維持された基準電位線と前記出力ピンとの間の電気抵抗、を変化させるドライバと、
前記ドライバを駆動する駆動回路と、を有するものであり、
前記制御部は、前記駆動回路の動作を制御することにより前記能力調整処理を行う、請求項１に記載の半導体記憶装置。
所定の電位に維持された基準電位線と前記出力ピンとの間の電気抵抗、を変化させるドライバと、
前記ドライバを駆動する駆動回路と、を有するものであり、
前記制御部は、前記駆動回路の動作を制御することにより前記能力調整処理を行う、請求項１に記載の半導体記憶装置。
【請求項7】
前記ドライバ及び前記駆動回路は複数組設けられており、
前記制御部は、
一部の前記駆動回路の動作を制御することにより前記能力調整処理を行う、請求項６に記載の半導体記憶装置。
前記制御部は、
一部の前記駆動回路の動作を制御することにより前記能力調整処理を行う、請求項６に記載の半導体記憶装置。
【請求項8】
前記出力ピンは、前記メモリコントローラから入力信号が入力される入力ピン、としての機能も有しており、
前記出力ピンには、前記入力信号が入力される際に終端抵抗を調整するための抵抗調整回路が接続されており、
前記制御部は、
前記抵抗調整回路の動作を制御し、前記終端抵抗を変化させることにより前記能力調整処理を行う、請求項１に記載の半導体記憶装置。
前記出力ピンには、前記入力信号が入力される際に終端抵抗を調整するための抵抗調整回路が接続されており、
前記制御部は、
前記抵抗調整回路の動作を制御し、前記終端抵抗を変化させることにより前記能力調整処理を行う、請求項１に記載の半導体記憶装置。
【請求項9】
一端が前記出力ピンに接続されたコンデンサを更に備え、
前記制御部は、前記コンデンサの他端における電位を変化させることにより前記能力調整処理を行う、請求項１に記載の半導体記憶装置。
前記制御部は、前記コンデンサの他端における電位を変化させることにより前記能力調整処理を行う、請求項１に記載の半導体記憶装置。
【請求項10】
前記出力回路は、
所定の電位に維持された基準電位線と前記出力ピンとの間の電気抵抗、を変化させるドライバと、
前記ドライバを駆動する駆動回路と、を有するものであり、
前記制御部は、前記基準電位線の電位を一時的に変化させることにより前記能力調整処理を行う、請求項１に記載の半導体記憶装置。
所定の電位に維持された基準電位線と前記出力ピンとの間の電気抵抗、を変化させるドライバと、
前記ドライバを駆動する駆動回路と、を有するものであり、
前記制御部は、前記基準電位線の電位を一時的に変化させることにより前記能力調整処理を行う、請求項１に記載の半導体記憶装置。
【請求項11】
前記制御部は、
前記出力信号が前記出力ピンから出力され始めてから、当該出力信号の出力が完了するまでの期間、の前半において、前記能力調整処理を終了する、請求項１に記載の半導体記憶装置。
前記出力信号が前記出力ピンから出力され始めてから、当該出力信号の出力が完了するまでの期間、の前半において、前記能力調整処理を終了する、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置は、メモリコントローラに向けて読み出しデータ等の信号を出力する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１０８２５５０６号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
開示された実施形態によれば、信号の出力を安定して行うことのできる半導体記憶装置が提供される。
【課題を解決するための手段】
【0005】
実施形態に係る半導体記憶装置は、外部のメモリコントローラに繰り返し出力信号を出力する出力ピンと、出力信号に対応して出力ピンの電位を変化させる出力回路と、出力回路の動作を制御する制御部と、を備える。出力回路が単位時間あたりにおいて出力ピンの電位を変化させる能力、のことを駆動能力としたときに、制御部は、それぞれの出力信号が出力ピンから出力される際に、駆動能力を一時的に変化させる能力調整処理を行う。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステムの構成例を示すブロック図である。
【図2】第１実施形態に係るメモリシステムの構成例を示すブロック図である。
【図3】第１実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図4】メモリセルアレイの構成を示す等価回路図である。
【図5】メモリセルアレイの構成を示す断面図である。
【図6】センスアンプユニットの回路構成を示す図である。
【図7】メモリセルトランジスタの閾値分布の一例を示す図である。
【図8】書き込み動作時における、各配線の電位変化を示す図である。
【図9】読み出し動作時における、各配線の電位変化を示す図である。
【図10】第１実施形態に係る半導体記憶装置とメモリコントローラとの間で送受信される信号等の、時間変化の一例を示す図である。
【図11】読み出し動作時における、出力ピンの電位変化の一例を示す図である。
【図12】第１実施形態に係るメモリシステムの、出力回路等の構成を示す図である。
【図13】第１実施形態に係るメモリシステムの、ロジック制御回路等の構成を示す図である。
【図14】第１実施形態に係るメモリシステムの、出力回路等の構成を示す図である。
【図15】第１実施形態の変形例に係るメモリシステムの、出力回路等の構成を示す図である。
【図16】第１実施形態に係る半導体記憶装置とメモリコントローラとの間で送受信される信号等の、時間変化の一例を示す図である。
【図17】第１実施形態に係る半導体記憶装置とメモリコントローラとの間で送受信される信号等の、時間変化の一例を示す図である。
【図18】第１実施形態に係る半導体記憶装置とメモリコントローラとの間で送受信される信号等の、時間変化の一例を示す図である。
【図19】第２実施形態に係る半導体記憶装置の、出力回路等の構成を示す図である。
【図20】第３実施形態に係る半導体記憶装置の、シーケンサにより実行される処理の流れを示すフローチャートである。
【図21】第４実施形態に係る半導体記憶装置の、出力回路等の構成を示す図である。
【図22】第４実施形態に係る半導体記憶装置の、シーケンサにより実行される処理の流れを示すフローチャートである。
【図23】第５実施形態に係る半導体記憶装置の、出力回路等の構成を示す図である。
【図24】第５実施形態に係る半導体記憶装置の、出力回路等の構成を示す図である。
【図25】第６実施形態に係る半導体記憶装置の、出力ピン及びその近傍の構成を示す図である。
【図26】第７実施形態に係る半導体記憶装置の、出力回路等の構成を示す図である。
【発明を実施するための形態】
【0007】
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【0008】
本実施形態に係る半導体記憶装置２は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置２を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。
【0009】
尚、実際のメモリシステムにおいては、図２に示されるように、１つのメモリコントローラ１に対し複数の半導体記憶装置２が設けられている。図１においては、複数ある半導体記憶装置２のうちの１つのみが図示されている。半導体記憶装置２の具体的な構成については後に説明する。
【0010】
このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
【0011】
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号Ｒ／Ｂ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。
【0012】
チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号Ｒ／Ｂは、半導体記憶装置２がレディ状態であるか、ビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。
【0013】
図２に示されるように、複数の半導体記憶装置２のそれぞれには、チップイネーブル信号／ＣＥが個別に送信される。図２においては、それぞれのチップイネーブル信号／ＣＥを互いに区別し得るよう、例えば「／ＣＥ０」のように末尾に番号が付してある。
【0014】
同様に、複数の半導体記憶装置２のそれぞれからは、レディービジー信号Ｒ／Ｂが個別に送信される。図２においては、それぞれのレディービジー信号Ｒ／Ｂを互いに区別し得るよう、例えば「Ｒ／Ｂ０」のように末尾に番号が付してある。
【0015】
チップイネーブル信号／ＣＥやレディービジー信号Ｒ／Ｂ以外の信号（コマンドラッチイネーブル信号ＣＬＥ等）については、複数の半導体記憶装置２で共通となっている信号線を介して、メモリコントローラ１と半導体記憶装置２との間で送受信される。メモリコントローラ１は、個別のチップイネーブル信号／ＣＥを用いて、通信の対象となる半導体記憶装置２を特定する。
【0016】
コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むよう半導体記憶装置２に指示する。
【0017】
リードイネーブル信号／ＲＥは、メモリコントローラ１が、半導体記憶装置２からデータを読み出すための信号である。信号ＲＥは信号／ＲＥの相補信号である。これらは例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。信号／ＤＱＳは信号ＤＱＳの相補信号である。
【0018】
メモリコントローラ１は、ＲＡＭ１１と、プロセッサ１２と、ホストインターフェイス１３と、ＥＣＣ回路１４と、メモリインターフェイス１５と、を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５は、互いに内部バス１６で接続されている。
【0019】
ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、プロセッサ１２からの応答等をホストへ送信する。
【0020】
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び、半導体記憶装置２から読み出す処理を制御する。
【0021】
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。
【0022】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【0023】
プロセッサ１２は、ユニットデータごとに書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
【0024】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。ＥＣＣ回路１４は、例えばユーザデータに付与されたチェックサム等を利用することで、データにおけるエラーの検出、及び当該エラーの訂正を行う。
【0025】
ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭやＤＲＡＭ等の汎用メモリである。
【0026】
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は、特に限定されない。
【0027】
ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み動作の対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体記憶装置２に書き込む。
【0028】
ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。
【0029】
図２に示されるように、本実施形態のメモリシステムには、メモリコントローラ１及び複数の半導体記憶装置２に加えて、電源制御回路３が設けられている。電源制御回路３は、メモリコントローラ１や半導体記憶装置２の動作に必要な各種の電圧（後述のＶｃｃＱやＶｓｓＱ等）を生成し、当該電圧を半導体記憶装置２へと入力するための回路である。電源制御回路３は、メモリコントローラ１及び半導体記憶装置２と共にパッケージ化されていてもよく、これらとは別にパッケージ化されていてもよい。また、電源制御回路３が、メモリコントローラ１又は半導体記憶装置２の一部として構成されていてもよい。
【0030】
半導体記憶装置２の構成について説明する。図３に示されるように、半導体記憶装置２は、２つのプレーンＰＬ１、ＰＬ２と、入出力回路２１と、ロジック制御回路２２と、シーケンサ４１と、レジスタ４２と、電圧生成回路４３と、入出力用端子群３１と、ロジック制御用端子群３２と、電源入力用端子群３３と、を備えている。
【0031】
プレーンＰＬ１は、メモリセルアレイ１１０と、センスアンプ１２０と、ロウデコーダ１３０と、を備えている。また、プレーンＰＬ２は、メモリセルアレイ２１０と、センスアンプ２２０と、ロウデコーダ２３０と、を備えている。プレーンＰＬ１の構成とプレーンＰＬ２の構成とは互いに同一である。つまり、メモリセルアレイ１１０の構成とメモリセルアレイ２１０の構成とは互いに同一であり、センスアンプ１２０の構成とセンスアンプ２２０の構成とは互いに同一であり、ロウデコーダ１３０の構成とロウデコーダ２３０の構成とは互いに同一である。半導体記憶装置２に設けられているプレーンの数は、本実施形態のように２つであってもよいが、１つでもよく、３つ以上であってもよい。
【0032】
メモリセルアレイ１１０及びメモリセルアレイ２１０は、データを記憶する部分である。メモリセルアレイ１１０及びメモリセルアレイ２１０のそれぞれは、ワード線及びビット線に関連付けられた複数のメモリセルトランジスタを含んでいる。これらの具体的な構成については後に説明する。
【0033】
入出力回路２１は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２１は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２に転送する。また、入出力回路２１は、書き込みデータ及び読み出しデータを、センスアンプ１２０やセンスアンプ２２０との間で送受信する。入出力回路２１は、メモリコントローラ１からのコマンド等を受信する「入力回路」としての機能と、メモリコントローラ１にデータを出力する「出力回路」としての機能と、の両方を有している。
【0034】
ロジック制御回路２２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２２は、レディービジー信号Ｒ／Ｂをメモリコントローラ１に転送して、半導体記憶装置２の状態を外部に通知する。
【0035】
入出力回路２１及びロジック制御回路２２は、いずれも、メモリコントローラ１との間で信号が入出力される部分として構成された回路である。つまり、入出力回路２１及びロジック制御回路２２は、半導体記憶装置２のインターフェイス回路として設けられている。
【0036】
シーケンサ４１は、メモリコントローラ１から半導体記憶装置２へと入力された制御信号に基づいて、プレーンＰＬ１、ＰＬ２や電圧生成回路４３等の各部の動作を制御する。
【0037】
レジスタ４２は、コマンドやアドレスを一時的に保持する部分である。レジスタ４２は、プレーンＰＬ１、ＰＬ２のそれぞれの状態を示すステータス情報をも保持する部分となっている。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２１からメモリコントローラ１へと出力される。
【0038】
電圧生成回路４３は、シーケンサ４１からの指示に基づき、メモリセルアレイ１１０、２１０におけるデータの書き込み動作、読み出し動作、及び、消去動作のそれぞれに必要な電圧を生成する部分である。このような電圧には、例えば、後述のワード線ＷＬに対し印加されるＶＰＧＭやＶＰＡＳＳ＿ＰＧＭ、ＶＰＡＳＳ＿ＲＥＡＤのような電圧や、後述のビット線ＢＬに印加される電圧等が含まれる。電圧生成回路４３は、プレーンＰＬ１及びプレーンＰＬ２が互いに並列動作し得るように、各ワード線ＷＬやビット線ＢＬ等のそれぞれに対し個別に電圧を印加することが可能となっている。
【0039】
入出力用端子群３１は、メモリコントローラ１と入出力回路２１との間で各信号の送受信を行うための、複数の端子（ピン）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。
【0040】
ロジック制御用端子群３２は、メモリコントローラ１とロジック制御回路２２との間で各信号の送受信を行うための、複数の端子（ピン）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び、レディービジー信号Ｒ／Ｂのそれぞれに対応して個別に設けられている。
【0041】
電源入力用端子群３３は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための、複数の端子（ピン）が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐ、及び接地電圧Ｖｓｓ、ＶｓｓＱが含まれる。
【0042】
電源電圧Ｖｃｃは、メモリセルアレイ１１０等の動作電源として、外部の電源制御回路３から与えられる回路電源電圧である。電源電圧Ｖｃｃは、例えば２．５Ｖ程度の電圧である。接地電圧Ｖｓｓは、電源電圧Ｖｃｃの基準として用いられる接地電圧である。
【0043】
電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号ＤＱ＜７：０＞等を送受信する際に用いられる電圧、として外部の電源制御回路３から与えられる電圧であり、例えば１．２Ｖの電圧である。接地電圧ＶｓｓＱは、電源電圧ＶｃｃＱの基準として用いられる接地電圧である。
【0044】
電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。メモリセルアレイ１１０、２１０へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧（ＶＰＧＭ）が必要となる。この際に、約２．５Ｖの電源電圧Ｖｃｃを電圧生成回路４３の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において半導体記憶装置２が用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくともよい。電源電圧Ｖｐｐが供給されない場合であっても、半導体記憶装置２は、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、半導体記憶装置２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。
【0045】
電源制御回路３から電源入力用端子群３３の各端子に入力される電圧は、半導体記憶装置２の各部に分配され、各部の動作に供される。尚、図３においては、電源入力用端子群３３の各端子が１か所に集中して配置されているように描かれているのであるが、電源入力用端子群３３における実際の端子の配置は図３とは異なる。入出力用端子群３１やロジック制御用端子群３２についても同様である。
【0046】
例えば、電源入力用端子群３３のうち電源電圧ＶｃｃＱが入力される端子は、実際には複数設けられており、その一部が、電源入力用端子群３３の端子と隣り合う位置に配置されている。
【0047】
プレーンＰＬ１、ＰＬ２の構成について説明する。尚、先に述べたように、プレーンＰＬ１の構成とプレーンＰＬ２の構成とは互いに同一である。このため、以下ではプレーンＰＬ１の構成についてのみ説明し、プレーンＰＬ２の構成については図示及び説明を省略する。
【0048】
図４には、プレーンＰＬ１に設けられたメモリセルアレイ１１０の構成が、等価回路図として示されている。メモリセルアレイ１１０は複数のブロックＢＬＫにより構成されているのであるが、図４においては、これらのうちの１つのブロックＢＬＫのみが図示されている。メモリセルアレイ１１０が有する他のブロックＢＬＫの構成も、図４に示されるものと同じである。
【0049】
図４に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含む。
【0050】
尚、メモリセルトランジスタＭＴの個数は８個に限られず、例えば、３２個、４８個、６４個、９６個でもよい。例えばカットオフ特性を高めるために、選択トランジスタＳＴ１、ＳＴ２のそれぞれが、単一ではなく複数のトランジスタにより構成されていてもよい。さらに、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
【0051】
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が、選択トランジスタＳＴ２のドレインに接続されている。
【0052】
ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通となっているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に個別に設けられている。
【0053】
メモリセルアレイ１１０には、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｍ－１））が設けられている。上記の「ｍ」は、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの本数を表す整数である。それぞれのＮＡＮＤストリングＮＳのうち、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫが有する複数の選択トランジスタＳＴ２のソースに対し、共通接続されている。
【0054】
同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴに記憶されているデータは、一括して消去される。一方、データの読み出し及び書き込みは、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴに対して一括して行われる。それぞれのメモリセルは、上位ビット、中位ビット、及び下位ビットからなる３ビットのデータを保持することができる。
【0055】
つまり、本実施形態に係る半導体記憶装置２は、メモリセルトランジスタＭＴへのデータの書き込み方式として、１つのメモリセルトランジスタＭＴに３ビットデータを記憶させるＴＬＣ方式を採用している。このような態様に換えて、メモリセルトランジスタＭＴへのデータの書き込み方式としては、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させるＭＬＣ方式等を採用してもよい。１つのメモリセルトランジスタＭＴに記憶されるデータのビット数は特に限定されない。
【0056】
尚、以下の説明では、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを「ページ」と称する。図４では、上記のような複数のメモリセルトランジスタＭＴからなる集合の一つに、符号「ＭＧ」が付してある。
【0057】
本実施形態のように、１つのメモリセルトランジスタＭＴに３ビットのデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、３ページ分のデータを記憶することができる。これらのうち、下位ビットデータの集合からなるページのことを以下では「下位ページ」とも称し、下位ページのデータのことを以下では「下位ページデータ」とも称する。同様に、中位ビットデータの集合からなるページのことを以下では「中位ページ」とも称し、中位ページのデータのことを以下では「中位ページデータ」とも称する。上位ビットデータの集合からなるページのことを以下では「上位ページ」とも称し、上位ページのデータのことを以下では「上位ページデータ」とも称する。
【0058】
図５には、メモリセルアレイ１１０及びその周辺の構成が、模式的な断面図として示されている。同図に示されるように、メモリセルアレイ１１０では、導電体層３２０の上に複数のＮＡＮＤストリングＮＳが形成されている。導電体層３２０は、埋め込みソース線（ＢＳＬ）とも称されるものであり、図４のソース線ＳＬに該当するものである。
【0059】
導電体層３２０の上方には、セレクトゲート線ＳＧＳとして機能する複数の配線層３３３、ワード線ＷＬとして機能する複数の配線層３３２、及びセレクトゲート線ＳＧＤとして機能する複数の配線層３３１が積層されている。積層された配線層３３３、３３２、３３１のそれぞれの間には、不図示の絶縁層が配置されている。
【0060】
メモリセルアレイ１１０には複数のメモリホール３３４が形成されている。メモリホール３３４は、上記の配線層３３３、３３２、３３１、及びこれらの間にある不図示の絶縁層を上下方向に貫通しており、且つ導電体層３２０に達する穴である。メモリホール３３４の側面には、ブロック絶縁膜３３５、電荷蓄積層３３６、及びゲート絶縁膜３３７が順次形成され、更にその内側に導電体柱３３８が埋め込まれている。導電体柱３３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。このように、メモリホール３３４の内側には、ブロック絶縁膜３３５、電荷蓄積層３３６、ゲート絶縁膜３３７、及び導電体柱３３８からなる柱状体が形成されている。
【0061】
メモリホール３３４の内側に形成された柱状体のうち、積層された配線層３３３、３３２、３３１のそれぞれと交差している各部分は、トランジスタとして機能する。これら複数のトランジスタのうち、配線層３３１と交差している部分にあるものは、選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層３３２と交差している部分にあるものは、メモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層３３３と交差している部分にあるものは、選択トランジスタＳＴ２として機能する。このような構成により、各メモリホール３３４の内側に形成された柱状体のそれぞれは、図４を参照しながら説明したＮＡＮＤストリングＮＳとして機能する。柱状体の内側にある導電体柱３３８は、メモリセルトランジスタＭＴや選択トランジスタＳＴ１、ＳＴ２のチャンネルとして機能する部分である。
【0062】
導電体柱３３８よりも上側には、ビット線ＢＬとして機能する配線層が形成される。導電体柱３３８の上端には、導電体柱３３８とビット線ＢＬとを接続するコンタクトプラグ３３９が形成されている。
【0063】
図５に示される構成と同様の構成が、図５の紙面の奥行き方向に沿って複数配列されている。図５の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。
【0064】
本実施形態に係る半導体記憶装置２では、メモリセルアレイ１１０の下方側、すなわち、メモリセルアレイ１１０と半導体基板３００との間となる位置に、周辺回路ＰＥＲが設けられている。周辺回路ＰＥＲは、メモリセルアレイ１１０におけるデータの書き込み動作や読み出し動作、及び消去動作等を実現するために設けられた回路である。図３に示されるセンスアンプ１２０、ロウデコーダ１３０、及び電圧生成回路４３等は、周辺回路ＰＥＲの一部となっている。周辺回路ＰＥＲは、各種のトランジスタやＲＣ回路等を含んでいる。図５に示される例では、半導体基板３００上に形成されたトランジスタＴＲと、メモリセルアレイ１１０の上方側にあるビット線ＢＬとの間が、コンタクト９２４を介して電気的に接続されている。
【0065】
尚、このような構成に換えて、半導体基板３００の上に直接メモリセルアレイ１１０が設けられている構成としてもよい。この場合、半導体基板３００のｐ型ウェル領域が、ソース線ＳＬとして機能することとなる。また、周辺回路ＰＥＲは、半導体基板３００の表面に沿ってメモリセルアレイ１１０と隣り合う位置に設けられることとなる。
【0066】
図３に戻って説明を続ける。先に述べたように、プレーンＰＬ１には、上記のメモリセルアレイ１１０に加えて、センスアンプ１２０とロウデコーダ１３０とが設けられている。
【0067】
センスアンプ１２０は、ビット線ＢＬに印加される電圧を調整したり、ビット線ＢＬの電圧を読み出してデータに変換したりするための回路である。センスアンプ１２０は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出された読み出しデータを取得し、取得した読み出しデータを入出力回路２１に転送する。センスアンプ１２０は、データの書き込み時には、ビット線ＢＬを介して書き込まれる書き込みデータをメモリセルトランジスタＭＴに転送する。
【0068】
ロウデコーダ１３０は、ワード線ＷＬのそれぞれに電圧を印加するための、不図示のスイッチ群として構成された回路である。ロウデコーダ１３０は、レジスタ４２からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックＢＬＫを選択するとともに、当該ロウアドレスに基づいて対応するワード線ＷＬを選択する。ロウデコーダ１３０は、選択されたワード線ＷＬに対して電圧生成回路４３からの電圧が印加されるよう、上記のスイッチ群の開閉を切り換える。
【0069】
図６には、センスアンプ１２０の構成例が示されている。センスアンプ１２０は、複数のビット線ＢＬのそれぞれに関連付けられた複数のセンスアンプユニットＳＡＵを含む。図６には、これらのうちの１つのセンスアンプユニットＳＡＵの詳細な回路構成が抽出して示されている。
【0070】
図６に示されるように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡと、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬとを含んでいる。センスアンプ部ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬは、互いにデータを送受信可能なように、バスＬＢＵＳによって接続されている。
【0071】
センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。センスアンプ部ＳＡは、例えば、ｐチャネルＭＯＳトランジスタであるトランジスタＴＲ１と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ２～ＴＲ９と、キャパシタＣ１０とを含んでいる。
【0072】
トランジスタＴＲ１の一端は電源線に接続されており、トランジスタＴＲ１の他端はトランジスタＴＲ２に接続されている。トランジスタＴＲ１のゲートは、ラッチ回路ＳＤＬ内のノードＩＮＶに接続されている。トランジスタＴＲ２の一端はトランジスタＴＲ１に接続されており、トランジスタＴＲ２の他端はノードＣＯＭに接続されている。トランジスタＴＲ２のゲートには信号ＢＬＸが入力される。トランジスタＴＲ３の一端はノードＣＯＭに接続されており、トランジスタＴＲ３の他端はトランジスタＴＲ４に接続されている。トランジスタＴＲ３のゲートには信号ＢＬＣが入力される。トランジスタＴＲ４は、高耐圧のＭＯＳトランジスタである。トランジスタＴＲ４の一端はトランジスタＴＲ３に接続されている。トランジスタＴＲ４の他端は対応するビット線ＢＬに接続されている。トランジスタＴＲ４のゲートには信号ＢＬＳが入力される。
【0073】
トランジスタＴＲ５の一端はノードＣＯＭに接続されており、トランジスタＴＲ５の他端はノードＳＲＣに接続されている。トランジスタＴＲ５のゲートはノードＩＮＶに接続されている。トランジスタＴＲ６の一端は、トランジスタＴＲ１とトランジスタＴＲ２との間に接続されており、トランジスタＴＲ６の他端はノードＳＥＮに接続されている。トランジスタＴＲ６のゲートには信号ＨＬＬが入力される。トランジスタＴＲ７の一端はノードＳＥＮに接続されており、トランジスタＴＲ７の他端はノードＣＯＭに接続されている。トランジスタＴＲ７のゲートには信号ＸＸＬが入力される。
【0074】
トランジスタＴＲ８の一端は接地されており、トランジスタＴＲ８の他端はトランジスタＴＲ９に接続されている。トランジスタＴＲ８のゲートはノードＳＥＮに接続されている。トランジスタＴＲ９の一端はトランジスタＴＲ８に接続されており、トランジスタＴＲ９の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ９のゲートには信号ＳＴＢが入力される。キャパシタＣ１０の一端はノードＳＥＮに接続されている。キャパシタＣ１０の他端にはクロックＣＬＫが入力される。
【0075】
信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、及びＳＴＢは、例えばシーケンサ４１によって生成される。また、トランジスタＴＲ１の一端に接続された電源線には、例えば半導体記憶装置２の内部電源電圧である電圧Ｖｄｄが印加され、ノードＳＲＣには、例えば半導体記憶装置２の接地電圧である電圧Ｖｓｓが印加される。
【0076】
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬは、読み出しデータを一時的に保持する。ラッチ回路ＸＤＬは入出力回路２１に接続され、センスアンプユニットＳＡＵと入出力回路２１との間のデータの入出力に使用される。読み出しデータは、ラッチ回路ＸＤＬに保持されることで、入出力回路２１からメモリコントローラ１へと出力可能な状態となる。例えば、センスアンプユニットＳＡＵによって読み出されたデータは、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに格納された後、ラッチ回路ＸＤＬへ転送され、ラッチ回路ＸＤＬから入出力回路２１に出力される。また、例えば、メモリコントローラ１から入出力回路２１に入力されたデータは、入出力回路２１からラッチ回路ＸＤＬへ転送され、ラッチ回路ＸＤＬからラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送される。
【0077】
ラッチ回路ＳＤＬは、例えば、インバータＩＶ１１、ＩＶ１２と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ１３、ＴＲ１４とを含んでいる。インバータＩＶ１１の入力ノードはノードＬＡＴに接続されている。インバータＩＶ１１の出力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の入力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の出力ノードはノードＬＡＴに接続されている。トランジスタＴＲ１３の一端はノードＩＮＶに接続されており、トランジスタＴＲ１３の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１３のゲートには信号ＳＴＩが入力される。トランジスタＴＲ１３の一端はノードＬＡＴに接続されており、トランジスタＴＲ１４の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１４のゲートには信号ＳＴＬが入力される。例えば、ノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当する。また、ノードＩＮＶにおいて保持されるデータは、ノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬの回路構成は、例えば、ラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
【0078】
図７は、メモリセルトランジスタＭＴの閾値分布等を模式的に示す図である。図７の中段にある図は、メモリセルトランジスタＭＴの閾値電圧（横軸）と、メモリセルトランジスタＭＴの個数（縦軸）との対応関係を表している。
【0079】
本実施形態のようにＴＬＣ方式を採用した場合においては、複数のメモリセルトランジスタＭＴは、図７の中段に示されるように、８つの閾値分布を形成する。この８個の閾値分布（書き込みレベル）のことを、閾値電圧の低い方から順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。
【0080】
図７の上段にある表は、閾値電圧の上記各レベルのそれぞれに対応して、割り当てられるデータの例を表している。同表に示されるように、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルには、例えば以下に示すような、それぞれ異なる３ビットデータが割り当てられている。
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“０１１”
“Ｂ”レベル：“００１”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“１１０”
“Ｆ”レベル：“１００”
“Ｇ”レベル：“１０１”
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“０１１”
“Ｂ”レベル：“００１”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“１１０”
“Ｆ”レベル：“１００”
“Ｇ”レベル：“１０１”
【0081】
このように、本実施形態におけるメモリセルトランジスタＭＴの閾値電圧は、予め設定された８つの候補レベルのうちの１つをとり得るものとなっており、それぞれの候補レベルに対応して、上記のようにデータが割り当てられている。
【0082】
互いに隣り合う一対の閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルにそれぞれ対応して、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧが設定される。
【0083】
ベリファイ電圧ＶｆｙＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。ワード線ＷＬにベリファイ電圧ＶｆｙＡが印加されると、当該ワード線ＷＬに繋がるメモリセルトランジスタＭＴのうち、閾値電圧が“ＥＲ”レベルに含まれるメモリセルトランジスタＭＴがオン状態になり、閾値電圧が“Ａ”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＴがオフ状態になる。
【0084】
その他のベリファイ電圧ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧも、上記のベリファイ電圧ＶｆｙＡと同様に設定される。ベリファイ電圧ＶｆｙＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
【0085】
例えば、ベリファイ電圧ＶｆｙＡは０．８Ｖに、ベリファイ電圧ＶｆｙＢは１．６Ｖに、ベリファイ電圧ＶｆｙＣは２．４Ｖに、ベリファイ電圧ＶｆｙＤは３．１Ｖに、ベリファイ電圧ＶｆｙＥは３．８Ｖに、ベリファイ電圧ＶｆｙＦは４．６Ｖに、ベリファイ電圧ＶｆｙＧは５．６Ｖに、それぞれ設定してもよい。しかし、これに限定されることなく、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、０Ｖ～７.０Ｖの範囲で、適宜、段階的に設定してもよい。
【0086】
また、隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。「読み出し電圧」とは、読み出し動作時において、読み出し対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ、すなわち選択ワード線に対し印加される電圧である。読み出し動作では、読み出し対象となるメモリセルトランジスタＭＴの閾値電圧が、印加された読み出し電圧よりも高いか否かの判定結果に基づいてデータが決定される。
【0087】
図７の下段の図において模式的に示されるように、具体的には、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルに含まれるのか“Ａ”レベル以上に含まれるのかを判定する読み出し電圧ＶｒＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。
【0088】
その他の読み出し電圧ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧも、上記の読み出し電圧ＶｒＡと同様に設定される。読み出し電圧ＶｒＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、読み出し電圧ＶｒＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、読み出し電圧ＶｒＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、読み出し電圧ＶｒＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、読み出し電圧ＶｒＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、読み出し電圧ＶｒＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
【0089】
そして、最も高い閾値分布（例えば“Ｇ”レベル）の最大の閾値電圧よりも高い電圧に、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが設定される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
【0090】
尚、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、読み出し電圧ＶｒＡ、ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧよりもそれぞれ高い電圧に設定される。つまり、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、それぞれ“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルの閾値分布の下裾近傍に設定される。
【0091】
以上に説明したようなデータの割り付けが適用された場合、読み出し動作において下位ビットの１ページデータ（下位ページデータ）は、読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させることができる。中位ビットの１ページデータ（中位ページデータ）は、読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させることができる。上位ビットの１ページデータ（上位ページデータ）は、読み出し電圧ＶｒＣ及びＶｒＧを用いた読み出し結果によって確定させることができる。このように、下位ページデータ、中位ページデータ、及び上位ページデータがそれぞれ、２回、３回、及び２回の読み出し動作によって確定するため、以上のようなデータの割り付けは“２－３－２コード”と称される。
【0092】
尚、以上で説明したようなデータの割り付けはあくまで一例であり、実際のデータの割り付けはこれに限定されない。例えば、２ビット又は４ビット以上のデータが１つのメモリセルトランジスタＭＴに記憶されてもよい。また、データが割り付けられる閾値分布の数（つまり、上記の「候補レベル」の数）は７以下であってもよく、９以上であってもよい。例えば、“２－３－２コード”に代えて、“１－３－３コード”又は“１－２－４コード”を用いてもよい。また、例えば、下位ビット／中位ビット／上位ビットの割り当てを変更してもよい。より具体的には、例えば、“２－３－２コード”において、下位ページデータを読み出し電圧ＶｒＣ及びＶｒＢを用いた読み出し結果によって確定させ、中位ページデータを読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させ、上位ページデータを読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させるようにデータを割り当ててもよい。すなわち、例えば、下位ビットと上位ビットの割り当てを入れ換えてもよい。この場合、閾値電圧の各レベルのそれぞれに対応して、以下のようにデータが割り当てられる。
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“１１０”
“Ｂ”レベル：“１００”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“０１１”
“Ｆ”レベル：“００１”
“Ｇ”レベル：“１０１”
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“１１０”
“Ｂ”レベル：“１００”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“０１１”
“Ｆ”レベル：“００１”
“Ｇ”レベル：“１０１”
【0093】
半導体記憶装置２において行われる書き込み動作について説明する。書き込み動作では、プログラム動作及びベリファイ動作が行われる。「プログラム動作」とは、一部のメモリセルトランジスタＭＴの電荷蓄積層３３６に電子を注入することにより、当該メモリセルトランジスタＭＴの閾値電圧を変化させる動作のことである。「ベリファイ動作」とは、上記のプログラム動作の後、データを読み出すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを判定し検証する動作である。閾値電圧がターゲットレベルまで達したメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。ここでいう「ターゲットレベル」とは、先に述べた８つの候補レベルの中から、目標のレベルとして設定された特定の候補レベルのことである。
【0094】
書き込み動作では、以上のプログラム動作及びベリファイ動作が繰り返し実行される。これにより、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇する。
【0095】
複数のワード線ＷＬのうち、書き込み動作の対象（つまり、閾値電圧を変化させる対象）であるメモリセルトランジスタＭＴに繋がっているワード線ＷＬのことを、以下では「選択ワード線」とも称する。また、書き込み動作の対象ではないメモリセルトランジスタＭＴに繋がっているワード線ＷＬのことを、以下では「非選択ワード線」とも称する。書き込み対象であるメモリセルトランジスタＭＴのことを、以下では「選択メモリトランジスタ」とも称する。
【0096】
複数のストリングユニットＳＵのうち、書き込み動作の対象となるストリングユニットＳＵのことを、以下では「選択ストリングユニット」とも称する。また、書き込み動作の対象とはならないストリングユニットＳＵのことを、以下では「非選択ストリングユニット」とも称する。
【0097】
選択ストリングユニットに含まれる各ＮＡＮＤストリングＮＳの導電体柱３３８、すなわち、選択ストリングユニットにおける各チャンネルのことを、以下では「選択チャンネル」とも称する。また、非選択ストリングユニットに含まれる各ＮＡＮＤストリングＮＳの導電体柱３３８、すなわち、非選択ストリングユニットにおける各チャンネルのことを、以下では「非選択チャンネル」とも称する。
【0098】
複数のビット線ＢＬのうち、選択メモリトランジスタに繋がっているビット線ＢＬのことを、以下では「選択ビット線」とも称する。また、選択メモリトランジスタに繋がっていないビット線ＢＬのことを、以下では「非選択ビット線」とも称する。
【0099】
プログラム動作について説明する。以下では、プログラム動作の対象がプレーンＰＬ１である場合の例について説明するが、プレーンＰＬ２の場合も以下と同様である。図８は、プログラム動作時における各配線の電位変化を示している。プログラム動作では、センスアンプ１２０が、プログラムデータに対応して各ビット線ＢＬの電位を変化させる。プログラム対象の（閾値電圧を上昇させるべき）メモリセルトランジスタＭＴに繋がるビット線ＢＬには、“Ｌ”レベルとして例えば接地電圧Ｖｓｓ（０Ｖ）が印加される。プログラム対象ではない（閾値電圧を維持させるべき）メモリセルトランジスタＭＴに繋がるビット線ＢＬには、“Ｈ”レベルとして、例えば２．５Ｖが印加される。前者のビット線ＢＬは、図８においては「ＢＬ（０）」と表記されている。後者のビット線ＢＬは、図８においては「ＢＬ（１）」と表記されている。
【0100】
ロウデコーダ１３０は、書き込み動作の対象としていずれかのブロックＢＬＫを選択し、更にいずれかのストリングユニットＳＵを選択する。より具体的には、選択されたストリングユニットＳＵにおけるセレクトゲート線ＳＧＤ（選択セレクトゲート線ＳＧＤｓｅｌ）には、電圧生成回路４３からロウデコーダ１３０を介して例えば５Ｖが印加される。これにより、選択トランジスタＳＴ１はオン状態となる。他方で、セレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択トランジスタＳＴ２はオフ状態となる。
【0101】
また、選択ブロックＢＬＫにおける非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤ（非選択セレクトゲート線ＳＧＤｕｓｅｌ）には、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧５Ｖが印加される。これにより、選択トランジスタＳＴ１がオン状態となる。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵにおいて、セレクトゲート線ＳＧＳは共通に接続されている。従って、非選択ストリングユニットＳＵにおいても、選択トランジスタＳＴ２はオフ状態となる。
【0102】
更に、非選択ブロックＢＬＫにおけるセレクトゲート線ＳＧＤ及びセレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオフ状態となる。
【0103】
ソース線ＳＬは、セレクトゲート線ＳＧＳの電位よりも高い電位とされる。当該電位は、例えば１Ｖである。
【0104】
その後、選択ブロックＢＬＫにおける選択セレクトゲート線ＳＧＤｓｅｌの電位を、例えば２．５Ｖとする。この電位は、上記の例で０Ｖが与えられたビット線ＢＬ（０）に対応する選択トランジスタＳＴ１はオンさせるが、２．５Ｖが与えられたビット線ＢＬ（１）に対応する選択トランジスタＳＴ１はカットオフさせる電圧である。これにより、選択ストリングユニットＳＵにおいては、ビット線ＢＬ（０）に対応する選択トランジスタＳＴ１はオンされ、２．５Ｖが与えられたビット線ＢＬ（１）に対応する選択トランジスタＳＴ１はカットオフされる。一方で、非選択セレクトゲート線ＳＧＤｕｓｅｌの電位を、例えば電圧Ｖｓｓとする。これにより、非選択ストリングユニットＳＵにおいては、ビット線ＢＬ（０）及びビット線ＢＬ（１）の電位に関わらず、選択トランジスタＳＴ１はカットオフされる。
【0105】
そしてロウデコーダ１３０は、選択ブロックＢＬＫにおいて、書き込み動作の対象としていずれかのワード線ＷＬを選択する。書き込み動作の対象となるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＰＧＭが印加される。一方で、その他のワード線ＷＬ（非選択ワード線ＷＬｕｓｅｌ）に、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＰＡＳＳ＿ＰＧＭが印加される。電圧ＶＰＧＭは、トンネル現象により電子を電荷蓄積層３３６に注入するための高電圧である。電圧ＶＰＡＳＳ＿ＰＧＭは、ワード線ＷＬに繋がるメモリセルトランジスタＭＴをＯＮとする一方で、閾定電圧は変化させない程度の電圧である。ＶＰＧＭはＶＰＡＳＳ＿ＰＧＭよりも高い電圧である。
【0106】
プログラム対象のビット線ＢＬ（０）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がオン状態となる。そのため、選択ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴのチャネル電位は０Ｖとなる。制御ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積層３３６に注入されるので、メモリセルトランジスタＭＴの閾値電圧が上昇される。
【0107】
プログラム対象ではないビット線ＢＬ（１）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がカットオフ状態となる。そのため、選択ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴのチャネルは電気的にフローティングとなり、ワード線ＷＬ等との容量カップリングによりチャネル電位は電圧ＶＰＧＭ近くまで上昇される。制御ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積層３３６に注入されないので、メモリセルトランジスタＭＴの閾値電圧は維持される。正確にいうと、閾値分布レベルがより高い分布に遷移するほどには、閾値電圧は変動しない。
【0108】
読み出し動作について説明する。以下では、読み出し動作の対象がプレーンＰＬ１である場合の例について説明するが、プレーンＰＬ２の場合も以下と同様である。プログラム動作に続いて行われるベリファイ動作は、以下に説明する読み出し動作と同じである。図９は、読み出し動作時における各配線の電位変化を示している。読み出し動作では、読み出し動作の対象となるメモリセルトランジスタＭＴ、を含むＮＡＮＤストリングＮＳが選択される。あるいは、読み出し動作の対象となるページを含むストリングユニットＳＵが選択される。
【0109】
まず、選択セレクトゲート線ＳＧＤｓｅｌ、非選択セレクトゲート線ＳＧＤｕｓｅｌ及びセレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば５Ｖが印加される。これにより、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオン状態となる。また、選択ワード線ＷＬｓｅｌ及び非選択ワード線には、電圧生成回路４３からロウデコーダ１３０を介して例えば読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤは、メモリセルトランジスタＭＴの閾値電圧にかかわらず、メモリセルトランジスタＭＴをＯＮとすることができ、かつ、閾定電圧は変化させない程度の電圧である。これにより、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる全てのＮＡＮＤストリングＮＳにおいて、電流が導通する。
【0110】
次に、読み出し動作の対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に対し、電圧生成回路４３からロウデコーダ１３０を介して例えばＶｒＡのような読み出し電圧Ｖｒが印加される。それ以外のワード線（非選択ワード線ＷＬｕｓｅｌ）に対しては、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。
【0111】
また、選択セレクトゲート線ＳＧＤｓｅｌ及びセレクトゲート線ＳＧＳに印加する電圧は維持しつつ、非選択セレクトゲート線ＳＧＤｕｓｅｌには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオン状態を維持するが、非選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオフ状態となる。なお、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ２はオン状態となる。
【0112】
これにより、非選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、少なくとも選択トランジスタＳＴ１がオフ状態となるため、電流パスを形成しない。一方で、選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、選択ワード線ＷＬｓｅｌに印加される読み出し電圧ＶｒとメモリセルトランジスタＭＴの閾値電圧との関係に応じて、電流パスが形成され、または、形成されない。
【0113】
センスアンプ１２０は、選択されたＮＡＮＤストリングＮＳに繋がるビット線ＢＬに対して電圧を印加する。この状態で、センスアンプ１２０は、当該ビット線ＢＬを流れる電流の値に基づいてデータの読み出しを行う。具体的には、読み出し動作の対象となるメモリセルトランジスタＭＴの閾値電圧が、当該メモリセルトランジスタＭＴに印加された読み出し電圧よりも高いか否かを判定する。尚、データの読み出しは、ビット線ＢＬを流れる電流の値に基づくのではなく、ビット線ＢＬにおける電位の時間変化に基づいて行われてもよい。後者の場合、ビット線ＢＬは、予め所定の電位となるようにプリチャージされる。
【0114】
先に述べたベリファイ動作も、上記のような読み出し動作と同様に行われる。ベリファイ動作では、ベリファイの対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬに対し、例えばＶｆｙＡのようなベリファイ電圧が電圧生成回路４３からロウデコーダ１３０を介して印加されることとなる。
【0115】
なお、先に述べたプログラム動作の初期段階における選択セレクトゲート線ＳＧＤｓｅｌ及び非選択セレクトゲート線ＳＧＤｕｓｅｌに５Ｖの電圧を印加する動作は、省略される場合がある。同様に、先に述べた読み出し動作（ベリファイ動作）の初期段階における非選択セレクトゲート線ＳＧＤｕｓｅｌに５Ｖの電圧を印加し選択ワード線ＷＬｓｅｌに読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤを印加する動作は、省略される場合がある。
【0116】
読み出し動作時において、半導体記憶装置２とメモリコントローラ１との間で送受信される具体的な信号の流れ等について説明する。以下では、読み出し動作の対象がプレーンＰＬ１である場合の例について説明するが、プレーンＰＬ２の場合も以下と同様である。
【0117】
図１０には、半導体記憶装置２とメモリコントローラ１との間で送受信される各種の信号等の例が示されている。
【0118】
読み出し動作時においては、メモリコントローラ１から半導体記憶装置２に向けて、信号ＤＱ＜７：０＞として、「０５ｈ」、複数の「ＡＤＤ」、及び「Ｅ０ｈ」からなる信号が順に入力される。「０５ｈ」は、メモリセルアレイ１１０からのデータの読み出し動作を実行させるためのコマンドである。「ＡＤＤ」は、データの読み出し元となるアドレスを指定する信号である。「Ｅ０ｈ」は、読み出し動作を開始させるためのコマンドである。
【0119】
図１０では、「Ｅ０ｈ」が半導体記憶装置２に入力されたタイミングが時刻ｔ０として示されている。時刻ｔ０から一定の期間が経過した時刻ｔ１において、メモリコントローラ１は、リードイネーブル信号／ＲＥのトグルを開始させる。
【0120】
先に述べたように、リードイネーブル信号／ＲＥは、メモリコントローラ１が、半導体記憶装置２からデータを読み出すための信号であり、半導体記憶装置２の入出力用端子群３１に入力される。時刻ｔ１以降は、リードイネーブル信号／ＲＥが、ＨレベルとＬレベルとの間において交互に切り換えられる（トグルされる）。このように切り換えられるリードイネーブル信号／ＲＥのそれぞれが、データを読み出すための「読み出し信号」として用いられる。入出力用端子群３１は、メモリコントローラ１から読み出し信号（／ＲＥ）を繰り返し受信する。
【0121】
半導体記憶装置２は、リードイネーブル信号／ＲＥが切り換わる毎に（すなわち、それぞれの読み出し信号が入力される毎に）、信号ＤＱ＜７：０＞としてデータを出力すると共に、データストローブ信号ＤＱＳをＨレベルとＬレベルとの間で切り換える。図１０においては、信号ＤＱ＜７：０＞として出力されるデータのそれぞれが「Ｄ」として示されている。また、最初のデータが出力され、データストローブ信号ＤＱＳが切り換わるタイミングが、時刻ｔ２として示されている。時刻ｔ１から時刻ｔ２までの時間は、半導体記憶装置２の内部処理に要するタイムラグである。メモリコントローラ１から入力されるリードイネーブル信号／ＲＥの切り換えと、半導体記憶装置２から出力されるデータストローブ信号ＤＱＳの切り換えと、の対応関係が、図１０では点線の矢印で示されている。
【0122】
尚、半導体記憶装置２からの読み出しデータの出力は、１つのデータを、偶数ビットからなるイーブンデータと、奇数ビットからなるオッドデータと、に分けた上で、それぞれを交互に出力することで行われる。図１０において「Ｄ」と示されるそれぞれのデータは、イーブンデータ及びオッドデータのいずれかとして出力されるものである。
【0123】
読み出しデータが出力される際には、電源入力用端子群３３のうち、信号ＤＱを出力する端子（後述のピン５０１）の電位が、当該データに応じて都度切り換えられる。図１１には、当該電位の時間変化の例が示されている。同図に示されるように、上記端子の電位は、読み出しデータに応じて、ＶｃｃＱもしくはＶｓｓＱのいずれかの電位とされる。例えば、ＶｃｃＱは「１」のデータに対応する電位であり、ＶｓｓＱは「０」のデータに対応する電位である。
【0124】
線Ｌ１に示されるのは、電位がＶｃｃＱからＶｓｓＱへと変化し、その後再びＶｃｃＱとなる例である。線Ｌ２に示されるのは、電位がＶｓｓＱからＶｃｃＱへと変化し、その後再びＶｓｓＱとなる例である。
【0125】
図１１の時刻ｔ１０は、入出力用端子群３１の端子から読み出しデータが出力され始める時刻、すなわち、当該端子の電位が読み出しデータに応じて変化し始める時刻である。電位は、時刻ｔ１０の後の時刻ｔ１１において概ね一定となり、その後、時刻ｔ１３までの一定期間に亘って維持される。メモリコントローラ１によるデータの読み出しは、例えば、時刻ｔ１１から時刻ｔ１３までの期間の中間のタイミングにおいて行われる。時刻ｔ１３よりも後の時刻ｔ２０には、入出力用端子群３１の端子から次の読み出しデータが出力され始める。
【0126】
このような読み出しデータの出力を実行するための具体的な回路構成について説明する。図１２には、入出力回路２１の内部構成が模式的に描かれている。同図に示されるように、入出力回路２１には、入出力用端子群３１の各端子に対応して、入力回路２１ａ及び出力回路２１ｂのそれぞれが設けられている。入力回路２１ａは、入出力用端子群３１の端子に入力される電位の大きさを取得するための回路である。出力回路２１ｂは、入出力用端子群３１の端子から出力する電位の大きさを調整するための回路である。
【0127】
図１３には、ロジック制御回路２２の内部構成が模式的に描かれている。同図に示されるように、ロジック制御回路２２には入力回路２２ａ及び出力回路２２ｂが設けられており、ロジック制御用端子群３２の各端子のそれぞれに対し、入力回路２２ａ及び出力回路２２ｂのいずれか一方が接続されている。入力回路２２ａは、ロジック制御用端子群３２の端子に入力される電位の大きさを取得するための回路である。出力回路２２ｂは、ロジック制御回路２２の端子から出力する電位の大きさを調整するための回路である。
【0128】
図１４には、入出力用端子群３１に含まれる複数の端子のうち、信号ＤＱを出力するための端子であるピン５０１、が２つ示されており、それぞれのピン５０１に対応した出力回路２１ｂも示されている。上方側に描かれているピン５０１は、信号ＤＱ＜０＞を出力するための端子である。下方側に描かれているピン５０１は、信号ＤＱ＜１＞を出力するための端子である。
【0129】
ピン５０１の電位を変化させるための回路、すなわち出力回路２１ｂの構成は、図１４において図示されていないピン５０１を含め、入出力用端子群３１に含まれるそれぞれのピン５０１について概ね同様である。以下では、信号ＤＱ＜０＞を出力するためのピン５０１やその周辺の回路構成について主に説明し、その他の構成については適宜説明を省略する。
【0130】
読み出し動作の際には、それぞれの読み出しデータに対応して、ピン５０１から外部のメモリコントローラ１に向けて信号が出力される。ここでいう「信号」とは、図１１に示されるような、それぞれの読み出しデータに対応して変化する電位、として出力される「出力信号」である。読み出し動作の際には、複数の読み出しデータが連続して出力されるので、ピン５０１からは上記出力信号が繰り返し出力される。読み出し動作の際には、それぞれのピン５０１は「出力ピン」として動作する。
【0131】
ピン５０１には、配線５７１の一端が接続されている。配線５７１は、入出力回路２１に設けられた内部配線であって、後述のプルアップドライバ５１０等と共に、ピン５０１の電位を変化させるための回路を構成するものである。
【0132】
図１４には、ピン５０１に加えて、ピン５０２、５０３も示されている。ピン５０２は、電源入力用端子群３３に含まれる端子のうち、電源制御回路３からＶｃｃＱが入力される端子である。ピン５０３は、電源入力用端子群３３に含まれる端子のうち、電源制御回路３からＶｓｓＱが入力される端子である。
【0133】
図１４の例では、ピン５０２、５０３は、それぞれのピン５０１に対応して個別に設けられている。このような態様に換えて、図１５に示される変形例のように、互いに隣り合う一対のピン５０１により、その間に設けられたピン５０２又はピン５０３が共有されているような態様であってもよい。この変形例では、信号ＤＱ＜０＞を出力するためのピン５０１と、信号ＤＱ＜１＞を出力するためのピン５０１との間に、ピン５０３が配置されている。また、信号ＤＱ＜１＞を出力するためのピン５０１と、信号ＤＱ＜２＞を出力するためのピン５０１との間に、ピン５０２が配置されている。
【0134】
図１４に戻って説明を続ける。ピン５０１には、配線５７１の一端が接続されている。同様に、ピン５０２には配線５７２の一端が接続されており、ピン５０３には配線５７３の一端が接続されている。配線５７２、５７３は、いずれも、入出力回路２１に設けられた内部配線であって、電源制御回路３からの入力により所定の電位に維持されている。つまり、配線５７２の電位はＶｃｃＱに維持されており、配線５７３の電位はＶｓｓＱに維持されている。配線５７２、５７３は、本実施形態における「基準電位線」に該当する。
【0135】
ピン５０１に繋がる回路（入出力回路２１）には、プルアップドライバ５１０と、プルダウンドライバ５２０と、駆動回路５３０、５４０と、タイマー回路５５０と、出力制御回路５６０と、が含まれる。尚、これらのうちの一部は、入出力回路２１の外に設けられていてもよい。
【0136】
プルアップドライバ５１０は、ピン５０１の電位をＶｃｃＱまで引き上げるための回路である。プルアップドライバ５１０は、配線５７２と配線５７１との間に設けられたｐチャネルＭＯＳトランジスタを含む。後述の駆動回路５３０によって、ｐチャネルＭＯＳトランジスタの抵抗値が調整され、これによりピン５０１の電位が引き上げられる。
【0137】
プルアップドライバ５１０は複数設けられており、配線５７２と配線５７１との間において並列に並ぶよう配置されている。図１４においては、これらのうち３つのプルアップドライバ５１０（５１１、５１２、５１３）のみが図示されており、その他のプルアップドライバ５１０については図示が省略されている。
【0138】
ピン５０１の電位をＶｃｃＱまで引き上げる際には、データの出力期間に亘って、所定数のプルアップドライバ５１０がオンとされる。ここでいう「所定数」は、配線５７２と配線５７１との間の電気抵抗が所定の規格値となるよう、例えば周囲の温度等に応じて予め設定される数である。
【0139】
尚、それぞれのプルアップドライバ５１０は、データの出力期間に亘ってオン又はオフの一定状態に維持されるのであるが、本実施形態では、１つのプルアップドライバ５１１については上記と異なる動作を行う。つまり、規格値に合わせた電気抵抗の調整は、プルアップドライバ５１１を除いた他のプルアップドライバ５１０によって行われる。プルアップドライバ５１１の動作やその目的については後に説明する。
【0140】
駆動回路５３０は、プルアップドライバ５１０に含まれるｐチャネルＭＯＳトランジスタの動作を制御するための回路である。駆動回路５３０は、ｐチャネルＭＯＳトランジスタのゲートに制御信号を送信することで、プルアップドライバ５１０の電気抵抗を変化させる。駆動回路５３０は、それぞれのプルアップドライバ５１０に対応して複数設けられている。図１４の例では、プルアップドライバ５１１に対応して駆動回路５３１が設けられており、プルアップドライバ５１２に対応して駆動回路５３２が設けられており、プルアップドライバ５１３に対応して駆動回路５３３が設けられている。駆動回路５３０は、プルアップドライバ５１０と同じ数だけ設けられているのであるが、図１４においては３つの駆動回路５３０のみが図示されている。
【0141】
それぞれの駆動回路５３０の動作は、後述の出力制御回路５６０によって制御される。ただし、駆動回路５３１については、出力制御回路５６０によって直接制御されるのではなく、後述のタイマー回路５５０によって制御される。
【0142】
プルダウンドライバ５２０は、ピン５０１の電位をＶｓｓＱまで引き下げるための回路である。プルダウンドライバ５２０は、配線５７３と配線５７１との間に設けられたｎチャネルＭＯＳトランジスタを含む。後述の駆動回路５３０によって、ｎチャネルＭＯＳトランジスタの抵抗値が調整され、これによりピン５０１の電位が引き下げられる。
【0143】
プルダウンドライバ５２０は複数設けられており、配線５７３と配線５７１との間において並列に並ぶよう配置されている。図１４においては、これらのうち３つのプルダウンドライバ５２０（５２１、５２２、５２３）のみが図示されており、その他のプルダウンドライバ５２０については図示が省略されている。
【0144】
ピン５０１の電位をＶｓｓＱまで引き下げる際には、データの出力期間に亘って、所定数のプルダウンドライバ５２０がオンとされる。ここでいう「所定数」は、配線５７３と配線５７１との間の電気抵抗が所定の規格値となるよう、例えば周囲の温度等に応じて予め設定される数である。
【0145】
尚、それぞれのプルダウンドライバ５２０は、データの出力期間に亘ってオン又はオフの一定状態に維持されるのであるが、本実施形態では、１つのプルダウンドライバ５２１については上記と異なる動作を行う。つまり、規格値に合わせた電気抵抗の調整は、プルダウンドライバ５２１を除いた他のプルダウンドライバ５２０によって行われる。プルダウンドライバ５２１の動作やその目的については後に説明する。
【0146】
駆動回路５４０は、プルダウンドライバ５２０に含まれるｎチャネルＭＯＳトランジスタの動作を制御するための回路である。駆動回路５４０は、ｎチャネルＭＯＳトランジスタのゲートに制御信号を送信することで、プルダウンドライバ５２０の電気抵抗を変化させる。駆動回路５４０は、それぞれのプルダウンドライバ５２０に対応して複数設けられている。図１４の例では、プルダウンドライバ５２１に対応して駆動回路５４１が設けられており、プルダウンドライバ５２２に対応して駆動回路５４２が設けられており、プルダウンドライバ５２３に対応して駆動回路５４３が設けられている。駆動回路５４０は、プルダウンドライバ５２０と同じ数だけ設けられているのであるが、図１４においては３つの駆動回路５４０のみが図示されている。
【0147】
それぞれの駆動回路５４０の動作は、後述の出力制御回路５６０によって制御される。ただし、駆動回路５４１については、出力制御回路５６０によって直接制御されるのではなく、後述のタイマー回路５５０によって制御される。
【0148】
出力されるデータに応じてピン５０１の電位を引き上げる際には、所定数のプルアップドライバ５１０がオンとされ、プルダウンドライバ５２０はオフのままとされる。出力されるデータに応じてピン５０１の電位を引き下げる際には、所定数のプルダウンドライバ５２０がオンとされ、プルアップドライバ５１０はオフのままとされる。このように、プルアップドライバ５１０及びプルダウンドライバ５２０は排他的に動作する。
【0149】
タイマー回路５５０は、駆動回路５３１、５４１の動作を制御する回路である。タイマー回路５５０は、経過時間を計測しながら、予め設定された所定時間だけプルアップドライバ５１１がオンとなるように、駆動回路５３１を制御する。もしくは、タイマー回路５５０は、経過時間を計測しながら、予め設定された所定時間だけプルダウンドライバ５２１がオンとなるように、駆動回路５４１を制御する。タイマー回路５５０によってオンとされるのは、プルアップドライバ５１１又はプルダウンドライバ５２１のいずれか一方のみである。プルアップドライバ５１１等がオンとなるタイミングや時間は、タイマー回路５５０によって調整される。その目的については後に説明する。
【0150】
出力制御回路５６０は、ピン５０１の電位が読み出しデータに対応した電位となるように、プルアップドライバ５１０やプルダウンドライバ５２０等の動作を個別に制御するための回路である。尚、図１においては、複数の駆動回路５３０、５４０から伸びる線が、ひとまとまりになって出力制御回路５６０に繋がっているように描かれているが、実際には、出力制御回路５６０と駆動回路５３０等のそれぞれとを繋ぐ線は個別に設けられている。本実施形態では、出力制御回路５６０はシーケンサ４１の一部として設けられている。ただし、後に説明する出力制御回路５６０の機能は、シーケンサ４１とは別に設けられた回路によって実現されてもよい。
【0151】
プルアップドライバ５１０、プルダウンドライバ５２０、及び駆動回路５３０、５４０は、読み出しデータとして出力すべき信号に対応してピン５０１の電位を変化させるための「出力回路」を構成している。出力制御回路５６０は、当該出力回路の動作を制御する「制御部」に該当する。
【0152】
上記の出力回路が単位時間あたりにおいてピン５０１の電位を変化させる能力、のことを、ここでは「駆動能力」と定義する。データの出力時においてオンとされるプルアップドライバ５１０やプルダウンドライバ５２０の数が多くなる程、出力回路の駆動能力は大きくなる。出力制御回路５６０は、出力回路の駆動能力が規格値を満足するように、温度等に応じてプルアップドライバ５１０の動作数を調整する。
【0153】
ところで、読み出しデータの出力時においては、複数あるピン５０１のそれぞれについて、電位の調整が同時に行われる。このため、ピン５０２やピン５０３においては、ピン５０１の総数に応じて無視できない程度の電流が流れることとなり、その結果として、ピン５０２の電位が、基準電位であるＶｃｃＱから外れるように変動してしまう。同様に、ピン５０３の電位が、基準電位であるＶｓｓＱから外れるように変動してしまう。このような電位変動が生じるのは、ピン５０２やピン５０３に繋がる電源制御回路３の内部等に、不図示のインダクタンス要素が存在するためである。ピン５０３等の電位変動として生じるノイズは、所謂「同時スイッチングノイズ」として広く知られている。
【0154】
図１６の上段に示される線Ｌ３は、読み出しデータの出力に伴って上記のような電位変動が生じた場合における、ピン５０３の電位の時間変化の例である。ピン５０３の電位変動は、読み出しデータが出力されるタイミング（時刻ｔ１０、ｔ２０、又はその近傍）のそれぞれにおいて生じる。ピン５０２についても同様である。
【0155】
ピン５０２やピン５０３の電位が基準電位から外れると、配線５７２や配線５７３の電位が変動する影響により、プルアップドライバ５１０やプルダウンドライバ５２０の動作が変化する。また、駆動回路５３０、５４０の動作が変化することもある。更には、基準電位の変化に伴って、出力されるデータそのもの（つまり、ピン５０１とピン５０３との電位差）も変化してしまう。
【0156】
図１６の下段に示される線Ｌ１、Ｌ２は、それぞれ、図１１の線Ｌ１、Ｌ２と同じものであり、上記のような電位変動が生じていない正常時の波形を表している。線Ｌ２１は、上段のＬ３に示される電位変動の影響を受けた場合における、ピン５０１の電位の時間変化の例である。この例では、ピン５０３の電位変動の影響により、ピン５０１から出力される信号の波形が線Ｌ２から線Ｌ２１へと変化している。線Ｌ２１では、正常時の線Ｌ２に比べると、時刻ｔ１０以降における電位の上昇速度が低下している。換言すれば、出力回路の駆動能力が正常時よりも低下している。
【0157】
線Ｌ２１の例において、ピン５０１の電位は、時刻ｔ１０よりも後の時刻ｔ１２において概ね一定となり、その後、時刻ｔ１３までの一定期間に亘って維持される。電位が一定となっている期間の長さは、図１１に示される正常時における期間（時刻ｔ１１から時刻ｔ１３までの期間）に比べて短くなっている。このため、メモリコントローラ１によるデータの読み出しが行われるタイミングによっては、データが正しく読み出されない可能性が有る。
【0158】
線Ｌ３に示されるようなピン５０３等の電位変動は、ピン５０１の数や、ピン５０１の電位の変化速度に応じて大きくなる。換言すれば、半導体記憶装置２から出力されるデータの転送速度が大きくなるほど、ピン５０３等の電位変動も大きくなってしまう。
【0159】
近年では、半導体記憶装置２には更なる高速化が求められており、今後は更に大きなデータ転送速度が求められるものと考えられる。しかしながら、データの転送速度が大きくなると、上記のように、ピン５０３等における同時スイッチングノイズの影響が無視できなくなるため、データ転送速度の要求に応じることが困難となる可能性が有る。
【0160】
そこで、本実施形態に係る半導体記憶装置２では、出力制御回路５６０が、出力回路の駆動能力を一時的に変化させる処理を行うことで、同時スイッチングノイズの影響を低減することとしている。当該処理のことを、以下では「能力調整処理」とも称する。
【0161】
能力調整処理について、図１７を参照しながら説明する。図１７に示される線Ｌ１、Ｌ２、Ｌ３、及び線Ｌ２１の波形は、いずれも図１６に示されるものと同じである。図１７で新たに示される線Ｌ４は、タイマー回路５５０から駆動回路５３１に送信される制御信号の波形である。当該波形は、読み出しデータの出力が開始されるタイミング（時刻ｔ１０）の直前においてＬからＨへと変化し、時刻ｔ１０までの所定時間においてＨに維持される。その後、時刻ｔ１０においてＨからＬへと変化する。
【0162】
尚、タイマー回路５５０からの制御信号をＬからＨへと切り替える処理は、出力制御回路５６０によって行われる。その後、タイマー回路５５０は、当該タイミングからの経過時間を計測し、上記の「所定時間」が経過したタイミングで、制御信号をＨからＬに戻す。「所定時間」は、予め設定された固定の時間であってもよく、出力制御回路５６０によって都度設定される可変の時間であってもよい。
【0163】
上記の制御信号がＬのときには、駆動回路５３１によってプルアップドライバ５１１がオフとされる。一方、制御信号がＨとなっている間は、この例では、駆動回路５３１によってプルアップドライバ５１１がオンとされる。これにより、配線５７１と配線５７２との間の電気抵抗が低下するため、配線５７１及びピン５０１における電位の上昇速度が一時的に上昇する。換言すれば、出力回路の駆動能力が一時的に大きくなる。
【0164】
このため、線Ｌ３に示されるようなピン５０３の電位変動が生じている状況であっても、制御信号がＨとなってからしばらくの間は、ピン５０１の電位がＶｃｃＱに向けて上昇する速度が大きくなる。その結果、ピン５０１の電位は、線Ｌ２１ではなく線Ｌ２のように変化する。すなわち、電位変動が生じていない正常時と同じように変化する。
【0165】
以上のような能力調整処理は、入出力用端子群３１に設けられた全てのピン５０１のそれぞれについて、並行して行われる。また、能力調整処理は、図２のメモリシステムに設けられた複数の半導体記憶装置２のそれぞれにおいて行われる。図１７の線Ｌ４に示される波形、すなわち、タイマー回路５５０から駆動回路５３１に送信される制御信号の波形は、それぞれの半導体記憶装置２毎に異なるものとすることができ、１つの半導体記憶装置２において、それぞれのピン５０１毎に異なるものとすることができる。
【0166】
また、線Ｌ３のような電位変動の波形は、入出力用端子群３１の全体から出力される読み出しデータ（例えば８ｂｉｔのデータ）によっても変化する。このため、読み出しデータに応じて、それぞれのタイマー回路５５０から制御信号を送信するタイミングや、当該制御信号の波形等を適宜調整することとしてもよい。読み出しデータと、タイマー回路５５０から出力すべき制御信号との対応関係は、例えば、半導体記憶装置２が備える不図示のＲＯＭ等に記憶させておけばよい。
【0167】
尚、同時スイッチングノイズの影響によって生じるピン５０３の電位変動の波形は、図１７の線Ｌ３に示されるような波形とは異なる場合もある。例えば、ＶｓｓＱから、一時的に負電位側に変位するような波形となる場合もあり得る。その場合、ピン５０１の電位に対する影響は図１７とは異なるものとなり、タイマー回路５５０から出力すべき制御信号の波形も異なるものとなる。
【0168】
また、ピン５０３の電位変動の波形が、線Ｌ３のように一時的に正電位側に変位するような波形であったとしても、その大きさ等によっては、駆動回路５３０に与える影響の度合いが変化し、ピン５０１の電位に対する影響が図１７の例とは異なるものとなる場合もあり得る。制御信号としてどのような波形の信号を出力するべきかは、予め実験等により計測しておくことが好ましい。
【0169】
図１８に示されるように、同時スイッチングノイズの影響により、線Ｌ１の波形が線Ｌ１１のように変化する場合も生じ得る。線Ｌ１１では、正常時の線Ｌ１に比べると、時刻ｔ１０以降における電位の下降速度が低下している。換言すれば、出力回路の駆動能力が正常時よりも低下している。この場合は、タイマー回路５５０から駆動回路５４１に向けて、線Ｌ４で示される波形の制御信号を送信することとすればよい。これにより、線Ｌ１１の波形を、線Ｌ１のような正常時の波形に近づけることができる。
【0170】
また、同時スイッチングノイズの影響の仕方によっては、出力回路の駆動能力を一時的に小さくした方がいい場合も生じ得る。この場合は、プルアップドライバ５１０又はプルダウンドライバ５２０のうち、データの出力に伴ってオンとすべきものを、データの出力開始後の一定期間においてのみオフとしておくような処理が、能力調整処理として行われればよい。
【0171】
以上に述べたように、制御部である出力制御回路５６０は、各読み出しデータに対応するそれぞれの信号がピン５０１から出力される際に、出力回路の駆動能力を一時的に変化させる能力調整処理を行う。これにより、同時スイッチングノイズの影響を低減し、読み出しデータの出力を高速に且つ安定して行うことが可能となっている。「一時的に」というのは、読み出しデータの出力期間（ｔ１０からｔ２０までの期間）の全体に亘ってではない、という意味である。
【0172】
タイマー回路５５０からの制御信号がＬからＨとされるタイミングは、本実施形態のように時刻ｔ１０よりも少し前のタイミングであってもよく、時刻ｔ１０と同じタイミングであってもよく、時刻ｔ１０よりも少し後のタイミングであってもよい。いずれの場合であっても、タイマー回路５５０からの制御信号がＬからＨとされるタイミングは、メモリコントローラ１に向けて読み出しデータの信号が出力されるタイミング、を基準として設定されることが好ましい。つまり、読み出しデータの信号が出力されるタイミングから、（０を含む）所定時間だけオフセットしたタイミングとして設定されることが好ましい。「読み出しデータの信号が出力されるタイミング」とは、図１７の例では時刻ｔ１０のことであり、図１０の例では時刻ｔ２のことである。
【0173】
尚、読み出しデータを出力するための処理が内部で開始されるタイミングは、図１０における時刻ｔ２よりも早いタイミング、具体的には、メモリコントローラ１からリードイネーブル信号／ＲＥが入力されるタイミング（時刻ｔ１）である。従って、制御信号をＬからＨとするための内部処理が開始されるタイミングは、メモリコントローラ１からリードイネーブル信号／ＲＥが入力されるタイミング（時刻ｔ１）、を基準としたタイミングということになる。
【0174】
このように、本実施形態の出力制御回路５６０は、メモリコントローラ１に向けて読み出しデータの信号が出力されるタイミング（例えば時刻ｔ１０）、を基準とした所定タイミングから、予め設定された所定時間が経過するまでの間において能力調整処理を行う。また、「所定時間」を計測するためのタイマー回路５５０を設けることで、能力調整処理を適切かつ確実に実行することが可能となっている。
【0175】
同時スイッチングノイズの影響は、図１７の例のように、読み出しデータの出力時における前半の期間で生じることが多い。このため、制御信号がＨからＬに戻されるタイミング、すなわち、能力調整処理が終了するタイミングは、時刻ｔ１０において読み出しデータの信号が出力され始めてから、時刻ｔ２０において当該信号の出力が完了するまでの期間、の前半であることが好ましい。
【0176】
先に述べたように、ピン５０１の電位を変化させるための「出力回路」には、基準電位線である配線５７２とピン５０１との間の電気抵抗、を変化させるプルアップドライバ５１０と、基準電位線である配線５７３とピン５０１との間の電気抵抗、を変化させるプルダウンドライバ５２０と、これらを駆動する駆動回路５３０、５４０と、が含まれる。制御部である出力制御回路５６０は、駆動回路５３０、５４０の動作を制御することにより能力調整処理を行う。
【0177】
プルアップドライバ５１０やプルダウンドライバ５２０等は、配線５７２と配線５７１との間の電気抵抗を規格値に一致させるための回路として、半導体記憶装置２において予め設けられているものである。このため、本実施形態に係る半導体記憶装置２では、出力回路として設けられた既存の構成の一部を有効に利用しながら、能力調整処理を実行することが可能となっている。
【0178】
図１４に示されるように、プルアップドライバ５１０及び駆動回路５３０は複数組設けられており、プルダウンドライバ５２０及び駆動回路５４０も複数組設けられている。出力制御回路５６０は、複数ある駆動回路５３０、５４０のうち、一部の駆動回路５３０、５４０の動作を制御することにより能力調整処理を行う。「一部の駆動回路５３０、５４０」とは、本実施形態では、能力調整処理を実行するために設けられた専用の駆動回路５３１、５４１である。つまり、能力調整処理が不要の場合には、駆動回路５３１、５４１はいずれも常にオフのままとされる。
【0179】
尚、同時スイッチングノイズの影響による出力波形の変化は、ＤＱ＜０＞等を出力するためのピン５０１のみならず、データストローブ信号ＤＱＳを出力するためのピンにおいても生じることがある。従って、以上に述べた構成及び能力調整処理は、データストローブ信号ＤＱＳを出力するためのピンに適用することもできる。当該ピンも、外部のメモリコントローラ１に繰り返し出力信号（ＤＱＳ）を出力する「出力ピン」に該当する。尚、当該ピンからの出力について能力調整処理を実行するための構成は、図１４に示されるピン５０１の周囲の構成と概ね同じであるから、その具体的な図示や説明については省略する。
【0180】
第２実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
【0181】
図１９には、本実施形態におけるピン５０１及びその周辺の構成が示されている。図示されたピン５０１は、信号ＤＱ＜０＞を出力するための端子である。信号ＤＱ＜１＞等を出力するための他のピン５０１については図示が省略されているが、それらも図１９と同様の構成を有している。
【0182】
図１４の第１実施形態においては、複数の駆動回路５３０のうちの一部（駆動回路５３１）についてはタイマー回路５５０によって直接制御され、その他については出力制御回路５６０によって直接制御される構成となっていた。同様に、複数の駆動回路５４０のうちの一部（駆動回路５４１）についてはタイマー回路５５０によって直接制御され、その他については出力制御回路５６０によって直接制御される構成となっていた。
【0183】
これに対し、図１９の本実施形態においては、複数の駆動回路５３０、５４０の全てが、タイマー回路５５０及び出力制御回路５６０のいずれによっても直接され得る構成となっている。これを実現するために、本実施形態では、複数の駆動回路５３０のそれぞれに対応して、マルチプレクサ５８０が設けられている。また、複数の駆動回路５４０のそれぞれに対応して、マルチプレクサ５９０が設けられている。
【0184】
マルチプレクサ５８０の数は、駆動回路５３０の数と同じである。図１９においては、複数のマルチプレクサ５８０のうち、駆動回路５３１に繋がるマルチプレクサ５８１と、駆動回路５３２に繋がるマルチプレクサ５８２と、駆動回路５３３に繋がるマルチプレクサ５８３と、が図示されており、その他のマルチプレクサ５８０については図示が省略されている。
【0185】
同様に、マルチプレクサ５９０の数は、駆動回路５４０の数と同じである。図１９においては、複数のマルチプレクサ５９０のうち、駆動回路５４１に繋がるマルチプレクサ５９１と、駆動回路５４２に繋がるマルチプレクサ５９２と、駆動回路５４３に繋がるマルチプレクサ５９３と、が図示されており、その他のマルチプレクサ５９０については図示が省略されている。
【0186】
それぞれのマルチプレクサ５８０には、タイマー回路５５０からの制御信号と、出力制御回路５６０からの制御信号と、の両方が入力される。これらのうちの一方の制御信号が、駆動回路５３０に入力され、これに繋がるプルアップドライバ５１０の動作制御に供される。いずれの制御信号が駆動回路５３０に入力されるのかは、例えば、シーケンサ４１からマルチプレクサ５８０に入力される信号によって決定される。
【0187】
同様に、それぞれのマルチプレクサ５９０には、タイマー回路５５０からの制御信号と、出力制御回路５６０からの制御信号と、の両方が入力される。これらのうちの一方の制御信号が、駆動回路５４０に入力され、これに繋がるプルダウンドライバ５２０の動作制御に供される。いずれの制御信号が駆動回路５４０に入力されるのかは、例えば、シーケンサ４１からマルチプレクサ５９０に入力される信号によって決定される。
【0188】
本実施形態でも第１実施形態と同様に、複数あるプルアップドライバ５１０やプルダウンドライバ５２０のうちの一部のみが、能力調整処理に用いられ、読み出しデータが出力される際において一時的にオンとされる。ただし、能力調整処理のためにどのプルアップドライバ５１０等が用いられるかは、本実施形態では固定されていない。
【0189】
先に述べたように、ピン５０１から読み出しデータが出力される期間（時刻ｔ１０から時刻ｔ２０までの期間）においては、配線５７２と配線５７１との間の電気抵抗が所定の規格値となるように、所定数のプルアップドライバ５１０等が（期間全体に亘って）オンとされる。「所定数」は、例えば周囲の温度等に応じて都度調整される。
【0190】
本実施形態では、上記の「所定数」から外れたプルアップドライバ５１０等が、能力調整処理に用いられる。このような構成においては、能力調整処理のための専用のプルアップドライバ５１０等や駆動回路５３０等を設けておく必要がないので、半導体記憶装置２が備えるプルアップドライバ５１０等の個数を低減することができる。このような態様でも、第１実施形態で説明したものと同様の効果を奏する。
【0191】
第３実施形態について説明する。以下では、上記の第２実施形態と異なる点について主に説明し、第２実施形態と共通する点については適宜説明を省略する。
【0192】
本実施形態における半導体記憶装置２の構成は、図１９に示される第２実施形態の構成と同じである。本実施形態では、出力制御回路５６０等によって実行される処理の内容において、第２実施形態と異なっている。
【0193】
図２０に示される一連の処理は、能力調整処理を行うに先立ち、本実施形態の出力制御回路５６０によって実行されるものである。当該処理は、ＳｅｔＦｅａｔｕｒｅ機能を開始するための所定のコマンドが、メモリコントローラ１から半導体記憶装置２に入力された時点で開始される。当該コマンドは、能力調整処理の態様を、各種パラメータにより指定するためのコマンドである。
【0194】
メモリコントローラ１からは、上記のコマンドと共に、各種パラメータを示す制御信号が入力される。最初のステップＳ０１では、当該制御信号を取得する処理が行われる。
【0195】
ステップＳ０１に続くステップＳ０２では、能力調整処理のパラメータの１つとして、能力調整処理の開始タイミングを設定する処理が行われる。「能力調整処理の開始タイミング」とは、例えば、タイマー回路５５０から駆動回路５３１に送信される制御信号を、図１７の線Ｌ４のようにＬからＨへと切り替えるタイミングのことである。能力調整処理の開始タイミングを示すパラメータは、例えば、データの出力開始時点（時刻ｔ１０）を基準としたオフセット時間として設定することができる。このようなパラメータは、例えば、シーケンサ４１の中にあるフューチャーレジスタに予め格納されており、メモリコントローラ１からの制御信号によって、その中の１つが選択され設定される。
【0196】
ステップＳ０２に続くステップＳ０３では、能力調整処理のパラメータのもう１つとして、能力調整処理の終了タイミングを設定する処理が行われる。「能力調整処理の終了タイミング」とは、例えば、タイマー回路５５０から駆動回路５３１に送信される制御信号を、図１７の線Ｌ４のようにＨからＬへと戻すタイミングのことである。ステップＳ０３で設定されるパラメータは、タイマー回路５５０からの制御信号をＨに維持する時間の長さ、として設定されてもよい。当該パラメータも、シーケンサ４１の中にあるフューチャーレジスタに予め格納されており、メモリコントローラ１からの制御信号によって、その中の１つが選択され設定される。
【0197】
ステップＳ０３に続くステップＳ０４では、能力調整処理のパラメータのもう１つとして、能力調整処理に用いられるプルアップドライバ５１０又はプルダウンドライバ５２０を設定する処理が行われる。タイマー回路５５０からの制御信号がＨとなっている期間には、ここで設定されたプルアップドライバ５１０等が一時的にオンとされる。例えば、出力回路の駆動能力を大きく向上させる必要がある程、能力調整処理に用いられるプルアップドライバ５１０の数が多く設定される。当該パラメータも、シーケンサ４１の中にあるフューチャーレジスタに予め格納されており、メモリコントローラ１からの制御信号によって、その中の１つが選択され設定される。
【0198】
能力調整処理のパラメータをどのように設定すべきかは、半導体記憶装置２が設けられている位置や、当該半導体記憶装置２からメモリコントローラ１までの配線長さ等に応じて異なるものとなる。そこで、本実施形態では、能力調整処理のパラメータを常に一定とするのではなく、メモリコントローラ１から入力される制御信号に基づいて設定することとしている。これにより、半導体記憶装置２の位置等に応じた適切なパラメータを用いて、能力調整処理を実行することができる。尚、制御信号に応じて設定されるパラメータは、上記とは異なる種類のパラメータであってもよい。
【0199】
第４実施形態について説明する。以下では、第２実施形態（図１９）と異なる点について主に説明し、第２実施形態と共通する点については適宜説明を省略する。
【0200】
図２１には、本実施形態における半導体記憶装置２の構成が示されている。図１９と対比すると明らかなように、本実施形態では、配線５７３に検知回路５７５が設けられている点において、第２実施形態と異なっている。
【0201】
検知回路５７５は、基準電位線である配線５７３の電位を検知するための回路である。配線５７３の電位は、所定の制御周期が経過する毎に検知回路５７５により検知され、出力制御回路５６０へと送信される。従って、出力制御回路５６０は、配線５７３の電位の波形をサンプリングすることが可能となっている。
【0202】
図２２に示される一連の処理は、能力調整処理を行うに先立ち、本実施形態の出力制御回路５６０によって実行されるものである。図２２に示される各ステップのうち、図２０と同一のステップについては、図２０と同じ符号（Ｓ０２等）が付してある。図２２に示される一連の処理は、例えば、配線５７３の電位変動のピーク値が所定値を超えたタイミングで開始される。
【0203】
最初のステップＳ１１では、配線５７３で生じた電位変動の波形を取得する処理、が行われる。ステップＳ１１では、サンプリングされた配線５７３の電位の波形のうち、電位変動が生じた期間を含む部分の波形が取得され、そのピーク値等が解析される。
【0204】
ステップＳ１１に続くステップＳ０２では、図２０のステップＳ０２と同様に、能力調整処理のパラメータの１つとして、能力調整処理の開始タイミングを設定する処理が行われる。ただし、ここでは、メモリコントローラ１からの制御信号に基づくのではなく、ステップＳ１１で取得された電位変動の波形に基づいて、能力調整処理の開始タイミングが設定される。例えば、電位変動がピーク値となったタイミング、もしくは当該タイミングから所定時間だけオフセットしたタイミングが、能力調整処理の開始タイミングとして設定される。
【0205】
ステップＳ０２に続くステップＳ０３では、図２０のステップＳ０３と同様に、能力調整処理のパラメータのもう１つとして、能力調整処理の終了タイミングを設定する処理が行われる。ここでも、メモリコントローラ１からの制御信号に基づくのではなく、ステップＳ１１で取得された電位変動の波形に基づいて、能力調整処理の終了タイミングが設定される。例えば、電位変動のピーク値大きいほど、能力調整処理の実行時間（タイマー回路５５０からの制御信号がＨとなっている時間）が長くなるように、能力調整処理の終了タイミングが設定される。
【0206】
ステップＳ０３に続くステップＳ０４では、図２０のステップＳ０４と同様に、能力調整処理のパラメータのもう１つとして、能力調整処理に用いられるプルアップドライバ５１０又はプルダウンドライバ５２０を設定する処理が行われる。ここでも、メモリコントローラ１からの制御信号に基づくのではなく、ステップＳ１１で取得された電位変動の波形に基づいて、能力調整処理に用いられるプルアップドライバ５１０等が設定される。例えば、電位変動のピーク値大きいほど、能力調整処理に用いられるプルアップドライバ５１０等の数が多くなるように設定される。
【0207】
このように、本実施形態の出力制御回路５６０は、能力調整処理のパラメータを、検知回路５７５により検知された配線５７３の電位変動に基づいて設定する。このような態様でも、能力調整処理のパラメータを適切に設定することができる。尚、配線５７２の波形を取得し、配線５７２の電位変動に基づいて能力調整処理のパラメータを設定することとしてもよい。
【0208】
第５実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
【0209】
先に述べたように、入出力用端子群３１に設けられたそれぞれのピン５０１は、読み出しデータの出力信号を出力する「出力ピン」としての機能に加えて、メモリコントローラ１から書き込みデータの入力信号が入力される「入力ピン」としての機能をも有している。図２３に示されるように、ピン５０１に繋がる配線５７１には、出力回路６１と入力回路６２とが設けられている。尚、出力回路６１は、第１実施形態（図１２）における出力回路２１ｂに対応するものであり、入力回路６２は、第１実施形態（図１２）における入力回路２１ａに対応するものである。
【0210】
出力回路６１は、読み出しデータとして出力すべき出力信号に対応してピン５０１の電位を変化させるための回路であり、これまでに説明したプルアップドライバ５１０やプルダウンドライバ５２０、駆動回路５３０、５４０等を含むものである。入力回路６２は、書き込みデータとしてピン５０１に入力される入力信号を取得するための回路である。入力回路６２の回路構成としては公知の構成を採用し得るので、その具体的な図示や説明については省略する。
【0211】
配線５７１のうち、入力回路６２とピン５０１との間の部分には、抵抗調整回路６００が設けられている。抵抗調整回路６００は、ＯＤＴ（On Die Termination）回路とも称されるものであって、信号入力時における外部への反射波が抑制されるよう、半導体記憶装置２の終端抵抗を調整するための回路である。抵抗調整回路６００は、ＯＤＴプルアップドライバ６１０と、ＯＤＴプルダウンドライバ６２０と、を有している。
【0212】
ＯＤＴプルアップドライバ６１０は、ＶｃｃＱが印加された基準電位線と、配線５７１との間に配置された回路である。ＯＤＴプルアップドライバ６１０は、ｐチャネルＭＯＳトランジスタ６１１と、可変抵抗６１２と、を有している。可変抵抗６１２は、例えばｐチャネルＭＯＳトランジスタである。可変抵抗６１２の抵抗値は、例えばシーケンサ４１によって調整される。本実施形態では、シーケンサ４１の一部である出力制御回路５６０によって、ＯＤＴプルアップドライバ６１０の動作が制御される。
【0213】
ＯＤＴプルダウンドライバ６２０は、ＶｓｓＱが印加された基準電位線と、配線５７１との間に配置された回路である。ＯＤＴプルダウンドライバ６２０は、ｎチャネルＭＯＳトランジスタ６２１と、可変抵抗６２２と、を有している。可変抵抗６２２は、例えばｎチャネルＭＯＳトランジスタである。可変抵抗６２２の抵抗値は、例えばシーケンサ４１によって調整される。本実施形態では、シーケンサ４１の一部である出力制御回路５６０によって、ＯＤＴプルダウンドライバ６２０の動作が制御される。
【0214】
読み出し動作時においては、例えばシーケンサ４１により、ｐチャネルＭＯＳトランジスタ６１１及びｎチャネルＭＯＳトランジスタ６２１のいずれもがオフとされる。書き込み動作時においては、ｐチャネルＭＯＳトランジスタ６１１及びｎチャネルＭＯＳトランジスタ６２１のいずれもがオンとされ、可変抵抗６１２、６２２の抵抗値が適宜調整される。
【0215】
ＯＤＴプルアップドライバ６１０は、ＶｃｃＱが印加された基準電位線と、配線５７１との間に配置された回路であるから、出力回路６１のプルアップドライバ５１０と同様に動作し得るものである。従って、ＯＤＴプルアップドライバ６１０は、図２４に示されるように、配線５７１と配線５７２との間において、複数のプルアップドライバ５１０と並列に並んでいるもの、とみなすことができる。
【0216】
同様に、ＯＤＴプルダウンドライバ６２０は、ＶｓｓＱが印加された基準電位線と、配線５７１との間に配置された回路であるから、出力回路６１のプルダウンドライバ５２０と同様に動作し得るものである。従って、ＯＤＴプルダウンドライバ６２０は、図２４に示されるように、配線５７１と配線５７３との間において、複数のプルダウンドライバ５２０と並列に並んでいるもの、とみなすことができる。
【0217】
そこで、本実施形態では、読み出し動作時において、ＯＤＴプルアップドライバ６１０やＯＤＴプルダウンドライバ６２０を一時的にオンとすることで、第１実施形態と同様の能力調整処理を実行することとしている。つまり、本実施形態では、読み出し動作時において通常はオフとされていたＯＤＴプルアップドライバ６１０等を、第１実施形態におけるプルアップドライバ５１１等の代わりに動作させることで、能力調整処理を実行するように構成されている。
【0218】
ＯＤＴプルアップドライバ６１０の動作は、図２４の駆動回路６５１によって制御される。本実施形態では、タイマー回路５５０から駆動回路６５１に入力される制御信号がＨになると、駆動回路６５１は、ｐチャネルＭＯＳトランジスタ６１１をオンとし、可変抵抗６１２の抵抗値を所定の値となるように調整する。上記制御信号がＬになると、駆動回路６５１は、ｐチャネルＭＯＳトランジスタ６１１及び可変抵抗６１２の両方をオフとする。
【0219】
同様に、ＯＤＴプルダウンドライバ６２０の動作は、図２４の駆動回路６５２によって制御される。本実施形態では、タイマー回路５５０から駆動回路６５２に入力される制御信号がＨになると、駆動回路６５２は、ｎチャネルＭＯＳトランジスタ６２１をオンとし、可変抵抗６２２の抵抗値を所定の値となるように調整する。上記制御信号がＬになると、駆動回路６５２は、ｎチャネルＭＯＳトランジスタ６２１及び可変抵抗６２２の両方をオフとする。
【0220】
以上のように、本実施形態のピン５０１には、書き込みデータが入力される際において終端抵抗を調整するための抵抗調整回路６００、が接続されている。出力制御回路５６０は、抵抗調整回路６００の動作を制御し、終端抵抗を変化させることにより能力調整処理を行う。このような態様であっても、第１実施形態で説明したものと同様の効果を奏する。
【0221】
第６実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
【0222】
図２５には、本実施形態に係る半導体記憶装置２のうち、ピン５０１及びその近傍の構成が模式的に示されている。同図に示される配線５７４は、ピン５０１とメモリコントローラ１との間を繋いでいる配線である。
【0223】
本実施形態に係る半導体記憶装置２には、コンデンサ６６０と、アンプ回路６６１と、が設けられている。コンデンサ６６０の一端は、配線５７４を介してピン５０１に繋がっており、他端はアンプ回路６６１に繋がっている。
【0224】
本実施形態のタイマー回路５５０は、図２５に示されるようにアンプ回路６６１に繋がっており、第１実施形態（図１４）のように駆動回路５３０には繋がっていない。アンプ回路６６１は、タイマー回路５５０からの制御信号に基づいて、コンデンサ６６０の一端の電位を変化させる回路である。タイマー回路５５０の制御信号がＨとなっている期間において、アンプ回路６６１は、コンデンサ６６０の一端の電位を上昇させる。このとき、所謂「容量カップリング」により、コンデンサ６６０の他端の電位も上昇する。すなわち、ピン５０１の電位も一時的に上昇する。このようなアンプ回路６６１の動作は、出力制御回路５６０がタイマー回路５５０の動作を制御することにより実現される。
【0225】
このような構成においては、図１７の線Ｌ４のように制御信号がＨに切り替わると、ピン５０１の電位の上昇速度が一時的に増加する。つまり、出力回路の駆動能力が一時的に大きくなる。このように、本実施形態では、出力制御回路５６０が、アンプ回路６６１等を介してコンデンサ６６０の電位（ピン５０１とは反対側の電位）を変化させることで、第１実施形態と同様の能力調整処理を実現する。このような態様でも、第１実施形態で説明したものと同様の効果を奏する。
【0226】
尚、コンデンサ６６０の他端が接続されている位置は、本実施形態のように配線５７４の一部であってもよいが、配線５７１の一部であってもよい。
【0227】
第７実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
【0228】
図２６には、本実施形態に係る半導体記憶装置２のうち、ピン５０１及びその近傍の構成が模式的に示されている。
【0229】
本実施形態に係る半導体記憶装置２には、コンデンサ６７０と、アンプ回路６７１と、が設けられている。コンデンサ６７０の一端は、配線５７２を介してピン５０２に繋がっており、他端はアンプ回路６７１に繋がっている。
【0230】
本実施形態のタイマー回路５５０は、図２６に示されるようにアンプ回路６７１に繋がっており、第１実施形態（図１４）のように駆動回路５３０には繋がっていない。アンプ回路６７１は、タイマー回路５５０からの制御信号に基づいて、コンデンサ６７０の一端の電位を変化させる回路である。タイマー回路５５０の制御信号がＨとなっている期間において、アンプ回路６７１は、コンデンサ６７０の一端の電位を上昇させる。このとき、所謂「容量カップリング」により、コンデンサ６６０の他端の電位も上昇する。すなわち、ピン５０２の電位（つまりＶｃｃＱ）も一時的に上昇する。このようなアンプ回路６７１の動作は、出力制御回路５６０がタイマー回路５５０の動作を制御することにより実現される。
【0231】
このような構成においては、図１７の線Ｌ４のように制御信号がＨに切り替わると、基準電位線である配線５７２の電位が一時的に大きくなる。このとき、オンとなっている一部のプルアップドライバ５１０を介してピン５０１に流入する電流が大きくなることにより、出力回路の駆動能力が一時的に大きくなる。
【0232】
このように、本実施形態では、出力制御回路５６０が、アンプ回路６６１等を介して配線５７２の電位（基準電位線の電位）を変化させることで、第１実施形態と同様の能力調整処理が実現される。このような態様でも、第１実施形態で説明したものと同様の効果を奏する。
【0233】
尚、配線５７２の電位は、本実施形態のように一時的に増加させてもよいが、一時的に減少させてもよい。また、配線５７３の電位を、上記と同様にアンプ回路６７１やコンデンサ６７０を用いて一時的に変化させるような態様であってもよい。
【0234】
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
【符号の説明】
【0235】
１：メモリコントローラ、２：半導体記憶装置、５０１：ピン、５１０：プルアップドライバ、５２０：プルダウンドライバ、５３０：駆動回路、５４０：駆動回路、５６０：出力制御回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】