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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024035003
(43)【公開日】2024-03-13
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10B 41/60 20230101AFI20240306BHJP
H01L 21/336 20060101ALI20240306BHJP
【ＦＩ】
H01L27/11558
H01L29/78 371
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022159444
(22)【出願日】2022-10-03
(31)【優先権主張番号】P 2022139403
(32)【優先日】2022-09-01
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】濁池 康次
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP09
5F083ER09
5F083ER21
5F083PR12
5F101BA02
5F101BB06
5F101BB15
5F101BE07
(57)【要約】
【課題】効率よくデータの書込み・消去を行うことができ、信頼性の高い不揮発性メモリを実現することである。
【解決手段】半導体装置１は、第１フローティングゲート（ＦＧ１）、第２フローティングゲート（ＦＧ２）および第３フローティングゲート（ＦＧ３）は、電気的に接続される。ｐ型ウェル領域２１（第１チャネル領域）と対向している第１フローティングゲートの部分の第１面積Ａｐｇと、ｎ型ウェル領域４１（第２チャネル領域）と対向している第２フローティングゲートの部分の第２面積Ａｅｇとの合計より、ｐ型ウェル領域５１（第３チャネル領域）と対向している第３フローティングゲートの部分の第３面積Ａｃｇの方が大きい。
【選択図】図２
【解決手段】半導体装置１は、第１フローティングゲート（ＦＧ１）、第２フローティングゲート（ＦＧ２）および第３フローティングゲート（ＦＧ３）は、電気的に接続される。ｐ型ウェル領域２１（第１チャネル領域）と対向している第１フローティングゲートの部分の第１面積Ａｐｇと、ｎ型ウェル領域４１（第２チャネル領域）と対向している第２フローティングゲートの部分の第２面積Ａｅｇとの合計より、ｐ型ウェル領域５１（第３チャネル領域）と対向している第３フローティングゲートの部分の第３面積Ａｃｇの方が大きい。
【選択図】図２
【特許請求の範囲】
【請求項1】
主面を有する半導体層と、
前記半導体層の前記主面の表面部に形成された第１導電型の第１ウェル領域と、
前記第１ウェル領域の表面部に形成された第２導電型の第１不純物領域と、
前記第１不純物領域からトレンチ絶縁体を隔てて前記第１ウェル領域の表面部に形成された第１導電型の第２不純物領域と、
前記第１不純物領域に対して前記第２不純物領域を設けた側とは反対側の第１導電型の第１チャネル領域に、当該領域に対向するように前記半導体層の前記主面上に形成された導電体の第１フローティングゲートと、
前記半導体層の前記主面の表面部に形成された第２導電型の第２ウェル領域と、
前記第２ウェル領域の表面部に形成された第１導電型の第３不純物領域と、
前記第３不純物領域からトレンチ絶縁体を隔てて前記第２ウェル領域の表面部に形成された第２導電型の第４不純物領域と、
前記第３不純物領域に対して前記第４不純物領域を設けた側とは反対側の第２導電型の第２チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第２フローティングゲートと、
前記半導体層の前記主面の表面部に形成された第１導電型の第３ウェル領域と、
前記第３ウェル領域の表面部に形成された第２導電型の第５不純物領域と、
前記第５不純物領域に隣接して前記第３ウェル領域の表面部に形成された第１導電型の第６不純物領域と、
前記第５不純物領域に対して前記第６不純物領域を設けた側とは反対側の第１導電型の第３チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第３フローティングゲートと、を備え、
前記第１フローティングゲート、前記第２フローティングゲートおよび前記第３フローティングゲートは、電気的に接続され、
前記第１チャネル領域と対向している前記第１フローティングゲートの部分の第１面積と、前記第２チャネル領域と対向している前記第２フローティングゲートの部分の第２面積との合計より、前記第３チャネル領域と対向している前記第３フローティングゲートの部分の第３面積の方が大きい、半導体装置。
前記半導体層の前記主面の表面部に形成された第１導電型の第１ウェル領域と、
前記第１ウェル領域の表面部に形成された第２導電型の第１不純物領域と、
前記第１不純物領域からトレンチ絶縁体を隔てて前記第１ウェル領域の表面部に形成された第１導電型の第２不純物領域と、
前記第１不純物領域に対して前記第２不純物領域を設けた側とは反対側の第１導電型の第１チャネル領域に、当該領域に対向するように前記半導体層の前記主面上に形成された導電体の第１フローティングゲートと、
前記半導体層の前記主面の表面部に形成された第２導電型の第２ウェル領域と、
前記第２ウェル領域の表面部に形成された第１導電型の第３不純物領域と、
前記第３不純物領域からトレンチ絶縁体を隔てて前記第２ウェル領域の表面部に形成された第２導電型の第４不純物領域と、
前記第３不純物領域に対して前記第４不純物領域を設けた側とは反対側の第２導電型の第２チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第２フローティングゲートと、
前記半導体層の前記主面の表面部に形成された第１導電型の第３ウェル領域と、
前記第３ウェル領域の表面部に形成された第２導電型の第５不純物領域と、
前記第５不純物領域に隣接して前記第３ウェル領域の表面部に形成された第１導電型の第６不純物領域と、
前記第５不純物領域に対して前記第６不純物領域を設けた側とは反対側の第１導電型の第３チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第３フローティングゲートと、を備え、
前記第１フローティングゲート、前記第２フローティングゲートおよび前記第３フローティングゲートは、電気的に接続され、
前記第１チャネル領域と対向している前記第１フローティングゲートの部分の第１面積と、前記第２チャネル領域と対向している前記第２フローティングゲートの部分の第２面積との合計より、前記第３チャネル領域と対向している前記第３フローティングゲートの部分の第３面積の方が大きい、半導体装置。
【請求項2】
前記第１面積、前記第２面積、および前記第３面積の合計面積に対する前記第３面積の割合が９４％以上である、請求項１に記載の半導体装置。
【請求項3】
前記第３フローティングゲートは、配線の長さ方向の寸法を延ばすことで前記合計面積に対する前記第３面積の割合を９４％以上とする、請求項２に記載の半導体装置。
【請求項4】
前記第３チャネル領域に第２導電型の不純物を注入した層を有し、前記第３フローティングゲートを含むトランジスタをデプレッション型にしてある、請求項１～請求項３のいずれか１項に記載の半導体装置。
【請求項5】
前記半導体装置は、不揮発メモリであり、
前記第１導電型がｐ型であり、前記第２導電型がｎ型である、請求項１～請求項３のいずれか１項に記載の半導体装置。
前記第１導電型がｐ型であり、前記第２導電型がｎ型である、請求項１～請求項３のいずれか１項に記載の半導体装置。
【請求項6】
書き込み動作時に、前記第１チャネル領域から前記第１フローティングゲートにトンネル電子が流れ、消去動作時に、前記第２フローティングゲートから前記第２チャネル領域にトンネル電子が流れるように構成されている、請求項５に記載の半導体装置。
【請求項7】
前記半導体装置は、読み出しトランジスタをさらに備え、
前記読み出しトランジスタのゲート電極は、前記第１フローティングゲート、前記第２フローティングゲートおよび前記第３フローティングゲートと電気的に接続されている、請求項５に記載の半導体装置。
前記読み出しトランジスタのゲート電極は、前記第１フローティングゲート、前記第２フローティングゲートおよび前記第３フローティングゲートと電気的に接続されている、請求項５に記載の半導体装置。
【請求項8】
主面を有する半導体層と、
前記半導体層の前記主面の表面部に形成された第１導電型の第１ウェル領域と、
前記第１ウェル領域の表面部に形成された第２導電型の第１不純物領域と、
前記第１不純物領域からトレンチ絶縁体を隔てて前記第１ウェル領域の表面部に形成された第１導電型の第２不純物領域と、
前記第１不純物領域に対して前記第２不純物領域を設けた側とは反対側の第１導電型の第１チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第１フローティングゲートと、
前記半導体層の前記主面の表面部に形成された第２導電型の第２ウェル領域と、
前記第２ウェル領域の表面部に形成された第１導電型の第３不純物領域と、
前記第３不純物領域からトレンチ絶縁体を隔てて前記第２ウェル領域の表面部に形成された第２導電型の第４不純物領域と、
前記第３不純物領域に対して前記第４不純物領域を設けた側とは反対側の第２導電型の第２チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第２フローティングゲートと、
前記半導体層の前記主面の表面部に形成された第１導電型の第３ウェル領域と、
前記第３ウェル領域の表面部に形成された第２導電型の第５不純物領域と、
前記第５不純物領域に隣接して前記第３ウェル領域の表面部に形成された第１導電型の第６不純物領域と、
前記第５不純物領域に対して前記第６不純物領域を設けた側とは反対側の第１導電型の第３チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第３フローティングゲートと、を備え、
前記第１フローティングゲート、前記第２フローティングゲートおよび前記第３フローティングゲートは、電気的に接続され、
前記第３チャネル領域に第２導電型の不純物を注入した層を有し、前記第３フローティングゲートを含むトランジスタをデプレッション型にしてある、半導体装置。
前記半導体層の前記主面の表面部に形成された第１導電型の第１ウェル領域と、
前記第１ウェル領域の表面部に形成された第２導電型の第１不純物領域と、
前記第１不純物領域からトレンチ絶縁体を隔てて前記第１ウェル領域の表面部に形成された第１導電型の第２不純物領域と、
前記第１不純物領域に対して前記第２不純物領域を設けた側とは反対側の第１導電型の第１チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第１フローティングゲートと、
前記半導体層の前記主面の表面部に形成された第２導電型の第２ウェル領域と、
前記第２ウェル領域の表面部に形成された第１導電型の第３不純物領域と、
前記第３不純物領域からトレンチ絶縁体を隔てて前記第２ウェル領域の表面部に形成された第２導電型の第４不純物領域と、
前記第３不純物領域に対して前記第４不純物領域を設けた側とは反対側の第２導電型の第２チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第２フローティングゲートと、
前記半導体層の前記主面の表面部に形成された第１導電型の第３ウェル領域と、
前記第３ウェル領域の表面部に形成された第２導電型の第５不純物領域と、
前記第５不純物領域に隣接して前記第３ウェル領域の表面部に形成された第１導電型の第６不純物領域と、
前記第５不純物領域に対して前記第６不純物領域を設けた側とは反対側の第１導電型の第３チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第３フローティングゲートと、を備え、
前記第１フローティングゲート、前記第２フローティングゲートおよび前記第３フローティングゲートは、電気的に接続され、
前記第３チャネル領域に第２導電型の不純物を注入した層を有し、前記第３フローティングゲートを含むトランジスタをデプレッション型にしてある、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関し、より特定的には不揮発性メモリを備える半導体装置に関する。
【背景技術】
【0002】
たとえば、データを複数回の書き換えを可能とする不揮発性メモリとして、ＭＴＰ（Multi Time Programmable ROM）がある。ＭＴＰの不揮発性メモリでは、電気的に絶縁されたフローティングゲート（ＦＧ）への電子の出し入れによりＦＧの電気的状態を変え、メモリとして動作させている。ＭＴＰの不揮発性メモリの具体的な構造については、たとえば、特開２０１４－１８３２３３号公報（特許文献１）に記載がある。ＭＴＰの不揮発性メモリは、データを複数回の書込み・消去が可能であるため、たとえば、チップの固体情報保持や、初期設定、特性の微調整などに用いられる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１４－１８３２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来、ＭＴＰの不揮発性メモリでは、環境によりデータの書込み・消去の効率が悪化し、データの書込み・消去の動作に適切なマージンを確保することができない場合があった。また、従来、ＭＴＰの不揮発性メモリでは、閾値電圧のバラツキも大きく、不揮発性メモリとしての信頼性が低い場合があった。
【0005】
本開示の半導体装置の目的は、効率よくデータの書込み・消去を行うことができ、信頼性の高い不揮発性メモリを実現することである。
【課題を解決するための手段】
【0006】
本開示は、半導体装置に関する。半導体装置は、主面を有する半導体層と、半導体層の主面の表面部に形成された第１導電型の第１ウェル領域と、第１ウェル領域の表面部に形成された第２導電型の第１不純物領域と、第１不純物領域からトレンチ絶縁体を隔てて第１ウェル領域の表面部に形成された第１導電型の第２不純物領域と、第１不純物領域に対して第２不純物領域を設けた側とは反対側の第１導電型の第１チャネル領域に、当該領域に対向するよう半導体層の主面上に形成された導電体の第１フローティングゲートと、を備える。また、半導体装置は、半導体層の主面の表面部に形成された第２導電型の第２ウェル領域と、第２ウェル領域の表面部に形成された第１導電型の第３不純物領域と、第３不純物領域からトレンチ絶縁体を隔てて第２ウェル領域の表面部に形成された第２導電型の第４不純物領域と、第３不純物領域に対して第４不純物領域を設けた側とは反対側の第２導電型の第２チャネル領域に、当該領域に対向するよう半導体層の主面上に形成された導電体の第２フローティングゲートと、を備える。さらに、半導体装置は、半導体層の主面の表面部に形成された第１導電型の第３ウェル領域と、第３ウェル領域の表面部に形成された第２導電型の第５不純物領域と、第５不純物領域に隣接して第３ウェル領域の表面部に形成された第１導電型の第６不純物領域と、第５不純物領域に対して第６不純物領域を設けた側とは反対側の第１導電型の第３チャネル領域に、当該領域に対向するよう半導体層の主面上に形成された導電体の第３フローティングゲートと、を備える。第１フローティングゲート、第２フローティングゲートおよび第３フローティングゲートは、電気的に接続される。第１チャネル領域と対向している第１フローティングゲートの部分の第１面積と、第２チャネル領域と対向している第２フローティングゲートの部分の第２面積との合計より、第３チャネル領域と対向している第３フローティングゲートの部分の第３面積の方が大きい。
【発明の効果】
【0007】
本開示に係る半導体装置によれば、効率よくデータの書込み・消去を行うことができ、信頼性を向上させることができる。
【図面の簡単な説明】
【0008】
【図1】実施の形態１に従う半導体装置の模式断面図である。
【図2】実施の形態１に従う半導体装置の平面図である。
【図3】書き込み時の半導体装置の動作を説明するための図である。
【図4】消去時の半導体装置の動作を説明するための図である。
【図5】書き込み時および消去時に半導体装置に流れる電流と電圧との関係を説明するための図である。
【図6】書き込み時および消去時における半導体装置の閾値電圧のバラツキを説明するための図である。
【図7】実施の形態２に従う半導体装置の模式断面図である。
【図8】実施の形態２に従う半導体装置の平面図である。
【図9】実施の形態２に従う半導体装置の閾値電圧のバラツキを説明するための図である。
【図10】比較対象の半導体装置の閾値電圧のバラツキを説明するための図である。
【図11】変形例に従う半導体装置の平面図である。
【図12】変形例に従う半導体装置に流れる電流と電圧との関係を説明するための図である。
【発明を実施するための形態】
【0009】
以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0010】
［実施の形態１］
（半導体装置の構成）
図１は、実施の形態１に従う半導体装置１の模式断面図である。図２は、実施の形態１に従う半導体装置１の平面図である。図１には、図２におけるプログラムトランジスタ１０１の断面、イレーストランジスタ１０２の断面、カップリングトランジスタ１０３の断面を模式的に並べて図示してある。図２では、図面を理解容易とするため半導体層２の主面上に形成されるフローティングゲート３２などを回路図として簡略化して図示してある。以下では、図１および図２を参照して、半導体装置１の構成について説明する。
（半導体装置の構成）
図１は、実施の形態１に従う半導体装置１の模式断面図である。図２は、実施の形態１に従う半導体装置１の平面図である。図１には、図２におけるプログラムトランジスタ１０１の断面、イレーストランジスタ１０２の断面、カップリングトランジスタ１０３の断面を模式的に並べて図示してある。図２では、図面を理解容易とするため半導体層２の主面上に形成されるフローティングゲート３２などを回路図として簡略化して図示してある。以下では、図１および図２を参照して、半導体装置１の構成について説明する。
【0011】
本実施形態に係る半導体装置１は、複数回のデータを書込み・消去が可能な不揮発性メモリ（ＭＴＰ）であり、電気的に絶縁されたフローティングゲート３２への電子の出し入れによりフローティングゲート３２の電気的状態を変え、メモリとして動作させている。半導体装置１は、たとえば、ＭＯＳＦＥＴ（Metal－Oxide－Semiconductor Field Effect Transistor）を用い、Ｓｉ単結晶である半導体層２に形成される。
【0012】
半導体装置１は、図２に示すように、プログラムトランジスタ１０１と、イレーストランジスタ１０２と、カップリングトランジスタ１０３とを備え、プログラムトランジスタ１０１、イレーストランジスタ１０２、およびカップリングトランジスタ１０３で１つのフローティングゲート３２を共有している。なお、半導体装置１は、図示していないが、リードトランジスタ、スイッチトランジスタなどを備えている場合もある。
【0013】
半導体層２は、この実施形態では、ｐ型（第１導電型）である。半導体層２は、フローティングゲート３２が形成されている一方側の第１主面と、当該第１主面の反対側にある他方側の第２主面とを有している。半導体装置１は、半導体層２に形成されたｎ型（第２導電型）のエピタキシャル層２０を含んでいる。エピタキシャル層２０は、半導体層２の全体に形成されている。
【0014】
エピタキシャル層２０には、プログラムトランジスタ１０１が形成されるｐ型ウェル領域２１（第１ウェル領域）と、イレーストランジスタ１０２が形成されるｎ型ウェル領域４１（第２ウェル領域）と、カップリングトランジスタ１０３が形成されるｐ型ウェル領域５１（第３ウェル領域）とが形成される。ｎ型ウェル領域４１のｎ型不純物濃度は、エピタキシャル層２０のｎ型不純物濃度よりも高い。
【0015】
半導体装置１は、プログラムトランジスタ１０１、イレーストランジスタ１０２、およびカップリングトランジスタ１０３が形成された領域を区画するトレンチ絶縁体１０を含む。各々の領域には、図２に示すように、それぞれ端子となるコンタクト電極が形成されている。プログラムトランジスタ１０１に書込みビット端子ＰＧとなるコンタクト電極が形成され、イレーストランジスタ１０２にイレースゲート端子ＥＧとなるコンタクト電極が形成され、カップリングトランジスタ１０３にカップリングゲート端子ＣＧとなるコンタクト電極が形成される。
【0016】
プログラムトランジスタ１０１は、図１に示すようにｐ型ウェル領域２１に形成されたＮ型ＭＯＳＦＥＴである。プログラムトランジスタ１０１には、ソースドレインである高濃度Ｎ型拡散層２２（第１不純物領域）と高濃度Ｐ型拡散層２３（第２不純物領域）とが形成される。高濃度Ｎ型拡散層２２と高濃度Ｐ型拡散層２３とは、トレンチ絶縁体１０で隔てられている。一方の高濃度Ｎ型拡散層２２にドレイン端子Ｄが接続され、他方の高濃度Ｎ型拡散層２２と高濃度Ｐ型拡散層２３とが書込みビット端子ＰＧに接続される。また、プログラムトランジスタ１０１が形成されたｐ型ウェル領域２１には、所定の電圧が印加される。フローティングゲート３２（第１フローティングゲート）は、図示していないゲート絶縁膜を介してｐ型ウェル領域２１に対向して形成される。フローティングゲート３２と対向するｐ型ウェル領域２１がｐ型のチャネル領域（第１チャネル領域）になる。つまり、フローティングゲート３２（第１フローティングゲート）は、他方の高濃度Ｎ型拡散層２２に対して高濃度Ｐ型拡散層２３を設けた側とは反対側のチャネル領域に、当該領域に対向するよう半導体層２の第１主面上に形成される。高濃度Ｎ型拡散層２２は、図２に示すように、フローティングゲート３２を跨いでｐ型ウェル領域２１に形成されるので、ｐ型のチャネル領域（アクティブエリア）の製造バラツキを低減することができる。
【0017】
イレーストランジスタ１０２は、ｎ型ウェル領域４１に形成される。ｎ型ウェル領域４１には、高濃度Ｐ型拡散層４２（第３不純物領域）および高濃度Ｎ型拡散層４３（第４不純物領域）を介してイレースゲート端子ＥＧが接続される。イレースゲート端子ＥＧの電位は、高濃度Ｐ型拡散層４２および高濃度Ｎ型拡散層４３を介してｎ型ウェル領域４１に伝えられる。高濃度Ｐ型拡散層４２と高濃度Ｎ型拡散層４３とは、トレンチ絶縁体１０で隔てられている。イレーストランジスタ１０２のフローティングゲート３２（第２フローティングゲート）は、図示していないゲート絶縁膜を介してｎ型ウェル領域４１に対向して形成される。フローティングゲート３２と対向するｎ型ウェル領域４１がｎ型のチャネル領域（第２チャネル領域）になる。つまり、フローティングゲート３２（第２フローティングゲート）は、高濃度Ｐ型拡散層４２に対して高濃度Ｎ型拡散層４３を設けた側とは反対側のチャネル領域に、当該領域に対向するよう半導体層２の第１主面上に形成される。高濃度Ｐ型拡散層４２は、図２に示すように、フローティングゲート３２を跨いでｎ型ウェル領域４１に形成されるので、ｎ型のチャネル領域（アクティブエリア）の製造バラツキを低減することができる。
【0018】
カップリングトランジスタ１０３は、ｐ型ウェル領域５１に形成される。ｐ型ウェル領域５１には、高濃度Ｎ型拡散層５２（第５不純物領域）および高濃度Ｐ型拡散層５３（第６不純物領域）を介してカップリングゲート端子ＣＧが接続される。カップリングゲート端子ＣＧの電位は、高濃度Ｎ型拡散層５２および高濃度Ｐ型拡散層５３を介してｐ型ウェル領域５１に伝えられる。高濃度Ｎ型拡散層５２と高濃度Ｐ型拡散層５３とは、隣接している。カップリングトランジスタ１０３のフローティングゲート３２（第３フローティングゲート）は、図示していないゲート絶縁膜を介してｐ型ウェル領域５１に対向して形成される。フローティングゲート３２と対向するｐ型ウェル領域５１がｐ型のチャネル領域（第３チャネル領域）になる。つまり、フローティングゲート３２（第３フローティングゲート）は、高濃度Ｎ型拡散層５２に対して高濃度Ｐ型拡散層５３を設けた側とは反対側のチャネル領域に、当該領域に対向するよう半導体層２の第１主面上に形成される。高濃度Ｎ型拡散層５２は、図２に示すように、フローティングゲート３２を跨いでｐ型ウェル領域５１に形成されるので、ｐ型のチャネル領域（アクティブエリア）の製造バラツキを低減することができる。
【0019】
図２に示すように、ｐ型ウェル領域２１のチャネル領域（第１チャネル領域）と対向しているフローティングゲート３２の部分ＦＧ１（第１フローティングゲート）の面積を第１面積Ａｐｇとする。ｎ型ウェル領域４１のチャネル領域（第２チャネル領域）と対向しているフローティングゲート３２の部分ＦＧ２（第２フローティングゲート）の面積を第２面積Ａｅｇとする。ｐ型ウェル領域５１のチャネル領域（第３チャネル領域）と対向しているフローティングゲート３２の部分ＦＧ３（第３フローティングゲート）の面積を第３面積Ａｃｇとする。半導体装置１では、第１面積Ａｐｇ＋第２面積Ａｅｇ＜第３面積Ａｃｇの関係を有している。好ましくは、半導体装置１が、第１面積Ａｐｇ、第２面積Ａｅｇ、および第３面積Ａｃｇの合計面積に対する第３面積Ａｃｇの割合が９４％以上である。つまり、半導体装置１は、第３面積Ａｃｇ／（第１面積Ａｐｇ＋第２面積Ａｅｇ＋第３面積Ａｃｇ）≧９４％の関係を有している。
【0020】
これにより、後述するように、半導体装置１では、環境によりデータの書込み・消去の効率が悪化しても、データの書込み・消去の動作に適切なマージンを確保することができる。また、半導体装置１では、閾値電圧のバラツキも小さくでき、不揮発性メモリとしての信頼性が向上する。
【0021】
図１に戻って、トレンチ絶縁体１０は、トレンチ１１および絶縁埋設物１２を含む。トレンチ１１は、第１主面を第２主面に向けて掘り下げることにより形成されている。トレンチ１１は、この実施形態では、底壁に向かって開口幅が狭まる先細り形状に形成されている。もちろん、トレンチ１１は、第１主面に対して垂直に形成されていてもよい。絶縁埋設物１２は、トレンチ１１に埋設されている。当該絶縁埋設物１２を構成する絶縁体は任意である。絶縁埋設物１２は、酸化シリコン（ＳｉＯ２）および窒化シリコン（ＳｉＮ）のうちの少なくとも１つを含んでいてもよい。絶縁埋設物１２は、この実施形態では、酸化シリコンで形成される。
【0022】
フローティングゲート３２と半導体層２との間に形成されるゲート絶縁膜は、半導体層２の酸化物により形成される。ゲート絶縁膜は、具体的には、第１主面の表面部が酸化されることによって膜状に形成された酸化物である。つまり、ゲート絶縁膜は、第１主面に沿って形成されたシリコン酸化膜（ＳｉＯ２膜）である。ゲート絶縁膜は、さらに具体的には、半導体層２の第１主面の表面部が熱酸化されることによって膜状に形成された半導体層２の熱酸化物である。
【0023】
このように、半導体装置１は、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）プロセスで実現することが可能な構造であり、追加マスクなしでＢＣＤ（Bipolar CMOS Double-diffused MOS）プロセスにより製造されるデバイスへの混載が可能である。
【0024】
図１および図２には、１ビット分の記憶回路が示される。このような記憶回路が必要数だけ半導体装置に配置される。配置は必ずしも限定されないが、マトリクス状に配置され、適宜書き込みおよび読み出し制御回路が接続される。また、半導体装置１では、プログラムトランジスタ１０１、イレーストランジスタ１０２、およびカップリングトランジスタ１０３のフローティングゲート３２は電気的に接続される。図示していないが、フローティングゲート３２は、絶縁物で周囲と絶縁されている。
【0025】
フローティングゲート３２は、カップリングトランジスタ１０３によってカップリングゲート端子ＣＧと容量結合しているので、カップリングゲート端子ＣＧの電位、書込みビット端子ＰＧの電位、およびイレースゲート端子ＥＧの電位を制御することによってフローティングゲート３２の電位を制御することができる。このため、カップリングゲート端子ＣＧ、書込みビット端子ＰＧ、およびイレースゲート端子ＥＧの電位をそれぞれ制御することで、不揮発性メモリ（ＭＴＰ）である半導体装置１にデータを書き込み、消去を行うことができる。
【0026】
（半導体装置の動作）
図３は、書き込み時の半導体装置１の動作を説明するための図である。半導体装置１は、書き込み時に、ＦＮ（Fowler-Nordheim）トンネル電流を使用してフローティングゲート３２に電子を注入する。
図３は、書き込み時の半導体装置１の動作を説明するための図である。半導体装置１は、書き込み時に、ＦＮ（Fowler-Nordheim）トンネル電流を使用してフローティングゲート３２に電子を注入する。
【0027】
書き込み時、半導体装置１は、たとえば、カップリングゲート端子ＣＧに印加する電圧Ｖｃｇを約＋７Ｖに、書込みビット端子ＰＧに印加する電圧Ｖｐｇを約－７Ｖに、イレースゲート端子ＥＧに印加する電圧Ｖｅｇを約＋７Ｖに、それぞれ設定する。
【0028】
図３に示すように各端子の電圧を設定すると、面積の大きいカップリングトランジスタ１０３の影響を受けフローティングゲート３２の電位が電圧Ｖｃｇの電位に追従して約＋６Ｖ程度になる。一方、書込みビット端子ＰＧに約－７Ｖの電圧Ｖｐｇを印加することで、フローティングゲート３２とｐ型ウェル領域２１との間に約１３Ｖの電位差が生じる。この電位差によりフローティングゲート３２からｐ型ウェル領域２１にＦＮトンネル電流が流れるのを使用してフローティングゲートＦＧに電子を注入する。フローティングゲートＦＧに電子が注入されることで、データが半導体装置１に書き込まれた状態となる。
【0029】
次に、図４は、消去時の半導体装置１の動作を説明するための図である。半導体装置１は、消去時に、ＦＮトンネル電流を使用してフローティングゲートＦＧから電子を引き抜く。
【0030】
消去時、半導体装置１は、たとえば、カップリングゲート端子ＣＧに印加する電圧Ｖｃｇを約－７Ｖに、書込みビット端子ＰＧに印加する電圧Ｖｐｇを約０（ゼロ）Ｖに、イレースゲート端子ＥＧに印加する電圧Ｖｅｇを約＋７Ｖに、それぞれ設定する。
【0031】
図４に示すように各端子の電圧を設定すると、面積の大きいカップリングトランジスタ１０３の影響を受けフローティングゲート３２の電位が電圧Ｖｃｇの電位に追従して約－６Ｖ程度になる。一方、イレースゲート端子ＥＧに約＋７Ｖの電圧Ｖｅｇを印加することで、フローティングゲート３２とｎ型ウェル領域４１との間に約１３Ｖの電位差が生じる。この電位差によりｎ型ウェル領域４１からフローティングゲート３２にＦＮトンネル電流が流れるのを使用してフローティングゲートＦＧから電子を放出する。つまり、ＦＮトンネル電流が流れるのを使用してフローティングゲートＦＧにホールを注入する。フローティングゲートＦＧにホールが注入されることで、半導体装置１からデータが消去された状態となる。
【0032】
次に、読み出し動作時の半導体装置１の動作を説明する。半導体装置１にデータが書き込まれていることを、半導体装置１は、ドレイン端子Ｄに流れる電流Ｉｄの有無によって判断することができる。
【0033】
図５は、書き込み時および消去時に半導体装置に流れる電流と電圧との関係を説明するための図である。図５において、縦軸の電流Ｉｄは、ドレイン端子Ｄに流れる電流を示す。横軸の電圧Ｖｃｇは、カップリングゲート端子ＣＧの電位を示す。
【0034】
図５では、書き込み済みの半導体装置１の電圧Ｖｃｇに対する電流Ｉｄの関係を示すグラフをグラフＰｇｍで示している。一方、消去済みの半導体装置１の電圧Ｖｃｇに対する電流Ｉｄの関係を示すグラフをグラフＥｒｓで示している。たとえば、半導体装置１の電圧Ｖｃｇを約１Ｖとすると、書き込み済みの半導体装置１では、グラフＰｇｍから分かるように電流Ｉｄが流れない。つまり、フローティングゲートＦＧに電子が貯まっているのでプログラムトランジスタ１０１のＮ型ＭＯＳＦＥＴがＯＦＦ状態となり電流Ｉｄが流れない。
【0035】
消去済みの半導体装置１では、グラフＥｒｓから分かるように電流Ｉｄが流れる。つまり、フローティングゲートＦＧにホールが貯まっているのでプログラムトランジスタ１０１のＮ型ＭＯＳＦＥＴがＯＮ状態となり電流Ｉｄが流れる。半導体装置１では、たとえば、電圧Ｖｃｇを約１Ｖとした場合に、電流Ｉｄが流れる、電流Ｉｄが流れないの違いを読み出すことで、メモリとして動作する。
【0036】
また、本開示では、電流Ｉｄが１μＡ流れるときの電圧Ｖｃｇを閾値電圧Ｖｔｈと定義する。このように定義した場合、図５に示すグラフＰｇｍの閾値電圧Ｖｔｈ（書き込み時の閾値電圧Ｖｔｈ）は約３．３Ｖとなり、図５に示すグラフＥｒｓの閾値電圧Ｖｔｈ（消去時の閾値電圧Ｖｔｈ）は約－１．４Ｖとなる。書き込み時の閾値電圧Ｖｔｈと消去時の閾値電圧Ｖｔｈとの差が大きいほど、データの書込み・消去の動作にマージンが確保できていることになり、不揮発性メモリとしての信頼性も高くなる。図５に示す書き込み時の閾値電圧Ｖｔｈと消去時の閾値電圧Ｖｔｈとの差は、約４．７Ｖである。
【0037】
書き込み時および消去時の閾値電圧Ｖｔｈは、電圧Ｖｃｇ以外の電圧、温度、時間などの条件によって変動する。図６は、書き込み時および消去時における半導体装置の閾値電圧のバラツキを説明するための図である。図６では、測定数を増やし、横軸に閾値電圧Ｖｔｈ、縦軸に標準偏差σを取って書き込み時および消去時の閾値電圧Ｖｔｈの測定値をプロットしている。
【0038】
書き込み時の閾値電圧Ｖｔｈの測定値は、約３．３Ｖ～約３．６Ｖの範囲であったが、図６のグラフＰｇｍから６σの範囲を予測して約２．８Ｖ～約４．２Ｖの範囲で書き込み時の閾値電圧Ｖｔｈがばらつくことが分かる。消去時の閾値電圧Ｖｔｈの測定値は、約－１．１Ｖ～約－１．５Ｖの範囲であったが、図６のグラフＥｒｓから６σの範囲を予測して約－２．２Ｖ～約－０．４Ｖの範囲で消去時の閾値電圧Ｖｔｈがばらつくことが分かる。
【0039】
半導体装置１では、図２に示すように第１面積Ａｐｇ＋第２面積Ａｅｇ＜第３面積Ａｃｇ、好ましくは、第３面積Ａｃｇ／（第１面積Ａｐｇ＋第２面積Ａｅｇ＋第３面積Ａｃｇ）≧９４％とすることで、フローティングゲート３２の電位に与えるカップリングトランジスタ１０３の影響が大きくなり、図６に示すようにグラフＰｇｍとグラフＥｒｓとの距離を広げる（書き込み時の閾値電圧Ｖｔｈと消去時の閾値電圧Ｖｔｈとの差を大きくする）ことができる。また、半導体装置１では、図６に示すようにグラフＰｇｍおよびグラフＥｒｓの傾きを大きくする（書き込み時および消去時の閾値電圧Ｖｔｈのバラツキを小さくする）ことができる。つまり、半導体装置１では、第３面積Ａｃｇの面積を大きくすることで、効率よくデータの書込み・消去を行うことができ、信頼性を向上させることができる。たとえば、半導体装置１では、標準の設計より第３面積Ａｃｇの面積を２割程度大きくすることで、データの書込み・消去の信頼性が向上する。なお、第３面積Ａｃｇの面積を大きくする場合、カップリングトランジスタ１０３のフローティングゲート３２（第３フローティングゲート）の配線の長さ方向の寸法を延ばすことが好ましい。図２に示すように、カップリングトランジスタ１０３のフローティングゲート３２（第３フローティングゲート）の配線の長さ方向の寸法を延ばすことで、他の構成に対して設計変更を強いることがない。
【0040】
［実施の形態２］
（半導体装置の構成）
図７は、実施の形態２に従う半導体装置１Ａの模式断面図である。図８は、実施の形態２に従う半導体装置１Ａの平面図である。図７には、図８におけるプログラムトランジスタ１０１の断面、イレーストランジスタ１０２の断面、カップリングトランジスタ１０３ａの断面を模式的に並べて図示してある。図８では、図面を理解容易とするため半導体層２の主面上に形成されるフローティングゲート３２などを回路図として簡略化して図示してある。以下では、図７および図８を参照して、半導体装置１Ａの構成について説明する。図７および図８に示す半導体装置１Ａにおいて、図１および図２に示す半導体装置１と同じ構成については同じ符号を付して詳細な説明を繰り返さない。
（半導体装置の構成）
図７は、実施の形態２に従う半導体装置１Ａの模式断面図である。図８は、実施の形態２に従う半導体装置１Ａの平面図である。図７には、図８におけるプログラムトランジスタ１０１の断面、イレーストランジスタ１０２の断面、カップリングトランジスタ１０３ａの断面を模式的に並べて図示してある。図８では、図面を理解容易とするため半導体層２の主面上に形成されるフローティングゲート３２などを回路図として簡略化して図示してある。以下では、図７および図８を参照して、半導体装置１Ａの構成について説明する。図７および図８に示す半導体装置１Ａにおいて、図１および図２に示す半導体装置１と同じ構成については同じ符号を付して詳細な説明を繰り返さない。
【0041】
カップリングトランジスタ１０３ａは、ｐ型ウェル領域５１に形成される。ｐ型ウェル領域５１には、高濃度Ｎ型拡散層５２（第５不純物領域）および高濃度Ｐ型拡散層５３（第６不純物領域）を介してカップリングゲート端子ＣＧが接続される。カップリングゲート端子ＣＧの電位は、高濃度Ｎ型拡散層５２および高濃度Ｐ型拡散層５３を介してｐ型ウェル領域５１に伝えられる。高濃度Ｎ型拡散層５２と高濃度Ｐ型拡散層５３とは、隣接している。カップリングトランジスタ１０３ａのフローティングゲート３２（第３フローティングゲート）は、図示していないゲート絶縁膜を介してｐ型ウェル領域５１に対向して形成される。カップリングトランジスタ１０３ａは、フローティングゲート３２と対向するｐ型ウェル領域５１にｎ型不純物を注入したデプレッション層５４を設け、デプレッション型のＮチャネルＭＯＳＦＥＴにしてある。
【0042】
半導体装置１Ａでも、第１面積Ａｐｇ＋第２面積Ａｅｇ＜第３面積Ａｃｇの関係を有している。好ましくは、半導体装置１Ａは、第３面積Ａｃｇ／（第１面積Ａｐｇ＋第２面積Ａｅｇ＋第３面積Ａｃｇ）≧９４％の関係を有している。もちろん、半導体装置１Ａは、第３面積Ａｃｇ／（第１面積Ａｐｇ＋第２面積Ａｅｇ＋第３面積Ａｃｇ）≧９４％の関係を満たしておらず、カップリングトランジスタ１０３ａをデプレッション型のＮチャネルＭＯＳＦＥＴにしただけでもよい。
【0043】
電圧Ｖｃｇ以外の電圧、温度、時間などの条件による、半導体装置１Ａにおける書き込み時および消去時の閾値電圧Ｖｔｈのバラツキについて説明する。図９は、実施の形態２に従う半導体装置１Ａの閾値電圧のバラツキを説明するための図である。図１０は、比較対象の半導体装置の閾値電圧のバラツキを説明するための図である。図９および図１０では、横軸に閾値電圧Ｖｔｈ、縦軸に標準偏差σを取って書き込み時および消去時の閾値電圧Ｖｔｈの測定値をプロットしている。
【0044】
比較対象の半導体装置は、カップリングトランジスタをデプレッション型のＮチャネルＭＯＳＦＥＴとしておらず、第３面積Ａｃｇ／（第１面積Ａｐｇ＋第２面積Ａｅｇ＋第３面積Ａｃｇ）≧９４％の関係を満たしていない。そのため、図１０に示すように、比較対象の半導体装置では、書き込み時の閾値電圧Ｖｔｈが、約２．２Ｖ～約２．８Ｖの範囲でばらついていることが分かる。また、比較対象の半導体装置では、消去時の閾値電圧Ｖｔｈが、約－１．５Ｖ～約１．６Ｖの範囲でばらついていることが分かる。さらに、比較対象の半導体装置では、書き込み時の閾値電圧Ｖｔｈと消去時の閾値電圧Ｖｔｈとの差が約０．８Ｖ（最小値）まで小さくなっており、十分なマージンを確保できずデータの書込み・消去の効率が悪化している。
【0045】
一方、半導体装置１Ａは、カップリングトランジスタ１０３ａをデプレッション型のＮチャネルＭＯＳＦＥＴとしており、第３面積Ａｃｇ／（第１面積Ａｐｇ＋第２面積Ａｅｇ＋第３面積Ａｃｇ）≧９４％の関係を満たしている。そのため、図９に示すように、半導体装置１Ａでは、書き込み時の閾値電圧Ｖｔｈが、約２．３Ｖ～約２．７Ｖの範囲でのばらつきとなり、比較対象の半導体装置に比べばらつきが改善していることが分かる。また、半導体装置１Ａでは、消去時の閾値電圧Ｖｔｈが、約－１．１Ｖ～約０．９Ｖの範囲でのばらつきとなり、比較対象の半導体装置に比べばらつきが大幅に改善していることが分かる。さらに、半導体装置１Ａでは、書き込み時の閾値電圧Ｖｔｈと消去時の閾値電圧Ｖｔｈとの差が約１．４Ｖ（最小値）まで大きくなっており、十分なマージンを確保できており、データの書込み・消去の効率も改善している。
【0046】
［変形例］
以下に、実施の形態に適用可能な変形例について説明する。半導体装置１Ａでは、カップリングトランジスタ１０３ａをデプレッション型のＮチャネルＭＯＳＦＥＴとすると説明したが、リードトランジスタをデプレッション型のＮチャネルＭＯＳＦＥＴとしてもよい。図１１は、変形例に従う半導体装置１Ｂの平面図である。図１１に示す半導体装置１Ｂにおいて、図２に示す半導体装置１と同じ構成については同じ符号を付して詳細な説明を繰り返さない。
以下に、実施の形態に適用可能な変形例について説明する。半導体装置１Ａでは、カップリングトランジスタ１０３ａをデプレッション型のＮチャネルＭＯＳＦＥＴとすると説明したが、リードトランジスタをデプレッション型のＮチャネルＭＯＳＦＥＴとしてもよい。図１１は、変形例に従う半導体装置１Ｂの平面図である。図１１に示す半導体装置１Ｂにおいて、図２に示す半導体装置１と同じ構成については同じ符号を付して詳細な説明を繰り返さない。
【0047】
リードトランジスタ１０４は、図１１に示すようにｐ型ウェル領域２１に形成されたＮ型ＭＯＳＦＥＴである。リードトランジスタ１０４には、ソースドレインである高濃度Ｎ型拡散層２４が形成される。一方の高濃度Ｎ型拡散層２４にドレイン端子Ｄが接続され、他方の高濃度Ｎ型拡散層２４にソース端子Ｓが接続される。リードトランジスタ１０４のゲート電極Ｇは、フローティングゲート３２で形成され、当該フローティングゲート３２と対向するｐ型ウェル領域２１がｐ型のチャネル領域になる。リードトランジスタ１０４では、フローティングゲート３２と対向するｐ型ウェル領域２１にｎ型不純物を注入したデプレッション層２５を設け、デプレッション型のＮチャネルＭＯＳＦＥＴにしてある。
【0048】
図１２は、変形例に従う半導体装置１Ｂに流れる電流と電圧との関係を説明するための図である。図１２において、縦軸の電流Ｉｄは、ドレイン端子Ｄに流れる電流を示す。横軸の電圧Ｖｃｇは、カップリングゲート端子ＣＧの電位を示す。
【0049】
図１２では、書き込み済みの半導体装置１Ｂの電圧Ｖｃｇに対する電流Ｉｄの関係を示すグラフをグラフＰｇｍで示している。リードトランジスタ１０４をデプレッション型のＮチャネルＭＯＳＦＥＴにしていない場合のグラフＰｇｍを実線で示し、リードトランジスタ１０４をデプレッション型のＮチャネルＭＯＳＦＥＴにしてある場合のグラフＰｇｍを破線で示している。電流Ｉｄが１μＡ流れるときの書き込み時の閾値電圧Ｖｔｈは、約３．３Ｖから約２．５Ｖに低下している。
【0050】
また、図１２では、消去済みの半導体装置１Ｂの電圧Ｖｃｇに対する電流Ｉｄの関係を示すグラフをグラフＥｒｓで示している。リードトランジスタ１０４をデプレッション型のＮチャネルＭＯＳＦＥＴにしていない場合のグラフＥｒｓを実線で示し、リードトランジスタ１０４をデプレッション型のＮチャネルＭＯＳＦＥＴにしてある場合のグラフＥｒｓを破線で示している。電流Ｉｄが１μＡ流れるときの消去時の閾値電圧Ｖｔｈは、約－１．４Ｖから約－２．２Ｖに低下している。
【0051】
半導体装置１Ｂでは、リードトランジスタ１０４をデプレッション型のＮチャネルＭＯＳＦＥＴにすることで、書き込み時および消去時の閾値電圧Ｖｔｈを低電圧化することができる。なお、半導体装置１Ｂでは、リードトランジスタ１０４をデプレッション型のＮチャネルＭＯＳＦＥＴにすると説明したが、実施の形態２で説明した半導体装置１Ａと組み合わせてカップリングトランジスタ１０３ａをデプレッション型のＮチャネルＭＯＳＦＥＴとしてもよい。
【0052】
以上の実施の形態および変形例によれば、通常のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）プロセス、あるいはＢＣＤＭＯＳ（Bipolar CMOS Double-diffused MOS）プロセスに使用する工程条件、装置をそのまま使用することができる。
【0053】
以上の実施の形態および変形例に係る半導体装置１，１Ａ，１Ｂは、電源、ＰＭＩＣ（Power management integrated circuit）、モータドライバ、ＧＤＩＣ（Gate Drive integrated circuit）、およびセンサＩＣなどのデバイスに混載することができる。
【0054】
（付記）
以下、本開示の諸態様を付記としてまとめて記載する。
以下、本開示の諸態様を付記としてまとめて記載する。
【0055】
（１）主面を有する半導体層と、
前記半導体層の前記主面の表面部に形成された第１導電型の第１ウェル領域と、
前記第１ウェル領域の表面部に形成された第２導電型の第１不純物領域と、
前記第１不純物領域からトレンチ絶縁体を隔てて前記第１ウェル領域の表面部に形成された第１導電型の第２不純物領域と、
前記第１不純物領域に対して前記第２不純物領域を設けた側とは反対側の第１導電型の第１チャネル領域に、当該領域に対向するように前記半導体層の前記主面上に形成された導電体の第１フローティングゲートと、
前記半導体層の前記主面の表面部に形成された第２導電型の第２ウェル領域と、
前記第２ウェル領域の表面部に形成された第１導電型の第３不純物領域と、
前記第３不純物領域からトレンチ絶縁体を隔てて前記第２ウェル領域の表面部に形成された第２導電型の第４不純物領域と、
前記第３不純物領域に対して前記第４不純物領域を設けた側とは反対側の第２導電型の第２チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第２フローティングゲートと、
前記半導体層の前記主面の表面部に形成された第１導電型の第３ウェル領域と、
前記第３ウェル領域の表面部に形成された第２導電型の第５不純物領域と、
前記第５不純物領域に隣接して前記第３ウェル領域の表面部に形成された第１導電型の第６不純物領域と、
前記第５不純物領域に対して前記第６不純物領域を設けた側とは反対側の第１導電型の第３チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第３フローティングゲートと、を備え、
前記第１フローティングゲート、前記第２フローティングゲートおよび前記第３フローティングゲートは、電気的に接続され、
前記第１チャネル領域と対向している前記第１フローティングゲートの部分の第１面積と、前記第２チャネル領域と対向している前記第２フローティングゲートの部分の第２面積との合計より、前記第３チャネル領域と対向している前記第３フローティングゲートの部分の第３面積の方が大きい、半導体装置。
前記半導体層の前記主面の表面部に形成された第１導電型の第１ウェル領域と、
前記第１ウェル領域の表面部に形成された第２導電型の第１不純物領域と、
前記第１不純物領域からトレンチ絶縁体を隔てて前記第１ウェル領域の表面部に形成された第１導電型の第２不純物領域と、
前記第１不純物領域に対して前記第２不純物領域を設けた側とは反対側の第１導電型の第１チャネル領域に、当該領域に対向するように前記半導体層の前記主面上に形成された導電体の第１フローティングゲートと、
前記半導体層の前記主面の表面部に形成された第２導電型の第２ウェル領域と、
前記第２ウェル領域の表面部に形成された第１導電型の第３不純物領域と、
前記第３不純物領域からトレンチ絶縁体を隔てて前記第２ウェル領域の表面部に形成された第２導電型の第４不純物領域と、
前記第３不純物領域に対して前記第４不純物領域を設けた側とは反対側の第２導電型の第２チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第２フローティングゲートと、
前記半導体層の前記主面の表面部に形成された第１導電型の第３ウェル領域と、
前記第３ウェル領域の表面部に形成された第２導電型の第５不純物領域と、
前記第５不純物領域に隣接して前記第３ウェル領域の表面部に形成された第１導電型の第６不純物領域と、
前記第５不純物領域に対して前記第６不純物領域を設けた側とは反対側の第１導電型の第３チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第３フローティングゲートと、を備え、
前記第１フローティングゲート、前記第２フローティングゲートおよび前記第３フローティングゲートは、電気的に接続され、
前記第１チャネル領域と対向している前記第１フローティングゲートの部分の第１面積と、前記第２チャネル領域と対向している前記第２フローティングゲートの部分の第２面積との合計より、前記第３チャネル領域と対向している前記第３フローティングゲートの部分の第３面積の方が大きい、半導体装置。
【0056】
（１）に係る半導体装置によれば、効率よくデータの書込み・消去を行うことができ、信頼性を向上させることができる。
【0057】
（２）（１）に記載の半導体装置であって、
前記第１面積、前記第２面積、および前記第３面積の合計面積に対する前記第３面積の割合が９４％以上である。
前記第１面積、前記第２面積、および前記第３面積の合計面積に対する前記第３面積の割合が９４％以上である。
【0058】
（２）に係る半導体装置によれば、効率よくデータの書込み・消去を行うことができ、信頼性を向上させることができる。
【0059】
（３）（２）に記載の半導体装置であって、
前記第３フローティングゲートは、配線の長さ方向の寸法を延ばすことで前記合計面積に対する前記第３面積の割合を９４％以上とする。
前記第３フローティングゲートは、配線の長さ方向の寸法を延ばすことで前記合計面積に対する前記第３面積の割合を９４％以上とする。
【0060】
（３）に係る半導体装置によれば、他の構成に対して設計変更を強いることなく、効率よくデータの書込み・消去を行うことができ、信頼性を向上させることができる。
【0061】
（４）（１）～（３）のいずれか１項に記載の半導体装置であって、
前記第３チャネル領域に第２導電型の不純物を注入した層を有し、前記第３フローティングゲートを含むトランジスタをデプレッション型にしてある。
前記第３チャネル領域に第２導電型の不純物を注入した層を有し、前記第３フローティングゲートを含むトランジスタをデプレッション型にしてある。
【0062】
（４）に係る半導体装置によれば、効率よくデータの書込み・消去を行うことができ、信頼性を向上させることができる。
【0063】
（５）（１）～（４）のいずれか１項に記載の半導体装置であって、
前記半導体装置は、不揮発メモリであり、
前記第１導電型がｐ型であり、前記第２導電型がｎ型である。
前記半導体装置は、不揮発メモリであり、
前記第１導電型がｐ型であり、前記第２導電型がｎ型である。
【0064】
（５）に係る半導体装置によれば、効率よくデータの書込み・消去を行うことができ、信頼性を向上させることができる不揮発メモリを実現できる。
【0065】
（６）（５）に記載の半導体装置であって、
書き込み動作時に、前記第１チャネル領域から前記第１フローティングゲートにトンネル電子が流れ、消去動作時に、前記第２フローティングゲートから前記第２チャネル領域にトンネル電子が流れるように構成されている。
書き込み動作時に、前記第１チャネル領域から前記第１フローティングゲートにトンネル電子が流れ、消去動作時に、前記第２フローティングゲートから前記第２チャネル領域にトンネル電子が流れるように構成されている。
【0066】
（６）に係る半導体装置によれば、トンネル電子を使用した不揮発メモリを実現できる。
【0067】
（７）（５）または（６）に記載の半導体装置であって、
前記半導体装置は、読み出しトランジスタをさらに備え、
前記読み出しトランジスタのゲート電極は、前記第１フローティングゲート、前記第２フローティングゲートおよび前記第３フローティングゲートと電気的に接続されている。
前記半導体装置は、読み出しトランジスタをさらに備え、
前記読み出しトランジスタのゲート電極は、前記第１フローティングゲート、前記第２フローティングゲートおよび前記第３フローティングゲートと電気的に接続されている。
【0068】
（７）に係る半導体装置によれば、書き込み時および消去時の閾値電圧を低電圧化することができる。
【0069】
（８）主面を有する半導体層と、
前記半導体層の前記主面の表面部に形成された第１導電型の第１ウェル領域と、
前記第１ウェル領域の表面部に形成された第２導電型の第１不純物領域と、
前記第１不純物領域からトレンチ絶縁体を隔てて前記第１ウェル領域の表面部に形成された第１導電型の第２不純物領域と、
前記第１不純物領域に対して前記第２不純物領域を設けた側とは反対側の第１導電型の第１チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第１フローティングゲートと、
前記半導体層の前記主面の表面部に形成された第２導電型の第２ウェル領域と、
前記第２ウェル領域の表面部に形成された第１導電型の第３不純物領域と、
前記第３不純物領域からトレンチ絶縁体を隔てて前記第２ウェル領域の表面部に形成された第２導電型の第４不純物領域と、
前記第３不純物領域に対して前記第４不純物領域を設けた側とは反対側の第２導電型の第２チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第２フローティングゲートと、
前記半導体層の前記主面の表面部に形成された第１導電型の第３ウェル領域と、
前記第３ウェル領域の表面部に形成された第２導電型の第５不純物領域と、
前記第５不純物領域に隣接して前記第３ウェル領域の表面部に形成された第１導電型の第６不純物領域と、
前記第５不純物領域に対して前記第６不純物領域を設けた側とは反対側の第１導電型の第３チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第３フローティングゲートと、を備え、
前記第１フローティングゲート、前記第２フローティングゲートおよび前記第３フローティングゲートは、電気的に接続され、
前記第３チャネル領域に第２導電型の不純物を注入した層を有し、前記第３フローティングゲートを含むトランジスタをデプレッション型にしてある、半導体装置。
前記半導体層の前記主面の表面部に形成された第１導電型の第１ウェル領域と、
前記第１ウェル領域の表面部に形成された第２導電型の第１不純物領域と、
前記第１不純物領域からトレンチ絶縁体を隔てて前記第１ウェル領域の表面部に形成された第１導電型の第２不純物領域と、
前記第１不純物領域に対して前記第２不純物領域を設けた側とは反対側の第１導電型の第１チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第１フローティングゲートと、
前記半導体層の前記主面の表面部に形成された第２導電型の第２ウェル領域と、
前記第２ウェル領域の表面部に形成された第１導電型の第３不純物領域と、
前記第３不純物領域からトレンチ絶縁体を隔てて前記第２ウェル領域の表面部に形成された第２導電型の第４不純物領域と、
前記第３不純物領域に対して前記第４不純物領域を設けた側とは反対側の第２導電型の第２チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第２フローティングゲートと、
前記半導体層の前記主面の表面部に形成された第１導電型の第３ウェル領域と、
前記第３ウェル領域の表面部に形成された第２導電型の第５不純物領域と、
前記第５不純物領域に隣接して前記第３ウェル領域の表面部に形成された第１導電型の第６不純物領域と、
前記第５不純物領域に対して前記第６不純物領域を設けた側とは反対側の第１導電型の第３チャネル領域に、当該領域に対向するよう前記半導体層の前記主面上に形成された導電体の第３フローティングゲートと、を備え、
前記第１フローティングゲート、前記第２フローティングゲートおよび前記第３フローティングゲートは、電気的に接続され、
前記第３チャネル領域に第２導電型の不純物を注入した層を有し、前記第３フローティングゲートを含むトランジスタをデプレッション型にしてある、半導体装置。
【0070】
（８）に係る半導体装置によれば、効率よくデータの書込み・消去を行うことができ、信頼性を向上させることができる。
【0071】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0072】
１，１Ａ，１Ｂ 半導体装置、２ 半導体層、１０ トレンチ絶縁体、１１ トレンチ、１２ 絶縁埋設物、２０ エピタキシャル層、２１，５１ ｐ型ウェル領域、２２，２４，４３，５２ Ｎ型拡散層、２３，４２，５３ Ｐ型拡散層、２５，５４ デプレッション層、３２ フローティングゲート、４１ ｎ型ウェル領域、１０１ プログラムトランジスタ、１０２ イレーストランジスタ、１０３，１０３ａ カップリングトランジスタ、１０４ リードトランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】