特開 2024-35079 異なる粗さ値を有する表面を有する半導体パッケージ、および、その形成方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024035079

(43)【公開日】2024-03-13

(54)【発明の名称】異なる粗さ値を有する表面を有する半導体パッケージ、および、その形成方法

(51)【国際特許分類】

   H01L 23/12 20060101AFI20240306BHJP

   H01L 23/28 20060101ALI20240306BHJP

   H01L 21/60 20060101ALI20240306BHJP

   H05K 3/28 20060101ALI20240306BHJP

【ＦＩ】

H01L23/12 F

H01L23/28 Z

H01L21/60 311S

H05K3/28 B

【審査請求】有

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023101639

(22)【出願日】2023-06-21

(31)【優先権主張番号】17/898,499

(32)【優先日】2022-08-30

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】500262038

【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司

【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ

(74)【代理人】

【識別番号】110003063

【氏名又は名称】弁理士法人牛木国際特許事務所

(72)【発明者】

【氏名】林 威宏

【テーマコード（参考）】

4M109

5E314

5F044

【Ｆターム（参考）】

4M109AA01

4M109BA04

4M109CA05

4M109DB16

4M109EA02

4M109EB13

4M109GA02

5E314AA24

5E314BB06

5E314CC01

5E314DD01

5E314FF05

5E314GG26

5F044KK02

5F044LL01

5F044RR18

(57)【要約】

【課題】異なる粗さ値を有する表面を有する半導体パッケージ、および、その形成方法を提供する。
【解決手段】半導体パッケージは、パッケージ基板、および、インターポーザーモジュールを有する。パッケージ基板は、上表面層を有し、上表面層は、第一表面粗さを有する第一表面領域、および、第一表面粗さより小さい第二表面粗さを有する第二表面領域を有する。インターポーザーモジュールは、第二表面領域中のパッケージ基板の上表面層上に搭載される。半導体パッケージはさらに、インターポーザーを有し、このインターポーザーは、上表面層を有し、上表面層は、第一表面粗さを有する第一表面領域、および、第一表面粗さより小さい第二表面粗さを有する第二表面領域を有する。半導体パッケージはさらに、プリント回路基板を有し、プリント回路基板は、上表面層を有し、上表面層は、第一表面粗さを有する第一表面領域、および、第一表面粗さより小さい第二表面粗さを有する第二表面領域を有する。
【選択図】図１Ａ

【特許請求の範囲】

【請求項1】

半導体パッケージであって、パッケージ基板、および、インターポーザーモジュールを有し、
前記パッケージ基板は、上表面層を有し、前記上表面層は、
第一表面粗さを有する第一表面領域、および、
前記第一表面粗さより小さい第二表面粗さを有する第二表面領域、を有し、
前記インターポーザーモジュールは、前記第二表面領域中の前記パッケージ基板の前記上表面層に搭載されることを特徴とする半導体パッケージ。

【請求項2】

前記第二表面領域は、複数のはんだ接合を有するバンプジョイント領域を有し、前記複数のはんだ接合は、前記インターポーザーモジュールと、前記パッケージ基板を電気的に接続することを特徴とする請求項１に記載の半導体パッケージ。

【請求項3】

前記第二表面領域は、それぞれ、前記第一表面領域に囲まれる複数の第二表面領域を有することを特徴とする請求項１に記載の半導体パッケージ。

【請求項4】

前記インターポーザーモジュールと前記パッケージ基板間の前記第二表面領域上にあり、且つ、最外部の辺縁が、前記第二表面領域の最外部の辺縁に位置するパッケージアンダーフィル層をさらに有することを特徴とする請求項１に記載の半導体パッケージ。

【請求項5】

前記第二表面領域のサイズは、前記インターポーザーモジュールのサイズより大きく、前記パッケージアンダーフィル層は、前記インターポーザーモジュールの最外部の辺縁を越えて、前記第二表面領域の前記最外部の辺縁に延伸することを特徴とする請求項４に記載の半導体パッケージ。

【請求項6】

前記第二表面領域のサイズは、前記インターポーザーモジュールのサイズと実質上同じであり、よって、前記パッケージアンダーフィル層の前記最外部の辺縁は、前記インターポーザーモジュールの最外部の辺縁と実質上、アラインされることを特徴とする請求項４に記載の半導体パッケージ。

【請求項7】

前記第二表面領域のサイズは、前記インターポーザーモジュールのサイズより小さいので、前記インターポーザーモジュールの最外部の辺縁は、前記パッケージアンダーフィル層の前記最外部の辺縁を越えて延伸することを特徴とする請求項４に記載の半導体パッケージ。

【請求項8】

半導体パッケージを形成する方法であって、前記方法は、
上表面層を有するパッケージ基板を形成する工程と、
前記上表面層を処理して、第一表面粗さを有する第一表面領域、および、前記第一表面粗さより小さい第二表面粗さを有する第二表面領域を提供する工程、および、
インターポーザーモジュールを、前記パッケージ基板の前記上表面層の前記第二表面領域中に搭載する工程、
を有することを特徴とする半導体パッケージを形成する方法。

【請求項9】

インターポーザーモジュールであって、インターポーザー、および、半導体装置を有し、
前記インターポーザーは、上表面層を有し、前記上表面層は、
第一表面粗さを有する第一表面領域、および、
前記第一表面粗さより小さい第二表面粗さを有する第二表面領域、を有し、
前記半導体装置は、前記インターポーザーの前記上表面層の前記第二表面領域に搭載されることを特徴とするインターポーザーモジュール。

【請求項10】

前記第一表面粗さは、前記第二表面粗さの１．５倍より大きいことを特徴とする請求項９に記載のインターポーザーモジュール。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体パッケージに関するものであって、特に、異なる粗さ値を有する表面を有する半導体パッケージに関するものである。

【背景技術】

【0002】

典型的な半導体パッケージは、パッケージ基板上に搭載されたインターポーザーモジュール(interposer module)を有する。インターポーザーモジュールは、インターポーザー上に搭載された一つ以上の半導体装置(たとえば、半導体ダイ)を有する。半導体パッケージは、プリント回路板(ＰＣＢ)上にも搭載される。各状況において、アンダーフィル材料(underfill material)は、基板表面上(たとえば、パッケージ基板の表面、インターポーザーの表面、あるいは、ＰＣＢの表面)、および、基板表面と基板表面上に搭載されるアイテム間に形成される。

【0003】

典型的な半導体構造において、基板表面上に形成されるアンダーフィル材料(たとえば、パッケージ基板の表面、インターポーザーの表面、あるいは、ＰＣＢの表面上に形成されるアンダーフィル材料)の流速が、緩慢であるという問題が発生する。緩慢な流速は、アンダーフィル材料中で、不均一な流動線条(flow striation)を生成する。緩慢な流速はさらに、アンダーフィル材料中で、一つ以上の細孔(void)を形成する。

【0004】

判明していることは、基板表面粗さが、アンダーフィル流動パフォーマンス、および、アンダーフィル(ＵＦ)細孔生成のリスクに影響することである。特に、フリップチップボールグリッドアレイ(ＦＣＢＧＡ)パッケージにおいて、基板表面粗さは、アンダーフィル流動、および、アンダーフィル細孔に影響する。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、異なる粗さ値を有する表面を有する半導体パッケージ、および、その形成方法を提供し、上述の問題を解決することを目的とする。

【課題を解決するための手段】

【0006】

本発明のいくつかの実施形態は、パッケージ基板、および、インターポーザーモジュールを有する半導体パッケージを提供する。パッケージ基板は、上表面層を有し、上表面層は、第一表面粗さを有する第一表面領域、および、第一表面粗さより小さい第二表面粗さを有する第二表面領域を有する。インターポーザーモジュールは、第二表面領域中のパッケージ基板の上表面層上に搭載される。

【0007】

本発明のいくつかの実施形態は、半導体パッケージの形成方法を提供し、本方法は、上表面層を有するパッケージ基板を形成する工程と、上表面層を処理して、上表面層が、第一表面粗さを有する第一表面領域、および、第一表面粗さより小さい第二表面粗さを有する第二表面領域を有する工程、および、パッケージ基板の上表面層の第二表面領域中に、インターポーザーモジュールを搭載する工程、を有する。

【0008】

本発明のいくつかの実施形態は、インターポーザー、および、半導体装置を有するインターポーザーモジュールを提供する。インターポーザーは、上表面層を有し、上表面層は、第一表面粗さを有する第一表面領域、および、第一表面粗さより小さい第二表面粗さを有する第二表面領域を有する。半導体装置は、インターポーザーの上表面層の第二表面領域中に搭載される。

【発明の効果】

【0009】

ここで開示される一つ以上の実施形態は、アンダーフィルフィリング増強のための新規の基板構造を有する。新規の基板構造は、専用領域中に、ハイブリッド表面粗さを有する。新規の基板構造を有する各種実施形態は、異なる表面粗さ値(たとえば、基板、あるいは、インターポーザー中に)を有する領域を構築することにより、良好なアンダーフィル流動、および、フィリングパフォーマンスを提供する。

【図面の簡単な説明】

【0010】

添付図面を参照し、以下の詳細な記述から、本発明の態様をより理解することができる。注意すべきことは、業界の標準的技法において、各種特徴は、尺寸通りに描かれていないことである。実際、各種特徴の尺寸は、討論を明瞭にするため、任意に増加、あるいは、減少する。

【0011】

【図1A】一つ以上の実施形態による図１Ｂの線ＢＢ’に沿った半導体パッケージの縦断面図である。

【0012】

【図1B】一つ以上の実施形態による図１Ａの線ＡＡ’に沿った半導体パッケージの横断面図である。

【0013】

【図2A】一つ以上の実施形態によるパッケージ基板上方ボンディングパッド、および、パッケージ基板下方ボンディングパッドを有する例示的中間体の縦断面図である。

【0014】

【図2B】一つ以上の実施形態によるパッケージ基板上表面層、および、パッケージ基板下表面層を有する例示的中間体の縦断面図である。

【0015】

【図2C】一つ以上の実施形態によるパッケージ基板上表面層中の開口、および、パッケージ基板下表面層中の開口を有する例示的中間体構造の縦断面図である。

【0016】

【図2D】一つ以上の実施形態による粗化処理を経たパッケージ基板上表面層を有する例示的中間体の縦断面図である。

【0017】

【図2E】一つ以上の実施形態による複数のパッケージ基板領域を有するパネル(たとえば、半導体ウェハ)を有する例示的中間体構造を示す図である。

【0018】

【図2F】一つ以上の実施形態による粗化処理後のパッケージ基板上表面層を有する例示的中間体構造の縦断面図である。

【0019】

【図2G】一つ以上の実施形態によるパッケージ基板上方ボンディングパッドの表面処理後の例示的中間体構造の縦断面図である。

【0020】

【図2H】一つ以上の実施形態によるインターポーザーモジュールが、パッケージ基板に搭載される(たとえば、フリップチップボンディング(ＦＣＢ)プロセスにより)中間体構造の縦断面図である。

【0021】

【図2I】一つ以上の実施形態によるパッケージアンダーフィル層が、パッケージ基板上に形成される中間体構造の縦断面図である。

【0022】

【図2J】一つ以上の実施形態による接着剤が、パッケージ基板に提供される中間体構造の縦断面図である。

【0023】

【図2K】一つ以上の実施形態による補強リングが、パッケージ基板に取り付けられる(たとえば、搭載される)中間体構造の縦断面図である。

【0024】

【図2L】一つ以上の実施形態による複数のソルダーボールが、パッケージ基板上に形成される中間体構造の縦断面図である。

【0025】

【図3】一つ以上の実施形態による半導体パッケージの製造方法を説明するフローチャートである。

【0026】

【図4】一つ以上の実施形態による半導体パッケージの第一代替設計の図１Ａの線ＡＡ’に沿った横断面図である。

【0027】

【図5】一つ以上の実施形態による半導体パッケージの第二代替設計の縦断面図である。

【0028】

【図6】一つ以上の実施形態による半導体パッケージの第三代替設計の縦断面図である。

【0029】

【図7A】一つ以上の実施形態による半導体パッケージ中に含まれるインターポーザーモジュールの縦断面図である。

【0030】

【図7B】一つ以上の実施形態によるインターポーザーモジュールの図７Ａの線ＡＡ’に沿った横断面図である。

【0031】

【図8A】一つ以上の実施形態による半導体装置の縦断面図である。

【0032】

【図8B】一つ以上の実施形態によるＰＣＢの図８Ａの線ＡＡ’に沿った横断面図である。

【発明を実施するための形態】

【0033】

以下の開示は、多くの異なる実施形態、あるいは、例を提供して、提供される主題の異なる特徴を実施する。特定の例の素子と配置が以下で記述されて、本発明を簡潔にする。これらはもちろん、単なる例であり、限定することを意図しない。たとえば、記述中の第一特徴が第二特徴上、あるいは、上方に形成される、というのは、第一、および、第二特徴が接触して形成される実施形態を含み、また、追加特徴が第一と第二特徴間で形成され、第一、および、第二特徴は直接接触しない実施形態も含む。以下で開示される異なる実施形態は、同じ参照符号、および／または、記号を再使用する。これらの重複は、簡潔、且つ、明瞭にすることが目的であり、各種実施形態、および／または、以下で開示される構造間の特定の関係を制限することを意図しない。

【0034】

さらに、空間的相対用語、たとえば、記述しやすくするため、“下方”“下” “低い”“上方”“その上”“高い”等が用いられて、図面中の一素子や特徴と別の素子や特徴間の関係を描写する。空間的相対用語は、使用中や操作中の異なる方位、および、図面中で示される方位を包括する。装置が異なる方位に回転する(９０度回転、あるいは、その他の方位)とともに、ここで用いられる空間的な相関する形容詞も同様に、それに従って解釈される。特に明確にされない限り、同じ符号を有する各素子は、同じ材料組成を有し、且つ、同じ厚さ範囲の厚さを有することが推定される。

【0035】

典型的な半導体構造(たとえば、標準の半導体パッケージ、あるいは、インターポーザーモジュール)は、単一表面粗さの表面を有する基板を有する。典型的な半導体構造は、たとえば、基板上に放置された半導体ダイ(たとえば、フリップチップボンディング)をフリップチップボンディングする、ダイと基板間で、アンダーフィル材料 (アンダーフィルフィリング)をリフローする、および、検査(たとえば、超音波映像装置(scanning acoustic tomography、ＳＡＴ)検査)を実行する等を含む操作により形成される。

【0036】

典型的な半導体構造において、出現する問題は、基板表面上に形成されるアンダーフィル材料(たとえば、パッケージ基板の表面、インターポーザーの表面、あるいは、ＰＣＢの表面上に形成されるアンダーフィル材料)の流速が、緩慢なことである。緩慢な流速は、アンダーフィル材料中に、不均一な流動線条を発生させる。緩慢な流速はまた、アンダーフィル材料中に、一つ以上の細孔(void)を形成してしまう。

【0037】

判明していることは、基板表面粗さは、アンダーフィル流動パフォーマンス、および、アンダーフィル(ＵＦ)細孔形成のリスクに影響することである。特に、基板表面粗さは、フリップチップボールグリッドアレイ(ＦＣＢＧＡ)パッケージ中のアンダーフィル流動、および、アンダーフィル細孔に影響する。

【0038】

ここで開示される一つ以上の実施形態は、アンダーフィルフィリング増強のための新規の基板構造を有する。新規の基板構造は、専用領域中のハイブリッド表面粗さを有する。新規の基板構造を有する各種実施形態は、異なる表面粗さ値(たとえば、基板、あるいは、インターポーザー中)を有する領域を構築することにより、良好なアンダーフィル流動、および、フィリングパフォーマンスを提供する。

【0039】

単一の表面粗さを有する基板を有する典型的な半導体構造と比較して、ここで開示される一つ以上の実施形態は、専用領域中に、ハイブリッド表面粗さを有する半導体構造(InFO_oS、CoWoS（登録商標）、SoICパッケージ等)を有する。一つ以上の実施形態において、基板の表面は、ソルダーレジスト層を有し、このソルダーレジスト層は、基板のその他の表面と異なる粗さ表面仕上げ(roughness surface finish)を有する。一つ以上の実施形態において、インターポーザー(たとえば、シリコン／有機／ガラスインターポーザー)の表面は、基板のその他の表面と異なる粗さ表面仕上げを有する。特に、一つ以上の実施形態は、滑らかな表面粗さ(第二表面粗さＲ２)のバンプジョイント領域、および、粗面粗さ(第一表面粗さＲ１)の無素子ジョイント領域を有する。

【0040】

一つ以上の実施形態において、基板の表面は、基板のその他の表面と異なる粗さ値Ｒ(たとえば、Ｒ１、Ｒ２)を有する二個以上の表面領域(Ｎ)(たとえば、Ｎ≧２)を有する。

【0041】

特に、基板の各種表面は、アンダーフィルプロセス(underfill process）にフローブリーディングバリア(flow bleeding barrier)を提供する第一粗さ(Ｒ１)、および、アンダーフィルプロセスに、良好な流動表面を提供する第二粗さ(Ｒ２)を有する。第一表面粗さＲ１の値は、第二表面粗さＲ２の値の約１．５倍より大きい。

【0042】

粗さ値は、たとえば、算術平均粗さ(Ｒａ)、十点平均粗さ(Ｒｚ)を有し、且つ、Ｒｑは、平均線からのプロファイルの逸脱、および／または、最大高さ、あるいは、深さ(Ｒｍａｘ)の２乗平均平方根(ｒｍｓ)値である。しかし、粗さのその他の測定は、本発明の範囲内である(たとえば、プロファイル不規則性の平均間隔(Ｓｍ)、プロファイルの局部ピークの平均間隔(Ｓ)、および、プロファイルベアリング長さ比(ｔｐ))。表面粗さの値は、たとえば、ランダムなサンプル領域中で、表面粗さを測定することにより確定される。特に、第一表面粗さＲ１と第二表面粗さＲ２間の差異は、たとえば、アンダーフィルブリードの遷移領域で測定される。

【0043】

一つ以上の実施形態は、複数の長所と利点がある。たとえば、滑らかな表面粗さは、アンダーフィル流動に良い条件を提供し、これは、流動線条を減少させるとともに、アンダーフィル細孔のリスクを低下させることができる。さらに、異なる表面粗さを有する専用領域(たとえば、バンプジョイント領域)は、アンダーフィル流出領域を制限することができる。一つ以上の実施形態は、複数の技術世代(Ｎ１６、Ｎ１０、Ｎ７等)に応用可能であるとともに、その他のアプリケーション(たとえば、その他の層に対するハードマスク(ＨＭ)エッチ)に拡張され、且つ、シリコンチップ、InFO_oS、CoWoS（登録商標）、および、SoIC バンプジョイントスキームに用いられる。よって、アンダーフィル材料の流動は、基板の異なる表面の表面粗さ値を変化させることにより制御される。

【0044】

さらに、滑らかな表面粗さの領域(Area_R2)は、プロセス設定、および、環境設定により、(基板表面の)総表面領域の約１０％～総表面領域の約９０％の範囲に制御される(Area_R2:１０％～９０％Area_Total)。滑らかな表面粗さを有する領域(Area_R2)の数量は、この数量が、総表面領域内で提供されさえすれば(N x Area_R2:<Area_Total)、各ユニット基板、あるいは、インターポーザー中で制限されない。滑らかな表面粗さの領域(Area_R2)は、アンダーフィル流出領域(たとえば、ブリード)に、制限境界を提供する。アンダーフィル材料と異なる表面粗さ値を有する基板(たとえば、パッケージ基板、あるいは、インターポーザー)の潤湿度は、各種ブリードパフォーマンスを提供する。

【0045】

半導体パッケージの形成方法は、たとえば、基板表面層のコーテイング、あるいは、ラミネートする工程を有する。基板表面層は、任意の、たとえば、ソルダーレジスト(ＳＲ)、ポリベンゾビスオキサゾール(ＰＢＯ)、あるいは、ポリイミド(ＰＩ)を、パッケージ基板、インターポーザー等にコート、あるいは、ラミネートした表面層を有する。第一表面粗さを有する第一表面領域は、１)専用領域中で、遮蔽マスクにより、デスカム(たとえば、デスミア)プラズマ処理を用いて、あるいは、２)専用領域中で、カスタマイズされたモールドをプレスする、ことにより形成される。

【0046】

図１Ａは、一つ以上の実施形態による半導体パッケージ１００の縦断面図である。特に、図１Ａは、図１Ｂの線ＢＢ’に沿った半導体パッケージ１００の縦断面図である。

【0047】

通常、半導体パッケージ１００は、パッケージ基板１１０、パッケージ基板１１０上のインターポーザーモジュール１２０、および、インターポーザーモジュール１２０に隣接するパッケージ基板１１０に接着、および／または、固定される補強リング１５０を有する。補強リング１５０は、内縁１５０ａ、および、外縁１５０ｂを有する。少なくとも一つの実施形態において、インターポーザーモジュール１２０は、一つ以上の半導体チップ、あるいは、チップレットで代替される。

【0048】

パッケージ基板１１０は、たとえば、コア１１２、コア１１２上に形成されるパッケージ基板上方誘電層１１４(たとえば、パッケージ基板１１０の第一側、あるいは、チップ側)、および、コア１１２上に形成されるパッケージ基板下方誘電層１１６(たとえば、パッケージ基板１１０の第二側、あるいは、ボード側)を有する。特に、パッケージ基板１１０は、積層膜基板、たとえば、味の素積層膜(ＡＢＦ)基板を有する。つまり、少なくとも一つの実施形態において、パッケージ基板上方誘電層１１４、および、パッケージ基板下方誘電層１１６は、それぞれ、ＡＢＦ層として記述される。

【0049】

コア１１２は、パッケージ基板１１０に剛性を提供するのを助ける。コア１１２は、たとえば、エポキシ樹脂、たとえば、ビスマレイミドトリアジン樹脂(ＢＴエポキシ)、および／または、織物ガラスラミネート(woven glass laminate)を有する。コア１１２は、代替的、あるいは、追加的に、有機材料、たとえば、ポリマー材料を有する。特に、コア１１２は、誘電体ポリマー材料、たとえば、ポリイミド(ＰＩ)、ベンゾシクロ-ブテン(ＢＣＢ)、あるいは、ポリベンゾビスオキサゾール(ＰＢＯ)を有する。その他の適当な誘電材料は、本発明の予期される範囲である。

【0050】

コア１１２は、一つ以上のスルービア１１２ａを有する。一つ以上のスルービア１１２ａは、コア１１２の下表面から、コア１１２の上表面に延伸する。一つ以上のスルービア１１２ａは、パッケージ基板上方誘電層１１４とパッケージ基板下方誘電層１１６間の電気接続を可能にする。一つ以上のスルービア１１２ａは、たとえば、一つ以上の層を有し、且つ、金属、金属合金、および／または、その他の金属含有化合物(たとえば、Ｃｕ、Ａｌ、Ｍｏ、Ｃｏ、Ｒｕ、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ等)を有する。その他の適当な金属材料は、本発明の予期される範囲である。

【0051】

パッケージ基板下方誘電層１１６は、複数の層、および、特に、積層膜(たとえば、ＡＢＦ)を有する。パッケージ基板下方誘電層１１６は、有機材料、たとえば、ポリマー材料を有する。特に、パッケージ基板下方誘電層１１６は、一層以上の誘電体ポリマー材料、たとえば、ポリイミド(ＰＩ)、ベンゾシクロブテン(ＢＣＢ)、あるいは、ポリベンゾビスオキサゾール(ＰＢＯ)を有する。その他の適当な誘電材料は、本発明の予期される範囲である。

【0052】

パッケージ基板下方誘電層１１６は、パッケージ基板下方誘電層１１６のボード側表面上の一つ以上のパッケージ基板下方ボンディングパッド１１６ａを有する。特に、パッケージ基板下方ボンディングパッド１１６ａは、パッケージ基板下方誘電層１１６のボード側表面上で露出する。パッケージ基板下方誘電層１１６はさらに、一つ以上の金属相互接続構造１１６ｂを有する。金属相互接続構造１１６ｂは、パッケージ基板下方ボンディングパッド１１６ａ、および、コア１１２中のスルービア１１２ａに接続される。金属相互接続構造１１６ｂは、金属層(たとえば、銅トレース)、および、金属層を接続する金属ビアを有する。パッケージ基板下方ボンディングパッド１１６ａ、および、金属相互接続構造１１６ｂは、たとえば、一層以上の層を有し、且つ、金属、金属合金、および／または、その他の金属含有化合物(たとえば、Ｃｕ、Ａｌ、Ｍｏ、Ｃｏ、Ｒｕ、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ等)を有する。その他の適当な金属材料は、本発明の予期される範囲である。

【0053】

パッケージ基板下表面層１１０ｂは、パッケージ基板下方誘電層１１６のボード側表面上に形成される。パッケージ基板下表面層１１０ｂは、パッケージ基板下方ボンディングパッド１１６ａを部分的に被覆する。パッケージ基板下表面層１１０ｂは、パッシベーション層、および、保護層中の一つ以上の層を有する。パッケージ基板下表面層１１０ｂは、たとえば、誘電体ポリマー材料、たとえば、ポリイミド(ＰＩ)、ベンゾシクロブテン(ＢＣＢ)、あるいは、ポリベンゾビスオキサゾール(ＰＢＯ)を有する。パッケージ基板下表面層１１０ｂは、代替的、あるいは、追加的に、酸化ケイ素、窒化ケイ素、たとえば、カーボンドープ酸化物である低誘電率材料、たとえば、多孔質炭素ドープ二酸化ケイ素である極低誘電率材料、あるいは、それらの組み合わせを有する。その他の適当な誘電材料は、本発明の予期される範囲である。

【0054】

複数のソルダーボール１１０ｃを有するボールグリッドアレイ(ＢＧＡ)は、パッケージ基板下方誘電層１１６のボード側表面上に形成される。ソルダーボール１１０ｃは、半導体パッケージ１００が、基板、たとえば、プリント回路板(ＰＣＢ)上にしっかりと搭載され、ＰＣＢ基板に電気的に結合されるようにする。ソルダーボール１１０ｃは、それぞれ、パッケージ基板下方ボンディングパッド１１６ａと接触する。

【0055】

パッケージ基板上方誘電層１１４は、コア１１２の上表面上に形成される。パッケージ基板上方誘電層１１４も、複数の層を有し、且つ、特に、積層膜(たとえば、ＡＢＦ)を有する。パッケージ基板上方誘電層１１４はさらに、有機材料、たとえば、ポリマー材料を有する。特に、パッケージ基板上方誘電層１１４は、誘電体ポリマー材料、たとえば、ポリイミド(ＰＩ)、ベンゾシクロブテン(ＢＣＢ)、あるいは、ポリベンゾビスオキサゾール(ＰＢＯ)を有する。その他の適当な誘電材料は、本発明の予期される範囲である。

【0056】

パッケージ基板上方誘電層１１４は、パッケージ基板上方誘電層１１４のチップ側表面上の一つ以上のパッケージ基板上方ボンディングパッド１１４ａを有する。特に、パッケージ基板上方ボンディングパッド１１４ａは、パッケージ基板上方誘電層１１４のチップ側表面上で露出する。少なくとも一つの実施形態において、ボンディングパッド表面層１１４Ｓ(たとえば、一つ以上の層の金属(たとえば、スズ、ニッケル、パラジウム、金等)、および／または、その他の材料)が、パッケージ基板上方ボンディングパッド１１４ａ上に形成されて、はんだ接合信頼性を改善する。

【0057】

パッケージ基板上方誘電層１１４はさらに、一つ以上の金属相互接続構造１１４ｂを有する。金属相互接続構造１１４ｂは、金属層(たとえば、銅トレース)、および、金属層を接続する金属バイアスを有する。パッケージ基板上方ボンディングパッド１１４ａは、金属相互接続構造１１４ｂ、スルービア１１２ａ、金属相互接続構造１１６ｂ、および、パッケージ基板下方ボンディングパッド１１６ａの方式により、ＢＧＡのソルダーボール１１０ｃに電気的に接続される。パッケージ基板上方ボンディングパッド１１４ａ、および、金属相互接続構造１１４ｂは、たとえば、一つ以上の層を有し、且つ、金属、金属合金、および／または、その他の金属含有化合物(たとえば、Ｃｕ、Ａｌ、Ｍｏ、Ｃｏ、Ｒｕ、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ等)を有する。その他の適当な金属材料は、本発明の予期される範囲である。

【0058】

パッケージ基板上表面層１１０ａは、パッケージ基板上方誘電層１１４のチップ側表面上に形成される。パッケージ基板上表面層１１０ａは、コーテイング層、ラミネート層等を有する。パッケージ基板上表面層１１０ａが形成されて、少なくとも部分的に、パッケージ基板上方ボンディングパッド１１４ａを被覆する。

【0059】

少なくとも一つの実施形態において、パッケージ基板上表面層１１０ａは、ソルダーレジスト層(たとえば、ソルダーマスク層)を有する。ソルダーレジスト層は、ポリマー材料(たとえば、エポキシポリマー)の薄層を有する。ソルダーレジスト層は、約５μm～５０μmの範囲の厚さを有する。少なくとも一つの実施形態において、ソルダーレジスト層は、約１０μm～３０μmの範囲の厚さを有する。より大きい、あるいは、より小さい厚さのソルダーレジスト層が用いられる。ソルダーレジスト層が形成されて、パッケージ基板上方ボンディングパッド１１４ａ、および、パッケージ基板１１０のチップ側表面上のその他の金属特徴(たとえば、導電線、銅トレース)を被覆する。ソルダーレジスト層は、パッケージ基板上方ボンディングパッド１１４ａ、および、その他の金属特徴を、酸化から保護する。ソルダーレジスト層はさらに、ソルダーブリッジ(たとえば、意図的でない電気接続)が、密集した金属特徴間で形成されるのを回避する。ソルダーレジスト層は、それぞれ、パッケージ基板上方ボンディングパッド１１４ａ上に、ソルダーレジスト開口(ＳＲＯ)を有する。パッケージ基板上方ボンディングパッド１１４ａの上表面は、ＳＲＯにより露出する。これらのＳＲＯは、テーパ型側壁を有するので、ＳＲＯの直径(ＸＹ平面)で、パッケージ基板上方ボンディングパッド１１４ａに向かう方向で、減少する。

【0060】

パッケージ基板上表面層１１０ａは、代替的、あるいは、追加的にソルダーレジスト層以外の層、たとえば、パッシベーション層、あるいは、保護層を有する。特に、パッケージ基板上表面層１１０ａは、代替的、あるいは、追加的に、たとえば、ポリイミド(ＰＩ)、ベンゾシクロ-ブテン(ＢＣＢ)、あるいは、ポリベンゾビスオキサゾール(ＰＢＯ)等の誘電体ポリマー材料、酸化ケイ素、窒化ケイ素、たとえば、カーボンドープ酸化物である低誘電率材料、たとえば、多孔質炭素ドープ二酸化ケイ素である極低誘電率材料、それらの組み合わせ、あるいは、その他の適当な材料を有する。パッケージ基板上表面層１１０ａは、たとえば、化学気相蒸着(ＣＶＤ)、物理気相蒸着(ＰＶＤ)、スピンコーテイング、ラミネーション、あるいは、その他の適当な蒸着技術により、代替的、あるいは、追加的に形成される。

【0061】

図１Ａに示されるように、パッケージ基板上表面層１１０ａは、第一表面領域１１０ａ－Ａ１(Area_R1)、および、第二表面領域１１０ａ－Ａ２(Area_R2)を有する。第一表面領域１１０ａ－Ａ１は、第一表面粗さＲ１を有する。第二表面領域１１０ａ－Ａ２は、第一表面粗さＲ１より小さい第二表面粗さＲ２を有する。少なくとも一つの実施形態において、第一表面粗さＲ１は、第二表面粗さＲ２の少なくとも１．５倍である。第一表面粗さＲ１、および、第二表面粗さＲ２は、たとえば、算術平均粗さ(Ｒａ)、十点平均粗さ(Ｒｚ)を有し、且つ、Ｒｑは、平均線からのプロファイルの逸脱、および／または、最大高さ、あるいは、深さ(Ｒｍａｘ)の２乗平均平方根(ｒｍｓ)値である。しかし、粗さのその他の測定は、本発明の範囲内である。少なくとも一つの実施形態において、第二表面粗さＲ２は、約１７０より小さい算術平均粗さＲａ(ｎｍ、Ａｖｇ.)を有する。第一表面粗さＲ１、および、第二表面粗さＲ２は、たとえば、第一表面領域１１０ａ－Ａ１と第二表面領域１１０ａ－Ａ２間の界面(たとえば、アンダーフィルブリードの遷移領域)に近いランダムなサンプル領域中で測定される。

【0062】

インターポーザーモジュール１２０は、Ｃ４バンプ１２１(たとえば、はんだ接合)により、パッケージ基板１１０中のパッケージ基板上方ボンディングパッド１１４ａ上に搭載される。パッケージアンダーフィル層１２９は、インターポーザーモジュール１２０、および、Ｃ４バンプ１２１下方、および、周辺に形成されるので、インターポーザーモジュール１２０を、パッケージ基板１１０に固定することができる。パッケージアンダーフィル層１２９は、低粘度(たとえば、１０ｒｐｍ下で、約５０００ｃＰより小さい)を有し、且つ、エポキシベースのポリマー材料で形成される。少なくとも一つの実施形態において、パッケージアンダーフィル層１２９は、エポキシ樹脂とシリカの混合物を含む毛細アンダーフィルを有する。少なくとも一つの実施形態において、パッケージアンダーフィル層１２９は、プレポリマー中、シリカの低粘度懸濁液を有する。

【0063】

さらに、図１Ａに示されるように、パッケージ基板上表面層１１０ａは、専用領域(たとえば、インターポーザーモジュール１２０を搭載する領域中、および、周辺の領域)中で、ハイブリッド表面粗さ(たとえば、複数の異なる値の表面粗さ)を有する。パッケージ基板上表面層１１０ａのハイブリッド表面粗さは、パッケージアンダーフィル層１２９の品質を向上させる。ハイブリッド表面粗さは、異なる表面粗さ値を有する領域(たとえば、基板、あるいは、インターポーザー中)を構築することにより、良好なアンダーフィル流動、および、フィリングパフォーマンスを提供する。特に、パッケージ基板上表面層１１０ａの第二表面領域１１０ａ－Ａ２は、バンプジョイント領域(たとえば、Ｃ４バンプ１２１が、パッケージ基板上方ボンディングパッド１１４ａに接続される領域)を有する。パッケージ基板上表面層１１０ａの第一表面領域１１０ａ－Ａ１は、無素子ジョイント領域(たとえば、Ｃ４バンプ１２１が位置しない領域)を有する。

【0064】

注意すべきことは、図１Ａ中、一個の第二表面領域１１０ａ－Ａ２だけが示されているが、半導体パッケージ１００は、複数の第二表面領域１１０ａ－Ａ２を有することができることである。このほか、これらの第二表面領域１１０ａ－Ａ２は、同じ、あるいは、異なる粗さ値を有する。つまり、パッケージ基板１００は、第二表面領域１１０ａ－Ａ２’、および、第二表面粗さＲ２’上の第一インターポーザーモジュール１２０’(図示しない)、および、第二表面領域１１０ａ－Ａ２”、および、第二表面粗さＲ２’と異なる第二表面粗さＲ２”上の第一インターポーザーモジュール１２０”(図示しない)を有する。

【0065】

パッケージ基板上表面層１１０ａのハイブリッド表面粗さは、半導体パッケージ１００に、複数の長所と利点を提供する。たとえば、第二表面粗さＲ２(たとえば、滑らかな表面粗さ)は、パッケージアンダーフィル層１２９の流動に、良い条件を提供し、これは、流動線条を減少させるとともに、パッケージアンダーフィル１２９中の細孔のリスクを低下させることができる。さらに、第二表面領域１１０ａ－Ａ２(たとえば、バンプジョイント領域)は、パッケージアンダーフィル層１２９のブリードを制限することができる(たとえば、アンダーフィル流出領域(たとえば、ブリード)に、制限境界を提供する)。つまり、アンダーフィル流出領域は、第二表面領域１１０ａ－Ａ２の外縁(たとえば、周辺)を越えて延伸しない。

【0066】

第二表面領域１１０ａ－Ａ２のサイズは、たとえば、パッケージ基板上表面層１１０ａの総表面領域(Area_Total)の約１０％～パッケージ基板上表面層１１０ａの総表面領域の約９０％の範囲(0.10 Area_Total ≦ Area_R2≦ 0.90 Area_Total)で制御される。第二表面領域１１０ａ－Ａ２の数量(Ｎ)は、この数量が、総表面領域中で提供されさえすれば(N x Area_R2< Area_Total)、制限を受けない。

【0067】

図１Ａを再度、参照すると、インターポーザーモジュール１２０は、インターポーザー１２２(たとえば、インターポーザー誘電体)を有する。インターポーザー１２２は、有機材料(たとえば、誘電性ポリマー)、あるいは、無機材料(たとえば、シリコン、ガラス等)を有する。特に、図１Ａに示されるように、インターポーザー１２２は、複数の層(たとえば、誘電ポリマー層、シリコン層等)を有する。インターポーザーモジュール１２０はさらに、パッケージ基板下表面層１１０ｂに類似するインターポーザー下表面層１２２ｂを有する。インターポーザーモジュール１２０はさらに、インターポーザー下表面層１２２ｂ中のインターポーザー下方ボンディングパッド１２２ｃを有する。インターポーザー下方ボンディングパッド１２２ｃは、パッケージ基板下方ボンディングパッド１１６ａに類似する。

【0068】

少なくとも一つの実施形態において、インターポーザー下表面層１２２ｂはさらに、第二表面粗さＲ２にほぼ等しい、あるいは、それより小さい表面粗さを有する。これは、インターポーザーモジュール１２０とパッケージ基板１１０間のパッケージアンダーフィル材料の流動を改善するのを助ける。

【0069】

インターポーザーモジュール１２０はさらに、インターポーザー下方ボンディングパッド１２２ｃにより、Ｃ４バンプ１２１に電気的に接続される金属相互接続構造１２２ｄを有する。金属相互接続構造１２２ｄは、パッケージ基板１１０中の金属相互接続構造１１４ｂ、および、金属相互接続構造１１６ｂに類似する。インターポーザーモジュール１２０はさらに、インターポーザー１２２の上表面上のインターポーザー上方ボンディングパッド１２２ｅを有する。インターポーザー上方ボンディングパッド１２２ｅは、パッケージ基板上方ボンディングパッド１１４ａに類似する。少なくとも一つの実施形態において、ボンディングパッド表面層１２２Ｓ(たとえば、一つ以上の金属層(たとえば、スズ、ニッケル、パラジウム、金等)、および／または、その他の材料)は、インターポーザー上方ボンディングパッド１２２ｅ上に形成されて、はんだ接合信頼性を改善する。インターポーザー１２２はさらに、インターポーザー上方ボンディングパッド１２２ｅ周辺に形成されるインターポーザー上表面層１２２ａ(たとえば、ソルダーレジスト層)を有する。インターポーザー上表面層１２２ａは、パッケージ基板上表面層１１０ａに類似する。

【0070】

インターポーザーモジュール１２０はさらに、インターポーザー１２２上に搭載される一つ以上の半導体ダイ(たとえば、半導体チップ)を有する。特に、図１Ａに示されるように、第一半導体ダイ１４３、および、第二半導体ダイ１４４は、インターポーザー１２２上に搭載される。第一半導体ダイ１４３、および、第二半導体ダイ１４４は、たとえば、インターポーザー１２２中の金属相互接続１２２ｄに接続されるマイクロバンプ１２８(たとえば、はんだ接合)により、インターポーザー１２２上に搭載される。

【0071】

第一半導体ダイ１４３、および、第二半導体ダイ１４４はそれぞれ、たとえば、半導体ダイ、システムオンチップ(ＳＯＣ)ダイ、システムオン集積チップ(system on integrated chips (SoIC))ダイ、高帯域幅メモリ(high-bandwidth memory、ＨＢＭ)ダイ、および、ダイナミックランダムアクセスメモリ(ＤＲＡＭ)ダイを有する。特に、インターポーザーモジュール１２０は、ハイパフォーマンスコンピューティング(high-performance computing、ＨＰＣ)アプリケーションを有し、且つ、たとえば、集積グラフィックプロセッシングユニット(ＧＰＵ)、特定用途向け集積回路(ＡＳＩＣ)、フィールドプログラマブルゲートアレイ(ＦＰＧＡ)、および、CoWoS技術によるＨＢＭ、あるいは、INFO-oS技術を有する。

【0072】

インターポーザーアンダーフィル層１４９が、マイクロバンプ１２８周辺、および、第一半導体ダイ１４３とインターポーザー１２２の間、および、第二半導体ダイ１４４とインターポーザー１２２の間に形成される。インターポーザーアンダーフィル層１４９は、第一半導体ダイ１４３と第二半導体ダイ１４４両方の下方に、連続して形成される。選択的に、インターポーザーアンダーフィル層１４９は、それぞれ、第一半導体ダイ１４３、および、第二半導体ダイ１４４下方の二個の独立した部分に形成される。インターポーザーアンダーフィル層１４９はさらに、第一半導体ダイ１４３と第二半導体ダイ１４４間に形成される。インターポーザーアンダーフィル層１４９はさらに、エポキシベースのポリマー材料で形成される。

【0073】

成形材料層１２７が、第一半導体ダイ１４３、第二半導体ダイ１４４、インターポーザーアンダーフィル層１４９、および、インターポーザー１２２上に形成される。成形材料層１２７は、エポキシ成形材料(ＥＭＣ)で形成される。

【0074】

補強リング１５０が、インターポーザーモジュール１２０周辺のパッケージ基板１１０上に搭載される。補強リング１５０は、接着剤１６０(たとえば、シリコン接着剤、あるいは、エポキシ接着剤)により、パッケージ基板１１０にしっかりと固定される。補強リング１５０は、金属、たとえば、ニッケルコーテイングの銅あるいは、アルミニウム合金の金属で形成される。補強リング１５０は、パッケージ基板１１０に剛性を提供する。

【0075】

図１Ｂは、一つ以上の実施形態による図１Ａの線ＡＡ’に沿った半導体パッケージ１００の横断面図である。インターポーザーモジュール１２０、補強リング１５０、および、パッケージアンダーフィル層１２９を有する半導体パッケージ１００のいくつかの素子は、図示されない、あるいは、説明を容易にするため、図１Ｂ中で点線だけで示される。

【0076】

図１Ｂに示されるように、パッケージ基板上表面層１１０ａの第一表面領域１１０ａ－Ａ１は、パッケージ基板上表面層１１０ａの第二表面領域１１０ａ－Ａ２の全体の外周囲(たとえば、辺縁)Ｐ_110a-A2周辺に形成される。第二表面領域１１０ａ－Ａ２のｘ方向の幅は、インターポーザー１２２のｘ方向の幅より大きい。第二表面領域１１０ａ－Ａ２のｙ方向の幅も、インターポーザーモジュール１２０、および、インターポーザー１２２のｙ方向の幅より大きい。このほか、パッケージアンダーフィル層１２９の外周囲(たとえば、辺縁)Ｐ₁₂₉ は、第二表面領域１１０ａ－Ａ２の外周囲Ｐ_110a-A2とほぼ同延である。注意すべきことは、任意の数量のインターポーザーモジュール１２０が、第二表面領域１１０ａ－Ａ２中に搭載されることである。

【0077】

図２Ａ～図２Ｉは、一つ以上の実施形態による半導体パッケージ１００の形成方法を説明する。

【0078】

図２Ａは、一つ以上の実施形態によるパッケージ基板上方ボンディングパッド１１４ａ、および、パッケージ基板下方ボンディングパッド１１６ａを有する例示的な中間体構造の縦断面図である。パッケージ基板上方ボンディングパッド１１４ａは、たとえば、パッケージ基板上方誘電層１１４の最上層誘電層上に形成される。パッケージ基板上方ボンディングパッド１１４ａが形成されて、金属相互接続構造１１４ｂと接触する。パッケージ基板上方ボンディングパッド１１４ａは、金属層(たとえば、銅、アルミニウム、あるいは、その他の適当な導電材料)を、パッケージ基板上方誘電層１１４の最上層誘電層に蒸着することにより形成される。金属層はその後、エッチング(たとえば、ウェットエッチング、ドライエッチング等)によりパターン化されて、パッケージ基板上方ボンディングパッド１１４ａを形成する。その他の適当な金属層材料、および、エッチングプロセスは、本発明の範囲内である。

【0079】

パッケージ基板下方ボンディングパッド１１６ａは、たとえば、パッケージ基板下方誘電層１１６の最低誘電層上に形成される。パッケージ基板下方ボンディングパッド１１６ａが形成されて、金属相互接続構造１１６ｂと接触する。パッケージ基板下方ボンディングパッド１１６ａは、金属層(たとえば、銅、アルミニウム、あるいは、その他の適当な導電材料)を、パッケージ基板上方誘電層１１４の最低誘電層上に蒸着することにより形成される。金属層は、その後、エッチング(たとえば、ウェットエッチング、ドライエッチングなど)によりパターン化されて、パッケージ基板下方ボンディングパッド１１６ａを形成する。

【0080】

形成後、パッケージ基板上方ボンディングパッド１１４ａ、および、パッケージ基板下方ボンディングパッド１１６ａに、任意で、粗化処理(たとえば、ＣＺ処理)を実行する。粗化処理において、パッケージ基板上方ボンディングパッド１１４ａの表面(たとえば、銅表面)、および、パッケージ基板下方ボンディングパッド１１６ａの表面(たとえば、銅表面)は、有機酸タイプのマイクロエッチングソリューション(organic acid-type microetching solution)によりエッチされて、超粗雑面(たとえば、銅表面)を生成する。パッケージ基板上方ボンディングパッド１１４ａ、および、パッケージ基板下方ボンディングパッド１１６ａの独特な粗雑化銅表面トポグラフィーは、高い銅対樹脂接着(copper-to-resin adhesion)を達成するのを助ける。

【0081】

図２Ｂは、一つ以上の実施形態によるパッケージ基板上表面層１１０ａ、および、パッケージ基板下表面層１１０ｂを有する例示的中間体構造の縦断面図である。少なくとも一つの実施形態において、パッケージ基板上表面層１１０ａは、ソルダーマスクとも称される、ソルダーレジスト層(たとえば、ポリマー材料)を有する。パッケージ基板上表面層１１０ａは、上方ソルダーレジスト層１１０ａとも称され、且つ、パッケージ基板下表面層１１０ｂは、下方ソルダーレジスト層１１０ｂとも称される。

【0082】

パッケージ基板上表面層１１０ａ、および、パッケージ基板下表面層１１０ｂが、同時に提供される。パッケージ基板上表面層１１０ａ、および、パッケージ基板下表面層１１０ｂは、たとえば、液状感光性膜(liquid photo-imageable film)として提供される。液状感光性膜は、たとえば、シルクスクリーニング(silk-screening)により、あるいは、パッケージ基板１１０の表面にスプレーすることにより提供される。液状感光性膜は、パッケージ基板上方ボンディングパッド１１４ａ、および、パッケージ基板下方ボンディングパッド１１６ａ上方に提供される。パッケージ基板上表面層１１０ａ、および、パッケージ基板下表面層１１０ｂは、選択的に、乾燥塗膜感光膜(dry-film photo-imageable film)として応用され、乾燥塗膜感光膜は、それぞれ、パッケージ基板１１０の表面上、および、パッケージ基板上方ボンディングパッド１１４ａとパッケージ基板下方ボンディングパッド１１６ａ上方に、真空ラミネート(vacuum-laminated)される。

【0083】

パッケージ基板上表面層１１０ａ、および、パッケージ基板下表面層１１０ｂがそれぞれ、パッケージ基板上方ボンディングパッド１１４ａ、および、パッケージ基板下方ボンディングパッド１１６ａの厚さよりやや大きい厚さを有するように提供される。選択的に、パッケージ基板上表面層１１０ａ、および、パッケージ基板下表面層１１０ｂがそれぞれ、パッケージ基板上方ボンディングパッド１１４ａ、および、パッケージ基板下方ボンディングパッド１１６ａの上表面とほぼ共平面である上表面を有するように提供される。

【0084】

図２Ｃは、一つ以上の実施形態によるパッケージ基板上表面層１１０ａ中の開口O_110a、および、パッケージ基板下表面層１１０ｂ中の開口O_110bを有する例示的中間体の縦断面図である。

【0085】

開口O_110aは、パッケージ基板上表面層１１０ａ中に形成されて、パッケージ基板上方ボンディングパッド１１４ａの上表面を露出する。開口O_110bは、パッケージ基板下表面層１１０ｂ中に形成されて、パッケージ基板下方ボンディングパッド１１６ａの上表面を露出する。開口O_110bおよび、開口O_110bは、フォトリソグラフィプロセスを用いることにより形成される。少なくとも一つの実施形態において、開口O_110bおよび、開口O_110bは、別のフォトリソグラフィプロセスで形成される。

【0086】

開口O_110aを形成するのに用いられるフォトリソグラフィプロセス(たとえば、複数のプロセス)は、パターン化されたフォトレジストマスク(図示しない)を、パッケージ基板上表面層１１０ａに形成するとともに、フォトレジストマスク中の開口により、パッケージ基板上表面層１１０ａの露出した上表面をエッチング(たとえば、ウェットエッチング、ドライエッチング等)する工程を有する。後に、フォトレジストマスクを灰化、溶解する、あるいは、エッチプロセス期間中に、フォトレジストマスクを消耗することにより、フォトレジストマスクは除去される。

【0087】

開口O_110bを形成するのに用いられるフォトリソグラフィプロセス(たとえば、複数のプロセス)は、パターン化されたフォトレジストマスク(図示しない)を、パッケージ基板下表面層１１０ｂ上に形成するとともに、フォトレジストマスク中の開口により、パッケージ基板下表面層１１０ｂの露出した上表面をエッチング(たとえば、ウェットエッチング、ドライエッチング等)する工程を有する。後に、フォトレジストマスクを灰化、溶解することにより、あるいは、エッチプロセス期間中に、フォトレジストマスクを消耗することにより、フォトレジストマスクは除去される。

【0088】

開口O_110aがパッケージ基板上表面層１１０ａ中に形成され、開口O_110bがパッケージ基板下表面層１１０ｂ中に形成された後、パッケージ基板上表面層１１０ａ(上方ソルダーレジスト層)、および、パッケージ基板下表面層１１０ｂは、たとえば、熱硬化、あるいは、紫外線(ＵＶ)硬化により硬化される。

【0089】

図２Ｄは、一つ以上の実施形態による粗化処理を経たパッケージ基板上表面層１１０ａを有する例示的中間体構造の縦断面図である。パッケージ基板上表面層１１０ａは、粗化処理を経て、パッケージ基板上表面層１１０ａの第一表面領域１１０ａ－Ａ１を形成する。注意すべきことは、パッケージ基板上表面層１１０ａの形成後、パッケージ基板上表面層１１０ａの表面(たとえば、パッケージ基板上表面層１１０ａの表面全体)は、表面粗さＲ２(たとえば、滑らかな表面粗さ)を有することである。これにより、粗化処理期間中、第二表面領域１１０ａ－Ａ２に対応するパッケージ基板上表面層１１０ａの一部は、未処理、あるいは、処理から遮断される。

【0090】

粗化処理を実行する二個の代替方法がある。図２Ｄの左側は、モールド２００ａ(たとえば、カスタマイズされたモールド)を用いる粗化処理を実行する第一方法を示す。第一方法において、モールド２００ａは、粗い接触表面を有する第一部分２００ａ－１が、パッケージ基板上表面層１１０ａの表面にプレスされる工程を有する。モールド２００ａはさらに、第二部分２００ａ－２を有し、第二部分２００ａ－２は、接触表面を有さず、且つ、パッケージ基板上表面層１１０ａの表面と接触することを目的としない。選択的に、第二部分２００ａ－２は、パッケージ基板上表面層１１０ａの表面にプレスされる接触表面を有するが、接触表面は、第一部分２００ａ－１よりも粗さが低い。よって、第二部分２００ａ－２の接触表面は、第一部分２００ａ－１により与えられる粗さより小さい粗さを、パッケージ基板上表面層１１０ａの表面に与える。

【0091】

モールド２００ａは、パッケージ基板１１０上方に位置するので、モールド２００ａの第一部分２００ａ－１は、第一粗さ領域１１０ａ－Ａ１に対応するパッケージ基板上表面層１１０ａの領域上方に対応し、また、モールド２００ａの第二部分２００ａ－２は、第二粗さ領域１１０ａ－Ａ２に対応するパッケージ基板上表面層１１０ａの領域上方に定位する。その後、モールド２００ａは、パッケージ基板上表面層１１０ａの表面上に、下にプレスされて、第一部分２００ａ－１が、パッケージ基板上表面層１１０ａの表面を粗化するとともに、第一粗さ領域１１０ａ－Ａ１を形成する。

【0092】

図２Ｄの右側は、プラズマ処理遮蔽マスク２００ｂを用いる粗化処理を実行する第二方法を示す。プラズマ処理遮蔽マスク２００ｂは、第一粗さ領域１１０ａ－Ａ１に対応する第一部分２００ｂ－１を有する。プラズマ処理遮蔽マスク２００ｂはさらに、第二粗さ領域１１０ａ－Ａ２に対応する第二部分２００ｂ－２を有する。

【0093】

粗化処理を実行する第二方法において、プラズマ２００－Ｐ(たとえば、デスカムプラズマ)は、パッケージ基板上表面層１１０ａに向けられる。プラズマ処理遮蔽マスク２００ｂの第一部分２００ｂ－１は、プラズマ２００－Ｐが、パッケージ基板上表面層１１０ａに到達することを可能にし、これにより、第一粗さ領域１１０ａ－Ａ１を形成する。プラズマ処理遮蔽マスク２００ｂの第二部分２００ｂ－２は、パッケージ基板上表面層１１０ａを、プラズマ２００－Ｐから遮蔽し、これにより、第二粗さ領域１１０ａ－Ａ２を形成する。

【0094】

図２Ｅは、一つ以上の実施形態による複数のパッケージ基板領域１１０－Ｒを有するパネル２５０(たとえば、半導体ウェハ)を有する例示的中間体構造を示す図である。図２Ｄで記述される粗化処理は、選択的に、パネル２５０に応用され、同時に、複数のパッケージ基板１１０を処理する。つまり、パネル２５０が処理されるとともに、後に、分離されて(破線に沿って)、１６個のパッケージ基板１１０を形成する。

【0095】

パネル２５０は、図２Ｄに関連して記述された二個の代替の粗化処理の一種を経て、１６個のパッケージ基板１１０のそれぞれ中に、第一粗さ領域１１０ａ－Ａ１を形成する(たとえば、同時に形成する)。図２Ｅは、粗化処理を実行する第二方法を説明するが、第一方法も用いることができる(たとえば、モールド２００ａを用いる)。

【0096】

図２Ｅに示されるように、プラズマ処理遮蔽マスク２００ｂは、各パッケージ基板領域１１０Ｒ中の第一粗さ領域１１０ａ－Ａ１に対応する複数の第一部分２００ｂ－１を有する。プラズマ処理遮蔽マスク２００ｂはさらに、各パッケージ基板領域１１０Ｒ中の第二粗さ領域１１０ａ－Ａ２に対応する複数の第二部分２００ｂ－２を有する。

【0097】

プラズマ２００－Ｐ(たとえば、デスカムプラズマ)は、パネル２５０に向けられる。プラズマ処理遮蔽マスク２００ｂの第一部分２００ｂ－１は、プラズマ２００－Ｐが、パッケージ基板上表面層１１０ａに到達できるようにし、これにより、複数のパッケージ基板領域１１０Ｒのそれぞれで、第一粗さ領域１１０ａ－Ａ１を形成する。プラズマ処理遮蔽マスク２００ｂの第二部分２００ｂ－２は、パッケージ基板上表面層１１０ａを、プラズマ２００－Ｐから遮蔽して、元の(形成時の)粗さを維持し、これにより、複数のパッケージ基板領域１１０Ｒのそれぞれで、第二粗さ領域１１０ａ－Ａ２を形成する。

【0098】

図２Ｆは、一つ以上の実施形態による粗化処理後のパッケージ基板上表面層１１０ａを有する例示的中間体構造を示す図である。図２Ｆに示されるように、粗化処理後、パッケージ基板上表面層１１０ａは、第一表面領域１１０ａ－Ａ１、および、第二表面領域１１０ａ－Ａ２を有する。少なくとも一つの実施形態において、第一表面領域１１０ａ－Ａ１が、第一表面粗さＲ１を有し、および、第二表面領域１１０ａ－Ａ２が、第一表面粗さＲ１より小さい第二表面粗さＲ２を有することを除いて、第一表面領域１１０ａ－Ａ１は、第二表面領域１１０ａ－Ａ２とほぼ同じである(たとえば、同じ厚さ、同じ材料等)。

【0099】

図２Ｇは、一つ以上の実施形態によるパッケージ基板上方ボンディングパッド１１４ａの表面処理後の例示的中間体構造を示す図である。図２Ｇに示されるように、表面処理は、開口O_110aにより、パッケージ基板上方ボンディングパッド１１４ａの表面上で実行される。表面処理は、パッケージ基板上方ボンディングパッド１１４ａ上に、ボンディングパッド表面層１１４Ｓを形成する。表面処理は、たとえば、無電解スズ処理(immersion tin treatment)、有機系はんだ付け保護(ＯＳＰ)処理、および／または、半田オンパッド(ＳＯＰ)処理を有する。表面処理はさらに、無電解ニッケル／無電解パラジウム／無電解金(ENEPIG)処理を有する。それ故に、ボンディングパッド表面層１１４Ｓは、一つ以上の金属層(たとえば、スズ、ニッケル、パラジウム、金等)、および／または、パッケージ基板上方ボンディングパッド１１４ａに相対するはんだ接合信頼性を改善するのを助けるその他の材料を有する。ボンディングパッド表面層１１４Ｓの厚さは、ボンディングパッド表面層１１４Ｓの上表面と、第二表面領域１１０ａ－Ａ２の上表面を、実質上、共平面にすることができる。

【0100】

図２Ｈは、一つ以上の実施形態によるインターポーザーモジュール１２０が、パッケージ基板１１０に搭載される(たとえば、フリップチップボンディング(ＦＣＢ)プロセスにより)中間体構造の縦断面図である。図２Ａに示されるように、インターポーザーモジュール１２０のＣ４バンプ１２１の半田部分は、パッケージ基板上方ボンディングパッド１１４ａ上に形成されるボンディングパッド表面層１１４Ｓ上に定位する。その後、中間体構造は加熱されて、Ｃ４バンプ１２１の半田部分と、ボンディングパッド表面層１１４Ｓ、および、パッケージ基板上方ボンディングパッド１１４ａを接合する。

【0101】

図２Iは、一つ以上の実施形態によるパッケージアンダーフィル層１２９が、パッケージ基板１１０上に形成される中間体構造の縦断面図である。パッケージアンダーフィル層１２９は、エポキシベースのポリマー材料で形成される。図２Iに示されるように、パッケージアンダーフィル層１２９は、インターポーザーモジュール１２０、および、Ｃ４バンプ１２１下方、および、周辺に形成されて、インターポーザーモジュール１２０を、パッケージ基板１１０に固定する。

【0102】

パッケージアンダーフィル層１２９は、たとえば、毛細アンダーフィルプロセスにより形成される。毛細アンダーフィルプロセスにおいて、アンダーフィル材料(たとえば、エポキシ)は、第二粗さ領域１１０ａ－Ａ２の外周囲Ｐ_110a-A2(たとえば、周辺)上に、液体として分配される(たとえば、自動注射器設備を用いて)。特に、液体アンダーフィル材料は、インターポーザーモジュール１２０の一側、あるいは、多側に分配される。その後、毛細現象は、液体アンダーフィル材料を、第二粗さ領域１１０ａ－Ａ２の中心領域の方、および、インターポーザーモジュール１２０とパッケージ基板１１０間の空間(たとえば、マイクロキャビティ)中に引き入れる。液体アンダーフィル材料は、第一粗さ領域１１０ａ－Ａ１との界面により、第二粗さ領域１１０ａ－Ａ２の外周囲Ｐ_110a-A2を経て拡散されるのを制限する。これにより、アンダーフィル材料が均一に分布しないとき、空気の細孔が発生する典型的な半導体パッケージと異なり、第二表面領域１１０ａ－Ａ２の相対して滑らかな表面は、均一に、液体アンダーフィル材料を分布させるとともに、空気の細孔を回避するのを助ける。

【0103】

パッケージアンダーフィル材料は、その後、硬化されて、パッケージアンダーフィル層１２９を形成する。パッケージアンダーフィル材料は、たとえば、約１５０℃のボックスオーブンで、約９０分、硬化されて、十分な剛性と機械的強度を有するパッケージアンダーフィル層１２９を提供する。

【0104】

図２Ｊは、一つ以上の実施形態による接着剤１６０が、パッケージ基板１１０に提供される中間体構造の縦断面図である。接着剤１６０は、たとえば、シリコン接着剤、あるいは、エポキシ接着剤を有する。接着剤１６０は、補強リング１５０の配置に対応する位置で、パッケージ基板１１０に定位する。特に、接着剤１６０は、インターポーザーモジュール１２０の周辺全体周辺に、一連のビーズとして形成される。接着剤１６０は、補強リング１５０をパッケージ基板１１０にしっかりと接着するのに十分な量で、パッケージ基板１１０の表面に与えられる。

【0105】

図２Ｋは、一つ以上の実施形態による補強リング１５０が、パッケージ基板１１０に取り付けられる(たとえば、搭載される)中間体構造の縦断面図である。補強リング１５０は、金属材料(たとえば、アルミニウム)で形成され、且つ、たとえば、コンピュータ数値制御(ＣＮＣ)フライス盤を用いて、フライス加工することにより形成される。

【0106】

インターポーザーモジュール１２０を有するパッケージ基板１１０は、表面に位置し、且つ、補強リング１５０を、インターポーザーモジュール１２０周辺のパッケージ基板１１０上まで下降させる。その後、補強リング１５０は、パッケージ基板１１０上に形成される接着剤１６０とアラインする。補強リング１５０はその後、下向けに、補強リング１５０に押圧を加えることにより、下方にプレスされて、補強リング１５０は、接着剤１６０により、パッケージ基板１１０に固定される。

【0107】

選択的に、補強リング１５０は、表面(たとえば、平坦な表面)に位置し、且つ、パッケージ基板１１０を倒置して、補強リング１５０まで下降させる。つまり、インターポーザーモジュール１２０は、補強リング１５０中に挿入される。パッケージ基板１１０、および、インターポーザーモジュール１２０はその後、下向けに、補強リング１５０に押圧を加えることによりプレスされて、補強リング１５０は、接着剤１６０により、パッケージ基板１１０に固定される。

【0108】

補強リング１５０は、一定期間、パッケージ基板１１０に固定されて、接着剤１６０を硬化させるとともに、パッケージ基板１１０と補強リング１５０間で、安全な接合を形成する。補強リング１５０のパッケージ基板１１０へのクランプが、たとえば、加熱クランプモジュールを用いることにより実行される。加熱クランプモジュールは、補強リング１５０の上表面を越えて、均一な力を加えることができる。

【0109】

図２Ｌは、一つ以上の実施形態による複数のソルダーボール１１０ｃが、パッケージ基板１１０上に形成される中間体構造の縦断面図である。複数のソルダーボール１１０ｃは、パッケージ基板下表面層１１０ｂ中の開口O_110bにより、下方ボンディングパッド１１６ａ上に形成される。ソルダーボール１１０ｃは、たとえば、電気メッキプロセスにより形成される。複数のソルダーボール１１０ｃは、下方パッシベーション層１１０ｂ中の開口により、下方ボンディングパッド１１６ａと接触する。ソルダーボール１１０ｃが形成され、たとえば、補強リング１５０下方、および、インターポーザーモジュール１２０下方に位置する。複数のソルダーボール１１０ｃは、ボールグリッドアレイ(ＢＧＡ)を構成し、半導体パッケージ１００を、(たとえば、表面実装技術(ＳＭＴ)を用いて)、基板、たとえば、プリント回路板上に安全に搭載して、且つ、基板に電気的に接続する。いくつかの実施形態において、接着剤１６０を提供する前、あるいは、インターポーザーモジュール１２０を搭載する前に、ソルダーボール１１０ｃが形成される。

【0110】

図３は、一つ以上の実施形態による半導体パッケージ１００の製造方法を説明するフローチャートである。工程３１０は、上表面層１１０ａを有するパッケージ基板１１０を形成する工程を有する。工程３２０は、上表面層１１０ａを処理して、上表面層１１０ａが、第一表面粗さＲ１を有する第一表面領域１１０ａ－Ａ１、および、第一表面粗さＲ１より小さい第二表面粗さＲ２を有する第二表面領域１１０ａ－Ａ２を有する工程を有する。工程３３０は、パッケージ基板１１０の上表面層１１０ａの第二表面領域１１０ａ－Ａ２中に、インターポーザーモジュール１２０を搭載する工程を有する。工程３４０は、パッケージアンダーフィル材料１２９を、第一表面粗さＲ１より小さい第二表面粗さＲ２を有する第二表面領域１１０ａ－Ａ２の外周囲に注入する工程を有する。

【0111】

図４は、一つ以上の実施形態による半導体パッケージ１００の第一代替設計の横断面図である(図１Ａに示されるのと同じ線ＡＡ’に沿った)。インターポーザーモジュール１２０、補強リング１５０、および、パッケージアンダーフィル層１２９を有する半導体パッケージ１００のいくつかの素子は、図示されない、あるいは、説明を簡単にするため、図４中の点線だけで示される。

【0112】

図４に示されるように、第一代替設計において、パッケージ基板上表面層１１０ａは、第二表面粗さＲ２を有する複数の第二表面領域を有する。第二表面領域は、第二表面領域１１０ａ－Ａ２’、第二表面領域１１０ａ－Ａ２”、第二表面領域１１０ａ－Ａ２”’、および、第二表面領域１１０ａ－Ａ２””を有する。第二表面領域１１０ａ－Ａ２’、１１０ａ－Ａ２”、１１０ａ－Ａ２”’、および、１１０ａ－Ａ２””はそれぞれ、インターポーザーモジュール１２０(破線で示される)が、パッケージ基板１１０に搭載されるバンプジョイント領域を有する。

【0113】

パッケージ基板上表面層１１０ａはさらに、第二表面粗さＲ２より大きい第一表面粗さＲ１を有する第一表面領域１１０ａ－Ａ１を有する。第一表面領域１１０ａ－Ａ１は、第二表面領域１１０ａ－Ａ２’、１１０ａ－Ａ２”、１１０ａ－Ａ２”’、および、１１０ａ－Ａ２””の周辺、および、それらの間に形成される。第一表面領域１１０ａ－Ａ１は、第二表面領域１１０ａ－Ａ２’、１１０ａ－Ａ２”、１１０ａ－Ａ２”’、および、１１０ａ－Ａ２””のそれぞれの外周囲全体周辺に形成される。

【0114】

このほか、パッケージアンダーフィル層１２９の外周囲Ｐ１２９は、第二表面領域１１０ａ－Ａ２’の外周囲Ｐ_110a-A2’とほぼ同延である。パッケージアンダーフィル層１２９の外周囲Ｐ１２９は、第二表面領域１１０ａ－Ａ２”の外周囲Ｐ_110a-A2”とほぼ同延である。パッケージアンダーフィル層１２９の外周囲Ｐ１２９は、第二表面領域１１０ａ－Ａ２”’の外周囲Ｐ_{110a-A2”’}とほぼ同延である。パッケージアンダーフィル層１２９の外周囲Ｐ１２９は、第二表面領域１１０ａ－Ａ２””の外周囲Ｐ_{110a-A2””}とほぼ同延である。

【0115】

図５は、一つ以上の実施形態による半導体パッケージ１００の第二代替設計の縦断面図である。図１Ａの第二表面領域１１０ａ－Ａ２の幅(たとえば、ｘ方向、および／または、ｙ方向)が、インターポーザーモジュール１２０の幅より大きい半導体パッケージ１００とは異なり、第二代替設計において、第二表面領域１１０ａ－Ａ２の幅(たとえば、ｘ方向、および／または、ｙ方向)は、インターポーザーモジュール１２０の幅とほぼ同じである。それ故に、第二代替設計において、パッケージアンダーフィル層１２９の外周囲Ｐ１２９、および、第二表面領域１１０ａ－Ａ２の外周囲Ｐ_110a-A2両方は、インターポーザーモジュール１２０の外縁(たとえば、側壁)と、実質上、ｚ方向でアラインされる。

【0116】

図６は、一つ以上の実施形態による半導体パッケージ１００の第三代替設計の縦断面図である。図５中の第二代替設計と異なり、第三代替設計において、第二表面領域１１０ａ－Ａ２の幅(たとえば、ｘ方向、および／または、ｙ方向)は、インターポーザーモジュール１２０の幅より小さい。それ故に、第三代替設計において、パッケージアンダーフィル層１２９の外周囲Ｐ１２９、および／または、第二表面領域１１０ａ－Ａ２の外周囲Ｐ_110a-A2は、インターポーザーモジュール１２０下方に位置する。つまり、インターポーザーモジュール１２０の外側壁(たとえば、辺縁)は、パッケージアンダーフィル層１２９の外周囲Ｐ１２９(たとえば、最外部の辺縁)、および／または、第二表面領域１１０ａ－Ａ２の外周囲Ｐ_110a-A2(たとえば、最外部の辺縁)の外側である(たとえば、ｘ方向、および／または、ｙ方向)。

【0117】

図７Ａは、一つ以上の実施形態によるインターポーザーモジュール７２０を有する半導体パッケージ１００の縦断面図である。特に、図７Ａは、インターポーザーモジュール７２０を有する半導体パッケージ１００の図７Ｂの線ＢＢ’’に沿った断面図である。図７Ｂは、インターポーザーモジュール７２０を有する半導体パッケージ１００の線ＡＡ’に沿った横断面図である。注意すべきことは、半導体パッケージ１００は、文脈のためにのみ図７Ａに示されていることである。インターポーザーモジュール７２０は、半導体パッケージの一部である必要はなく、また、半導体パッケージから分離することができる。

【0118】

図７Ａ、および、図７Ｂ中のインターポーザーモジュール７２０は、図７Ａ、および、図７Ｂにおいて、インターポーザー上表面層１２２ａ(たとえば、ソルダーレジスト層)が、第一表面領域１２２ａ－Ａ１、および、第二表面領域１２２ａ－Ａ２を有することを除いて、図１Ａ、および、図１Ｂのインターポーザーモジュール１２０に類似する。第一表面領域１２２ａ－Ａ１、および、第二表面領域１２２ａ－Ａ２の構造、および、機能は、それぞれ、図１Ａ、および、図１Ｂ中の第一表面領域１１０ａ－Ａ１、および、第二表面領域１１０ａ－Ａ２の構造、および、機能とほぼ同じである。特に、第一表面領域１２２ａ－Ａ１は、第一表面粗さＲ１を有する。第二表面領域１２２ａ－Ａ２は、第一表面粗さＲ１より小さい第二表面粗さＲ２を有する。少なくとも一つの実施形態において、第一表面粗さＲ１は、第二表面粗さＲ２の少なくとも１．５倍である。

【0119】

第一表面領域１２２ａ－Ａ１、および、第二表面領域１２２ａ－Ａ２も、それぞれ、第一表面領域１１０ａ－Ａ１、および、第二表面領域１１０ａ－Ａ２とほぼ同じ方法で形成される。つまり、上述の第一表面領域１１０ａ－Ａ１、および、第二表面領域１１０ａ－Ａ２の形成方法(たとえば、図２Ｄ、および、図２Ｅを参照)はさらに、それぞれ、第一表面領域１２２ａ－Ａ１、および、第二表面領域１２２ａ－Ａ２を形成するのに用いられる。このほか、第四代替設計中の第二表面領域１２２ａ－Ａ２の幅(たとえば、ｘ方向、および／または、ｙ方向)は可変であり、第二表面領域１１０ａ－Ａ２の幅を可変として、半導体パッケージ１００の第二、および、第三代替設計中のパッケージアンダーフィル層１２９の幅を制限する(たとえば、図５、および、図６を参照)方法に類似する方法で、インターポーザーアンダーフィル層１４９の幅を制限する。

【0120】

インターポーザー上表面層１２２ａは、専用領域(たとえば、第一半導体装置１４３、および、第二半導体装置１４４を搭載する領域中、および、その領域周辺)中、ハイブリッド表面粗さ(たとえば、複数の異なる値の表面粗さ)を有する。インターポーザー上表面層１２２ａのハイブリッド表面粗さは、インターポーザーアンダーフィル層１４９の品質を向上させる。ハイブリッド表面粗さは、異なる表面粗さ値を有する領域を構築することにより、良好なアンダーフィル流動、および、フィリングパフォーマンスを提供する。特に、第二表面領域１２２ａ－Ａ２は、バンプジョイント領域(たとえば、マイクロバンプ１２８は、インターポーザー上方ボンディングパッド１２２ｅに接続される領域)を有する。第一表面領域１２２ａ－Ａ１は、無素子ジョイント領域(たとえば、マイクロバンプ１２８が位置しない領域)を有する。注意すべきことは、一個の第二表面領域１２２ａ－Ａ２だけが、図７Ａ中で示されているが、半導体パッケージ１００は、任意の数量の第二表面領域１２２ａ－Ａ２を有することである。

【0121】

インターポーザー上表面層１２２ａのハイブリッド表面粗さは、半導体パッケージ１００に、複数の長所と利点を提供する。たとえば、第二表面粗さＲ２(たとえば、滑らかな表面粗さ)は、流動線条が少なく、インターポーザーアンダーフィル層１４９中の細孔のリスクを低くすることができ、インターポーザーアンダーフィル層１４９を流動させる良い条件を提供する。さらに、第二表面領域１２２ａ－Ａ２(たとえば、バンプジョイント領域)は、インターポーザーアンダーフィル層１４９のブリードを制限することができる(アンダーフィル流出領域(たとえば、ブリード)に、制限境界を提供する)。つまり、アンダーフィル流出領域は、第二表面領域１２２ａ－Ａ２の外周囲を越えて延伸しない。

【0122】

第二表面領域１２２ａ－Ａ２のサイズは、たとえば、インターポーザー上表面層１２２ａの総表面領域の約１０％～インターポーザー上表面層１２２ａの総表面領域の約９０％の範囲に制御される。第二表面領域１２２ａ－Ａ２の数量は、この数量が、総表面領域中で提供されさえすれば、制限を受けない。

【0123】

図７Ｂは、一つ以上の実施形態によるインターポーザーモジュール７２０の図７Ａの線ＡＡ’に沿った横断面図である。成形材料層１２７、インターポーザーアンダーフィル層１４９を有するインターポーザーモジュール７２０のいくつかの素子は、説明を簡単にするため示されていない。

【0124】

図７Ｂに示されるように、インターポーザーモジュール７２０は、図７Ａで示されない第三半導体装置１４５、および、第四半導体装置１４６を有する。第三半導体装置１４５、および、第四半導体装置１４６は、第一半導体装置１４３、および、第二半導体装置１４４に類似する。

【0125】

このほか、インターポーザー上表面層１２２ａの第一表面領域１２２ａ－Ａ１は、インターポーザー上表面層１２２ａの第二表面領域１２２ａ－Ａ２の外周囲Ｐ_122a-A2全体周辺に形成される。第二表面領域１２２ａ－Ａ２は、ｘ方向の幅が、第一半導体装置１４３と第二半導体装置１４４の結合幅より大きく、且つ、第三半導体装置１４５と第四半導体装置１４６のｘ方向の結合幅より大きい。第二表面領域１２２ａ－Ａ２のｙ方向の幅も、第一半導体装置１４３と第三半導体装置１４５のｙ方向の結合幅より大きく、且つ、第二半導体装置１４４と第四半導体装置１４６のｙ方向の結合幅より大きい。このほか、インターポーザーアンダーフィル層１４９の外周囲Ｐ１４９は、第二表面領域１２２ａ－Ａ２の外周囲Ｐ_122a-A2とほぼ同延である。

【0126】

図８Ａは、一つ以上の実施形態による半導体装置８００の縦断面図である。特に、図８Ａは、半導体装置８００の図８Ｂの線ＢＢ’’に沿った縦断面図である。図８Ｂは、一つ以上の実施形態による半導体装置８００、且つ、特に、プリント回路板(ＰＣＢ)１０５の上表面の図８Ａの線ＡＡ’’に沿った横断面図である。

【0127】

半導体装置８００は、プリント回路板(ＰＣＢ)１０５、および、ＰＣＢ１０５上に搭載される半導体パッケージ１００を有する。特に、ＰＣＢ１０５は、ＰＣＢ誘電層１０１(たとえば、ファイバーガラス、エポキシ等)、および、ＰＣＢ誘電層１０１上の複数のＰＣＢボンディングパッド１０４ａを有する。ＰＣＢボンディングパッド１０４ａは、パッケージ基板上方ボンディングパッド１１４ａに類似する。ボンディングパッド表面層１０４Ｓ(たとえば、一つ以上の金属層(たとえば、スズ、ニッケル、パラジウム、金等)、および／または、その他の材料)は、ＰＣＢボンディングパッド１０４ａ上に形成されて、はんだ接合信頼性を改善する。

【0128】

ＰＣＢ誘電層１０１は、さらに、ＰＣＢボンディングパッド１０４ａ上に形成されるＰＣＢ上表面層１０５ａ(たとえば、ソルダーレジスト層)を有する。ＰＣＢ上表面層１０５ａは、パッケージ基板の上表面層１１０ａに類似する。特に、ＰＣＢ上表面層１０５ａは、第一表面粗さＲ１を有する第一表面領域１０５ａ－Ａ１、および、第一表面粗さＲ１より小さい第二表面粗さＲ２を有する第二表面領域１０５ａ－Ａ２を有する。少なくとも一つの実施形態において、第一表面粗さＲ１は、第二表面粗さＲ２の少なくとも１．５倍である。

【0129】

半導体パッケージ１００は、ＰＣＢ１０５上に搭載されて、ＢＧＡのソルダーボール１１０ｃが、ＰＣＢボンディングパッド１０４ａ、および、ボンディングパッド表面層１０４Ｓに接続される。ＰＣＢアンダーフィル層１０９(たとえば、パッケージアンダーフィル層１２９に類似する)は、半導体パッケージ１００とＰＣＢ１０５間に形成される。

【0130】

第一表面領域１０５ａ－Ａ１、および、第二表面領域１０５ａ－Ａ２の構造と機能は、それぞれ、第一表面領域１１０ａ－Ａ１、および、第二表面領域１１０ａ－Ａ２の構造、および、機能と実質上、同じである。第一表面領域１０５ａ－Ａ１、および、第二表面領域１０５ａ－Ａ２はさらに、それぞれ、第一表面領域１１０ａ－Ａ１、および、第二表面領域１１０ａ－Ａ２と同じ方法で形成される。つまり、上記の第一表面領域１１０ａ－Ａ１、および、第二表面領域１１０ａ－Ａ２の形成方法(たとえば、図２Ｄ、および、図２Ｅを参照)も、それぞれ、第一表面領域１０５ａ－Ａ１、および、第二表面領域１０５ａ－Ａ２の形成に用いられる。このほか、第二表面領域１０５ａ－Ａ２の幅(たとえば、ｘ方向、および／または、ｙ方向)は可変であり、第二表面領域１１０ａ－Ａ２の幅を可変として、半導体パッケージ１００の第二、および、第三代替設計のパッケージアンダーフィル層１２９の幅を制限する(たとえば、図５、および、図６を参照)方法と類似する方法で、ＰＣＢアンダーフィル層１０９の幅を制限する。

【0131】

ＰＣＢ上表面層１０５ａは、専用領域(たとえば、半導体パッケージ１００を搭載する領域中、および、その領域周辺)中、ハイブリッド表面粗さ(たとえば、複数の異なる位置の表面粗さ)を有する。ＰＣＢ上表面層１０５ａのハイブリッド表面粗さは、ＰＣＢアンダーフィル層１０９の品質を向上させる。ハイブリッド表面粗さは、異なる表面粗さ値を有する領域を構築することにより、良好なアンダーフィル流動、および、フィリングパフォーマンスを提供する。特に、第二表面領域１０５ａ－Ａ２は、バンプジョイント領域(たとえば、ＢＧＡのソルダーボール１１０ｃが、ＰＣＢボンディングパッド１０４ａに接続される領域)を有する。第一表面領域１０５ａ－Ａ１は、無素子ジョイント領域(たとえば、半導体パッケージ１００が位置しない領域)を有する。注意すべきことは、図８Ａで、一個の第二表面領域１０５ａ－Ａ２だけが示されているが、半導体装置８００は、任意の数量の第二表面領域１０５ａ－Ａ２を有することである。

【0132】

ＰＣＢ上表面層１０５ａのハイブリッド表面粗さは、半導体装置８００に、複数の長所と利点を提供する。たとえば、第二表面粗さＲ２(たとえば、滑らかな表面粗さ)は、ＰＣＢアンダーフィル層１０９の流動に、良い条件を提供し、これは、流動線条を減少させるとともに、ＰＣＢアンダーフィル１０９中の細孔のリスクを低下させることができる。さらに、第二表面領域１０５ａ－Ａ２(たとえば、バンプジョイント領域)は、ＰＣＢアンダーフィル層１０９のブリードを制限することができる。つまり、アンダーフィル流出領域は、第二表面領域１０５ａ－Ａ２の外周囲を越えて延伸しない。

【0133】

第二表面領域１０５ａ－Ａ２のサイズは、たとえば、ＰＣＢ上表面層１０５ａの総表面領域の約１０％～ＰＣＢ上表面層１０５ａの総表面領域の約９０％の範囲で制御される。第二表面領域１０５ａ－Ａ２の数量は、この数量が、総表面領域中で提供されさえすれば、制限を受けない。

【0134】

図８Ｂは、一つ以上の実施形態による半導体装置８００、および、特に、プリント回路板(ＰＣＢ)１０５の上表面の図８Ａの線ＡＡ’’に沿った横断面図である。インターポーザーモジュール１２０、補強リング１５０、および、ＰＣＢアンダーフィル層１０９を有する半導体装置８００のいくつかの素子は、図示されない、あるいは、説明を容易にするため、図８Ｂで、点線だけで示される。

【0135】

図８Ｂに示されるように、ＰＣＢ上表面層１０５ａの第一表面領域１０５ａーＡ１は、ＰＣＢ上表面層１０５ａの第二表面領域１０５ａ－Ａ２の全体の外周囲Ｐ１０５ａ－Ａ２周辺に形成される。第二表面領域１０５ａ－Ａ２は、ｘ方向、および／または、ｙ方向の幅が、パッケージ基板１１０の幅より大きい。このほか、ＰＣＢアンダーフィル層１０９の外周囲Ｐ１０９は、第二表面領域１０５ａ－Ａ２の外周囲Ｐ１０５ａ－Ａ２とほぼ同延である。

【0136】

図１Ａ～図８Ｂを参照すると、半導体パッケージ１００は、パッケージ基板１１０、および、インターポーザーモジュール１２０を有する。パッケージ基板１１０は、上表面層１１０ａを有し、上表面層１１０ａは、第一表面粗さＲ１を有する第一表面領域１１０ａ－Ａ１、および、第一表面粗さＲ１より小さい第二表面粗さＲ２を有する第二表面領域１１０ａ－Ａ２を有する。インターポーザーモジュール１２０は、第二表面領域１１０ａ－Ａ２中のパッケージ基板１１０の上表面層１１０ａに搭載される。

【0137】

一実施形態において、第二表面領域１１０ａ－Ａ２は、バンプジョイント領域を有し、バンプジョイント領域は、複数のはんだ接合１２１を有して、インターポーザーモジュール１２０とパッケージ基板１１０を電気的に接続する。一実施形態において、第二表面領域１１０ａ－Ａ２は、第一表面領域１１０ａ－Ａ１により囲まれる。一実施形態において、第一表面粗さＲ１は、第二表面粗さＲ２の１．５倍より大きい。一実施形態において、上表面層１１０ａは、ソルダーレジスト(ＳＲ)層、ポリベンゾビスオキサゾール(ＰＢＯ)層、あるいは、ポリイミド(ＰＩ)層を有する。一実施形態において、第二表面領域１１０ａ－Ａ２は、複数の第二表面領域１１０ａ－Ａ２を有し、各第二表面領域１１０ａ－Ａ２は、第一表面領域１１０ａ－Ａ１により囲まれる。一実施形態において、第二表面領域１１０ａ－Ａ２と上表面層１１０ａの総表面領域の比率は、０．１０～０．９０の範囲である。一実施形態において、半導体パッケージ１００はさらに、インターポーザーモジュール１２０とパッケージ基板１１０間の第二表面領域１１０ａ－Ａ２上のパッケージアンダーフィル層１２９を有し、パッケージアンダーフィル層１２９の最外部の辺縁Ｐ１２９は、第二表面領域１１０ａ－Ａ２の最外部の辺縁Ｐ_110a-A2に位置する。一実施形態において、第二表面領域１１０ａーＡ２のサイズは、インターポーザーモジュール１２０のサイズより大きいので、パッケージアンダーフィル層１２９は、インターポーザーモジュール１２０の最外部の辺縁を越えて、第二表面領域１１０ａ－Ａ２の最外部の辺縁Ｐ_110a-A2に延伸する。一実施形態において、第二表面領域１１０ａ－Ａ２のサイズは、インターポーザーモジュール１２０のサイズとほぼ同じであるので、パッケージアンダーフィル層１２９の最外部の辺縁Ｐ１２９は、インターポーザーモジュール１２０の最外部の辺縁と実質上アラインされる。一実施形態において、第二表面領域１１０ａ－Ａ２のサイズは、インターポーザーモジュール１２０のサイズより小さいので、インターポーザーモジュール１２０の最外部の辺縁は、パッケージアンダーフィル層１２９の最外部の辺縁Ｐ１２９を超えて延伸する。

【0138】

図１Ａ～図８Ｂを参照すると、半導体パッケージ１００の形成方法は、上表面層１１０ａを有するパッケージ基板１１０を形成する工程、上表面層１１０ａを処理して、上表面層１１０ａが、第一表面粗さＲ１を有する第一表面領域１１０ａ－Ａ１、および、第一表面粗さＲ１より小さい第二表面粗さＲ２を有する第二表面領域１１０ａ－Ａ２を有する工程、および、インターポーザーモジュール１２０を、パッケージ基板１１０の上表面層１１０ａの第二表面領域１１０ａ－Ａ２中に搭載する工程、を有する。

【0139】

一実施形態において、パッケージ基板１１０の形成は、上表面層１１０ａを、パッケージ基板１１０のチップ側表面に形成する工程を有し、且つ、上表面層１１０ａの処理は、上表面層１１０ａを粗化して、第一表面領域１１０ａ－Ａ１を形成する工程を有する。一実施形態において、上表面層１１０ａの粗化は、上表面層をプラズマ処理して、第一表面領域１１０ａ－Ａ１を形成する、あるいは、モールド２００ａを、上表面層１１０ａにプレスして、第一表面領域１１０ａ－Ａ１を形成する、うちの一種を有する。一実施形態において、本方法はさらに、インターポーザーモジュール１２０とパッケージ基板１１０間の第二表面領域１１０ａ－Ａ２上に、パッケージアンダーフィル層１２９を形成する方法を有し、パッケージアンダーフィル層１２９の最外部の辺縁Ｐ１２９は、第二表面領域１１０ａ－Ａ２の最外部の辺縁Ｐ_110a-A2に位置する。

【0140】

図１Ａ～図８Ｂを参照すると、インターポーザーモジュール７２０は、インターポーザー１２２、および、半導体装置１４３、１４４、１４５、１４６を有する。インターポーザー１２２は、上表面層１２２ａを有し、上表面層１２２ａは、第一表面粗さＲ１を有する第一表面領域１２２ａ－Ａ１、および、第一表面粗さＲ１より小さい第二表面粗さＲ２を有する第二表面領域１２２ａ－Ａ２を有する。半導体装置１４３、１４４、１４５、１４６は、インターポーザー１２２の上表面層１２２ａの第二表面領域１２２ａ－Ａ２中に搭載される。

【0141】

一実施形態において、第二表面領域１２２ａ－Ａ２は、バンプジョイント領域を有し、バンプジョイント領域は、複数のはんだ接合１２８を有して、半導体装置１４３、１４４、１４５、１４６とインターポーザー１２２を電気的に接続する。一実施形態において、第二表面領域１２２ａ－Ａ２は、第一表面領域１２２ａ－Ａ１により囲まれる。一実施形態において、第一表面粗さＲ１は、第二表面粗さＲ２の１．５倍より大きい。一実施形態において、第二表面領域１２２ａ－Ａ２と上表面層１２２ａの総表面領域の比率は、０．１０～０．９０の範囲である。一実施形態において、インターポーザーモジュール７２０はさらに、半導体装置１４３、１４４、１４５、１４６とインターポーザー１２２間の第二表面領域１２２ａ－Ａ２上のインターポーザーアンダーフィル層１４９を有し、インターポーザーアンダーフィル層１４９の最外部の辺縁Ｐ１４９は、第二表面領域１２２ａ－Ａ２の最外部の辺縁Ｐ１２２ａ－Ａ２に位置する。

【0142】

本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の思想を脱しない範囲内で各種の変形を加えることができる。

【符号の説明】

【0143】

１００…半導体パッケージ
１０４ａ…ＰＣＢボンディングパッド
１０４Ｓ…ボンディングパッド表面層
１０５…ＰＣＢ
１０５ａ…ＰＣＢ上表面層
１０５ａ－Ａ１、１１０ａ－Ａ１、１２２ａ－Ａ１…第一表面領域／第一粗さ領域
１０５ａ－Ａ２、１１０ａ－Ａ２、１１０ａ－Ａ２”,１１０ａ－Ａ２”’、１１０ａ－Ａ２””、１２２ａ－Ａ２…第二表面領域／第二粗さ領域
１０９…ＰＣＢアンダーフィル層
１１０…パッケージ基板
１１０ａ…パッケージ基板上表面層
１１０ｂ…パッケージ基板下表面層／下方パッシベーション層
１１０ｃ…ソルダーボール
１１０Ｒ…パッケージ基板領域
１１２…コア
１１２ａ…スルービア
１１４…パッケージ基板上方誘電層
１１４ａ…パッケージ基板上方ボンディングパッド
１１４ｂ…金属相互接続構造
１１４Ｓ…ボンディングパッド表面層
１１６…パッケージ基板下方誘電層
１１６ａ…パッケージ基板下方ボンディングパッド/下方ボンディングパッド
１１６ｂ…金属相互接続構造
１２０…インターポーザーモジュール
１２１…Ｃ４バンプ
１２２…インターポーザー
１２２ａ…インターポーザー上表面層
１２２ｂ…インターポーザー下表面層
１２２ｃ…インターポーザー下方ボンディングパッド
１２２ｄ…金属相互接続構造
１２２ｅ…インターポーザー上方ボンディングパッド
１２２Ｓ…ボンディングパッド表面層
１２７…成形材料層
１２８…マイクロバンプ
１２９…パッケージアンダーフィル層
１４３…第一半導体ダイ／第一半導体装置／半導体装置
１４４…第二半導体ダイ／第二半導体装置／半導体装置
１４５…第三半導体装置
１４６…第四半導体装置
１４９…インターポーザーアンダーフィル層
１５０…補強リング
１５０ａ…内縁
１５０ｂ…外縁
１６０…接着剤
２００ａ…モールド
２００ａ－１…第一部分
２００ａ－２…第二部分
２００ｂ…プラズマ処理遮蔽マスク
２００ｂ－１…第一部分
２００ｂ－２…第二部分
２５０…パネル
３１０、３２０、３３０、３４０…工程
７２０…インターポーザーモジュール
８００…半導体装置
O_110a,O_110b…開口
Ｐ_105a-A2、Ｐ₁₀₉、Ｐ_110a-A2、Ｐ_110a-A2’、Ｐ_110a-A2”、Ｐ_{110a-A2”’}、Ｐ_{110a-A2””}、Ｐ_122a-A2、Ｐ₁₂₉、Ｐ₁₄₉…外周囲／辺縁／最外部の辺縁
Ｒ１…第一表面粗さ
Ｒ２…第二表面粗さ

【図1A】

【図1B】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図2I】

【図2J】

【図2K】

【図2L】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図8A】

【図8B】