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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024035086
(43)【公開日】2024-03-13
(54)【発明の名称】半導体チップ、これを含む半導体パッケージ
(51)【国際特許分類】
H01L 21/3205 20060101AFI20240306BHJP
H01L 25/07 20060101ALI20240306BHJP
【ＦＩ】
H01L21/88 T
H01L25/08 C
H01L21/88 Z
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023109840
(22)【出願日】2023-07-04
(31)【優先権主張番号】10-2022-0109513
(32)【優先日】2022-08-30
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】黄 世 現
(72)【発明者】
【氏名】李 鐘 ミン
(72)【発明者】
【氏名】愼 重 垣
(72)【発明者】
【氏名】崔 智 旻
【テーマコード（参考）】
5F033
【Ｆターム（参考）】
5F033GG01
5F033GG02
5F033HH08
5F033HH11
5F033HH15
5F033HH18
5F033HH19
5F033HH21
5F033HH32
5F033HH33
5F033HH34
5F033JJ08
5F033JJ11
5F033JJ15
5F033JJ18
5F033JJ19
5F033JJ21
5F033JJ32
5F033JJ33
5F033JJ34
5F033KK08
5F033KK11
5F033KK15
5F033KK18
5F033KK19
5F033KK21
5F033KK32
5F033KK33
5F033KK34
5F033MM05
5F033MM13
5F033MM21
5F033MM30
5F033RR01
5F033RR04
5F033RR09
5F033RR14
5F033RR15
5F033SS04
5F033SS15
5F033UU01
5F033VV07
5F033VV16
5F033WW02
5F033XX37
(57)【要約】
【課題】信頼性を向上させ、かつチップの厚みを減少させることができる半導体チップ、及びその半導体チップを含む半導体パッケージを提供する。
【解決手段】本発明による半導体チップは、半導体基板と、半導体基板上に集積素子が配置される集積素子層と、集積素子層上に配置され、少なくとも２層の配線を具備した多重配線層と、多重配線層上に配置され、配線に接続され、テストパッドが定義されるパッドメタル層と、を有し、パッドメタル層は、半導体基板の上面に平行な第１方向、又は第１方向に垂直な第２方向に沿って配置され、テストパッドは、第１方向と第２方向に、パッドメタル層の中央部分として定義され、パッドメタル層を覆う保護層から露出され、テストパッドを除いたパッドメタル層の外郭部分のみが、半導体基板の上面に垂直な第３方向に前記配線とオーバーラップされる。
【選択図】図１Ｃ
【解決手段】本発明による半導体チップは、半導体基板と、半導体基板上に集積素子が配置される集積素子層と、集積素子層上に配置され、少なくとも２層の配線を具備した多重配線層と、多重配線層上に配置され、配線に接続され、テストパッドが定義されるパッドメタル層と、を有し、パッドメタル層は、半導体基板の上面に平行な第１方向、又は第１方向に垂直な第２方向に沿って配置され、テストパッドは、第１方向と第２方向に、パッドメタル層の中央部分として定義され、パッドメタル層を覆う保護層から露出され、テストパッドを除いたパッドメタル層の外郭部分のみが、半導体基板の上面に垂直な第３方向に前記配線とオーバーラップされる。
【選択図】図１Ｃ
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上に集積素子が配置される集積素子層と、
前記集積素子層上に配置され、少なくとも２層の配線を具備した多重配線層と、
前記多重配線層上に配置され、前記配線に接続され、テストパッドが定義されるパッドメタル層と、を有し、
前記パッドメタル層は、前記半導体基板の上面に平行な第１方向、又は前記第１方向に垂直な第２方向に沿って配置され、
前記テストパッドは、前記第１方向と第２方向に、前記パッドメタル層の中央部分として定義され、前記パッドメタル層を覆う保護層から露出され、
前記テストパッドを除いた前記パッドメタル層の外郭部分のみが、前記半導体基板の上面に垂直な第３方向に前記配線とオーバーラップされることを特徴とする半導体チップ。
前記半導体基板上に集積素子が配置される集積素子層と、
前記集積素子層上に配置され、少なくとも２層の配線を具備した多重配線層と、
前記多重配線層上に配置され、前記配線に接続され、テストパッドが定義されるパッドメタル層と、を有し、
前記パッドメタル層は、前記半導体基板の上面に平行な第１方向、又は前記第１方向に垂直な第２方向に沿って配置され、
前記テストパッドは、前記第１方向と第２方向に、前記パッドメタル層の中央部分として定義され、前記パッドメタル層を覆う保護層から露出され、
前記テストパッドを除いた前記パッドメタル層の外郭部分のみが、前記半導体基板の上面に垂直な第３方向に前記配線とオーバーラップされることを特徴とする半導体チップ。
【請求項2】
前記多重配線層は、前記第３方向に前記テストパッドとオーバーラップされる分離領域を具備し、
前記分離領域には、前記配線が配置されないことを特徴とする請求項１に記載の半導体チップ。
前記分離領域には、前記配線が配置されないことを特徴とする請求項１に記載の半導体チップ。
【請求項3】
前記パッドメタル層は、前記多重配線層の最上部配線に少なくとも２つのビアコンタクトを介して接続され、
前記少なくとも２つのビアコンタクトは、前記パッドメタル層の外郭部分に配置されることを特徴とする請求項１に記載の半導体チップ。
前記少なくとも２つのビアコンタクトは、前記パッドメタル層の外郭部分に配置されることを特徴とする請求項１に記載の半導体チップ。
【請求項4】
前記半導体チップの上面の中央部分にバンプパッドが配置され、
前記テストパッドは、前記半導体チップの上面の外郭部分に配置されることを特徴とする請求項１に記載の半導体チップ。
前記テストパッドは、前記半導体チップの上面の外郭部分に配置されることを特徴とする請求項１に記載の半導体チップ。
【請求項5】
前記パッドメタル層は、前記第１方向と第２方向に沿って均一な厚みを有する第１形態、又は前記テストパッドに該当する前記パッドメタル層の中央部分がリセスされた第２形態を有することを特徴とする請求項１に記載の半導体チップ。
【請求項6】
前記パッドメタル層は、第１形態を有し、
前記パッドメタル層は、１．５μｍ以下の厚みを有することを特徴とする請求項５に記載の半導体チップ。
前記パッドメタル層は、１．５μｍ以下の厚みを有することを特徴とする請求項５に記載の半導体チップ。
【請求項7】
前記パッドメタル層は、第２形態を有し、
前記テストパッド部分は、１．５μｍ以下の厚みを有し、
前記パッドメタル層の外郭部分は、２μｍ以上の厚みを有することを特徴とする請求項５に記載の半導体チップ。
前記テストパッド部分は、１．５μｍ以下の厚みを有し、
前記パッドメタル層の外郭部分は、２μｍ以上の厚みを有することを特徴とする請求項５に記載の半導体チップ。
【請求項8】
前記半導体チップは、ＤＲＡＭチップであり、
前記集積素子層は、ＤＲＡＭ素子及び貫通電極を含むことを特徴とする請求項１に記載の半導体チップ。
前記集積素子層は、ＤＲＡＭ素子及び貫通電極を含むことを特徴とする請求項１に記載の半導体チップ。
【請求項9】
半導体基板と、
前記半導体基板上に集積素子が配置される集積素子層と、
前記集積素子層上に配置され、少なくとも２層の配線を具備した多重配線層と、
前記多重配線層上に配置され、前記配線に接続され、バンプパッド及びテストパッドが定義されるパッドメタル層と、を有し、
前記テストパッドは、前記半導体基板の上面に平行な第１方向、又は前記第１方向に垂直な第２方向に沿って配置され、
前記テストパッドは、前記第１方向と第２方向に、前記パッドメタル層の中央部分として定義され、前記パッドメタル層を覆う保護層から露出され、
前記半導体基板の上面に垂直な第３方向に、前記配線は、前記テストパッドとオーバーラップなしに配置されることを特徴とする半導体チップ。
前記半導体基板上に集積素子が配置される集積素子層と、
前記集積素子層上に配置され、少なくとも２層の配線を具備した多重配線層と、
前記多重配線層上に配置され、前記配線に接続され、バンプパッド及びテストパッドが定義されるパッドメタル層と、を有し、
前記テストパッドは、前記半導体基板の上面に平行な第１方向、又は前記第１方向に垂直な第２方向に沿って配置され、
前記テストパッドは、前記第１方向と第２方向に、前記パッドメタル層の中央部分として定義され、前記パッドメタル層を覆う保護層から露出され、
前記半導体基板の上面に垂直な第３方向に、前記配線は、前記テストパッドとオーバーラップなしに配置されることを特徴とする半導体チップ。
【請求項10】
前記多重配線層は、前記第３方向に前記テストパッドとオーバーラップされる分離領域を具備し、
前記分離領域には、前記配線が配置されないことを特徴とする請求項９に記載の半導体チップ。
前記分離領域には、前記配線が配置されないことを特徴とする請求項９に記載の半導体チップ。
【請求項11】
前記テストパッドは、前記パッドメタル層の中央部分に四角形形状に定義され、
前記パッドメタル層の外郭部分は、前記テストパッドを取り囲む四角形リング状を有し、
前記パッドメタル層は、前記パッドメタル層の外郭部分を貫通する複数のビアコンタクトを介して、前記多重配線層の最上部配線に接続されることを特徴とする請求項９に記載の半導体チップ。
前記パッドメタル層の外郭部分は、前記テストパッドを取り囲む四角形リング状を有し、
前記パッドメタル層は、前記パッドメタル層の外郭部分を貫通する複数のビアコンタクトを介して、前記多重配線層の最上部配線に接続されることを特徴とする請求項９に記載の半導体チップ。
【請求項12】
前記パッドメタル層は、前記第１方向と第２方向に沿って、１．５μｍ以下の均一な厚みを有することを特徴とする請求項９に記載の半導体チップ。
【請求項13】
前記パッドメタル層は、前記テストパッドに該当する前記パッドメタル層の中央部分がリセスされた形態を有し、
前記テストパッド部分は、１．５μｍ以下の厚みを有し、
前記パッドメタル層の外郭部分は、２μｍ以上の厚みを有することを特徴とする請求項９に記載の半導体チップ。
前記テストパッド部分は、１．５μｍ以下の厚みを有し、
前記パッドメタル層の外郭部分は、２μｍ以上の厚みを有することを特徴とする請求項９に記載の半導体チップ。
【請求項14】
第１半導体チップと、
前記第１半導体チップ上に積層される少なくとも１つの第２半導体チップと、を有し、
前記第２半導体チップは、半導体基板と、
前記半導体基板上に集積素子が配置される集積素子層と、
前記集積素子層上に配置され、少なくとも２層の配線を具備した多重配線層と、
前記多重配線層上に配置され、前記配線に接続され、テストパッドが定義されるパッドメタル層と、を含み、
前記パッドメタル層は、前記半導体基板の上面に平行な第１方向、又は前記第１方向に垂直な第２方向に沿って配置され、
前記テストパッドは、前記第１方向と第２方向に、前記パッドメタル層の中央部分として定義され、前記パッドメタル層を覆う保護層から露出され、
前記半導体基板の上面に垂直な第３方向に、前記配線は、前記テストパッドとオーバーラップなしに配置されることを特徴とする半導体パッケージ。
前記第１半導体チップ上に積層される少なくとも１つの第２半導体チップと、を有し、
前記第２半導体チップは、半導体基板と、
前記半導体基板上に集積素子が配置される集積素子層と、
前記集積素子層上に配置され、少なくとも２層の配線を具備した多重配線層と、
前記多重配線層上に配置され、前記配線に接続され、テストパッドが定義されるパッドメタル層と、を含み、
前記パッドメタル層は、前記半導体基板の上面に平行な第１方向、又は前記第１方向に垂直な第２方向に沿って配置され、
前記テストパッドは、前記第１方向と第２方向に、前記パッドメタル層の中央部分として定義され、前記パッドメタル層を覆う保護層から露出され、
前記半導体基板の上面に垂直な第３方向に、前記配線は、前記テストパッドとオーバーラップなしに配置されることを特徴とする半導体パッケージ。
【請求項15】
前記多重配線層は、前記第３方向に前記テストパッドとオーバーラップされる分離領域を具備し、
前記分離領域には、前記配線が配置されないことを特徴とする請求項１４に記載の半導体パッケージ。
前記分離領域には、前記配線が配置されないことを特徴とする請求項１４に記載の半導体パッケージ。
【請求項16】
前記パッドメタル層は、前記多重配線層の最上部配線に少なくとも２つのビアコンタクトを介して接続され、
前記少なくとも２つのビアコンタクトは、前記パッドメタル層の外郭部分に配置されることを特徴とする請求項１４に記載の半導体パッケージ。
前記少なくとも２つのビアコンタクトは、前記パッドメタル層の外郭部分に配置されることを特徴とする請求項１４に記載の半導体パッケージ。
【請求項17】
前記半導体チップの上面の中央部分にバンプパッドが配置され、
前記テストパッドは、前記半導体チップの上面の外郭部分と中央部分の一部とに配置されることを特徴とする請求項１４に記載の半導体パッケージ。
前記テストパッドは、前記半導体チップの上面の外郭部分と中央部分の一部とに配置されることを特徴とする請求項１４に記載の半導体パッケージ。
【請求項18】
前記パッドメタル層は、前記第１方向と第２方向に沿って均一な厚みを有することを特徴とする請求項１４に記載の半導体パッケージ。
【請求項19】
前記パッドメタル層は、前記テストパッドに該当する前記パッドメタル層の中央部分がリセスされた形態を有することを特徴とする請求項１４に記載の半導体パッケージ。
【請求項20】
前記半導体チップは、ＨＢＭパッケージであり、
前記第１半導体チップは、バッファチップであり、
前記少なくとも１つの第２半導体チップは、ＤＲＡＭチップであり、複数個であることを特徴とする請求項１４に記載の半導体パッケージ。
前記第１半導体チップは、バッファチップであり、
前記少なくとも１つの第２半導体チップは、ＤＲＡＭチップであり、複数個であることを特徴とする請求項１４に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体チップ及び半導体パッケージに関し、特に、テストパッドを含む半導体チップ及びその半導体チップを含む半導体パッケージに関する。
【背景技術】
【0002】
電子産業の飛躍的な発展及びユーザの要求によって、電子機器は、さらに小型化及び軽量化されている。
これにより、電子機器に使用される半導体チップに対する高い集積度が要求され、半導体チップの構成要素に対するデザインルールがさらに厳しくなってきている。
また、配線間の寄生キャパシタンスの減少及びＲＣディレイの改善のために、半導体チップの内部に低誘電（ｌｏｗ－ｋ）物質層が導入されている。
これにより、電子機器に使用される半導体チップに対する高い集積度が要求され、半導体チップの構成要素に対するデザインルールがさらに厳しくなってきている。
また、配線間の寄生キャパシタンスの減少及びＲＣディレイの改善のために、半導体チップの内部に低誘電（ｌｏｗ－ｋ）物質層が導入されている。
【0003】
一方、通常、半導体パッケージは、印刷回路基板（ＰＣＢ）上に半導体チップを実装し、ボンディングワイヤ又はバンプなどの接続部材を利用して、半導体チップをＰＣＢに電気的に接続する。
近年、ＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）を含む半導体チップをＰＣＢ上に複数個積層して具現された半導体パッケージが開発されている。
ＴＳＶを含む半導体チップの場合、ＴＳＶ及びバンプを介して積層されるので、ボンディングパッドの代わりにバンプパッドを含み、かつ、半導体チップのテストのためのテストパッドを含むものでもある。
従って、半導体チップの信頼性を向上させつつ、かつチップの厚みを減少させるような技術開発が課題となっている。
近年、ＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）を含む半導体チップをＰＣＢ上に複数個積層して具現された半導体パッケージが開発されている。
ＴＳＶを含む半導体チップの場合、ＴＳＶ及びバンプを介して積層されるので、ボンディングパッドの代わりにバンプパッドを含み、かつ、半導体チップのテストのためのテストパッドを含むものでもある。
従って、半導体チップの信頼性を向上させつつ、かつチップの厚みを減少させるような技術開発が課題となっている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１６－５８７７７号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は上記従来の半導体チップにおける課題に鑑みてなされたものであって、本発明の目的は、信頼性を向上させ、かつチップの厚みを減少させることができる半導体チップ、及びその半導体チップを含む半導体パッケージを提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明による半導体チップは、半導体基板と、前記半導体基板上に集積素子が配置される集積素子層と、前記集積素子層上に配置され、少なくとも２層の配線を具備した多重配線層と、前記多重配線層上に配置され、前記配線に接続され、テストパッドが定義されるパッドメタル層と、を有し、前記パッドメタル層は、前記半導体基板の上面に平行な第１方向、又は前記第１方向に垂直な第２方向に沿って配置され、前記テストパッドは、前記第１方向と第２方向に、前記パッドメタル層の中央部分として定義され、前記パッドメタル層を覆う保護層から露出され、前記テストパッドを除いた前記パッドメタル層の外郭部分のみが、前記半導体基板の上面に垂直な第３方向に前記配線とオーバーラップされることを特徴とする。
【0007】
また、上記目的を達成するためになされた本発明による半導体チップは、半導体基板と、前記半導体基板上に集積素子が配置される集積素子層と、前記集積素子層上に配置され、少なくとも２層の配線を具備した多重配線層と、前記多重配線層上に配置され、前記配線に接続され、バンプパッド及びテストパッドが定義されるパッドメタル層と、を有し、前記テストパッドは、前記半導体基板の上面に平行な第１方向、又は前記第１方向に垂直な第２方向に沿って配置され、前記テストパッドは、前記第１方向と第２方向に、前記パッドメタル層の中央部分として定義され、前記パッドメタル層を覆う保護層から露出され、前記半導体基板の上面に垂直な第３方向に、前記配線は、前記テストパッドとオーバーラップなしに配置されることを特徴とする。
【0008】
上記目的を達成するためになされた本発明による半導体パッケージは、第１半導体チップと、前記第１半導体チップ上に積層される少なくとも１つの第２半導体チップと、を有し、前記第２半導体チップは、半導体基板と、前記半導体基板上に集積素子が配置される集積素子層と、前記集積素子層上に配置され、少なくとも２層の配線を具備した多重配線層と、前記多重配線層上に配置され、前記配線に接続され、テストパッドが定義されるパッドメタル層と、を含み、前記パッドメタル層は、前記半導体基板の上面に平行な第１方向、又は前記第１方向に垂直な第２方向に沿って配置され、前記テストパッドは、前記第１方向と第２方向に、前記パッドメタル層の中央部分として定義され、前記パッドメタル層を覆う保護層から露出され、前記半導体基板の上面に垂直な第３方向に、前記配線は、前記テストパッドとオーバーラップなしに配置されることを特徴とする。
【発明の効果】
【0009】
本発明に係る半導体チップ及び半導体パッケージによれば、パッドメタル層のテストパッドとオーバーラップされる多重配線層の配線が配置されないことにより、テストパッドによる半導体チップのテスト時に配線でクラックが生じる不良が防止され、これにより、半導体チップの信頼性が向上する。
また、そのような配線でのクラック発生問題が解決されることにより、パッドメタル層を厚く維持する必要がなく、これにより、パッドメタル層の厚み、すなわち、テストパッドの厚みを十分に減少させることができ、結果として、半導体チップの厚みを減少させることができ、かつ、そのような半導体チップを含む半導体パッケージの全体厚を大幅に減少させることができる。
また、そのような配線でのクラック発生問題が解決されることにより、パッドメタル層を厚く維持する必要がなく、これにより、パッドメタル層の厚み、すなわち、テストパッドの厚みを十分に減少させることができ、結果として、半導体チップの厚みを減少させることができ、かつ、そのような半導体チップを含む半導体パッケージの全体厚を大幅に減少させることができる。
【図面の簡単な説明】
【0010】
【図1A】本発明の一実施形態による半導体チップの概略構成を示す平面図である。
【図1B】本発明の一実施形態による半導体チップを示す部分拡大図である。
【図2】半導体チップに対するテスト時に配線層の配線に加えられるストレスを示すグラフである。
【図5A】本発明の他の実施形態による半導体チップの概略構成を示す断面図である。
【図5B】本発明の他の実施形態による半導体チップの概略構成を示す断面図である。
【図6】本発明のさらに他の実施形態による半導体チップの概略構成を示す断面図である。
【図7】本発明のさらに他の実施形態による半導体チップの概略構成を示す断面図である。
【図8】本発明の一実施形態による半導体パッケージの概略構成を示す断面図である。
【図9A】本発明の一実施形態による半導体パッケージを含むシステムパッケージを示す斜視図である。
【発明を実施するための形態】
【0011】
次に、本発明に係る半導体チップ及び半導体パッケージを実施するための形態の具体例を図面を参照しながら説明する。
図面上の同一構成要素に対しては同一参照符号を使用し、それらに関連する重複説明は省略する。
図面上の同一構成要素に対しては同一参照符号を使用し、それらに関連する重複説明は省略する。
【0012】
図１Ａ～図１Ｄは、本発明の一実施形態による半導体チップを示す平面図、拡大図、及び断面図であって、本発明の一実施形態による半導体チップの概略構成を示す平面図であり、図１Ｂは、図１ＡのＡ部分を示す拡大図であり、図１Ｃは、図１ＢのＩ－Ｉ’線に沿って切断した部分の概略構成を示す断面図であり、図１Ｄは、図１ＢのＩＩ－ＩＩ’線に沿って切断した部分の概略構成を示す断面図である。
【0013】
図１Ａ～図１Ｄを参照すると、本実施形態の半導体チップ１００は、平面視において、バンプパッド領域ＢＰＡとテストパッド領域ＴＰＡとを含む。
バンプパッド領域ＢＰＡには、バンプパッド（図８の符号１５０参照）が配置され、テストパッド領域ＴＰＡには、テストパッドＰｔが配置される。
バンプパッド１５０は、バンプ（図８の符号１７０参照）が配置されるパッドを意味し、テストパッドＰｔは、半導体チップ１００のテスト、例えば、ＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ Ｄｉｅ Ｓｏｒｔｉｎｇ）テスト時に利用されるパッドを意味する。
バンプパッド領域ＢＰＡには、バンプパッド（図８の符号１５０参照）が配置され、テストパッド領域ＴＰＡには、テストパッドＰｔが配置される。
バンプパッド１５０は、バンプ（図８の符号１７０参照）が配置されるパッドを意味し、テストパッドＰｔは、半導体チップ１００のテスト、例えば、ＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ Ｄｉｅ Ｓｏｒｔｉｎｇ）テスト時に利用されるパッドを意味する。
【0014】
図１Ａから分かるように、バンプパッド領域ＢＰＡは、半導体チップ１００の中央部分に配置され、テストパッド領域ＴＰＡは、半導体チップ１００の外郭部分に配置される。
より具体的には、本実施形態の半導体チップ１００において、バンプパッド領域ＢＰＡは、第２方向（ｙ方向）に、上部に位置した第１バンプパッド領域ＢＰＡ１と、下部に位置した第２バンプパッド領域ＢＲＡ２とを含む。
また、テストパッド領域ＴＰＡは、バンプパッド領域ＢＰＡの外部の半導体チップ１００の外郭部分に配置される第１テストパッド領域ＴＰＡ１と、第１バンプパッド領域ＢＰＡ１と第２バンプパッド領域ＢＲＡ２との間に配置される第２テストパッド領域ＴＰＡ２とを含む。
また、テストパッド領域ＴＰＡは、半導体チップ１００の隅部分に配置される第３テストパッド領域ＴＰＡ３と、第１バンプパッド領域ＢＰＡ１内に配置される第４テストパッド領域ＴＰＡ４とをさらに含む。
より具体的には、本実施形態の半導体チップ１００において、バンプパッド領域ＢＰＡは、第２方向（ｙ方向）に、上部に位置した第１バンプパッド領域ＢＰＡ１と、下部に位置した第２バンプパッド領域ＢＲＡ２とを含む。
また、テストパッド領域ＴＰＡは、バンプパッド領域ＢＰＡの外部の半導体チップ１００の外郭部分に配置される第１テストパッド領域ＴＰＡ１と、第１バンプパッド領域ＢＰＡ１と第２バンプパッド領域ＢＲＡ２との間に配置される第２テストパッド領域ＴＰＡ２とを含む。
また、テストパッド領域ＴＰＡは、半導体チップ１００の隅部分に配置される第３テストパッド領域ＴＰＡ３と、第１バンプパッド領域ＢＰＡ１内に配置される第４テストパッド領域ＴＰＡ４とをさらに含む。
【0015】
本実施形態の半導体チップ１００において、バンプパッド領域ＢＰＡとテストパッド領域ＴＰＡとの配置構造が、図１Ａに示した配置構造に限定されるものではない。
例えば、バンプパッド領域ＢＰＡとテストパッド領域ＴＰＡとの配置構造は、内部に配置される集積素子の種類、及び配線層の配線構造によって多様に変更可能である。
参考までに、図１Ａの平面図で示す面は、半導体チップ１００のアクティブ面にも該当する。
これにより、半導体チップ１００が、半導体パッケージを構成するために、ＰＣＢ、バッファチップ（図８の符号１００Ｂ参照）、又は他の半導体チップ１００上に積層されるとき、アクティブ面が下方に向かう。
例えば、バンプパッド領域ＢＰＡとテストパッド領域ＴＰＡとの配置構造は、内部に配置される集積素子の種類、及び配線層の配線構造によって多様に変更可能である。
参考までに、図１Ａの平面図で示す面は、半導体チップ１００のアクティブ面にも該当する。
これにより、半導体チップ１００が、半導体パッケージを構成するために、ＰＣＢ、バッファチップ（図８の符号１００Ｂ参照）、又は他の半導体チップ１００上に積層されるとき、アクティブ面が下方に向かう。
【0016】
本実施形態の半導体チップ１００は、上から見て、半導体基板１０１、集積素子層１１０、層間絶縁層１２０、多重配線層１３０、及びパッドメタル層１４０を含む。
半導体基板１０１は、例えば、シリコン（Ｓｉ）を含む。
しかし、半導体基板１０１の材質がシリコンに限定されるものではない。
例えば、半導体基板１０１は、ゲルマニウム（Ｇｅ）のような他の半導体元素、又はＳｉＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰのような化合物半導体を含み得る。
半導体基板１０１は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する。
例えば、半導体基板１０１は、ＢＯＸ層（ｂｕｒｉｅｄ ｏｘｉｄｅ ｌａｙｅｒ）を含む。
半導体基板１０１は、導電領域、例えば、不純物がドーピングされたウェル（ｗｅｌｌ）、又は不純物がドーピングされた構造物を含み得る。
また、半導体基板１０１は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造のような多様な素子分離構造を含む。
半導体基板１０１は、例えば、シリコン（Ｓｉ）を含む。
しかし、半導体基板１０１の材質がシリコンに限定されるものではない。
例えば、半導体基板１０１は、ゲルマニウム（Ｇｅ）のような他の半導体元素、又はＳｉＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰのような化合物半導体を含み得る。
半導体基板１０１は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する。
例えば、半導体基板１０１は、ＢＯＸ層（ｂｕｒｉｅｄ ｏｘｉｄｅ ｌａｙｅｒ）を含む。
半導体基板１０１は、導電領域、例えば、不純物がドーピングされたウェル（ｗｅｌｌ）、又は不純物がドーピングされた構造物を含み得る。
また、半導体基板１０１は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造のような多様な素子分離構造を含む。
【0017】
半導体基板１０１は、アクティブ面１０１Ｆと、それに反対になる非アクティブ面１０１Ｂとを有し、アクティブ面１０１Ｆ上に複数の集積素子が形成された集積素子層１１０が配置される。
参考までに、図１Ｃ及び図４Ｂ～図７の断面図において、多重配線層１３０とパッドメタル層１４０の部分を強調するために、集積素子層１１０を含む半導体基板１０１の部分が相対的に小さい厚みに示している。
しかし、図８から分かるように、実際には、集積素子層１１０を含む半導体基板１０１の部分が、層間絶縁層１２０と多重配線層１３０の部分よりさらに大きい厚みを有する。
参考までに、図１Ｃ及び図４Ｂ～図７の断面図において、多重配線層１３０とパッドメタル層１４０の部分を強調するために、集積素子層１１０を含む半導体基板１０１の部分が相対的に小さい厚みに示している。
しかし、図８から分かるように、実際には、集積素子層１１０を含む半導体基板１０１の部分が、層間絶縁層１２０と多重配線層１３０の部分よりさらに大きい厚みを有する。
【0018】
集積素子層１１０の集積素子は、メモリ素子又はロジック素子を含む。
メモリ素子は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子、フラッシュメモリ素子、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ）素子、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子、又はＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子を含み得る。
メモリ素子は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子、フラッシュメモリ素子、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ）素子、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子、又はＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子を含み得る。
【0019】
ロジック素子は、例えば、ＡＮＤ素子、ＮＡＮＤ素子、ＯＲ素子、ＮＯＲ素子、ＸＯＲ（ｅｘｃｌｕｓｉｖｅ ＯＲ）素子、ＸＮＯＲ（ｅｘｃｌｕｓｉｖｅ ＮＯＲ）素子、ＩＮＶ（ｉｎｖｅｒｔｅｒ）素子、ＡＤＤ（ａｄｄｅｒ）素子、ＢＵＦ（ｂｕｆｆｅｒ）素子、ＤＬＹ（ｄｅｌａｙ）素子、ＦＩＬ（ｆｉｌｔｅｒ）素子、マルチプレクサ（ＭＸＴ／ＭＸＩＴ）素子、ＯＡＩ（ＯＲ／ＡＮＤ／ＩＮＶＥＲＴＥＲ）素子、ＡＯ（ＡＮＤ／ＯＲ）素子、ＡＯＩ（ＡＮＤ／ＯＲ／ＩＮＶＥＲＴＥＲ）素子、Ｄフリップフロップ素子、リセットフリップフロップ素子、マスター・スレーブフリップフロップ（ｍａｓｔｅｒ－ｓｌａｖｅｒ ｆｌｉｐ－ｆｌｏｐ）素子、ラッチ（ｌａｔｃｈ）素子、又はカウンタ（ｃｏｕｎｔｅｒ）素子を含み得る。
また、ロジック素子は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、又はＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）などを含むこともできる。
また、ロジック素子は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、又はＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）などを含むこともできる。
【0020】
本実施形態の半導体チップ１００において、集積素子層１１０は、メモリ素子、例えば、ＤＲＡＭ素子を含む。
すなわち、本実施形態の半導体チップ１００は、ＤＲＡＭチップである。
また、本実施形態の半導体チップ１００は、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）ＤＲＡＭチップであって、ＨＢＭパッケージにも利用される。
ＨＢＭパッケージの構造については、図８の説明部分でより詳細に説明する。
すなわち、本実施形態の半導体チップ１００は、ＤＲＡＭチップである。
また、本実施形態の半導体チップ１００は、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）ＤＲＡＭチップであって、ＨＢＭパッケージにも利用される。
ＨＢＭパッケージの構造については、図８の説明部分でより詳細に説明する。
【0021】
層間絶縁層１２０は、半導体基板１０１上に配置される。
層間絶縁層１２０は、第１～第７層間絶縁層（１２１～１２７）を含む。
しかし、層間絶縁層１２０の層数が７層に限定されるものではない。
例えば、実施形態によって、層間絶縁層１２０は、６層以下であってもよく、８層以上であってもよい。
一方、層間絶縁層１２０の第６及び第７層間絶縁層（１２６、１２７）は、下部の配線層と集積素子とを保護する役割を行うので、保護層とも言及される。
また、第６層間絶縁層１２６は、保護層の役割と共に、製造工程中に平坦化の役割を行うので、平坦化層とも言及される。
層間絶縁層１２０は、第１～第７層間絶縁層（１２１～１２７）を含む。
しかし、層間絶縁層１２０の層数が７層に限定されるものではない。
例えば、実施形態によって、層間絶縁層１２０は、６層以下であってもよく、８層以上であってもよい。
一方、層間絶縁層１２０の第６及び第７層間絶縁層（１２６、１２７）は、下部の配線層と集積素子とを保護する役割を行うので、保護層とも言及される。
また、第６層間絶縁層１２６は、保護層の役割と共に、製造工程中に平坦化の役割を行うので、平坦化層とも言及される。
【0022】
第１層間絶縁層１２１及び第５層間絶縁層１２５は、オルトケイ酸テトラエチル（ＴＥＯＳ）で形成される。
しかし、第１層間絶縁層１２１の材質がＴＥＯＳに限定されるものではない。
例えば、第１層間絶縁層１２１は、ＰＳＧ（ｐｈｏｓｐｈｏｒ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏ－ｐｈｏｓｐｈｏｒ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＥ－ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ－ＴＥＯＳ）、ＨＤＰ－ＣＶＤ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ－ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）のような酸化膜で形成することも可能である。
しかし、第１層間絶縁層１２１の材質がＴＥＯＳに限定されるものではない。
例えば、第１層間絶縁層１２１は、ＰＳＧ（ｐｈｏｓｐｈｏｒ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏ－ｐｈｏｓｐｈｏｒ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＥ－ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ－ＴＥＯＳ）、ＨＤＰ－ＣＶＤ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ－ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）のような酸化膜で形成することも可能である。
【0023】
第２層間絶縁層１２２は、低誘電（ｌｏｗ－ｋ）物質で形成される。
第２層間絶縁層１２２は、第１層間絶縁層１２１内に配置される。
低誘電物質の第２層間絶縁層１２２は、寄生キャパシタンスを減少させ、ＲＣディレイを改善させる。
例えば、第２層間絶縁層１２２は、シリコン酸化物（ＳｉＯ２）より低い誘電率の絶縁物質を含む。
一部実施形態において、第２層間絶縁層１２２は、約２．２～２．４の超低誘電定数（ｕｌｔｒａ－ｌｏｗ ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ ｋ）の物質を含み得る。
第２層間絶縁層１２２は、炭素（Ｃ）やハイドロカーボン（ＣｘＨｙ）を含むシリコン酸化膜で形成される。
例えば、第２層間絶縁層１２２は、ＳｉＯＣ層又はＳｉＣＯＨ層で形成される。
第２層間絶縁層１２２は、第１層間絶縁層１２１内に配置される。
低誘電物質の第２層間絶縁層１２２は、寄生キャパシタンスを減少させ、ＲＣディレイを改善させる。
例えば、第２層間絶縁層１２２は、シリコン酸化物（ＳｉＯ２）より低い誘電率の絶縁物質を含む。
一部実施形態において、第２層間絶縁層１２２は、約２．２～２．４の超低誘電定数（ｕｌｔｒａ－ｌｏｗ ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ ｋ）の物質を含み得る。
第２層間絶縁層１２２は、炭素（Ｃ）やハイドロカーボン（ＣｘＨｙ）を含むシリコン酸化膜で形成される。
例えば、第２層間絶縁層１２２は、ＳｉＯＣ層又はＳｉＣＯＨ層で形成される。
【0024】
第３層間絶縁層１２３及び第６層間絶縁層１２６は、ＨＤＰ－ＣＶＤ酸化膜で形成される。
しかし、第３層間絶縁層１２３及び第６層間絶縁層１２６の材質がＨＤＰ－ＣＶＤ酸化膜に限定されるものではない。
例えば、第１層間絶縁層１２１及び第５層間絶縁層１２５について言及された多様な酸化膜が、第３層間絶縁層１２３及び第６層間絶縁層１２６にも利用される。
第４層間絶縁層１２４及び第７層間絶縁層１２７は、ＳｉＮｘのようなシリコン窒化物で形成される。
しかし、第４層間絶縁層１２４及び第７層間絶縁層１２７の材質がシリコン窒化物に限定されるものではない。
しかし、第３層間絶縁層１２３及び第６層間絶縁層１２６の材質がＨＤＰ－ＣＶＤ酸化膜に限定されるものではない。
例えば、第１層間絶縁層１２１及び第５層間絶縁層１２５について言及された多様な酸化膜が、第３層間絶縁層１２３及び第６層間絶縁層１２６にも利用される。
第４層間絶縁層１２４及び第７層間絶縁層１２７は、ＳｉＮｘのようなシリコン窒化物で形成される。
しかし、第４層間絶縁層１２４及び第７層間絶縁層１２７の材質がシリコン窒化物に限定されるものではない。
【0025】
多重配線層１３０は、多層の配線１３１と、第３方向（ｚ方向）に互いに隣接する配線１３１を接続するビアコンタクト１３３とを含む。
また、ビアコンタクト１３３は、半導体基板１０１上の集積素子と配線１３１とを互いに接続する。
本実施形態の半導体チップ１００において、多重配線層１３０は、６層の配線１３１を含む。
しかし、多重配線層１３０の配線１３１の層数が６層に限定されるものではない。
例えば、実施形態によって、多重配線層１３０の配線１３１の層数が５層以下であってもよく、７層以上であってもよい。
一方、実施形態によって、パッドメタル層１４０は、多重配線層１３０に含まれる。
しかし、本実施形態の半導体チップ１００においては、テストパッドＰｔの役割と特徴を強調するために、パッドメタル層１４０を多重配線層１３０から分離して別途の層として説明する。
また、ビアコンタクト１３３は、半導体基板１０１上の集積素子と配線１３１とを互いに接続する。
本実施形態の半導体チップ１００において、多重配線層１３０は、６層の配線１３１を含む。
しかし、多重配線層１３０の配線１３１の層数が６層に限定されるものではない。
例えば、実施形態によって、多重配線層１３０の配線１３１の層数が５層以下であってもよく、７層以上であってもよい。
一方、実施形態によって、パッドメタル層１４０は、多重配線層１３０に含まれる。
しかし、本実施形態の半導体チップ１００においては、テストパッドＰｔの役割と特徴を強調するために、パッドメタル層１４０を多重配線層１３０から分離して別途の層として説明する。
【0026】
多重配線層１３０の配線１３１及びビアコンタクト１３３は、アルミニウム（Ａｌ）、銅（Ｃｕ）又はタングステン（Ｗ）のようなメタルで形成される。
一部実施形態において、配線１３１及びビアコンタクト１３３は、バリヤー層及び配線金属層を含む。
バリヤー層は、例えば、Ｔｉ、Ｔａ、Ａｌ、Ｒｕ、Ｍｎ、Ｃｏ、Ｗなどのメタル、又はメタルの窒化物やメタルの酸化物で形成され得、コバルト・タングステン・リン（ＣｏＷＰ）、コバルト・タングステン・ホウ素（ＣｏＷＢ）、コバルト・タングステン・ホウ素・リン（ＣｏＷＢＰ）のような合金で形成され得る。
また、配線金属層は、Ｗ、Ａｌ、Ｔｉ、Ｔａ、Ｒｕ、Ｍｎ、及びＣｕの内から選択された少なくとも１つのメタルを含み得る。
一部実施形態において、配線１３１及びビアコンタクト１３３は、バリヤー層及び配線金属層を含む。
バリヤー層は、例えば、Ｔｉ、Ｔａ、Ａｌ、Ｒｕ、Ｍｎ、Ｃｏ、Ｗなどのメタル、又はメタルの窒化物やメタルの酸化物で形成され得、コバルト・タングステン・リン（ＣｏＷＰ）、コバルト・タングステン・ホウ素（ＣｏＷＢ）、コバルト・タングステン・ホウ素・リン（ＣｏＷＢＰ）のような合金で形成され得る。
また、配線金属層は、Ｗ、Ａｌ、Ｔｉ、Ｔａ、Ｒｕ、Ｍｎ、及びＣｕの内から選択された少なくとも１つのメタルを含み得る。
【0027】
本実施形態の半導体チップ１００において、多重配線層１３０の第１層～第５層の配線１３１は、銅（Ｃｕ）で形成される。
最上部の第６層の配線（１３１－６）は、アルミニウム（Ａｌ）で形成される。
また、第６層の配線（１３１－６）は、Ａｌで形成されたボディ１３１ｂと、ボディ１３１ｂの上面上にＴｉ／ＴｉＮのトップ層１３１ｔとを含む。
しかし、第１層～第５層の配線１３１及び第６層の配線（１３１－６）の材質が上記物質に限定されるものではない。
一方、図１Ｃ及び図１Ｄに示したように、第１層～第５層の配線１３１は、低誘電物質の第２層間絶縁層１２２内に配置される。
また、第６層の配線（１３１－６）は、第３層間絶縁層１２３内に配置される。
最上部の第６層の配線（１３１－６）は、アルミニウム（Ａｌ）で形成される。
また、第６層の配線（１３１－６）は、Ａｌで形成されたボディ１３１ｂと、ボディ１３１ｂの上面上にＴｉ／ＴｉＮのトップ層１３１ｔとを含む。
しかし、第１層～第５層の配線１３１及び第６層の配線（１３１－６）の材質が上記物質に限定されるものではない。
一方、図１Ｃ及び図１Ｄに示したように、第１層～第５層の配線１３１は、低誘電物質の第２層間絶縁層１２２内に配置される。
また、第６層の配線（１３１－６）は、第３層間絶縁層１２３内に配置される。
【0028】
パッドメタル層１４０は、テストパッドＰｔを含む。
例えば、パッドメタル層１４０は、平面視において中央部分１４０ｃと外郭部分１４０ｏとに区別される。
パッドメタル層１４０の中央部分１４０ｃは、保護層、例えば、第６及び第７層間絶縁層（１２６、１２７）から露出された領域を意味し、テストパッドＰｔに該当する。
したがって、第６及び第７層間絶縁層（１２６、１２７）には、テストパッドＰｔを露出させるオープン領域Ｏｐが形成される。
一方、パッドメタル層１４０の外郭部分１４０ｏは、第６及び第７層間絶縁層（１２６、１２７）により上面が覆われた領域を意味する。
パッドメタル層１４０とテストパッドＰｔとの具体的な構造については、図３Ａ及び図３Ｂの説明部分で、より詳細に説明する。
例えば、パッドメタル層１４０は、平面視において中央部分１４０ｃと外郭部分１４０ｏとに区別される。
パッドメタル層１４０の中央部分１４０ｃは、保護層、例えば、第６及び第７層間絶縁層（１２６、１２７）から露出された領域を意味し、テストパッドＰｔに該当する。
したがって、第６及び第７層間絶縁層（１２６、１２７）には、テストパッドＰｔを露出させるオープン領域Ｏｐが形成される。
一方、パッドメタル層１４０の外郭部分１４０ｏは、第６及び第７層間絶縁層（１２６、１２７）により上面が覆われた領域を意味する。
パッドメタル層１４０とテストパッドＰｔとの具体的な構造については、図３Ａ及び図３Ｂの説明部分で、より詳細に説明する。
【0029】
参考までに、バンプパッド領域ＢＰＡに配置されたバンプパッド（図８の符号１５０参照）は、テストパッドＰｔと類似の形態を有する。
例えば、バンプパッド領域ＢＰＡに配置されるバンプ用メタル層（図示せず）で露出された部分がバンプパッド１５０に該当する。
バンプ用メタル層は、パッドメタル層１４０と実質的に同一構造を有する。
しかし、実施形態によって、バンプ用メタル層は、パッドメタル層１４０と異なる構造を有することもできる。
一方、バンプパッド領域ＢＰＡの一部には、半導体基板１０１を貫通するＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）（図８の符号１６０参照）が配置される。
ＴＳＶ１６０は、多重配線層１３０を介してバンプパッド１５０に接続される。
例えば、バンプパッド領域ＢＰＡに配置されるバンプ用メタル層（図示せず）で露出された部分がバンプパッド１５０に該当する。
バンプ用メタル層は、パッドメタル層１４０と実質的に同一構造を有する。
しかし、実施形態によって、バンプ用メタル層は、パッドメタル層１４０と異なる構造を有することもできる。
一方、バンプパッド領域ＢＰＡの一部には、半導体基板１０１を貫通するＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）（図８の符号１６０参照）が配置される。
ＴＳＶ１６０は、多重配線層１３０を介してバンプパッド１５０に接続される。
【0030】
パッドメタル層１４０は、Ｃｕで形成される。
しかし、パッドメタル層１４０の材質がＣｕに限定されるものではない。
パッドメタル層１４０の上面上にバリヤー層１４１が配置される。
バリヤー層１４１は、例えば、Ｔｉ、Ｔａ、Ａｌ、Ｒｕ、Ｍｎ、Ｃｏ、Ｗなどのメタル、又はメタルの窒化物やメタルの酸化物で形成され得る。
一方、図１Ｃ及び図１Ｄに示したように、バリヤー層１４１は、パッドメタル層１４０の外郭部分１４０ｏにのみ配置され、パッドメタル層１４０の中央部分１４０ｃ、すなわち、テストパッドＰｔの部分には配置されない。
しかし、パッドメタル層１４０の材質がＣｕに限定されるものではない。
パッドメタル層１４０の上面上にバリヤー層１４１が配置される。
バリヤー層１４１は、例えば、Ｔｉ、Ｔａ、Ａｌ、Ｒｕ、Ｍｎ、Ｃｏ、Ｗなどのメタル、又はメタルの窒化物やメタルの酸化物で形成され得る。
一方、図１Ｃ及び図１Ｄに示したように、バリヤー層１４１は、パッドメタル層１４０の外郭部分１４０ｏにのみ配置され、パッドメタル層１４０の中央部分１４０ｃ、すなわち、テストパッドＰｔの部分には配置されない。
【0031】
一方、パッドメタル層１４０は、トップビアコンタクト１４５を介して、多重配線層１３０の最上部の配線、例えば、第６層の配線（１３１－６）に接続される。
トップビアコンタクト１４５は、Ｗで形成される。
しかし、トップビアコンタクト１４５の材質がＷに限定されるものではない。
トップビアコンタクト１４５は、パッドメタル層１４０の外郭部分１４０ｏの下部に配置され、パッドメタル層１４０にも接続される。
図１Ｃ及び図１Ｄに示したように、１層のパッドメタル層１４０に複数個のトップビアコンタクト１４５が配置される。
例えば、複数のトップビアコンタクト１４５は、平面視において、テストパッドＰｔを取り囲む形態に複数個配置される。
トップビアコンタクト１４５の配置構造については、図３Ａ及び図３Ｂの説明部分で、より詳細に説明する。
トップビアコンタクト１４５は、Ｗで形成される。
しかし、トップビアコンタクト１４５の材質がＷに限定されるものではない。
トップビアコンタクト１４５は、パッドメタル層１４０の外郭部分１４０ｏの下部に配置され、パッドメタル層１４０にも接続される。
図１Ｃ及び図１Ｄに示したように、１層のパッドメタル層１４０に複数個のトップビアコンタクト１４５が配置される。
例えば、複数のトップビアコンタクト１４５は、平面視において、テストパッドＰｔを取り囲む形態に複数個配置される。
トップビアコンタクト１４５の配置構造については、図３Ａ及び図３Ｂの説明部分で、より詳細に説明する。
【0032】
本実施形態の半導体チップ１００において、第３方向（ｚ方向）にパッドメタル層１４０の中央部分１４０ｃ、すなわち、テストパッドＰｔとオーバーラップされる多重配線層１３０の配線１３１は存在しない。
すなわち、第３方向（ｚ方向）にテストパッドＰｔとオーバーラップされる多重配線層１３０の領域を分離領域ＤＡというとき、分離領域ＤＡには配線１３１が配置されない。
分離領域ＤＡの幅は、図１Ｃ及び図１Ｄから分かるように、第１方向（ｘ方向）と第２方向（ｙ方向）にそれぞれテストパッドＰｔの幅に該当する。
また、実施形態によって、分離領域ＤＡの幅は、第１方向（ｘ方向）と第２方向（ｙ方向）の内の少なくとも一方向にテストパッドＰｔの幅よりも大きい。
すなわち、第３方向（ｚ方向）にテストパッドＰｔとオーバーラップされる多重配線層１３０の領域を分離領域ＤＡというとき、分離領域ＤＡには配線１３１が配置されない。
分離領域ＤＡの幅は、図１Ｃ及び図１Ｄから分かるように、第１方向（ｘ方向）と第２方向（ｙ方向）にそれぞれテストパッドＰｔの幅に該当する。
また、実施形態によって、分離領域ＤＡの幅は、第１方向（ｘ方向）と第２方向（ｙ方向）の内の少なくとも一方向にテストパッドＰｔの幅よりも大きい。
【0033】
本実施形態の半導体チップ１００において、パッドメタル層１４０のテストパッドＰｔとオーバーラップされる多重配線層１３０の配線１３１が配置されないことにより、テストパッドＰｔによる半導体チップのテスト時に、配線１３１でクラックが生じる不良が防止され、これにより、半導体チップ１００の信頼性が向上する。
また、そのような配線１３１でのクラック発生問題が解決されることにより、パッドメタル層１４０を厚く維持する必要がなく、これにより、パッドメタル層１４０の厚み、すなわち、テストパッドＰｔの厚みを十分に減少させることができる。
結果として、半導体チップ１００の厚みを減少させることができ、かつ、そのような半導体チップ１００を複数個含む半導体パッケージの全体厚を大幅に減少させることができる。
また、そのような配線１３１でのクラック発生問題が解決されることにより、パッドメタル層１４０を厚く維持する必要がなく、これにより、パッドメタル層１４０の厚み、すなわち、テストパッドＰｔの厚みを十分に減少させることができる。
結果として、半導体チップ１００の厚みを減少させることができ、かつ、そのような半導体チップ１００を複数個含む半導体パッケージの全体厚を大幅に減少させることができる。
【0034】
図２は、半導体チップに対するテスト時に配線層の配線に加えられるストレスを示すグラフであって、太い実線は、力が印加された状態を示し、薄い実線は、力が印加されない状態を示す。
ｘ軸は、プローブ（ｐｒｏｂｅ）の位置を示し、ｙ軸は、多重配線層の最上部層の配線が受けるストレスを示す。
図２を参照すると、グラフから分かるように、力が印加されるとき、プローブの位置、すなわち、テストパッドＰｔの中央部分でストレスが最も大きく表されることを確認することができる。
したがって、プローブの位置に対応するテストパッドＰｔの下部の配線１３１でクラックが生じる。
しかし、本実施形態の半導体チップ１００においては、前述のように、テストパッドＰｔの下部に配線１３１が存在しない。
したがって、配線１３１のクラック発生問題が根本的に防止される。
参考までに、力が印加された状態は、プローブがテストパッドＰｔを押す状態を意味し、力が印加されない状態は、プローブがテストパッドＰｔを押さずに接触している状態を意味する。
ｘ軸は、プローブ（ｐｒｏｂｅ）の位置を示し、ｙ軸は、多重配線層の最上部層の配線が受けるストレスを示す。
図２を参照すると、グラフから分かるように、力が印加されるとき、プローブの位置、すなわち、テストパッドＰｔの中央部分でストレスが最も大きく表されることを確認することができる。
したがって、プローブの位置に対応するテストパッドＰｔの下部の配線１３１でクラックが生じる。
しかし、本実施形態の半導体チップ１００においては、前述のように、テストパッドＰｔの下部に配線１３１が存在しない。
したがって、配線１３１のクラック発生問題が根本的に防止される。
参考までに、力が印加された状態は、プローブがテストパッドＰｔを押す状態を意味し、力が印加されない状態は、プローブがテストパッドＰｔを押さずに接触している状態を意味する。
【0035】
図３Ａ及び図３Ｂは、図１Ｃの半導体チップにおいて、パッドメタル層とトップビアコンタクトの部分をより詳細に示す断面図及び斜視図である。
図１Ｃ及び図１Ｄを共に参照して説明し、図１Ａ～図１Ｄの説明部分で既に説明した内容は、簡単に説明するか、省略する。
図３Ａ及び図３Ｂを参照すると、本実施形態の半導体チップ１００において、パッドメタル層１４０は、第２方向（ｙ方向）に上部幅Ｗｔと下部幅Ｗｂとが互いに異なっている。
図１Ｃ及び図１Ｄを共に参照して説明し、図１Ａ～図１Ｄの説明部分で既に説明した内容は、簡単に説明するか、省略する。
図３Ａ及び図３Ｂを参照すると、本実施形態の半導体チップ１００において、パッドメタル層１４０は、第２方向（ｙ方向）に上部幅Ｗｔと下部幅Ｗｂとが互いに異なっている。
【0036】
例えば、第２方向（ｙ方向）に下部幅Ｗｂが上部幅Ｗｔよりも大きい。
一方、実施形態によって、パッドメタル層１４０は、第２方向（ｙ方向）に下部幅Ｗｂが上部幅Ｗｔと実質的に同一構造を有する。
一方、パッドメタル層１４０は、第２方向（ｙ方向）にテストパッドＰｔの幅に該当する中央部分１４０ｃの幅Ｗｔｃが上部幅Ｗｔの１／３よりも大きい。
例えば、第２方向（ｙ方向）にパッドメタル層１４０の両側の外郭部分１４０ｏの幅（Ｗｔｏ１、Ｗｔｏ２）は、中央部分１４０ｃの幅Ｗｔｃよりも小さい。
また、パッドメタル層１４０は、第２方向（ｙ方向）に沿って、第３方向（ｚ方向）に均一な第１厚みＤ１を有する。
第１厚みＤ１は、例えば、２μｍ以上である。
しかし、第１厚みＤ１が上記数値に限定されるものではない。
一方、実施形態によって、パッドメタル層１４０は、第２方向（ｙ方向）に下部幅Ｗｂが上部幅Ｗｔと実質的に同一構造を有する。
一方、パッドメタル層１４０は、第２方向（ｙ方向）にテストパッドＰｔの幅に該当する中央部分１４０ｃの幅Ｗｔｃが上部幅Ｗｔの１／３よりも大きい。
例えば、第２方向（ｙ方向）にパッドメタル層１４０の両側の外郭部分１４０ｏの幅（Ｗｔｏ１、Ｗｔｏ２）は、中央部分１４０ｃの幅Ｗｔｃよりも小さい。
また、パッドメタル層１４０は、第２方向（ｙ方向）に沿って、第３方向（ｚ方向）に均一な第１厚みＤ１を有する。
第１厚みＤ１は、例えば、２μｍ以上である。
しかし、第１厚みＤ１が上記数値に限定されるものではない。
【0037】
一方、多重配線層１３０において、第２方向（ｙ方向）に、分離領域ＤＡの幅Ｗｃｕは、中央部分１４０ｃの幅Ｗｔｃと実質的に同一であるか、あるいはそれよりも大きい。
すなわち、第２方向（ｙ方向）に沿って、テストパッドＰｔと多重配線層１３０の配線１３１とは、第３方向（ｚ方向）にオーバーラップされない。
以上、第２方向（ｙ方向）を有して説明したが、図３Ｂから分かるように、第１方向（ｘ方向）にパッドメタル層１４０の幅と多重配線層１３０の分離領域ＤＡの幅に対しても同様の関係が成り立つ。
また、パッドメタル層１４０は、第１方向（ｘ方向）に沿って、第３方向（ｚ方向）に均一な第１厚みＤ１を有する。
すなわち、第２方向（ｙ方向）に沿って、テストパッドＰｔと多重配線層１３０の配線１３１とは、第３方向（ｚ方向）にオーバーラップされない。
以上、第２方向（ｙ方向）を有して説明したが、図３Ｂから分かるように、第１方向（ｘ方向）にパッドメタル層１４０の幅と多重配線層１３０の分離領域ＤＡの幅に対しても同様の関係が成り立つ。
また、パッドメタル層１４０は、第１方向（ｘ方向）に沿って、第３方向（ｚ方向）に均一な第１厚みＤ１を有する。
【0038】
図３Ｂから分かるように、パッドメタル層１４０は、上面の面積が下面の面積よりも小さい。
しかし、パッドメタル層１４０に定義されるテストパッドＰｔの部分は、パッドメタル層１４０の上面と下面で同一面積を有する。
平面視において、パッドメタル層１４０の中央部分のテストパッドＰｔは、四角形形状を有し、テストパッドＰｔを取り囲むパッドメタル層１４０の外郭部分は、四角形リング形状を有する。
一方、パッドメタル層１４０の外郭部分の下部にトップビアコンタクト１４５が複数個配置され、パッドメタル層１４０に接続される。
また、トップビアコンタクト１４５がパッドメタル層１４０の外郭部分に配置されるので、平面視において、トップビアコンタクト１４５は、テストパッドＰｔを取り囲む形態に配置される。
しかし、パッドメタル層１４０に定義されるテストパッドＰｔの部分は、パッドメタル層１４０の上面と下面で同一面積を有する。
平面視において、パッドメタル層１４０の中央部分のテストパッドＰｔは、四角形形状を有し、テストパッドＰｔを取り囲むパッドメタル層１４０の外郭部分は、四角形リング形状を有する。
一方、パッドメタル層１４０の外郭部分の下部にトップビアコンタクト１４５が複数個配置され、パッドメタル層１４０に接続される。
また、トップビアコンタクト１４５がパッドメタル層１４０の外郭部分に配置されるので、平面視において、トップビアコンタクト１４５は、テストパッドＰｔを取り囲む形態に配置される。
【0039】
図３Ｂにおいて、１層のパッドメタル層１４０に８個のトップビアコンタクト１４５が接続されているが、１層のパッドメタル層１４０に接続されるトップビアコンタクト１４５の個数が８個に限定されるものではない。
以上、テストパッドＰｔの平面構造が四角形である形態について説明したが、テストパッドＰｔの平面構造が四角形に限定されるものではない。
例えば、実施形態によって、テストパッドＰｔの平面構造は、円や楕円、又は四角形以外の多角形状を有することもできる。
以上、テストパッドＰｔの平面構造が四角形である形態について説明したが、テストパッドＰｔの平面構造が四角形に限定されるものではない。
例えば、実施形態によって、テストパッドＰｔの平面構造は、円や楕円、又は四角形以外の多角形状を有することもできる。
【0040】
図４Ａ及び図４Ｂは、図１Ａの半導体チップのＢ部分を示す拡大図及び断面図であって、図４Ｂは、図４ＡのＩＩＩ－ＩＩＩ’線に沿って切断した部分の概略構成を示す断面図である。
図１Ａを共に参照して説明し、図１Ａ～図３Ｂの説明部分で既に説明した内容は、簡単に説明するか、省略する。
図１Ａを共に参照して説明し、図１Ａ～図３Ｂの説明部分で既に説明した内容は、簡単に説明するか、省略する。
【0041】
図４Ａ及び図４Ｂを参照すると、本実施形態の半導体チップ１００において、テストパッドＰｔは、第１テストパッド領域ＴＰＡ１において、第１方向（ｘ方向）又は第２方向（ｙ方向）に沿って１列に配置される。
しかし、実施形態によって、第１テストパッド領域ＴＰＡ１において、テストパッドＰｔは、第１方向（ｘ方向）又は第２方向（ｙ方向）に沿って２列又はそれ以上の列に配置されることも可能である。
テストパッドＰｔは、第２テストパッド領域ＴＰＡ２において、第１方向（ｘ方向）に沿って２列に配置される。
また、テストパッドＰｔは、第２テストパッド領域ＴＰＡ２において、第１列のテストパッドＰｔ１と第２列のテストパッドＰｔ２とが第２方向（ｙ方向）に互いにずれるように配置される。
すなわち、第１列のテストパッドＰｔ１と、それに対応する第２列のテストパッドＰｔ２とは、第１方向（ｘ方向）にオフセットＯｆｆを有する。
しかし、実施形態によって、第１テストパッド領域ＴＰＡ１において、テストパッドＰｔは、第１方向（ｘ方向）又は第２方向（ｙ方向）に沿って２列又はそれ以上の列に配置されることも可能である。
テストパッドＰｔは、第２テストパッド領域ＴＰＡ２において、第１方向（ｘ方向）に沿って２列に配置される。
また、テストパッドＰｔは、第２テストパッド領域ＴＰＡ２において、第１列のテストパッドＰｔ１と第２列のテストパッドＰｔ２とが第２方向（ｙ方向）に互いにずれるように配置される。
すなわち、第１列のテストパッドＰｔ１と、それに対応する第２列のテストパッドＰｔ２とは、第１方向（ｘ方向）にオフセットＯｆｆを有する。
【0042】
しかし、第２テストパッド領域ＴＰＡ２において、テストパッドＰｔの構造が前述の構造に限定されるものではない。
例えば、実施形態によって、第２テストパッド領域ＴＰＡ２において、テストパッドＰｔは、第１方向（ｘ方向）に沿って１列に配置されてもよく、３列以上に配置されてもよい。
また、実施形態によって、第２テストパッド領域ＴＰＡ２において、第１列のテストパッドＰｔ１と第２列のテストパッドＰｔ２とは、第２方向（ｙ方向）に整列されるように配置されることも可能である。
例えば、実施形態によって、第２テストパッド領域ＴＰＡ２において、テストパッドＰｔは、第１方向（ｘ方向）に沿って１列に配置されてもよく、３列以上に配置されてもよい。
また、実施形態によって、第２テストパッド領域ＴＰＡ２において、第１列のテストパッドＰｔ１と第２列のテストパッドＰｔ２とは、第２方向（ｙ方向）に整列されるように配置されることも可能である。
【0043】
一方、本実施形態の半導体チップ１００において、図４Ａのように、テストパッド（Ｐｔ１、Ｐｔ２）が第１方向（ｘ方向）又は第２方向（ｙ方向）に沿って２列に配置された場合、図４Ｂから分かるように、第１列のテストパッドＰｔ１と第２列のテストパッドＰｔ２との間に対応する多重配線層１３０の領域には、配線１３１が配置される。
また、ビアコンタクト１３３も配置される。
すなわち、パッドメタル層１４０のテストパッド（Ｐｔ１、Ｐｔ２）とオーバーラップされる多重配線層１３０の分離領域（ＤＡ１、ＤＡ２）にのみ配線１３１が配置されない。
また、ビアコンタクト１３３も配置される。
すなわち、パッドメタル層１４０のテストパッド（Ｐｔ１、Ｐｔ２）とオーバーラップされる多重配線層１３０の分離領域（ＤＡ１、ＤＡ２）にのみ配線１３１が配置されない。
【0044】
参考までに、図４Ｂの断面図は、図１Ｄの断面図と類似しているが、図１Ｄの断面図の場合、第１方向（ｘ方向）に沿ってパッドメタル層１４０が繰り返して配置される一方、図４Ｂの断面図の場合は、第２方向（ｙ方向）にパッドメタル層１４０が２層のみ配置される。
また、図１Ｄの断面図において、第１方向（ｘ方向）に互いに隣接するパッドメタル層１４０間の距離は、図４Ｂの断面図において、第２方向（ｙ方向）に互いに隣接するパッドメタル層１４０間の距離よりも小さい。
したがって、第６層間絶縁層１２６の構造が若干異なっている。
また、図１Ｄの断面図において、第１方向（ｘ方向）に互いに隣接するパッドメタル層１４０間の距離は、図４Ｂの断面図において、第２方向（ｙ方向）に互いに隣接するパッドメタル層１４０間の距離よりも小さい。
したがって、第６層間絶縁層１２６の構造が若干異なっている。
【0045】
【0046】
図５Ａを参照すると、本実施形態の半導体チップ１００ａは、テストパッドＰｔａの構造において、図１Ｃの半導体チップ１００と異なっている。
具体的には、本実施形態の半導体チップ１００ａにおいて、第２方向（ｙ方向）にパッドメタル層１４０ａのテストパッドＰｔａに該当する中央部分１４０ｃａの幅Ｗｔｃａは、パッドメタル層１４０ａの上部幅Ｗｔの１／２以上である。
第２方向（ｙ方向）にテストパッドＰｔａの幅が増加するにつれて、第２方向（ｙ方向）に多重配線層１３０の分離領域ＤＡａの幅も増加する。
本実施形態の半導体チップ１００ａにおいても、第３方向（ｚ方向）にテストパッドＰｔａとオーバーラップされる多重配線層１３０の分離領域ＤＡａには、配線１３１が配置されない。
具体的には、本実施形態の半導体チップ１００ａにおいて、第２方向（ｙ方向）にパッドメタル層１４０ａのテストパッドＰｔａに該当する中央部分１４０ｃａの幅Ｗｔｃａは、パッドメタル層１４０ａの上部幅Ｗｔの１／２以上である。
第２方向（ｙ方向）にテストパッドＰｔａの幅が増加するにつれて、第２方向（ｙ方向）に多重配線層１３０の分離領域ＤＡａの幅も増加する。
本実施形態の半導体チップ１００ａにおいても、第３方向（ｚ方向）にテストパッドＰｔａとオーバーラップされる多重配線層１３０の分離領域ＤＡａには、配線１３１が配置されない。
【0047】
図５Ｂを参照すると、本実施形態の半導体チップ１００ｂは、第６層の配線（１３１ａ－６）の配置構造において、図１Ｃの半導体チップ１００と異なっている。
具体的には、本実施形態の半導体チップ１００ｂにおいて、第６層の配線（１３１ａ－６）は、第３方向（ｚ方向）にパッドメタル層１４０ａの中央部分１４０ｃ、すなわち、テストパッドＰｔと少なくとも一部がオーバーラップされる。
図５Ｂから分かるように、多重配線層１３０の最上部配線、例えば、第６層の配線（１３１ａ－６）は、他の配線１３１よりは厚いので、テスト時にクラック発生問題が小さい。
また、テストパッドＰｔと一部のみオーバーラップされる場合に、第６層の配線（１３１ａ－６）に加えられるストレスも小さく、テスト時にクラック発生問題が小さい。
したがって、本実施形態の半導体チップ１００ｂにおいては、第３方向（ｚ方向）にテストパッドＰｔと多重配線層１３０の最上部配線、例えば、第６層の配線（１３１ａ－６）とが一部オーバーラップされる構造を有しつつも、クラック発生問題が防止又は減少する。
具体的には、本実施形態の半導体チップ１００ｂにおいて、第６層の配線（１３１ａ－６）は、第３方向（ｚ方向）にパッドメタル層１４０ａの中央部分１４０ｃ、すなわち、テストパッドＰｔと少なくとも一部がオーバーラップされる。
図５Ｂから分かるように、多重配線層１３０の最上部配線、例えば、第６層の配線（１３１ａ－６）は、他の配線１３１よりは厚いので、テスト時にクラック発生問題が小さい。
また、テストパッドＰｔと一部のみオーバーラップされる場合に、第６層の配線（１３１ａ－６）に加えられるストレスも小さく、テスト時にクラック発生問題が小さい。
したがって、本実施形態の半導体チップ１００ｂにおいては、第３方向（ｚ方向）にテストパッドＰｔと多重配線層１３０の最上部配線、例えば、第６層の配線（１３１ａ－６）とが一部オーバーラップされる構造を有しつつも、クラック発生問題が防止又は減少する。
【0048】
【0049】
図６を参照すると、本実施形態の半導体チップ１００ｃは、パッドメタル層１４０ｂの構造において、図１Ｃの半導体チップ１００と異なっている。
具体的には、本実施形態の半導体チップ１００ｃにおいて、パッドメタル層１４０ｂは、第３方向（ｚ方向）に均一な第２厚みＤ２を有する。
第２厚みＤ２は、例えば、１．５μｍ以下の厚みを有する。
より具体的には、第２厚みＤ２は、例えば、１μｍ～１．５μｍ範囲の厚みを有する。
しかし、パッドメタル層１４０ｂの第２厚みＤ２が前記数値範囲に限定されるものではない。
一方、パッドメタル層１４０ｂの中央部分がテストパッドＰｔｂに該当するので、テストパッドＰｔｂも第２厚みＤ２を有する。
本実施形態の半導体チップ１００ｃの場合、図１Ｃの半導体チップ１００と比較するとき、パッドメタル層１４０ｂの厚みが約２５％～５０％減少する。
したがって、減少した厚みほど半導体チップ１００ｃの厚みを減少させることができ、かつ、複数個の半導体チップ１００ｃが積層された構造の半導体パッケージの全体厚を大幅に減少させることができる。
具体的には、本実施形態の半導体チップ１００ｃにおいて、パッドメタル層１４０ｂは、第３方向（ｚ方向）に均一な第２厚みＤ２を有する。
第２厚みＤ２は、例えば、１．５μｍ以下の厚みを有する。
より具体的には、第２厚みＤ２は、例えば、１μｍ～１．５μｍ範囲の厚みを有する。
しかし、パッドメタル層１４０ｂの第２厚みＤ２が前記数値範囲に限定されるものではない。
一方、パッドメタル層１４０ｂの中央部分がテストパッドＰｔｂに該当するので、テストパッドＰｔｂも第２厚みＤ２を有する。
本実施形態の半導体チップ１００ｃの場合、図１Ｃの半導体チップ１００と比較するとき、パッドメタル層１４０ｂの厚みが約２５％～５０％減少する。
したがって、減少した厚みほど半導体チップ１００ｃの厚みを減少させることができ、かつ、複数個の半導体チップ１００ｃが積層された構造の半導体パッケージの全体厚を大幅に減少させることができる。
【0050】
図７を参照すると、本実施形態の半導体チップ１００ｄは、パッドメタル層１４０ｃがリセスされた形態を有するという点において、図１Ｃの半導体チップ１００と異なっている。
具体的には、本実施形態の半導体チップ１００ｄにおいて、パッドメタル層１４０ｃの中央部分１４０ｃｃにリセスＲが形成される。
したがって、パッドメタル層１４０ｃは、第３方向（ｚ方向）に、中央部分１４０ｃｃが薄く、外郭部分１４０ｏｃが厚い形態を有する。
具体的には、パッドメタル層１４０ｃの中央部分１４０ｃｃ、すなわち、テストパッドＰｔｃの部分は、第３方向（ｚ方向）に第２厚みＤ２を有し、パッドメタル層１４０ｃの外郭部分１４０ｏｃは、第１厚みＤ１を有する。
第１厚みＤ１は、例えば、２μｍ以上でもあり、第２厚みＤ２は、例えば、１．５μｍ以下、又は１μｍ～１．５μｍである。
具体的には、本実施形態の半導体チップ１００ｄにおいて、パッドメタル層１４０ｃの中央部分１４０ｃｃにリセスＲが形成される。
したがって、パッドメタル層１４０ｃは、第３方向（ｚ方向）に、中央部分１４０ｃｃが薄く、外郭部分１４０ｏｃが厚い形態を有する。
具体的には、パッドメタル層１４０ｃの中央部分１４０ｃｃ、すなわち、テストパッドＰｔｃの部分は、第３方向（ｚ方向）に第２厚みＤ２を有し、パッドメタル層１４０ｃの外郭部分１４０ｏｃは、第１厚みＤ１を有する。
第１厚みＤ１は、例えば、２μｍ以上でもあり、第２厚みＤ２は、例えば、１．５μｍ以下、又は１μｍ～１．５μｍである。
【0051】
しかし、第１厚みＤ１及び第２厚みＤ２が上記数値範囲に限定されるものではない。
本実施形態の半導体チップ１００ｄにおいては、テストパッドＰｔｃの下部にオーバーラップされる多重配線層１３０の配線１３１が存在しないことにより、パッドメタル層１４０ｃの形態がより多様になる。
例えば、本実施形態の半導体チップ１００ｄにおいて、パッドメタル層１４０ｃの中央部分１４０ｃｃにリセスＲが形成される。
一方、その他の実施形態において、パッドメタル層は、中央部分が厚く、外郭部分が薄い構造を有することもできる。
本実施形態の半導体チップ１００ｄにおいては、テストパッドＰｔｃの下部にオーバーラップされる多重配線層１３０の配線１３１が存在しないことにより、パッドメタル層１４０ｃの形態がより多様になる。
例えば、本実施形態の半導体チップ１００ｄにおいて、パッドメタル層１４０ｃの中央部分１４０ｃｃにリセスＲが形成される。
一方、その他の実施形態において、パッドメタル層は、中央部分が厚く、外郭部分が薄い構造を有することもできる。
【0052】
図８は、本発明の一実施形態による半導体パッケージの概略構成を示す断面図である。
図１Ｃを共に参照して説明し、図１Ａ～図７の説明部分で既に説明した内容は、簡単に説明するか、省略する。
図８を参照すると、本実施形態の半導体パッケージ１０００は、バッファチップ１００Ｂ、コアチップ１００Ｃ及び密封材３００を含む。
バッファチップ１００Ｂは、半導体パッケージ１０００の最下部に配置される。
バッファチップ１００Ｂは、上部に配置されたコアチップ１００Ｃよりもサイズが大きい。
しかし、バッファチップ１００Ｂのサイズがそれに限定されるものではない。
例えば、バッファチップ１００Ｂは、コアチップ１００Ｃと実質的に同一サイズを有することもできる。
図１Ｃを共に参照して説明し、図１Ａ～図７の説明部分で既に説明した内容は、簡単に説明するか、省略する。
図８を参照すると、本実施形態の半導体パッケージ１０００は、バッファチップ１００Ｂ、コアチップ１００Ｃ及び密封材３００を含む。
バッファチップ１００Ｂは、半導体パッケージ１０００の最下部に配置される。
バッファチップ１００Ｂは、上部に配置されたコアチップ１００Ｃよりもサイズが大きい。
しかし、バッファチップ１００Ｂのサイズがそれに限定されるものではない。
例えば、バッファチップ１００Ｂは、コアチップ１００Ｃと実質的に同一サイズを有することもできる。
【0053】
バッファチップ１００Ｂは、半導体基板１０１Ｂ、配線層１３０Ｂ、貫通電極１６０Ｂ、下部電極パッド１５０Ｂ、及び上部電極パッド１５５Ｂを含む。
半導体基板１０１Ｂは、シリコン基板である。
しかし、半導体基板１０１Ｂがシリコン基板に限定されるものではない。
例えば、半導体基板１０１Ｂは、ゲルマニウム（Ｇｅ）のような他の半導体元素、又は炭化シリコン（ＳｉＣ）、ヒ化ガリウム（ＧａＡｓ）、ヒ化インジウム（ＩｎＡｓ）、リン化インジウム（ＩｎＰ）のような化合物半導体を含み得る。
半導体基板１０１Ｂは、シリコン基板である。
しかし、半導体基板１０１Ｂがシリコン基板に限定されるものではない。
例えば、半導体基板１０１Ｂは、ゲルマニウム（Ｇｅ）のような他の半導体元素、又は炭化シリコン（ＳｉＣ）、ヒ化ガリウム（ＧａＡｓ）、ヒ化インジウム（ＩｎＡｓ）、リン化インジウム（ＩｎＰ）のような化合物半導体を含み得る。
【0054】
一方、半導体基板１０１Ｂは、内部に集積素子層を含む。
集積素子層は、複数のロジック素子を含む。
これにより、バッファチップ１００Ｂは、ロジックチップ又はコントロールチップとも言及される。
バッファチップ１００Ｂは、コアチップ１００Ｃの下部に配置され、コアチップ１００Ｃの信号を統合して外部に伝達し、かつ、外部からの信号及び電源をコアチップ１００Ｃに伝達する。
実施形態によって、バッファチップ１００Ｂは、バッファメモリ素子と一般メモリ素子とを含み得る。
配線層１３０Ｂは、半導体基板１０１Ｂの下部に配置され、内部に多層の配線を含む。
配線層１３０Ｂは、図１Ｃの半導体チップ１００の層間絶縁層１２０と多重配線層１３０とを含む構造にも対応する。
集積素子層は、複数のロジック素子を含む。
これにより、バッファチップ１００Ｂは、ロジックチップ又はコントロールチップとも言及される。
バッファチップ１００Ｂは、コアチップ１００Ｃの下部に配置され、コアチップ１００Ｃの信号を統合して外部に伝達し、かつ、外部からの信号及び電源をコアチップ１００Ｃに伝達する。
実施形態によって、バッファチップ１００Ｂは、バッファメモリ素子と一般メモリ素子とを含み得る。
配線層１３０Ｂは、半導体基板１０１Ｂの下部に配置され、内部に多層の配線を含む。
配線層１３０Ｂは、図１Ｃの半導体チップ１００の層間絶縁層１２０と多重配線層１３０とを含む構造にも対応する。
【0055】
貫通電極１６０Ｂは、半導体基板１０１Ｂを貫通する構造に配置される。
一方、半導体基板１０１Ｂがシリコンで形成されることにより、貫通電極１６０Ｂは、ＴＳＶとも言及される。
貫通電極１６０Ｂについてより具体的に説明すれば、本実施形態の半導体パッケージ１０００において、貫通電極１６０Ｂは、ビア・ミドル（Ｖｉａ－ｍｉｄｄｌｅ）構造を有する。
しかし、それに限定されず、貫通電極１６０Ｂは、ビア・ファースト（Ｖｉａ－ｆｉｒｓｔ）構造又はビア・ラスト（Ｖｉａ－ｌａｓｔ）構造を有することもできる。
ここで、ビア・ファースト構造は、集積素子層が形成される前に貫通電極が形成された構造を称し、ビア・ミドル構造は、集積素子層が形成された後、配線層が形成される前に貫通電極が形成された構造を称し、ビア・ラスト構造は、配線層が形成された後に貫通電極が形成された構造を称する。
本実施形態の半導体パッケージ１０００において、ビア・ミドル構造に起因して、貫通電極１６０Ｂは、集積素子層を含む半導体基板１０１Ｂを貫通して配線層１３０Ｂまで延長される。
一方、半導体基板１０１Ｂがシリコンで形成されることにより、貫通電極１６０Ｂは、ＴＳＶとも言及される。
貫通電極１６０Ｂについてより具体的に説明すれば、本実施形態の半導体パッケージ１０００において、貫通電極１６０Ｂは、ビア・ミドル（Ｖｉａ－ｍｉｄｄｌｅ）構造を有する。
しかし、それに限定されず、貫通電極１６０Ｂは、ビア・ファースト（Ｖｉａ－ｆｉｒｓｔ）構造又はビア・ラスト（Ｖｉａ－ｌａｓｔ）構造を有することもできる。
ここで、ビア・ファースト構造は、集積素子層が形成される前に貫通電極が形成された構造を称し、ビア・ミドル構造は、集積素子層が形成された後、配線層が形成される前に貫通電極が形成された構造を称し、ビア・ラスト構造は、配線層が形成された後に貫通電極が形成された構造を称する。
本実施形態の半導体パッケージ１０００において、ビア・ミドル構造に起因して、貫通電極１６０Ｂは、集積素子層を含む半導体基板１０１Ｂを貫通して配線層１３０Ｂまで延長される。
【0056】
貫通電極１６０Ｂの下面は、下部電極パッド１５０Ｂに接続され、上面は上部電極パッド１５５Ｂに接続される。
図８に示したように、貫通電極１６０Ｂの下面は、配線層１３０Ｂを介して下部電極パッド１５０Ｂに接続される。
一方、貫通電極１６０Ｂの上面は、上部電極パッド１５５Ｂに直接接続される。
一方、図に示していないが、半導体基板１０１Ｂの上面及び配線層１３０Ｂの下面上に保護層が形成され、下部電極パッド１５０Ｂと上部電極パッド１５５Ｂが保護層から露出される。
下部電極パッド１５０Ｂ上には、接続端子４００が配置され、上部電極パッド１５５Ｂ上には、コアチップ１００Ｃのバンプ１７０が配置される。
図８に示したように、貫通電極１６０Ｂの下面は、配線層１３０Ｂを介して下部電極パッド１５０Ｂに接続される。
一方、貫通電極１６０Ｂの上面は、上部電極パッド１５５Ｂに直接接続される。
一方、図に示していないが、半導体基板１０１Ｂの上面及び配線層１３０Ｂの下面上に保護層が形成され、下部電極パッド１５０Ｂと上部電極パッド１５５Ｂが保護層から露出される。
下部電極パッド１５０Ｂ上には、接続端子４００が配置され、上部電極パッド１５５Ｂ上には、コアチップ１００Ｃのバンプ１７０が配置される。
【0057】
接続端子４００は、下部電極パッド１５０Ｂ及び配線層１３０Ｂを介して貫通電極１６０Ｂに接続される。
接続端子４００は、導電性材質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｔｉｎ）、金（Ａｕ）、ソルダー（ｓｏｌｄｅｒ）などで形成され得る。
しかし、接続端子４００の材質がそれらに限定されるものではない。
一方、接続端子４００は、多重層又は単一層に形成可能である。
例えば、多重層に形成される場合には、接続端子４００は、銅ピラー（ｐｉｌｌａｒ）及びソルダーを含み得る。
単一層に形成される場合には、接続端子４００は、スズ・銀ソルダーや銅を含み得る。
接続端子４００は、導電性材質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｔｉｎ）、金（Ａｕ）、ソルダー（ｓｏｌｄｅｒ）などで形成され得る。
しかし、接続端子４００の材質がそれらに限定されるものではない。
一方、接続端子４００は、多重層又は単一層に形成可能である。
例えば、多重層に形成される場合には、接続端子４００は、銅ピラー（ｐｉｌｌａｒ）及びソルダーを含み得る。
単一層に形成される場合には、接続端子４００は、スズ・銀ソルダーや銅を含み得る。
【0058】
コアチップ１００Ｃは、バッファチップ１００Ｂ、又は下部に配置された他のコアチップ１００Ｃ上に、バンプ１７０と接着層２００を介して積層される。
コアチップ１００Ｃは、バッファチップ１００Ｂに相対的な概念である。
コアチップ１００Ｃは、集積素子層に複数のメモリ素子を含む。
例えば、メモリ素子は、ＤＲＡＭ、ＳＲＡＭのような揮発性メモリ素子、あるいはＰＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、又はＲＲＡＭのような不揮発性メモリ素子を含み得る。
したがって、コアチップ１００Ｃは、メモリチップである。
本実施形態の半導体パッケージ１０００において、コアチップ１００Ｃは、図１Ｃの半導体チップ１００である。
これにより、コアチップ１００Ｃにおいて、パッドメタル層１４０の中央部分１４０ｃ、すなわち、テストパッドＰｔの下部には、多重配線層１３０の配線１３１が配置されない。
すなわち、パッドメタル層１４０のテストパッドＰｔとオーバーラップされる多重配線層１３０の分離領域ＤＡには、配線１３１が配置されない。
一方、本実施形態の半導体パッケージ１０００において、コアチップ１００Ｃは、図１Ｃの半導体チップ１００の代わりに、図５Ａ～図７の半導体チップ（１００ａ～１００ｄ）の内のいずれか１つが配置されることも可能である。
コアチップ１００Ｃは、バッファチップ１００Ｂに相対的な概念である。
コアチップ１００Ｃは、集積素子層に複数のメモリ素子を含む。
例えば、メモリ素子は、ＤＲＡＭ、ＳＲＡＭのような揮発性メモリ素子、あるいはＰＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、又はＲＲＡＭのような不揮発性メモリ素子を含み得る。
したがって、コアチップ１００Ｃは、メモリチップである。
本実施形態の半導体パッケージ１０００において、コアチップ１００Ｃは、図１Ｃの半導体チップ１００である。
これにより、コアチップ１００Ｃにおいて、パッドメタル層１４０の中央部分１４０ｃ、すなわち、テストパッドＰｔの下部には、多重配線層１３０の配線１３１が配置されない。
すなわち、パッドメタル層１４０のテストパッドＰｔとオーバーラップされる多重配線層１３０の分離領域ＤＡには、配線１３１が配置されない。
一方、本実施形態の半導体パッケージ１０００において、コアチップ１００Ｃは、図１Ｃの半導体チップ１００の代わりに、図５Ａ～図７の半導体チップ（１００ａ～１００ｄ）の内のいずれか１つが配置されることも可能である。
【0059】
コアチップ１００Ｃは、半導体基板１０１、配線層１３０、下部電極パッド１５０、上部電極パッド１５５、貫通電極１６０、及びバンプ１７０を含む。
半導体基板１０１は、図１Ｃの半導体チップ１００の半導体基板１０１に該当し、集積素子層１１０を含む。
また、配線層１３０は、図１Ｃの半導体チップ１００の層間絶縁層１２０と多重配線層１３０とを含む。
貫通電極１６０は、バッファチップ１００Ｂの貫通電極１６０Ｂについて説明した通りである。
当該貫通電極１６０は、コアチップ１００Ｃの中心部分に第１方向（ｘ方向）又は第２方向（ｙ方向）に沿って複数の列に配置可能である。
下部電極パッド１５０及び上部電極パッド１５５は、バッファチップ１００Ｂの下部電極パッド１５０及び上部電極パッド１５５について説明した通りである。
一方、下部電極パッド１５０上には、バンプ１７０が配置されるので、図１Ｃの半導体チップ１００におけるバンプパッドに該当する。
これにより、下部電極パッド１５０は、バンプパッド領域ＢＰＡに配置される。
さらに、貫通電極１６０もバンプパッド領域ＢＰＡに配置される。
半導体基板１０１は、図１Ｃの半導体チップ１００の半導体基板１０１に該当し、集積素子層１１０を含む。
また、配線層１３０は、図１Ｃの半導体チップ１００の層間絶縁層１２０と多重配線層１３０とを含む。
貫通電極１６０は、バッファチップ１００Ｂの貫通電極１６０Ｂについて説明した通りである。
当該貫通電極１６０は、コアチップ１００Ｃの中心部分に第１方向（ｘ方向）又は第２方向（ｙ方向）に沿って複数の列に配置可能である。
下部電極パッド１５０及び上部電極パッド１５５は、バッファチップ１００Ｂの下部電極パッド１５０及び上部電極パッド１５５について説明した通りである。
一方、下部電極パッド１５０上には、バンプ１７０が配置されるので、図１Ｃの半導体チップ１００におけるバンプパッドに該当する。
これにより、下部電極パッド１５０は、バンプパッド領域ＢＰＡに配置される。
さらに、貫通電極１６０もバンプパッド領域ＢＰＡに配置される。
【0060】
本実施形態の半導体パッケージ１０００において、バッファチップ１００Ｂ上にコアチップ１００Ｃが８個積層される。
しかし、バッファチップ１００Ｂ上に積層されるコアチップ１００Ｃの個数が８個に限定されるものではない。
例えば、コアチップ１００Ｃは、バッファチップ１００Ｂ上に１個～７個、又は９個以上積層することも可能である。
本実施形態の半導体パッケージ１０００において、コアチップ１００Ｃは、ＤＲＡＭ素子を含むＨＢＭチップである。
これにより、本実施形態の半導体パッケージ１０００は、ＨＢＭパッケージである。
そのようなＨＢＭパッケージは、ウェーハ状態のバッファチップ１００Ｂそれぞれに対応する個々のＤＲＡＭチップ、すなわち、コアチップ１００Ｃを積層し、密封材３００で密封した後、ソーイング工程により個別化する方法によって製造される。
しかし、バッファチップ１００Ｂ上に積層されるコアチップ１００Ｃの個数が８個に限定されるものではない。
例えば、コアチップ１００Ｃは、バッファチップ１００Ｂ上に１個～７個、又は９個以上積層することも可能である。
本実施形態の半導体パッケージ１０００において、コアチップ１００Ｃは、ＤＲＡＭ素子を含むＨＢＭチップである。
これにより、本実施形態の半導体パッケージ１０００は、ＨＢＭパッケージである。
そのようなＨＢＭパッケージは、ウェーハ状態のバッファチップ１００Ｂそれぞれに対応する個々のＤＲＡＭチップ、すなわち、コアチップ１００Ｃを積層し、密封材３００で密封した後、ソーイング工程により個別化する方法によって製造される。
【0061】
密封材３００は、バッファチップ１００Ｂ上のコアチップ１００Ｃ、及び接着層２００を覆って密封する。
密封材３００は、コアチップ１００Ｃを密封し、コアチップ１００Ｃを外部の物理的かつ化学的損傷から保護する。
密封材３００は、例えば、ＥＭＣ（ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）で形成される。
しかし、密封材３００は、ＥＭＣに限定されず、多様な物質、例えば、エポキシ系物質、熱硬化性物質、熱可塑性物質、ＵＶ処理（ＵＶ ｃｕｒａｂｌｅ）物質などで形成可能である。
また、密封材３００は、レジンで形成されるが、フィラー（ｆｉｌｌｅｒ）を含んでもよい。
図８に示したように、密封材３００は、最上部に配置されたコアチップ１００Ｃの上面を覆う。
しかし、それに限定されず、密封材３００は、最上部のコアチップ１００Ｃの上面を覆わないことも可能である。
すなわち、最上部のコアチップ１００Ｃの上面が密封材３００から露出されることも可能である。
密封材３００は、コアチップ１００Ｃを密封し、コアチップ１００Ｃを外部の物理的かつ化学的損傷から保護する。
密封材３００は、例えば、ＥＭＣ（ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）で形成される。
しかし、密封材３００は、ＥＭＣに限定されず、多様な物質、例えば、エポキシ系物質、熱硬化性物質、熱可塑性物質、ＵＶ処理（ＵＶ ｃｕｒａｂｌｅ）物質などで形成可能である。
また、密封材３００は、レジンで形成されるが、フィラー（ｆｉｌｌｅｒ）を含んでもよい。
図８に示したように、密封材３００は、最上部に配置されたコアチップ１００Ｃの上面を覆う。
しかし、それに限定されず、密封材３００は、最上部のコアチップ１００Ｃの上面を覆わないことも可能である。
すなわち、最上部のコアチップ１００Ｃの上面が密封材３００から露出されることも可能である。
【0062】
図９Ａ及び図９Ｂは、本発明の一実施形態による半導体パッケージを含むシステムパッケージを示す斜視図及び断面図であって、図９Ｂは、図９ＡのＩＶ－ＩＶ’線に沿って切断した部分の概略構成を示す断面図であり、図９Ａにおいて、外部密封材は省略した。
図８を共に参照して説明し、図１Ａ～図８の説明部分で既に説明した内容は、簡単に説明するか、省略する。
図８を共に参照して説明し、図１Ａ～図８の説明部分で既に説明した内容は、簡単に説明するか、省略する。
【0063】
図９Ａ及び図９Ｂを参照すると、本実施形態の半導体パッケージを含むシステムパッケージ２０００（以下、簡単に「システムパッケージ」という）は、半導体パッケージ１０００、パッケージ基板１１００、シリコン（Ｓｉ）インターポーザ１２００、第１半導体チップ１３００、及び外部密封材１５００を含む。
半導体パッケージ１０００は、図９Ａに示したように、第１～第４半導体パッケージ（１０００－１～１０００－４）を含む。
第１～第４半導体パッケージ（１０００－１～１０００－４）は、第１半導体チップ１３００の両側に２つずつＳｉインターポーザ１２００上に配置される。
しかし、本実施形態のシステムパッケージ２０００において、半導体パッケージ１０００の個数が４個に限定されるものではない。
例えば、半導体パッケージ１０００は、Ｓｉインターポーザ１２００上に１個～３個、又は５個以上配置することも可能である。
半導体パッケージ１０００は、図９Ａに示したように、第１～第４半導体パッケージ（１０００－１～１０００－４）を含む。
第１～第４半導体パッケージ（１０００－１～１０００－４）は、第１半導体チップ１３００の両側に２つずつＳｉインターポーザ１２００上に配置される。
しかし、本実施形態のシステムパッケージ２０００において、半導体パッケージ１０００の個数が４個に限定されるものではない。
例えば、半導体パッケージ１０００は、Ｓｉインターポーザ１２００上に１個～３個、又は５個以上配置することも可能である。
【0064】
半導体パッケージ１０００は、例えば、図８の半導体パッケージ１０００である。
これにより、半導体パッケージ１０００は、例えば、ＨＢＭパッケージである。
より具体的には、半導体パッケージ１０００は、バッファチップ１００Ｂ、及びバッファチップ１００Ｂ上に複数のコアチップ１００Ｃを含み、バッファチップ１００Ｂとコアチップ１００Ｃとは、内部に貫通電極（１６０、１６０Ｂ）を含む。
バッファチップ１００Ｂとコアチップ１００Ｃについては、図８の半導体パッケージ１０００についての説明部分で説明した通りである。
図９Ｂに示していないが、バッファチップ１００Ｂとコアチップ１００Ｃとの間、及び隣接するコアチップ１００Ｃ間に、バンプ１７０と接着層２００とが配置される。
また、図９Ｂに示したように、コアチップ１００Ｃの内の最上部のコアチップ１００Ｃは、貫通電極１６０を含まない。
これにより、半導体パッケージ１０００は、例えば、ＨＢＭパッケージである。
より具体的には、半導体パッケージ１０００は、バッファチップ１００Ｂ、及びバッファチップ１００Ｂ上に複数のコアチップ１００Ｃを含み、バッファチップ１００Ｂとコアチップ１００Ｃとは、内部に貫通電極（１６０、１６０Ｂ）を含む。
バッファチップ１００Ｂとコアチップ１００Ｃについては、図８の半導体パッケージ１０００についての説明部分で説明した通りである。
図９Ｂに示していないが、バッファチップ１００Ｂとコアチップ１００Ｃとの間、及び隣接するコアチップ１００Ｃ間に、バンプ１７０と接着層２００とが配置される。
また、図９Ｂに示したように、コアチップ１００Ｃの内の最上部のコアチップ１００Ｃは、貫通電極１６０を含まない。
【0065】
半導体パッケージ１０００は、バッファチップ１００Ｂの下面上の接続端子４００を介して、Ｓｉインターポーザ１２００上に積層される。
バッファチップ１００Ｂ上のコアチップ１００Ｃは、内部密封材３００により密封される。
但し、図９Ｂに示したように、コアチップ１００Ｃの内の最上部のコアチップ１００Ｃの上面は、内部密封材３００により覆われない。
しかし、その他の実施形態において、最上部のコアチップ１００Ｃの上面が内部密封材３００により覆われることも可能である。
内部密封材３００は、図８の半導体パッケージ１０００において、密封材３００に該当する。
バッファチップ１００Ｂ上のコアチップ１００Ｃは、内部密封材３００により密封される。
但し、図９Ｂに示したように、コアチップ１００Ｃの内の最上部のコアチップ１００Ｃの上面は、内部密封材３００により覆われない。
しかし、その他の実施形態において、最上部のコアチップ１００Ｃの上面が内部密封材３００により覆われることも可能である。
内部密封材３００は、図８の半導体パッケージ１０００において、密封材３００に該当する。
【0066】
パッケージ基板１１００は、Ｓｉインターポーザ１２００、半導体パッケージ１０００、及び第１半導体チップ１３００などが実装される支持基板であって、内部に少なくとも１層の配線を含む。
配線が多重層に形成された場合に、他の層の配線は、垂直コンタクトを介して互いに接続される。
パッケージ基板１１００は、例えば、セラミック基板、ＰＣＢ、有機基板、インターポーザ基板などに基づいて形成される。
パッケージ基板１１００の下面上には、バンプ又はソルダーボールのような外部接続端子１１５０が配置される。
外部接続端子１１５０は、システムパッケージ２０００を外部のシステム基板やメインボードなどに実装させる機能を行う。
配線が多重層に形成された場合に、他の層の配線は、垂直コンタクトを介して互いに接続される。
パッケージ基板１１００は、例えば、セラミック基板、ＰＣＢ、有機基板、インターポーザ基板などに基づいて形成される。
パッケージ基板１１００の下面上には、バンプ又はソルダーボールのような外部接続端子１１５０が配置される。
外部接続端子１１５０は、システムパッケージ２０００を外部のシステム基板やメインボードなどに実装させる機能を行う。
【0067】
Ｓｉインターポーザ１２００は、基板１２０１、貫通電極１２１０、接続端子１２２０、及び配線層１２３０を含む。
第１半導体チップ１３００及び半導体パッケージ１０００は、Ｓｉインターポーザ１２００を媒介としてパッケージ基板１１００上に積層される。
Ｓｉインターポーザ１２００は、第１半導体チップ１３００及び半導体パッケージ１０００をパッケージ基板１１００に電気的に接続する。
Ｓｉインターポーザ１２００の基板１２０１は、例えば、シリコン基板でも形成される。
第１半導体チップ１３００及び半導体パッケージ１０００は、Ｓｉインターポーザ１２００を媒介としてパッケージ基板１１００上に積層される。
Ｓｉインターポーザ１２００は、第１半導体チップ１３００及び半導体パッケージ１０００をパッケージ基板１１００に電気的に接続する。
Ｓｉインターポーザ１２００の基板１２０１は、例えば、シリコン基板でも形成される。
【0068】
貫通電極１２１０は、基板１２０１を貫通して延長される。
基板１２０１がシリコン基板に基づくので、貫通電極１２１０は、ＴＳＶに該当する。
貫通電極１２１０は、配線層１２３０に延長され、配線層１２３０の配線と電気的に接続される。
実施形態によって、Ｓｉインターポーザ１２００は、内部に配線層のみを含み、貫通電極を含まない。
配線層１２３０は、基板１２０１の上面又は下面上に配置される。
例えば、配線層１２３０と貫通電極１２１０との位置関係は相対的である。
Ｓｉインターポーザ１２００の上部パッドは、配線層１２３０を介して貫通電極１２１０に接続される。
基板１２０１がシリコン基板に基づくので、貫通電極１２１０は、ＴＳＶに該当する。
貫通電極１２１０は、配線層１２３０に延長され、配線層１２３０の配線と電気的に接続される。
実施形態によって、Ｓｉインターポーザ１２００は、内部に配線層のみを含み、貫通電極を含まない。
配線層１２３０は、基板１２０１の上面又は下面上に配置される。
例えば、配線層１２３０と貫通電極１２１０との位置関係は相対的である。
Ｓｉインターポーザ１２００の上部パッドは、配線層１２３０を介して貫通電極１２１０に接続される。
【0069】
接続端子１２２０は、Ｓｉインターポーザ１２００の下面上に配置され、貫通電極１２１０と電気的に接続される。
Ｓｉインターポーザ１２００は、接続端子１２２０とアンダーフィル１２５０とを介してパッケージ基板１１００上に積層される。
接続端子１２２０は、貫通電極１２１０と配線層１２３０の配線とを介してＳｉインターポーザ１２００の上部パッドに接続される。
参考までに、Ｓｉインターポーザ１２００の上部パッドの内のパワーやグラウンドに利用される上部パッドは統合され、接続端子１２２０に共に接続される。
これにより、接続端子１２２０の個数は、上部パッドの個数よりも少ない。
Ｓｉインターポーザ１２００は、接続端子１２２０とアンダーフィル１２５０とを介してパッケージ基板１１００上に積層される。
接続端子１２２０は、貫通電極１２１０と配線層１２３０の配線とを介してＳｉインターポーザ１２００の上部パッドに接続される。
参考までに、Ｓｉインターポーザ１２００の上部パッドの内のパワーやグラウンドに利用される上部パッドは統合され、接続端子１２２０に共に接続される。
これにより、接続端子１２２０の個数は、上部パッドの個数よりも少ない。
【0070】
本実施形態のシステムパッケージ２０００において、Ｓｉインターポーザ１２００は、第１半導体チップ１３００と半導体パッケージ１０００との間で電気信号を変換するか、あるいは電気信号を伝達するための目的にも使用される。
これにより、Ｓｉインターポーザ１２００は、能動素子や受動素子などの素子を含まない。
一方、Ｓｉインターポーザ１２００とパッケージ基板１１００との間、及び接続端子１２２０間にアンダーフィル１２５０が充填される。
他の実施形態において、アンダーフィル１２５０は、接着フィルムのような接着層に代替することも可能である。
また、パッケージ基板１１００上にＭＵＦ（Ｍｏｌｄｅｄ ＵｎｄｅｒＦｉｌｌ）工程が行われる場合、アンダーフィル１２５０が省略可能である。
これにより、Ｓｉインターポーザ１２００は、能動素子や受動素子などの素子を含まない。
一方、Ｓｉインターポーザ１２００とパッケージ基板１１００との間、及び接続端子１２２０間にアンダーフィル１２５０が充填される。
他の実施形態において、アンダーフィル１２５０は、接着フィルムのような接着層に代替することも可能である。
また、パッケージ基板１１００上にＭＵＦ（Ｍｏｌｄｅｄ ＵｎｄｅｒＦｉｌｌ）工程が行われる場合、アンダーフィル１２５０が省略可能である。
【0071】
第１半導体チップ１３００は、Ｓｉインターポーザ１２００の中央部分に配置される。
第１半導体チップ１３００は、ロジックチップである。
これにより、第１半導体チップ１３００は、内部に複数のロジック素子を含む。
ロジック素子は、例えば、ＡＮＤ素子、ＮＡＮＤ素子、ＯＲ素子、ＮＯＲ素子、ＸＯＲ素子、ＸＮＯＲ素子、ＩＮＶ素子、ＡＤＤ素子、ＤＬＹ素子、ＦＩＬ素子、ＭＸＴ／ＭＸＩＴ素子、ＯＡＩ素子、ＡＯ素子、ＡＯＩ素子、Ｄフリップフロップ素子、リセットフリップフロップ素子、マスター・スレーブフリップフロップ素子、ラッチ素子、カウンタ、、又はバッファ素子を含み得る。
第１半導体チップ１３００は、ロジックチップである。
これにより、第１半導体チップ１３００は、内部に複数のロジック素子を含む。
ロジック素子は、例えば、ＡＮＤ素子、ＮＡＮＤ素子、ＯＲ素子、ＮＯＲ素子、ＸＯＲ素子、ＸＮＯＲ素子、ＩＮＶ素子、ＡＤＤ素子、ＤＬＹ素子、ＦＩＬ素子、ＭＸＴ／ＭＸＩＴ素子、ＯＡＩ素子、ＡＯ素子、ＡＯＩ素子、Ｄフリップフロップ素子、リセットフリップフロップ素子、マスター・スレーブフリップフロップ素子、ラッチ素子、カウンタ、、又はバッファ素子を含み得る。
【0072】
ロジック素子は、アナログ信号処理、Ａ／Ｄ変換（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｓｉｏｎ）、制御などの多様な信号処理を実行する。
第１半導体チップ１３００は、その機能によって、ＧＰＵチップ、ＣＰＵチップ、ＳＯＧ（Ｓｙｓｔｅｍ Ｏｎ Ｇｌａｓｓ）チップ、ＭＰＵチップ、ＡＰチップ、又はコントロールチップなどとも言及される。
外部密封材１５００は、Ｓｉインターポーザ１２００上に第１半導体チップ１３００と半導体パッケージ１０００とを覆って密封する。
図９Ｂに示したように、外部密封材１５００は、第１半導体チップ１３００と半導体パッケージ１０００との上面を覆わない。
しかし、その他の実施形態において、外部密封材１５００は、第１半導体チップ１３００と半導体パッケージ１０００の内の少なくとも１つの上面を覆うこともできる。
一方、図に示していないが、本実施形態のシステムパッケージ２０００は、パッケージ基板１１００上にＳｉインターポーザ１２００と外部密封材１５００とを覆って密封する第２外部密封材をさらに含むこともできる。
第１半導体チップ１３００は、その機能によって、ＧＰＵチップ、ＣＰＵチップ、ＳＯＧ（Ｓｙｓｔｅｍ Ｏｎ Ｇｌａｓｓ）チップ、ＭＰＵチップ、ＡＰチップ、又はコントロールチップなどとも言及される。
外部密封材１５００は、Ｓｉインターポーザ１２００上に第１半導体チップ１３００と半導体パッケージ１０００とを覆って密封する。
図９Ｂに示したように、外部密封材１５００は、第１半導体チップ１３００と半導体パッケージ１０００との上面を覆わない。
しかし、その他の実施形態において、外部密封材１５００は、第１半導体チップ１３００と半導体パッケージ１０００の内の少なくとも１つの上面を覆うこともできる。
一方、図に示していないが、本実施形態のシステムパッケージ２０００は、パッケージ基板１１００上にＳｉインターポーザ１２００と外部密封材１５００とを覆って密封する第２外部密封材をさらに含むこともできる。
【0073】
参考までに、本実施形態のようなシステムパッケージ２０００の構造を、２．５Ｄパッケージ構造と称するが、２．５Ｄパッケージ構造は、全ての半導体チップが共に積層され、Ｓｉインターポーザがない３Ｄパッケージ構造に対する相対的な概念である。
２．５Ｄパッケージ構造と３Ｄパッケージ構造の両方は、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）構造に含まれる。
２．５Ｄパッケージ構造と３Ｄパッケージ構造の両方は、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）構造に含まれる。
【0074】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0075】
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ 半導体チップ
１００Ｂ バッファチップ
１００Ｃ コアチップ
１０１、１０１Ｂ 半導体基板
１１０ 集積素子層
１２０ 層間絶縁層
１２１～１２７ 第１～第７層間絶縁層
１３０、１３０Ｂ、１２３０ 配線層
１３１、１３１ａ 配線
１３１－６ 第６層の配線
１３１ｔ トップ層
１３１ｂ ボディ
１３３、１４５ ビアコンタクト
１４０、１４０ａ、１４０ｂ、 パッドメタル層
１４０ｃ 中央部分
１４０ｏ 外郭部分
１４１ バリヤー層
１５０、１５０Ｂ 下部電極パッド
１５５、１５５Ｂ 上部電極パッド
１６０、１６０Ｂ、１２１０ 貫通電極
１７０ バンプ
２００ 接着層
３００ 密封材
４００、１２２０ 接続端子
１０００ 半導体パッケージ
１１００ パッケージ基板
１１５０ 外部接続端子
１２００ Ｓｉインターポーザ
１２０１ 基板
１２５０ アンダーフィル
１３００ 第１半導体チップ
１５００ 外部密封材
２０００ システムパッケージ
１００Ｂ バッファチップ
１００Ｃ コアチップ
１０１、１０１Ｂ 半導体基板
１１０ 集積素子層
１２０ 層間絶縁層
１２１～１２７ 第１～第７層間絶縁層
１３０、１３０Ｂ、１２３０ 配線層
１３１、１３１ａ 配線
１３１－６ 第６層の配線
１３１ｔ トップ層
１３１ｂ ボディ
１３３、１４５ ビアコンタクト
１４０、１４０ａ、１４０ｂ、 パッドメタル層
１４０ｃ 中央部分
１４０ｏ 外郭部分
１４１ バリヤー層
１５０、１５０Ｂ 下部電極パッド
１５５、１５５Ｂ 上部電極パッド
１６０、１６０Ｂ、１２１０ 貫通電極
１７０ バンプ
２００ 接着層
３００ 密封材
４００、１２２０ 接続端子
１０００ 半導体パッケージ
１１００ パッケージ基板
１１５０ 外部接続端子
１２００ Ｓｉインターポーザ
１２０１ 基板
１２５０ アンダーフィル
１３００ 第１半導体チップ
１５００ 外部密封材
２０００ システムパッケージ
【図1A】
【図1B】
【図1C】
【図1D】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9A】
【図9B】