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特開2024-35145ＩＭＣ回路、ＩＭＣ回路を含むニューラルネットワーク装置、及びＩＭＣ回路の動作方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024035145
(43)【公開日】2024-03-13
(54)【発明の名称】ＩＭＣ回路、ＩＭＣ回路を含むニューラルネットワーク装置、及びＩＭＣ回路の動作方法
(51)【国際特許分類】
G06N 3/063 20230101AFI20240306BHJP
【ＦＩ】
G06N3/063
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023137663
(22)【出願日】2023-08-28
(31)【優先権主張番号】10-2022-0109261
(32)【優先日】2022-08-30
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】18/351,039
(32)【優先日】2023-07-12
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】10-2023-0093290
(32)【優先日】2023-07-18
(33)【優先権主張国・地域又は機関】KR
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＦＲＡＭ
２．ＭＥＭＯＲＹ ＳＴＩＣＫ
３．ブルートゥース
４．ＢＬＵＥＴＯＯＴＨ
５．ＺＩＧＢＥＥ
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】尹 石柱
(72)【発明者】
【氏名】李 宰赫
(72)【発明者】
【氏名】鄭 丞哲
(72)【発明者】
【氏名】權 純完
(72)【発明者】
【氏名】明 成▲みん▼
(72)【発明者】
【氏名】尹 大健
(72)【発明者】
【氏名】昌 東眞
(57)【要約】
【課題】インメモリコンピューティング（ＩＭＣ）を含む装置及び方法が提供される。
【解決手段】インメモリコンピューティング（ＩＭＣ）回路は、インメモリコンピューティング（ＩＭＣ）回路はそれぞれのビットセルを含むメモリバンクを含む静的ランダムアクセスメモリ（ＳＲＡＭ）ビットセル回路を含み、各メモリバンクに対して静的ランダムアクセスメモリの同じワードラインにグループ化されるビットセル、それぞれのビットセルに対応する演算結果に対応する信号を出力するように構成された演算子、及び複数のメモリバンク間でＭＡＣ（Ｍｕｌｔｉ－ＡＣＣＵＭＵＬＡＴＥ）演算のために対象メモリバンクに属するそれぞれのビットセルに対応する演算結果を加算器に送信するよう構成されたゲート論理回路を含む。
【選択図】図２Ａ
【解決手段】インメモリコンピューティング（ＩＭＣ）回路は、インメモリコンピューティング（ＩＭＣ）回路はそれぞれのビットセルを含むメモリバンクを含む静的ランダムアクセスメモリ（ＳＲＡＭ）ビットセル回路を含み、各メモリバンクに対して静的ランダムアクセスメモリの同じワードラインにグループ化されるビットセル、それぞれのビットセルに対応する演算結果に対応する信号を出力するように構成された演算子、及び複数のメモリバンク間でＭＡＣ（Ｍｕｌｔｉ－ＡＣＣＵＭＵＬＡＴＥ）演算のために対象メモリバンクに属するそれぞれのビットセルに対応する演算結果を加算器に送信するよう構成されたゲート論理回路を含む。
【選択図】図２Ａ
【特許請求の範囲】
【請求項1】
イン・メモリコンピューティング回路であって、
複数のメモリバンクと、
前記メモリバンクそれぞれの論理演算結果を受信する論理ゲートと、
を含み、
前記メモリバンクそれぞれは、
加重値を格納するビットセルと、
入力値を受信する演算器と、
を含み、
前記演算器は前記ビットセルに接続され、前記入力値を受信した前記演算器が前記入力値と前記加重値との間の論理演算結果を出力する、イン・メモリコンピューティング回路。
複数のメモリバンクと、
前記メモリバンクそれぞれの論理演算結果を受信する論理ゲートと、
を含み、
前記メモリバンクそれぞれは、
加重値を格納するビットセルと、
入力値を受信する演算器と、
を含み、
前記演算器は前記ビットセルに接続され、前記入力値を受信した前記演算器が前記入力値と前記加重値との間の論理演算結果を出力する、イン・メモリコンピューティング回路。
【請求項2】
前記メモリバンクそれぞれの論理演算結果は、前記入力値と前記加重値に対するＮＡＮＤ演算値である、請求項１に記載のイン・メモリコンピューティング回路。
【請求項3】
前記論理ゲートはＮＡＮＤゲートである、請求項１に記載のイン・メモリコンピューティング回路。
【請求項4】
前記論理ゲートは、前記メモリバンクのうち選択された１つのメモリバンクの入力値と加重値との間の乗算結果を出力する、請求項１に記載のイン・メモリコンピューティング回路。
【請求項5】
前記メモリバンクのうち選択されていないメモリバンクそれぞれは０の入力値を受信する、請求項４に記載のイン・メモリコンピューティング回路。
【請求項6】
前記論理ゲートに接続された加算器をさらに含む、請求項１に記載のイン・メモリコンピューティング回路。
【請求項7】
前記演算器は、ビットワイズ積演算の結果に該当する信号を出力する複数のトランジスタを含む、請求項１に記載のイン・メモリコンピューティング回路。
【請求項8】
前記演算器は、
第１トランジスタ及び第２トランジスタを含む２つのトランジスタ２Ｔ回路を含み、
前記入力値は、前記第１トランジスタの第１ゲート端子及び前記第２トランジスタの第２ゲート端子に印加され、
前記第１ゲート端子を経た前記第１トランジスタの出力値は、前記第２ゲート端子を経た前記第２トランジスタの出力値と接続されることによって前記論理演算結果を出力する、請求項１に記載のイン・メモリコンピューティング回路。
第１トランジスタ及び第２トランジスタを含む２つのトランジスタ２Ｔ回路を含み、
前記入力値は、前記第１トランジスタの第１ゲート端子及び前記第２トランジスタの第２ゲート端子に印加され、
前記第１ゲート端子を経た前記第１トランジスタの出力値は、前記第２ゲート端子を経た前記第２トランジスタの出力値と接続されることによって前記論理演算結果を出力する、請求項１に記載のイン・メモリコンピューティング回路。
【請求項9】
前記ビットセルに格納された前記加重値に基づいた値が前記第１トランジスタのドレイン端子に印加され、
前記第１トランジスタのソース端子は、前記第２トランジスタのドレイン端子を介して前記論理ゲートの入力端子に接続される、請求項８に記載のイン・メモリコンピューティング回路。
前記第１トランジスタのソース端子は、前記第２トランジスタのドレイン端子を介して前記論理ゲートの入力端子に接続される、請求項８に記載のイン・メモリコンピューティング回路。
【請求項10】
前記第１トランジスタはＮＭＯＳトランジスタを含み、
前記第２トランジスタはＰＭＯＳトランジスタを含む、請求項８に記載のイン・メモリコンピューティング回路。
前記第２トランジスタはＰＭＯＳトランジスタを含む、請求項８に記載のイン・メモリコンピューティング回路。
【請求項11】
前記演算器は、
トランスミッションゲート及び第３トランジスタを含む３つのトランジスタ３Ｔ回路を含み、
前記入力値は、前記トランスミッションゲートのイネーブル端子及び前記第３トランジスタの第３ゲート端子に印加され、
前記トランスミッションゲートの出力値と前記第３ゲート端子を経た前記第３トランジスタの出力値それぞれは、前記論理ゲートの入力に接続されて前記論理演算結果が出力される、請求項１に記載のイン・メモリコンピューティング回路。
トランスミッションゲート及び第３トランジスタを含む３つのトランジスタ３Ｔ回路を含み、
前記入力値は、前記トランスミッションゲートのイネーブル端子及び前記第３トランジスタの第３ゲート端子に印加され、
前記トランスミッションゲートの出力値と前記第３ゲート端子を経た前記第３トランジスタの出力値それぞれは、前記論理ゲートの入力に接続されて前記論理演算結果が出力される、請求項１に記載のイン・メモリコンピューティング回路。
【請求項12】
前記論理ゲートは、前記入力値が前記演算器に印加されるか否かに応じて、前記ビットセルに該当する前記論理演算結果を前記加算器に伝達する、請求項６に記載のイン・メモリコンピューティング回路。
【請求項13】
前記イン・メモリコンピューティング回路は、モバイルデバイス、モバイル・コンピューティングデバイス、モバイルフォン、スマートフォン、個人用デジタルアシスタント、固定ロケーション端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、ラップトップコンピュータ、サーバ、ミュージックプレーヤー、ビデオプレーヤー、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、ナビゲーションデバイス、ＧＰＳ装置、テレビ、チューナー、自動車、車両部品、航空電子システム、ドローン、マルチコプター及び医療機器から構成されたグループから選択された少なくとも１つのデバイスに統合される、請求項１～１２のうちの何れか一項に記載のイン・メモリコンピューティング回路。
【請求項14】
イン・メモリコンピューティング回路を含むニューラルネットワーク装置であって、
イン・メモリコンピューティング回路を含むアレイ回路と、
クロック信号により、前記ニューラルネットワーク装置の入力信号に該当する第２値を前記イン・メモリコンピューティング回路のそれぞれに入力し、前記イン・メモリコンピューティング回路を制御するコントローラと、
を含み、
前記イン・メモリコンピューティング回路それぞれは、複数のメモリバンクを含み、
前記メモリバンクそれぞれは、加重値を格納するビットセルと入力値を受信する演算器と、
前記メモリバンクそれぞれの論理演算結果を受信する論理ゲートと、
を含み、
前記演算器は前記ビットセルに接続され、前記入力値を受信した前記演算器が前記入力値と前記加重値との間の論理演算結果を出力する、ニューラルネットワーク装置。
イン・メモリコンピューティング回路を含むアレイ回路と、
クロック信号により、前記ニューラルネットワーク装置の入力信号に該当する第２値を前記イン・メモリコンピューティング回路のそれぞれに入力し、前記イン・メモリコンピューティング回路を制御するコントローラと、
を含み、
前記イン・メモリコンピューティング回路それぞれは、複数のメモリバンクを含み、
前記メモリバンクそれぞれは、加重値を格納するビットセルと入力値を受信する演算器と、
前記メモリバンクそれぞれの論理演算結果を受信する論理ゲートと、
を含み、
前記演算器は前記ビットセルに接続され、前記入力値を受信した前記演算器が前記入力値と前記加重値との間の論理演算結果を出力する、ニューラルネットワーク装置。
【請求項15】
前記メモリバンクそれぞれの論理演算結果は、前記入力値と前記加重値に対するＮＡＮＤ演算値である、請求項１４に記載のニューラルネットワーク装置。
【請求項16】
前記論理ゲートはＮＡＮＤゲートである、請求項１４に記載のニューラルネットワーク装置。
【請求項17】
前記コントローラは、
前記入力値を含む入力フィーチャーマップを格納するＩＦＭ（ｉｎｐｕｔ ｆｅａｔｕｒｅ ｍａｐ）バッファと、
前記入力値が複数のＩＭＣ回路に印加されるか否かを制御する制御回路と、
前記加重値を読み出すＲＷ（ｒｅａｄ ｗｒｉｔｅ）回路と、
のうち少なくとも１つを含む、請求項１４～１６のうちの何れか一項に記載のニューラルネットワーク装置。
前記入力値を含む入力フィーチャーマップを格納するＩＦＭ（ｉｎｐｕｔ ｆｅａｔｕｒｅ ｍａｐ）バッファと、
前記入力値が複数のＩＭＣ回路に印加されるか否かを制御する制御回路と、
前記加重値を読み出すＲＷ（ｒｅａｄ ｗｒｉｔｅ）回路と、
のうち少なくとも１つを含む、請求項１４～１６のうちの何れか一項に記載のニューラルネットワーク装置。
【請求項18】
イン・メモリコンピューティング装置であって、
それぞれのビットセルユニットをそれぞれ含むメモリバンクと、
前記それぞれのビットセルユニットの演算器の出力を受信する論理ゲートと、
ＭＡＣ演算の少なくとも一部を行うために前記論理ゲートの出力を受信する加算器と、
を含み、
前記それぞれのビットセルユニットは、ビットセル及び演算器を含み、ビットセルのうちいずれも同じ演算器を共有しない、イン・メモリコンピューティング装置。
それぞれのビットセルユニットをそれぞれ含むメモリバンクと、
前記それぞれのビットセルユニットの演算器の出力を受信する論理ゲートと、
ＭＡＣ演算の少なくとも一部を行うために前記論理ゲートの出力を受信する加算器と、
を含み、
前記それぞれのビットセルユニットは、ビットセル及び演算器を含み、ビットセルのうちいずれも同じ演算器を共有しない、イン・メモリコンピューティング装置。
【請求項19】
前記それぞれのビットセルユニットの出力は前記論理ゲートに接続され、
前記ビットセルそれぞれはそれぞれの格納された値を格納し、
前記ビットセルユニットは、前記ビットセルユニットにそれぞれの入力値を提供するそれぞれの入力ラインに接続され、
前記イン・メモリコンピューティング装置は、前記ビットセルユニットに提供される入力値が、前記ビットセルユニットのいずれか１つが該当演算器によって前記格納された値に対して実行される演算の対象になるよう選択する、請求項１８に記載のイン・メモリコンピューティング装置。
前記ビットセルそれぞれはそれぞれの格納された値を格納し、
前記ビットセルユニットは、前記ビットセルユニットにそれぞれの入力値を提供するそれぞれの入力ラインに接続され、
前記イン・メモリコンピューティング装置は、前記ビットセルユニットに提供される入力値が、前記ビットセルユニットのいずれか１つが該当演算器によって前記格納された値に対して実行される演算の対象になるよう選択する、請求項１８に記載のイン・メモリコンピューティング装置。
【請求項20】
前記演算の対象でない前記ビットセルユニットの前記格納された値は、前記論理ゲートの出力に影響を与えない、請求項１９に記載のイン・メモリコンピューティング装置。
【発明の詳細な説明】
【技術分野】
【0001】
以下の実施形態は、ＩＭＣ（ＩＮ ＭＥＭＯＲＹ ＣＯＭＰＵＴＩＮＧ）回路、ＩＭＣ回路を含むニューラルネットワーク装置、及びＩＭＣ回路の動作方法に関する。
【背景技術】
【0002】
多くの応用分野において、例えば、正確度、速度、及び／又はエネルギー効率性のような高性能を提供するために、マシーンラーニング（ｍａｃｈｉｎｅ ｌｅａｒｎｉｎｇ）及び／又はディープラーニング（ｄｅｅｐ ｌｅａｒｎｉｎｇ）により学習された様々な形態の神経網（ｎｅｕｒａｌ ｎｅｔｗｏｒｋ；ＮＮ）が使用されることができる。神経網の機械学習を可能にするアルゴリズムは演算量が極めて多いが、例えば、２つのベクトルの内積を計算し、その値を累積合算するＭＡＣ（Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ ａｎｄ Ａｃｃｕｍｕｌａｔｉｏｎ）演算のような複雑でない演算処理により行われる。ＭＡＣ演算のような複雑でない演算は、イン・メモリコンピューティングを介して実現されることができる。
【発明の概要】
【発明が解決しようとする課題】
【0003】
一実施形態によれば、ＳＲＡＭビットセルを複数のメモリバンクから構成することによって演算器を制御する制御ライン数を減らし、イン・メモリコンピューティング（ＩＭＣ）回路の実現面積を減少させ、これによりイン・メモリコンピューティング（ＩＭＣ）回路の面積効率を向上させることにある。
【0004】
一実施形態によれば、ＳＲＡＭのビットセルを複数のメモリバンクに対応するように構成し、小さい個数（例えば、２つ又は３つ）のトランジスタから構成された演算器及びゲートロジック回路により、複数のメモリバンクのうち対象メモリバンクに対応する演算結果が加算器に伝達することによって、インメモリコンピューティング（ＩＭＣ）回路の制御ライン数を低減し低電圧の書き込み動作を可能にすることにある。
【0005】
一実施形態によれば、演算器によって積演算のためのトランジスタの個数を減らすことで、イン・メモリコンピューティング（ＩＭＣ）回路を構成する全体トランジスタの個数を低減することにある。
【課題を解決するための手段】
【0006】
一実施形態によれば、イン・メモリコンピューティング（Ｉｎ－Ｍｅｍｏｒｙ Ｃｏｍｐｕｔｉｎｇ）回路は、複数のメモリバンクと、前記メモリバンクそれぞれの論理演算結果を受信する論理ゲートとを含み、前記メモリバンクそれぞれは、加重値を格納するビットセルと、入力値を受信する演算器とを含み、前記演算器は前記ビットセルに接続され、前記入力値を受信した前記演算器が前記入力値と前記加重値との間の論理演算結果を出力する。
【0007】
前記メモリバンクそれぞれの論理演算結果は前記入力値と前記加重値に対するＮＡＮＤ演算値であってもよい。
【0008】
前記論理ゲートはＮＡＮＤゲートであってもよい。
【0009】
前記論理ゲートは、前記メモリバンクのうち選択された１つのメモリバンクの入力値と加重値との間の乗算結果を出力することができる。
【0010】
前記メモリバンクのうち選択されていないメモリバンクそれぞれは０の入力値を受信することができる。
【0011】
前記イン・メモリコンピューティング回路 前記論理ゲートに接続された加算器をさらに含むことができる。
【0012】
前記演算器は、ビットワイズ積演算の結果に該当する信号を出力する複数のトランジスタを含むことができる。
【0013】
前記演算器は、第１トランジスタ及び第２トランジスタを含む２つのトランジスタ２Ｔ回路を含み、前記入力値は、前記第１トランジスタの第１ゲート端子及び前記第２トランジスタの第２ゲート端子に印加され、前記第１ゲート端子を経た前記第１トランジスタの出力値は、前記第２ゲート端子を経た前記第２トランジスタの出力値と接続されることによって前記論理演算結果を出力することができる。
【0014】
前記ビットセルに格納された前記加重値に基づいた値が前記第１トランジスタのドレイン端子に印加され、前記第１トランジスタのソース端子は、前記第２トランジスタのドレイン端子を介して前記論理ゲートの入力端子に接続されることができる。
【0015】
前記第１トランジスタはＮＭＯＳトランジスタを含み、前記第２トランジスタはＰＭＯＳトランジスタを含むことができる。
【0016】
前記演算器は、トランスミッションゲート及び第３トランジスタを含む３つのトランジスタ３Ｔ回路を含み、前記入力値は、前記トランスミッションゲートのイネーブル端子及び前記第３トランジスタの第３ゲート端子に印加され、前記トランスミッションゲートの出力値と前記第３ゲート端子を経た前記第３トランジスタの出力値それぞれは、前記論理ゲートの入力に接続されて前記論理演算結果が出力されることができる。
【0017】
前記論理ゲートは、前記入力値が前記演算器に印加されるか否かに応じて、前記ビットセルに該当する前記論理演算結果を前記加算器に伝達することができる。
【0018】
前記イン・メモリコンピューティング回路は、モバイルデバイス、モバイル・コンピューティングデバイス、モバイルフォン、スマートフォン、個人用デジタルアシスタント、固定ロケーション端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、ラップトップコンピュータ、サーバ、ミュージックプレーヤー、ビデオプレーヤー、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、ナビゲーションデバイス、ＧＰＳ装置、テレビ、チューナー、自動車、車両部品、航空電子システム、ドローン、マルチコプター及び医療機器から構成されたグループから選択された少なくとも１つのデバイスに統合されることができる。
【0019】
一実施形態によると、イン・メモリコンピューティング回路を含むニューラルネットワーク装置は、イン・メモリコンピューティング回路を含むアレイ回路と、クロック信号により、前記ニューラルネットワーク装置の入力信号に該当する第２値を前記イン・メモリコンピューティング回路のそれぞれに入力し、前記イン・メモリコンピューティング回路を制御するコントローラとを含み、前記イン・メモリコンピューティング回路それぞれは、複数のメモリバンクを含み、前記メモリバンクそれぞれは、加重値を格納するビットセルと入力値を受信する演算器と、前記メモリバンクそれぞれの前記論理演算結果を受信する論理ゲートとを含み、前記演算器は前記ビットセルに接続され、前記入力値を受信した前記演算器が前記入力値と前記加重値との間の論理演算結果を出力する。
【0020】
前記メモリバンクそれぞれの論理演算結果は前記入力値と前記加重値に対するＮＡＮＤ演算値であってもよい。
【0021】
前記論理ゲートはＮＡＮＤゲートであってもよい。
【0022】
前記コントローラは、前記入力値を含む入力フィーチャーマップを格納するＩＦＭ（ｉｎｐｕｔ ｆｅａｔｕｒｅ ｍａｐ）バッファと、前記入力値が前記複数のＩＭＣ回路に印加されるか否かを制御する制御回路と、前記加重値を読み出すＲＷ（ｒｅａｄ ｗｒｉｔｅ）回路のうち少なくとも１つを含むことができる。
【0023】
一実施形態によると、イン・メモリコンピューティング装置は、それぞれのビットセルユニットをそれぞれ含むメモリバンクと、前記それぞれのビットセルユニットの演算器の出力を受信する論理ゲートと、ＭＡＣ演算の少なくとも一部を行うために前記論理ゲートの出力を受信する加算器とを含み、前記それぞれのビットセルユニットは、ビットセル及び演算器を含み、ビットセルのうちいずれも同じ演算器を共有しない。
【0024】
前記それぞれのビットセルユニットの出力は前記論理ゲートに接続され、前記ビットセルそれぞれはそれぞれの格納された値を格納し、前記ビットセルユニットは、前記ビットセルユニットにそれぞれの入力値を提供するそれぞれの入力ラインに接続され、前記イン・メモリコンピューティング装置は、前記ビットセルユニットに提供される入力値が、前記ビットセルユニットのいずれか１つが該当演算器によって前記格納された値に対して実行される演算の対象になるよう選択することができる。
【0025】
前記演算の対象でない前記ビットセルユニットの前記格納された値は、前記論理ゲートの出力に影響を与えない。
【発明の効果】
【0026】
一態様によれば、ＳＲＡＭビットセルを複数のメモリバンクから構成することによって、演算器を制御する制御ライン数を減らし、イン・メモリコンピューティング（ＩＭＣ）回路の実現面積を減少させ、これによりイン・メモリコンピューティング（ＩＭＣ）回路の面積効率を向上させることができる。
【0027】
一態様によれば、ＳＲＡＭのビットセルを複数のメモリバンクに対応するように構成し、小さい個数（例えば、２つ又は３つ）のトランジスタから構成された演算器及びゲートロジック回路により、複数のメモリバンクのうち対象メモリバンクに対応する演算結果が加算器に伝達されるようにすることで、インメモリコンピューティング（ＩＭＣ）回路の制御ライン数を低減し低電圧の書き込み動作を可能にする。
【0028】
一態様によれば、演算器によって積演算のためのトランジスタの個数を減らすことで、イン・メモリコンピューティング（ＩＭＣ）回路を構成する全体トランジスタの個数を低減することができる。
【図面の簡単な説明】
【0029】
【図1】一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路で動作が実行されることができるニューラルネットワークの一例示を示す図である。
【図2A】一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路構造を示す図である。
【図2B】一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路構造を示す図である。
【図2C】一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路構造を示す図である。
【図2D】一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路構造を示す図である。
【図3】一実施形態により４個のメモリバンクを含むイン・メモリコンピューティング（ＩＭＣ）回路の動作を説明するための図である。
【図4】一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路のブロック図である。
【図5A】一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路の演算器が２つのトランジスタから構成された場合の動作を説明するための図である。
【図5B】一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路の演算器が２つのトランジスタから構成された場合の動作を説明するための図である。
【図6A】一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路がメモリバンクを選択する方法を説明するための図である。
【図6B】一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路がメモリバンクを選択する方法を説明するための図である。
【図7】一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路の演算器が３つのトランジスタから構成された場合の動作を説明するための図である。
【図8】他の実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路の演算器が３つのトランジスタから構成された場合の動作を説明するための図である。
【図9】一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路を含むニューラルネットワーク装置のブロック図である。
【図10】一実施形態に係るニューラルネットワーク装置を含む電子システムのブロック図である。
【図11】一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路の動作方法を示したフローチャートである。
【発明を実施するための形態】
【0030】
実施形態に対する特定な構造的又は機能的な説明は単なる例示のための目的として開示されたものであって、様々な形態に変更されることができる。したがって、実施形態は特定な開示形態に限定されるものではなく、本明細書の範囲は技術的な思想に含まれる変更、均等物ないし代替物を含む。
【0031】
第１又は第２などの用語を複数の構成要素を説明するために用いることがあるが、このような用語は１つの構成要素を他の構成要素から区別する目的としてのみ解釈されなければならない。例えば、第１構成要素は第２構成要素と命名することができ、同様に、第２構成要素は第１構成要素にも命名することができる。
【0032】
いずれかの構成要素が他の構成要素に「連結」されているか「接続」されていると言及されたときには、その他の構成要素に直接的に連結されているか又は接続されているが、中間に他の構成要素が存在し得るものと理解されなければならない。
【0033】
単数の表現は、文脈上、明白に異なる意味をもたない限り複数の表現を含む。本明細書において、「含む」又は「有する」等の用語は、明細書上に記載した特徴、数字、ステップ、動作、構成要素、部品又はこれらを組み合わせたものが存在することを示すものであって、１つ又はそれ以上の他の特徴や数字、ステップ、動作、構成要素、部品、又はこれを組み合わせたものなどの存在又は付加の可能性を予め排除しないものとして理解しなければならない。
【0034】
異なるように定義さがれない限り、技術的又は科学的な用語を含んで、ここで用いる全ての用語は、本実施形態が属する技術分野で通常の知識を有する者によって一般的に理解されるものと同じ意味を有する。一般的に用いられる予め定義された用語は、関連技術の文脈上で有する意味と一致する意味を有するものと解釈されなければならず、本明細書で明白に定義しない限り、理想的又は過度に形式的な意味として解釈されることはない。
【0035】
以下、添付する図面を参照しながら実施形態を詳細に説明する。図面を参照して説明する際に、図面符号に拘わらず同じ構成要素は同じ参照符号を付与し、これに対する重複する説明は省略する。
【0036】
図１は、一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路で動作が実行されるニューラルネットワークの一例示を示す図である。図１を参照すると、対応するイン・メモリコンピューティング回路によって動作が実行されるニューラルネットワーク１１０が示されている。
【0037】
イン・メモリコンピューティング（Ｉｎ－Ｍｅｍｏｒｙ Ｃｏｍｐｕｔｉｎｇ；ＩＭＣ）は、フォンノイマン型アーキテクチャで発生する演算部（例えば、プロセッサ）とメモリとの間の頻繁なデータ移動による性能及び電力限界点を突破するためにデータが格納されているメモリ内部で直接演算を実行させるコンピューティングアーキテクチャーに該当する。イン・メモリコンピューティング（ＩＭＣ）回路は、演算をいずれかのドメインで行うかに応じて、アナログイン・メモリコンピューティング（ＩＭＣ）回路とデジタルイン・メモリコンピューティング（ＩＭＣ）回路に分類される。アナログイン・メモリコンピューティング（ＩＭＣ）回路は、例えば、電流、電荷、時間などのようなアナログドメインで演算を行ってもよい。デジタルイン・メモリコンピューティング（ＩＭＣ）回路は、論理回路を用いてデジタルドメインで演算を行うことができる。以下の実施形態は、デジタルイン・メモリコンピューティング回路について説明する。
【0038】
イン・メモリコンピューティング（ＩＭＣ）回路は、複数の乗算に対する加算を一回行うマトリックス演算、及び／又はＭＡＣ（Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ ａｎｄ Ａｃｃｕｍｕｌａｔｉｏｎ）演算を加速化することができ、これは人工知能（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ；ＡＩ）の学習及び推論に一般的である。ニューラルネットワーク１１０の学習又は推論のためのＭＡＣ演算はメモリアレイを介して実行され、メモリアレイはイン・メモリコンピューティング（ＩＭＣ）回路のうちメモリ素子のビットセルを含む。以下、説明の便宜のために、ニューラルネットワーク１１０が完全接続レイヤ（ｆｕｌｌｙ ｃｏｎｎｅｃｔｅｄ ｌａｙｅｒｓ）で構成された場合を一例に挙げて説明するが、必ずこれに限定されることはない。ニューラルネットワーク１１０は、畳み込みレイヤで構成された畳み込みニューラルネットワークであってもよい。イン・メモリコンピューティング（ＩＭＣ）回路は、ビットセルを含むメモリアレイによる演算機能を介して該当ＭＡＣ演算を行うことによってニューラルネットワーク１１０の機械学習及び推論を可能にする。
【0039】
ニューラルネットワーク１１０は、例えば、２つ以上の隠れ層を含む深層神経網（Ｄｅｅｐ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ；ＤＮＮ）又はｎ－階層ニューラルネットワークであってもよい。ニューラルネットワーク１１０は、例えば、入力層Ｌａｙｅｒ１、２つの隠れ層Ｌａｙｅｒ２及びＬａｙｅｒ３及び出力層Ｌａｙｅｒ４を含む深層神経網（ＤＮＮ）であってもよく、必ずこれに限定されることはない。ニューラルネットワーク１１０がＤＮＮアーキテクチャーで具現された場合、有効な情報を処理できるより多くのレイヤを含んでいるため、ニューラルネットワーク１１０は、シングルレイヤを有するニューラルネットワークよりも複雑なデータ集合を処理することができる。一方、ニューラルネットワーク１１０は、４個のレイヤを含むものとして図示されているが、これは例示に過ぎず、ニューラルネットワーク１１０はさらに少ないか多くのレイヤを含んだり、さらに少ないか多くのチャネルを含んでもよい。ニューラルネットワーク１１０は、図１に示したものとは異なる様々な構造のレイヤを含んでもよい。
【0040】
ニューラルネットワーク１１０に含まれたレイヤそれぞれは、複数のノード１１５を含む。ノード（ｎｏｄｅ）は、「ニューロン（ｎｅｕｒｏｎ）」、「プロセッシングエレメント（Ｐｒｏｃｅｓｓｉｎｇ ｅｌｅｍｅｎｔ、ＰＥ）」、「ユニット（ｕｎｉｔ）」、「チャネル（ｃｈａｎｎｅｌ）」又はこれに類似の用語として知られている複数の人工ノードに該当する。ニューラルネットワーク１１０は、例えば、入力層が３つのノードを含み、隠れ層それぞれが５個のノードを含み、出力層が３つの出力ノードを含むが、必ずこれに限定されることはない。図１の例示は一実施形態に該当し、ニューラルネットワーク１１０に含まれたレイヤそれぞれは、様々な個数のノードを含んでもよい。ニューラルネットワーク１１０のレイヤそれぞれに含まれているノード１１５は、互いに接続してデータを処理してもよい。例えば、１つのノードは他のノードからデータを受信して演算してもよく、演算結果を更なるノードに出力してもよい。
【0041】
いずれかのレイヤの複数のノード１１５は、他のレイヤのノードと接続線を介して接続され、接続線には加重値ｗが設定される。例えば、いずれかのノードの演算実行結果ｏ１は、該当ノードに接続された以前レイヤの他のノードから伝播する入力データ（例えば、ｉ１、ｉ２、ｉ３、ｉ４、ｉ５）及び該当ノードの接続線の加重値（ｗ１１、ｗ２１、ｗ３１、ｗ４１、ｗ５１）に基づいて決定されてもよい。
【0042】
例えば、Ｌ個の出力値のうちｌ番目の出力ｏｌは、下記の数式（１）のように表現されてもよい。ここで、Ｌは１以上の整数であり、ｌは１以上Ｌ以下の整数である。
【0043】
【数1】
【0044】
数式（１）において、ｉｋはＰ個の入力のうちｋ番目の入力を示し、ｗｋｌはｋ番目の入力及びｌ番目の出力間に設定されている加重値を示す。ここで、Ｐは１以上の整数であり、ｋは１以上Ｐ以下の整数を示す。
【0045】
言い換えれば、ニューラルネットワーク１１０でノード１１５間の入力／出力は、入力ｉ及び加重値ｗ間の加重和に示す。加重和は、複数の入力及び複数の加重値の間の乗算演算及び反復的な加算演算として、「ＭＡＣ（Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ ａｎｄ Ａｃｃｕｍｕｌａｔｉｏｎ）演算」に示してもよい。ＭＡＣ演算が演算機能の追加されたメモリを用いて実行される点で、ＭＡＣ演算が実行される回路を「イン・メモリコンピューティング（ＩＭＣ）回路」に称してもよい。
【0046】
ニューラルネットワーク１１０は、例えば、入力データ（例えば、ｉ１、ｉ２、ｉ３、ｉ４、ｉ５）に基づいてレイヤにおける加重和演算を行い、演算実行結果（例えば、ｏ１、ｏ２、ｏ３、ｏ４、ｏ５）に基づいて出力データ（例えば、ｕ１、ｕ２、ｕ３）を生成してもよい。
【0047】
図２Ａ、図２Ｂ、図２Ｃ、及び図２Ｄは、一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路を含むＩＭＣマクロの例示的な構造を示す図である。図２Ａを参照すると、一実施形態に係るＩＭＣマクロ２００は、書き込みワードラインドライバ（ＷＷＬ（Ｗｒｉｔｅ Ｗｏｒｄ Ｌｉｎｅ）ｄｒｉｖｅｒ）２１０、イン・メモリコンピューティング（ＩＭＣ）回路２２０、加算器（Ａｄｄｅｒ）２３０、累積演算器２４０、入力ドライバ（ｉｎｐｕｔ ｄｒｉｖｅｒ）（又は、読み出しワードラインドライバ（ＲＷＬ（Ｒｅａｄ Ｗｏｒｄ Ｌｉｎｅｒ）ｄｒｉｖｅｒ）２５０、メモリコントローラ（ｃｏｎｔｒｏｌ ｕｎｉｔ）２６０、及び書き込みビットラインドライバ（ＷＢＬ（Ｗｒｉｔｅ Ｂｉｔ Ｌｉｎｅ）ｄｒｉｖｅｒ）２７０を含む。ＩＭＣマクロ２００は、例えば、図２Ａに示したような６４ｋｂ ＳＲＡＭ ＩＭＣマクロであってもよいが、必ずこれに限定されることはない。
【0048】
以下に記述されるように、ＩＭＣ回路（例えば、ＩＭＣ回路２２０）は、ビットセル回路（例えば、ＳＲＡＭビットセル回路２２５）を含み、それぞれのビットセル回路は、ビットセルユニット（例えば、ビットセルユニット２２３ａ－２２３ｄ）を有する。それぞれのビットセル回路のビットセルユニットは、ＩＭＣ回路のそれぞれのバンクに含まれてもよい（例えば、ビットセルユニット２２３ａ－２２３ｄはそれぞれバンク０－３に含まれてもよい）。それぞれのビットセルユニットは、ビットセル及びオペレーターを含む（例えば、ビットセルユニット２２３ａは、ビットセル２２１及びオペレーター２２２を含む）。ＩＭＣ回路のビットセル回路は、また、それぞれのゲート論理回路を有してもよい（例えば、ＳＲＡＭビットセル回路２２５は、対応するゲート論理回路２２７を有してもよい）。ビットセル回路のビットセルユニットは、ビットセル回路に対応するゲート論理回路にそれぞれ接続される（例えば、ビットセルユニット２２３ａ－２２３ｄはゲート論理回路２２７に接続される）。
【0049】
上述したように、イン・メモリコンピューティング（ＩＭＣ）回路２２０は、それぞれのメモリバンクに配列されたそれぞれの演算子を有するビットセル（例えば、ビットセル２２１）を含むゲートロジック回路２２７及び演算器（例えば、演算器２２２）を含む。演算器は、それぞれのビットセルに対する演算の演算結果に対応する信号を出力する。例えば、図２Ｃは、Ｂａｎｋ０にそれぞれビットセル２２１－０～２２１－３を有する４個のＳＲＡＭビットセル回路を示す。即ち、ビットセル回路は、メモリバンク０、メモリバンク１、メモリバンク２、及びメモリバンク３のような４個のメモリバンクそれぞれに含まれてもよい。同じメモリバンク（例えば、バンク０）に対応するビットセルユニットは、同じ入力値を受信することができる。
【0050】
上述したように、例えば、ＳＲＡＭビットセル回路２２５で、１つのメモリバンクに対応する１つのビットセル２２１と（１つのビットセル２２１に対応する演算結果を出力する）１つの演算器２２２は、ビットセルの基本演算単位という点で「ビットセルユニット」２２３に称される。１つのビットセル２２１は、例えば、ビット値を格納するための８Ｔ（８－ｔｒａｎｓｉｓｔｏｒ）ＳＲＡＭセル構造を有してもよい。１つの演算器２２２は、例えば、演算を行うための２つのトランジスタ２Ｔ回路を含む。ＳＲＡＭビットセル回路２２５は、例えば、８Ｔ（８－ｔｒａｎｓｉｓｔｏｒ）ＳＲＡＭセル構造を有するビットセル２２１に２つのトランジスタ２Ｔ個の演算器２２２が結合されている１０個のトランジスタ１０Ｔで構成されたＳＲＡＭセル構造を有する。演算器２２２は、例えば、一般のロジック乗算器（Ｍｕｌｔｉｐｌｉｅｒ）であってもよく、又は、パストランジスタロジック（Ｐａｓｓ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）であってもよい。ゲートロジック回路２２７は、複数のメモリバンク（ｍｅｍｏｒｙ ｂａｎｋｓ）に対応するビットセル２２１のうち、ＭＡＣ（Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ ａｎｄ Ａｃｃｕｍｕｌａｔｉｏｎ）演算のための対象メモリバンクに属するビットセルそれぞれに対応する演算結果を加算器２３０に伝達する。
【0051】
以下、説明の便宜のために、「読み出しワードライン（ＲＷＬ）及び書き込みワードライン（ＷＷＬ）」を「ワードライン（ＷＬ）」に簡略化して表現し、「書き込みワードラインドライバ（ＷＷＬ ｄｒｉｖｅｒ）及び読み出しワードラインドライバ（ＲＷＬ ｄｒｉｖｅｒ）」を「ワードラインドライバ（ＷＬ ｄｒｉｖｅｒ）」に簡略化して表現する。「書き込みビットライン（Ｗｒｉｔｅ Ｂｉｔ Ｌｉｎｅ；ＷＢＬ）」も「ビットライン（ＢＬ）」に簡略化して表現してもよい。
【0052】
ＩＭＣマクロ２００は、全てのデータを「０」及び／又は「１」のようなデジタル論理値に表現するデジタル演算を実行し、入力データ２０１、加重値２０３、及び出力データ２０５は、バイナリフォーマット（ｂｉｎａｒｙ ｆｏｒｍａｔ）を有してもよい。例えば、入力データ２０１と加重値２０３は、活性化関数（ｆａｃｔ）ｄｐにより出力データ２０５に変換されてもよい。図２Ａ～図２Ｄは、デジタル論理回路に実現することができる。
【0053】
読み出しワードライン（ＲＷＬ）は、入力データ２０１が印加される経路と同一であるため、入力ドライバ２５０は、読み出しワードラインドライバ（ＲＷＬ ｄｒｉｖｅｒ）に該当する。入力ドライバ２５０は、イン・メモリコンピューティング（ＩＭＣ）回路２２０の演算（例えば、乗算演算又は畳み込み演算）が実行される入力データ２０１を（例えば、外部演算子）に伝達することができる。読み出しワードライン（ＲＷＬ）信号は、入力データ２０１の入力値に基づいて決定されてもよい。入力データ２０１は、マルチビット又はシングルビットデジタルデータであってもよい。
【0054】
入力ドライバ２５０を介して読み出した入力データ２０１は、エンコーディング（Ｅｎｃｏｄｉｎｇ；ＥＮＣ）ブロック２５５を経てＩＭＣ回路２２０の入力信号に変換される。エンコーディングブロック２５５は、変換した入力信号と共に、複数のメモリバンクのうちＭＡＣ演算のための対象メモリバンクを選択する信号をＩＭＣ回路２２０に提供する。入力ドライバ２５０の動作に対しは、図２Ｂを参照して具体的に説明する。また、メモリバンクで演算が実行される過程は、以下の図２Ｃを参照して説明し、書き込みビットライン（ＷＢＬ）ドライバ２７０が読み出したデータ（例えば、加重値又は入力値）をメモリバンク（ビットセル）に記録（ｗｒｉｔｅ）する過程は、下記の図２Ｄを参照してより具体的に説明する。
【0055】
図２Ｂを参照すると、一実施形態に係る入力ドライバ２５０が読み出した入力データがエンコーディングブロック２５５を介してＩＭＣ回路２２０へ入力される過程の一例が示されている。例えば、ＩＭＣマクロ２００が図２Ａに示したような６４ｋｂ ＳＲＡＭ ＩＭＣマクロである場合、入力ドライバ２５０は、ＩＮ［６３：０］のように６４個の入力データを読み出すことができる。ここで、６４個の入力データそれぞれは４ビットから構成されてもよい。入力ドライバ２５０は、４ビットで構成された入力データ２０１（例えば、「００１１ ０１００ １０１０」）を１つのビットずつ順にエンコーディングブロック２５５に入力する。エンコーディングブロック２５５は、入力データ２０１（例えば、「００１１ ０１００ １０１０」）を２ビットの制御信号（例えば、「００」又は「１０」）により４個のバンクのいずれか１つのバンクに伝達することができる。ここで、４個のバンクそれぞれはビットセルに該当する。
【0056】
例えば、１番目のメモリバンクｂａｎｋ０が演算器として使用される場合、ＩＭＣマクロ２００は、２－ビットの制御信号「００」をエンコーディングブロック２５５に印加する。２－ビットの制御信号「００」がエンコーディングブロック２５５に印加されることにより、エンコーディングブロック２５５は、入力データ（例えば、「００１１ ０１００ １０１０」）を１番目のメモリバンクｂａｎｋ０に接続されている第１出力（例えば、Ｏ０）を介してビットセルユニットに順に提供することができる。
【0057】
２番目のメモリバンクｂａｎｋ１が演算器として使用される場合、ＩＭＣマクロ２００は、エンコーディングブロック２５５に２－ビットの制御信号「０１」を印加し、エンコーディングブロック２５５は、第２メモリバンクＢａｎｋ１に接続された第２出力Ｏ１を介して、第２メモリバンクＢａｎｋ１のビットセルユニットに同じ入力データを提供することができる。
【0058】
３番目のメモリバンクｂａｎｋ２が演算器として使用される場合、ＩＭＣマクロ２００は、制御信号「１０」をエンコーディングブロック２５５に印加し、エンコーディングブロック２５５は、第３メモリバンクｂａｎｋ２に接続された第３出力Ｏ２を介して第３メモリバンクｂａｎｋ２のビットセルユニットに同じ入力データを提供することができる。
４番目のメモリバンクｂａｎｋ３が演算器として使用される場合、ＩＭＣマクロ２００は、制御信号「１１」をエンコーディングブロック２５５に印加し、エンコーディングブロック２５５は、入力データを第３メモリバンクｂａｎｋ３に接続された第４出力Ｏ３を介して第３メモリバンクｂａｎｋ３に出力する。それぞれの場合、エンコーディングブロック２５５のいずれかの出力（例えば、Ｏ０）が制御信号によって活性化され、入力データを対応するターゲット／選択されたメモリバンク（例えば、Ｂａｎｋ０）に提供されたエンコーディングブロック２５５は、他の出力が「０」（例えば、Ｏ１、Ｏ２及びＯ３）を他の（選択されていない／ターゲットでない）バンクに出力するようにしてもよい。このような方式により、ＩＭＣマクロのゲート論理回路の出力は（入力ビットと選択されたメモリバンクのビットセルにあるビットで演算されるため）、選択されたメモリバンクの演算子の各演算出力にのみ依存することができる。
４番目のメモリバンクｂａｎｋ３が演算器として使用される場合、ＩＭＣマクロ２００は、制御信号「１１」をエンコーディングブロック２５５に印加し、エンコーディングブロック２５５は、入力データを第３メモリバンクｂａｎｋ３に接続された第４出力Ｏ３を介して第３メモリバンクｂａｎｋ３に出力する。それぞれの場合、エンコーディングブロック２５５のいずれかの出力（例えば、Ｏ０）が制御信号によって活性化され、入力データを対応するターゲット／選択されたメモリバンク（例えば、Ｂａｎｋ０）に提供されたエンコーディングブロック２５５は、他の出力が「０」（例えば、Ｏ１、Ｏ２及びＯ３）を他の（選択されていない／ターゲットでない）バンクに出力するようにしてもよい。このような方式により、ＩＭＣマクロのゲート論理回路の出力は（入力ビットと選択されたメモリバンクのビットセルにあるビットで演算されるため）、選択されたメモリバンクの演算子の各演算出力にのみ依存することができる。
【0059】
図２Ｃを参照すると、一実施形態により入力ドライバ２５０が読み出した入力データ２０１がＳＲＡＭビットセル回路２２５のメモリバンクに伝達されることにより各メモリバンクで演算が実行される過程を説明するための図が示されている。例えば、図２Ｂを参照して説明したように、エンコーディングブロック２５５に制御信号「００」が印加されることで、エンコーディングブロック２５５は入力データ（例えば、「００１１ ０１００ １０１１」）をＩＭＣ回路２２０の１番目のメモリバンクｂａｎｋ０に対応するビットセルユニット２２１－０、２２１－１、２２１－２、２２１－３にビット単位で順に提供することができる。ここで、エンコーディングブロック２５５は、１番目のメモリバンクｂａｎｋ０を除いた残りのメモリバンク（例えば、ｂａｎｋ１、ｂａｎｋ２、ｂａｎｋ３）には「０」を提供することができる。１番目のメモリバンクｂａｎｋ０のビットセルユニットそれぞれは、エンコーディングブロック２５５に順に提供される入力データの値と各ビットセルユニット２２１－０、２２１－１、２２１－２、２２１－３に格納された加重値（例えば、任意の「０」又は「１」を含む加重値ｗ１、ｗ２、ｗ３、ｗ４）間の演算（例えば、乗算演算）結果を出力することができる。
【0060】
例えば、ビットセルユニットに格納された加重値ｗ０が「０」であれば、ビットセルユニットに接続されたゲートロジック回路２２７は、入力データ（例えば、「００１１ ０１００ １０１０」）とｗ０「０」をビット単位に乗算した結果「００００ ００００ ００００」を出力してもよい。Ｂａｎｋ０以外の残りのバンクの加重値内容は、このような演算のためのゲートロジック回路２２７の出力に影響を与えないが、これは、残りのバンクはそれぞれの乗算演算中に全てエンコーディングブロック２５５から「０」を受信するためである。
【0061】
加重値ｗ０＝１である場合、ビットセルユニット２２１－０に接続されたロジック回路２２７は、演算結果として入力データ（例えば、「００１１ ０１００ １０１１」）と「１」との間の乗算演算結果である「００１１ ０１００ １０１１」を出力する。再び、Ｂａｎｋ０以外のバンクの加重値は、そのバンクがそれぞれの乗算演算中に全てエンコーディングブロック２５５から「０」を受信するため、この演算に対するゲート論理回路２２７の出力に影響を与えない。図２Ｄを参照すると、一実施形態に係る書き込みビットライン（ＷＢＬ）ドライバ２７０が読み出したデータ（例えば、加重値又は入力値）をメモリバンク（ビットセル）（例えば、１番目のメモリバンクｂａｎｋ０）に書き込む過程を説明するための図が示されている。書き込みワードライン（ＷＷＬ）ドライバ２１０は、イン・メモリコンピューティング（ＩＭＣ）回路２２０にデータを記録するためにメモリバンク（及びそれによるビットセル）を選択してもよい。例えば、１番目のメモリバンクｂａｎｋ０にデータを記録しようとする場合、書き込みワードライン（ＷＷＬ）ドライバ２１０は、書き込みワードライン（ＷＷＬ）［３：０］に「１０００」を適用（印加）して１番目のメモリバンクｂａｎｋ０を選択してもよい。４番目のメモリバンクｂａｎｋ３にデータを記録しようとする場合、書き込みワードライン（ＷＷＬ）ドライバ２１０は、書き込みワードライン（ＷＷＬ）［３：０］に「０００１」を適用して４番目のメモリバンクｂａｎｋ３を選択してもよい。また、書き込みビットライン（ＷＢＬ）ドライバ２７０は、書き込みワードライン（ＷＷＬ）ドライバ２１０によって選択されたビットセルに格納するデータ（例えば、加重値）を提供する。図２Ａに示されたＷＢＬ［２５５：０］は、ビットセルにデータを記録（ｗｒｉｔｅ）する経路に該当する。図２Ａに示したような６４×６４演算器では、２５６ビットのデータがそれぞれ４ビットの加重値（例えば、ｗ０、ｗ１、ｗ２、ｗ３）を有する６４個の行（ｒｏｗｓ）に同時に記録されてもよい。構造により、６４ビットのデータを列（ｃｏｌｕｍｎ）方向に同時に記録してもよい。２５６ビットの入力（格納用）が（周期ごとに一列ずつ）各列に連続的にデータを伝達するとき、全体演算器のデータを合計６４サイクルの間に記録することができる。書き込みビットライン（ＷＢＬ）ドライバ２７０が書き込み動作を行う場合、読み出しワードライン（ＲＷＬ）には全て「０」が入力されてもよい。
【0062】
入力ドライバ２５０は、例えば、プロセッサ（例えば、図１０のプロセッサ１０１０参照）のような外部モジュールから入力データ２０１を受信してもよく、又は、ＩＦＭ（ｉｎｐｕｔ ｆｅａｔｕｒｅ ｍａｐ）バッファ（例えば、図９のＩＦＭバッファ９３１参照）に格納された入力フィーチャーマップ（ｉｎｐｕｔ ｆｅａｔｕｒｅ ｍａｐ）から入力データ２０１を読み出してもよい。入力データのソースは重要ではなく、任意のソースが使用されてもよい。
【0063】
例えば、図２Ａに示された入力データ２０１の入力値がマルチビットである場合、入力ドライバ２５０は、マルチビット値をビット桁（ｂｉｔ ｐｏｓｉｔｉｏｎ）ごとに順次イン・メモリコンピューティング（ＩＭＣ）回路２２０に伝達することができる。例えば、ＩＭＣマクロ２００がニューラルネットワーク演算のために動作する場合、入力ドライバ２５０は、読み出しワードラインドライバ（ＲＷＬ ｄｒｉｖｅｒ）のように動作し得る。以下、入力ドライバ２５０と読み出しワードラインドライバ（ＲＷＬ ｄｒｉｖｅｒ）は、互いに同じ意味として理解され得る。
【0064】
この場合、入力ドライバ２５０は、読み出しワードライン（例えば、ＲＷＬ０、ＲＷＬ１～ＲＷＬＭ－１）に神経網の各レイヤのＭ個ノードから受信された入力値を印加することができる。ここで、ＲＷＬｍとＩＮ［ｍ］はのようなノードに該当する。
【0065】
例えば、ｍ番目のノードにおける入力値がＲＷＬｍに印加され、ＲＷＬｍに印加される入力値はマルチビットであるか、シングルビットであってもよい。ここで、ｍは０以上Ｍ－１以下の整数であり、Ｍは１以上の整数であってもよい。例えば、ＲＷＬｍに印加される入力値がマルチビットである場合、上述したように順次ビット桁ごとのビット値がイン・メモリコンピューティング（ＩＭＣ）回路２２０に伝達されることができる。入力ドライバ２５０は、前述したノードから受信されたＭ個の入力値を個別的にＭ個のビットセルに伝達することができる。後述するが、Ｍ個のビットセルそれぞれは、他のビットセルに対して並列的に積演算を行うため、各ビットラインごとにＭ個の積演算が並列的に実行されてもよい。
【0066】
又は、加重値２０３がマルチビットである場合、加重値２０３を表現するためのビット数だけの出力ラインをグルーピングすることができる。グルーピングされた出力ラインを「出力ライングループ」と呼ぶ。例えば、加重値２０３がＸビットである場合、Ｘ個の出力ラインがグルーピングされ、ＩＭＣマクロ２００は、グルーピングされたＸ個の出力ラインによって入力データ２０１の入力値とＸビットの加重値２０３との間の乗算を合算した結果を出力することができる。ここで、Ｘは２以上の整数であってもよい。
【0067】
ＳＲＡＭビットセル回路２２５は、マルチビットの加重値を表現するために数個のビットセルから構成されることができる。ここで、入力は、マルチビットの加重値との積のために、同時に各ビットセルに印加されることができる。例示的に、１グループにグルーピングされたＸ個の出力ラインのうち、第１出力ラインは、加重値のＬＳＢ（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）に対応する加重値ビット値と入力ビット値との間の乗算結果を出力してもよい。同様に、第ｘ出力ラインは、ＬＳＢからｘ－１番目のビット桁の加重値ビット値と入力ビット値との間の乗算結果を出力してもよい。ここで、ｘは、２以上Ｘ以下の整数であってもよい。この場合、累積演算器２４０は、同じ出力ライングループの出力ラインに対応するビット桁を一定のビット（例えば、１つのビット）ずつシフトした結果を該当出力ラインに出力された合算結果に適用し、ビット桁をシフトした値を累積することによって最終ＭＡＣ演算結果を出力することができる。累積演算器２４０は、例えば、シフター（ｓｈｉｆｔｅｒ）と加算器（ａｄｄｅｒ）に実現されてもよく、又は、別途の累算器（ａｃｃｕｍｕｌａｔｏｒ）によって実現されてもよいが、必ずこれに限定されることはない。
【0068】
ビットセルのそれぞれは、例えば、加重値２０３値（例えば、第１値）を格納してもよい。複数のビットセルを含むイン・メモリコンピューティング（ＩＭＣ）回路２２０の構造及び動作は、以下の図３～図４を参照してより具体的に説明する。
【0069】
イン・メモリコンピューティング（ＩＭＣ）回路２２０は、入力ドライバ２５０を介して伝達された入力データ２０１の値とビットセルに格納された加重値２０３と間の積演算を行うことができる。一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路２２０は、ビットセル、演算器２２２及びゲートロジック回路が接続された構造を介して、ビットセルそれぞれに対応する演算結果（例えば、ビットワイズ（ｂｉｔ－ｗｉｓｅ）積演算の結果）に対応する信号を出力してもよい。例えば、以下の図３を参照して説明するように、全般的な演算効果として、イン・メモリコンピューティング（ＩＭＣ）回路２２０は、ビットセルそれぞれに格納された加重値２０３値（例えば、第１値）と、ワードラインを介してメモリバンクに対応するビットセルの入力信号に印加される入力値（例えば、第２値）との間の積演算の結果に該当する信号に対するＡＮＤ論理演算の結果値を加算器２３０に伝達することができる。
【0070】
演算器２２２は、例えば、トランジスタ数を最小化したパストランジスタロジックの形態であってもよい。
【0071】
加算器２３０は、１つ以上のイン・メモリコンピューティング（ＩＭＣ）回路２２０の出力端に接続される。イン・メモリコンピューティング（ＩＭＣ）回路２２０の出力端は出力ラインに対応する。１つの出力ラインに１つ以上のイン・メモリコンピューティング（ＩＭＣ）回路２２０の出力端が接続されてもよい。加算器２３０は、１つ以上のイン・メモリコンピューティング（ＩＭＣ）回路２２０に出力された信号を加算する。加算器２３０は、同じ出力ラインに接続された複数のイン・メモリコンピューティング（ＩＭＣ）回路２２０の乗算結果を合算してもよい。加算器２３０は、例えば、全加算器（ｆｕｌｌ ａｄｄｅｒ）、半加算器（ｈａｌｆ ａｄｄｅｒ）、及び／又はフリップ・フロップ（ｆｌｉｐ－ｆｌｏｐ）に実現してもよい。加算器２３０は、例えば、加算器ツリー回路（ａｄｄｅｒ ｔｒｅｅ ｃｉｒｃｕｉｔ）のようなデジタル加算器に該当し、必ずこれに限定されることはない。
【0072】
また、上述したように、イン・メモリコンピューティング（ＩＭＣ）回路２２０の出力結果が、全体的にＡＮＤ論理演算の結果値であるため、加算器２３０は各イン・メモリコンピューティング（ＩＭＣ）回路２２０の出力結果を反転させるインバータを含んで実現されてもよい。この場合、加算器２３０は、イン・メモリコンピューティング（ＩＭＣ）回路２２０の出力結果を反転させた値を合算してもよい。加算器２３０は、ビットセルそれぞれに対応する乗算結果を合算した結果を累積演算器２４０に伝達する。加算器２３０は、イン・メモリコンピューティング（ＩＭＣ）回路２２０の各出力ラインごとに配置されてもよい。
【0073】
累積演算器２４０は、１つ以上のイン・メモリコンピューティング（ＩＭＣ）回路２２０の積演算の結果を合算する加算器２３０の出力を格納し、合算結果を累積してもよい。累積演算器２４０は、加算器２３０でビットセルそれぞれに対応する乗算結果を合算し、合算した結果を最終的に結合してＭＡＣ演算結果（例えば、Ｑ０［１３：０］～Ｑ６３［１３：０］として出力することができる。
【0074】
例えば、入力ドライバ２５０がマルチビットからなる入力データ２０１を受信した場合、ワードラインドライバ２１０は、書き込みワードライン（ｗｒｉｔｅ ｗｏｒｄ ｌｉｎｅｓ）（例えば、ＷＷＬ０［３：０］～ＷＷＬ６３［３：０］）を介して入力データ２０１のビット桁ごとのビット値をイン・メモリコンピューティング（ＩＭＣ）回路２２０に順に伝達してもよい。そのため、イン・メモリコンピューティング（ＩＭＣ）回路２２０も該当するビット桁の積演算の結果を出力し得る。加算器２３０は、該当するビット桁の積演算の結果値を合算した結果を累積演算器２４０に伝達する。
【0075】
累積演算器２４０は、該当するビット桁の合算結果をビットシフト（ｂｉｔ ｓｈｉｆｔ）して合算することができる。累積演算器２４０は、次のビット桁の合算結果を該当するビットシフティングされた合算結果に結合することで、積演算の結果をビット桁により累積することができる。後述するが、入力ドライバ２５０がシングルビットからなる入力データを受信した場合、ビットシフティングが必要でないため、累積演算器２４０は加算器２３０の合算結果を直ちに出力したり、又は、出力レジスタ（図示せず）に格納してもよい。
【0076】
出力レジスタは、累積演算器２４０から出力される最終積演算の結果（例えば、乗算累積結果）を格納する。累積演算器２４０は。シフト演算と合計演算だけでなく、累積演算も行うという点で「Ｓｈｉｆｔ＆ａｄｄｅｒ＋ａｃｃｕｍｕｌａｏｒ」２４０に呼んでもよい。出力レジスタに格納された最終の乗算累積結果（例えば、ＭＡＣ演算結果）は、例えば、電子システムのプロセッサ（例えば、図１０のプロセッサ１０１０参照）によって判読され、他の演算のために使用されてもよい。例えば、ＩＭＣマクロ２００が一回にニューラルネットワークの一部レイヤに対応するＭＡＣ演算を行う場合、出力レジスタに格納されたＭＡＣ演算結果は、次のレイヤで実行される演算のためにワードラインドライバ２１０に伝達されてもよい。ＩＭＣマクロ２００のワードラインドライバ２１０は、次のレイヤに対応する加重値集合が設定されたビットセルを選択して積演算を行うことができる。
【0077】
書き込みビットラインドライバ（ＷＢＬ ｄｒｉｖｅｒ）２７０は、イン・メモリコンピューティング（ＩＭＣ）回路２２０に含まれた１つ以上のビットセルのデータを用いてもよい。書き込みビットラインドライバ（ＷＢＬ ｄｒｉｖｅｒ）２７０は「書き込み回路」のように簡略化して表現してもよい。以下、「書き込みビットラインドライバ」と「書き込み回路」は互いに混用されてもよい。
【0078】
１つ以上のビットセルのデータは、例えば、ＭＡＣ演算で入力値に乗算される加重値２０３値を含んでもよい。書き込みビットラインドライバ２７０は、ビットライン（例えば、ＷＢＬ、ＷＢＬＢ）を介してイン・メモリコンピューティング（ＩＭＣ）回路２２０のビットセルにアクセスしてもよい。イン・メモリコンピューティング（ＩＭＣ）回路２２０が複数のビットセルを含む場合、書き込みビットラインドライバ２７０は、複数のワードライン（ＲＷＬ）のうち活性化されたワードラインに接続しているビットセルにアクセスしてもよい。書き込みビットラインドライバ２７０は、アクセスしたビットセルに加重値を設定（書き込み）するか、ビットセルに設定された加重値を読み出すことができる。
【0079】
メモリコントローラ２６０は、ワードラインドライバ２１０、１つ以上のイン・メモリコンピューティング（ＩＭＣ）回路２２０、累積演算器２４０（例えば、累積演算器＜０＞～累積演算器＜６３＞）、加算器２３０、入力ドライバ２５０及び／又は出力レジスタを制御することができる。
【0080】
ＩＭＣマクロ２００は、例えば、ニューラルネットワーク装置、イン・メモリコンピューティング回路、ＭＡＣ演算回路及び／又は装置に実現され、必ずこれに限定されることはない。ＩＭＣマクロ２００は、ワードラインを介して入力値を受信し、１０Ｔ ＳＲＡＭビットセルに格納された加重値と入力値との間の乗算結果に対応する信号をビットラインを介して出力し得る。
【0081】
図３は、一実施形態に係るインメモリコンピューティング（ＩＭＣ）回路の構造を説明するための図である。図３を参照すると、一実施形態に係るインメモリコンピューティング（ＩＭＣ）回路２２０は、ＳＲＡＭビットセル回路２２５及びゲートロジック回路３４０を含む。
【0082】
ＳＲＡＭビットセル回路２２５は、複数のメモリバンク（ｍｅｍｏｒｙ ｂａｎｋｓ）それぞれに対応する複数のビットセルユニット２２３を含む。ビットセルユニット２２３は、１つのビットセル３１０及び入力されたビットと１つのビットセル３１０との間の演算結果に該当する信号を出力する演算器３２０を含む。演算器３２０は、図２を参照して前述した演算器２２２に該当する。
【0083】
ビットセル３１０は、２つのインバータ３１１，３１３及び２つのトランスミッションゲート３１５，３１７で構成されたワードライントランジスタを含んでもよい。ここで、「トランスミッションゲート」は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタが並列に接続された双方向スイッチとして外部で適用するロジックレベルによって制御されることができる。例えば、トランスミッションゲート３１５，３１７のイネーブル（ｅｎａｂｌｅ；Ｅ）端子に「１」が印加される場合、トランスミッションゲート３１５，３１７は、「閉じられた（Ｃｌｏｓｅｄ）」スイッチの役割を行う。これとは相違に、トランスミッションゲート３１５，３１７のイネーブル端子に「０」が印加される場合、トランスミッションゲート３１５，３１７は「開かれた（Ｏｐｅｎｅｄ）」スイッチの役割を行う。インバータ３１１，３１３及びトランスミッションゲート３１５，３１７のそれぞれは２つのトランジスタから構成されてもよい。
【0084】
演算器３２０は、複数のトランジスタ（例えば、第１トランジスタ３２１、第２トランジスタ３２３）を含む。複数のトランジスタ（例えば、第１トランジスタ３２１、第２トランジスタ３２３）は、ビットセル３１０に格納された第１値と入力ドライバ２５０を介してビットセル３１０に入力信号で印加される第２値間のビットワイズ（ｂｉｔ－ｗｉｓｅ）積の演算結果に該当する信号を出力することができる。
【0085】
【0086】
例えば、図３に示すように、演算器３２０が２つのトランジスタから構成された場合、ビットセルユニット２２３が１０個のトランジスタ（２×２＋２×２＋２＝１０）から構成される点で、ＳＲＡＭビットセル回路２２５は「１０ＴＳＲＡＭセル」構造又は「１０Ｔ」の構造に呼ぶことができる。
【0087】
ＳＲＡＭビットセル回路２２５のビットセルユニット３１０のうち同じメモリバンクに該当するビットセルユニットには同じ入力値が印加されてもよい。「メモリバンク」は、全体メモリ領域を複数のブロックに割った場合、１つのブロックに該当する。メモリバンクは、メモリ領域を示す同じ番地が様々な対が存在し、６４ｂｉｔ単位の入力／出力が発生する場合に１つのデータパスを共有しているグルーピングであるチャネル内で１つ以上のメモリの論理的なグルーピングに該当する。メモリバンクは、必ず様々な対又はセットとして使用されてもよい。メモリバンクは、例えば、加算器ツリー（ａｄｄｅｒ Ｔｒｅｅ）のような加算器２３０を共有するメモリグループに該当する。ビットセル３１０は、例えば、４個のメモリバンクに対応する。
【0088】
演算器３２０のそれぞれは、複数のメモリバンクのうち該当メモリバンクに対応するビットセルそれぞれに格納された第１値と、ワードラインを介して該当メモリバンクの入力信号に印加される第２値との間のビットワイズ（ｂｉｔ－ｗｉｓｅ）積演算の結果に該当する信号を出力する複数のトランジスタ（例えば、３２１、３２３）を含んでもよい。演算器３２０のそれぞれは、ビットセル３１０のそれぞれに対応する。
【0089】
ゲートロジック回路（ｇａｔｅ ｌｏｇｉｃ ｃｉｒｃｕｉｔ）３４０は、複数のメモリバンクのうちＭＡＣ（Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ ａｎｄ Ａｃｃｕｍｕｌａｔｉｏｎ）のための対象メモリバンクに属するビットセルそれぞれに対応する演算結果を加算器２３０に伝達することができる。ゲートロジック回路３４０は、演算器３２０それぞれに第２値が印加されるかに応じて該当メモリバンクに属するビットセルそれぞれに対応する演算結果を加算器２３０に伝達することができる。ゲートロジック回路３４０は、例えば、ＮＡＮＤゲート、ＮＯＲゲート、ＸＯＲゲート、ＸＮＯＲゲート、ＡＮＤゲート、及びＯＲゲートのいずれか１つを含んでもよいが、必ずこれに限定されることはない。例えば、ゲートロジック回路３４０がＮＡＮＤゲート以外にＮＯＲゲート、ＸＯＲゲート、ＸＮＯＲゲート、ＡＮＤゲート、及びＯＲゲートを含む場合、ゲートロジック回路３４０の構造は、該当するゲートの論理演算に適する形態に変更されてもよい。
【0090】
インメモリコンピューティング（ＩＭＣ）回路２２０でＳＲＡＭビットセル回路２２５のレイアウトの大きさとルーティングの複雑度はＳＲＡＭ ＩＭＣ回路の電力効率、及び／又は面積効率に大きい影響を与える。
【0091】
また、メモリの面積効率ＤＭは下記の数式（３）のように取得することができる。
【0092】
【数2】
【0093】
ここで、ＷＥは、ｍｕｌｔｉ－ｂｉｔのためのメモリ容量に該当する。例えば、８ｂｉｔを表現するためにはＷＥは８であり、４ｂｉｔを表現するためにはＷＥは４になる。
【0094】
面積密度は、数式（３）によりメモリの面積（Ａｒｅａ）を減少させたりメモリバンク（Ｂａｎｋ）の個数を増加させたりすることで改善することができる。メモリの面積は、例えば、ビットセル、加算器２３０及び／又は周辺制御ラインが占めている面積に該当する。
【0095】
同じ原理で、イン・メモリコンピューティング（ＩＭＣ）回路２２０に含まれているトランジスタの個数を減らしたり、メモリセルを構成しているトランジスタの個数を減らしたり、メモリバンクの個数を増加したりすることで、インメモリコンピューティング（ＩＭＣ）回路２２０の面積を減らし得る。
【0096】
一実施形態において、ＳＲＡＭのビットセルを複数のメモリバンクに対応するように構成し、小さい個数（例えば、２つ又は３つ）のトランジスタから構成された演算器３２０及びゲートロジック回路３４０によって複数のメモリバンクのうち対象メモリバンクに対応する演算結果が加算器２３０に伝達されるようにすることで、インメモリコンピューティング（ＩＭＣ）回路の制御ライン数を低減し、低電圧の書き込み動作を可能にする一方、イン・メモリコンピューティング（ＩＭＣ）回路の面積効率も向上させ得る。ここで、「対象メモリバンク」は、複数のメモリバンクのうち該当メモリバンクに属するセルそれぞれに対応する演算結果がＭＡＣ演算に使用される場合に該当メモリバンクを指す用語である。
【0097】
【0098】
図４は、一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路のブロック図である。図４を参照すると、複数のメモリバンクに対応するＳＲＡＭビットセル４１５（例えば、図２のビットセル２２１）とＳＲＡＭビットセル４１５に対応する演算器４２０（例えば、図２の演算器２２２）を含むＳＲＡＭビットセル回路２２５、及び加算器４４０（例えば、加算器ツリー）を含むイン・メモリコンピューティング（ＩＭＣ）回路の構造を示す図４００が示されている。
【0099】
４個のメモリバンクごとにＳＲＡＭビットセル４１０のＳＲＡＭビットセル４１５のうち、同じメモリバンクに該当するビットセルには入力ドライバが読込んだＳＲＡＭの同じワードライン（例えば、ＩＮ＜０：ｎ－１＞＜０＞、．．．、ＩＮ＜０：ｎ－１＞＜６３＞）の値が印加される。ここで、ｎは、例えば、６４であってもよいが、必ずこれに限定されることはない。
【0100】
ＩＭＣ回路２２０のＳＲＡＭビットセル回路２２５は、演算器４２０から入力される外部入力信号値とＳＲＡＭビットセル４１５に格納された値との間の演算結果に該当する信号を出力する演算器４２０を含んでもよい。ＩＭＣ回路２２０は、ＭＡＣ演算のための対象メモリバンクに属する各ＳＲＡＭビットセル４１５に対応する演算結果が加算器４４０に伝達されるように演算を行う演算器４２０の入力を調節することができる（即ち、目標でない演算結果は、演算結果に寄与しない）。
【0101】
演算器４２０それぞれの出力は、ゲートロジック回路４３０のロジック演算（例えば、ＮＡＮＤロジック演算）を経て加算器ツリーのような加算器４４０に伝達されることができる。
【0102】
イン・メモリコンピューティング（ＩＭＣ）回路２２０は、ＭＡＣ演算のための対象メモリバンクに属するビットセルに対応する演算結果が対象メモリバンクのビットセル値と入力ビット値により「１」又は「０」になるようにし、対象メモリバンクを除いた残りのメモリバンクに属するビットセルに対応する演算結果が「０」になるようにする。これによって、対象メモリバンクに対応する演算結果をＭＡＣ演算に使用することができ、対象メモリバンクでないメモリバンクは演算結果に影響を与えない。
【0103】
一実施形態において、ＳＲＡＭビットセル４１５を複数のメモリバンクで構成することによって演算器４２０を制御する制御ライン数を減らし、イン・メモリコンピューティング（ＩＭＣ）回路２２０の実現面積を減少させ、これにより、イン・メモリコンピューティング（ＩＭＣ）回路２２０の面積効率を向上させることができる。
【0104】
また、一実施形態において、演算器４２０により積演算のためのトランジスタの個数を減らすことで、イン・メモリコンピューティング（ＩＭＣ）回路２２０を構成している全体トランジスタの個数を減少させることができる。
【0105】
イン・メモリコンピューティング（ＩＭＣ）回路２２０は、ＳＲＡＭビットセル回路２２５、ゲートロジック回路４３０、及び加算器４４０のそれぞれに印加される電源を部分的に分離してＳＲＡＭビットセル回路２２５、ゲートロジック回路４３０、及び／又は加算器４４０のそれぞれに異なる電圧が印加されるようにすることができる。
【0106】
図５Ａ及び図５Ｂは、一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路の演算器が２つのトランジスタから構成された場合の動作を説明するための図である。図５Ａを参照すると、一実施形態に係るＳＲＡＭビットセル回路２２５及びゲートロジック回路（例えば、ＮＡＮＤゲート）４３０を含むイン・メモリコンピューティング（ＩＭＣ）回路の構造を示す図５００が示されている。
【0107】
ＳＲＡＭビットセル回路２２５は、それぞれのビットセルユニットに対して、８個のトランジスタ８Ｔで構成されたビットセル３１０と、２つのトランジスタ２Ｔで構成された演算器３２０、及びゲートロジック回路４３０を結合して具現された乗算セルであってもよい。ＳＲＡＭビットセル回路２２５は、例えば、４ビットの入力信号Ｉ０、Ｉ１、Ｉ２、Ｉ３それぞれに接続されている４個のメモリバンクＢａｎｋ０、Ｂａｎｋ１、Ｂａｎｋ２、Ｂａｎｋ３のそれぞれに対応するビットセル３１０及びビットセル３１０のそれぞれに対応する演算器３２０を含む。
【0108】
演算器３２０は、第１トランジスタ３２１及び第２トランジスタ３２３を含む２つのトランジスタ２Ｔ回路から構成される。第１トランジスタ３２１は、例えば、ＮＭＯＳトランジスタに該当し、必ずこれに限定されることはない。また、第２トランジスタ３２３はＰＭＯＳトランジスタに該当し、必ずこれに限定されることはない。
【0109】
例えば、対象メモリバンク（例えば、メモリバンク０）の入力信号に該当する第２値（例えば、入力信号Ｉ０）は、メモリバンク０に対応するビットセル３１０の読み出しワードライン（ＲＷＬ）を介して第１トランジスタ３２１の第１ゲート端子及び第２トランジスタ３２３の第２ゲート端子に印加されてもよい。第１トランジスタ３２１のドレイン端子には、対象メモリバンクであるメモリバンク０に属するビットセル３１０に格納された加重値ｗの反転した加重値（Ｉｎｖｅｒｔｅｄ Ｗｅｉｇｈｔ）
値が印加される（便宜上、ｗバーと表現する）。第１トランジスタ３２１のソース端子は、第２トランジスタ３２３のドレイン端子を経てゲートロジック回路４３０の入力端子に接続される。
【数3】
【0110】
第１トランジスタ３２１の第１ゲート端子を経た第１トランジスタ３２１の出力値は、第２トランジスタ３２３の第２ゲート端子を経た第２トランジスタ３２３の出力値に接続されることによって、ビットワイズ積演算の結果に該当する信号から出力される。
【0111】
図５Ｂを参照すると、図５Ａに示されたイン・メモリコンピューティング（ＩＭＣ）回路でメモリバンク０ｂａｎｋ０が対象メモリバンクである場合のＳＲＡＭビットセル回路２２５の動作を示した真理表（ｔｒｕｔｈ ｔａｂｌｅ）５３０が示されている。
【0112】
【0113】
一例として、メモリバンク０ｂａｎｋ０に対応する入力信号Ｉ０は「１」であり、メモリバンク１ｂａｎｋ１、メモリバンク２ｂａｎｋ２、及びメモリバンク３ｂａｎｋ３それぞれに対応する入力信号Ｉ１、Ｉ２、Ｉ３は「０」であってもよい。また、メモリバンク０ｂａｎｋ０のビットセル３１０に格納された加重値ｗが「１」であれば、反転した加重値ｗバーは「０」である。
【0114】
ここで、「１」である入力信号Ｉ０が第１トランジスタ３２１（メモリバンク０ｂａｎｋ０のＮＭＯＳトランジスタ）のゲート端子に印加されれば、第１トランジスタ３２１のゲート端子とソース端子との間に電位差が発生するため、チャネルが形成されて第１トランジスタ３２１が「ＯＮ」される。第１トランジスタ３２１が「ＯＮ」されれば、第１トランジスタ３２１のドレイン端子に接続された反転した加重値ｗバー＝「０」がメモリバンク０ｂａｎｋ０に対応するビットセル３１０の出力値Ｏ０に出力される。なお、「１」である入力信号Ｉ０がメモリバンク０ｂａｎｋ０のＰＭＯＳトランジスタである第２トランジスタ３２３のゲート端子に印加されれば、第２トランジスタ３２３の第２ゲート端子とソース端子との間に電位差が発生しないため、チャネルが形成されず第２トランジスタ３２３が「ＯＦＦ」される。
【0115】
ここで、対象でないメモリバンク１、メモリバンク２、及びメモリバンク３それぞれに対応する入力信号Ｉ１、Ｉ２、Ｉ３、が「０」であれば、前述と同様に方式でメモリバンク１、メモリバンク２、及びメモリバンク３それぞれに対応するビットセルの演算器３２０の出力値Ｏ１、Ｏ２、Ｏ３は「１」になる。従って、ＮＡＮＤゲート４３０の出力は出力Ｏ０に依存する。各メモリバンクに対応するビットセルの出力値のうち、メモリバンク０に対応するビットセル３１０の演算器３２０の出力値Ｏ０が「０」であるため、ＮＡＮＤゲート４３０の出力値Ｏは「１」になる。
【0116】
又は、メモリバンク０に対応する入力信号Ｉ０が「０」であり、メモリバンク１、メモリバンク２、及びメモリバンク３それぞれに対応する入力信号Ｉ１、Ｉ２、Ｉ３、が「０」であってもよい。また、メモリバンク０のビットセル３１０に格納された加重値ｗが「０」であれば、反転した加重値ｗバーは「１」であってもよい。
【0117】
第１トランジスタ３２１（メモリバンク０のＮＭＯＳトランジスタ）のゲート端子に「０」の入力信号Ｉ０が印加されれば、第１トランジスタ３２１のゲート端子とソース端子との間に電位差が発生しないため、第１トランジスタ３２１の端子にチャネルが形成されず、第１トランジスタ３２１が「ＯＦＦ」される。また、「０」の入力信号Ｉ０が第２トランジスタ３２３（メモリバンク０のＰＭＯＳトランジスタ）のゲート端子に印加されれば、第２トランジスタ３２３の第２ゲート端子とソース端子との間に発生した電位差によってチャネルが形成されるため、第２トランジスタ３２３が「ＯＮ」される。第２トランジスタ３２３が「ＯＮ」されれば、メモリバンク０に該当するビットセル３１０の演算器３２０の出力値Ｏ０で第２トランジスタ３２３のソース端子に印加されたＶｄｄ電圧に該当する「１」が出力されてもよい。
【0118】
メモリバンク１、メモリバンク２、及びメモリバンク３のそれぞれに対応する入力信号Ｉ１、Ｉ２、Ｉ３、が「０」である場合、前述と同様に方式でメモリバンク１、メモリバンク２、及びメモリバンク３のそれぞれに対応するビットセルの出力値Ｏ１は「１」になる。各メモリバンクに対応するビットセルの出力値が全て「１」である場合、ＮＡＮＤゲート４３０の出力値Ｏは「０」になり、その結果、ＡＮＤロジック演算を行ったものと同じ結果を取得することができる。図５Ａで入力信号Ｉ０に接続されたメモリバンク０に対応するビットセル３１０に印加される入力信号Ｉ０とビットセル３１０に格納された加重値ｗとの間の積演算は、ビットセル３１０に格納された加重値ｗの反転した加重値（Ｉｎｖｅｒｔｅｄ Ｗｅｉｇｈｔ）ｗバーと入力信号Ｉ０を入力にするパストランジスタロジック（Ｐａｓｓ ｔｒａｎｓｉｓｔｏｒ ｌｏｇｉｃ）構造を介して実行されることができる。
【0119】
ここで、「パストランジスタロジック」は、基本入力を用いてゲート端子、ソース端子、及びドレイン端子を駆動することによってロジックを実現するためのトランジスタを減らすために用いられることができる。補完的なＣＭＯＳロジックでは、基本入力がゲート端子を駆動することができる。ここで、基本入力は、例えば、入力、反転入力、ＶＤＤ、及びＧＮＤに該当する。
【0120】
前述したように、図５Ａは、ＮＭＯＳパストランジスタを使用するイン・メモリコンピューティング（ＩＭＣ）回路によってＡＮＤ機能が実現される一例を示す。ＮＭＯＳパストランジスタでゲート入力が高ければ、左側ＮＭＯＳトランジスタ、言い換えれば、第１トランジスタ３２１がオンし、ソース入力が出力にコピーされる。これとは相違に、ＮＭＯＳパストランジスタでゲート入力が低ければ、右側ＮＭＯＳパストランジスタ、言い換えれば、第２トランジスタ３２３がオンし、出力に「０」を伝達することができる。
【0121】
図５Ｂに示された真理表５３０は、前述した動作の検証のためのＡＮＤゲートの真理表に該当する。
【0122】
ここで、ＭＡＣ演算に使用されるメモリバンクに対応するビットセルの読み出しワードライン（ＲＷＬ）には入力信号「１」が印加され、当該メモリバンクに属するビットセルの演算結果が加算器（例えば、図４の加算器２３０）に伝達されることで、当該メモリバンクが選択されたように処理することができる。これとは相違に、ＭＡＣ演算に使用されないメモリバンクに対応するビットセルの読み出しワードライン（ＲＷＬ）には入力信号「０」が印加され、当該メモリバンクに属するビットセルの演算結果が伝達されないことで、当該メモリバンクが選択されていないように処理されることができる。
【0123】
一実施形態では、入力信号Ｉ０を読み出すための別途の読み出しワードライン（ＲＷＬ）の制御信号がなくても直ちに２つのトランジスタから構成されたゲートロジック回路４３０（例えば、ＮＡＮＤゲート）を用いてビットワイズ積演算を行うため、インターフェースの制御ライン数は、ビットセル３１０当たり４個（例えば、ＷＢＬ（Ｗｒｉｔｅ Ｂｉｔ Ｌｉｎｅ）、ＷＷＬ（Ｗｒｉｔｅ Ｗｏｒｄ Ｌｉｎｅ）、ＷＷＢＬ（Ｗｒｉｔｅ Ｂｉｔ ｌｉｎｅ ｉｎｖｅｒｔｅｄ）、及びＲＷＬ（Ｒｅａｄ Ｗｏｒｄ Ｌｉｎｅ））に減少される。
【0124】
従って、イン・メモリコンピューティング（ＩＭＣ）回路を構成する総トランジスタの個数は、４バンク×（ＳＲＡＭビットセル８Ｔ＋演算器２Ｔ）＋ゲートロジック回路（８Ｔ）＝４×１０Ｔ＋８Ｔ＝４８Ｔであり、総制御ライン数は４バンク×４＝１６個である。図５において、入力信号Ｉ０に接続されたメモリバンク０に対応するビットセル３１０の積演算の出力値Ｏ０は、他のビットセルの積演算の出力値Ｏ１と共にＮＡＮＤゲート４３０に伝達されることができる。ＮＡＮＤゲート４３０は、真理表５３０のように４個のビットセルの出力値Ｏ０に対してＮＡＮＤロジック演算を行った結果Ｏを加算器２３０の入力に伝達することでＭＡＣ演算を行うことができる。
【0125】
図６Ａ及び図６Ｂは、一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路がメモリバンクを選択する方法を説明するための図である。図６Ａを参照すると、一実施形態によりイン・メモリコンピューティング（ＩＭＣ）回路のメモリバンク０６１０が対象メモリバンクに選択され、イン・メモリコンピューティング（ＩＭＣ）回路のメモリバンク１６３０が対象メモリバンクに選択されていない場合を示す。図６Ｂは、図６Ａに示すイン・メモリコンピューティング（ＩＭＣ）回路の入力値及び出力値を有する真理表６５０を示す。
【0126】
図６Ａに示すように、対象メモリバンクに選択されたメモリバンク０６１０のビットセルに格納された加重値ｗが「０」であり、ワードラインを介してメモリバンク０の入力信号Ｉ０に印加される値が「１」である場合、メモリバンク０に対応する出力Ｏ０値が「１」になる。メモリバンク０に対応するビットセルの出力Ｏ０値（例えば、ＮＡＮＤゲートから入力されるビットセルの（Ｏ０、Ｏ１）のいずれか１つ）が「１」である場合、ＮＡＮＤゲートの出力値Ｏは「０」になるため、加算器２３０におけるＭＡＣ演算に影響を与えない。
【0127】
即ち、他のメモリバンク（例えば、メモリバンク１、メモリバンク２、メモリバンク３）の該当ビットセル単位が「０」の入力を有するとき、それぞれのビットセル演算子は、全てＮＡＮＤゲートに「１」を出力する。従って、ＮＡＮＤゲートの出力は、メモリバンク０６１０のビットセルの出力によって決定されてもよい。他のメモリバンク（例えば、メモリバンク１、メモリバンク２、メモリバンク３）の加重値は、ＮＡＮＤゲートの出力に影響を与えない。言い換えれば、メモリバンク０のビットセルユニットだけが「１」の入力を有するため、そのビットセルは、４個のビットセルユニットのうち唯一のビットセルになり、加重値Ｗは、ＮＡＮＤゲートの出力に影響を及ぼし得る。
【0128】
メモリバンク０６１０に対応するビットセルに格納された加重値ｗが「１」であり、ワードラインを介してメモリバンク０６１０の入力信号Ｉ０に印加される値が「１」である場合、メモリバンク０に対応する出力Ｏ０値が「０」になる。各メモリバンクに対応するビットセルの出力値（Ｏ０、Ｏ１）のいずれか１つであるメモリバンク０に対応するビットセルの出力Ｏ０値が「０」である場合、ＮＡＮＤゲートの出力値Ｏは「１」になるため、加算器２３０におけるＭＡＣ演算に影響を与える。このように、入力信号「１」が印加されるメモリバンクに対応する出力が加算器２３０におけるＭＡＣ演算に影響を与えるため、一実施形態では別途の制御信号がなくてもＲＷＬ（Ｒｅａｄ Ｗｏｒｄ Ｌｉｎｅ）を通した入力信号の印加を介して対象メモリバンク（例えば、メモリバンク０）がＭＡＣ演算のために選択されたように作用することができる。
【0129】
又は、例えば、図示の６３０のようにメモリバンク３に対応するビットセルに格納された加重値ｗが「１」であり、ワードラインを介してメモリバンク３の入力信号Ｉ３に印加される値が「０」である場合、メモリバンク１に対応する出力Ｏ１値が「１」になるため、加算器２３０におけるＭＡＣ演算は、ＮＡＮＤゲートの出力に影響を受けない。
【0130】
要約すると、各メモリバンクのビットセルグループのうち各ビットセルは、その自身それぞれの演算器（例えば、ビット乗算器）を有する。動作対象でないメモリバンクのビットセルユニットには「不活性化」又は「制御」の入力信号「０」が供給されてもよい。このような信号は、実際の入力データ信号でなく、メモリバンクのターゲッティング／選択回路によって提供されてもよい。実際に入力されるデータ信号は、現在の動作対象であるメモリバンクのビットセルユニットに供給されてもよい。データ入力が「０」であれば演算結果／出力は「０」であるが、データ入力が「１」であれば、演算結果は対象ビットセルに格納された値（例えば、加重値ビット）によって変わり得る。対象ビットセルに格納された加重値ビット値が「１」であれば演算結果は「１」になり、対象ビットセルに格納された加重値ビット値が「０」であれば、演算結果は「０」になる。
【0131】
図７は、一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路の演算器が３つのトランジスタから構成された場合の動作を説明するための図である。図７を参照すると、一実施形態により入力信号Ｉ０、Ｉ１、Ｉ２、Ｉ３それぞれに接続されている４個のメモリバンクそれぞれに対応するビットセル３１０及びビットセルそれぞれに対応する演算器７１０を含むＳＲＡＭビットセル回路及びゲートロジック回路４３０（例えば、ＮＡＮＤゲート）を含むイン・メモリコンピューティング（ＩＭＣ）回路の構造を示す図７００が示されている。
【0132】
演算器７１０は、トランスミッションゲート（ｔｒａｎｓｍｉｓｓｉｏｎ ｇａｔｅ）７１１及び第３トランジスタ７１３を含む３つのトランジスタ３Ｔ回路で構成されている。第３トランジスタ７１３は、例えば、ＰＭＯＳトランジスタに該当するが、必ずこれに限定されることはない。
【0133】
対象メモリバンク（例えば、メモリバンク０）の入力信号に該当する第２値（例えば、入力信号Ｉ０）は、メモリバンク０に対応するビットセルの読み出しワードライン（ＲＷＬ）を介して、トランスミッションゲート７１１のイネーブル（ｅｎａｂｌｅ；Ｅ）端子と第３トランジスタ７１３のゲート端子（「第３ゲート端子」）に印加されてもよい。
【0134】
また、トランスミッションゲート７１１の入力（Ｉｎ）端子には対象メモリバンクであるメモリバンク０に属するビットセル３１０に格納された加重値ｗの反転した加重値（Ｉｎｖｅｒｔｅｄ Ｗｅｉｇｈｔ）ｗバーが印加される。ビットセル３１０の反転された入力（Ｉｎｖｅｒｔｅｄ ｉｎｐｕｔ）Ｉ０
バーは、トランスミッションゲート７１１のイネーブルバーＥバー端子及び第３トランジスタ７１３のソース端子に接続される。
【0135】
トランスミッションゲート７１１の出力値と第３トランジスタ７１３の第３ゲート端子を経た第３トランジスタ７１３の出力値それぞれは、ＮＡＮＤゲート４３０の入力に接続され、ビットワイズ積演算の結果に該当する信号から出力されてもよい。
【0136】
例えば、表７３０に記載されているように、メモリバンク０のビットセル３１０に格納された加重値ｗが「１」であり、メモリバンク０に対応する入力信号Ｉ０が「１」であり、メモリバンク１、メモリバンク２、及びメモリバンク３それぞれに対応する入力信号Ｉ１、Ｉ２、Ｉ３が「０」であってもよい。
【0137】
ここで、「１」の入力信号Ｉ０がトランスミッションゲート７１１のイネーブル端子に印加されれば、トランスミッションゲート７１１は「閉じられた（Ｃｌｏｓｅｄ）」スイッチの役割を行うため、トランスミッションゲート７１１の入力端子に接続された反転した加重値ｗバーである「０」がトランスミッションゲート７１１の出力（Ｏｕｔ）端子として出力されることができる。また、第３トランジスタ７１３のゲート端子に入力信号Ｉ０＝「１」が印加されることで、第３トランジスタ７１３のソース端子に接続されている反転入力Ｉ０
バー＝「０」が第３トランジスタ７１３の出力値として出力される。
【0138】
トランスミッションゲート７１１に出力された出力値「０」と第３トランジスタ７１３の出力値「０」が全て「０」であるため、メモリバンク０に対応するビットセル３１０の出力値Ｏ０に「０」が出力される。各メモリバンクに対応するビットセルの出力値のうちメモリバンク０に対応するビットセル演算器７１０の出力値Ｏ０が「０」であるため、ＮＡＮＤゲート４３０の出力値Ｏは「１」になる。
【0139】
図７に示されたイン・メモリコンピューティング（ＩＭＣ）回路構造で入力信号が「１」である場合、ビットセルに格納されたデータｗバー値がスイッチとして動作するトランスミッションゲート７１１を通じて伝達されるため、図５に示すインメモリコンピューティング（ＩＭＣ）回路構造に比べて低電圧で動作することができる。
【0140】
また、図７に示されたイン・メモリコンピューティング（ＩＭＣ）回路の単位（ｕｎｉｔ）ビットセルを構成する総トランジスタの個数は４バンク×（ＳＲＡＭビットセル８Ｔ＋演算器３Ｔ）＋ゲートロジック回路４３０（８Ｔ ＮＡＮＤゲート）＝４×１１Ｔ＋８Ｔ＝５２Ｔであり、総制御ライン数は４バンク×５個（例えば、ＷＢＬ、ＷＷＬ、ＷＷＬＢ、ＲＷＬ、ＲＷＬＢ（Ｒｅａｄ Ｗｏｒｄ Ｌｉｎｅ ｉｎｖｅｒｔｅｄ））＝２０個である。
【0141】
図８は、他の実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路の演算器が３つのトランジスタから構成された場合の動作を説明するための図である。図８を参照すると、一実施形態により、入力信号Ｉ０、Ｉ１、Ｉ２、Ｉ３それぞれに接続されている４個のメモリバンクそれぞれに対応するビットセル３１０及びビットセル３１０それぞれに対応する演算器８１０を含むＳＲＡＭビットセル回路及びゲートロジック回路４３０を含むイン・メモリコンピューティング（ＩＭＣ）回路の構造を示す図面８００が示されている。
【0142】
演算器８１０は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタが並列に接続されているトランスミッションゲート８１１及び第４トランジスタ８１３を含む３つのトランジスタ３Ｔ回路から構成されてもよい。トランスミッションゲート８１１は、各トランジスタのゲートに印加される入力Ｉによってスイッチオン又はオフされる。第４トランジスタ８１３は、例えば、ＰＭＯＳトランジスタに該当するが、必ずこれに限定されることはない。
【0143】
対象メモリバンク（例えば、メモリバンク０）の入力信号に該当する第２値（例えば、入力信号Ｉ０）は、メモリバンク０に対応するビットセルの読み出しワードライン（ＲＷＬ）を介してトランスミッションゲート８１１のイネーブルＥ端子と第４トランジスタ８１３のゲート端子（「第４ゲート端子」）に印加されてもよい。
【0144】
また、トランスミッションゲート８１１の入力（Ｉｎ）端子には、対象メモリバンクであるメモリバンク０に属するビットセル３１０に格納された加重値ｗの反転した加重値ｗバーが印加されてもよい。ビットセル３１０の反転された入力Ｉ０
バーは、トランスミッションゲート８１１のイネーブルバーＥバー端子に接続されてもよい。
【0145】
第４トランジスタ８１３のソース端子はＶｄｄに接続され、第４トランジスタ８１３のドレイン端子は、ビットセル３１０に格納された加重値ｗの反転した加重ｗバーに接続されてもよい。
【0146】
トランスミッションゲート８１１の出力値と第４トランジスタ８１３の第４ゲート端子を経た第４トランジスタ８１３の出力値それぞれは、ＮＡＮＤゲート４３０の入力に接続されてビットワイズ積演算の結果に該当する信号から出力されることができる。
【0147】
例えば、表８３０に記載されているように、メモリバンク０のビットセル３１０に格納された加重値ｗが「１」であり、メモリバンク０に対応する入力信号Ｉ０が「１」であり、メモリバンク１、メモリバンク２、及びメモリバンク３それぞれに対応する入力信号Ｉ１、Ｉ２、Ｉ３が「０」であってもよい。
【0148】
ここで、「１」の入力信号Ｉ０がトランスミッションゲート８１１のイネーブルＥ端子に印加されれば、トランスミッションゲート８１１は「閉じられた（Ｃｌｏｓｅｄ）」スイッチの役割を行うため、トランスミッションゲート８１１の入力端子に接続された反転した加重値ｗバーである「０」がトランスミッションゲート８１１の出力（Ｏｕｔ）端子に出力される。なお、第４トランジスタ８１３のゲート端子に入力信号Ｉ０＝「１」が印加されれば、第４トランジスタ８１３のゲート端子（「第４ゲート端子」）とソース端子との間に電位差が発生しないため、チャネルが形成されず、第４トランジスタ８１３が「ＯＦＦ」になる。これにより、第４トランジスタ８１３の出力値は「０」になる。
【0149】
トランスミッションゲート８１１で出力された出力値「０」と第４トランジスタ８１３の出力値「０」が全て「０」であるため、メモリバンク０に対応するビットセル３１０の演算器８１０の出力値Ｏ０に「０」が出力されてもよい。各メモリバンクに対応するビットセルの出力値のうち、メモリバンク０に対応するビットセル３１０の演算器８１０の出力値Ｏ０が「０」であるため、ＮＡＮＤゲート４３０の出力値Ｏは「１」になる。
【0150】
図９は、一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路を含むニューラルネットワーク装置のブロック図である。図９を参照すると、一実施形態に係るニューラルネットワーク装置９００は、アレイ回路９１０及びコントローラ９３０を含む。
【0151】
アレイ回路９１０はイン・メモリコンピューティング（ＩＭＣ）回路９１５を含む。イン・メモリコンピューティング（ＩＭＣ）回路９１５それぞれは、複数のメモリバンクのうち該当メモリバンクに対応するビットセルそれぞれに格納された第１値と第２値との間の演算結果に該当する信号を出力する演算器がビットセルそれぞれに対応して備えられる。イン・メモリコンピューティング（ＩＭＣ）回路９１５それぞれは、ＳＲＡＭビットセル回路、演算器、及びゲートロジック回路を含んでもよい。イン・メモリコンピューティング（ＩＭＣ）回路９１５それぞれは、図２～図８を参照して前述したイン・メモリコンピューティング（ＩＭＣ）回路に該当する。
【0152】
ＳＲＡＭビットセル回路は複数のメモリバンクに対応するビットセルを含み、ビットセルは、メモリバンクごとにＳＲＡＭのワードラインに接続されてもよい。
【0153】
演算器は、各ビットセルに対応する演算結果に該当する信号を出力する。演算器は、複数のメモリバンクのうち、当該メモリバンクに対応するビットセルそれぞれに格納された第１値とワードラインを介して当該メモリバンクの入力信号として印加される第２値との間のビットワイズ乗算結果に対応する信号を出力する複数のトランジスタを含む。演算器は、それぞれ２つのトランジスタ２Ｔ回路から構成されてもよく、又は、３つのトランジスタ３Ｔ回路から構成されてもよい。
【0154】
例えば、演算器それぞれは、第１トランジスタ及び第２トランジスタを含む２つのトランジスタ２Ｔ回路から構成されてもよい。この場合、該当メモリバンクの入力信号に該当する第２値は、第１トランジスタの第１ゲート端子及び前記第２トランジスタの第２ゲート端子に印加されてもよい。また、第１ゲート端子を経た第１トランジスタの出力値は、第２ゲート端子を経た第２トランジスタの出力値に接続されることによって、ビットワイズ積演算の結果に該当する信号から出力されてもよい。
【0155】
又は、演算器それぞれは、トランスミッションゲート（ｔｒａｎｓｍｉｓｓｉｏｎ ｇａｔｅ）及び第３トランジスタを含む３つのトランジスタ３Ｔ回路から構成されてもよい。この場合、該当メモリバンクの入力信号に該当する第２値は、トランスミッションゲートのイネーブル端子及び第３トランジスタの第３ゲート端子に印加されてもよい。トランスミッションゲートの出力値は、第３ゲート端子を経た第３トランジスタの出力値に接続されてビットワイズ積演算の結果に該当する信号から出力されてもよい。
【0156】
ゲートロジック回路（又は、ロジックゲート）は、ＭＡＣ演算のために対象メモリバンクに属するビットセルそれぞれに対応する演算結果を加算器に伝達する。インメモリコンピューティング（ＩＭＣ）回路９１５のそれぞれは、図３～図８を通じて前述したイン・メモリコンピューティング（ＩＭＣ）回路に該当する。
【0157】
コントローラ９３０は、クロック信号により、ニューラルネットワーク装置９００の入力信号に該当する第２値をイン・メモリコンピューティング（ＩＭＣ）回路９１５それぞれに入力し、イン・メモリコンピューティング（ＩＭＣ）回路９１５それぞれを制御することができる。
【0158】
コントローラ９３０は、例えば、第２値を含む入力フィーチャーマップ（ｉｎｐｕｔ ｆｅａｔｕｒｅ ｍａｐ）を格納するＩＦＭ（ｉｎｐｕｔ ｆｅａｔｕｒｅ ｍａｐ）バッファ９３１、イン・メモリコンピューティング（ＩＭＣ）回路９１５のそれぞれに対する第２値の印加の有無を制御する制御回路９３３、及び第１値を読み出すＲＷ（ｒｅａｄ ｗｒｉｔｅ）回路９３５のうち少なくとも１つを含んでもよい。
【0159】
制御回路９３３は、演算器に含まれた複数のトランジスタに対する第２値の印加の有無を制御することにより、ゲートロジック回路が該当メモリバンクに属するビットセルそれぞれに対応する演算結果を加算器に伝達するようにしてもよい。
【0160】
ＩＭＣ装置は、加重値、入力データ／マップなどのような神経網データを参照し、上述したが、ＩＭＣ装置は、任意の特定タイプのデータに制限されない。即ち、処理するために使用されるデータタイプに関係なく回路及び装置は新しくて有益である。神経網データ処理は、多くの潜在的アプリケーションのうちの１つに過ぎない。
【0161】
図１０は、一実施形態に係るニューラルネットワーク装置を含む電子システムのブロック図である。図１０を参照すると、一実施形態に係る電子システム１０００は、ニューラルネットワーク（例えば、図１のニューラルネットワーク１１０）に基づいて入力データをリアルタイムに分析して有効な情報を抽出し、抽出された情報に基づいて状況を判断したり、電子システム１０００が搭載されている電子デバイスの構成を制御することができる。例えば、電子システム１０００は、ドローン（ｄｒｏｎｅ）、先端運転者補助システム（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒｓ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ；ＡＤＡＳ）などのようなロボット装置、スマートＴＶ、スマートフォン、医療デバイス、モバイルデバイス、映像表示デバイス、計測デバイス、ＩｏＴデバイスなどに適用され、その他にも様々な種類の電子デバイスのうち少なくとも１つに搭載されてもよい。
【0162】
電子システム１０００は、プロセッサ１０１０、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１０２０、ニューラルネットワーク装置１０３０、メモリ１０４０、センサモジュール１０５０及び送受信モジュール１０６０を含む。電子システム１０００は、入出力モジュール、セキュリティーモジュール、電力制御装置などをさらに含んでもよい。電子システム１０００のハードウェア構成の一部は、少なくとも１つの半導体チップに搭載されてもよい。
【0163】
プロセッサ１０１０は、電子システム１０００の全般的な動作を制御する。プロセッサ１０１０は、１つのプロセッサコア（Ｓｉｎｇｌｅ Ｃｏｒｅ）を含んだり、複数のプロセッサコア（Ｍｕｌｔｉ－Ｃｏｒｅ）を含んでもよい。プロセッサ１０１０は、メモリ１０４０に格納されたプログラム及び／又はデータを処理又は実行してもよい。数個の実施形態において、プロセッサ１０１０は、メモリ１０４０に格納されたプログラムを実行することで、ニューラルネットワーク装置１０３０の機能を制御し得る。プロセッサ１０１０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）などに実現されることができる。
【0164】
ＲＡＭ１０２０は、プログラム、データ、又は、命令（ｉｎｓｔｒｕｃｔｉｏｎｓ）を一時的に格納する。例えば、メモリ１０４０に格納されたプログラム及び／又はデータはプロセッサ１０１０の制御又はブートコードによりＲＡＭ１０２０に一時的に格納されてもよい。ＲＡＭ１０２０は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）又はＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）などのメモリに実現することができる。
【0165】
ニューラルネットワーク装置１０３０は、受信される入力データに基づいてニューラルネットワークの演算を行い、実行結果に基づいて様々な情報信号を生成することができる。ニューラルネットワークは、例えば、ＣＮＮ（Ｃｏｎｖｏｌｕｔｉｏｎ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）、ＲＮＮ（Ｒｅｃｕｒｒｅｎｔ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）、ＦＮＮ（Ｆｕｚｚｙ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋｓ）、Ｄｅｅｐ Ｂｅｌｉｅｆ Ｎｅｔｗｏｒｋｓ、Ｒｅｓｔｒｉｃｔｅｄ Ｂｏｌｔｚｍａｎ Ｍａｃｈｉｎｅｓなどを含むが、必ずこれに限定されることはない。ニューラルネットワーク装置１０３０は、例えば、ニューラルネットワーク専用のハードウェア加速器自体及び／又はそれを含む装置であってもよく、又は、図９を参照して前述したニューラルネットワーク装置９００に該当する。
【0166】
ニューラルネットワーク装置１０３０は、イン・メモリコンピューティング（ＩＭＣ）回路のＳＲＡＭビットセル回路が同じ入力データを共有及び／又は処理するように制御し、ＳＲＡＭビットセル回路から出力される演算結果のうち少なくとも一部を選別することができる。
【0167】
ここで、「情報信号」は、例えば、音声認識信号、モノ認識信号、映像認識信号、生体情報認識信号などのような様々な種類の認識信号のうちの１つを含んでもよい。例えば、ニューラルネットワーク装置１０３０は、ビデオストリームに含まれるフレームデータを入力データとして受信し、フレームデータからフレームデータが示すイメージに含まれた事物に対する認識信号を生成してもよい。ニューラルネットワーク装置１０３０は、電子システム１０００が搭載された電子システムの種類又は機能により様々な種類の入力データを受信し、入力データによる認識信号を生成することができる。
【0168】
メモリ１０４０は、データを格納するための格納場所として、ＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）、各種プログラム、及び各種データを格納してもよい。実施形態において、メモリ１０４０は、ニューラルネットワーク装置１０３０の演算実行の過程で生成される中間結果を格納してもよい。
【0169】
メモリ１０４０は、揮発性メモリ又は不揮発性メモリのうち少なくとも１つを含んでもよい。不揮発性メモリは、例えば、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）などを含んでもよいが、必ずこれに限定されることはない。揮発性メモリは、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＳＤＲＡＭ、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、及び／又はＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）などを含んでもよいが、必ずこれに限定されることはない。実施形態により、メモリ１０４０は、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅｒ）、ＣＦ（Ｃｏｍｐａｃｔ Ｆｌａｓｈ）カード、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カード、Ｍｉｃｒｏ－ＳＤ、Ｍｉｎｉ－ＳＤ、Ｘｄピクチャーカード（ｅｘｔｒｅｍｅ Ｄｉｇｉｔａｌ Ｐｉｃｔｕｒｅ Ｃａｒｄ）又はメモリスティック（Ｍｅｍｏｒｙ Ｓｔｉｃｋ）のうち少なくとも１つを含んでもよい。
【0170】
センサモジュール１０５０は、電子システム１０００が搭載される電子機器の周辺情報を収集する。センサモジュール１０５０は、電子システム１０００の外部から信号（例えば、映像信号、音声信号、磁気信号、生体信号、タッチ信号など）を検出又は受信し、検出又は受信された信号をデータに変換する。センサモジュール１０５０は、検出装置、例えば、マイク、撮像装置、イメージセンサ、ＬＩＤＡＲ（ｌｉｇｈｔ ｄｅｔｅｃｔｉｏｎ ａｎｄ ｒａｎｇｉｎｇ）センサ、超音波センサ、赤外線センサ、バイオセンサ、及びタッチセンサなどの様々な種類の検出装置のうち少なくとも１つを含んでもよい。
【0171】
センサモジュール１０５０は、変換されたデータをニューラルネットワーク装置１０３０に入力データとして提供することができる。例えば、センサモジュール１０５０はイメージセンサを含んでもよく、電子システム１０００の外部環境を撮影してビデオストリームを生成し、ビデオストリームの連続するデータフレームをニューラルネットワーク装置１０３０に入力データとして順に提供してもよい。しかし、これに制限されることなく、センサモジュール１０５０は、様々な種類のデータをニューラルネットワーク装置１０３０に提供してもよい。
【0172】
送受信モジュール１０６０は、外部デバイスと通信できる様々な有線又は無線インターフェースを備える。例えば、送受信モジュール１０６０は、有線近距離通信網（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ；ＬＡＮ）、Ｗｉ－ｆｉ（Ｗｉｒｅｌｅｓｓ Ｆｉｄｅｌｉｔｙ）のような無線近距離通信網（Ｗｉｒｅｌｅｓｓ Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ；ＷＬＡＮ）、ブルートゥース（Ｂｌｕｅｔｏｏｔｈ）のような無線個人通信網（Ｗｉｒｅｌｅｓｓ Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ；ＷＰＡＮ）、無線ＵＳＢ（Ｗｉｒｅｌｅｓｓ Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、Ｚｉｇｂｅｅ、ＮＦＣ（Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＲＦＩＤ（Ｒａｄｉｏ－ｆｒｅｑｕｅｎｃｙ ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、ＰＬＣ（Ｐｏｗｅｒ Ｌｉｎｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ）、又は、３Ｇ（３ｒｄ Ｇｅｎｅｒａｔｉｏｎ）、４Ｇ（４ｔｈ Ｇｅｎｅｒａｔｉｏｎ）、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）などの移動通信網（ｍｏｂｉｌｅ ｃｅｌｌｕｌａｒ ｎｅｔｗｏｒｋ）に接続可能な通信インターフェースなどを含んでもよい。
【0173】
図１１は、一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路の動作方法を示したフローチャートである。以下、実施形態で各動作は、順に実行されてもよいが、必ず順に実行されなくてもよい。例えば、各動作の順序が変更されてもよく、少なくとも２つの動作が並列的に実行されてもよい。
【0174】
図１１を参照すると、一実施形態に係るイン・メモリコンピューティング（ＩＭＣ）回路は、ステップＳ１１１０～ステップＳ１１４０を介してビットセルそれぞれに対応する演算結果を加算器に伝達してＭＡＣ演算を行うことができる。イン・メモリコンピューティング（ＩＭＣ）回路は、ＳＲＡＭビットセル回路及びゲートロジック回路を含んでもよい。ＳＲＡＭビットセル回路は、例えば、複数のメモリバンクに対応するビットセルとビットセルそれぞれに対応する演算結果に該当する信号を出力する演算器を含んでもよい。ここで、ビットセルは、メモリバンクごとにＳＲＡＭのワードラインに接続されてもよい。イン・メモリコンピューティング（ＩＭＣ）回路は、例えば、図２～図９を参照して前述したイン・メモリコンピューティング（ＩＭＣ）回路に該当し、必ずこれに限定されることはない。
【0175】
ステップＳ１１１０において、イン・メモリコンピューティング（ＩＭＣ）回路は、ＳＲＡＭビットセル回路の複数のメモリバンクに対応するビットセルそれぞれに第１値を格納する。イン・メモリコンピューティング（ＩＭＣ）回路は、ＲＷ（ｒｅａｄ ｗｒｉｔｅ）回路を用いてビットセルそれぞれに第１値を格納することができる。
【0176】
ステップＳ１１２０において、イン・メモリコンピューティング（ＩＭＣ）回路は、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のビットワードを介して複数のメモリバンクのうちＭＡＣ演算のための対象メモリバンクの入力信号に第２値を印加する。ここで、第２値は、イン・メモリコンピューティング（ＩＭＣ）回路が、例えば、入力ドライバを介してＩＦＭ（ｉｎｐｕｔ ｆｅａｔｕｒｅ ｍａｐ）バッファに格納された入力フィーチャーマップから読み出したものであるが、必ずこれに限定されることはない。
【0177】
ステップＳ１１３０において、イン・メモリコンピューティング（ＩＭＣ）回路は、演算器によってビットセルそれぞれに対応して、第１値と第２値との間の積演算の結果に該当する信号を出力する。演算器は積演算の結果に該当する信号を出力する複数のトランジスタを含んでもよい。イン・メモリコンピューティング（ＩＭＣ）回路は、複数のメモリバンクのうち該当メモリバンクに対応するビットセルそれぞれに格納された第１値とワードラインを介して該当メモリバンクの入力信号に印加される第２値間のビットワイズ（ｂｉｔ－ｗｉｓｅ）積演算の結果に該当する信号を演算器を介して出力することができる。
【0178】
ステップＳ１１４０において、イン・メモリコンピューティング（ＩＭＣ）回路は、加算器が演算結果に対する合計演算を行うように、ゲートロジック回路を介して対象メモリバンクに属するビットセルそれぞれに対応する演算結果を加算器に伝達する。加算器は、例えば、図２の加算器２３０、図３の加算器２３０及び／又は図４の加算器２３０に該当する。
【0179】
その後、加算器はステップＳ１１４０を介して伝達された演算結果に対する合計演算を行い、合計演算結果を累積演算器に格納してもよい。累積演算器は、例えば、図２Ａ～図２Ｄ、又は、図３の累積演算器２４０に該当する。
【0180】
図１～図１１に記述された神経網、神経網装置、電子システム、ＩＭＣマクロ、ＩＭＣ回路、ＩＭＣ装置、メモリ、格納装置、及び構成要素をハードウェア構成要素によって構成されたり、又は、ハードウェア構成要素を示す。例えば、本実施形態で説明した装置及び構成要素は、例えば、プロセッサ、コントローラ、ＡＬＵ（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）、デジタル信号プロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、マイクロコンピュータ、ＦＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）、ＰＬＵ（ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｕｎｉｔ）、マイクロプロセッサー、又は命令（ｉｎｓｔｒｕｃｔｉｏｎ）を実行して応答する異なる装置のように、汎用コンピュータ又は特殊目的のコンピュータを用いて具現される。処理装置はオペレーティングシステム（ＯＳ）及びオペレーティングシステム上で行われるソフトウェアアプリケーションを実行する。また、処理装置は、ソフトウェアの実行に応答してデータをアクセス、格納、操作、処理、及び生成する。理解の便宜のために、処理装置は、１つが使用されることによって説明された場合もあるが、当技術分野で通常の知識を有する者は、処理装置が複数の処理要素（ｐｒｏｃｅｓｓｉｎｇ ｅｌｅｍｅｎｔ）及び／又は複数タイプの処理要素を含み得ることがわかる。例えば、処理装置は、複数のプロセッサ又は１つのプロセッサ及び１つのコントローラを含む。また、並列プロセッサ（ｐａｒａｌｌｅｌ ｐｒｏｃｅｓｓｏｒ）のような他の処理構成も可能である。
【0181】
ソフトウェアは、コンピュータプログラム、コード、命令、又はそのうちの一つ以上の組合せを含み、希望の通りに動作するよう処理装置を構成したり、独立的又は結合的に処理装置を命令することができる。ソフトウェア及び／又はデータは、処理装置によって解釈されたり処理装置に命令又はデータを提供するために、いずれかの類型の機械、構成要素、物理的装置、仮想装置、コンピュータ格納媒体又は装置、又は送信される信号波に永久的又は一時的に具体化することができる。ソフトウェアはネットワークに連結されたコンピュータシステム上に分散され、分散した方法で格納されたり実行され得る。ソフトウェア及びデータは一つ以上のコンピュータで読出し可能な記録媒体に格納され得る。
【0182】
本実施形態による方法は、様々なコンピュータ手段を介して実施されるプログラム命令の形態で具現され、コンピュータ読み取り可能な記録媒体に記録される。記録媒体は、プログラム命令、データファイル、データ構造などを単独又は組み合せて含む。記録媒体及びプログラム命令は、本発明の目的のために特別に設計して構成されたものでもよく、コンピュータソフトウェア分野の技術を有する当業者にとって公知のものであり使用可能なものであってもよい。コンピュータ読み取り可能な記録媒体の例として、ハードディスク、フロッピー（登録商標）ディスク及び磁気テープのような磁気媒体、ＣＤ－ＲＯＭ、ＤＶＤのような光記録媒体、フロプティカルディスクのような磁気－光媒体、及びＲＯＭ、ＲＡＭ、フラッシュメモリなどのようなプログラム命令を保存して実行するように特別に構成されたハードウェア装置を含む。プログラム命令の例としては、コンパイラによって生成されるような機械語コードだけでなく、インタプリタなどを用いてコンピュータによって実行される高級言語コードを含む。
【0183】
上記で説明したハードウェア装置は、本発明に示す動作を実行するために１つ以上のソフトウェアモジュールとして作動するように構成してもよく、その逆も同様である。
【0184】
上述したように実施形態をたとえ限定された図面によって説明したが、当技術分野で通常の知識を有する者であれば、上記の説明に基づいて様々な技術的な修正及び変形を適用することができる。例えば、説明された技術が説明された方法と異なる順に実行され、及び／又は説明されたシステム、構造、装置、回路などの構成要素が説明された方法とは異なる形態に結合又は組み合わせられてもよく、他の構成要素又は均等物によって置き換え又は置換されたとしても適切な結果を達成することができる。
【0185】
したがって、他の具現、他の実施形態および特許請求の範囲と均等なものも後述する特許請求範囲の範囲に属する。
【符号の説明】
【0186】
２００：ＩＭＣマクロ
２１０：書き込みワードラインドライバ（ＷＷＬ（Ｗｒｉｔｅ Ｗｏｒｄ Ｌｉｎｅ）ｄｒｉｖｅｒ）
２２０：イン・メモリコンピューティング（ＩＭＣ）回路
２３０：加算器
２４０：累積演算器
２５０：入力ドライバ（ｉｎｐｕｔ ｄｒｉｖｅｒ）（又は、読み出しワードラインドライバ（ＲＷＬ（Ｒｅａｄ Ｗｏｒｄ Ｌｉｎｅｒ）ｄｒｉｖｅｒ）
２６０：メモリコントローラ
２７０：書き込みビットラインドライバ（ＷＢＬ（Ｗｒｉｔｅ Ｂｉｔ Ｌｉｎｅ）ｄｒｉｖｅｒ）
２１０：書き込みワードラインドライバ（ＷＷＬ（Ｗｒｉｔｅ Ｗｏｒｄ Ｌｉｎｅ）ｄｒｉｖｅｒ）
２２０：イン・メモリコンピューティング（ＩＭＣ）回路
２３０：加算器
２４０：累積演算器
２５０：入力ドライバ（ｉｎｐｕｔ ｄｒｉｖｅｒ）（又は、読み出しワードラインドライバ（ＲＷＬ（Ｒｅａｄ Ｗｏｒｄ Ｌｉｎｅｒ）ｄｒｉｖｅｒ）
２６０：メモリコントローラ
２７０：書き込みビットラインドライバ（ＷＢＬ（Ｗｒｉｔｅ Ｂｉｔ Ｌｉｎｅ）ｄｒｉｖｅｒ）
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図3】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図11】