特開 2024-35290 電流検出回路及びスイッチ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024035290

(43)【公開日】2024-03-14

(54)【発明の名称】電流検出回路及びスイッチ装置

(51)【国際特許分類】

   G01R 19/00 20060101AFI20240307BHJP

   H03K 17/687 20060101ALI20240307BHJP

【ＦＩ】

G01R19/00 B

H03K17/687 A

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022139658

(22)【出願日】2022-09-02

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】岩▲崎▼ 竜也

【テーマコード（参考）】

2G035

5J055

【Ｆターム（参考）】

2G035AA01

2G035AB01

2G035AC02

2G035AD03

2G035AD10

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2G035AD56

5J055AX00

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5J055FX04

5J055FX08

5J055FX13

5J055FX19

5J055GX01

5J055GX06

(57)【要約】

【課題】回路面積の増大を抑制しつつ軽負荷領域での電流検出精度を改善できる電流検出回路を提供する。
【解決手段】電流検出回路は、第１ＦＥＴ（Ｍ１）のドレインにドレインが共通接続され、前記第１ＦＥＴのゲートにゲートが共通接続される第２ＦＥＴ（Ｍ２）と、前記第１ＦＥＴのドレイン・ソース間電圧と前記第２ＦＥＴのドレイン・ソース間電圧とを等しくするように構成されたバランス回路（Ａ１、Ｍ３）と、前記第１ＦＥＴのドレイン・ソース間電圧が所定値以下であるときに、前記第１ＦＥＴのドレイン・ソース間電圧を制御するように構成された制御回路（Ｒ１、Ａ２、ＣＳ１、ＣＳ２、Ｍ４、Ｍ６～Ｍ８、Ｍ１０～Ｍ１１）と、を有する。前記制御回路は、第１ＦＥＴの出力電流に応じて前記第１ＦＥＴのドレイン・ソース間電圧を可変する。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１電界効果トランジスタのドレインにドレインが共通接続され、前記第１電界効果トランジスタのゲートにゲートが共通接続される第２電界効果トランジスタと、
前記第１電界効果トランジスタのドレイン・ソース間電圧と前記第２電界効果トランジスタのドレイン・ソース間電圧とを等しくするように構成されたバランス回路と、
前記第１電界効果トランジスタのドレイン・ソース間電圧が所定値以下であるときに、前記第１電界効果トランジスタのドレイン・ソース間電圧を制御するように構成された制御回路と、
を有し、
前記制御回路は、第１電界効果トランジスタから出力される第１電流に応じて前記第１電界効果トランジスタのドレイン・ソース間電圧を可変するように構成される、電流検出回路。

【請求項2】

前記制御回路は、
前記第１電流に応じた第２電流を出力するように構成された電流生成回路と、前記第２電流が流れるように構成された抵抗と、有し、
前記第２電流の値と前記抵抗の抵抗値によって前記第１電界効果トランジスタのドレイン・ソース間電圧の値を設定するように構成される、請求項１に記載の電流検出回路。

【請求項3】

前記制御回路は、前記第２電界効果トランジスタに電流が流れない場合に、前記第１電界効果トランジスタのドレイン・ソース間電圧の値を大きくする、請求項１に記載の電流検出回路。

【請求項4】

前記第２電界効果トランジスタに電流が流れない場合に、
前記電流生成回路が前記第２電流の代わりに前記第２電流より大きい定電流を出力し、
前記制御回路は、前記定電流の値と前記抵抗の抵抗値によって前記第１電界効果トランジスタのドレイン・ソース間電圧の値を設定するように構成される、請求項２に記載の電流検出回路。

【請求項5】

前記第１電界効果トランジスタのドレイン及び前記第２電界効果トランジスタのドレインにドレインが共通接続され、前記第１電界効果トランジスタのゲート及び前記第２電界効果トランジスタのゲートにゲートが共通接続される第３電界効果トランジスタをさらに有し、
前記電流生成回路は、前記第３電界効果トランジスタから出力される第３電流に基づき、前記第２電流を生成するように構成される、請求項２に記載の電流検出回路。

【請求項6】

前記第１電界効果トランジスタのドレイン及び前記第２電界効果トランジスタのドレインにドレインが共通接続され、前記第１電界効果トランジスタのゲート及び前記第２電界効果トランジスタのゲートにゲートが共通接続される第３電界効果トランジスタと、
前記第３電界効果トランジスタから出力される第３電流に基づき前記制御回路の制御を解除するための解除信号を生成するように構成された解除信号生成部と、
をさらに有する、請求項１に記載の電流検出回路。

【請求項7】

請求項１～６のいずれか一項に記載の電流検出回路と、
前記第１電界効果トランジスタと、を有するスイッチ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、電流検出回路及び当該電流検出回路を有するスイッチ装置に関する。

【背景技術】

【0002】

ＩＰＤ（intelligent power device）と称されるスイッチ装置は、一般的に、スイッチ装置から負荷に出力される出力電流を検出する電流検出回路を有する（例えば特許文献１参照）。

【0003】

上記の電流検出回路は、出力電流が小さいほど電流検出精度が悪化するという傾向を有する。この傾向は、出力電流が小さいほどパワートランジスタ（スイッチ素子）での電圧降下が小さくなることに起因している。

【0004】

図６は、従来のスイッチ装置１００の概略構成を示す図である。従来のスイッチ装置１００の概略構成は、後述する比較例に係るスイッチ装置１０１の概略構成と重複するため、ここでは詳細な説明を省略する。

【0005】

図７は、従来のスイッチ装置１００における出力電流ＩＯＵＴとセンス電流ＩＳＥＮＳＥとの関係を示す図である。図８は、従来のスイッチ装置１００における出力電流ＩＯＵＴとパワートランジスタであるＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタＭ１のドレイン・ソース間電圧ＶＤＳとの関係を示す図である。

【0006】

差動アンプＡ１にオフセットがあると、図７に示す点線のように出力電流ＩＯＵＴとセンス電流ＩＳＥＮＳＥとの線形関係が崩れる。その結果、センス電流ＩＳＥＮＳＥのミラー比（１／Ｋ）が大きくずれたり、出力電流ＩＯＵＴが零でないにも関わらずセンス電流ＩＳＥＮＳＥが零になってしまう不感帯Ｂ１が発生するおそれがある。

【0007】

例えば、ＮＭＯＳトランジスタＭ１のドレイン・ソース間電圧ＶＤＳが１ｍＶであるときに、差動アンプＡ１のオフセットが±１ｍＶであると、センス電流ＩＳＥＮＳＥのミラー比が２倍になったり、センス電流ＩＳＥＮＳＥが流れなかったりする。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２０２１－７２７４０号公報（図３）

【発明の概要】

【発明が解決しようとする課題】

【0009】

つまり、従来のスイッチ装置１００では、出力電流が小さくなる軽負荷領域において電流検出精度が悪化するという課題がある。そして、当該課題を解決するために電流検出回路の回路面積が大きくなり過ぎることは望ましくない。

【課題を解決するための手段】

【0010】

本明細書中に開示されている電流検出回路は、第１電界効果トランジスタのドレインにドレインが共通接続され、前記第１電界効果トランジスタのゲートにゲートが共通接続される第２電界効果トランジスタと、前記第１電界効果トランジスタのドレイン・ソース間電圧と前記第２電界効果トランジスタのドレイン・ソース間電圧とを等しくするように構成されたバランス回路と、前記第１電界効果トランジスタのドレイン・ソース間電圧が所定値以下であるときに、前記第１電界効果トランジスタのドレイン・ソース間電圧を制御するように構成された制御回路と、を有する。前記制御回路は、第１電界効果トランジスタから出力される第１電流に応じて前記第１電界効果トランジスタのドレイン・ソース間電圧を可変するように構成される。

【0011】

本明細書中に開示されているスイッチ装置は、上記構成の電流検出回路と、前記第１電界効果トランジスタと、を有する。

【発明の効果】

【0012】

本明細書中に開示されている発明によれば、回路面積の増大を抑制しつつ軽負荷領域での電流検出精度を改善できる。

【図面の簡単な説明】

【0013】

【図1】図１は、比較例に係るスイッチ装置の概略構成を示す図である。

【図2】図２は、比較例に係るスイッチ装置における出力電流とセンス電流との関係を示す図である。

【図3】図３は、比較例に係るスイッチ装置における出力電流とパワートランジスタのドレイン・ソース間電圧との関係を示す図である。

【図4】図４は、実施形態に係るスイッチ装置の概略構成を示す図である。

【図5】図５は、実施形態に係るスイッチ装置における出力電流とパワートランジスタのドレイン・ソース間電圧との関係を示す図である。

【図6】図６は、従来のスイッチ装置の概略構成を示す図である。

【図7】図７は、従来のスイッチ装置における出力電流とセンス電流との関係を示す図である。

【図8】図８は、従来のスイッチ装置における出力電流とパワートランジスタのドレイン・ソース間電圧との関係を示す図である。

【発明を実施するための形態】

【0014】

本明細書において、ＭＯＳトランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳトランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。

【0015】

本明細書において、定電流源とは、定電流を出力する電流源をいう。本明細書において、定電流とは、理想的な状態において一定である電流を意味しており、実際には温度変化等により僅かに変動し得る電流である。

【0016】

＜スイッチ装置（比較例）＞
図１は、比較例（＝後出の実施形態と対比される一般的な構成例）に係るスイッチ装置１０１の概略構成を示す図である。なお、図１において、図６と同一の部分には同一の符号を付す。

【0017】

比較例に係るスイッチ装置１０１は、従来のスイッチ装置１００に抵抗Ｒ１、定電流源ＣＳ１、差動アンプＡ２、及びＮＭＯＳトランジスタＭ４を追加した構成である。

【0018】

比較例に係るスイッチ装置１０１は、端子Ｔ１～Ｔ４と、パワートランジスタであるＮＭＯＳトランジスタＭ１と、電流モニター用のＮＭＯＳトランジスタＭ２と、差動アンプＡ１と、ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタＭ３と、制御ロジック部１と、ゲートドライバ２と、を有する。また、比較例に係るスイッチ装置１０１は、上述した抵抗Ｒ１、定電流源ＣＳ１、差動アンプＡ２、及びＮＭＯＳトランジスタＭ４をさらに有する。

【0019】

端子Ｔ１には、電源電圧ＶＢＢが印加される。端子Ｔ１は、ＮＭＯＳトランジスタＭ１及びＭ２の各ドレインに接続される。ＮＭＯＳトランジスタＭ１のゲートとＮＭＯＳトランジスタＭ２のゲートとは共通接続される。なお、ＮＭＯＳトランジスタＭ１のサイズは、ＮＭＯＳトランジスタＭ２のサイズのＫ倍（Ｋ＞１）である。

【0020】

ＮＭＯＳトランジスタＭ１のソースは、端子Ｔ２に接続される。端子Ｔ２には、負荷ＲＬの第１端が外付け接続される。負荷ＲＬの第２端はスイッチ装置外部のグラウンド電位に接続される。

【0021】

ＮＭＯＳトランジスタＭ２のソースは、ＰＭＯＳトランジスタＭ３のソースに接続される。ＰＭＯＳトランジスタＭ３のドレインは、端子Ｔ３に接続される。端子Ｔ３には、センス抵抗ＲＳＥＮＳＥの第１端が外付け接続される。センス抵抗ＲＳＥＮＳＥの第２端はスイッチ装置外部のグラウンド電位に接続される。

【0022】

差動アンプＡ１の非反転入力端子は、ＮＭＯＳトランジスタＭ１のソースに接続される。差動アンプＡ１の反転入力端子は、ＮＭＯＳトランジスタＭ２のソースに接続される。差動アンプＡ１の出力端子は、ＰＭＯＳトランジスタＭ３のゲートに接続される。

【0023】

ＮＭＯＳトランジスタＭ２及び差動アンプＡ１によって構成されるバランス回路は、ＮＭＯＳトランジスタＭ１のドレイン・ソース間電圧とＮＭＯＳトランジスタＭ２のドレイン・ソース間電圧とを等しくするように動作する。ＮＭＯＳトランジスタＭ１のドレイン・ソース間電圧とＮＭＯＳトランジスタＭ２のドレイン・ソース間電圧とが等しくなることで、ＮＭＯＳトランジスタＭ１及びＭ２によって高精度のカレントミラー回路が構成される。

【0024】

制御ロジック部１は、端子Ｔ４が受け取る外部からの指示信号とスイッチ装置内部に設けられる各種保護回路（不図示）の出力とに基づき、ゲートドライバ２を制御する。図１に示す例では、ＥＣＵ（electronic control unit）２００が端子Ｔ４に指示信号を供給する。また、図１に示す例では、ＥＣＵ２００は、端子Ｔ３の電圧を監視することで、出力電流ＩＯＵＴを間接的に監視し、例えば車載ランプ等である負荷ＲＬの断線等を検知する。

【0025】

抵抗Ｒ１の第１端は、端子Ｔ１に接続される。抵抗Ｒ１の第２端は、差動アンプＡ２の反転入力端子及び定電流源ＣＳ１の第１端に接続される。定電流源ＣＳ１の第２端はスイッチ装置内部のグラウンド電位に接続される。差動アンプＡ２の非反転入力端子は、ＮＭＯＳトランジスタＭ１及びＭ４の各ソースに接続される。差動アンプＡ２の出力端子は、ＮＭＯＳトランジスタＭ４のゲートに接続される。ＮＭＯＳトランジスタＭ４のドレインは、ＮＭＯＳトランジスタＭ１及びＭ２の各ゲートに接続される。

【0026】

抵抗Ｒ１、定電流源ＣＳ１、差動アンプＡ２、及びＮＭＯＳトランジスタＭ４によって構成される制御回路は、負荷ＲＬが軽負荷であるとき、すなわちＮＭＯＳトランジスタＭ１のドレイン・ソース間電圧ＶＤＳが所定値以下であるときに、ＮＭＯＳトランジスタＭ１のドレイン・ソース間電圧ＶＤＳを一定の設定値に制御する。

【0027】

図２は、比較例に係るスイッチ装置１０１における出力電流ＩＯＵＴとセンス電流ＩＳＥＮＳＥとの関係を示す図である。図３は、比較例に係るスイッチ装置１０１における出力電流ＩＯＵＴとＮＭＯＳトランジスタＭ１のドレイン・ソース間電圧ＶＤＳとの関係を示す図である。

【0028】

比較例に係るスイッチ装置１０１に設けられる電流検出回路は、負荷ＲＬが軽負荷であるときにＮＭＯＳトランジスタＭ１のドレイン・ソース間電圧ＶＤＳが一定になるため、出力電流ＩＯＵＴが零でないにも関わらずセンス電流ＩＳＥＮＳＥが零になってしまう不感帯の発生を防止することができる（図２参照）。

【0029】

なお、出力電流ＩＯＵＴとＮＭＯＳトランジスタＭ１のオン抵抗値との乗算値が上記の制御回路による一定の設定値を超えると、抵抗Ｒ１、定電流源ＣＳ１、差動アンプＡ２、及びＮＭＯＳトランジスタＭ４によって構成される制御回路の制御が解除される（図３参照）。ただし、図３に示す点線のように、上記の制御回路による一定の設定値にもバラツキがある。

【0030】

不感帯の発生を防止するためには、上記の制御回路による一定の設定値の最小値が差動アンプＡ１のオフセットの最大値より大きくなければならない。また、負荷ＲＬが軽負荷であるときに差動アンプＡ１のオフセットの影響を小さくするためには、上記の制御回路による一定の設定値を大きくする必要がある。

【0031】

一方、負荷ＲＬが軽負荷であって上記の制御回路の制御が解除されていないとき、ＮＭＯＳトランジスタＭ１及びＭ２がフルオン状態でないため、ＮＭＯＳトランジスタＭ１及びＭ２の閾値電圧の影響により、ＮＭＯＳトランジスタＭ１及びＭ２によって構成されるカレントミラー回路のミラー比精度が悪化する。そのため、アプリケーションで想定される負荷領域に入る前に、制御回路の制御が解除される必要がある。

【0032】

ＮＭＯＳトランジスタＭ１のオン抵抗が小さい場合、ＮＭＯＳトランジスタＭ１のドレイン・ソース間電圧ＶＤＳが小さくなるため、上記の要求を満たすためには、上記の制御回路及び差動アンプＡ１の精度向上が必要となり、上記の制御回路及び差動アンプＡ１の回路面積が大幅に増大する。

【0033】

ここで、ＮＭＯＳトランジスタＭ１のオン抵抗が例えば室温で８ｍΩであり、アプリケーションで想定される負荷領域を出力電流ＩＯＵＴが４Ａ以上、差動アンプＡ１のオフセットの最大値を３ｍＶとした場合を考える。

【0034】

この場合、差動アンプＡ２のオフセットの設計値は、最大値が２２．４ｍＶ（＝８ｍΩ×０．７（低温係数）×４Ａ）となり、最小値が３ｍＶとなる。したがって、上記の制御回路による一定の設定値は、１２．７ｍＶ（＝（２２．４ｍＶ－３）／２）±９ｍＶ（５σ）となる。つまり、１σ＝１．８ｍＶ以下にする必要があり、上記の制御回路において高い精度が必要となる。

【0035】

上記の考察に鑑み、以下では、回路面積の増大を抑制しつつ軽負荷領域での電流検出精度を改善できる新規な実施形態を提案する。

【0036】

＜スイッチ装置（実施形態）＞
図４は、実施形態に係るスイッチ装置１０２の概略構成を示す図である。なお、図４において、図１と同一の部分には同一の符号を付し、詳細な説明を省略する。

【0037】

実施形態に係るスイッチ装置１０２は、比較例に係るスイッチ装置１０１に対して、ＮＭＯＳトランジスタＭ５、ＰＭＯＳトランジスタＭ６、ＮＭＯＳトランジスタＭ７～Ｍ１１、及び定電流源ＣＳ２を追加した構成である。

【0038】

ＮＭＯＳトランジスタＭ５のドレインは、ＮＭＯＳトランジスタＭ１及びＭ２の各ドレインに共通接続される。ＮＭＯＳトランジスタＭ５のゲートは、ＮＭＯＳトランジスタＭ１及びＭ２の各ゲートに共通接続される。

【0039】

ＮＭＯＳトランジスタＭ５のソースは、ＰＭＯＳトランジスタＭ６のソースに接続される。ＮＭＯＳトランジスタＭ６のゲートは、差動アンプＡ１の出力端子に接続される。

【0040】

ＮＭＯＳトランジスタＭ５のドレインは、ＮＭＯＳトランジスタＭ７のドレインと、ＮＭＯＳトランジスタＭ７～Ｍ９の各ゲートと、に接続される。ＮＭＯＳトランジスタＭ９のドレインから解除信号Ｓ１が差動アンプＡ２に供給される。

【0041】

定電流源ＣＳ２の第１端には電源電圧ＶＢＢが印加される。定電流源ＣＳ２の第２端は、ＮＭＯＳトランジスタＭ８及びＭ１０の各ドレインと、ＮＭＯＳトランジスタＭ１０及びＭ１１の各ゲートと、に接続される。ＮＭＯＳトランジスタＭ１のドレインは、抵抗Ｒ１及び定電流源ＣＳ１との接続ノードに接続される。ＮＭＯＳトランジスタＭ７～Ｍ１１の各ソースはスイッチ装置内部のグラウンド電位に接続される。

【0042】

抵抗Ｒ１と、定電流源ＣＳ１及びＣＳ２と、差動アンプＡ２と、ＰＭＯＳトランジスタＭ６と、ＮＭＯＳトランジスタＭ４、Ｍ７～Ｍ８、及びＭ１０～Ｍ１１とによって制御回路が構成される。

【0043】

ＭＯＳトランジスタＭ２に電流が流れておりＰＭＯＳトランジスタＭ６がオンである場合、ＮＭＯＳトランジスタＭ５は出力電流ＩＯＵＴに応じた電流を出力する。ＮＭＯＳトランジスタＭ５から出力される電流に応じた電流がＮＭＯＳトランジスタＭ８を流れ、定電流源ＣＳ２から出力される定電流からＮＭＯＳトランジスタＭ８を流れる電流を引いて得られる電流に応じた電流がＮＭＯＳトランジスタＭ１１を流れる。したがって、定電流源ＣＳ１とＮＭＯＳトランジスタＭ１１との接続ノードから出力されるシンク電流は、出力電流ＩＯＵＴに応じた電流となる。

【0044】

これにより、上記の制御回路は、出力電流ＩＯＵＴに応じてＮＭＯＳトランジスタＭ１のドレイン・ソース間電圧ＶＤＳを可変するように動作する。

【0045】

図５は、実施形態に係るスイッチ装置１０２における出力電流ＩＯＵＴとＮＭＯＳトランジスタＭ１のドレイン・ソース間電圧ＶＤＳとの関係を示す図である。

【0046】

上記の制御回路によると、出力電流ＩＯＵＴが小さいときにＮＭＯＳトランジスタＭ１のドレイン・ソース間電圧ＶＤＳを大きくすることができる（図６参照）。したがって、実施形態に係るスイッチ装置１０２に設けられる電流検出回路は、回路面積の増大を抑制しつつ軽負荷領域での電流検出精度を改善できる。

【0047】

また、差動アンプＡ１のオフセットの影響により出力電流ＩＯＵＴが流れているにもかかわらずＭＯＳトランジスタＭ２に電流が流れておらずＰＭＯＳトランジスタＭ６がオフである場合、電流源ＣＳ２から出力される定電流は全てＮＭＯＳトランジスタＭ１０に流れるため、定電流源ＣＳ１とＮＭＯＳトランジスタＭ１１との接続ノードから出力されるシンク電流は、上述した出力電流ＩＯＵＴに応じた電流より大きい定電流（電流源ＣＳ１から出力される定電流と電流源ＣＳ２から出力される定電流との合成電流）となる。

【0048】

つまり、差動アンプＡ１のオフセットの影響により出力電流ＩＯＵＴが流れているにもかかわらずＭＯＳトランジスタＭ２に電流が流れておらずＰＭＯＳトランジスタＭ６がオフである場合、上記の制御回路は、ＮＭＯＳトランジスタＭ１のドレイン・ソース間電圧ＶＤＳを一定値（上述した合成電流の電流値と抵抗Ｒ１の抵抗値との乗算値）にまで大きくする（図５参照）。これにより、上記の制御回路及び差動アンプＡ１の要求精度を緩くしても、不感帯の発生を防止することができる。

【0049】

また、出力電流ＩＯＵＴが所定値に達すると、ＮＭＯＳトランジスタＭ５から出力される電流に基づき、ＮＯＭＳトランジスタＭ９がオンになり、解除信号（ローレベルの信号）Ｓ１が差動アンプＡ２に供給される。差動アンプＡ２は、解除信号Ｓ１を受け取ると、ローレベルの信号をＮＭＯＳトランジスタＭ４に供給し、トランジスタＭ４をオフにする。これにより、上記の前記制御回路の制御は解除される。

【0050】

つまり、出力電流ＩＯＵＴが所定値に達すると、上記の前記制御回路の制御が解除される（図５参照）。したがって、アプリケーションで想定される負荷領域に入る前に、上記の制御回路の制御を解除することができる。

【0051】

アプリケーションで想定される負荷領域に入る前に、上記の制御回路の制御を解除することができるという効果のみが得られればよい場合には、比較例に係るスイッチ装置１０１と同様に、負荷ＲＬが軽負荷であるときにＮＭＯＳトランジスタＭ１のドレイン・ソース間電圧ＶＤＳが一定になるような制御に変更しても構わない。

【0052】

＜その他＞
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。

【0053】

＜付記＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

【0054】

本開示の電流検出回路は、第１電界効果トランジスタ（Ｍ１）のドレインにドレインが共通接続され、前記第１電界効果トランジスタのゲートにゲートが共通接続される第２電界効果トランジスタ（Ｍ２）と、前記第１電界効果トランジスタのドレイン・ソース間電圧と前記第２電界効果トランジスタのドレイン・ソース間電圧とを等しくするように構成されたバランス回路（Ａ１、Ｍ３）と、前記第１電界効果トランジスタのドレイン・ソース間電圧が所定値以下であるときに、前記第１電界効果トランジスタのドレイン・ソース間電圧を制御するように構成された制御回路（Ｒ１、Ａ２、ＣＳ１、ＣＳ２、Ｍ４、Ｍ６～Ｍ８、Ｍ１０～Ｍ１１）と、を有し、前記制御回路は、第１電界効果トランジスタから出力される第１電流に応じて前記第１電界効果トランジスタのドレイン・ソース間電圧を可変するように構成される構成（第１の構成）である。

【0055】

上記第１の構成の電流検出回路において、前記制御回路は、前記第１電流に応じた第２電流を出力するように構成された電流生成回路（Ａ２、ＣＳ１、ＣＳ２、Ｍ６～Ｍ８、Ｍ１０～Ｍ１１）と、前記第２電流が流れるように構成された抵抗（Ｒ１）と、有し、前記第２電流の値と前記抵抗の抵抗値によって前記第１電界効果トランジスタのドレイン・ソース間電圧の値を設定するように構成される構成（第２の構成）であってもよい。

【0056】

上記第１の構成の電流検出回路において、前記制御回路は、前記第２電界効果トランジスタに電流が流れない場合に、前記第１電界効果トランジスタのドレイン・ソース間電圧の値を大きくする構成（第３の構成）であってもよい。

【0057】

上記第２の構成の電流検出回路において、前記第２電界効果トランジスタに電流が流れない場合に、前記電流生成回路が前記第２電流の代わりに前記第２電流より大きい定電流を出力し、前記制御回路は、前記定電流の値と前記抵抗の抵抗値によって前記第１電界効果トランジスタのドレイン・ソース間電圧の値を設定するように構成される構成（第４の構成）であってもよい。

【0058】

上記第２又は第４の構成の電流検出回路において、前記第１電界効果トランジスタのドレイン及び前記第２電界効果トランジスタのドレインにドレインが共通接続され、前記第１電界効果トランジスタのゲート及び前記第２電界効果トランジスタのゲートにゲートが共通接続される第３電界効果トランジスタ（Ｍ５）をさらに有し、前記電流生成回路は、前記第３電界効果トランジスタから出力される第３電流に基づき、前記第２電流を生成するように構成される構成（第５の構成）であってもよい。

【0059】

上記第１～第５いずれかの構成の電流検出回路において、前記第１電界効果トランジスタのドレイン及び前記第２電界効果トランジスタのドレインにドレインが共通接続され、前記第１電界効果トランジスタのゲート及び前記第２電界効果トランジスタのゲートにゲートが共通接続される第３電界効果トランジスタ（Ｍ５）と、前記第３電界効果トランジスタから出力される第３電流に基づき前記制御回路の制御を解除するための解除信号を生成するように構成された解除信号生成部（Ｍ９）と、をさらに有する構成（第６の構成）であってもよい。

【0060】

本開示の電流検出回路は、上記第１～第６いずれかの構成の電流検出回路と、前記第１電界効果トランジスタと、を有する構成（第７の構成）であってもよい。

【符号の説明】

【0061】

１ 制御ロジック部
２ ゲートドライバ
１００ 従来のスイッチ装置
１０１ 比較例に係るスイッチ装置
１０２ 実施形態に係るスイッチ装置
２００ ＥＣＵ
Ａ１、Ａ２ 差動アンプ
ＣＳ１、ＣＳ２ 定電流源
Ｍ１、Ｍ２、Ｍ４、Ｍ５、Ｍ７～Ｍ１１ ＮＭＯＳトランジスタ
Ｍ３、Ｍ６ ＰＭＯＳトランジスタ
Ｒ１ 抵抗
ＲＬ 負荷
ＲＳＥＮＳＥ センス抵抗
Ｔ１～Ｔ４ 端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】