特開 2024-35354 伝送異常検知回路、ソースドライバ及び伝送異常検知方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024035354

(43)【公開日】2024-03-14

(54)【発明の名称】伝送異常検知回路、ソースドライバ及び伝送異常検知方法

(51)【国際特許分類】

   H04L 1/00 20060101AFI20240307BHJP

【ＦＩ】

H04L1/00 A

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022139769

(22)【出願日】2022-09-02

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】原山 国広

【テーマコード（参考）】

5K014

【Ｆターム（参考）】

5K014BA01

5K014DA02

5K014EA06

5K014FA09

(57)【要約】

【課題】データの伝送異常を高精度に検知することが可能な伝送異常検知回路を提供する。
【解決手段】エンコードされたデータを受信する受信回路に設けられ、送信回路と受信回路との間のデータ伝送の異常を検知する伝送異常検知回路であって、受信回路が受信した受信データをデコードしてデコードデータを生成するデコード回路と、デコードデータをエンコードして再エンコードデータを生成するエンコード回路と、受信データと再エンコードデータとを比較することにより、送信回路と受信回路との間のデータ伝送に異常があるか否かを検知するエラー検知回路と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

エンコードされたデータを受信する受信回路に設けられ、送信回路と前記受信回路との間のデータ伝送の異常を検知する伝送異常検知回路であって、
前記受信回路が受信した受信データをデコードしてデコードデータを生成するデコード回路と、
前記デコードデータをエンコードして再エンコードデータを生成するエンコード回路と、
前記受信データと前記再エンコードデータとを比較することにより、前記送信回路と前記受信回路との間のデータ伝送に異常があるか否かを検知するエラー検知回路と、
を有することを特徴とする伝送異常検知回路。

【請求項2】

前記エラー検知回路は、前記受信データと前記再エンコードデータが不一致の場合に前記データ伝送に異常があることを検知することを特徴とする請求項１に記載の伝送異常検知回路。

【請求項3】

前記デコードデータをラッチするデータラッチ回路を有し、
前記エラー検知回路は、前記データ伝送に異常があるか否かの検知結果を示すエラー検知信号を前記データラッチ回路に供給し、
前記データラッチ回路は、前記エラー検知信号が前記データ伝送に異常があることを示している場合には、前記デコードデータのラッチを停止することを特徴とする請求項２に記載の伝送異常検知回路。

【請求項4】

前記エラー検知信号を前記送信回路に向けて送信するエラー検知信号出力回路を有することを特徴とする請求項２に記載の伝送異常検知回路。

【請求項5】

前記受信回路は、シリアルデータを前記送信回路から受信し、
前記デコード回路は、前記受信回路が受信した前記シリアルデータをシリアルパラレル変換して得られたデータを前記受信データとしてデコードすることにより、前記デコードデータを生成することを特徴とする請求項１に記載の伝送異常検知回路。

【請求項6】

前記受信回路は、ｎビットのデータをｎ＋ｋビットのデータにエンコードした被エンコードデータ（ｎ、ｋは２以上の整数）を前記送信回路から受信し、
前記デコード回路は、前記被エンコードデータを前記受信データとしてｎビットのデータにデコードすることにより、前記デコードデータを生成することを特徴とする請求項１に記載の伝送異常検知回路。

【請求項7】

複数のデータ線を含む表示パネルに脱着可能に接続され、タイミングコントローラから伝送された画像データに基づいて前記複数のデータ線を駆動するソースドライバであって、
前記タイミングコントローラから、エンコードされた画像データを受信する受信部と、
前記受信部が受信した前記画像データをデコードしてデコードデータを生成するデコード回路と、
前記デコードデータをラッチするデータラッチ回路と、
前記データラッチ回路がラッチした前記デコードデータに基づいて、前記複数のデータ線を駆動するための階調電圧信号を生成する階調電圧生成部と、
前記デコードデータをエンコードして再エンコードデータを生成するエンコード回路と、
前記受信部が受信した前記画像データと前記再エンコードデータとを比較することにより、前記タイミングコントローラと前記受信部との間のデータ伝送に異常があるか否かを検知するエラー検知回路と、
を有し、
前記データラッチ回路は、前記エラー検知回路により前記画像データのデータ伝送に異常があることが検知された場合には、前記デコードデータのラッチを停止することを特徴とするソースドライバ。

【請求項8】

エンコードされたデータを送受信する送信回路及び受信回路におけるデータ伝送の異常を検知する伝送異常検知方法であって、
前記受信回路が受信した受信データをデコードしてデコードデータを生成するステップと、
前記デコードデータをエンコードして再エンコードデータを生成するステップと、
前記受信データと前記再エンコードデータとを比較することにより、前記送信回路と前記受信回路との間のデータ伝送に異常があるか否かを検知するステップと、
を含むことを特徴とする伝送異常検知方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、伝送異常検知回路、ソースドライバ及び伝送異常検知方法に関する。

【背景技術】

【0002】

シリアルデータ伝送において、送信部から受信部にデータを伝送する際、伝送線路での減衰による波形品質の劣化を防ぐため、予め決められた規則に則って送信データにダミービッドを付加し、一定期間以上“１”又は“０”が連続しないようにエンコードを行ったデータを送信することが行われている。受信部では、シリアルデータを受信し、予め決められた規則に則ってデコードを行う。

【0003】

シリアルデータ伝送の受信部には、ＰＬＬタイプのクロックドデータリカバリ回路が広く用いられている。このようなＰＬＬタイプのクロックドデータリカバリ回路を有する受信部では、外乱ノイズ等の影響でＰＬＬの同期が外れる場合がある。ＰＬＬの同期が外れた場合、正常にデータ伝送を行うことができないため、受信部は誤ったデータを受け取り、誤動作を引き起こす可能性がある。そこで、同期コードを用いてスクランブル処理を行い、伝送エラーが生じた場合でも短時間で同期状態を確立することにより、受信エラーを防止する受信回路が提案されている（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１５－１４４３９２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＰＬＬの同期が外れたことを検知するための手段として、受信部において受け取った被エンコードデータがエンコード規則から逸脱していないかどうかを判別する手段がある。その際、エンコードされたデータにオーバーヘッドするダミーデータが付加されている場合、送信するデータの組み合わせのパターンは、本来の送信対象であるデータの組み合わせのパターンよりも多くなる。

【0006】

例えば、ｎビットのデータを１つのまとまりとしたシリアルデータの組み合わせは、２^ｎ通り存在する。これにｋビットのダミーデータを付加して送信した場合、受信部で受け取るデータの組み合わせは２^ｎ＋ｋ通りとなる。このため、受信した被エンコードデータに異常が生じた場合に受信部でエラーと判別される組み合わせは、２^ｎ＋ｋ－２^ｎ＝２^ｎ（２^ｋ－１）通りとなり、本来の送信対象であるデータの組み合わせよりも多くなる。

【0007】

したがって、受信した被エンコードデータの規則性を見るだけでは全てのエラーを検知することができず、エラー検知の精度が低いという問題があった。

【0008】

本発明は上記問題点に鑑みてなされたものであり、データの伝送異常を高精度に検知することが可能な伝送異常検知回路を提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明に係る伝送異常検知回路は、エンコードされたデータを受信する受信回路に設けられ、送信回路と前記受信回路との間のデータ伝送の異常を検知する伝送異常検知回路であって、前記受信回路が受信した受信データをデコードしてデコードデータを生成するデコード回路と、前記デコードデータをエンコードして再エンコードデータを生成するエンコード回路と、前記受信データと前記再エンコードデータとを比較することにより、前記送信回路と前記受信回路との間のデータ伝送に異常があるか否かを検知するエラー検知回路と、を有することを特徴とする。

【0010】

本発明に係るソースドライバは、複数のデータ線を含む表示パネルに脱着可能に接続され、タイミングコントローラから伝送された画像データに基づいて前記複数のデータ線を駆動するソースドライバであって、前記タイミングコントローラから、エンコードされた画像データを受信する受信部と、前記受信部が受信した前記画像データをデコードしてデコードデータを生成するデコード回路と、前記デコードデータをラッチするデータラッチ回路と、前記データラッチ回路がラッチした前記デコードデータに基づいて、前記複数のデータ線を駆動するための階調電圧信号を生成する階調電圧生成部と、前記デコードデータをエンコードして再エンコードデータを生成するエンコード回路と、前記受信部が受信した前記画像データと前記再エンコードデータとを比較することにより、前記タイミングコントローラと前記受信部との間のデータ伝送に異常があるか否かを検知するエラー検知回路と、を有し、前記データラッチ回路は、前記エラー検知回路により前記画像データのデータ伝送に異常があることが検知された場合には、前記デコードデータのラッチを停止することを特徴とする。

【0011】

本発明に係る伝送異常検知方法は、エンコードされたデータを送受信する送信回路及び受信回路におけるデータ伝送の異常を検知する伝送異常検知方法であって、前記受信回路が受信した受信データをデコードしてデコードデータを生成するステップと、前記デコードデータをエンコードして再エンコードデータを生成するステップと、前記受信データと前記再エンコードデータとを比較することにより、前記送信回路と前記受信回路との間のデータ伝送に異常があるか否かを検知するステップと、を含むことを特徴とする。

【発明の効果】

【0012】

本発明に係る伝送異常検知回路によれば、データの伝送異常を高精度に検知することが可能となる。

【図面の簡単な説明】

【0013】

【図1】実施例１の送受信システムの構成を示すブロック図である。

【図2】伝送異常検知回路の一部を抜き出して示すブロック図である。

【図3】伝送異常が生じた場合のデータの例を示す図である。

【図4】実施例２の表示装置の構成を示すブロック図である。

【図5】実施例２のソースドライバの内部構成を示すブロック図である。

【図6】実施例２の送受信システムの構成を示すブロック図である。

【発明を実施するための形態】

【0014】

以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。

【実施例0015】

図１は、本発明に係る送受信システム１００の構成を示すブロック図である。送受信システム１００は、送信回路部１１及び受信回路部１２から構成されている。送信回路部１１及び受信回路部１２は、シリアル通信のデータ伝送路Ｌ１及びＬ２を介して接続されている。

【0016】

送信回路部１１は、シリアル通信によるデータ伝送を行う回路ブロックである。送信回路部１１は、エンコード回路２１、パラレルシリアル変換回路２２、トランスミッタ２３及びエラー信号受信回路２４を含む。

【0017】

エンコード回路２１は、送信対象のデータを所定のエンコード規則に従ってエンコードする回路である。本実施例では、エンコード回路２１は、送信対象であるｎビットのデータ（以下、送信対象データと称する）をエンコードし、ｋビットのダミーデータが付加された（ｎ＋ｋ）ビットの被エンコードデータを生成する（ｎ、ｋは２以上の整数）。その際、エンコード回路２１は、データ値が一定期間以上連続して１又は０とならないようにするエンコード規則に従ってデータのエンコードを行う。エンコード回路２１は、エンコードを行ったデータ（被エンコードデータ）をパラレルシリアル変換回路２２に供給する。

【0018】

パラレルシリアル変換回路２２は、パラレルデータをシリアルデータに変換する回路である。本実施例では、パラレルシリアル変換回路２２は、エンコード回路２１によりエンコードされたデータに対してパラレルシリアル変換を行い、シリアルの送信データを生成する。パラレルシリアル変換回路２２は、生成したシリアルの送信データをトランスミッタ２３に供給する。パラレルシリアル変換回路２２は、エラー信号受信回路２４から受信通知ＲＳの供給を受け、これに応じてパラレルシリアル変換の動作を停止可能に構成されている。

【0019】

トランスミッタ２３は、送信回路部１１の内部で生成されたシリアルデータを送信回路部１１の外部に出力する信号発信部である。トランスミッタ２３は、送信回路部１１に設けられた外部端子Ｔ１及びＴ２を介して、データ伝送路Ｌ１及びＬ２に接続されている。トランスミッタ２３は、パラレルシリアル変換回路２２から供給されたシリアルの送信データを、データ伝送路Ｌ１及びＬ２に送出する。

【0020】

エラー信号受信回路２４は、送信回路部１１に設けられた外部端子Ｔ３を介してデータ伝送路Ｌ３に接続されている。エラー信号受信回路２４は、受信回路部１２において伝送エラーが検知されたことを示すエラー検知信号ＥＤＳを、受信回路部１２からデータ伝送路Ｌ３を介して受信する。エラー信号受信回路２４は、エラー検知信号ＥＤＳを受信したことを示す受信通知ＲＳをパラレルシリアル変換回路２２に供給する。

【0021】

本実施例では、エラー検知信号ＥＤＳがエラーの発生を示している場合（例えば、論理レベル１の場合）、エラー信号受信回路２４は、これを示す論理レベル１の受信通知ＲＳをパラレルシリアル変換回路２２に供給する。

【0022】

受信回路部１２は、送信回路部１１との間でシリアル通信によるデータ伝送を行う回路ブロックである。受信回路部１２は、トランスミッタ３１、シリアルパラレル変換回路３２、伝送異常検知回路３３、データラッチ３４及びエラー信号出力回路３５を含む。

【0023】

トランスミッタ３１は、受信回路部１２に設けられた外部端子Ｔ４及びＴ５を介してデータ伝送路Ｌ１及びＬ２に接続されている。トランスミッタ３１は、データ伝送路Ｌ１及びＬ２を介して伝送されたシリアルの送信データを受信し、シリアルの受信データとしてシリアルパラレル変換回路３２に供給する。

【0024】

シリアルパラレル変換回路３２は、トランスミッタ３１から供給されたシリアルの受信データに対してシリアルパラレル変換を行い、パラレルの受信データを生成する。シリアルパラレル変換回路３２は、生成したパラレルの受信データを伝送異常検知回路３３に供給する。

【0025】

伝送異常検知回路３３は、シリアルパラレル変換回路３２から供給されたパラレルの受信データに基づいて、送信回路部１１及び受信回路部１２の間のデータ伝送において伝送異常が生じているか否かを検知する回路である。伝送異常検知回路３３は、デコード回路４１、エンコード回路４２、エラー検知回路４３及びエラー信号保持回路４４を含む。

【0026】

デコード回路４１は、エンコードされたデータ（被エンコードデータ）に対してデコード処理を行う回路である。本実施例では、デコード回路４１は、シリアルパラレル変換回路３２により生成されたパラレルの受信データに対してデコード処理を行う。デコード回路４１は、デコード処理後の受信データＤＤをデータラッチ３４及びエンコード回路４２に供給する。

【0027】

エンコード回路４２は、データに対してエンコード処理を行う回路である。本実施例では、エンコード回路４２は、デコード回路４１によりいったんデコードされたデータに対して再びエンコード処理（以下、再エンコード処理と称する）を行う。その際、エンコード回路４２は、送信回路部１１のエンコード回路２１が行うエンコードと同じエンコード規則でエンコード処理を行う。エンコード回路４２は、再エンコード処理を行ったデータをエラー検知回路４３に供給する。

【0028】

エラー検知回路４３は、シリアルパラレル変換回路３２から出力されたパラレル変換後の受信データと、デコード回路４１によるデコード処理及びエンコード回路４２による再エンコード処理を経たデータとを比較することにより、エラー発生の有無を検知する。具体的には、エラー検知回路４３は、受信データと再エンコードデータとが不一致の場合に、伝送エラーが発生していることを検知する。エラー検知回路４３は、伝送エラーが検知されていないときは論理レベル０、伝送エラーが検知されたときは論理レベル１の信号レベルを有するエラー検知信号を出力する。

【0029】

なお、本実施例では、エラー検知回路４３が伝送エラー検知のために比較するデータがそれぞれ対応するデータとなるように、シリアルパラレル変換回路３２とエラー検知回路４３との間には図示せぬ遅延回路（例えば、バッファ回路）が設けられている。すなわち、デコード回路４１によるデコード処理及びエンコード回路４２による再エンコード処理を経たデータと、当該データに対応する受信データとが同じタイミングでエラー検知回路４３に供給されるように、タイミング調整が行われる。

【0030】

エラー信号保持回路４４は、エラー検知回路４３から出力された検知結果、すなわちエラー検知信号ＥＤＳを保持し、適宜出力する回路である。エラー信号保持回路４４から出力されたエラー検知信号ＥＤＳは、データラッチ３４及びエラー信号出力回路３５にそれぞれ供給される。エラー信号保持回路４４は、図示せぬクロック信号のクロックタイミングに基づいて、エラー検知信号ＥＤＳを保持及び出力する。

【0031】

データラッチ３４は、デコード回路４１から供給されたデコード処理後の受信データＤＤの取り込みを行う。本実施例では、データラッチ３４は、エラー信号保持回路４４から供給されたエラー検知信号ＥＤＳに基づいて、データの取り込み及び取り込みの停止を切り替え可能に構成されている。具体的には、エラー検知信号ＥＤＳが論理レベル０、すなわち伝送エラーが検知されていないときは、データラッチ３４は、デコード回路４１から供給されたデコード処理後の受信データＤＤの取り込みを行う。一方、エラー検知信号ＥＤＳが論理レベル１、すなわち伝送エラーが検知されたときは、データラッチ３４は、デコード処理後の受信データＤＤの取り込みを停止する。

【0032】

エラー信号出力回路３５は、受信回路部１２に設けられた外部端子Ｔ６を介して、データ伝送路Ｌ３に接続されている。エラー信号出力回路３５は、エラー信号保持回路４４から供給されたエラー検知信号ＥＤＳをデータ伝送路Ｌ３に送出する。エラー検知信号ＥＤＳは、データ伝送路Ｌ３を介して送信回路部１１のエラー信号受信回路２４に供給される。これにより、伝送エラーが生じていることが送信回路部１１に通知される。

【0033】

次に、エラー検知回路４３によるエラー検知の動作について、図２及び図３を参照して説明する。

【0034】

図２は、デコード回路４１、エンコード回路４２及びエラー検知回路４３を抜き出して示す図である。

【0035】

エラー検知回路４３は、排他的論理和回路ＸＯＲから構成されている。エラー検知回路４３は、受信データＲＤと、当該受信データＲＤに対してデコード回路４１によるデコード処理及びエンコード回路４２による再エンコード処理を行うことにより得られた再エンコードデータＲＥＤと、の排他的論理和を比較結果として出力する。

【0036】

図３は、伝送エラーが生じておらず正しい受信データＲＤが得られた場合と、伝送エラーが生じたために誤った受信データＲＤが得られた場合と、の両者におけるデコードデータ（デコード回路４１によるデコード処理を経たデータ）及び再エンコードデータ（エンコード回路４２による再エンコード処理を経たデータ）の例を示す図である。

【0037】

伝送エラーが生じておらず、正しい受信データＲＤが得られている場合、例えばデコード回路４１に入力される前のデータ（以下、被エンコードデータと称する）は“９´ｂ０１０１０１１１０”、デコード回路４１によるデコード処理を経たデータ（以下、デコードデータと称する）は“８´ｂ０１００１０１”、エンコード回路４２による再エンコード処理を経たデータ（以下、再エンコードデータと称する）は“９´ｂ０１０１０１１１０”となる。

【0038】

このように、伝送エラーが生じていない場合、被エンコードデータと再エンコードデータとが一致する。したがって、エラー検知回路４３は、論理レベル０のエラー検知信号ＥＤＳを出力する。

【0039】

一方、伝送エラーが生じており、誤った受信データＲＤが得られている場合、例えば被エンコードデータは“９´ｂ００００００１１０”、デコードデータは“８´ｂ０１００１０１”、再エンコードデータは“９´ｂ０１０１０１１１０”となる。

【0040】

このように、伝送エラーが生じている場合、被エンコードデータと再エンコードデータとが不一致となる。したがって、エラー検知回路４３は、論理レベル１のエラー検知信号ＥＤＳを出力する。

【0041】

以上のように、本実施例の伝送異常検知回路３３は、受信データをデコードするデコード回路４１の他に、デコード回路４１によってデコードされたデータを再エンコードするエンコード回路４２、及びデコード前のデータ（被エンコードデータ）と再エンコード後のデータ（再エンコードデータ）とを比較することによりエラー発生の有無を検知するエラー検知回路４３を有する。

【0042】

本実施例の伝送異常検知回路３３によれば、デコード前の受信データとデコード及び再エンコード処理を経た受信データとを単純比較することにより伝送エラーの発生を検知することができるため、簡易な構成で高精度にデータの伝送異常を検知することが可能となる。

【0043】

本実施例の伝送異常検知回路３３とは異なり、デコード前の受信データである被エンコードデータの規則性を見て伝送エラーの有無を判断する方法では、受信データにダミーデータが付加されている場合、データの組み合わせが多いため、全てのエラーを検知することができない。

【0044】

すなわち、ｎビット（例えば、８ビット）のデータを一つのまとまりとしたシリアルデータの組み合わせは２^ｎ通り存在する。これにｋビット（例えば、１ビット）のダミーデータを付加して送信した場合、受信部で受け取るデータの組み合わせは２^ｎ＋ｋ通りになる。このため、受信した被エンコードデータに異常が生じた場合、受信部でエラーとなる組み合わせは２^ｎ＋ｋ―２^ｎ＝２^ｎ（２^ｋ―１）通りとなり、本来送信するデータの組み合わせよりも多くなる。よって、受信した被エンコードデータの規則性を見るだけでは、すべてのエラーを検知することができない。

【0045】

これに対し、本実施例の伝送異常検知回路３３は、ＸＯＲ回路を用いてデータの比較を行い、一致不一致に基づいてエラーの発生を検知するものであるため、ダミーデータが付加されている場合であっても、全てのエラーを検知することができる。

【実施例0046】

次に、本発明の実施例２について説明する。本実施例の伝送異常検知回路は、表示装置のソースドライバの内部に設けられている。

【0047】

図４は、本実施例の伝送異常検知回路が設けられた表示装置２００の構成を示すブロック図である。

【0048】

表示装置２００は、アクティブマトリクス駆動方式の液晶表示装置である。表示装置２００は、表示パネル５１、タイミングコントローラ５２、ゲートドライバ５３、及びソースドライバ５４－１～５４－ｐを含む。

【0049】

表示パネル５１は、複数の画素部Ｐ１１～Ｐｎｍ及び画素スイッチＭ１１～Ｍｎｍ（ｎは２以上の整数、ｍは２以上の整数且つ３の倍数）がｎ行×ｍ列のマトリクス状に配置された半導体基板から構成されている。表示パネル５１は、水平走査ラインであるｎ本のゲート線ＧＬ１～ＧＬｎと、これに交差して直交するように配されたｍ本のデータ線ＤＬ１～ＤＬｍと、を有する。画素部Ｐ１１～Ｐｎｍ及び画素スイッチＭ１１～Ｍｎｍは、ゲート線ＧＬ１～ＧＬｎ及びデータ線ＤＬ１～ＤＬｍの交差部に設けられ、マトリクス状に配置されている。

【0050】

画素スイッチＭ１１～Ｍｎｍは、ゲートドライバ５３から供給されるゲート信号Ｖｇ１～Ｖｇｎに応じてオン又はオフに制御される。画素部Ｐ１１～Ｐｎｍは、ソースドライバ５４－１～５４－ｐから映像データに対応した階調電圧信号Ｖｄ１～Ｖｄｍの供給を受ける。画素スイッチＭ１１～Ｍｎｍがそれぞれオンのときに、階調電圧信号Ｄｖ１～Ｄｖｍが画素部Ｐ１１～Ｐｎｍの各画素電極に印加され、各画素電極が充電される。画素部Ｐ１１～Ｐｎｍの各画素電極における階調電圧信号Ｄｖ１～Ｄｖｍに応じて画素部Ｐ１１～Ｐｎｍの輝度が制御され、表示が行われる。

【0051】

換言すると、ゲートドライバ５３の動作により、ゲート線の伸長方向に沿って（すなわち、横一列に）配置されたｍ個の画素部が、階調電圧信号Ｄｖ１～Ｄｖｍの供給対象として選択される。ソースドライバ５４－１～５４－ｐは、選択された横一列の画素部に対して階調電圧信号Ｄｖ１～Ｄｖｍを印加し、電圧に応じた色を表示させる。階調電圧信号Ｄｖ１～Ｄｖｍの供給対象として選択される横一列分の画素部を選択的に切り替えながら、データ線の伸長方向（すなわち、縦方向）に繰り返すことにより、１フレーム分の画面表示が行われる。

【0052】

本実施例では、ゲートドライバ５３は、ゲートドライバ５３に最も近接した位置から、ゲートドライバ５３から離れる方向に向かってゲート線ＧＬ１～ＧＬｎの各々の走査（すなわち、ゲート信号Ｖｇ１～Ｖｇｎの供給）を行う。また、ゲートドライバ５３は、ゲート線ＧＬ１からＧＬｎに向かう順序（すなわち、ソースドライバ５４－１～５４－ｐに近い位置のゲート線から遠いゲート線へと向かう順序）で、ゲート信号Ｖｇ１～Ｖｇｎの供給対象となるゲート線を順次選択する。これにより、ゲート線の伸長方向ではゲートドライバ５３に近い位置から遠い位置に向かう順序、データ線の伸長方向ではソースドライバ５４－１～５４－ｐに近い位置から遠い位置に向かう順序で、画素部Ｐ１１～Ｐｎｍの各画素電極に階調電圧信号Ｄｖが順次印加され、１フレーム分の画面表示が行われる。

【0053】

なお、画素部Ｐ１１～Ｐｎｍは、ゲート線の伸長方向に沿って配置されたｍ個のうちの隣接する３個の画素部（すなわち、３ｃｈの画素部）毎に、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）の３つの画素に対応している。すなわち、ｊ＝（１／３）ｍとすると、１ｃｈ、４ｃｈ、・・・（３ｊ－２）ｃｈは「Ｒ」、２ｃｈ、５ｃｈ、・・・（３ｊ－１）ｃｈは「Ｇ」、３ｃｈ、６ｃｈ、・・・３ｊｃｈは「Ｂ」にそれぞれ対応している。例えば、１ｃｈ、２ｃｈ、３ｃｈのＲ、Ｇ、Ｂの組み合わせにより、１つの色が表現される。

【0054】

画素部Ｐ１１～Ｐｎｍの各々は、画素スイッチを介してデータ線と接続される透明電極と、半導体基板と対向して設けられ且つ面全体に１つの透明な電極が形成された対向基板との間に封入された液晶と、を含む。表示装置内部のバックライトに対して、画素部Ｐ１１～Ｐｎｍに供給された階調電圧信号Ｄｖ１～Ｄｖｍと対向基板電圧との電圧差に応じて液晶の透過率が変化することにより、表示が行われる。

【0055】

タイミングコントローラ５２は、映像信号ＶＳに基づいて、各画素の輝度レベルを例えば８ビットの２５６段階の輝度階調で表す画素データ片ＰＤの系列を含む映像データ信号ＶＤＳを生成する。映像データ信号ＶＤＳは、所定数のデータ線毎に伝送路の数に応じてシリアル化された映像データ信号として構成されている。

【0056】

また、タイミングコントローラ５２は、一定のクロック周期を有する埋め込みクロック方式のクロック信号ＣＬＫ を生成する。タイミングコントローラ５２は、クロック信号ＣＬＫを映像データ信号ＶＤＳとともに一体化したシリアル信号として各ソースドライバ５４－１～５４－ｐに供給する。

【0057】

ゲートドライバ５３は、タイミングコントローラ５２からゲート制御信号ＧＳの供給を受け、ゲート制御信号ＧＳに含まれるクロックタイミングに基づいて、ゲート信号Ｖｇ１～Ｖｇｎを順次ゲート線ＧＬ１～ＧＬｎに供給する。

【0058】

ソースドライバ５４－１～５４－ｐは、データ線ＤＬ１～ＤＬｍを表示パネル５１の解像度に応じて分割した本数のデータ線毎に設けられたドライバＩＣ（Integrated Circuit）として形成されている。ソースドライバ５４－１～５４－ｐは、ゲート線の伸長方向に沿って配置され、走査方向を基準として第１段～第ｐ段（以下、最終段とも称する）のソースドライバからなるソースドライバ群を構成している。

【0059】

ソースドライバ５４－１～５４－ｐは、各々が駆動するデータ線の本数に対応するチャネル（以下、ｃｈと称する）のソース出力を有する。各々のソース出力は、３ｃｈ毎にＲ（赤色），Ｇ（緑色），Ｂ（青色）の３つの画素に対応している。

【0060】

ソースドライバ５４－１～５４－ｐは、タイミングコントローラ５２から供給された映像データ信号ＶＤＳに含まれる画素データ片ＰＤを１水平走査ライン分ずつ（すなわち、１水平走査ライン分の画素データ片ＰＤの各々のソースドライバに対応するｃｈ数分ずつ）取込み、取り込んだ画素データ片ＰＤに示される輝度階調に対応した階調電圧信号Ｄｖ１～Ｄｖｍを生成する。そして、ソースドライバ５４－１～５４－ｐは、生成した階調電圧信号Ｄｖ１～Ｄｖｍをソース出力として、表示パネル５１のデータ線ＤＬ１～ＤＬｍに印加する。

【0061】

図５は、ソースドライバ５４－１～５４－ｐのうちの１つ（以下、ソースドライバ５４と称する）の内部構成を示すブロック図である。ソースドライバ５４は、受信回路部６１、データラッチ部６２、階調電圧変換部６３及び出力部６４を有する。

【0062】

受信回路部６１は、タイミングコントローラ５２から送信された映像データ信号ＶＤＳを受信し、映像データ信号ＶＤＳに含まれる画像データをソースドライバ５４の出力ｃｈ数（例えば、ｋｃｈ）分の画像データＶＤ１～ＶＤｋとして、データラッチ部６２に供給する。

【0063】

データラッチ部６２は、受信回路部６１から供給された画像データＶＤ１～ＶＤｋを順次取り込む。データラッチ部６２は、取り込んだ画像データＶＤ１～ＶＤｋを画素データＱ１～Ｑｋとして階調電圧変換部６３に出力する。なお、データラッチ部６２は、ソースドライバ５４が駆動するｋ本のデータ線に対応するｋ個の出力端を有し、当該ｋ個の出力端から画素データＱ１～Ｑｋの出力を行う。

【0064】

階調電圧変換部６３は、データラッチ部６２から供給された画素データＱ１～Ｑｋの各々を、その画素データによって表される輝度階調に対応した電圧値を有する正極性又は負極性の階調電圧Ａ１～Ａｋに変換し、出力部６４に供給する。

【0065】

出力部６４は、階調電圧Ａ１～Ａｋを増幅した信号を階調電圧信号Ｄｖ１～Ｄｖｋとして生成し、データ線ＤＬ１～ＤＬｋにそれぞれ供給する。

【0066】

図６は、本実施例の受信回路部６１の構成を示すブロック図である。なお、ここではタイミングコントローラ５２の内部構成のうち、送信回路部として機能する部分のみを抜き出して示している。

【0067】

タイミングコントローラ５２は、実施例１の送信回路部に相当する構成部分を含む。すなわち、タイミングコントローラ５２は、エンコード回路２１、パラレルシリアル変換回路２２、トランスミッタ２３及びエラー信号受信回路２４を含む。これらの機能及び動作は実施例１と同様であるため、ここでは説明を省略する。

【0068】

受信回路部６１は、トランスミッタ３１、シリアルパラレル変換回路３２、伝送異常検知回路３３Ａ及びエラー信号出力回路３５を含む。

【0069】

伝送異常検知回路３３Ａは、実施例１の伝送異常検知回路３３と同様の構成を有する。すなわち、伝送異常検知回路３３は、デコード回路４１、エンコード回路４２、エラー検知回路４３及びエラー信号保持回路４４を含む。

【0070】

伝送異常検知回路３３Ａは、デコード回路４１によるデコード処理後の受信データＤＤをデータラッチ部６２に供給する。また、伝送異常検知回路３３Ａは、デコード前の受信データと再エンコード処理を経た受信データとを比較した比較結果に基づいて生成されたエラー検知信号ＥＤＳをデータラッチ部６２に供給する。

【0071】

データラッチ部６２は、受信回路部６１から供給されたデコード処理後の受信データＤＤを、画像データＶＤ１～ＶＤｋとして順次取り込む。その際、データラッチ部６２は、エラー検知信号ＥＤＳが論理レベル０の場合は画像データＶＤ１～ＶＤｋの取り込みを行い、エラー検知信号ＥＤＳが論理レベル１の場合は画像データＶＤ１～ＶＤｋの取り込みを停止する。

【0072】

また、伝送異常検知回路３３Ａから出力されたエラー検知信号ＥＤＳは、エラー信号出力回路３５によってデータ伝送路Ｌ３に送出され、タイミングコントローラ５２に供給される。タイミングコントローラ５２は、エラー検知信号ＥＤＳに基づいて、例えば伝送エラーが生じている場合にはソースドライバ５４へのデータ伝送を停止することができる。

【0073】

以上のように、本実施例では、表示装置２００のソースドライバ５４－１～５４－ｐの各々の内部に伝送異常検知回路３３Ａが設けられている。伝送異常検知回路３３Ａは、実施例１の伝送異常検知回路３３と同様、デコード前の受信データとデコード及び再エンコード処理を経た受信データとを比較することにより伝送エラーを検知する。伝送エラーが検知された場合、データラッチ部６２によるデータの取り込み、すなわちデータラッチの更新が停止される。

【0074】

かかる構成を有する表示装置によれば、タイミングコントローラ５２とソースドライバ５４－１～５４－ｐの各々との間のデータ伝送にエラーが生じた場合に、誤ったデータに基づいて表示が行われる等の誤動作を防止することができる。

【0075】

なお、本発明は上記実施形態に限定されない。例えば、上記実施例２では、伝送異常検知回路が表示装置のソースドライバ内に設けられ、タイミングコントローラとソースドライバとの間のデータ伝送の伝送エラーを検知する場合を例として説明した。しかし、これに限られず、本発明の伝送異常検知回路は、エンコードされたデータの伝送を行う様々な装置に適用することが可能である。

【0076】

また、上記実施例１で示したデータ列は例示であり、送信回路部１１と受信回路部１２との間で伝送されるデータのビット数やエンコード規則等は、上記実施例１で示したものに限定されない。