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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024035357
(43)【公開日】2024-03-14
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240307BHJP
H01L 29/78 20060101ALI20240307BHJP
【ＦＩ】
H01L29/78 658F
H01L29/78 658G
H01L29/78 652F
H01L29/78 652S
H01L29/78 653C
H01L29/78 652K
H01L29/78 652M
H01L29/78 652D
H01L29/78 652Q
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022139774
(22)【出願日】2022-09-02
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】綾野 智貴
(72)【発明者】
【氏名】丸山 隆弘
(72)【発明者】
【氏名】安孫子 雄哉
(57)【要約】
【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体基板ＳＵＢにトレンチＴＲ１を形成する。トレンチＴＲ１の内部および半導体基板ＳＵＢの上面（ＴＳ）上に、絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１に対してイオン注入を行う。絶縁膜ＩＦ１に対してエッチング処理を行うことで、絶縁膜ＩＦ１の厚さを薄くする。絶縁膜ＩＦ１を介してトレンチＴＲ１の内部に導電性膜（ＣＦ１）を形成する。トレンチＴＲ１は、平面視においてＹ方向に延在している。上記イオン注入は、半導体基板ＳＵＢの上面（ＴＳ）に対する法線１０の延在方向から所定の角度へ傾斜した方向から行われる。
【選択図】図６
【解決手段】半導体基板ＳＵＢにトレンチＴＲ１を形成する。トレンチＴＲ１の内部および半導体基板ＳＵＢの上面（ＴＳ）上に、絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１に対してイオン注入を行う。絶縁膜ＩＦ１に対してエッチング処理を行うことで、絶縁膜ＩＦ１の厚さを薄くする。絶縁膜ＩＦ１を介してトレンチＴＲ１の内部に導電性膜（ＣＦ１）を形成する。トレンチＴＲ１は、平面視においてＹ方向に延在している。上記イオン注入は、半導体基板ＳＵＢの上面（ＴＳ）に対する法線１０の延在方向から所定の角度へ傾斜した方向から行われる。
【選択図】図６
【特許請求の範囲】
【請求項1】
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）前記半導体基板の前記上面に第１トレンチを形成する工程、
（ｃ）前記第１トレンチの内部および前記半導体基板の前記上面上に、第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜に対して第１イオン注入を行う工程、
（ｅ）前記（ｄ）工程後、前記第１絶縁膜に対してエッチング処理を行うことで、前記第１絶縁膜の厚さを薄くする工程、
（ｆ）前記（ｅ）工程後、前記第１絶縁膜を介して前記第１トレンチの前記内部に第１導電性膜を形成する工程、
を備え、
前記第１トレンチは、平面視において、第１方向に延在し、
前記（ｄ）工程では、前記第１イオン注入は、断面視において、前記半導体基板の前記上面に対する法線方向から第１の角度へ傾斜した方向から行われる、半導体装置の製造方法。
（ｂ）前記半導体基板の前記上面に第１トレンチを形成する工程、
（ｃ）前記第１トレンチの内部および前記半導体基板の前記上面上に、第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜に対して第１イオン注入を行う工程、
（ｅ）前記（ｄ）工程後、前記第１絶縁膜に対してエッチング処理を行うことで、前記第１絶縁膜の厚さを薄くする工程、
（ｆ）前記（ｅ）工程後、前記第１絶縁膜を介して前記第１トレンチの前記内部に第１導電性膜を形成する工程、
を備え、
前記第１トレンチは、平面視において、第１方向に延在し、
前記（ｄ）工程では、前記第１イオン注入は、断面視において、前記半導体基板の前記上面に対する法線方向から第１の角度へ傾斜した方向から行われる、半導体装置の製造方法。
【請求項2】
請求項１に記載の半導体装置の製造方法において、
前記第１トレンチは、断面視において、
底面と、
側面と、
を有し、
前記第１絶縁膜は、断面視において、
前記第１トレンチの前記側面上に形成され、かつ、前記第１トレンチの開口部に位置する第１部分と、
前記第１トレンチの前記側面上に形成され、かつ、前記第１トレンチの前記開口部よりも前記第１トレンチの前記底面の近くに位置する第２部分と、
を有し、
前記（ｅ）工程後、前記第１部分の厚さは、前記第２部分の厚さよりも薄く、
前記第１部分および前記第２部分のそれぞれの前記厚さとは、前記第１トレンチの前記底面ではなく、前記第１トレンチの前記側面を基準とした厚さである、半導体装置の製造方法。
前記第１トレンチは、断面視において、
底面と、
側面と、
を有し、
前記第１絶縁膜は、断面視において、
前記第１トレンチの前記側面上に形成され、かつ、前記第１トレンチの開口部に位置する第１部分と、
前記第１トレンチの前記側面上に形成され、かつ、前記第１トレンチの前記開口部よりも前記第１トレンチの前記底面の近くに位置する第２部分と、
を有し、
前記（ｅ）工程後、前記第１部分の厚さは、前記第２部分の厚さよりも薄く、
前記第１部分および前記第２部分のそれぞれの前記厚さとは、前記第１トレンチの前記底面ではなく、前記第１トレンチの前記側面を基準とした厚さである、半導体装置の製造方法。
【請求項3】
請求項１に記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１イオン注入後に第２イオン注入を行い、
前記第２イオン注入は、断面視において、前記法線方向から、前記第１の角度とは異なる第２の角度へ傾斜した方向から行われる、半導体装置の製造方法。
前記（ｄ）工程では、前記第１イオン注入後に第２イオン注入を行い、
前記第２イオン注入は、断面視において、前記法線方向から、前記第１の角度とは異なる第２の角度へ傾斜した方向から行われる、半導体装置の製造方法。
【請求項4】
請求項１に記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１イオン注入後に第２イオン注入を行い、
前記第１イオン注入は、平面視において、前記第１方向から前記第３の角度へ傾斜した方向から行われ、
前記第２イオン注入は、平面視において、前記第１方向から、前記第３の角度とは異なる第４の角度へ傾斜した方向から行われる、半導体装置の製造方法。
前記（ｄ）工程では、前記第１イオン注入後に第２イオン注入を行い、
前記第１イオン注入は、平面視において、前記第１方向から前記第３の角度へ傾斜した方向から行われ、
前記第２イオン注入は、平面視において、前記第１方向から、前記第３の角度とは異なる第４の角度へ傾斜した方向から行われる、半導体装置の製造方法。
【請求項5】
請求項４に記載の半導体装置の製造方法において、
前記半導体装置は、複数のＭＯＳＦＥＴが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを有し、
前記複数のＭＯＳＦＥＴのそれぞれは、
前記第１トレンチと、
前記第１絶縁膜と、
前記第１導電性膜から成るフィールドプレート電極と、
を含み、
前記（ｂ）工程では、前記外周領域に位置する前記半導体基板の前記上面に第２トレンチが形成され、
前記第２トレンチは、平面視において前記セル領域を囲むように、前記第１方向、および、平面視で前記第１方向と直交する第２方向に延在し、
前記第１イオン注入および前記第２イオン注入のそれぞれは、平面視において、前記第１方向以外の方向、および、前記第１方向から９０度の倍数の角度へ傾斜した方向以外の方向から行われる、半導体装置の製造方法。
前記半導体装置は、複数のＭＯＳＦＥＴが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを有し、
前記複数のＭＯＳＦＥＴのそれぞれは、
前記第１トレンチと、
前記第１絶縁膜と、
前記第１導電性膜から成るフィールドプレート電極と、
を含み、
前記（ｂ）工程では、前記外周領域に位置する前記半導体基板の前記上面に第２トレンチが形成され、
前記第２トレンチは、平面視において前記セル領域を囲むように、前記第１方向、および、平面視で前記第１方向と直交する第２方向に延在し、
前記第１イオン注入および前記第２イオン注入のそれぞれは、平面視において、前記第１方向以外の方向、および、前記第１方向から９０度の倍数の角度へ傾斜した方向以外の方向から行われる、半導体装置の製造方法。
【請求項6】
請求項５に記載の半導体装置の製造方法において、
前記第２トレンチは、前記第１方向に延在する箇所と、前記第２方向に延在する箇所とを繋ぐコーナー部を有し、
前記コーナー部は、平面視で前記第１方向または前記第２方向から４５度の角度へ傾斜した方向に延在し、
前記第１イオン注入および前記第２イオン注入のそれぞれは、平面視において、前記第１方向以外の方向、および、前記第１方向から４５度の倍数の角度へ傾斜した方向以外の方向から行われる、半導体装置の製造方法。
前記第２トレンチは、前記第１方向に延在する箇所と、前記第２方向に延在する箇所とを繋ぐコーナー部を有し、
前記コーナー部は、平面視で前記第１方向または前記第２方向から４５度の角度へ傾斜した方向に延在し、
前記第１イオン注入および前記第２イオン注入のそれぞれは、平面視において、前記第１方向以外の方向、および、前記第１方向から４５度の倍数の角度へ傾斜した方向以外の方向から行われる、半導体装置の製造方法。
【請求項7】
請求項１に記載の半導体装置の製造方法において、
前記（ｆ）工程は、
（ｆ１）前記（ｅ）工程後、前記第１絶縁膜上に、前記第１導電性膜を形成する工程、
（ｆ２）前記（ｆ１）工程後、前記第１導電性膜に対してエッチング処理を行うことで、前記第１導電性膜の厚さを薄くする工程、
（ｆ３）前記（ｆ２）工程後、前記第１トレンチの前記内部を埋め込むように、前記第１絶縁膜および前記第１導電性膜を介して前記第１トレンチの前記内部に第２導電性膜を形成する工程、
を有する、半導体装置の製造方法。
前記（ｆ）工程は、
（ｆ１）前記（ｅ）工程後、前記第１絶縁膜上に、前記第１導電性膜を形成する工程、
（ｆ２）前記（ｆ１）工程後、前記第１導電性膜に対してエッチング処理を行うことで、前記第１導電性膜の厚さを薄くする工程、
（ｆ３）前記（ｆ２）工程後、前記第１トレンチの前記内部を埋め込むように、前記第１絶縁膜および前記第１導電性膜を介して前記第１トレンチの前記内部に第２導電性膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項8】
請求項７に記載の半導体装置の製造方法において、
前記（ｆ）工程は、
（ｆ４）前記（ｆ１）工程と前記（ｆ２）工程との間で、前記第１導電性膜に対して、前記半導体基板の前記上面に対する法線方向から第５の角度へ傾斜した方向から、イオン注入を行う工程、
を更に有する、半導体装置の製造方法。
前記（ｆ）工程は、
（ｆ４）前記（ｆ１）工程と前記（ｆ２）工程との間で、前記第１導電性膜に対して、前記半導体基板の前記上面に対する法線方向から第５の角度へ傾斜した方向から、イオン注入を行う工程、
を更に有する、半導体装置の製造方法。
【請求項9】
請求項８に記載の半導体装置の製造方法において、
前記（ｆ）工程は、
（ｆ５）前記（ｆ４）工程と前記（ｆ２）工程との間で、熱酸化処理によって、前記第１導電性膜の表面に酸化膜を形成する工程、
（ｆ６）前記（ｆ５）工程と前記（ｆ２）工程との間で、エッチング処理によって、前記酸化膜を除去する工程、
を更に有する、半導体装置の製造方法。
前記（ｆ）工程は、
（ｆ５）前記（ｆ４）工程と前記（ｆ２）工程との間で、熱酸化処理によって、前記第１導電性膜の表面に酸化膜を形成する工程、
（ｆ６）前記（ｆ５）工程と前記（ｆ２）工程との間で、エッチング処理によって、前記酸化膜を除去する工程、
を更に有する、半導体装置の製造方法。
【請求項10】
請求項７に記載の半導体装置の製造方法において、
（ｇ）前記（ｆ）工程後、前記（ｆ３）工程後に前記第１トレンチの前記内部に形成されている前記第１導電性膜および前記第２導電性膜から成るフィールドプレート電極の一部がコンタクト部として残されるように、前記フィールドプレート電極の他部を選択的に後退させる工程、
（ｈ）前記（ｇ）工程後、前記第１トレンチの前記内部において、前記第１絶縁膜の上面の位置が前記フィールドプレート電極の上面の位置よりも低くなるように、前記第１絶縁膜を後退させる工程、
（ｉ）前記（ｈ）工程後、前記第１絶縁膜上の前記第１トレンチの前記内部に、ゲート絶縁膜を形成すると共に、前記第１絶縁膜から露出している前記フィールドプレート電極の前記上面上および側面上に、第２絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後に、前記（ｇ）工程で後退した前記フィールドプレート電極上において、前記第１トレンチの前記内部を埋め込むように、ゲート電極を形成する工程、
を更に備える、半導体装置の製造方法。
（ｇ）前記（ｆ）工程後、前記（ｆ３）工程後に前記第１トレンチの前記内部に形成されている前記第１導電性膜および前記第２導電性膜から成るフィールドプレート電極の一部がコンタクト部として残されるように、前記フィールドプレート電極の他部を選択的に後退させる工程、
（ｈ）前記（ｇ）工程後、前記第１トレンチの前記内部において、前記第１絶縁膜の上面の位置が前記フィールドプレート電極の上面の位置よりも低くなるように、前記第１絶縁膜を後退させる工程、
（ｉ）前記（ｈ）工程後、前記第１絶縁膜上の前記第１トレンチの前記内部に、ゲート絶縁膜を形成すると共に、前記第１絶縁膜から露出している前記フィールドプレート電極の前記上面上および側面上に、第２絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後に、前記（ｇ）工程で後退した前記フィールドプレート電極上において、前記第１トレンチの前記内部を埋め込むように、ゲート電極を形成する工程、
を更に備える、半導体装置の製造方法。
【請求項11】
請求項１０に記載の半導体装置の製造方法において、
前記（ｇ）工程後、断面視において、前記半導体基板の前記上面の位置における前記コンタクト部の幅は、前記半導体基板の前記上面から前記第１トレンチの最深部までの深さの半分の位置における前記コンタクト部の幅よりも広い、半導体装置の製造方法。
前記（ｇ）工程後、断面視において、前記半導体基板の前記上面の位置における前記コンタクト部の幅は、前記半導体基板の前記上面から前記第１トレンチの最深部までの深さの半分の位置における前記コンタクト部の幅よりも広い、半導体装置の製造方法。
【請求項12】
請求項１０に記載の半導体装置の製造方法において、
（ｋ）前記（ｊ）工程後、断面視において前記第１トレンチよりも浅くなるように、前記第１導電型と反対の第２導電型であるボディ領域を前記半導体基板に形成する工程、
（ｌ）前記（ｋ）工程後、前記ボディ領域に、前記第１導電型のソース領域を形成する工程、
（ｍ）前記（ｌ）工程後に、前記第１トレンチを覆うように、前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、
（ｎ）前記（ｍ）工程後、前記層間絶縁膜中に、前記ソース領域中および前記ボディ領域中に達する第１孔と、前記ゲート電極に達する第２孔と、前記コンタクト部に達する第３孔とを形成する工程、
（ｏ）前記（ｎ）工程後に、前記層間絶縁膜上に、ソース電極と、平面視において前記ソース電極を囲むゲート配線とを形成する工程、
（ｐ）前記（ｏ）工程後に、前記半導体基板の前記下面下に、ドレイン電極を形成する工程、
を更に備え、
前記ゲート配線は、前記第２孔内に埋め込まれ、且つ、前記ゲート電極に電気的に接続され、
前記ソース電極は、前記第１孔内および前記第３孔内に埋め込まれ、且つ、前記ソース領域中、前記ボディ領域および前記フィールドプレート電極に電気的に接続されている、半導体装置の製造方法。
（ｋ）前記（ｊ）工程後、断面視において前記第１トレンチよりも浅くなるように、前記第１導電型と反対の第２導電型であるボディ領域を前記半導体基板に形成する工程、
（ｌ）前記（ｋ）工程後、前記ボディ領域に、前記第１導電型のソース領域を形成する工程、
（ｍ）前記（ｌ）工程後に、前記第１トレンチを覆うように、前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、
（ｎ）前記（ｍ）工程後、前記層間絶縁膜中に、前記ソース領域中および前記ボディ領域中に達する第１孔と、前記ゲート電極に達する第２孔と、前記コンタクト部に達する第３孔とを形成する工程、
（ｏ）前記（ｎ）工程後に、前記層間絶縁膜上に、ソース電極と、平面視において前記ソース電極を囲むゲート配線とを形成する工程、
（ｐ）前記（ｏ）工程後に、前記半導体基板の前記下面下に、ドレイン電極を形成する工程、
を更に備え、
前記ゲート配線は、前記第２孔内に埋め込まれ、且つ、前記ゲート電極に電気的に接続され、
前記ソース電極は、前記第１孔内および前記第３孔内に埋め込まれ、且つ、前記ソース領域中、前記ボディ領域および前記フィールドプレート電極に電気的に接続されている、半導体装置の製造方法。
【請求項13】
請求項１に記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第１トレンチの前記内部および前記半導体基板の前記上面上に、熱酸化法によって、第１酸化シリコン膜を形成する工程、
（ｃ２）前記第１酸化シリコン膜上に、ＣＶＤ法によって、第２酸化シリコン膜を形成する工程、
を有し、
前記第１絶縁膜は、前記第１酸化シリコン膜および前記第２酸化シリコン膜を含む、半導体装置の製造方法。
前記（ｃ）工程は、
（ｃ１）前記第１トレンチの前記内部および前記半導体基板の前記上面上に、熱酸化法によって、第１酸化シリコン膜を形成する工程、
（ｃ２）前記第１酸化シリコン膜上に、ＣＶＤ法によって、第２酸化シリコン膜を形成する工程、
を有し、
前記第１絶縁膜は、前記第１酸化シリコン膜および前記第２酸化シリコン膜を含む、半導体装置の製造方法。
【請求項14】
請求項１３に記載の半導体装置の製造方法において、
前記（ｃ１）工程では、前記第１酸化シリコン膜の厚さが前記第２酸化シリコン膜の厚さよりも薄くなるように、前記第１酸化シリコン膜を形成する、半導体装置の製造方法。
前記（ｃ１）工程では、前記第１酸化シリコン膜の厚さが前記第２酸化シリコン膜の厚さよりも薄くなるように、前記第１酸化シリコン膜を形成する、半導体装置の製造方法。
【請求項15】
上面および下面を有する半導体基板と、
平面視において第１方向に延在するように、前記半導体基板の前記上面に形成された第１トレンチと、
前記第１トレンチの内部において、前記第１トレンチの下部に形成されたフィールドプレート電極と、
前記第１トレンチの前記内部において、前記第１トレンチの上部に形成され、且つ、前記フィールドプレート電極から電気的に絶縁されたゲート電極と、
を備え、
前記フィールドプレート電極の一部は、前記第１トレンチの前記下部だけでなく、前記第１トレンチの前記上部にも形成され、且つ、前記フィールドプレート電極のコンタクト部を成し、
断面視において、前記半導体基板の前記上面の位置における前記コンタクト部の幅は、前記半導体基板の前記上面から前記第１トレンチの最深部までの深さの半分の位置における前記コンタクト部の幅よりも広い、半導体装置。
平面視において第１方向に延在するように、前記半導体基板の前記上面に形成された第１トレンチと、
前記第１トレンチの内部において、前記第１トレンチの下部に形成されたフィールドプレート電極と、
前記第１トレンチの前記内部において、前記第１トレンチの上部に形成され、且つ、前記フィールドプレート電極から電気的に絶縁されたゲート電極と、
を備え、
前記フィールドプレート電極の一部は、前記第１トレンチの前記下部だけでなく、前記第１トレンチの前記上部にも形成され、且つ、前記フィールドプレート電極のコンタクト部を成し、
断面視において、前記半導体基板の前記上面の位置における前記コンタクト部の幅は、前記半導体基板の前記上面から前記第１トレンチの最深部までの深さの半分の位置における前記コンタクト部の幅よりも広い、半導体装置。
【請求項16】
請求項１５に記載の半導体装置において、
前記第１トレンチの前記内部において、前記半導体基板と前記フィールドプレート電極との間には、第１絶縁膜が形成され、
前記第１トレンチの前記内部において、前記ゲート電極と前記フィールドプレート電極との間には、前記第１絶縁膜よりも薄い厚さを有する第２絶縁膜が形成され、
前記第１トレンチの前記内部において、前記半導体基板と前記ゲート電極との間には、前記第１絶縁膜よりも薄い厚さを有するゲート絶縁膜が形成され、
前記コンタクト部に接している前記第１絶縁膜の厚さは、前記第１絶縁膜のうち前記コンタクト部の上面に最も近い箇所で最も薄くなっている、半導体装置。
前記第１トレンチの前記内部において、前記半導体基板と前記フィールドプレート電極との間には、第１絶縁膜が形成され、
前記第１トレンチの前記内部において、前記ゲート電極と前記フィールドプレート電極との間には、前記第１絶縁膜よりも薄い厚さを有する第２絶縁膜が形成され、
前記第１トレンチの前記内部において、前記半導体基板と前記ゲート電極との間には、前記第１絶縁膜よりも薄い厚さを有するゲート絶縁膜が形成され、
前記コンタクト部に接している前記第１絶縁膜の厚さは、前記第１絶縁膜のうち前記コンタクト部の上面に最も近い箇所で最も薄くなっている、半導体装置。
【請求項17】
請求項１５に記載の半導体装置において、
前記ゲート電極には、ゲート電位が供給され、
前記フィールドプレート電極には、ソース電位が供給される、半導体装置。
前記ゲート電極には、ゲート電位が供給され、
前記フィールドプレート電極には、ソース電位が供給される、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、トレンチの内部にゲート電極およびフィールドプレート電極を備えた半導体装置およびその製造方法に関する。
【背景技術】
【0002】
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のような半導体素子を備えた半導体装置では、トレンチの内部にゲート電極が埋め込まれたトレンチゲート構造が適用されている。トレンチゲート構造の一種として、トレンチの下部にフィールドプレート電極を形成し、トレンチの上部にゲート電極を形成したスプリットゲート構造がある。フィールドプレート電極は、ソース電極に電気的に接続されている。このフィールドプレート電極によって、ドリフト領域に空乏層を広げることで、ドリフト領域を高濃度化することが可能となり、ドリフト領域の低抵抗化が可能となる。
【0003】
例えば、特許文献１には、ゲート電極およびフィールドプレート電極を有するスプリットゲート構造を適用した半導体装置が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１１－１９９１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本願発明者らの検討によれば、フィールドプレート電極の基となる導電性膜を堆積する際に、導電性膜中にシームと呼ばれる空隙が発生し易く、この空隙が原因で、種々の問題が生じる場合があることが判った。図２５～図２７は、本願発明者らが検討を行った検討例の半導体装置を示しており、フィールドプレート電極の形成前後の製造工程の様子を示している。以下に図２５～図２７を用いて、検討例で発生する問題点について説明する。なお、検討例およびその問題点は、従来から知られていた知見ではなく、本願発明者らが新たに発見した知見である。
【0006】
図２５に示されるように、スプリットゲート構造では、まず、半導体基板ＳＵＢにトレンチＴＲ１を形成する。次に、トレンチＴＲ１の内部に、半導体基板ＳＵＢとフィールドプレート電極とを絶縁させるための絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、ＣＶＤ（Chemical Vapor Deposition）法によって形成された酸化シリコン膜である。
【0007】
絶縁膜ＩＦ１をＣＶＤ法によって形成すると、トレンチＴＲ１の最上部（開口部）で絶縁膜ＩＦ１の厚さが厚くなり易い傾向があり、絶縁膜ＩＦ１がオーバーハング状になり易い。例えば、半導体基板ＳＵＢの上面の位置における絶縁膜ＩＦ１の厚さＴ４は、半導体基板ＳＵＢの上面からトレンチＴＲ１の最深部までの深さの半分の位置における絶縁膜ＩＦ１の厚さＴ３よりも厚くなっている。なお、ここで言う「厚さ」とは、トレンチＴＲ１の底面ではなく、トレンチＴＲ１の側面（内壁面）を基準とした厚さである。
【0008】
図２６に示されるように、トレンチＴＲ１の内部に、ＣＶＤ法によって、フィールドプレート電極用の導電性膜ＣＦ１を堆積する。導電性膜ＣＦ１は、例えばｎ型の多結晶シリコン膜である。ここで、絶縁膜ＩＦ１がオーバーハング状になっていると、導電性膜ＣＦ１の埋め込み不良が発生し易くなる。すなわち、導電性膜ＣＦ１中に空隙２０が発生し易くなる。
【0009】
図２７は、空隙２０が発生している状態で、導電性膜ＣＦ１を加工し、フィールドプレート電極ＦＰを形成した様子を示している。まず、トレンチＴＲ１の外部に形成されている導電性膜ＣＦ１を除去した後、エッチング処理によって導電性膜ＣＦ１を後退させることで、フィールドプレート電極ＦＰを形成する。次に、ウェットエッチング処理によって、トレンチＴＲ１の外部に形成されている絶縁膜ＩＦ１を除去すると共に、トレンチＴＲ１の内部の絶縁膜ＩＦ１を後退させる。次に、熱酸化法によって、絶縁膜ＩＦ１上のトレンチＴＲ１の内部にゲート絶縁膜ＧＩを形成し、絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰの表面上に絶縁膜ＩＦ２を形成する。
【0010】
ここで、空隙２０が発生している状態で、導電性膜ＣＦ１に対してエッチング処理を行っているので、フィールドプレート電極ＦＰの上部が異常な形状になり易い。また、絶縁膜ＩＦ２は、空隙２０に沿って形成されていく。そうすると、フィールドプレート電極ＦＰの内部で体積が膨張し、絶縁膜ＩＦ２からトレンチＴＲ１の外部へ応力が働く。特に、トレンチＴＲ１の角部付近において、応力が働きやすい。それ故、トレンチＴＲ１の角部付近に位置する半導体基板ＳＵＢに、結晶欠陥３０が発生し易くなる。この結晶欠陥３０が多数発生すると、それらが、リークパスとなり、ＭＯＳＦＥＴの耐圧が低下する要因となる。
【0011】
また、図２７の製造工程の後、フィールドプレート電極ＦＰ上には、絶縁膜ＩＦ２を介してゲート電極が形成される。空隙２０が発生していると、フィールドプレート電極ＦＰの上部が突起部のように加工され易いが、そのような突起部では電界が集中し易くなるので、フィールドプレート電極ＦＰとゲート電極との間の絶縁耐性が劣化し易くなる。
【0012】
本願の主な目的は、空隙２０の発生を抑制することで、検討例の問題点を解消し、半導体装置の信頼性を向上させることにある。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0013】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0014】
一実施の形態に係る半導体装置の製造方法は、（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、（ｂ）前記半導体基板の前記上面に第１トレンチを形成する工程、（ｃ）前記第１トレンチの内部および前記半導体基板の前記上面上に、第１絶縁膜を形成する工程、（ｄ）前記第１絶縁膜に対して第１イオン注入を行う工程、（ｅ）前記（ｄ）工程後、前記第１絶縁膜に対してエッチング処理を行うことで、前記第１絶縁膜の厚さを薄くする工程、（ｆ）前記（ｅ）工程後、前記第１絶縁膜を介して前記第１トレンチの前記内部に第１導電性膜を形成する工程、を備える。ここで、前記第１トレンチは、平面視において、第１方向に延在し、前記（ｄ）工程では、前記第１イオン注入は、断面視において、前記半導体基板の前記上面に対する法線方向から第１の角度へ傾斜した方向から行われる。
【0015】
一実施の形態に係る半導体装置は、上面および下面を有する半導体基板と、平面視において第１方向に延在するように、前記半導体基板の前記上面に形成された第１トレンチと、前記第１トレンチの内部において、前記第１トレンチの下部に形成されたフィールドプレート電極と、前記第１トレンチの前記内部において、前記第１トレンチの上部に形成され、且つ、前記フィールドプレート電極から電気的に絶縁されたゲート電極と、を備える。ここで、前記フィールドプレート電極の一部は、前記第１トレンチの前記下部だけでなく、前記第１トレンチの前記上部にも形成され、且つ、前記フィールドプレート電極のコンタクト部を成し、断面視において、前記半導体基板の前記上面の位置における前記コンタクト部の幅は、前記半導体基板の前記上面から前記第１トレンチの最深部までの深さの半分の位置における前記コンタクト部の幅よりも広い。
【発明の効果】
【0016】
一実施の形態によれば、半導体装置の信頼性を向上できる。
【図面の簡単な説明】
【0017】
【図1】実施の形態１における半導体装置を示す平面図である。
【図2】実施の形態１における半導体装置の要部を示す拡大平面図である。
【図3】実施の形態１における半導体装置の要部を示す拡大平面図である。
【図4】実施の形態１における半導体装置を示す断面図である。
【図5】実施の形態１における半導体装置の製造工程を示す断面図である。
【図21】実施の形態２における半導体装置の製造工程を示す拡大平面図である。
【図22】実施の形態３における半導体装置の製造工程を示す断面図である。
【図23】変形例における半導体装置の製造工程を示す断面図である。
【図25】検討例における半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【0018】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0019】
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
【0020】
（実施の形態１）
＜半導体装置の構造＞
以下に図１～図４を用いて、実施の形態１における半導体装置１００について説明する。半導体装置１００は、半導体素子としてトレンチゲート構造のＭＯＳＦＥＴを含む。また、実施の形態１のＭＯＳＦＥＴは、ゲート電極ＧＥおよびフィールドプレート電極（固定電位電極）ＦＰを備えたスプリットゲート構造を成している。
＜半導体装置の構造＞
以下に図１～図４を用いて、実施の形態１における半導体装置１００について説明する。半導体装置１００は、半導体素子としてトレンチゲート構造のＭＯＳＦＥＴを含む。また、実施の形態１のＭＯＳＦＥＴは、ゲート電極ＧＥおよびフィールドプレート電極（固定電位電極）ＦＰを備えたスプリットゲート構造を成している。
【0021】
図１は、半導体装置１００である半導体チップの平面図である。図１は、主に半導体基板ＳＵＢの上方に形成される配線パターンを示している。図２は、図１に示される領域１Ａを拡大した要部平面図である。図３は、図２の下方の構造体を示し、半導体基板ＳＵＢに形成されたトレンチゲートの構造を示している。
【0022】
図１に示されるように、半導体装置１００の大部分はソース電極（固定電位供給配線）ＳＥで覆われている。ゲート配線ＧＷは、半導体装置１００の外周に沿って設けられ、平面視においてソース電極ＳＥを囲んでいる。ここでは図示していないが、ソース電極ＳＥおよびゲート配線ＧＷは、ポリイミド膜などの保護膜で覆われている。保護膜の一部には開口部が設けられ、その開口部で露出しているソース電極ＳＥおよびゲート配線ＧＷが、ソースパッドＳＰおよびゲートパッドＧＰになる。ソースパッドＳＰ上およびゲートパッドＧＰ上に、ワイヤまたはクリップ（銅板）などの外部接続用部材が接続されることで、半導体装置１００が、他の半導体チップまたは配線基板などに電気的に接続される。
【0023】
また、半導体装置１００は、セル領域ＣＲと、平面視においてセル領域ＣＲを囲む外周領域ＯＲとを含んでいる。セル領域ＣＲには、複数のＭＯＳＦＥＴのような主要な半導体素子が形成される。外周領域ＯＲは、ゲート電極ＧＥにゲート配線ＧＷを接続させるため、および、ターミネーション領域として機能するトレンチＴＲ２を形成するため等に用いられる。
【0024】
図３に示される孔ＣＨ１～ＣＨ４の位置は、図２に示される孔ＣＨ１～ＣＨ４の位置と一致している。図３に示されるように、セル領域ＣＲにおいて、複数のトレンチＴＲ１は、Ｙ方向に延在し、Ｘ方向において互いに隣接している。各トレンチＴＲ１のＸ方向における幅は、例えば１．５μｍ以上且つ１．８μｍ以下である。また、各トレンチＴＲ１は、Ｘ方向において、互いに０．７μｍ以上且つ１．０μｍ以下の間隔で離れている。
【0025】
トレンチＴＲ１の内部において、トレンチＴＲ１の下方（下部）にはフィールドプレート電極ＦＰが形成され、トレンチＴＲ１の上方（上部）にはゲート電極ＧＥが形成されている。フィールドプレート電極ＦＰおよびゲート電極ＧＥは、トレンチＴＲ１に沿って、Ｙ方向に延在している。
【0026】
フィールドプレート電極ＦＰの一部は、コンタクト部ＦＰａを成している。コンタクト部ＦＰａを構成するフィールドプレート電極ＦＰは、セル領域ＣＲのトレンチＴＲ１の内部において、トレンチＴＲ１の下方だけでなく、トレンチＴＲ１の上方にも形成されている。
【0027】
外周領域ＯＲには、トレンチ（ターミネーショントレンチ）ＴＲ２が形成されている。トレンチＴＲ２は、セル領域ＣＲを囲むように、Ｙ方向およびＸ方向に延在している。トレンチＴＲ２の幅は、トレンチＴＲ１と同様である。トレンチＴＲ２の内部には、フィールドプレート電極ＦＰが形成されている。
【0028】
図３に示されるように、ゲート電極ＧＥ、コンタクト部ＦＰａおよびトレンチＴＲ２の内部のフィールドプレート電極ＦＰは、露出している。外周領域ＯＲにおいて、ゲート電極ＧＥ上には、孔ＣＨ２が形成され、ゲート電極ＧＥは、孔ＣＨ２を介してゲート配線ＧＷに電気的に接続される。セル領域ＣＲにおいて、コンタクト部ＦＰａ上には、孔ＣＨ３が形成され、コンタクト部ＦＰａは、孔ＣＨ３を介してソース電極ＳＥに電気的に接続される。外周領域ＯＲにおいて、フィールドプレート電極ＦＰの一部上には、孔ＣＨ４が形成され、フィールドプレート電極ＦＰは、孔ＣＨ４を介してソース電極ＳＥに電気的に接続される。
【0029】
【0030】
まず、図４のＡ－Ａ断面を用いて、ＭＯＳＦＥＴの基本的な構造について説明する。半導体装置１００は、上面ＴＳおよび下面ＢＳを有する半導体基板ＳＵＢを備える。半導体基板ＳＵＢは、低濃度のｎ型のドリフト領域ＮＶを有する。ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成している。なお、ドリフト領域ＮＶは、ｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型の半導体層であってもよい。本願では、そのようなｎ型のシリコン基板およびｎ型の半導体層からなる積層体も半導体基板ＳＵＢであるとして説明する。
【0031】
半導体基板ＳＵＢの上面ＴＳには、半導体基板ＳＵＢの上面ＴＳから所定の深さに達する複数のトレンチＴＲ１が形成されている。各トレンチＴＲ１の深さは、例えば５μｍ以上且つ７μｍ以下である。また、図３に示されるトレンチＴＲ２の深さもトレンチＴＲ１と同様である。トレンチＴＲ１の内部において、トレンチＴＲ１の下部には、絶縁膜ＩＦ１を介してフィールドプレート電極ＦＰが形成され、トレンチＴＲ１の上方には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。
【0032】
絶縁膜ＩＦ１の上面の位置は、フィールドプレート電極ＦＰの上面の位置よりも低くなっている。ゲート絶縁膜ＧＩは、絶縁膜ＩＦ１上のトレンチＴＲ１の内部に形成されている。絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰの上面および側面には、絶縁膜ＩＦ２が形成されている。また、ゲート電極ＧＥは、絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰと半導体基板ＳＵＢとの間にも、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ２を介して形成されている。
【0033】
絶縁膜ＩＦ１は、半導体基板ＳＵＢとフィールドプレート電極ＦＰとの間に形成されている。絶縁膜ＩＦ２は、ゲート電極ＧＥとフィールドプレート電極ＦＰとの間に形成されている。ゲート絶縁膜ＧＩは、半導体基板ＳＵＢとゲート電極ＧＥとの間に形成されている。これらの絶縁膜によって、半導体基板ＳＵＢ、ゲート電極ＧＥおよびフィールドプレート電極ＦＰは、互いに電気的に絶縁されている。
【0034】
ゲート電極ＧＥの上面は、半導体基板ＳＵＢの上面ＴＳよりも若干後退している。ゲート電極ＧＥの一部の上面上には、ゲート絶縁膜ＧＩに接するように、絶縁膜ＩＦ３が形成されている。
【0035】
ゲート電極ＧＥおよびフィールドプレート電極ＦＰは、例えばｎ型の不純物が導入された多結晶シリコン膜からなる。絶縁膜ＩＦ１、絶縁膜ＩＦ２、絶縁膜ＩＦ３およびゲート絶縁膜ＧＩは、例えば酸化シリコン膜からなる。
【0036】
絶縁膜ＩＦ１の厚さは、絶縁膜ＩＦ２、絶縁膜ＩＦ３およびゲート絶縁膜ＧＩの各々の厚さよりも厚くなっている。絶縁膜ＩＦ１の厚さは、例えば４００ｎｍ以上且つ６００ｎｍ以下である。絶縁膜ＩＦ２およびゲート絶縁膜の各々の厚さは、例えば５０ｎｍ以上且つ８０ｎｍ以下である。絶縁膜ＩＦ３の厚さは、例えば３０ｎｍ以上且つ８０ｎｍ以下である。
【0037】
半導体基板ＳＵＢ（具体的には、半導体基板ＳＵＢの下面ＢＳよりも上面に近い位置）には、トレンチＴＲ１よりも浅くなるように、ｐ型のボディ領域ＰＢが形成されている。ボディ領域ＰＢには、ｎ型のソース領域ＮＳが形成されている。ソース領域ＮＳは、ドリフト領域ＮＶよりも高い不純物濃度を有している。
【0038】
半導体基板ＳＵＢの下面ＢＳ側において、半導体基板ＳＵＢには、ｎ型のドレイン領域ＮＤが形成されている。ドレイン領域ＮＤは、ドリフト領域ＮＶよりも高い不純物濃度を有している。半導体基板ＳＵＢの下面ＢＳ下には、ドレイン電極ＤＥが形成されている。ドレイン電極ＤＥは、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜若しくは銀膜のような単層の金属膜、または、これらの金属膜を適宜積層させた積層膜からなる。
【0039】
半導体基板ＳＵＢの上面ＴＳ上には、トレンチＴＲ１を覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。層間絶縁膜ＩＬの厚さは、例えば７００ｎｍ以上且つ９００ｎｍ以下である。なお、層間絶縁膜ＩＬは、薄い酸化シリコン膜と、リンを含む厚い酸化シリコン膜（ＰＳＧ：Phospho Silicate Glass膜）との積層膜であってもよい。
【0040】
層間絶縁膜ＩＬ中には、ソース領域ＮＳおよびボディ領域ＰＢに達する孔ＣＨ１が形成されている。孔ＣＨ１の底部において、ボディ領域ＰＢには、高濃度拡散領域ＰＲが形成されている。高濃度拡散領域ＰＲは、ボディ領域ＰＢよりも高い不純物濃度を有する。
【0041】
層間絶縁膜ＩＬ上には、ソース電極ＳＥが形成されている。ソース電極ＳＥは、孔ＣＨ１の内部に埋め込まれている。また、ソース電極ＳＥは、ソース領域ＮＳ、ボディ領域ＰＢおよび高濃度拡散領域ＰＲに電気的に接続され、これらにソース電位（固定電位）を供給する。
【0042】
また、ここでは図示していないが、層間絶縁膜ＩＬ中には、図２および図３に示される孔ＣＨ２が形成され、層間絶縁膜ＩＬ上には、ゲート配線ＧＷが形成されている。孔ＣＨ２は、ゲート電極ＧＥに達し、ゲート配線ＧＷは、孔ＣＨ２の内部に埋め込まれている。ゲート配線ＧＷは、ゲート電極ＧＥに電気的に接続され、ゲート電極ＧＥにゲート電位を供給する。
【0043】
図４のＢ－Ｂ断面に示されるように、フィールドプレート電極ＦＰの一部は、フィールドプレート電極ＦＰのコンタクト部ＦＰａを成している。コンタクト部ＦＰａ以外のフィールドプレート電極ＦＰに接している絶縁膜ＩＦ１の上面の位置は、コンタクト部ＦＰａに接している絶縁膜ＩＦ１の上面の位置よりも低くなっている。すなわち、Ａ－Ａ断面の絶縁膜ＩＦ１の上面の位置は、半導体基板ＳＵＢの上面ＴＳから１．２μｍ以上且つ１．５μｍ以下の深さに位置する。Ｂ－Ｂ断面の絶縁膜ＩＦ１の上面の位置は、半導体基板ＳＵＢの上面ＴＳから５０ｎｍ以上且つ５００ｎｍ以下の深さに位置する。
【0044】
また、コンタクト部ＦＰａの上面の位置は、半導体基板ＳＵＢの上面ＴＳの位置よりも高くなっており、半導体基板ＳＵＢの上面ＴＳから２００ｎｍ以上且つ４００ｎｍ以下の高さに位置する。
【0045】
層間絶縁膜ＩＬ中には、コンタクト部ＦＰａに達する孔ＣＨ３が形成されている。ソース電極ＳＥは、孔ＣＨ３の内部に埋め込まれている。ソース電極ＳＥは、フィールドプレート電極ＦＰに電気的に接続され、フィールドプレート電極ＦＰにソース電位を供給する。
【0046】
また、ここでは図示しないが、図３に示されるトレンチＴＲ２の内部にも、絶縁膜ＩＦ１を介してフィールドプレート電極ＦＰが形成されている。層間絶縁膜ＩＬ中には、トレンチＴＲ２の内部のフィールドプレート電極ＦＰの一部に達する孔ＣＨ４が形成されている。ソース電極ＳＥは、孔ＣＨ４の内部に埋め込まれている。ソース電極ＳＥは、トレンチＴＲ２の内部のフィールドプレート電極ＦＰに電気的に接続され、トレンチＴＲ２の内部のフィールドプレート電極ＦＰにソース電位を供給する。すなわち、図３の孔ＣＨ４が位置している箇所の断面図は、図４のＢ－Ｂ断面の構造と同じになる。
【0047】
また、ソース電極ＳＥおよびゲート配線ＧＷは、例えば、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とからなる。上記バリアメタル膜は、例えば窒化チタン膜であり、上記導電性膜は、例えばアルミニウム膜である。
【0048】
なお、ソース電極ＳＥおよびゲート配線ＧＷは、孔ＣＨ１～ＣＨ４の内部を埋め込むプラグ層と、層間絶縁膜ＩＬ上に形成された配線層とから構成されていてもよい。その場合、配線層は、上記バリアメタル膜および上記導電性膜によって構成される。プラグ層は、例えば、窒化チタン膜のようなバリアメタル膜と、タングステン膜のような導電性膜との積層膜によって構成される。
【0049】
＜半導体装置の製造方法＞
以下に図５～図２０を用いて、半導体装置１００の製造方法に含まれる各製造工程について説明する。以下の説明では、図４のＡ－Ａ断面およびＢ－Ｂ断面を用いる。なお、外周領域ＯＲのトレンチＴＲ２、孔ＣＨ４およびそれらの周辺の断面構造は、上述のように図４のＢ－Ｂ断面の構造とほぼ同じである。そして、これらの断面構造の製造工程についての説明も、Ｂ－Ｂ断面の製造工程の説明とほぼ同じであるので、これらの詳細な説明を省略する。
以下に図５～図２０を用いて、半導体装置１００の製造方法に含まれる各製造工程について説明する。以下の説明では、図４のＡ－Ａ断面およびＢ－Ｂ断面を用いる。なお、外周領域ＯＲのトレンチＴＲ２、孔ＣＨ４およびそれらの周辺の断面構造は、上述のように図４のＢ－Ｂ断面の構造とほぼ同じである。そして、これらの断面構造の製造工程についての説明も、Ｂ－Ｂ断面の製造工程の説明とほぼ同じであるので、これらの詳細な説明を省略する。
【0050】
また、実施の形態１における半導体装置１００の製造方法の主な特徴は、絶縁膜ＩＦ１およびフィールドプレート電極ＦＰを形成するための製造工程にある。そのような特徴については、上述の検討例と比較しながら適宜説明する。
【0051】
まず、図５に示されるように、上面ＴＳおよび下面ＢＳを有するｎ型の半導体基板ＳＵＢを用意する。上述のように、ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成しているが、ドリフト領域ＮＶは、ｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型の半導体層であってもよい。
【0052】
次に、半導体基板ＳＵＢの上面ＴＳに、トレンチＴＲ１を形成する。トレンチＴＲ１を形成するためには、まず、半導体基板ＳＵＢ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜を形成する。次に、上記酸化シリコン膜上に、フォトリソグラフィ技術によって、開口部を有するレジストパターンを形成する。次に、上記レジストパターンをマスクとしてエッチング処理（例えば、ドライエッチング処理）を行うことで、上記酸化シリコン膜をパターニングし、ハードマスクＨＭを形成する。次に、アッシング処理によって上記レジストパターンを除去する。次に、ハードマスクＨＭをマスクとしてエッチング処理（例えば、ドライエッチング処理）を行うことで、半導体基板ＳＵＢ中にトレンチＴＲ１を形成する。その後、例えばフッ酸を含む溶液を用いたエッチング処理（例えば、ウェットエッチング処理）によって、ハードマスクＨＭを除去する。
【0053】
なお、外周領域ＯＲでは、トレンチＴＲ１を形成する工程と同じ工程によって、トレンチＴＲ２が形成される。
【0054】
次に、図６に示されるように、トレンチＴＲ１の内部および半導体基板ＳＵＢ上に、例えば酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。まず、トレンチＴＲ１の内部および半導体基板ＳＵＢ上に、熱酸化法によって、第１酸化シリコン膜ＩＦ１ａを形成する。次に、第１酸化シリコン膜ＩＦ１ａ上に、ＣＶＤ法によって、第２酸化シリコン膜ＩＦ１ｂを形成する。絶縁膜ＩＦ１は、第１酸化シリコン膜ＩＦ１ａおよび第２酸化シリコン膜ＩＦ１ｂを含んで構成される。第１酸化シリコン膜ＩＦ１ａの厚さは、例えば１００ｎｍ以上且つ２００ｎｍ以下である。第２酸化シリコン膜ＩＦ１ｂの厚さは、例えば３００ｎｍ以上且つ４００ｎｍ以下である。
【0055】
絶縁膜ＩＦ１全体を熱酸化法によって形成することも可能であるが、その場合、絶縁膜ＩＦ１からの応力によって、ウェハ状態の半導体基板ＳＵＢが反り易くなり、その後の製造工程に支障が出る虞がある。一方で、絶縁膜ＩＦ１と半導体基板ＳＵＢとの界面準位の改善という点を考慮すると、半導体基板ＳＵＢに接する酸化シリコン膜は、熱酸化法によって形成されていることが好ましい。従って、実施の形態１では、熱酸化法により形成され、且つ、相対的に薄い第１酸化シリコン膜ＩＦ１ａと、ＣＶＤ法により形成され、且つ、相対的に厚い第２酸化シリコン膜ＩＦ１ｂとの積層膜によって、絶縁膜ＩＦ１を構成している。
【0056】
ここで、絶縁膜ＩＦ１の形成にＣＶＤ法を適用すると、検討例の図２５で説明したように、トレンチＴＲ１の最上部（開口部）で絶縁膜ＩＦ１の厚さが厚くなり易い傾向があり、絶縁膜ＩＦ１がオーバーハング状になり易い。そうすると、検討例の図２６で説明したように、導電性膜ＣＦ１の形成時に、導電性膜ＣＦ１中に空隙２０が発生し易くなってしまう。
【0057】
＜＜絶縁膜ＩＦ１へのイオン注入工程＞＞
そこで、本願発明者らは、上記の課題を解消するために、トレンチＴＲ１の上部の絶縁膜ＩＦ１に対してイオン注入を行い、エッチング処理のエッチングレートを部分的に変化させ、オーバーハング状を抑制する手法を考案した。
そこで、本願発明者らは、上記の課題を解消するために、トレンチＴＲ１の上部の絶縁膜ＩＦ１に対してイオン注入を行い、エッチング処理のエッチングレートを部分的に変化させ、オーバーハング状を抑制する手法を考案した。
【0058】
具体的には、まず、図６に示されるように、絶縁膜ＩＦ１に対してイオン注入を行う。このイオン注入は、半導体基板ＳＵＢの上面ＴＳに対する法線１０の延在方向（以下、「法線方向」とする）から所定の角度へ傾斜した方向から行われる。ここでは、２回のイオン注入を行う場合を例示する。１回目のイオン注入は、法線方向から角度θ１へ傾斜した方向から行われ、２回目のイオン注入は、法線方向から角度θ２へ傾斜した方向から行われる。角度θ１および角度θ２は、互いに異なる角度である。
【0059】
注入角度が大きい程に、トレンチＴＲ１の最上部（開口部）に近い絶縁膜ＩＦ１へイオンを注入し易い。注入角度を小さくすることで、トレンチＴＲ１の最上部付近だけでなく、トレンチＴＲ１の最上部から離れた位置の絶縁膜ＩＦ１へもイオンを注入できる。
【0060】
イオン注入のイオン種としては、例えば砒素（Ａｓ）、燐（Ｐ）または二フッ化ボロン（ＢＦ２）を適用できる。イオン注入の総注入量は、１×１０１３／ｃｍ２以上であることが好ましい。また、イオン注入の注入角度（角度θ１および角度θ２）は、２０度以上且つ６０度以下の範囲内で設定されていることが好ましい。
【0061】
なお、ここでは２回のイオン注入を行う場合を例示したが、イオン注入は、互いに異なる角度から３回以上行われてもよい。また、イオン注入は、必ずしも複数回でなくともよく、少なくとも１回行われていればよい。
【0062】
イオンが注入された箇所と、イオンが注入されていない箇所とでは、エッチング処理のエッチングレートが異なっている。イオンが注入された箇所では、イオンが注入されていない箇所と比較して、エッチング処理のエッチングレートが早くなる。より多くのイオンが注入された箇所ほど、エッチングレートが早くなる。
【0063】
絶縁膜ＩＦ１に対して上述のイオン注入を行った後、絶縁膜ＩＦ１に対してエッチング処理を行うことで、絶縁膜ＩＦ１の厚さを薄くする。なお、イオン注入を行った後に絶縁膜ＩＦ１に対して行うエッチング処理には、異方性成分よりも等方性成分の多いエッチング処理が用いられる。具体的には、例えば、フッ酸を含む溶液を用いたウェットエッチング処理が用いられる。これにより、半導体基板ＳＵＢの厚さ方向（図７に示すＺ方向）だけでなく、半導体基板ＳＵＢの上面ＴＳ（または下面ＢＳ）に沿った方向（図７に示すＸ方向、水平方向）においても、絶縁膜ＩＦに対するエッチング作用が働く。
【0064】
図７は、エッチング処理後の絶縁膜ＩＦ１の状態を示している。絶縁膜ＩＦ１は全体的に薄くなっているが、イオンが注入されたトレンチＴＲ１の最上部（開口部）ＴＯＰ付近では、絶縁膜ＩＦ１の厚さがより薄くなっている。例えば、図７に示すＸ方向において、半導体基板ＳＵＢの上面ＴＳの位置における絶縁膜ＩＦ１の厚さＴ２は、半導体基板ＳＵＢの上面ＴＳからトレンチＴＲ１の最深部までの深さの半分の位置における絶縁膜ＩＦ１の厚さＴ１よりも薄くなっている。従って、絶縁膜ＩＦ１のオーバーハングが解消され、アスペクト比が改善されているので、次工程の導電性膜ＣＦ１の形成時に、導電性膜ＣＦ１中に空隙２０が発生し難くなっている。
【0065】
絶縁膜ＩＦ１の厚さＴ１および厚さＴ２に関する特徴を言い換えれば、例えば以下のようになる。トレンチＴＲは、断面視において、底面ＴＲ１ｂと、側面（内壁面）ＴＲ１ｓとを有する。なお、底面ＴＲ１ｂの一部に、トレンチＴＲ１の最深部が存在している。すなわち、底面ＴＲ１ｂと側面ＴＲ１ｓとは、互いに直角に交わっているのではなく、厳密には、図７に示されるように、丸みを帯びている。絶縁膜ＩＦ１は、断面視において、側面ＴＲ１ｓ上に形成され、かつ、トレンチＴＲ１の最上部（開口部）ＴＯＰに位置する第１部分と、側面ＴＲ１ｓ上に形成され、かつ、トレンチＴＲ１の最上部ＴＯＰよりも底面ＴＲ１ｂの近くに位置する第２部分とを有する。上記第１部分の厚さは、上記第２部分の厚さよりも薄い。なお、ここで言う「厚さ」とは、底面ＴＲ１ｂ（最深部）ではなく、側面ＴＲ１ｓを基準とした厚さ（図７に示すＸ方向における厚さ）である。
【0066】
例えば、上記第１部分の厚さは、絶縁膜ＩＦ１の厚さＴ２に相当する。また、上記第２部分は、上記第２部分の厚さには、絶縁膜ＩＦ１の厚さＴ１が含まれる。
【0067】
＜＜フィールドプレート電極ＦＰの形成工程＞＞
イオン注入後の絶縁膜ＩＦ１に対するエッチング処理後、図８～図１１に示されるように、絶縁膜ＩＦ１を介してトレンチＴＲ１の内部を埋め込むように、フィールドプレート電極ＦＰを形成する。
イオン注入後の絶縁膜ＩＦ１に対するエッチング処理後、図８～図１１に示されるように、絶縁膜ＩＦ１を介してトレンチＴＲ１の内部を埋め込むように、フィールドプレート電極ＦＰを形成する。
【0068】
まず、図８に示されるように、まず、絶縁膜ＩＦ１上に、例えばＣＶＤ法によって、導電性膜ＣＦ１を形成する。導電性膜ＣＦ１は、例えばｎ型の多結晶シリコン膜である。この際、トレンチＴＲ１の内部は、導電性膜ＣＦ１によって完全に埋め込まれていない。導電性膜ＣＦ１の厚さは、例えば２００ｎｍ以上且つ３００ｎｍ以下である。
【0069】
次に、図９に示されるように、導電性膜ＣＦ１に対してエッチング処理を行うことで、導電性膜ＣＦ１の厚さを薄くする。なお、導電性膜ＣＦ１に対して行うエッチング処理には、等方性成分よりも異方性成分の多いエッチング処理が用いられる。導電性膜ＣＦ１は、トレンチＴＲ１の内部においてサイドウォール状に加工されるので、トレンチＴＲ１の最上部に近づくに連れて、導電性膜ＣＦ１の厚さが薄くなる。
【0070】
次に、図１０に示されるように、絶縁膜ＩＦ１および導電性膜ＣＦ１を介してトレンチＴＲ１の内部を埋め込むように、例えばＣＶＤ法によって、導電性膜ＣＦ２を形成する。導電性膜ＣＦ２は、トレンチＴＲ１の外部において絶縁膜ＩＦ１上にも形成される。導電性膜ＣＦ２は、例えばｎ型の多結晶シリコン膜である。導電性膜ＣＦ２の厚さは、例えば８００ｎｍ以上且つ１２００ｎｍ以下である。図９の製造工程で、トレンチＴＲ１の最上部に近づくに連れて、導電性膜ＣＦ１の厚さが薄くなっているので、導電性膜ＣＦ２の形成時には、導電性膜ＣＦ２中に空隙２０が発生し難くなっている。
【0071】
次に、図１１に示されるように、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いた研磨処理、または、エッチング処理を行うことで、トレンチＴＲ１の外部に形成されている導電性膜ＣＦ２を除去する。このようにして、トレンチＴＲ１の内部に形成されている導電性膜ＣＦ１および導電性膜ＣＦ２を含むフィールドプレート電極ＦＰが形成される。この時点で、フィールドプレート電極ＦＰの上面の位置は、半導体基板ＳＵＢの上面ＴＳの位置よりも高くなっている。
【0072】
このようにして、空隙２０の発生が抑制されたフィールドプレート電極ＦＰを形成できる。なお、仮に、図６のイオン注入およびエッチング処理のそれぞれが行われておらず、絶縁膜ＩＦ１の厚さが図７の関係（「Ｔ２＜Ｔ１」）を満たしていなかったとしても、図８～図１１で説明したフィールドプレート電極ＦＰの形成方法は、空隙２０の発生を抑制するための手法として効果的である。
【0073】
次に、図１２に示されるように、フィールドプレート電極ＦＰの一部がコンタクト部ＦＰａとして残されるように（Ｂ－Ｂ断面）、フィールドプレート電極ＦＰの他部を選択的に後退させる（Ａ－Ａ断面）。まず、コンタクト部ＦＰａとなる領域を選択的に覆うレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとしてエッチング処理（例えば、ドライエッチング処理）を行う。これにより、コンタクト部ＦＰａ以外のフィールドプレート電極ＦＰを選択的に後退させる。その後、アッシング処理によってレジストパターンＲＰ１を除去する。
【0074】
次に、図１３に示されるように、エッチング処理（例えば、ウェットエッチング処理）によって、絶縁膜ＩＦ１の一部を除去する。これにより、半導体基板ＳＵＢ上の絶縁膜ＩＦ１が除去され、さらに、トレンチＴＲ１の内部において、絶縁膜ＩＦ１の上面の位置が、フィールドプレート電極ＦＰの上面の位置よりも低くなる。すなわち、絶縁膜ＩＦ１が後退する。また、フィールドプレート電極ＦＰが後退している領域（Ａ－Ａ断面）では、絶縁膜ＩＦ１の一部がトレンチＴＲ１の内部で露出しているので、この絶縁膜ＩＦ１に対するエッチングが早く進行する。
【0075】
この時点で、コンタクト部ＦＰａ以外のフィールドプレート電極ＦＰに接している絶縁膜ＩＦ１の上面の位置は、コンタクト部ＦＰａに接している絶縁膜ＩＦ１の上面の位置よりも低くなっている。また、半導体基板ＳＵＢ上の絶縁膜ＩＦ１を除去したことで、コンタクト部ＦＰａの上面の位置は、半導体基板ＳＵＢの上面ＴＳの位置よりも高くなっている。
【0076】
また、フィールドプレート電極ＦＰは、絶縁膜ＩＦ１の形状に沿って形成されていたので、Ｂ－Ｂ断面に示されるように、コンタクト部ＦＰａの上部の幅Ｗ２は、コンタクト部ＦＰａの下部の幅Ｗ１よりも広くなっている。例えば、Ｘ方向において、半導体基板ＳＵＢの上面ＴＳの位置におけるコンタクト部ＦＰａの幅Ｗ２は、半導体基板ＳＵＢの上面ＴＳからトレンチＴＲ１の最深部までの深さの半分の位置におけるコンタクト部ＦＰａの幅Ｗ１よりも広い。
【0077】
次に、図１４に示されるように、絶縁膜ＩＦ１上のトレンチＴＲ１の内部および半導体基板ＳＵＢ上に、熱酸化法によって、例えば酸化シリコン膜からなるゲート絶縁膜ＧＩを形成する。同時に、絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰの上面および側面には、絶縁膜ＩＦ２が形成される。
【0078】
次に、図１２の製造工程で後退したフィールドプレート電極ＦＰ上において、トレンチＴＲ１の内部を埋め込むように、例えばＣＶＤ法によって、トレンチＴＲ１の内部および半導体基板ＳＵＢ上に、導電性膜ＣＦ３を形成する（Ａ－Ａ断面）。ここで、コンタクト部ＦＰａが形成されているトレンチＴＲ１の内部にも、導電性膜ＣＦ３が形成される（Ｂ－Ｂ断面）。導電性膜ＣＦ３は、例えばｎ型の多結晶シリコン膜である。導電性膜ＣＦ３の厚さは、例えば８００ｎｍ以上且つ１２００ｎｍ以下である。
【0079】
次に、図１５に示されるように、導電性膜ＣＦ３に対してエッチング処理（例えば、ドライエッチング処理）を行うことで、トレンチＴＲ１の外部に形成されていた導電性膜ＣＦ２を除去すると共に、トレンチＴＲ１の内部にゲート電極ＧＥを形成する（Ａ－Ａ断面）。このエッチング処理によって、コンタクト部ＦＰａが形成されているトレンチＴＲ１の内部では、導電性膜ＣＦ３が除去される（Ｂ－Ｂ断面）。
【0080】
なお、コンタクト部ＦＰａが形成されているトレンチＴＲ１の内部の導電性膜ＣＦ３と、トレンチＴＲ１の外部の導電性膜ＣＦ３とを完全に除去するために、本エッチング処理では、導電性膜ＣＦ３に対してオーバーエッチングを施す。そのため、ゲート電極ＧＥの上面の位置は、図１５のＡ－Ａ断面に示されるように、半導体基板ＳＵＢの上面ＴＳの位置よりも若干低くなる。
【0081】
次に、図１６に示されるように、トレンチＴＲ１を覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢの上面ＴＳ上に、絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば酸化シリコン膜または窒化シリコン膜からなる。
【0082】
次に、図１７に示されるように、まず、絶縁膜ＩＦ３に対してエッチング処理（例えば、ドライエッチング処理）を行う。これにより、ゲート電極ＧＥの一部の上面上には、ゲート絶縁膜ＧＩに接するように、絶縁膜ＩＦ３が残される（Ａ－Ａ断面）。また、コンタクト部ＦＰａの側面上に、絶縁膜ＩＦ２を介して絶縁膜ＩＦ３が残される（Ｂ－Ｂ断面）。
【0083】
次に、図１７に示されるように、半導体基板ＳＵＢの下面ＢＳよりも半導体基板ＳＵＢの上面ＴＳに近い位置において、イオン注入法によって、例えばホウ素（Ｂ）を導入することで、半導体基板ＳＵＢに、ｐ型のボディ領域ＰＢを形成する。ボディ領域ＰＢは、トレンチＴＲ１よりも浅くなるように形成される。次に、コンタクト部ＦＰａの周辺をレジストパターンで覆った後に、イオン注入法によって、例えば砒素（Ａｓ）を導入することで、ボディ領域ＰＢに、ｎ型のソース領域ＮＳを形成する。次に、アッシング処理によって上記レジストパターンを除去する。その後、半導体基板ＳＵＢに対して熱処理を施すことで、ソース領域ＮＳおよびボディ領域ＰＢに含まれる不純物を拡散させる。
【0084】
なお、ソース領域ＮＳおよびボディ領域ＰＢのイオン注入前に、半導体基板ＳＵＢ上に、スルー膜として薄い酸化シリコン膜を形成しておいてもよい。このスルー膜は、イオン注入後に除去されてもよいし、層間絶縁膜ＩＬの一部として残されていてもよい。
【0085】
次に、図１８に示されるように、トレンチＴＲ１を覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢの上面ＴＳ上に、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。なお、層間絶縁膜ＩＬは、ＣＶＤ法によって形成された薄い酸化シリコン膜と、塗布法によって形成されたＰＳＧ膜との積層膜であってもよい。
【0086】
次に、図１９に示されるように、層間絶縁膜ＩＬに、孔ＣＨ１～ＣＨ４を形成する。なお、ここでは孔ＣＨ２および孔ＣＨ４が図示されていないが、孔ＣＨ２および孔ＣＨ４は、孔ＣＨ３を形成する工程と同じ工程で形成される。
【0087】
まず、層間絶縁膜ＩＬ上に、ソース領域ＮＳが形成されている半導体基板ＳＵＢを開口するパターンを有するレジストパターンを形成する。次に、上記レジストパターンをマスクとしてエッチング処理（例えば、ドライエッチング処理）を行うことで、層間絶縁膜ＩＬ中に、ソース領域ＮＳ中およびボディ領域ＰＢ中に達する孔ＣＨ１を形成する。孔ＣＨ１の底部は、ボディ領域ＰＢ内に位置している。次に、イオン注入法によって、孔ＣＨ１の底部におけるボディ領域ＰＢに、例えばホウ素（Ｂ）を導入することで、ｐ型の高濃度拡散領域ＰＲを形成する。その後、アッシング処理によって上記レジストパターンを除去する。
【0088】
次に、層間絶縁膜ＩＬ上に、外周領域ＯＲのゲート電極ＧＥ上、セル領域ＣＲのコンタクト部ＦＰａ上、および、外周領域ＯＲのフィールドプレート電極ＦＰ上を開口するパターンを有するレジストパターンを形成する。次に、上記レジストパターンをマスクとしてエッチング処理（例えば、ドライエッチング処理）を行うことで、層間絶縁膜ＩＬに、ゲート電極ＧＥに達する孔ＣＨ２と、コンタクト部ＦＰａに達する孔ＣＨ３と、外周領域ＯＲのフィールドプレート電極ＦＰに達する孔ＣＨ４とを形成する。その後、アッシング処理によって上記レジストパターンを除去する。
【0089】
なお、孔ＣＨ１を形成する工程と、孔ＣＨ２～ＣＨ４を形成する工程とは、どちらが先であってもよい。
【0090】
次に、図２０に示されるように、層間絶縁膜ＩＬ上に、ソース電極ＳＥと、平面視においてソース電極ＳＥを囲むゲート配線ＧＷとを形成する。まず、層間絶縁膜ＩＬ上に、スパッタリング法またはＣＶＤ法によって、例えば窒化チタン膜からなるバリアメタル膜と、例えばアルミニウム膜からなる導電性膜との積層膜を形成する。次に、上記積層膜をパターニングすることで、ソース電極ＳＥおよびゲート配線ＧＷを形成する。
【0091】
ゲート配線ＧＷは、孔ＣＨ２内に埋め込まれ、ゲート電極ＧＥに電気的に接続される。ソース電極ＳＥは、孔ＣＨ１内、孔ＣＨ３および孔ＣＨ４に埋め込まれ、ソース領域ＮＳ、ボディ領域ＰＢ、高濃度拡散領域ＰＲおよびフィールドプレート電極ＦＰに電気的に接続される。
【0092】
次に、ここでは図示はしないが、ソース電極ＳＥ上およびゲート配線ＧＷ上に、例えば塗布法によって、例えばポリイミド膜からなる保護膜を形成する。上記保護膜の一部を開口することで、ソース電極ＳＥおよびゲート配線ＧＷのうち、ソースパッドＳＰおよびゲートパッドＧＰになる領域を露出させる。
【0093】
その後、以下の製造工程を経て、図４に示される半導体装置１００が製造される。まず、必要に応じて半導体基板ＳＵＢの下面ＢＳを研磨する。次に、半導体基板ＳＵＢの下面ＢＳに、イオン注入法によって、例えば砒素（Ａｓ）などを導入することで、ｎ型のドレイン領域ＮＤを形成する。次に、半導体基板ＳＵＢの下面ＢＳ下に、スパッタリング法によって、ドレイン電極ＤＥを形成する。
【0094】
＜半導体装置の構造的な特徴＞
図８～図１１で説明したように、実施の形態１では、フィールドプレート電極ＦＰ中に空隙２０が形成されていない。そのため、絶縁膜ＩＦ２を形成していても、検討例のように、フィールドプレート電極ＦＰの内部で体積膨張が発生することで、トレンチＴＲ１の角部付近に位置する半導体基板ＳＵＢに、結晶欠陥３０が発生するという問題が生じ難い。
図８～図１１で説明したように、実施の形態１では、フィールドプレート電極ＦＰ中に空隙２０が形成されていない。そのため、絶縁膜ＩＦ２を形成していても、検討例のように、フィールドプレート電極ＦＰの内部で体積膨張が発生することで、トレンチＴＲ１の角部付近に位置する半導体基板ＳＵＢに、結晶欠陥３０が発生するという問題が生じ難い。
【0095】
また、空隙２０が発生していると、フィールドプレート電極ＦＰの上部が突起部のように加工され易くなり、そのような突起部で電界集中が生じ、フィールドプレート電極ＦＰとゲート電極ＧＥとの間の絶縁耐性が劣化し易くなるという問題があった。実施の形態１では、そのような問題も抑制される。従って、実施の形態１によれば、ＭＯＳＦＥＴの耐圧が低下する問題を抑制でき、半導体装置１００の信頼性を向上できる。
【0096】
【0097】
また、絶縁膜ＩＦ１については、図７の段階で、半導体基板ＳＵＢの上面ＴＳの位置における絶縁膜ＩＦ１の厚さＴ２は、半導体基板ＳＵＢの上面ＴＳからトレンチＴＲ１の最深部までの深さの半分の位置における絶縁膜ＩＦ１の厚さＴ１よりも薄くなっていた。図４においては、絶縁膜ＩＦ１は後退しているが、一部の絶縁膜ＩＦ１は、そのような関係を受け継いで残されている。例えば、図４のＢ－Ｂ断面に示されるように、コンタクト部ＦＰａに接している絶縁膜ＩＦ１の厚さは、絶縁膜ＩＦ１のうちのコンタクト部ＦＰａの上面に最も近い箇所で最も薄くなっている。
【0098】
実施の形態１では、コンタクト部ＦＰａの上部の幅Ｗ２が広くなっているので、孔ＣＨ３を形成する際の合わせずれに対するマージンが増加する。すなわち、孔ＣＨ３をコンタクト部ＦＰａ上に位置させ易くなっている。
【0099】
（実施の形態２）
以下に図２１を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図２１を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0100】
実施の形態２では、実施の形態１と同様に、図６のイオン注入工程において、法線方向から所定の角度へ傾斜した方向からイオンが絶縁膜ＩＦ１に注入される。更に、実施の形態２では、図２１に示されるように、平面視において、複数回のイオン注入は、それぞれ、トレンチＴＲ１の延在方向（Ｙ方向）から互いに異なる角度へ傾斜した方向から行われる。図２１では、平面視において、１２回のイオン注入ＩＭＰ１～ＩＭＰ１２が、それぞれ、互いに異なる角度へ傾斜した方向から行われている場合を示している。
【0101】
平面視において、トレンチＴＲ１の延在方向と（Ｙ方向）同じ方向からイオン注入が行われると、トレンチＴＲ１の底部に位置する絶縁膜ＩＦ１にもイオンが注入されることになる。そうすると、次工程のエッチング処理（例えば、ウェットエッチング処理）によって、トレンチＴＲ１の底部に位置する絶縁膜ＩＦ１のエッチングレートが早くなり、絶縁膜ＩＦ１の厚さが局所的に薄くなる箇所が形成されてしまう。それ故、絶縁耐圧の劣化などの問題が発生する虞がある。
【0102】
また、半導体装置１００が外周領域ＯＲにターミネーション領域としてトレンチＴＲ２を備えている場合、そのような問題は、トレンチＴＲ２でも起こり得る。図３に示されるように、トレンチＴＲ２は、平面視においてセル領域ＣＲを囲むように形成され、Ｙ方向に延在する箇所と、Ｘ方向に延在する箇所とを含む。
【0103】
従って、図２１の複数回のイオン注入ＩＭＰ１～ＩＭＰ１２は、それぞれ、Ｙ方向以外の方向およびＸ方向以外の方向から行われる必要がある。言い換えれば、複数回のイオン注入ＩＭＰ１～ＩＭＰ１２は、それぞれ、トレンチＴＲ１の延在方向以外の方向、および、トレンチＴＲ１の延在方向から９０度の倍数の角度へ傾斜した方向以外の方向から行われる。
【0104】
また、図３に示されるように、トレンチＴＲ２には、Ｙ方向に延在する箇所と、Ｘ方向に延在する箇所とを繋ぐコーナー部ＴＲ２ａが設けれている場合がある。コーナー部ＴＲ２ａは、平面視において、Ｙ方向またはＸ方向から４５度の角度へ傾斜した方向に延在している。コーナー部ＴＲ２ａを設けることは必須ではないが、このようなコーナー部ＴＲ２ａが設けられていない場合、Ｙ方向に延在する箇所と、Ｘ方向に延在する箇所とが直角に繋がることになる。そうすると、直角箇所において、絶縁膜ＩＦ１の厚さにバラつきが発生し易くなったり、導電性膜ＣＦ１の埋め込み不良が発生し易くなる。従って、そのような不具合を発生し難くするために、トレンチＴＲ２には、コーナー部ＴＲ２ａが設けられている方が好ましい。
【0105】
トレンチＴＲ２にコーナー部ＴＲ２ａが設けられている場合、コーナー部ＴＲ２ａの底部に位置する絶縁膜ＩＦ１にもイオンが注入されないようにする必要がある。従って、図２１の複数回のイオン注入ＩＭＰ１～ＩＭＰ１２は、それぞれ、Ｙ方向以外の方向と、Ｘ方向以外の方向と、Ｙ方向またはＸ方向から４５度の角度へ傾斜した方向以外の方向とから行われる必要がある。言い換えれば、複数回のイオン注入ＩＭＰ１～ＩＭＰ１２は、それぞれ、トレンチＴＲ１の延在方向以外の方向、および、トレンチＴＲ１の延在方向から４５度の倍数の角度へ傾斜した方向以外の方向から行われる。
【0106】
実施の形態２の複数回のイオン注入ＩＭＰ１～ＩＭＰ１２を断面視として見た場合において、イオン注入ＩＭＰ１～ＩＭＰ１２の深さについて説明する。例えば、イオン注入ＩＭＰ１～ＩＭＰ１２の断面視における注入角度が、それぞれ、図６の注入角度θ１のように同じ角度であったとする。この場合、イオン注入ＩＭＰ２およびイオン注入ＩＭＰ８のように、互いに１８０度傾斜した角度のイオン注入では、絶縁膜ＩＦ１に注入されるイオンの深さは、同じ深さになる。
【0107】
また、例えば、イオン注入ＩＭＰ１、イオン注入ＩＭＰ２およびイオン注入ＩＭＰ３は、平面視で互いに異なる角度であるので、これらのイオン注入の深さは、互いに異なる深さになる。トレンチＴＲ１の延在方向からの傾斜角度が小さいイオン注入ＩＭＰ１では、絶縁膜ＩＦ１に注入されるイオンの深さが最も深くなる。トレンチＴＲ１の延在方向からの傾斜角度が９０度に近いイオン注入ＩＭＰ３では、絶縁膜ＩＦ１に注入されるイオンの深さが最も浅くなる。イオン注入ＩＭＰ２では、絶縁膜ＩＦ１に注入されるイオンの深さは、イオン注入ＩＭＰ１とイオン注入ＩＭＰ３との間の深さになる。
【0108】
このように、断面視で同じ注入角度θ１であっても、平面視での注入角度を互いに異ならせることで、絶縁膜ＩＦ１に注入されるイオンの深さ分布を制御できる。なお、図６の注入角度θ１について複数回のイオン注入ＩＭＰ１～ＩＭＰ１２を行うだけでなく、図６の注入角度θ２など、他の様々な注入角度についても複数回のイオン注入ＩＭＰ１～ＩＭＰ１２を行ってもよい。それにより、イオンの深さ分布を更に詳細に制御できる。
【0109】
なお、実施の形態２では、１２回のイオン注入ＩＭＰ１～ＩＭＰ１２を行う場合を例示したが、実施の形態２のイオン注入の回数は、１２回に限られず、適宜必要な回数に設定できる。
【0110】
（実施の形態３）
以下に図２２を用いて、実施の形態３における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図２２を用いて、実施の形態３における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0111】
実施の形態１では、絶縁膜ＩＦ１に対してイオン注入を行ったが、実施の形態３では、導電性膜ＣＦ１に対してイオン注入を行う。
【0112】
図２２は、図８の導電性膜ＣＦ１の形成後であって、図９のエッチング処理を行う前に、導電性膜ＣＦ１に対してイオン注入を行う様子を示している。このイオン注入のイオン種は、ｎ型の導電型を示す不純物が好ましく、例えば砒素（Ａｓ）または燐（Ｐ）である。すなわち、このイオン注入のイオン種は、フィールドプレート電極ＦＰ（導電性膜ＣＦ１、導電性膜ＣＦ２）の導電型と同じ導電型の不純物であることが好ましい。
【0113】
導電性膜ＣＦ１に対するイオン注入は、絶縁膜ＩＦ１に対するイオン注入と同様の手法で行われる。すなわち、図２２に示されるように、絶縁膜ＩＦ１に対するイオン注入と同様に、導電性膜ＣＦ１に対するイオン注入も、半導体基板ＳＵＢの上面ＴＳに対する法線方向から所定の角度（角度θ１、角度θ２など）へ傾斜した方向から行われる。注入角度が大きい程に、トレンチＴＲ１の最上部に近い導電性膜ＣＦ１へイオンを注入し易い。注入角度を小さくすることで、トレンチＴＲ１の最上部付近だけでなく、トレンチＴＲ１の最上部から離れた位置の導電性膜ＣＦ１へもイオンを注入できる。
【0114】
イオンが注入された箇所と、イオンが注入されていない箇所とでは、図９のエッチング処理のエッチングレートが異なっている。イオンが注入された箇所では、イオンが注入されていない箇所と比較して、エッチング処理のエッチングレートが早くなる。より多くのイオンが注入された箇所ほど、エッチングレートが早くなる。
【0115】
従って、実施の形態３では、図９のエッチング処理後に、トレンチＴＲ１の最上部に位置する導電性膜ＣＦ１が、実施の形態１よりも薄くなる。この状態で図１０の導電性膜ＣＦ２の形成を行うことで、導電性膜ＣＦ２がトレンチＴＲ１の内部に良好に埋め込まれ易くなり、空隙２０の発生を更に抑制することができる。
【0116】
また、実施の形態３でも、実施の形態２と同様の技術思想を用いて、複数回のイオン注入を、それぞれ、平面視においてトレンチＴＲ１の延在方向（Ｙ方向）から互いに異なる角度へ傾斜した方向から行うこともできる。
【0117】
また、実施の形態１で説明したように、絶縁膜ＩＦ１に対して図６のイオン注入およびエッチング処理のそれぞれが行われていなかったとしても、図８～図１１で説明したフィールドプレート電極ＦＰの形成方法は、空隙２０の発生を抑制するための手法として効果的である。この点については、実施の形態３でも同様である。
【0118】
（変形例）
以下に図２３および図２４を用いて、実施の形態３の変形例における半導体装置について説明する。図２３および図２４は、図２２のイオン注入後であって、図９のエッチング処理を行う前に、導電性膜ＣＦ１の表面に酸化膜を形成し、この酸化膜を除去する様子を示している。
以下に図２３および図２４を用いて、実施の形態３の変形例における半導体装置について説明する。図２３および図２４は、図２２のイオン注入後であって、図９のエッチング処理を行う前に、導電性膜ＣＦ１の表面に酸化膜を形成し、この酸化膜を除去する様子を示している。
【0119】
図２３に示されるように、導電性膜ＣＦ１に対して熱酸化処理を行う。この熱酸化処理によって、導電性膜ＣＦ１の表面に酸化膜ＯＸ１を形成する。この際、導電性膜ＣＦ１の上部には、図２２のイオン注入が行われている。すなわち、導電性膜ＣＦ１の上部には、導電性膜ＣＦ１の下部よりも、ｎ型の不純物が多く含まれている。この状態で熱酸化処理を行うと、増速酸化の影響で、不純物が多く含まれている箇所ほど、酸化の進行が早くなる。従って、酸化膜ＯＸ１は、導電性膜ＣＦ１の下部よりも、導電性膜ＣＦ１の上部において厚く形成される。
【0120】
その後、図２４に示されるように、エッチング処理によって、酸化膜ＯＸ１を除去する。残された導電性膜ＣＦ１の厚さは、トレンチＴＲ１の下方よりも、トレンチＴＲ１の上方において薄くなっている。なお、本エッチング処理には、例えば、フッ酸を含む溶液を用いたウェットエッチングが用いられる。
【0121】
この状態で導電性膜ＣＦ１に対してエッチング処理（例えば、ドライエッチング処理）を行うことで、トレンチＴＲ１の上部付近に位置する導電性膜ＣＦ１の厚さを、図９よりも更に薄くすることができる。従って、導電性膜ＣＦ２がトレンチＴＲ１の内部に更に良好に埋め込まれ易くなり、空隙２０の発生を更に抑制することができる。
【0122】
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0123】
１００ 半導体装置
１０ 法線
２０ 空隙
３０ 結晶欠陥
１Ａ 領域
ＢＳ 下面
ＣＦ１～ＣＦ３ 導電性膜
ＣＨ１～ＣＨ４ 孔
ＣＲ セル領域
ＤＥ ドレイン電極
ＦＰ フィールドプレート電極
ＦＰａ コンタクト部
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＨＭ ハードマスク
ＩＦ１～ＩＦ３ 絶縁膜
ＩＦ１ａ 第１酸化シリコン膜
ＩＦ１ｂ 第２酸化シリコン膜
ＩＬ 層間絶縁膜
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＯＲ 外周領域
ＯＸ１ 酸化膜
ＰＢ ボディ領域
ＰＲ 高濃度拡散領域
ＳＰ ソースパッド
ＳＵＢ 半導体基板
ＳＥ ソース電極
ＴＯＰ 最上部（開口部）
ＴＲ１ トレンチ（セル領域のトレンチ）
ＴＲ２ トレンチ（ターミネーショントレンチ）
ＴＲ２ａ コーナー部
ＴＳ 上面
１０ 法線
２０ 空隙
３０ 結晶欠陥
１Ａ 領域
ＢＳ 下面
ＣＦ１～ＣＦ３ 導電性膜
ＣＨ１～ＣＨ４ 孔
ＣＲ セル領域
ＤＥ ドレイン電極
ＦＰ フィールドプレート電極
ＦＰａ コンタクト部
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＨＭ ハードマスク
ＩＦ１～ＩＦ３ 絶縁膜
ＩＦ１ａ 第１酸化シリコン膜
ＩＦ１ｂ 第２酸化シリコン膜
ＩＬ 層間絶縁膜
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＯＲ 外周領域
ＯＸ１ 酸化膜
ＰＢ ボディ領域
ＰＲ 高濃度拡散領域
ＳＰ ソースパッド
ＳＵＢ 半導体基板
ＳＥ ソース電極
ＴＯＰ 最上部（開口部）
ＴＲ１ トレンチ（セル領域のトレンチ）
ＴＲ２ トレンチ（ターミネーショントレンチ）
ＴＲ２ａ コーナー部
ＴＳ 上面
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】