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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024035405
(43)【公開日】2024-03-14
(54)【発明の名称】信号発生装置及びそれを用いたエンファシス切り替え方法
(51)【国際特許分類】
H04L 25/03 20060101AFI20240307BHJP
H03H 17/06 20060101ALI20240307BHJP
【ＦＩ】
H04L25/03 C
H03H17/06 681G
H03H17/06 655Z
【審査請求】有
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022139841
(22)【出願日】2022-09-02
(71)【出願人】
【識別番号】000000572
【氏名又は名称】アンリツ株式会社
(74)【代理人】
【識別番号】110003694
【氏名又は名称】弁理士法人有我国際特許事務所
(72)【発明者】
【氏名】岩井 達也
【テーマコード（参考）】
5K029
【Ｆターム（参考）】
5K029AA18
5K029DD04
5K029FF02
5K029GG05
5K029GG07
(57)【要約】
【課題】エンファシスの高速切り替えを実現しながら柔軟にタップ数を増やすことができる信号発生装置及びそれを用いたエンファシス切り替え方法を提供する。
【解決手段】信号発生装置１は、２値以上の多値からなるＰＡＭ信号のパターンにエンファシスを付加してエンファシス波形パターンを生成するＦＩＲフィルタ部を少なくとも１つ備えるエンファシス付加回路５と、ＤＵＴ１００からのエンファシスの切り替え要求に応じて、各ＦＩＲフィルタ部にＭ個のタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を切り替えて設定するタップ値設定部９と、を備え、各ＦＩＲフィルタ部が、ＦＰＧＡ又はＡＳＩＣ上に構成される。
【選択図】図１
【解決手段】信号発生装置１は、２値以上の多値からなるＰＡＭ信号のパターンにエンファシスを付加してエンファシス波形パターンを生成するＦＩＲフィルタ部を少なくとも１つ備えるエンファシス付加回路５と、ＤＵＴ１００からのエンファシスの切り替え要求に応じて、各ＦＩＲフィルタ部にＭ個のタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を切り替えて設定するタップ値設定部９と、を備え、各ＦＩＲフィルタ部が、ＦＰＧＡ又はＡＳＩＣ上に構成される。
【選択図】図１
【特許請求の範囲】
【請求項1】
２値以上の多値からなるＰＡＭ信号のパターンにエンファシスを付加してエンファシス波形パターンを生成するＦＩＲフィルタ部（５０）を少なくとも１つ備えるエンファシス付加回路（５）と、
被測定物（１００）からのエンファシスの切り替え要求に応じて、各前記ＦＩＲフィルタ部にＭ個のタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を切り替えて設定するタップ値設定部（９）と、を備え、
各前記ＦＩＲフィルタ部は、
前記ＰＡＭ信号のパターンを構成するｎ番目からｎ＋Ｍ－１番目までのデータのうち、ｎ＋１番目からｎ＋Ｍ－１番目までのデータをそれらの１つ前のデータに対してそれぞれ所定の遅延量ずつ遅延させて出力するとともに、前記タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を前記ｎ番目からｎ＋Ｍ－１番目までのデータとそれぞれ同じタイミングで出力する遅延部（５１）と、
前記遅延部から出力された前記ｎ番目からｎ＋Ｍ－１番目までのデータを、前記遅延部から出力された前記タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）にそれぞれ乗算して出力する複数の乗算器（５３）と、
前記複数の乗算器の出力値を加算して前記エンファシス波形パターンを生成する複数の加算器（５５）と、を有し、
各前記ＦＩＲフィルタ部が、ＦＰＧＡ（Field Programmable Gate Array）又はＡＳＩＣ（Application Specific Integrated Circuit）上に構成されたことを特徴とする信号発生装置。
被測定物（１００）からのエンファシスの切り替え要求に応じて、各前記ＦＩＲフィルタ部にＭ個のタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を切り替えて設定するタップ値設定部（９）と、を備え、
各前記ＦＩＲフィルタ部は、
前記ＰＡＭ信号のパターンを構成するｎ番目からｎ＋Ｍ－１番目までのデータのうち、ｎ＋１番目からｎ＋Ｍ－１番目までのデータをそれらの１つ前のデータに対してそれぞれ所定の遅延量ずつ遅延させて出力するとともに、前記タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を前記ｎ番目からｎ＋Ｍ－１番目までのデータとそれぞれ同じタイミングで出力する遅延部（５１）と、
前記遅延部から出力された前記ｎ番目からｎ＋Ｍ－１番目までのデータを、前記遅延部から出力された前記タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）にそれぞれ乗算して出力する複数の乗算器（５３）と、
前記複数の乗算器の出力値を加算して前記エンファシス波形パターンを生成する複数の加算器（５５）と、を有し、
各前記ＦＩＲフィルタ部が、ＦＰＧＡ（Field Programmable Gate Array）又はＡＳＩＣ（Application Specific Integrated Circuit）上に構成されたことを特徴とする信号発生装置。
【請求項2】
前記タップ値設定部は、
規格で定められた前記タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）の組を複数記憶するエンファシス設定テーブル（２３）と、
前記被測定物からの前記切り替え要求に応じて、前記エンファシス設定テーブルの中から新たに各前記ＦＩＲフィルタ部に設定すべきタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を選択し、選択したタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を前記エンファシス設定テーブルから出力させるエンファシス切り替え指示部（２２）と、を含むことを特徴とする請求項１に記載の信号発生装置。
規格で定められた前記タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）の組を複数記憶するエンファシス設定テーブル（２３）と、
前記被測定物からの前記切り替え要求に応じて、前記エンファシス設定テーブルの中から新たに各前記ＦＩＲフィルタ部に設定すべきタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を選択し、選択したタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を前記エンファシス設定テーブルから出力させるエンファシス切り替え指示部（２２）と、を含むことを特徴とする請求項１に記載の信号発生装置。
【請求項3】
前記複数の乗算器及び前記複数の加算器がＤＳＰ（Digital Signal Processor）（５２）内に構成されたことを特徴とする請求項１又は請求項２に記載の信号発生装置。
【請求項4】
前記エンファシス付加回路から出力された前記エンファシス波形パターンに応じたアナログ信号を前記被測定物に出力するＮビットＤＡＣ（８）を更に備え、
前記ＦＩＲフィルタ部は、
前記複数の加算器により加算された前記複数の乗算器の出力値を０から２Ｎ－１の範囲の整数値に変換して、Ｎビットの前記エンファシス波形パターンを生成するＮビット変換部（５２＿Ｍ，５２＿０）を更に有することを特徴とする請求項１又は請求項２に記載の信号発生装置。
前記ＦＩＲフィルタ部は、
前記複数の加算器により加算された前記複数の乗算器の出力値を０から２Ｎ－１の範囲の整数値に変換して、Ｎビットの前記エンファシス波形パターンを生成するＮビット変換部（５２＿Ｍ，５２＿０）を更に有することを特徴とする請求項１又は請求項２に記載の信号発生装置。
【請求項5】
ＦＰＧＡ（Field Programmable Gate Array）又はＡＳＩＣ（Application Specific Integrated Circuit）上に構成された少なくとも１つのＦＩＲフィルタ部（５０）が、２値以上の多値からなるＰＡＭ信号のパターンにエンファシスを付加してエンファシス波形パターンを生成するエンファシス付加ステップ（Ｓ３）と、
被測定物（１００）からのエンファシスの切り替え要求に応じて、各前記ＦＩＲフィルタ部にＭ個のタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を切り替えて設定するタップ値設定ステップ（Ｓ６）と、を含み、
前記エンファシス付加ステップは、
前記ＰＡＭ信号のパターンを構成するｎ番目からｎ＋Ｍ－１番目までのデータのうち、ｎ＋１番目からｎ＋Ｍ－１番目までのデータをそれらの１つ前のデータに対してそれぞれ所定の遅延量ずつ遅延させて出力するとともに、前記タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を前記ｎ番目からｎ＋Ｍ－１番目までのデータとそれぞれ同じタイミングで出力する遅延ステップと、
前記遅延ステップから出力された前記ｎ番目からｎ＋Ｍ－１番目までのデータを、前記遅延ステップから出力された前記タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）にそれぞれ乗算して出力する乗算ステップと、
前記乗算ステップの出力値を加算して前記エンファシス波形パターンを生成する加算ステップと、を含むことを特徴とするエンファシス切り替え方法。
被測定物（１００）からのエンファシスの切り替え要求に応じて、各前記ＦＩＲフィルタ部にＭ個のタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を切り替えて設定するタップ値設定ステップ（Ｓ６）と、を含み、
前記エンファシス付加ステップは、
前記ＰＡＭ信号のパターンを構成するｎ番目からｎ＋Ｍ－１番目までのデータのうち、ｎ＋１番目からｎ＋Ｍ－１番目までのデータをそれらの１つ前のデータに対してそれぞれ所定の遅延量ずつ遅延させて出力するとともに、前記タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を前記ｎ番目からｎ＋Ｍ－１番目までのデータとそれぞれ同じタイミングで出力する遅延ステップと、
前記遅延ステップから出力された前記ｎ番目からｎ＋Ｍ－１番目までのデータを、前記遅延ステップから出力された前記タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）にそれぞれ乗算して出力する乗算ステップと、
前記乗算ステップの出力値を加算して前記エンファシス波形パターンを生成する加算ステップと、を含むことを特徴とするエンファシス切り替え方法。
【請求項6】
前記タップ値設定ステップは、
前記被測定物からの前記切り替え要求に応じて、規格で定められた前記タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）の組を複数記憶するエンファシス設定テーブル（２３）の中から、新たに各前記ＦＩＲフィルタ部に設定すべきタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を選択し、選択したタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を前記エンファシス設定テーブルから出力させることを特徴とする請求項５に記載のエンファシス切り替え方法。
前記被測定物からの前記切り替え要求に応じて、規格で定められた前記タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）の組を複数記憶するエンファシス設定テーブル（２３）の中から、新たに各前記ＦＩＲフィルタ部に設定すべきタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を選択し、選択したタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を前記エンファシス設定テーブルから出力させることを特徴とする請求項５に記載のエンファシス切り替え方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、信号発生装置及びそれを用いたエンファシス切り替え方法に関する。
【背景技術】
【0002】
被測定物（Device Under Test：ＤＵＴ）が、ＰＣＩｅ（登録商標）（Peripheral Component Interconnect Express）や４００ＧｂＥ（Gigabit Ethernet）などの通信規格に準拠しているかを確認するためのコンプライアンステストにおいては、送信側となる信号発生装置（Pulse Pattern Generator：ＰＰＧ）からＤＵＴに出力されるテスト信号のビットレートの高速化に伴い、品質確保のためにテスト信号のエンファシスを設定する必要がある。このとき、ＤＵＴからのエンファシスの切り替え要求に応じて、テスト信号の波形を高速に切り替える必要がある。例えば、ＰＣＩｅの規格では、１μｓ以下の切り替え時間でテスト信号の波形を切り替えることが要求されている。
【0003】
ＮＲＺ（Non Return to Zero）信号やＰＡＭ４（Pulse Amplitude Modulation 4）信号などをテスト信号として発生するＰＰＧにおいては、これらのテスト信号のパターンにエンファシスを付加するエンファシス付加回路は、通常ＦＩＲ（Finite Impulse Response）フィルタの構造となっており、ＤＵＴに最も近い側のＩＣ（Integrated Circuit）で構成される（例えば、特許文献１参照）。
【0004】
図８は、エンファシス付加に用いられるＦＩＲフィルタ６０の概略構成を示す回路図である。ＦＩＲフィルタ６０は、入力されたパターンを１ＵＩ（Unit Interval）ずつ遅延させ、エンファシス付加のためのタップ値との積和演算を行ったものを出力する回路である。例えば、ＦＩＲフィルタ６０は、入力されるパターンを順次１ＵＩずつ遅延させて出力する４段の遅延回路６１ａ～６１ｄと、５個のタップ値Ｃ（－４），Ｃ（－３），Ｃ（－２），Ｃ（－１），Ｃ（０）に、入力されたパターンのｎ番目からｎ＋４番目までのデータａｎ～ａｎ＋４をそれぞれ乗算する５個の乗算器６２ａ～６２ｅと、５個の乗算器６２ａ～６２ｅの出力値を加算し、エンファシスが付加されたパターンとして出力する４個の加算器６３ａ～６３ｄと、を有している。なお、各演算器の個数はあくまで一例である。
【0005】
ＦＩＲフィルタ６０において、遅延回路６１ａ～６１ｄは、例えば、Ｄフリップフロップで構成され、それぞれ、入力クロックの立ち上がり又は立ち下がりのタイミングで、入力された値と同一の値を出力するようになっている。
【0006】
ここで、乗算器６２ａは、遅延のないパターンのｎ＋４番目のデータａｎ＋４とタップ値Ｃ（－４）とを乗算する。乗算器６２ｂは、遅延回路６１ａにより１ＵＩ遅延したパターンのｎ＋３番目のデータａｎ＋３とタップ値Ｃ（－３）とを乗算する。乗算器６２ｃは、遅延回路６１ａ，６１ｂにより２ＵＩ遅延したパターンのｎ＋２番目のデータａｎ＋２とタップ値Ｃ（－２）とを乗算する。乗算器６２ｄは、遅延回路６１ａ～６１ｃにより３ＵＩ遅延したパターンのｎ＋１番目のデータａｎ＋１とタップ値Ｃ（－１）とを乗算する。乗算器６２ｅは、遅延回路６１ａ～６１ｄにより４ＵＩ遅延したパターンのｎ番目のデータａｎとタップ値Ｃ（０）とを乗算する。
【0007】
また、加算器６３ｄは、乗算器６２ｄの出力値と乗算器６２ｅの出力値とを加算する。加算器６３ｃは、加算器６３ｄの出力値と、乗算器６２ｃの出力値とを加算する。加算器６３ｂは、加算器６３ｃの出力値と、乗算器６２ｂの出力値とを加算する。加算器６３ａは、加算器６３ｂの出力値と、乗算器６２ａの出力値とを加算することにより、乗算器６２ａ～６２ｅの出力値を全て加算した値を出力する。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特許第５４９６９４０号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかしながら、特許文献１に開示された構造では、ＩＣの設計によりタップ数が決定されるため、一度決定したタップ数を後から規格の変化に追従して増やすことができないという問題があった。
【0010】
また、特許文献１に開示された構造では、エンファシスの切り替えのためにハードウェアスイッチを導入しているため、ＦＩＲフィルタ全体の実装面積が増加して多タップの実現が難しいことや、柔軟にタップの値を切り替えるのが難しいという問題もあった。
【0011】
また、上記のＦＩＲフィルタ６０の構成では、例えば出力ビットレートの半分の周波数のクロックを用意する必要がある。しかしながら、仮にＦＩＲフィルタ６０をＦＰＧＡ（Field Programmable Gate Array）上に構成する場合、ＦＰＧＡは数１００ＭＨｚのクロックでしか動作しないため、ＦＩＲフィルタ６０のような１クロック１出力の回路では１１２Ｇなどの高速ビットレートに対応できないという問題もある。
【0012】
本発明は、このような従来の課題を解決するためになされたものであって、エンファシスの高速切り替えを実現しながら柔軟にタップ数を増やすことができる信号発生装置及びそれを用いたエンファシス切り替え方法を提供することを目的とする。
【課題を解決するための手段】
【0013】
上記課題を解決するために、本発明に係る信号発生装置は、２値以上の多値からなるＰＡＭ信号のパターンにエンファシスを付加してエンファシス波形パターンを生成するＦＩＲフィルタ部を少なくとも１つ備えるエンファシス付加回路と、被測定物からのエンファシスの切り替え要求に応じて、各前記ＦＩＲフィルタ部にＭ個のタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を切り替えて設定するタップ値設定部と、を備え、各前記ＦＩＲフィルタ部は、前記ＰＡＭ信号のパターンを構成するｎ番目からｎ＋Ｍ－１番目までのデータのうち、ｎ＋１番目からｎ＋Ｍ－１番目までのデータをそれらの１つ前のデータに対してそれぞれ所定の遅延量ずつ遅延させて出力するとともに、前記タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を前記ｎ番目からｎ＋Ｍ－１番目までのデータとそれぞれ同じタイミングで出力する遅延部と、前記遅延部から出力された前記ｎ番目からｎ＋Ｍ－１番目までのデータを、前記遅延部から出力された前記タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）にそれぞれ乗算して出力する複数の乗算器と、前記複数の乗算器の出力値を加算して前記エンファシス波形パターンを生成する複数の加算器と、を有し、各前記ＦＩＲフィルタ部が、ＦＰＧＡ（Field Programmable Gate Array）又はＡＳＩＣ（Application Specific Integrated Circuit）上に構成されている。
【0014】
この構成により、本発明に係る信号発生装置は、少なくとも１つのＦＩＲフィルタ部を用いて、２値以上の多値からなるＰＡＭ信号のパターンにエンファシスを付加することができる。また、本発明に係る信号発生装置は、各ＦＩＲフィルタ部に入力されるＭ個のタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を切り替えることで、最終出力波形を高速に切り替えることができる。また、本発明に係る信号発生装置は、少なくとも１つのＦＩＲフィルタ部を有するエンファシス付加回路をＦＰＧＡ又はＡＳＩＣ上に構成することで、今後の規格動向により必要なタップ数が増えた場合に、エンファシスの高速切り替えを実現したまま柔軟にタップ数Ｍや出力ビット数Ｎを増やすことができる。
【0015】
また、本発明に係る信号発生装置は、前記タップ値設定部が、規格で定められた前記タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）の組を複数記憶するエンファシス設定テーブルと、前記被測定物からの前記切り替え要求に応じて、前記エンファシス設定テーブルの中から新たに各前記ＦＩＲフィルタ部に設定すべきタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を選択し、選択したタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を前記エンファシス設定テーブルから出力させるエンファシス切り替え指示部と、を含む構成であってもよい。
【0016】
この構成により、本発明に係る信号発生装置は、被測定物からの切り替え要求に応じて、エンファシス設定テーブルからタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を選択して、選択したタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を各ＦＩＲフィルタ部に設定することができる。
【0017】
また、本発明に係る信号発生装置は、前記複数の乗算器及び前記複数の加算器がＤＳＰ（Digital Signal Processor）内に構成されていてもよい。
【0018】
この構成により、本発明に係る信号発生装置は、各ＦＩＲフィルタ部がＤＳＰを用いて構成されているため、ＦＰＧＡ又はＡＳＩＣのリソースを効率的に利用することができ、今後の規格動向により必要なタップ数が増えた場合に、柔軟にタップ数Ｍや出力ビット数Ｎを増やすことができる。
【0019】
また、本発明に係る信号発生装置は、前記エンファシス付加回路から出力された前記エンファシス波形パターンに応じたアナログ信号を前記被測定物に出力するＮビットＤＡＣを更に備え、前記ＦＩＲフィルタ部は、前記複数の加算器により加算された前記複数の乗算器の出力値を０から２Ｎ－１の範囲の整数値に変換して、Ｎビットの前記エンファシス波形パターンを生成するＮビット変換部を更に有する構成であってもよい。
【0020】
この構成により、本発明に係る信号発生装置は、エンファシス付加回路からのＮビットのエンファシス波形パターンをＮビットＤＡＣに入力して被測定物のテスト信号を生成する構成であるため、ビットレートの高速化とエンファシス付加を両立し、多値化に対応した波形性能の高い信号発生装置を実現することができる。
【0021】
また、本発明に係るエンファシス付加方法は、ＦＰＧＡ（Field Programmable Gate Array）又はＡＳＩＣ（Application Specific Integrated Circuit）上に構成された少なくとも１つのＦＩＲフィルタ部が、２値以上の多値からなるＰＡＭ信号のパターンにエンファシスを付加してエンファシス波形パターンを生成するエンファシス付加ステップと、被測定物からのエンファシスの切り替え要求に応じて、各前記ＦＩＲフィルタ部にＭ個のタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を切り替えて設定するタップ値設定ステップと、を含み、前記エンファシス付加ステップは、前記ＰＡＭ信号のパターンを構成するｎ番目からｎ＋Ｍ－１番目までのデータのうち、ｎ＋１番目からｎ＋Ｍ－１番目までのデータをそれらの１つ前のデータに対してそれぞれ所定の遅延量ずつ遅延させて出力するとともに、前記タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を前記ｎ番目からｎ＋Ｍ－１番目までのデータとそれぞれ同じタイミングで出力する遅延ステップと、前記遅延ステップから出力された前記ｎ番目からｎ＋Ｍ－１番目までのデータを、前記遅延ステップから出力された前記タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）にそれぞれ乗算して出力する乗算ステップと、前記乗算ステップの出力値を加算して前記エンファシス波形パターンを生成する加算ステップと、を含む構成である。
【0022】
また、本発明に係るエンファシス付加方法は、前記タップ値設定ステップが、前記被測定物からの前記切り替え要求に応じて、規格で定められた前記タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）の組を複数記憶するエンファシス設定テーブルの中から、新たに各前記ＦＩＲフィルタ部に設定すべきタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を選択し、選択したタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を前記エンファシス設定テーブルから出力させる構成であってもよい。
【発明の効果】
【0023】
本発明は、エンファシスの高速切り替えを実現しながら柔軟にタップ数を増やすことができる信号発生装置及びそれを用いたエンファシス切り替え方法を提供するものである。
【図面の簡単な説明】
【0024】
【図1】本発明の実施形態に係る信号発生装置の構成を示すブロック図である。
【図2】本発明の実施形態に係る信号発生装置が備えるエンファシス付加回路のＦＩＲフィルタ部の概略構成を示す回路図（その１）である。
【図3】ＦＩＲフィルタ部が有するＤＳＰの概略構成を示す回路図である。
【図4】本発明の実施形態に係る信号発生装置が備えるエンファシス付加回路のＦＩＲフィルタ部の概略構成を示す回路図（その２）である。
【図5】エンファシス付加回路の構成を示すブロック図である。
【図6】エンファシス付加回路の１クロックごとの出力を説明するための表である。
【図7】本発明の実施形態に係る信号発生装置を用いるエンファシス切り替え方法の処理を示すフローチャートである。
【図8】従来のエンファシス付加に用いられるＦＩＲフィルタの概略構成を示す回路図である。
【発明を実施するための形態】
【0025】
以下、本発明に係る信号発生装置及びそれを用いたエンファシス切り替え方法の実施形態について、図面を用いて説明する。
【0026】
図１に示す本実施形態に係る信号発生装置１は、パターン生成回路２と、エンコーディング回路３と、シンボル・レベル変換部４と、エンファシス付加回路５と、出力トランシーバ６と、マルチプレクサ（Multiplexer：ＭＵＸ）７と、ＮビットＤＡＣ（Nbit Digital Analog Converter）８と、タップ値設定部９と、操作部１０と、制御部１１と、を備える。なお、パターン生成回路２、エンコーディング回路３、シンボル・レベル変換部４、エンファシス付加回路５、出力トランシーバ６、及びタップ値設定部９は、例えばＦＰＧＡ又はＡＳＩＣ（Application Specific Integrated Circuit）上に構成されるが、以下では、これらがＦＰＧＡ上に構成されるものとして説明する。
【0027】
パターン生成回路２は、制御部１１から入力されるパターン情報に基づいて、所定周期のクロックに同期した２値以上の多値Ｋ（Ｋは２以上の整数）からなるＰＡＭ信号のパターンを生成するようになっている。パターン生成回路２は、例えば、ＮＲＺ信号（Ｋ＝２）、ＰＡＭ３信号（Ｋ＝３）、ＰＡＭ４信号（Ｋ＝４）、ＰＡＭ５信号（Ｋ＝５）、ＰＡＭ６信号（Ｋ＝６）、ＰＡＭ７信号（Ｋ＝７）、ＰＡＭ８信号（Ｋ＝８）などの任意の多値ＫからなるＰＡＭ信号のパターンを生成する。ここで、パターン情報とは、Ｋの値、パターンの種類（例えば、ＰＲＢＳ（Pseudo Random Binary Sequence）パターン、ＳＳＰＲＱ(Short Stress Pattern Random Quaternary)パターン、任意のパターン）などのＰＡＭ信号のパターンの情報であり、ユーザによる操作部１０への操作入力により設定可能である。
【0028】
エンコーディング回路３は、制御部１１から入力されるコーディング情報に基づいて、パターン生成回路２により生成されたＰＡＭ信号のパターンを構成するＰＡＭシンボルに、グレイコーディング（Gray Coding）やプレコーディング（Precoding）などのコーディングを行うようになっている。ここで、コーディング情報とは、グレイコーディングやプレコーディングを行うか否かを示す情報であり、ユーザによる操作部１０への操作入力により設定可能である。
【0029】
例えば、エンコーディング回路３は、あらかじめユーザによる操作部１０への操作入力により、ＰＡＭシンボルに対するグレイコーディング処理のＯＮ設定がなされている場合に、ＰＡＭシンボルにグレイコーディングを行う。一方、エンコーディング回路３は、あらかじめユーザによる操作部１０への操作入力により、グレイコーディング処理のＯＦＦ設定がなされている場合には、ＰＡＭシンボルにグレイコーディングを行わない。同様に、エンコーディング回路３は、あらかじめユーザによる操作部１０への操作入力により、プレコーディング処理のＯＮ設定がなされている場合に、ＰＡＭシンボルにプレコーディングを行う。一方、エンコーディング回路３は、あらかじめユーザによる操作部１０への操作入力により、プレコーディング処理のＯＦＦ設定がなされている場合には、ＰＡＭシンボルにプレコーディングを行わない。
【0030】
シンボル・レベル変換部４は、制御部１１から入力される振幅情報に基づいて、エンコーディング回路３から出力されたＰＡＭ信号のパターンを構成するＰＡＭシンボルを、例えば－１から１の範囲の振幅値のデータａｎに変換するようになっている。ここで、振幅情報とは、例えばＰＡＭ４信号（Ｋ＝４）の場合には、ＰＡＭシンボル"００"を振幅値"－１"、ＰＡＭシンボル"０１"を振幅値"－０．３３"、ＰＡＭシンボル"１０"を振幅値"０．３３"、ＰＡＭシンボル"１１"を振幅値"１"に対応付ける情報であり、ユーザによる操作部１０への操作入力により設定可能である。つまり、振幅情報によって定められる振幅値の大きさに応じて、最終的にＮビットＤＡＣ８から出力されるＰＡＭ信号のアイの振幅比率が変わる。
【0031】
エンファシス付加回路５は、シンボル・レベル変換部４から出力されたＰＡＭ信号のパターンにエンファシスを付加してエンファシス波形パターンを生成するＦＩＲフィルタ部５０（図２及び図４参照）を少なくとも１つ備えるものである。
【0032】
図２に示すように、ＦＩＲフィルタ部５０は、タップ数がＭであり、遅延部５１を構成するＭ－１個の遅延回路５１＿１～５１＿Ｍ－１と、Ｍ＋１個のＤＳＰ（Digital Signal Processor）５２＿０～５２＿Ｍと、を有する。タップ数Ｍは、ＦＰＧＡの容量による制限はあるが、任意の値とすることができる。Ｍ＋１個のＤＳＰ５２＿０～５２＿Ｍの構成は全て同一であってよく、以下では各ＤＳＰに符号５２を付して示す場合もある。各ＦＩＲフィルタ部５０は、例えばＦＰＧＡ又はＡＳＩＣ上に構成される。
【0033】
遅延回路５１＿１～５１＿Ｍ－１は、それぞれ、同一クロックのタイミングでシンボル・レベル変換部４から出力されたｎ番目からｎ＋Ｍ－１番目までのＰＡＭシンボルのデータａｎ，ａｎ＋１，・・・，ａｎ＋Ｍ－１のうち、ｎ＋１番目からｎ＋Ｍ－１番目までのデータａｎ＋１，ａｎ＋２，・・・，ａｎ＋Ｍ－１をそれらの１つ前のデータａｎ，ａｎ＋１，・・・，ａｎ＋Ｍ－２に対してそれぞれ所定の遅延量ずつ遅延させて出力するようになっている。また、遅延部５１は、後述するタップ値設定部９により設定されるＭ個のタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）をｎ番目からｎ＋Ｍ－１番目までのデータａｎ，ａｎ＋１，・・・，ａｎ＋Ｍ－１とそれぞれ同じタイミングで出力するようになっている。遅延回路５１＿１，５１＿２，・・・，５１＿Ｍ－１は、例えば、Ｄフリップフロップで構成される。
【0034】
図３に示すように、ＤＳＰ５２は、入力値ａと入力値ｂとを乗算した値ａ×ｂを出力する乗算器５３と、入力値ｃを０ＵＩ又は１ＵＩ遅延させて出力する遅延器５４と、乗算器５３の出力値ａ×ｂと遅延器５４の出力値ｃとを加算した値ｄを出力する加算器５５と、を含む。乗算器５３の乗算処理と加算器５５の加算処理は、共に２クロック分、すなわち２ＵＩ分の時間を要する。
【0035】
つまり、遅延器５４の遅延量が０ＵＩの場合、ＤＳＰ５２の出力値ｄは、入力値ａ，ｂの入力から４クロック遅延するとともに、入力値ｃの入力から２クロック遅延する。一方、遅延器５４の遅延量が１ＵＩの場合、ＤＳＰ５２の出力値ｄは、入力値ａ，ｂの入力から４クロック遅延するとともに、入力値ｃの入力から３クロック遅延する。
【0036】
図２は、ＤＳＰ５２の遅延器５４の遅延量が０ＵＩの場合のＦＩＲフィルタ部５０の構成を示す回路図である。図２に示す構成では、ＤＳＰ５２＿０～５２＿Ｍ－１の乗算器５３は、遅延部５１から出力されたｎ番目からｎ＋Ｍ－１番目までのＰＡＭシンボルのデータａｎ，ａｎ＋１，・・・，ａｎ＋Ｍ－１を、遅延部５１から出力されたタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）にそれぞれ乗算して出力するようになっている。ここで、タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）は、それぞれ－１から１の範囲の値であって、それらの絶対値の合計は１である。
【0037】
遅延回路５１＿１は、ｎ＋１番目のＰＡＭシンボルのデータａｎ＋１とタップ値Ｃ（－１）を２ＵＩ遅延させる。同様に、遅延回路５１＿Ｍ－１は、ｎ＋Ｍ－１番目のＰＡＭシンボルのデータａｎ＋Ｍ－１とタップ値Ｃ（１－Ｍ）を２（Ｍ－１）ＵＩ遅延させる。
【0038】
ＤＳＰ５２＿０の乗算器５３は、遅延のないｎ番目のＰＡＭシンボルのデータａｎとタップ値Ｃ（０）とを乗算する。ＤＳＰ５２＿１の乗算器５３は、遅延回路５１＿１により２ＵＩ遅延したｎ＋１番目のＰＡＭシンボルのデータａｎ＋１とタップ値Ｃ（－１）とを乗算する。同様に、ＤＳＰ５２＿Ｍ－１の乗算器５３は、遅延回路５１＿Ｍ－１により２（Ｍ－１）ＵＩ遅延したｎ＋Ｍ－１番目のＰＡＭシンボルのデータａｎ＋Ｍ－１とタップ値Ｃ（１－Ｍ）とを乗算する。
【0039】
ＤＳＰ５２＿０の加算器５５は、ＤＳＰ５２＿０の乗算器５３の出力値に定数１を加算する。ＤＳＰ５２＿０の加算器５５で加算される定数１は、ＦＩＲフィルタ部５０からの出力、すなわち、ＮビットＤＡＣ８への入力が０～２Ｎ－１の範囲の整数になるように調整するための数値である。ＦＩＲフィルタ部５０からの出力値を０～２Ｎ－１の範囲の整数以外にする場合には、ＤＳＰ５２＿０の加算器５５で加算される定数は適宜他の適切な値に設定されればよい。
【0040】
ＤＳＰ５２＿０～５２＿Ｍ－１の加算器５５は、ＤＳＰ５２＿０～５２＿Ｍ－１の乗算器５３の出力値を加算してエンファシス波形パターンを生成するようになっている。ＤＳＰ５２＿１の加算器５５は、ＤＳＰ５２＿０の加算器５５の出力値とＤＳＰ５２＿１の乗算器５３の出力値を加算する。同様に、ＤＳＰ５２＿Ｍ－１の加算器５５は、ＤＳＰ５２＿Ｍ－２の加算器５５の出力値とＤＳＰ５２＿Ｍ－１の乗算器５３の出力値を加算する。
【0041】
ＤＳＰ５２＿Ｍの乗算器５３は、ＤＳＰ５２＿Ｍ－１の加算器５５の出力値に定数２Ｎ－１を乗算する。また、ＤＳＰ５２＿Ｍの加算器５５は、ＤＳＰ５２＿Ｍの乗算器５３の出力値に定数－０．５を加算してＮビットのエンファシス波形パターンのデータｂｎを得る。さらに、ＤＳＰ５２＿Ｍは、得られたＮビットのエンファシス波形パターンのデータｂｎをＮレーンに展開して出力する。
【0042】
ＤＳＰ５２＿Ｍに入力される上記の定数２Ｎ－１と－０．５は、ＮビットＤＡＣ８への入力が０から２Ｎ－１の範囲の整数になるように調整するための数値である。ＦＩＲフィルタ部５０からの出力値を０～２Ｎ－１の範囲の整数以外にする場合には、上記の定数２Ｎ－１と－０．５は適宜他の適切な値に設定されればよい。ここで、ＤＳＰ５２＿ＭとＤＳＰ５２＿０は、Ｍ個のＤＳＰ５２＿０～５２＿Ｍ－１の加算器５５により加算された、Ｍ個のＤＳＰ５２＿０～５２＿Ｍ－１の乗算器５３の出力値を、０から２Ｎ－１の範囲の整数値に変換して、Ｎビットのエンファシス波形パターンを生成するＮビット変換部を構成する。
【0043】
ｎ番目からｎ＋Ｍ－１番目までのＰＡＭシンボルのデータａｎ，ａｎ＋１，・・・，ａｎ＋Ｍ－１がシンボル・レベル変換部４から出力されたタイミングを基準とすると、ＤＳＰ５２＿０の加算器５５の出力値の遅延量は４クロック分であり、ＤＳＰ５２＿１の加算器５５の出力値の遅延量は６クロック分である。同様に、ＤＳＰ５２＿Ｍ－１の加算器５５の出力値の遅延量は（Ｍ＋１）×２クロック分である。さらに、ＤＳＰ５２＿Ｍの加算器５５の出力値の遅延量は（Ｍ＋３）×２クロック分である。すなわち、図２に示すＦＩＲフィルタ部５０全体の遅延量は、（Ｍ＋３）×２クロック分である。
【0044】
図４は、ＤＳＰ５２の遅延器５４の遅延量が１ＵＩの場合のＦＩＲフィルタ部５０の構成を示す回路図である。図２の構成と図４の構成とは、ＤＳＰ５２の遅延器５４の遅延量と、遅延回路５１＿１～５１＿Ｍ－１の遅延量とが異なる点以外は同様である。
【0045】
図４に示す構成では、遅延回路５１＿１は、ｎ＋１番目のＰＡＭシンボルのデータａｎ＋１とタップ値Ｃ（－１）を３ＵＩ遅延させる。同様に、遅延回路５１＿Ｍ－１は、ｎ＋Ｍ－１番目のＰＡＭシンボルのデータａｎ＋Ｍ－１とタップ値Ｃ（１－Ｍ）を３（Ｍ－１）ＵＩ遅延させる。
【0046】
ｎ番目からｎ＋Ｍ－１番目までのＰＡＭシンボルのデータａｎ，ａｎ＋１，・・・，ａｎ＋Ｍ－１がシンボル・レベル変換部４から出力されたタイミングを基準とすると、ＤＳＰ５２＿０の加算器５５の出力値の遅延量は４クロック分であり、ＤＳＰ５２＿１の加算器５５の出力値の遅延量は７クロック分である。同様に、ＤＳＰ５２＿Ｍ－１の加算器５５の出力値の遅延量は（Ｍ＋１）×３－２クロック分である。さらに、ＤＳＰ５２＿Ｍの加算器５５の出力値の遅延量は（Ｍ＋１）×３＋２クロック分である。すなわち、図４に示すＦＩＲフィルタ部５０全体の遅延量は、（Ｍ＋１）×３＋２クロック分である。
【0047】
【0048】
【数1】
【0049】
同様に、データｂ１は、データａ１，ａ２，・・・，ａＭを用いた下記の式（２）で表される。
【0050】
【数2】
【0051】
よって、データｂｎの一般項は、データａｎ，ａｎ＋１，・・・，ａｎ＋Ｍ－１を用いた下記の式（３）で表される。ここで、データｂｎは、０から２Ｎ－１の範囲の整数である。
【0052】
【数3】
【0053】
図２及び図４は、ＦＩＲフィルタ部５０がタップ数Ｍ個分のデータａｎ，ａｎ＋１，・・・，ａｎ＋Ｍ－１を処理するための構成を示しているが、エンファシス付加回路５が構成されるＦＰＧＡは、同一クロックでレーンごとに２５６や５１２などのビット数を同時に処理することができる。このため、図５に示すように、エンファシス付加回路５は、図２及び図４のＦＩＲフィルタ部５０の回路構成をＦＰＧＡのリソースに応じて、並列に複数個設けたものとして構成することができる。すなわち、図５に示すように構成されたエンファシス付加回路５は、例えばデータｂｎ，ｂｎ＋１，ｂｎ＋２，・・・などのエンファシス付加後のパターンを構成する複数のデータを同一クロックのタイミングで出力することができる。
【0054】
例えば、エンファシス付加回路５の出力レーン数Ｎ、すなわちデータｂｎのビット数Ｎが４であり、出力レーンごとの１クロックにおける処理ビット数Ｂが８ビットであるとすると、１クロック目と２クロック目のエンファシス付加回路５からのデータｂｎの出力は、図６に示すようになる。すなわち、エンファシス付加回路５は、データｂｎを構成するＮビットをＮ個のレーンに１ビットずつ振り分けて、１クロックでＢ個のデータｂｉ×Ｂ～ｂｉ×Ｂ＋Ｂ－１を同時に出力する。ここで、ｉは０以上の整数である。なお、ビット数Ｎは、上記の値に限定されるものではなく、ＮビットＤＡＣ８の入力ビット数に応じた任意の値であってよい。
【0055】
図１に示す出力トランシーバ６は、エンファシス付加回路５により生成されたＮビットのエンファシス波形パターンのデータｂｎをＮ×Ｘレーンに展開して出力するようになっている。ここで、Ｘは２以上の整数である。本実施形態においては、出力トランシーバ６は、ＦＰＧＡの出力部であって、各出力レーンから０又は１のデジタル信号を出力する。
【0056】
ＭＵＸ７は、後段のＮビットＤＡＣ８から出力される多値ＫのＰＡＭ信号のビットレートを高速化するために設けられたものであり、出力トランシーバ６のＮ×Ｘレーンの出力をＮレーンに多重化して、所望のビットレートのＮビットのエンファシス波形パターンのデータｂｎを復元するようになっている。なお、出力トランシーバ６のＮ×Ｘレーンの出力はそれぞれ０又は１のデジタル信号であるため、ＭＵＸ７がこのデジタル信号を所定のクロックで取り込む際に、エンファシス付加回路５によるＰＡＭ信号のパターンへのエンファシス付加が消えることはない。
【0057】
ＮビットＤＡＣ８は、ＭＵＸ７により復元されたＮビットのエンファシス波形パターンのデータｂｎに応じたアナログ信号、すなわち多値ＫのＰＡＭ信号をＤＵＴ１００に出力するようになっている。なお、ＭＵＸ７とＮビットＤＡＣ８とは、別体のものであってもよく、一体化されたものであってもよい。ＮビットＤＡＣ８から出力されたＰＡＭ信号は、テスト信号としてＤＵＴ１００に入力される。
【0058】
ＤＵＴ１００は、信号発生装置１から出力されたテスト信号が入力されるようになっている。また、ＤＵＴ１００は、入力されるテスト信号に付加されるエンファシスを切り替えるための切り替え要求を出力可能に構成されている。切り替え要求は、例えば、０レベルと１レベルの２値を取る切り替え要求信号の０レベルから１レベルへ立ち上がるタイミング、又は、１レベルから０レベルに立ち下がるタイミングで表される。
【0059】
ＤＵＴ１００が対応する規格の例としては、ＰＣＩｅ Ｇｅｎ１～６、ＵＳＢ３．１～４、ＤＰ１．４～２、ＣＥＩ（Common Electrical Interface）、ＩＥＥＥ８０２．３、InfiniBandなどが挙げられる。例えば、ＤＵＴ１００がリンク状態管理機構（Link Training and Status State Machine：ＬＴＳＳＭ）を搭載したものである場合には、ＤＵＴ１００は、ＬＴＳＳＭにおいて特定のステート遷移が起こったときに切り替え要求を出力するようになっている。
【0060】
なお、通常のＮビットＤＡＣは、任意波形発生器（Arbitrary Waveform Generator：ＡＷＧ）のように任意波形を発生可能であるため、本実施形態のエンファシス付加回路５を用いずに、ＮビットＤＡＣ８から直接エンファシスが付加されたＰＡＭ信号のパターンを出力することも可能である。その場合、ＮビットＤＡＣに直結されているＲＡＭの値を書き換えることでエンファシスを切り替えることができる。しかしながら、設定するパターン長にもよるが、ＲＡＭへのエンファシス波形パターンの書き込みには数秒～数１０秒オーダー程度のかなりの時間を要するため、ＮビットＤＡＣをＡＷＧとして用いる構成では、エンファシスの高速切り替えはできない。
【0061】
これに対して、本実施形態の信号発生装置１を用いれば、１μｓ以内の高速なエンファシス切り替えを行うことが可能になる。以下、本実施形態の信号発生装置１におけるエンファシス切り替え、すなわち、タップ値の切り替えを行うための構成について説明する。
【0062】
図１に示すタップ値設定部９は、テスト信号が入力されたＤＵＴ１００からのエンファシスの切り替え要求に応じて、各ＦＩＲフィルタ部５０にＭ個のタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を切り替えて設定するものである。タップ値設定部９は、入力トランシーバ２１と、エンファシス切り替え指示部２２と、エンファシス設定テーブル２３と、エンファシス切り替えスイッチ２４と、を含む。
【0063】
入力トランシーバ２１は、ＤＵＴ１００から出力された切り替え要求をエンファシス切り替え指示部２２に出力するようになっている。
【0064】
エンファシス設定テーブル２３は、ＤＵＴ１００が対応する規格で定められたタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）の組を複数記憶している。また、エンファシス設定テーブル２３は、ユーザによる操作部１０への操作入力により任意に設定されたタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）の組を記憶していてもよい。
【0065】
エンファシス切り替え指示部２２は、入力トランシーバ２１を介してＤＵＴ１００から入力された切り替え要求に応じて、エンファシス設定テーブル２３の中から新たに各ＦＩＲフィルタ部５０に設定すべきタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を選択し、選択したタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）をエンファシス設定テーブル２３から出力させるようになっている。
【0066】
例えば、エンファシス切り替え指示部２２は、ＤＵＴ１００がＬＴＳＳＭを搭載したものである場合には、ＤＵＴ１００から出力された切り替え要求に基づいて、ＬＴＳＳＭがどのステートからどのステートに遷移したかを把握できるようになっていてもよい。この場合、エンファシス切り替え指示部２２は、ＬＴＳＳＭの特定のステート遷移に対応したタップ値Ｃ（０）～Ｃ（１－Ｍ）をエンファシス設定テーブル２３から出力させることができる。
【0067】
エンファシス切り替えスイッチ２４は、ユーザによる操作部１０への操作入力により信号発生装置１の動作モードが規格モードに設定されている場合に、エンファシス設定テーブル２３から出力されたタップ値Ｃ（０）～Ｃ（１－Ｍ）を、ＤＵＴ１００から出力された切り替え要求に基づくタイミングで各ＦＩＲフィルタ部５０に出力するようになっている。これにより、各ＦＩＲフィルタ部５０に新たなタップ値Ｃ（０）～Ｃ（１－Ｍ）が設定される。
【0068】
一方、エンファシス切り替えスイッチ２４は、ユーザによる操作部１０への操作入力により信号発生装置１の動作モードがユーザ定義モードに設定されている場合に、ユーザによる操作部１０への操作入力により任意に設定されたタップ値Ｃ（０）～Ｃ（１－Ｍ）を、ユーザによる操作部１０への操作入力により任意に設定されたタイミングで各ＦＩＲフィルタ部５０に出力するようになっている。これにより、各ＦＩＲフィルタ部５０に新たなタップ値Ｃ（０）～Ｃ（１－Ｍ）が設定される。
【0069】
なお、ｎ番目からｎ＋Ｍ－１番目までのＰＡＭシンボルのデータａｎ～ａｎ＋Ｍ－１は、各ＦＩＲフィルタ部５０のＤＳＰ５２＿０並びに遅延回路５１＿１～５１＿Ｍ－１に同一クロックのタイミングで入力される。また、Ｍ個のタップ値Ｃ（０）～Ｃ（１－Ｍ）は、タップ値設定部９によるタップ値の設定時に、ｎ番目からｎ＋Ｍ－１番目までのＰＡＭシンボルのデータａｎ～ａｎ＋Ｍ－１と同一のタイミングで、ＤＳＰ５２＿０並びに遅延回路５１＿１～５１＿Ｍ－１に入力され、以後新たな切り替え要求が発生するまでＤＳＰ５２＿０並びに遅延回路５１＿１～５１＿Ｍ－１に常時入力される。一方、ＤＳＰ５２＿０に入力される定数１、並びに、ＤＳＰ５２＿Ｍに入力される定数２Ｎ－１及び－０．５は、ＤＳＰ５２＿０とＤＳＰ５２＿Ｍに常時入力されている。
【0070】
以下、本実施形態の信号発生装置１によるエンファシスの切り替えに要する時間について説明する。
【0071】
まず、出力トランシーバ６は、エンファシス付加回路５から入力されたＮビットのエンファシス波形パターンのデータｂｎをＮ×Ｘレーンに展開して出力するまでに、約４クロック分の時間を要する。また、入力トランシーバ２１は、ＤＵＴ１００から出力された切り替え要求をエンファシス切り替え指示部２２に出力するまでに、約４クロック分の時間を要する。
【0072】
エンファシス切り替え指示部２２は、入力トランシーバ２１から切り替え要求が入力されてから、エンファシス設定テーブル２３から各ＦＩＲフィルタ部５０に設定すべきタップ値Ｃ（０）～Ｃ（１－Ｍ）を出力させるまでに、３クロック分程度の時間を要する。
【0073】
さらに、ＤＳＰ５２の遅延器５４の遅延量が１ＵＩであり、かつ、ＦＩＲフィルタ部５０のタップ数Ｍが５である場合、ＦＩＲフィルタ部５０全体の遅延量は、（Ｍ＋１）×３＋２クロック分＝２０クロック分である。
【0074】
すなわち、信号発生装置１のＦＰＧＡにおけるエンファシスの切り替えに要する時間は、約３１クロック分の時間となる。このため、例えば、テスト信号が３２ＧｂａｕｄのＰＡＭ４信号であり、このテスト信号に対するＦＰＧＡ内の動作クロック周波数が１２５ＭＨｚであるとすると、上記の約３１クロック分の時間は約２４８ｎｓとなる。その他、ＭＵＸ７、ＮビットＤＡＣ８、ＤＵＴ１００の信号送受信部などのハードウェア部分での遅延時間があるが、これらは全て合わせても数ｎｓ～１０数ｎｓ程度の遅延時間である。したがって、ＦＰＧＡでの遅延時間と、ハードウェア部分での遅延時間とを全て考慮した遅延時間は、多くても約３００ｎｓ程度と推測される。そのため、本実施形態の信号発生装置１は、ＰＣＩｅで要求される１μｓ以内の切り替え時間を満たす高速なエンファシス切り替えを実現できる。
【0075】
また、本実施形態の信号発生装置１は、動作クロック周波数のより高いＦＰＧＡを使用することで、ＦＰＧＡ内の処理時間が更に短縮され、更に高速なエンファシス切り替えを実現することができる。
【0076】
操作部１０は、ユーザによる操作入力を受け付けるためのものであり、例えば表示装置の表示画面に対応する入力面への接触操作による接触位置を検出するためのタッチセンサを備えるタッチパネルで構成される。あるいは、操作部１０は、キーボード又はマウスのような入力デバイスを含んで構成されてもよい。操作部１０への操作入力は、制御部１１により検知されるようになっている。例えば、操作部１０により、パターン生成回路２に入力されるパターン情報、エンコーディング回路３に入力されるコーディング情報、シンボル・レベル変換部４に入力される振幅情報、ＦＩＲフィルタ部５０に入力されるタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）、動作モードの選択、ＤＵＴ１００が対応している規格の選択などの設定をユーザが任意に行うことが可能である。
【0077】
制御部１１は、例えばＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、ＨＤＤ（Hard Disk Drive）などを含むマイクロコンピュータ又はパーソナルコンピュータ等で構成され、ＲＯＭにあらかじめ記憶されたプログラムに従って信号発生装置１を構成する上記各部の動作を制御するものである。
【0078】
以下、本実施形態の信号発生装置１を用いるエンファシス切り替え方法について、図７のフローチャートを参照しながらその処理の一例を説明する。
【0079】
まず、制御部１１は、ユーザによる操作部１０への操作入力により、パターン生成回路２に入力されるパターン情報、エンコーディング回路３に入力されるコーディング情報、シンボル・レベル変換部４に入力される振幅情報、ＦＩＲフィルタ部５０に入力されるタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）などの初期設定を行う（ステップＳ１）。
【0080】
次に、ステップＳ２において、パターン生成回路２は、ステップＳ１で設定されたパターン情報に基づいて、２値以上の多値ＫからなるＰＡＭ信号のパターンを生成する。エンコーディング回路３は、ステップＳ１で設定されたコーディング情報に基づいて、パターン生成回路２により生成されたＰＡＭ信号のパターンを構成するＰＡＭシンボルに、グレイコーディングやプレコーディングを行う。シンボル・レベル変換部４は、ステップＳ１で設定された振幅情報に基づいて、エンコーディング回路３から出力されたＰＡＭシンボルを－１から１の範囲の振幅値のデータａｎに変換する。
【0081】
次に、エンファシス付加回路５は、ステップＳ１又は後述するステップＳ６で設定されたタップ値に基づいて、ステップＳ２で振幅値のデータａｎに変換されたＰＡＭ信号のパターンに各ＦＩＲフィルタ部５０を用いてエンファシスを付加してエンファシス波形パターンを生成する（エンファシス付加ステップＳ３）。
【0082】
なお、上記のエンファシス付加ステップＳ３は、遅延ステップと、乗算ステップと、加算ステップと、Ｎビット変換ステップと、を含む。
【0083】
遅延ステップは、ＰＡＭ信号のパターンを構成するｎ番目からｎ＋Ｍ－１番目までのＰＡＭシンボルのデータａｎ～ａｎ＋Ｍ－１のうち、ｎ＋１番目からｎ＋Ｍ－１番目までのデータａｎ＋１～ａｎ＋Ｍ－１をそれらの１つ前のデータａｎ～ａｎ＋Ｍ－２に対してそれぞれ所定の遅延量ずつ遅延させて出力するとともに、Ｍ個のタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）をｎ番目からｎ＋Ｍ－１番目までのデータａｎ～ａｎ＋Ｍ－１とそれぞれ同じタイミングで出力するステップである。
【0084】
乗算ステップは、遅延ステップから出力されたｎ番目からｎ＋Ｍ－１番目までのＰＡＭシンボルのデータａｎ～ａｎ＋Ｍ－１を、遅延ステップから出力されたＭ個のタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）にそれぞれ乗算して出力するステップである。
【0085】
加算ステップは、乗算ステップの出力値を加算してエンファシス波形パターンを生成するステップである。Ｎビット変換ステップは、加算ステップにより加算された乗算ステップの出力値を、０から２Ｎ－１の範囲の整数値に変換して、Ｎビットのエンファシス波形パターンを生成するステップである。
【0086】
次に、ステップＳ４において、出力トランシーバ６は、エンファシス付加回路５から出力されたＮビットのエンファシス波形パターンをＮ×Ｘレーンに展開して出力する。ＭＵＸ７は、出力トランシーバ６の出力をＮレーンに多重化してＮビットのエンファシス波形パターンを復元して、ＮビットＤＡＣ８に出力する。ＮビットＤＡＣ８は、ＭＵＸ７により復元されたＮビットのエンファシス波形パターンに応じたアナログ信号をＤＵＴ１００に出力する。
【0087】
次に、エンファシス切り替え指示部２２は、ＤＵＴ１００から切り替え要求が出力されたか否かを判断する（ステップＳ５）。
【0088】
ＤＵＴ１００から切り替え要求が出力された場合には、エンファシス切り替え指示部２２は、各ＦＩＲフィルタ部５０に設定すべき新たなＭ個のタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を、エンファシス設定テーブル２３の中から選択し、選択した新たなタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）をエンファシス設定テーブル２３から出力させて、各ＦＩＲフィルタ部５０に設定する（タップ値設定ステップＳ６）。すなわち、タップ値設定ステップＳ６において、エンファシス切り替え指示部２２は、各ＦＩＲフィルタ部５０に既に設定されていたタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を、切り替え要求に応じた新たなタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）に切り替えて各ＦＩＲフィルタ部５０に設定する。タップ値設定ステップＳ６が実行されると、再びステップＳ３以降の処理が実行される。
【0089】
以上説明したように、本実施形態に係る信号発生装置１は、少なくとも１つのＦＩＲフィルタ部５０を用いて、２値以上の多値からなるＰＡＭ信号のパターンにエンファシスを付加することができる。また、本実施形態に係る信号発生装置１は、各ＦＩＲフィルタ部５０に入力されるＭ個のタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を切り替えることで、最終出力波形を高速に切り替えることができる。また、本実施形態に係る信号発生装置１は、少なくとも１つのＦＩＲフィルタ部５０を有するエンファシス付加回路５をＦＰＧＡ又はＡＳＩＣ上に構成することで、今後の規格動向により必要なタップ数が増えた場合に、エンファシスの高速切り替えを実現したまま柔軟にタップ数Ｍや出力ビット数Ｎを増やすことができる。
【0090】
また、本実施形態に係る信号発生装置１は、ＤＵＴ１００からの切り替え要求に応じて、エンファシス設定テーブル２３からタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を選択して、選択したタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）を各ＦＩＲフィルタ部５０に設定することができる。
【0091】
また、本実施形態に係る信号発生装置１は、各ＦＩＲフィルタ部５０がＤＳＰ５２を用いて構成されているため、ＦＰＧＡ又はＡＳＩＣのリソースを効率的に利用することができ、今後の規格動向により必要なタップ数が増えた場合に、柔軟にタップ数Ｍや出力ビット数Ｎを増やすことができる。
【0092】
また、本実施形態に係る信号発生装置１は、エンファシス付加回路５からのＮビットのエンファシス波形パターンをＮビットＤＡＣ８に入力してＤＵＴ１００のテスト信号を生成する構成であるため、ビットレートの高速化とエンファシス付加を両立し、多値化に対応した波形性能の高い信号発生装置を実現することができる。
【符号の説明】
【0093】
１ 信号発生装置
２ パターン生成回路
３ エンコーディング回路
４ シンボル・レベル変換部
５ エンファシス付加回路
６ 出力トランシーバ
７ ＭＵＸ
８ ＮビットＤＡＣ
９ タップ値設定部
１０ 操作部
１１ 制御部
２１ 入力トランシーバ
２２ エンファシス切り替え指示部
２３ エンファシス設定テーブル
２４ エンファシス切り替えスイッチ
５０ ＦＩＲフィルタ部
５１ 遅延部
５１＿１～５１＿Ｍ－１ 遅延回路
５２，５２＿０～５２＿Ｍ ＤＳＰ
５３ 乗算器
５４ 遅延器
５５ 加算器
６０ ＦＩＲフィルタ
１００ ＤＵＴ
２ パターン生成回路
３ エンコーディング回路
４ シンボル・レベル変換部
５ エンファシス付加回路
６ 出力トランシーバ
７ ＭＵＸ
８ ＮビットＤＡＣ
９ タップ値設定部
１０ 操作部
１１ 制御部
２１ 入力トランシーバ
２２ エンファシス切り替え指示部
２３ エンファシス設定テーブル
２４ エンファシス切り替えスイッチ
５０ ＦＩＲフィルタ部
５１ 遅延部
５１＿１～５１＿Ｍ－１ 遅延回路
５２，５２＿０～５２＿Ｍ ＤＳＰ
５３ 乗算器
５４ 遅延器
５５ 加算器
６０ ＦＩＲフィルタ
１００ ＤＵＴ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】