特開 2024-35631 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024035631

(43)【公開日】2024-03-14

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/8238 20060101AFI20240307BHJP

   H01L 21/336 20060101ALI20240307BHJP

   H01L 21/82 20060101ALI20240307BHJP

【ＦＩ】

H01L27/092 A

H01L29/78 301Z

H01L27/092 C

H01L27/092 D

H01L27/092 G

H01L21/82 L

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2022140217

(22)【出願日】2022-09-02

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100101247

【弁理士】

【氏名又は名称】高橋 俊一

(74)【代理人】

【識別番号】100095500

【弁理士】

【氏名又は名称】伊藤 正和

(74)【代理人】

【識別番号】100098327

【弁理士】

【氏名又は名称】高松 俊雄

(72)【発明者】

【氏名】矢部 友章

【テーマコード（参考）】

5F048

5F064

5F140

【Ｆターム（参考）】

5F048AA01

5F048AB04

5F048AC03

5F048BA19

5F048BA20

5F048BD06

5F048BF12

5F048CB01

5F048CB02

5F048CB03

5F048CB04

5F048CB06

5F064AA13

5F064BB05

5F064BB06

5F064BB07

5F064CC12

5F064EE23

5F064EE26

5F064EE27

5F064EE52

5F140AB03

5F140AB05

5F140BB05

5F140BC15

5F140BF42

(57)【要約】

【課題】基板単位面積あたりの素子密度及びレイアウトの自由度を向上させる半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１ソース領域、第１ドレイン領域、及び第１チャネル領域を有する第１半導体層と、第２ソース領域、第２ドレイン領域、及び第２チャネル領域を有する第２半導体層と、ゲート絶縁膜を介して、第１チャネル領域及び第２チャネル領域を覆うように形成するゲート電極とを備える。半導体装置は、第１半導体層を有する第１の導電型ＭＯＳと、第２半導体層を有する第２の導電型ＭＯＳとの組み合わせで構成される、第１ＣＭＯＳ回路及び第２ＣＭＯＳ回路とを備える。第１半導体層は、（２ｎ－１)層目に積層する。第２半導体層は、２ｎ層目に積層する(１≦ｎ≦Ｎ, Ｎ≧２, ｎとＮは整数)。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１ソース領域、第１ドレイン領域、及び第１チャネル領域を有する第１半導体層と、
第２ソース領域、第２ドレイン領域、及び第２チャネル領域を有する第２半導体層と、
ゲート絶縁膜を介して、前記第１チャネル領域及び前記第２チャネル領域を覆うように形成するゲート電極と、
前記第１半導体層を有する第１の導電型ＭＯＳと、前記第２半導体層を有する第２の導電型ＭＯＳとの組み合わせで構成される、第１ＣＭＯＳ回路及び第２ＣＭＯＳ回路と、
を備え、
前記第１半導体層は、（２ｎ－１)層目に積層し、前記第２半導体層は、２ｎ層目に積層し(１≦ｎ≦Ｎ, Ｎ≧２, ｎとＮは整数)、
あるi（１≦ｉ≦Ｎ）について、前記第１ＣＭＯＳ回路は、前記ゲート電極が少なくとも（２ｉ-１）層目の前記第1半導体層の前記第１の導電型ＭＯＳと、２ｉ層目の前記第２半導体層の前記第２の導電型ＭＯＳとで共通に電気的に接続し、
前記第２ＣＭＯＳ回路は、前記ゲート電極が少なくとも２ｉ層目の前記第２半導体層の前記第２の導電型ＭＯＳと、（２ｉ＋１）層目の前記第１半導体層の前記第１の導電型ＭＯＳとで共通に電気的に接続する、半導体装置。

【請求項2】

前記第１半導体層の下層に、第１半導体層と直交する方向に配置された第１の電源配線層と、
前記第２半導体層の上層に、前記第２半導体層と直交する方向に配置された第２の電源配線層と
をさらに備える、請求項１に記載の半導体装置。

【請求項3】

第１ソース領域、第１ドレイン領域、及び第１チャネル領域を有する第１半導体層と、
第２ソース領域、第２ドレイン領域、及び第２チャネル領域を有する第２半導体層と、
ゲート絶縁膜を介して、前記第１チャネル領域及び前記第２チャネル領域を覆うように形成するゲート電極と、
前記第１半導体層を有する第１の導電型ＭＯＳと、前記第２半導体層を有する第２の導電型ＭＯＳとの組み合わせで構成される、第１ＣＭＯＳ回路及び第２ＣＭＯＳ回路と、
を備え、
前記第１半導体層は、（４ｎ－３）層目、４ｎ層目に積層し、前記第２半導体層は、（４ｎ－２）層目、（４ｎ－１）層目に積層し（１≦ｎ≦Ｎ, Ｎ＞１, ｎとＮは整数)、
あるｉ（１≦ｉ≦Ｎ）について、前記第１ＣＭＯＳ回路は、前記ゲート電極が、少なくとも（４ｉ－３）層目の前記第１半導体層の前記第１の導電型ＭＯＳと、（４ｉ－２）層目の第２半導体層の第２の導電型ＭＯＳとで共通に電気的に接続し、
前記第２ＣＭＯＳ回路は、前記ゲート電極が、少なくとも（４ｉ－２）層目の前記第２半導体層の前記第２の導電型ＭＯＳと、（４ｉ－１）層目の前記第２半導体層の前記第２の導電型ＭＯＳとで共通に電気的に接続する、半導体装置。

【請求項4】

（４ｎ－２）層目と（４ｎ－１）層目との前記第２半導体層の挟まれた間に、前記第２半導体層と直交する方向に配置された第２の電源配線層をさらに備える、請求項３に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

従来、微細化の取り組みにより、NMOSとPMOSのトランジスタを積層し３次元回路で構成することが知られている。しかしながら、NMOSとPMOSのトランジスタを1層ずつ積層しても基板単位面積あたりの素子密度が小さい可能性があった。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】S.Subramanian, M.Hosseini, T.Chiarella, S.Sarakar, P. Schuddinck, B.T. Chan, D. Radisic, G. Mannaert, A. Hikavyy, E. Rosseel, F. Sebaai, A. Peter, T. Hopf, P. Morin, S. Wang, K. Devriendt, D. Batuk, G. T. Martinez, A. Veloso, E. Dentoni Litta, S. Baudot, Y. K. Siew, X. Zhou, B. Briggs, E. Capogreco, J. Hung, R. Koret, A. Spessot, J. Ryckaert, S. Demuynck, N. Horiguchi, and J. Boemmels, “First Monolithic Integration of 3D Complementary FET (CFET) on 300mm Wafers”, 2020 IEEE Symposium on VLSI Technology, VLSI Technology Digest of Technical Papers, TH3.1.

【非特許文献2】Binqi Sun, Zhongshan Xu, Rongzheng Ding, Jingwen Yang, Kun Chen, Saisheng Xu, Min Xu, Ye Lu, Xiaona Zhu, Shaofeng Yu, and David Zhang, “Analytical Model of CFET Parasitic Capacitance for Advanced Technology Nodes”, IEEE TANSACTIONS ON ELECTRON DEVICES, Vol.69 No.3, MARCH 2022 pp.936-941.

【非特許文献3】Songhan Zhao, Linlin Cai, Wangyong Chen, Yandong He, and Gang Du, “Self-Heating and Thermal Network Model for Complementary FET”, IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol.69 No.1, JANUARY 2022 pp.11-16.

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態が解決しようとする課題は、基板単位面積あたりの素子密度及びレイアウトの自由度を向上させる半導体装置を提供することにある。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、第１ソース領域、第１ドレイン領域、及び第１チャネル領域を有する第１半導体層と、第２ソース領域、第２ドレイン領域、及び第２チャネル領域を有する第２半導体層と、ゲート絶縁膜を介して、第１チャネル領域及び第２チャネル領域を覆うように形成するゲート電極とを備える。半導体装置は、第１半導体層を有する第１の導電型ＭＯＳと、第２半導体層を有する第２の導電型ＭＯＳとの組み合わせで構成される、第１ＣＭＯＳ回路及び第２ＣＭＯＳ回路とを備える。第１半導体層は、（２ｎ－１)層目に積層する。第２半導体層は、２ｎ層目に積層する(１≦ｎ≦Ｎ, Ｎ≧２, ｎとＮは整数)。あるi（１≦ｉ≦Ｎ）について、第１ＣＭＯＳ回路は、ゲート電極が少なくとも（２ｉ-１）層目の第1半導体層の第１の導電型ＭＯＳと、２ｉ層目の第２半導体層の第２の導電型ＭＯＳとで共通に電気的に接続する。第２ＣＭＯＳ回路は、ゲート電極が少なくとも２ｉ層目の第２半導体層の第２の導電型ＭＯＳと、（２ｉ＋１）層目の第１半導体層の第１の導電型ＭＯＳとで共通に電気的に接続する。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態に係る半導体装置の平面パターン構成図である。

【図2】図１のＡ１－Ａ１線に沿う断面図である。

【図3A】第１半導体層の平面パターン構成図である。

【図3B】第１半導体層の平面パターン構成図である。

【図3C】第２半導体層の平面パターン構成図である。

【図3D】第２半導体層の平面パターン構成図である。

【図4】第１の実施形態に係る半導体装置の等価回路図である。

【図5】第２の実施形態に係る半導体装置の平面パターン構成図である。

【図6】図５のＡ２－Ａ２線に沿う断面図である。

【図7】図５のＡ３－Ａ３線に沿う断面図である。

【図8】第３の実施形態に係る半導体装置の平面パターン構成図である。

【図9】図８のＡ４－Ａ４線に沿う断面図である。

【図10】第４の実施形態に係る半導体装置の平面パターン構成図である。

【図11】図１０のＡ５－Ａ５線に沿う断面図である。

【図12】図１０のＡ６－Ａ６線に沿う断面図である。

【図13】第４の実施形態の変形例に係る半導体装置の平面パターン構成図である。

【図14】図１３のＡ７－Ａ７線に沿う断面図である。

【図15】図１３のＡ８－Ａ８線に沿う断面図である。

【図16】図１３のＡ９－Ａ９線に沿う断面図である。

【図17】図１３のＢ１－Ｂ１線に沿う断面図である。

【図18】第４の実施形態の変形例に係る半導体装置の等価回路図である。

【図19】第５の実施形態に係る半導体装置の平面パターン構成図である。

【図20】図１９のＡ１０－Ａ１０線に沿う断面図である。

【図21】第５の実施形態に係る半導体装置の等価回路図である。

【図22】第６の実施形態に係る半導体装置の平面パターン構成図である。

【図23】図２２のＡ１１－Ａ１１線に沿う断面図である。

【図24】第６の実施形態に係る半導体装置の等価回路図である。

【図25】第７の実施形態に係る半導体装置の平面パターン構成図である。

【図26】図２５のＡ１２－Ａ１２線に沿う断面図である。

【図27】第８の実施形態に係る半導体装置の平面パターン構成図である。

【図28】図２７のＡ１３－Ａ１３線に沿う断面図である。

【発明を実施するための形態】

【0007】

次に、図面を参照して、実施形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付して説明を省略する。図面は模式的なものである。

【0008】

また、以下に示す実施形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施形態は、特許請求の範囲において、種々の変更を加えることができる。

【0009】

[第１の実施形態]
（半導体装置の構成）
第１の実施形態に係る半導体装置１００について説明する。以下の説明において、直交座標系の一例であるＸＹＺ座標系を用いる。すなわち、半導体装置１００を構成する基板１の表面と平行な平面をＸＹ平面とし、ＸＹ平面と直交する方向をＺ方向とする。また、Ｘ軸とＹ軸は、ＸＹ平面内における直交する２方向とする。なお、図１は、層間絶縁膜２の図示を省略した上面図である。

【0010】

半導体装置１００は、図１及び図２に示すように、第１半導体層（１２、２２）と、第２半導体層（１３、２３）と、ゲート電極（１１Ａ、１１Ｂ、２１）とを備える。また、第１の導電型ＭＯＳ（ＭＯＳ：Metal Oxide Semiconductor）と、第２の導電型ＭＯＳとの組み合わせで構成される、第１ＣＭＯＳ回路（ＣＭＯＳ：Complementary CMOS）１０及び第２ＣＭＯＳ回路２０とを備える。なお、基板１と、層間絶縁膜２とを備えていてもよい。以下の説明において、図２に示す１層目の第１半導体層（１２Ａ、１２Ｂ、２２Ａ、２２Ｂ）及び３層目の第１半導体層（１２Ｃ、１２Ｄ、２２Ｃ、２２Ｄ）の総称を第１半導体層（１２、２２）とも称する。また、図２に示す２層目の第２半導体層（１３Ａ、１３Ｂ、２３Ａ、２３Ｂ）及び４層目の第２半導体層（１３Ｃ、１３Ｄ、２３Ｃ、２３Ｄ）の総称を第２半導体層（１３、２３）とも称する。

【0011】

基板１は、例えば、半導体基板を備える。なお、基板１は、酸化膜を有してもよい。

【0012】

図２に示すように、層間絶縁膜２は、基板１上に配置する。層間絶縁膜２は、ゲート電極（１１Ａ、１１Ｂ、２１）、第１半導体層（１２、２２）、及び第２半導体層（１３、２３）を覆うように配置する。

【0013】

図３Ａ及び図３Ｂに示すように、第１半導体層１２（１２Ａ～１２Ｄ）及び第１半導体層２２（２２Ａ～２２Ｄ）は、第１ソース領域（１４、２４）、第１ドレイン領域（１５、２５）、及び第１チャネル領域（１６、２６）を有する。

【0014】

図３Ｃ及び図３Ｄに示すように、第２半導体層１３（１３Ａ～１３Ｄ）及び第２半導体層２３（２３Ａ～２３Ｄ）は、第２ソース領域（１７、２７）、第２ドレイン領域（１８、２８）、及び第２チャネル領域（１９、２９）を有する。

【0015】

図２に示すように、第１半導体層（１２Ａ、１２Ｂ、２２Ａ、２２Ｂ）は、例えば、基板１の表面と垂直に積層された１層目に配置する。また、第１半導体層（１２Ｃ、１２Ｄ、２２Ｃ、２２Ｄ）は、例えば、基板１の表面と垂直に積層された３層目に配置する。すなわち、第１半導体層（１２、２２）は、（２ｎ－１）層目に積層する（１≦ｎ≦Ｎ、Ｎ≧２、ｎとＮは整数とする）。

【0016】

図２に示すように、第２半導体層（１３Ａ、１３Ｂ、２３Ａ、２３Ｂ）は、例えば、基板１の表面と垂直に積層された２層目に配置する。また、第２半導体層（１３Ｃ、１３Ｄ、２３Ｃ、２３Ｄ）は、例えば、基板１の表面と垂直に積層された４層目に配置する。すなわち、第２半導体層（１３、２３）は、２ｎ層目に積層する（１≦ｎ≦Ｎ、Ｎ≧２、ｎとＮは整数とする）。なお、図２では、第１半導体層（１２、２２）及び第２半導体層（１３、２３）は、積層が４層だが、４層以上の多層であってもよい。また、半導体装置１００は、第１半導体層（１２、２２）を１層目と３層目に積層し、第２半導体層（１３、２３）を２層目に積層し、積層が３層であってもよい。

【0017】

第１の導電型ＭＯＳは、第１半導体層（１２、２２）を有する。具体的には、第１の導電型ＭＯＳは、例えば、ＰＭＯＳ（P-channel MOS）であってもよい。

【0018】

第２の導電型ＭＯＳは、第２半導体層（１３、２３）を有する。具体的には、第２の導電型ＭＯＳは、例えば、ＮＭＯＳ（N-channel MOS）であってもよい。

【0019】

図２に示すように、ゲート電極（１１Ａ、１１Ｂ、２１）は、基板１上に配置する。ゲート電極（１１Ａ、１１Ｂ、２１）は、ゲート絶縁膜３を介して、第１チャネル領域（１６、２６）及び第２チャネル領域（１９、２９）を覆うように形成する。具体的には、ゲート電極１１Ａは、第１半導体層（１２Ａ、１２Ｂ）の第１チャネル領域１６及び第２半導体層（１３Ａ、１３Ｂ）の第２チャネル領域１９を覆うように形成する。ゲート電極１１Ｂは、第１半導体層（１２Ｃ、１２Ｄ）の第１チャネル領域１６及び第２半導体層（１３Ｃ、１３Ｄ）の第２チャネル領域１９を覆うように形成する。ゲート電極２１は、第１半導体層（２２Ａ～２２Ｄ）の第１チャネル領域２６及び第２半導体層（２３Ａ～２３Ｄ）の第２チャネル領域２９を覆うように形成する。

【0020】

ゲート電極１１Ｂは、ゲート電極１１Ａ及びゲート電極２１と離隔して配置する。

【0021】

ゲート電極２１は、ゲート電極１１Ａ及びゲート電極１１Ｂと離隔して配置する。

【0022】

第１ＣＭＯＳ回路１０及び第２ＣＭＯＳ回路２０は、第１の導電型ＭＯＳと第２の伝導型ＭＯＳとの組み合わせで構成する。

【0023】

第１ＣＭＯＳ回路１０は、ゲート電極１１Ａ及びゲート電極１１Ｂを有する。第１ＣＭＯＳ回路１０は、あるｉ（１≦ｉ≦Ｎ）について、ゲート電極（１１Ａ、１１Ｂ）が少なくとも（２ｉ－１）層目（すなわち、１、３、５・・・（２ｉ－１）層目）の第１半導体層１２の第１の導電型ＭＯＳと、２ｉ層目（すなわち、２、４、６・・・２ｉ層目）の第２半導体層１３の第２電動型ＭＯＳとで共通に電気的に接続する。具体的には、第１ＣＭＯＳ回路１０は、例えば、ゲート電極１１Ａが１層目の第１半導体層（１２Ａ、１２Ｂ）の第１の導電型ＭＯＳであるＰＭＯＳと、２層目の第２半導体層（１３Ａ、１３Ｂ）の第２の導電型ＭＯＳであるＮＭＯＳとで共通に電気的に接続する。同様に、第１ＣＭＯＳ回路１０は、例えば、ゲート電極１１Ｂが３層目の第１半導体層（１２Ｃ、１２Ｄ）の第１の導電型ＭＯＳであるＰＭＯＳと、４層目の第２半導体層（１３Ｃ、１３Ｃ）の第２の導電型ＭＯＳであるＮＭＯＳとで共通に電気的に接続する。

【0024】

第２ＣＭＯＳ回路２０は、ゲート電極２１を有する。第２ＣＭＯＳ回路２０は、あるｉ（１≦ｉ≦Ｎ）について、ゲート電極２１が少なくとも２ｉ層目の第２半導体層２３の第２の導電型ＭＯＳと、（２ｉ＋１）層目（すなわち、３、５、７・・・（２ｉ＋１）層目）の第１半導体層２２の第１の導電型ＭＯＳとで共通に電気的に接続する。具体的には、第２ＣＭＯＳ回路２０は、例えば、ゲート電極２１が２層目の第２半導体層（２３Ａ、２３Ｂ）の第２の導電型ＭＯＳであるＮＭＯＳと、３層目の第１半導体層（２２Ｃ、２２Ｄ）の第１の導電型ＭＯＳであるＰＭＯＳとで共通に電気的に接続する。

【0025】

次に、半導体装置１００の等価回路について、図４を用いて説明する。

【0026】

半導体装置１００の等価回路は、図４に示すように、第１ＣＭＯＳ回路１０と第２ＣＭＯＳ回路２０とで表される。以下の説明において、第１半導体層１２Ａと第２半導体層１３Ａとを含む回路構造を第１回路構造とも称する。第１半導体層１２Ｂと第２半導体層１３Ｂとを含む回路構造を第２回路構造とも称する。第１半導体層１２Ｃと第２半導体層１３Ｃとを含む回路構造を第３回路構造とも称する。第１半導体層１２Ｄと第２半導体層１３Ｄとを含む回路構造を第４回路構造とも称する。第１半導体層２２Ａと第２半導体層２３Ａとを含む回路構造を第５回路構造とも称する。第１半導体層２２Ｂと第２半導体層２３Ｂとを含む回路構造を第６回路構造とも称する。第１半導体層２２Ｃと第２半導体層２３Ｃとを含む回路構造を第７回路構造とも称する。第１半導体層２２Ｄと第２半導体層２３Ｄとを含む回路構造を第８回路構造とも称する。

【0027】

第１ＣＭＯＳ回路１０は、例えば、１層目の第１半導体層１２Ａを有する第１の導電型ＭＯＳであるＰＭＯＳと、２層目の第２半導体層１３Ａを有する第２の導電型ＭＯＳであるＮＭＯＳとでゲート電極１１Ａが共通に電気的に接続した第１回路構造で表することができる。また、第１ＣＭＯＳ回路１０は、例えば、１層目の第１半導体層１２Ｂを有する第１の導電型ＭＯＳであるＰＭＯＳと、２層目の第２半導体層１３Ｂを有する第２の導電型ＭＯＳであるＮＭＯＳとでゲート電極１１Ａが共通に電気的に接続した第２回路構造で表することができる。さらに、第１回路構造と第２回路構造のゲート電極１１Ａを共通に電気的に接続した回路構造で表することができる。

【0028】

同様に、第１ＣＭＯＳ回路１０は、例えば、３層目の第１半導体層１２Ｃを有する第１の導電型ＭＯＳであるＰＭＯＳと、４層目の第２半導体層１３Ｃを有する第２の導電型ＭＯＳであるＮＭＯＳとでゲート電極１１Ｂが共通に電気的に接続した第３回路構造で表することができる。また、第１ＣＭＯＳ回路１０は、例えば、３層目の第１半導体層１２Ｄを有する第１の導電型ＭＯＳであるＰＭＯＳと、４層目の第２半導体層１３Ｄを有する第２の導電型ＭＯＳであるＮＭＯＳとでゲート電極１１Ｂが共通に電気的に接続した第４回路構造で表することができる。さらに、第３回路構造と第４回路構造のゲート電極１１Ｂを共通に電気的に接続した構造で表することができる。

【0029】

第２ＣＭＯＳ回路２０は、例えば、１層目の第１半導体層２２Ａを有する第１の導電型ＭＯＳであるＰＭＯＳと、２層目の第２半導体層２３Ａを有する第２の導電型ＭＯＳであるＮＭＯＳとでゲート電極２１が共通に電気的に接続した第５回路構造で表することができる。また、第２ＣＭＯＳ回路２０は、例えば、１層目の第１半導体層２２Ｂを有する第１の導電型ＭＯＳであるＰＭＯＳと、２層目の第２半導体層２３Ｂを有する第２の導電型ＭＯＳであるＮＭＯＳとでゲート電極２１が共通に電気的に接続した第６回路構造で表することができる。さらに、第５回路構造と第６回路構造のゲート電極２１を共通に電気的に接続した回路構造で表することができる。

【0030】

第２ＣＭＯＳ回路２０は、例えば、３層目の第１半導体層２２Ｃを有する第１の導電型ＭＯＳであるＰＭＯＳと、４層目の第２半導体層２３Ｃを有する第２の導電型ＭＯＳであるＮＭＯＳとでゲート電極２１が共通に電気的に接続した第７回路構造で表することができる。また、第２ＣＭＯＳ回路２０は、例えば、３層目の第１半導体層２２Ｄを有する第１の導電型ＭＯＳであるＰＭＯＳと、４層目の第２半導体層２３Ｄを有する第２の導電型ＭＯＳであるＮＭＯＳとでゲート電極２１が共通に電気的に接続した第８回路構造で表することができる。また、第７回路構造と第８回路構造のゲート電極２１を共通に電気的に接続した構造で表することができる。さらに、第５回路構造、第６回路構造、第７回路構造、及び第８回路構造のゲート電極２１を共通に電気的に接続した構造で表することができる。

【0031】

半導体装置１００は、図４に示すように、論理回路の基礎となるＣＭＯＳ回路の回路構成のため、例えば、インバータ回路、２入力ＮＡＮＤ回路、２入力ＮＯＲ回路などのＣＭＯＳ基本ゲートを構成することができる。すなわち、半導体装置１００は、各々のＣＭＯＳ構造のゲート同士を電気的に接続する配線を低減することにより、レイアウトの自由度を向上させることができる。

【0032】

（第１の実施形態の効果）
以上説明したように、第１の実施形態によれば、第１の導電型ＭＯＳ及び第２の導電型ＭＯＳを交互に３層以上積層し、ある第１半導体層または第２半導体層に着目すると、ある第１半導体層または第２半導体層の上下の第１半導体層または第２半導体層とゲート電極を共通に接続することにより、基板単位面積あたりの素子密度及びレイアウトの自由度を向上させることができる。

【0033】

[第２の実施形態]
（半導体装置の構成）
第２の実施形態に係る半導体装置１００Ａについて説明する。なお、図５は、層間絶縁膜２の図示を省略した上面図である。

【0034】

半導体装置１００Ａは、図５に示すように、第１の実施形態に係る半導体装置１００に対し、第１の電源配線層（３１、３３）、第２の電源配線層（３２、３４）、及び第１～第４信号配線層（４１～４４）をさらに備える。なお、他の構成は、第１の実施形態に係る半導体装置１００と同様であるため、説明を省略する。

【0035】

図６に示すように、第１の電源配線層（３１、３３）は、例えば、１層目及び３層目の第１半導体層（１２、２２）の下層に、第１半導体層（１２、２２）と直交する方向に配置する。具体的には、第１の電源配線層３１は、例えば、１層目の第１半導体層（１２Ａ、１２Ｂ、２２Ａ、２２Ｂ）の第１ソース領域（１４、２４）の下層に配置する。また、第１の電源配線層３３は、例えば、３層目の第１半導体層（１２Ｃ、１２Ｄ、２２Ｃ、２２Ｄ）の第１ソース領域（１４、２４）の下層に配置する。なお、第１の電源配線層（３１、３３）は、例えば、ＶＤＤ配線であってもよい。

【0036】

第２の電源配線層（３２、３４）は、例えば、２層目及び４層目の第２半導体層（１３、２３）の上層に、第２半導体層（１３、２３）と直交する方向に配置する。具体的には、第２の電源配線層３２は、例えば、２層目の第２半導体層（１３Ａ、１３Ｂ、２３Ａ、２３Ｂ）の第２ドレイン領域（１８、２８）の上層に配置する。また、第２の電源配線層３４は、例えば、４層目の第２半導体層（１３Ｃ、１３Ｄ、２３Ｃ、２３Ｄ）の第２ドレイン領域（１８、２８）の上層に配置する。なお、第２の電源配線層（３２、３４）は、例えば、ＶＳＳ配線であってもよい。

【0037】

図７に示すように、第１及び第３信号配線層（４１、４３）は、例えば、１層目及び３層目の第１半導体層（１２、２２）の下層に、第１半導体層（１２、２２）と直交する方向に配置する。具体的には、第１信号配線層４１は、例えば、１層目の第１半導体層（１２Ａ、１２Ｂ、２２Ａ、２２Ｂ）の第１ドレイン領域（１５、２５）の下層に配置する。また、第３信号配線層４３は、例えば、３層目の第１半導体層（１２Ｃ、１２Ｄ、２２Ｃ、２２Ｄ）の第１ドレイン領域（１５、２５）の下層に配置する。

【0038】

第２及び第４信号配線層（４２、４４）は、例えば、２層目及び４層目の第２半導体層（１３、２３）の上層に、第２半導体層（１３、２３）と直交する方向に配置する。具体的には、第２信号配線層４２は、例えば、２層目の第２半導体層（１３Ａ、１３Ｂ、２３Ａ、２３Ｂ）の第２ソース領域（１７、２７）の上層に配置する。また、第４信号配線層４４は、例えば、４層目の第２半導体層（１３Ｃ、１３Ｄ、２３Ｃ、２３Ｄ）の第２ソース領域（１７、２７）の上層に配置する。

【0039】

（第２の実施形態の効果）
以上説明したように、第２の実施形態によれば、第１の導電型ＭＯＳ及び第２の導電型ＭＯＳを交互に３層以上積層し、ある第１半導体層または第２半導体層に着目すると、ある第１半導体層または第２半導体層の上下の第１半導体層または第２半導体層とゲート電極を共通に接続することにより、基板単位面積あたりの素子密度及びレイアウトの自由度を向上させることができる。

【0040】

さらに、第２の実施形態によれば、第１半導体層または第２半導体層の上層または下層に、第１の電源配線層、第２の電源配線層を配置することにより、第１半導体層及び第２半導体層にそれぞれＶＤＤ電位、ＶＳＳ電位を容易に接続することができるため、レイアウトの自由度を向上することができる。

【0041】

[第３の実施形態]
（半導体装置の構成）
第３の実施形態に係る半導体装置１００Ｂについて説明する。なお、図８は、層間絶縁膜２の図示を省略した上面図である。

【0042】

半導体装置１００Ｂは、図９に示すように、第１の実施形態に係る第１半導体層（１２、２２）が１層目及び３層目に備わるのに対し、第１半導体層（１２、２２）が１層目及び４層目に備わる。また、半導体装置１００Ｂは、第２半導体層（１３、２３）が２層目及び４層目に備わるのに対し、第２半導体層（１３、２３）が２層目及び３層目に備わる。なお、基板１と、層間絶縁膜２とを備えていてもよい。第１ＣＭＯＳ回路１０Ｂは、第１ＣＭＯＳ回路１０の別の一例である。第２ＣＭＯＳ回路２０Ｂは、第２ＣＭＯＳ回路２０の別の一例である。他の構成は、第１の実施形態に係る半導体装置１００と同様であるため、説明を省略する。また、半導体装置１００Ｂの等価回路は、第１の実施形態に係る半導体装置１００の等価回路と同様であるため、説明を省略する。

【0043】

図９に示すように、第１半導体層（１２Ａ、１２Ｂ、２２Ａ、２２Ｂ）は、基板１の表面と垂直に積層して１層目に配置する。また、第１半導体層（１２Ｃ、１２Ｄ、２２Ｃ、２２Ｄ）は、基板１の表面と垂直に積層して４層目に配置する。なお、図９では、第１半導体層（１２、２２）及び第２半導体層（１３、２３）は、積層が４層だが、４層以上の多層にしてもよい。すなわち、第１半導体層（１２、２２）は、（４ｎ－３）層目及び４ｎ層目に積層する（１≦ｎ≦Ｎ、Ｎ≧１、ｎとＮは整数とする）。

【0044】

図９に示すように、第２半導体層（１３Ａ、１３Ｂ、２３Ａ、２３Ｂ）は、基板１の表面と垂直に積層された２層目に配置する。また、第２半導体層（１３Ｃ、１３Ｄ、２３Ｃ、２３Ｄ）は、基板１の表面と垂直に積層された３層目に配置する。すなわち、第２半導体層（１３、２３）は、（４ｎ－２）層目及び（４ｎ－１）層目に積層する（１≦ｎ≦Ｎ、Ｎ≧１、ｎとＮは整数とする）。なお、図９では、第１半導体層（１２、２２）及び第２半導体層（１３、２３）は、積層が４層だが、４層以上の多層であってもよい。また、半導体装置１００は、第１半導体層（１２、２２）を１層目に積層し、第２半導体層（１３、２３）を２層目及び３層目に積層にし、積層が３層であってもよい。

【0045】

第１ＣＭＯＳ回路１０Ｂ及び第２ＣＭＯＳ回路２０Ｂは、第１の導電型ＭＯＳであるＰＭＯＳと、第２の伝導型ＭＯＳであるＮＭＯＳとの組み合わせで構成する。

【0046】

第１ＣＭＯＳ回路１０Ｂは、ゲート電極１１Ａ及びゲート電極１１Ｂを有する。第１ＣＭＯＳ回路１０Ｂは、あるｉ（１≦ｉ≦Ｎ）について、ゲート電極（１１Ａ、１１Ｂ）が少なくとも（４ｉ－３）層目（すなわち、１、５、９・・・４ｉ－３層目）の第１半導体層１２の第１の導電型ＭＯＳと、（４ｉ－２）層目（すなわち、２、６、１０・・・４ｉ－２層目）の第２半導体層１３の第２電動型ＭＯＳとで共通に電気的に接続する。具体的には、第１ＣＭＯＳ回路１０Ｂは、例えば、ゲート電極１１Ａが１層目の第１半導体層（１２Ａ、１２Ｂ）の第１の導電型ＭＯＳであるＰＭＯＳと、２層目の第２半導体層（１３Ａ、１３Ｂ）の第２の導電型ＭＯＳであるＮＭＯＳとで共通に電気的に接続する。

【0047】

第２ＣＭＯＳ回路２０Ｂは、ゲート電極２１を有する。第２ＣＭＯＳ回路２０Ｂは、あるｉ（１≦ｉ≦Ｎ）について、ゲート電極２１が少なくとも（４ｎ－２）層目の第２半導体層２３の第２の導電型ＭＯＳと、（４ｉ－１）層目（すなわち、３、７、１１・・・４ｉ－１層目）の第２半導体層２３の第２の導電型ＭＯＳとで共通に電気的に接続する。具体的には、第２ＣＭＯＳ回路２０Ｂは、例えば、ゲート電極２１が２層目の第２半導体層（２３Ａ、２３Ｂ）の第２の導電型ＭＯＳであるＮＭＯＳと、３層目の第２半導体層（２３Ｃ、２３Ｄ）の第２の導電型ＭＯＳであるＮＭＯＳとで共通に電気的に接続する。すなわち、第２ＣＭＯＳ回路２０Ｂは、（４ｎ－２）層目及び（４ｉ－１）層目の隣接層において、同一の導電型のＭＯＳで構成する。

【0048】

（第３の実施形態の効果）
以上説明したように、第３の実施形態によれば、第１の導電型ＭＯＳ及び第２の導電型ＭＯＳを交互に３層以上積層し、ある第１半導体層または第２半導体層に着目すると、ある第１半導体層または第２半導体層の上下の第１半導体層または第２半導体層とゲート電極を共通に接続することにより、基板単位面積あたりの素子密度及びレイアウトの自由度を向上させることができる。

【0049】

[第４の実施形態]
（半導体装置の構成）
第４の実施形態に係る半導体装置１００Ｃについて説明する。なお、図１０は、層間絶縁膜２の図示を省略した上面図である。

【0050】

半導体装置１００Ｃは、図１０に示すように、第３の実施形態に係る半導体装置１００Ｂに対し、第１の電源配線層（３５、３７）、第２の電源配線層３６、及び第１～第３信号配線層（４５～４７）をさらに備える。なお、他の構成は、第３の実施形態に係る半導体装置１００Ｂと同様であるため、説明を省略する。

【0051】

図１１に示すように、第１の電源配線層３５は、例えば、１層目の第１半導体層（１２、２２）の下層に、第１半導体層（１２、２２）と直交する方向に配置する。また、第１の電源配線層３７は、例えば、４層目の第１半導体層（１２、２２）の上層に、第１半導体層（１２、２２）と直交する方向に配置する。具体的には、第１の電源配線層３５は、例えば、１層目の第１半導体層（１２Ａ、１２Ｂ、２２Ａ、２２Ｂ）の第１ソース領域（１４、２４）の下層に配置する。また、第１の電源配線層３７は、例えば、４層目の第１半導体層（１２Ｃ、１２Ｄ、２２Ｃ、２２Ｄ）の第１ソース領域（１４、２４）の上層に配置する。なお、第１の電源配線層（３５、３７）は、例えば、ＶＤＤ配線であってもよい。

【0052】

第２の電源配線層３６は、例えば、２層目及び３層目の第２半導体層（１３、２３）に挟まれた間に、第２半導体層（１３、２３）と直交する方向に配置する。具体的には、第２の電源配線層３６は、例えば、２層目の第２半導体層（１３Ａ、１３Ｂ、２３Ａ、２３Ｂ）の第２ドレイン領域（１８、２８）と、３層目の第２半導体層（１３Ｃ、１３Ｄ、２３Ｃ、２３Ｄ）の第２ドレイン領域（１８、２８）との挟まれた間に配置する。なお、第２の電源配線層３６は、例えば、ＶＳＳ配線であってもよい。

【0053】

図１２に示すように、第１信号配線層４５は、例えば、１層目の第１半導体層（１２、２２）の下層に、第１半導体層（１２、２２）と直交する方向に配置する。また、第３信号配線層４７は、例えば、４層目の第１半導体層（１２、２２）の上層に、第１半導体層（１２、２２）と直交する方向に配置する。具体的には、第１信号配線層４５は、例えば、１層目の第１半導体層（１２Ａ、１２Ｂ、２２Ａ、２２Ｂ）の第１ドレイン領域（１５、２５）の下層に配置する。また、第３信号配線層４７は、例えば、４層目の第１半導体層（１２Ｃ、１２Ｄ、２２Ｃ、２２Ｄ）の第１ドレイン領域（１５、２５）の上層に配置する。

【0054】

第２信号配線層４６は、例えば、２層目及び３層目の第２半導体層（１３、２３）に挟まれた間に、第２半導体層（１３、２３）と直交する方向に配置する。具体的には、第２信号配線層４６は、例えば、２層目の第２半導体層（１３Ａ、１３Ｂ、２３Ａ、２３Ｂ）の第２ソース領域（１７、２７）と、３層目の第２半導体層（１３Ｃ、１３Ｄ、２３Ｃ、２３Ｄ）の第２ソース領域（１７、２７）との挟まれた間に配置する。

【0055】

（第４の実施形態の効果）
以上説明したように、第４の実施形態によれば、第１の導電型ＭＯＳ及び第２の導電型ＭＯＳを交互に３層以上積層し、ある第１半導体層または第２半導体層に着目すると、ある第１半導体層または第２半導体層の上下の第１半導体層または第２半導体層とゲート電極を共通に接続することにより、基板単位面積あたりの素子密度及びレイアウトの自由度を向上させることができる。

【0056】

さらに、第４の実施形態によれば、第１半導体層または第２半導体層の上層または下層に、第１の電源配線層、第２の電源配線層を配置することにより、第１半導体層及び第２半導体層にそれぞれＶＤＤ電位、ＶＳＳ電位を容易に接続することができるため、レイアウトの自由度を向上することができる。

【0057】

[第４の実施形態の変形例]
（半導体装置の構成）
第４の実施形態の変形例に係る半導体装置１００Ｄについて説明する。なお、図１３は、層間絶縁膜２の図示を省略した上面図である。

【0058】

半導体装置１００Ｄは、図１３～１７に示すように、第３の実施形態に係る半導体装置１００Ｂに対し、第１の電源配線層（３５、３７）、第２の電源配線層３６、第４～第６信号配線層（４８～５０）、及びビア（６１～６９、７１～８７）をさらに備える。基板１は、酸化膜４を備える。なお、他の構成は、第３の実施形態に係る半導体装置１００Ｂと同様であるため、説明を省略する。また、第１ＣＭＯＳ回路１０Ｄは、第１ＣＭＯＳ回路１０の別の一例である。第２ＣＭＯＳ回路２０Ｄは、第２ＣＭＯＳ回路２０の別の一例である。

【0059】

図１４に示すように、第４信号配線層４８は、例えば、ゲート電極１１Ｂの上層に配置する。第４信号配線層４８は、例えば、ビア６１を介してゲート電極１１Ｂと電気的に接続する。

【0060】

第５信号配線層４９は、例えば、ゲート電極１１Ｂ及びゲート電極２１の上層に配置する。第５信号配線層４９は、例えば、ビア６３を介してゲート電極２１と電気的に接続する。

【0061】

図１４及び図１７に示すように、第６信号配線層５０は、例えば、第３信号配線層４７Ｄ及び第５信号配線層４９の上層に配置する。第６信号配線層５０は、例えば、ビア６２を介して第５信号配線層４９と電気的に接続する。

【0062】

図１５に示すように、第１の電源配線層３５は、例えば、ビア（６８、６９）を介して１層目の第１半導体層（２２Ａ、２２Ｂ）の第１ソース領域２４と電気的に接続する。また、第１の電源配線層３７は、例えば、ビア（６４～６７）を介して４層目の第１半導体層（１２Ｃ、１２Ｄ、２２Ｃ、２２Ｄ）の第１ソース領域（１４、２４）と電気的に接続する。

【0063】

第２の電源配線層３６は、例えば、ビア（７１、７２、７３、７４）を介して３層目の第２半導体層（１３Ｃ、１３Ｄ、２３Ｃ、２３Ｄ）の第２ドレイン領域（１８、２８）と電気的に接続する。

【0064】

図１６に示すように、第２信号配線層４６Ｄは、例えば、ビア（８２、８３）を介して２層目の第２半導体層（２３Ａ、２３Ｂ）の第２ソース領域２７と電気的に接続する。また、第２信号配線層４６Ｄは、例えば、ビア（８４、８５）を介して３層目の第２半導体層（２３Ｃ、２３Ｄ）の第２ソース領域２７と電気的に接続する。

【0065】

２層目の第２半導体層（２３Ａ、２３Ｂ）の第２ソース領域２７は、例えば、ビア（８０、８１）を介して１層目の第１半導体層（２２Ａ、２２Ｂ）の第２ドレイン領域２８と電気的に接続する。また、３層目の第２半導体層（２３Ｃ、２３Ｄ）の第２ソース領域２７は、例えば、ビア（８６、８７）を介して４層目の第１半導体層（２２Ｃ、２２Ｄ）の第２ドレイン領域２８と電気的に接続する。

【0066】

図１６及び図１７に示すように、第３信号配線層４７Ｄは、例えば、ビア（７６、７７）を介して４層目の第１半導体層（１２Ｃ、１２Ｄ）の第２ドレイン領域２８と電気的に接続する。また、第６信号配線層５０は、例えば、ビア７５を介して第３信号配線層４７Ｄと電気的に接続する。なお、第３信号配線層４７Ｄは、第３信号配線層４７の別の一例である。

【0067】

４層目の第１半導体層（１２Ｃ、１２Ｄ）の第２ドレイン領域２８は、例えば、ビア（７８、７９）を介して３層目の第２半導体層（１３Ｃ、１３Ｄ）の第１ソース領域２４と電気的に接続する。

【0068】

半導体装置１００Ｄの等価回路は、図１８に示すように、第１ＣＭＯＳ回路１０Ｄと第２ＣＭＯＳ回路２０Ｄとで表される。第１ＣＭＯＳ回路１０Ｄの１層目の第１半導体層（１２Ａ、１２Ｂ）及び２層目の第２半導体層（１３Ａ、１３Ｂ）は、第１の実施形態に係る半導体装置１００の等価回路と同様であるため、説明を省略する。

【0069】

第１ＣＭＯＳ回路１０Ｄは、３層目の第２半導体層１３Ｃを有する第２の導電型ＭＯＳであるＮＭＯＳと、４層目の第１半導体層１２Ｃを有する第１の導電型ＭＯＳであるＰＭＯＳとでゲート電極１１Ｂが共通に電気的に接続した第３回路構造Ｄで表することができる。また、第１ＣＭＯＳ回路１０Ｄは、３層目の第２半導体層１３Ｄを有する第２の導電型ＭＯＳであるＮＭＯＳと、４層目の第１半導体層１２Ｄを有する第１の導電型ＭＯＳであるＰＭＯＳとでゲート電極１１Ｂが共通に電気的に接続した第４回路構造Ｄで表することができる。さらに、第３回路構造Ｄと第４回路構造Ｄのゲート電極１１Ｂを共通に電気的に接続した回路構造で表することができる。

【0070】

ゲート電極１１Ｂは、図１３に示す第４信号配線層４８と電気的に接続した回路構造で表することができる。

【0071】

第３回路構造Ｄ及び第４回路構造Ｄは、図１５に示す第１の電源配線層（３５、３７）及び第２の電源配線層３６と電気的に接続した回路構造で表することができる。また、第３回路構造Ｄ及び第４回路構造Ｄは、図１３に示す第３信号配線層４７Ｄ、第６信号配線層５０、及び第５信号配線層４９と電気的に接続した回路構造で表することができる。第３信号配線層４７Ｄ、第６信号配線層５０、及び第５信号配線層４９は、ゲート電極２１と電気的に接続した回路構造で表することができる。

【0072】

第２ＣＭＯＳ回路２０Ｄは、１層目の第１半導体層２２Ａを有する第１の導電型ＭＯＳであるＰＭＯＳと、２層目の第２半導体層２３Ａを有する第２の導電型ＭＯＳであるＮＭＯＳとでゲート電極２１が共通に電気的に接続した第５回路構造Ｄで表することができる。また、第２ＣＭＯＳ回路２０Ｄは、１層目の第１半導体層２２Ｂを有する第１の導電型ＭＯＳであるＰＭＯＳと、２層目の第２半導体層２３Ｂを有する第２の導電型ＭＯＳであるＮＭＯＳとでゲート電極２１が共通に電気的に接続した第６回路構造Ｄで表することができる。さらに、第５回路構造Ｄと第６回路構造Ｄのゲート電極２１を共通に電気的に接続した回路構造で表することができる。

【0073】

第２ＣＭＯＳ回路２０Ｄは、３層目の第２半導体層２３Ｃを有する第２の導電型ＭＯＳであるＮＭＯＳと、４層目の第１半導体層２２Ｃを有する第１の導電型ＭＯＳであるＰＭＯＳとでゲート電極２１が共通に電気的に接続した第７回路構造Ｄで表することができる。また、第２ＣＭＯＳ回路２０は、例えば、３層目の第２半導体層２３Ｄを有する第２の導電型ＭＯＳであるＮＭＯＳと、４層目の第１半導体層２２Ｄを有する第１の導電型ＭＯＳであるＰＭＯＳとでゲート電極２１が共通に電気的に接続した第８回路構造Ｄで表することができる。また、第７回路構造Ｄと第８回路構造Ｄのゲート電極２１を共通に電気的に接続した構造で表することができる。さらに、第５回路構造Ｄ、第６回路構造Ｄ、第７回路構造Ｄ、及び第８回路構造Ｄのゲート電極２１を共通に電気的に接続した構造で表することができる。

【0074】

第５回路構造Ｄ、第６回路構造Ｄ、第７回路構造Ｄ、及び第８回路構造Ｄは、図１５に示す第１の電源配線層（３５、３７）及び第２の電源配線層３６と電気的に接続した回路構造で表することができる。また、第５回路構造Ｄ、第６回路構造Ｄ、第７回路構造Ｄ、及び第８回路構造Ｄは、図１３に示す第２信号配線層４６Ｄと電気的に接続した回路構造で表することができる。

【0075】

（第４の実施形態の変形例の効果）
以上説明したように、第４の実施形態の変形例によれば、第１の導電型ＭＯＳ及び第２の導電型ＭＯＳを交互に３層以上積層し、ある第１半導体層または第２半導体層に着目すると、ある第１半導体層または第２半導体層の上下の第１半導体層または第２半導体層とゲート電極を共通に接続することにより、基板単位面積あたりの素子密度及びレイアウトの自由度を向上させることができる。

【0076】

さらに、第４の実施形態の変形例によれば、第１半導体層または第２半導体層の上層または下層に、第１の電源配線層、第２の電源配線層を配置することにより、第１半導体層及び第２半導体層にそれぞれＶＤＤ電位、ＶＳＳ電位を容易に接続することができるため、レイアウトの自由度を向上することができる。

【0077】

[第５の実施形態]
（半導体装置の構成）
第５の実施形態に係る半導体装置１００Ｅについて説明する。なお、図１９は、層間絶縁膜２の図示を省略した上面図である。

【0078】

以下、図１９～２１を用いて、半導体装置１００Ｅの構成を第１の実施形態と異なる点のみ説明する。

【0079】

半導体装置１００Ｅは、図１９に示すように、第１半導体層１２と、第２半導体層１３と、ゲート電極（１１Ａ、１１Ｂ）とを備える。また、第１の導電型ＭＯＳと、第２の導電型ＭＯＳとの組み合わせで構成される、第１ＣＭＯＳ回路１０Ｅを備える。なお、基板１と、層間絶縁膜２とを備えていてもよい。なお、第１ＣＭＯＳ回路１０Ｅは、第１の実施形態に係る第１ＣＭＯＳ回路１０と同様の構造のため、説明を省略する。第１ＣＭＯＳ回路１０Ｅは、第１ＣＭＯＳ回路１０の別の一例である。

【0080】

半導体装置１００Ｅの等価回路は、図２１に示すように、第１ＣＭＯＳ回路１０Ｅで表される。なお、第１ＣＭＯＳ回路１０Ｅは、第１の実施形態に係る第１ＣＭＯＳ回路１０と同様の回路構成のため、説明を省略する。

【0081】

（第５の実施形態の効果）
以上説明したように、第５の実施形態によれば、第１の導電型ＭＯＳ及び第２の導電型ＭＯＳを交互に３層以上積層し、ある第１半導体層または第２半導体層に着目すると、ある第１半導体層または第２半導体層の上下の第１半導体層または第２半導体層とゲート電極を共通に接続することにより、基板単位面積あたりの素子密度及びレイアウトの自由度を向上させることができる。

【0082】

[第６の実施形態]
（半導体装置の構成）
第６の実施形態に係る半導体装置１００Ｆについて説明する。なお、図２２は、層間絶縁膜２の図示を省略した上面図である。

【0083】

以下、図２２～２４を用いて、半導体装置１００Ｆの構成を第１の実施形態と異なる点のみ説明する。

【0084】

半導体装置１００Ｆは、図２２に示すように、第１半導体層２２と、第２半導体層２３と、ゲート電極２１とを備える。また、第１の導電型ＭＯＳと、第２の導電型ＭＯＳとの組み合わせで構成される、第２ＣＭＯＳ回路２０Ｆを備える。なお、基板１と、層間絶縁膜２とを備えていてもよい。なお、第２ＣＭＯＳ回路２０Ｆは、第１の実施形態に係る第２ＣＭＯＳ回路２０と同様の構造のため、説明を省略する。第２ＣＭＯＳ回路２０Ｆは、第２ＣＭＯＳ回路２０の別の一例である。

【0085】

半導体装置１００Ｆの等価回路は、図２４に示すように、第２ＣＭＯＳ回路２０Ｆで表される。なお、第２ＣＭＯＳ回路２０Ｆは、第１の実施形態に係る第２ＣＭＯＳ回路２０と同様の回路構成のため、説明を省略する。

【0086】

（第６の実施形態の効果）
以上説明したように、第６の実施形態によれば、第１の導電型ＭＯＳ及び第２の導電型ＭＯＳを交互に３層以上積層し、ある第１半導体層または第２半導体層に着目すると、ある第１半導体層または第２半導体層の上下の第１半導体層または第２半導体層とゲート電極を共通に接続することにより、基板単位面積あたりの素子密度及びレイアウトの自由度を向上させることができる。

【0087】

[第７の実施形態]
（半導体装置の構成）
第７の実施形態に係る半導体装置１００Ｇについて説明する。なお、図２５は、層間絶縁膜２の図示を省略した上面図である。

【0088】

以下、図２５～２６を用いて、半導体装置１００Ｇの構成を第３の実施形態と異なる点のみ説明する。

【0089】

半導体装置１００Ｇは、図２５に示すように、第１半導体層１２と、第２半導体層１３と、ゲート電極（１１Ａ、１１Ｂ）とを備える。また、第１の導電型ＭＯＳと、第２の導電型ＭＯＳとの組み合わせで構成される、第１ＣＭＯＳ回路１０Ｇを備える。なお、基板１と、層間絶縁膜２とを備えていてもよい。なお、第１ＣＭＯＳ回路１０Ｇは、第３の実施形態に係る第１ＣＭＯＳ回路１０Ｂと同様の構造のため、説明を省略する。第１ＣＭＯＳ回路１０Ｇは、第１ＣＭＯＳ回路１０の別の一例である。

【0090】

第１ＣＭＯＳ回路１０Ｇは、第５の実施形態に係る第１ＣＭＯＳ回路１０Ｆと同様の回路構成のため、説明を省略する。

【0091】

（第７の実施形態の効果）
以上説明したように、第７の実施形態によれば、第１の導電型ＭＯＳ及び第２の導電型ＭＯＳを交互に３層以上積層し、ある第１半導体層または第２半導体層に着目すると、ある第１半導体層または第２半導体層の上下の第１半導体層または第２半導体層とゲート電極を共通に接続することにより、基板単位面積あたりの素子密度及びレイアウトの自由度を向上させることができる。

【0092】

[第８の実施形態]
（半導体装置の構成）
第８の実施形態に係る半導体装置１００Ｈについて説明する。なお、図２７は、層間絶縁膜２の図示を省略した上面図である。

【0093】

以下、図２７～２８を用いて、半導体装置１００Ｈの構成を第３の実施形態と異なる点のみ説明する。

【0094】

半導体装置１００Ｈは、図２７に示すように、第１半導体層２２と、第２半導体層２３と、ゲート電極２１とを備える。また、第１の導電型ＭＯＳと、第２の導電型ＭＯＳとの組み合わせで構成される、第２ＣＭＯＳ回路２０Ｈを備える。なお、基板１と、層間絶縁膜２とを備えていてもよい。なお、第２ＣＭＯＳ回路２０Ｈは、第３の実施形態に係る第２ＣＭＯＳ回路２０Ｂと同様の構造のため、説明を省略する。第２ＣＭＯＳ回路２０Ｈは、第２ＣＭＯＳ回路２０の別の一例である。

【0095】

第２ＣＭＯＳ回路２０Ｈは、第６の実施形態に係る第２ＣＭＯＳ回路２０Ｆと同様の回路構成のため、説明を省略する。

【0096】

（第８の実施形態の効果）
以上説明したように、第８の実施形態によれば、第１の導電型ＭＯＳ及び第２の導電型ＭＯＳを交互に３層以上積層し、ある第１半導体層または第２半導体層に着目すると、ある第１半導体層または第２半導体層の上下の第１半導体層または第２半導体層とゲート電極を共通に接続することにより、基板単位面積あたりの素子密度及びレイアウトの自由度を向上させることができる。

【0097】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【0098】

例えば、上記の本発明のいくつかの実施形態に係る半導体装置１００～１００Ｈの構成では、第１の導電型ＭＯＳは、ＰＭＯＳであり、第２の導電型ＭＯＳは、ＮＭＯＳである場合を説明したが、第１の導電型ＭＯＳは、ＮＭＯＳであり、第２の導電型ＭＯＳは、ＰＭＯＳであってもよい。なお、第１の導電型ＭＯＳは、ＮＭＯＳであり、第２の導電型ＭＯＳは、ＰＭＯＳである場合、第１の電源配線層（３５、３７）は、例えば、ＶＳＳ配線
であり、第２の電源配線層３６は、例えば、ＶＤＤ配線であってもよい。

【0099】

本実施形態では、ここでは記載しない様々な実施形態等を含む。以下は、様々な態様の例である。

【0100】

＜１＞第１ソース領域、第１ドレイン領域、及び第１チャネル領域を有する第１半導体層と、第２ソース領域、第２ドレイン領域、及び第２チャネル領域を有する第２半導体層と、ゲート絶縁膜を介して、前記第１チャネル領域及び前記第２チャネル領域を覆うように形成するゲート電極と、前記第１半導体層を有する第１の導電型ＭＯＳと、前記第２半導体層を有する第２の導電型ＭＯＳとの組み合わせで構成される、第１ＣＭＯＳ回路と、を備え、前記第１半導体層は、（２ｎ－１)層目に積層し、前記第２半導体層は、２ｎ層目に積層し(１≦ｎ≦Ｎ, Ｎ≧２, ｎとＮは整数)、あるi（１≦ｉ≦Ｎ）について、前記第１ＣＭＯＳ回路は、前記ゲート電極が少なくとも（２ｉ-１）層目の前記第1半導体層の前記第１の導電型ＭＯＳと、２ｉ層目の前記第２半導体層の第２の導電型ＭＯＳとで共通に電気的に接続する、半導体装置。

【0101】

＜２＞第１ソース領域、第１ドレイン領域、及び第１チャネル領域を有する第１半導体層と、第２ソース領域、第２ドレイン領域、及び第２チャネル領域を有する第２半導体層と、ゲート絶縁膜を介して、前記第１チャネル領域及び前記第２チャネル領域を覆うように形成するゲート電極と、前記第１半導体層を有する第１の導電型ＭＯＳと、前記第２半導体層を有する第２の導電型ＭＯＳとの組み合わせで構成される、前記第２ＣＭＯＳ回路と、を備え、前記第１半導体層は、（２ｎ－１)層目に積層し、前記第２半導体層は、２ｎ層目に積層し(１≦ｎ≦Ｎ, Ｎ≧２, ｎとＮは整数)、あるi（１≦ｉ≦Ｎ）について、前記第２ＣＭＯＳ回路は、前記ゲート電極が少なくとも２ｉ層目の前記第２半導体層の前記第２の導電型ＭＯＳと、（２ｉ＋１）層目の前記第１半導体層の前記第１の導電型ＭＯＳとで共通に電気的に接続する、半導体装置。

【0102】

＜３＞第１ソース領域、第１ドレイン領域、及び第１チャネル領域を有する第１半導体層と、第２ソース領域、第２ドレイン領域、及び第２チャネル領域を有する第２半導体層と、ゲート絶縁膜を介して、前記第１チャネル領域及び前記第２チャネル領域を覆うように形成するゲート電極と、前記第１半導体層を有する第１の導電型ＭＯＳと、前記第２半導体層を有する第２の導電型ＭＯＳとの組み合わせで構成される、第１ＣＭＯＳ回路と、を備え、前記第１半導体層は、（４ｎ－３）層目、４ｎ層目に積層し、前記第２半導体層は、（４ｎ－２）層目、（４ｎ－１）層目に積層し（１≦ｎ≦Ｎ, Ｎ＞１, ｎとＮは整数)、あるｉ（１≦ｉ≦Ｎ）について、前記第１ＣＭＯＳ回路は、前記ゲート電極が、少なくとも（４ｉ－３）層目の第１半導体層の第１の導電型ＭＯＳと、（４ｉ－２）層目の第２半導体層の第２の導電型ＭＯＳとで共通に電気的に接続する、半導体装置。

【0103】

＜４＞第１ソース領域、第１ドレイン領域、及び第１チャネル領域を有する第１半導体層と、第２ソース領域、第２ドレイン領域、及び第２チャネル領域を有する第２半導体層と、ゲート絶縁膜を介して、前記第１チャネル領域及び前記第２チャネル領域を覆うように形成するゲート電極と、前記第１半導体層を有する第１の導電型ＭＯＳと、前記第２半導体層を有する第２の導電型ＭＯＳとの組み合わせで構成される、第２ＣＭＯＳ回路と、を備え、前記第１半導体層は、（４ｎ－３）層目、４ｎ層目に積層し、前記第２半導体層は、（４ｎ－２）層目、（４ｎ－１）層目に積層し（１≦ｎ≦Ｎ, Ｎ＞１, ｎとＮは整数)、あるｉ（１≦ｉ≦Ｎ）について、前記第２ＣＭＯＳ回路は、前記ゲート電極が、少なくとも（４ｉ－２）層目の第２半導体層の第２の導電型ＭＯＳと、（４ｉ－１）層目の第２半導体層の第２の導電型ＭＯＳとで共通に電気的に接続する、半導体装置。

【符号の説明】

【0104】

１・・・基板
２・・・層間絶縁膜
３・・・ゲート絶縁膜
１０・・・第１ＣＭＯＳ回路
２０・・・第２ＣＭＯＳ回路
１２、２２・・・第１半導体層
１３、２３・・・第２半導体層
１４、２４・・・第１ソース領域
１５、２５・・・第１ドレイン領域
１６、２６・・・第１チャネル領域
１７、２７・・・第２ソース領域
１８、２８・・・第２ドレイン領域
１９、２９・・・第２チャネル領域
１１Ａ、１１Ｂ、２１・・・ゲート電極
１００・・・半導体装置

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】