特開 2024-35746 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024035746

(43)【公開日】2024-03-14

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240307BHJP

   H01L 21/8234 20060101ALI20240307BHJP

   H10B 41/27 20230101ALI20240307BHJP

   H01L 21/336 20060101ALI20240307BHJP

   H01L 21/285 20060101ALI20240307BHJP

【ＦＩ】

H01L27/11582

H01L27/088 E

H01L27/088 C

H01L27/088 H

H01L27/11556

H01L29/78 371

H01L21/285 C

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022140406

(22)【出願日】2022-09-02

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100140486

【弁理士】

【氏名又は名称】鎌田 徹

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100121843

【弁理士】

【氏名又は名称】村井 賢郎

(72)【発明者】

【氏名】海野 亮輔

(72)【発明者】

【氏名】池野 大輔

(72)【発明者】

【氏名】北村 政幸

(72)【発明者】

【氏名】梶田 明広

【テーマコード（参考）】

4M104

5F048

5F083

5F101

【Ｆターム（参考）】

4M104AA01

4M104BB18

4M104BB30

4M104DD43

4M104GG16

4M104HH20

5F048AA07

5F048AB01

5F048BA01

5F048BB09

5F048BB11

5F048BB12

5F048BB13

5F048BB14

5F048BC16

5F048BD01

5F048BD07

5F048CB02

5F048CB07

5F083EP02

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP42

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA02

5F083GA10

5F083JA03

5F083JA04

5F083JA05

5F083JA19

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA16

5F083PR03

5F083PR05

5F083PR21

5F083PR34

5F083ZA01

5F083ZA13

5F101BA01

5F101BA45

5F101BB04

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH02

5F101BH14

5F101BH15

5F101BH16

(57)【要約】

【課題】 本実施形態は、高抵抗化が抑制可能に設けられた配線層を有する半導体装置を提供することを目的とする。
【解決手段】本開示に係る半導体装置は、第１の絶縁膜と、第２の絶縁膜と、前記第１の絶縁膜と前記第２の絶縁膜との間に設けられ、前記第１の絶縁膜から前記第２絶縁膜に向かう第１の方向における厚さをＴとし、平均粒径をＡＰＳとするとき、ＡＰＳ／Ｔ≦２であるタングステン膜と、を備える。
【選択図】 図５

【特許請求の範囲】

【請求項1】

第１の絶縁膜と、
第２の絶縁膜と、
前記第１の絶縁膜と前記第２の絶縁膜との間に設けられ、前記第１の絶縁膜から前記第２の絶縁膜に向かう第１の方向における厚さをＴとし、平均粒径をＡＰＳとするとき、ＡＰＳ／Ｔ≦２であるタングステン膜と、
を備える半導体装置。

【請求項2】

前記タングステン膜の厚さＴは、６０ｎｍ以下である請求項１記載の半導体装置。

【請求項3】

前記タングステン膜の平均粒径ＡＰＳは、５０ｎｍ以下である請求項１記載の半導体装置。

【請求項4】

前記タングステン膜は、（１１０）の配向性のピーク及び（２１１）の配向性のピークを有する、請求項１記載の半導体装置。

【請求項5】

前記タングステン膜を覆うバリアメタル膜を更に備える、請求項１記載の半導体装置。

【請求項6】

前記バリアメタル膜は、ＴｉＮを含有する、請求項５記載の半導体装置。

【請求項7】

前記タングステン膜は、Ｂを含有する、請求項１記載の半導体装置。

【請求項8】

前記タングステン膜を覆うバリアメタル膜を更に備え、
前記タングステン膜は、前記バリアメタル膜に相対的に近い位置Ｐにおいて、第１濃度のＢを含有し、前記位置Ｐよりも前記バリアメタル膜に相対的に遠い位置Ｑにおいて、前記第１濃度よりも低い第２濃度のＢを含有する、請求項７に記載の半導体装置。

【請求項9】

前記タングステン膜の厚さＴに対する平均粒径ＡＰＳの比ＡＰＳ／Ｔは１以下である、請求項１に記載の半導体装置。

【請求項10】

前記タングステン膜の厚さＴに対する平均粒径ＡＰＳの比ＡＰＳ／Ｔは０．３以上である、請求項１に記載の半導体装置。

【請求項11】

前記第１の絶縁膜と、前記第２の絶縁膜と、前記タングステン膜と、を貫通し、前記第１の方向に延伸する半導体チャネルと、
前記タングステン膜と前記半導体チャネルとの間に設けられる電荷蓄積膜と、
を備える、
請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体装置に関する。

【背景技術】

【0002】

複数の絶縁層と複数の金属層とが積層されて設けられた３次元構造を有するＮＡＮＤ型フラッシュメモリが提案されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１６―２０１４０７号公報

【特許文献2】特開２０２０―１５０１４７号公報

【特許文献3】特開２０２０―１５０２１８号公報

【特許文献4】特開２０２０―１５０２２５号公報

【特許文献5】特開２０２１―０２８９５０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本実施形態は、高抵抗化が抑制可能に設けられたワード線を有する半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

本実施形態は、第１の絶縁膜と、第２の絶縁膜と、前記第１の絶縁膜と前記第２の絶縁膜との間に設けられ、前記第１の絶縁膜から前記第２の絶縁膜に向かう第１の方向における厚さをＴとし、平均粒径をＡＰＳとするとき、ＡＰＳ／Ｔ≦２であるタングステン膜と、を備える半導体装置を開示する。

【図面の簡単な説明】

【0006】

【図1】図１は、実施形態のメモリシステムの概略構成を示すブロック図である。

【図2】図２は、実施形態の半導体装置の概略構成を示すブロック図である。

【図3】図３は、実施形態の半導体装置の等価回路を示す回路図である。

【図4】図４は、実施形態の半導体装置の断面斜視構造を示す斜視図である。

【図5】図５は、実施形態のメモリピラーの断面構造を示す断面図である。

【図6】図６は、図５のＶＩ－ＶＩ線に沿った断面構造を示す断面図である。

【図7】図７は、実施形態の半導体装置の製造工程の一部を示す断面図である。

【図8】図８は、実施形態の半導体装置の製造工程の一部を示す断面図である。

【図9】図９は、実施形態の半導体装置の製造工程の一部を示す断面図である。

【図10】図１０は、実施形態の半導体装置の製造工程の一部を示す断面図である。

【図11】図１１は、実施形態の半導体装置の製造工程の一部を示す断面図である。

【図12】図１２は、実施形態の半導体装置の製造工程の一部を示す断面図である。

【図13】図１３は、実施形態の半導体装置の製造工程の一部を示す断面図である。

【図14】図１４は、実施形態の半導体装置の製造工程の一部を示す断面図である。

【図15】図１５は、実施形態の半導体装置の製造工程の一部を示す断面図である。

【図16】図１６は、実施形態の半導体装置の製造工程の一部を示す断面図である。

【図17A】図１７Ａは、実施形態の半導体装置１０の断面の顕微鏡画像である。

【図17B】図１７Ｂは、比較例の半導体装置２００の断面の顕微鏡画像である。

【図18】図１８は、実施形態の半導体装置１０および比較例の半導体装置２００の回折Ｘ線スペクトルを示す。

【図19】図１９は、実施形態の半導体装置１０および比較例の半導体装置２００のワード線の厚さ方向の比抵抗の値の変化のグラフを示す。

【発明を実施するための形態】

【0007】

以下、添付図面を参照しながら本実施形態に係る半導体装置１０の構成について説明する。本実施形態に係る半導体装置１０は、半導体記憶装置として用いることができ、以下の説明においては、半導体記憶装置１０とも称する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。また、以下では、各図面には、Ｘ軸、Ｙ軸及びＺ軸を示すことがある。Ｘ軸、Ｙ軸及びＺ軸は、右手系の３次元の直交座標を形成する。以下、Ｘ軸の矢印方向をＸ軸前方、矢印とは逆方向をＸ軸後方と呼ぶことがある。その他の軸についても同様である。なお、Ｚ軸前方及びＺ軸後方を、それぞれ「上側」乃至「上方」及び「下側」乃至「下方」と呼ぶこともある。また、Ｚ軸方向を「積層方向」と呼ぶこともある。また、Ｘ軸、Ｙ軸又はＺ軸にそれぞれ直交する面を、ＹＺ面、ＺＸ面又はＸＹ面と呼ぶことがある。ただしこれら方向等は相対的位置関係を説明するために便宜的に用いられているものである。従ってこれら方向等は絶対的位置関係を規定するものではない。

【0008】

＜実施形態＞
（メモリシステムの構成）

【0009】

図１に示されるように、本実施形態に係るメモリシステムは、メモリコントローラ１、及び半導体装置２を備えている。半導体装置２は、ＮＡＮＤ型のフラッシュメモリとして構成される不揮発性の記憶装置である。メモリシステムはホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体装置２が一つのみ図示されているが、メモリシステムには半導体装置２が複数設けられていてもよい。

【0010】

メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体装置２からのデータの読み出しを制御する。

【0011】

メモリコントローラ１と半導体装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、データ信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの各信号が送受信される。

【0012】

チップイネーブル信号／ＣＥは、半導体装置２をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体装置２がレディ状態であるか、あるいはビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体装置２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むように半導体装置２に指示する。

【0013】

リードイネーブル信号ＲＥ，／ＲＥは、メモリコントローラ１が半導体装置２からデータを読み出すための信号である。リードイネーブル信号ＲＥ，／ＲＥは、例えば信号ＤＱ＜７：０＞を出力する際の半導体装置２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ，／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。

【0014】

メモリコントローラ１は、ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５を備えている。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５は互いに内部バス１６で接続されている。

【0015】

ホストインターフェイス１３は、ホストから受信したリクエスト及びユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体装置２から読み出されたユーザデータ、及びプロセッサ１２からの応答等をホストへ送信する。

【0016】

メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体装置２へ書き込む処理、及び半導体装置２から読み出す処理を制御する。

【0017】

プロセッサ１２はメモリコントローラ１を統括的に制御する。プロセッサ１２は例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３を介してリクエストを受信した場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。

【0018】

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６を介してＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には訂正符号を付加することにより符号化されて、符号語（Codeword）として半導体装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体装置２に格納してもよいが、図１では一例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

【0019】

プロセッサ１２は、ユニットデータ毎に書き込み先の半導体装置２のメモリ領域を決定する。半導体装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体装置２へ書き込むようにメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合に、論理アドレスに対応する物理アドレスを特定するとともに、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

【0020】

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体装置２から読み出された符号語を復号する。

【0021】

ＲＡＭ１１は、ホストから受信したユーザデータを半導体装置２へ記憶するまでに一時格納、または半導体装置２から読み出したデータをホストへ送信するまでに一時格納する。ＲＡＭ１１は、例えばＳＲＡＭやＤＲＡＭ等の汎用メモリである。

【0022】

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５とをそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が半導体装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は特に限定されない。

【0023】

ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出してＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化して、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体装置２に書き込む。

【0024】

ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号して、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。

【0025】

（半導体装置の構成）
図２に示されるように、半導体装置２は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ロウデコーダ２７、センスアンプ２８、入出力用パッド群３０、ロジック制御用パッド群３１、及び電源入力用端子群３２を備えている。

【0026】

メモリセルアレイ２１は、データを記憶する部分である。メモリセルアレイ２１は、複数のビット線及び複数のワード線に関連付けられた複数のメモリセルトランジスタを有して構成されている。

【0027】

入出力回路２２は、信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳをメモリコントローラ１との間で送受信する。また、入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２４に転送する。さらに、入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプ２８との間で送受信する。

【0028】

ロジック制御回路２３は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ等の制御信号を受信する。また、ロジック制御回路２３は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、半導体装置２の状態を外部に通知する。

【0029】

レジスタ２４は各種データを一時的に保持する。例えば、レジスタ２４は、書き込み動作、読み出し動作、及び消去動作等を指示するコマンドを保持する。このコマンドは、メモリコントローラ１から入出力回路２２に入力された後、入出力回路２２からレジスタ２４に転送されて保持される。また、レジスタ２４は、上記のコマンドに対応するアドレスも保持する。このアドレスは、メモリコントローラ１から入出力回路２２に入力された後、入出力回路２２からレジスタ２４に転送されて保持される。さらに、レジスタ２４は、半導体装置２の動作状態を示すステータス情報も保持する。ステータス情報は、メモリセルアレイ２１等の動作状態に応じて、シーケンサ２５によって都度更新される。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２２からメモリコントローラ１に出力される。

【0030】

シーケンサ２５は、メモリコントローラ１から入出力回路２２及びロジック制御回路２３に入力された制御信号に基づいて、メモリセルアレイ２１を含む各部の動作を制御する。

【0031】

電圧生成回路２６は、メモリセルアレイ２１におけるデータの書き込み動作、読み出し動作、及び消去動作のそれぞれに必要な電圧を生成する部分である。この電圧には、例えばメモリセルアレイ２１の複数のワード線及び複数のビット線にそれぞれ印加される電圧等が含まれる。電圧生成回路２６の動作はシーケンサ２５により制御される。

【0032】

ロウデコーダ２７は、メモリセルアレイ２１の複数のワード線に電圧をそれぞれ印加するためのスイッチ群により構成される回路である。ロウデコーダ２７は、レジスタ２４からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいてブロックを選択するとともに、当該ロウアドレスに基づいてワード線を選択する。ロウデコーダ２７は、選択されたワード線に対して電圧生成回路２６からの電圧が印加されるようにスイッチ群の開閉状態を切り替える。ロウデコーダ２７の動作はシーケンサ２５により制御される。

【0033】

センスアンプ２８は、メモリセルアレイ２１のビット線に印加される電圧を調整したり、ビット線の電圧を読み出してデータに変換したりするための回路である。センスアンプ２８は、データの読み出し時には、メモリセルアレイ２１のメモリセルトランジスタからビット線に読み出されたデータを取得するとともに、取得した読み出しデータを入出力回路２２に転送する。センスアンプ２８は、データの書き込み時には、ビット線を介して書き込まれるデータをメモリセルトランジスタに転送する。センスアンプ２８の動作はシーケンサ２５により制御される。

【0034】

入出力用パッド群３０は、メモリコントローラ１と入出力回路２２との間で各信号の送受信を行うための複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳのそれぞれに対応して個別に設けられている。

【0035】

ロジック制御用パッド群３１は、メモリコントローラ１とロジック制御回路２３との間で各信号の送受信を行うための複数の端子が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、及びレディービジー信号／ＲＢのそれぞれに対応して個別に設けられている。

【0036】

電源入力用端子群３２は、半導体装置２の動作に必要な各電圧の印加を受けるための複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ，ＶｃｃＱ，Ｖｐｐ、及び接地電圧Ｖｓｓが含まれている。電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体装置２との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。

【0037】

（メモリセルアレイの電子回路的な構成）
次に、メモリセルアレイ２１の電子回路的な構成について説明する。図３に示されるように、メモリセルアレイ２１は複数のストリングユニットＳＵ０～ＳＵ３を有している。各ストリングユニットＳＵ０～ＳＵ３は複数のＮＡＮＤストリングＳＲを有している。各ＮＡＮＤストリングＳＲは、例えば８つのメモリセルトランジスタＭＴ０～ＭＴ７、及び２つのセレクトトランジスタＳＴＤ，ＳＴＳを有している。なお、ＮＡＮＤストリングＳＲが有するメモリセルトランジスタの数及びセレクトトランジスタの数は任意に変更可能である。

【0038】

複数のストリングユニットＳＵ０～ＳＵ３は全体で１つのブロックを構成している。なお、図３では単一のブロックのみが図示されているが、実際には、メモリセルアレイ２１には、このようなブロックが複数設けられている。

【0039】

以下では、ストリングユニットＳＵ０～ＳＵ３のそれぞれを区別せずに「ストリングユニットＳＵ」とも称する。また、メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれを区別せず「メモリセルトランジスタＭＴ」とも称する。

【0040】

メモリセルアレイ２１はＮ本のビット線ＢＬ０～ＢＬ（Ｎ－１）を有している。なお、「Ｎ」は正の整数である。各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬ（Ｎ－１）の数Ｎと同数のＮＡＮＤストリングＳＲを有している。ＮＡＮＤストリングＳＲに設けられるメモリセルトランジスタＭＴ０～ＭＴ７は、セレクトトランジスタＳＴＤのソースとセレクトトランジスタＳＴＳのドレインとの間において直列に配置されている。セレクトトランジスタＳＴＤのドレインは複数のビット線ＢＬ０～ＢＬ（Ｎ－１）のいずれかに接続されている。セレクトトランジスタＳＴＳのソースはソース線ＳＬに接続されている。以下の説明においては、ビット線ＢＬ０～ＢＬ（Ｎ－１）のそれぞれを区別せず「ビット線ＢＬ」とも表記することがある。

【0041】

各メモリセルトランジスタＭＴは、ゲート部分に電荷蓄積層を有するトランジスタとして構成されている。電荷蓄積層に蓄積された電荷量が、メモリセルトランジスタＭＴに保持されるデータに相当する。メモリセルトランジスタＭＴは、例えば窒化シリコン膜等を電荷蓄積層に用いるチャージトラップ型のものであってもよく、シリコン膜等を電荷蓄積層に用いるフローティングゲート型のものであってもよい。

【0042】

ストリングユニットＳＵ０に設けられる複数のセレクトトランジスタＳＴＤのゲートは、いずれもセレクトゲート線ＳＧＤ０に接続されている。セレクトゲート線ＳＧＤ０には、各セレクトトランジスタＳＴＤの開閉を切り換えるための電圧が印加される。ストリングユニットＳＵ１～ＳＵ３も同様にセレクトゲート線ＳＧＤ１～ＳＧＤ３にそれぞれ接続されている。

【0043】

ストリングユニットＳＵ０に設けられる複数のセレクトトランジスタＳＴＳのゲートは、いずれもセレクトゲート線ＳＧＳ０に接続されている。セレクトゲート線ＳＧＳ０には、各セレクトトランジスタＳＴＳの開閉を切り換えるための電圧が印加される。ストリングユニットＳＵ１～ＳＵ３も同様にセレクトゲート線ＳＧＳ１～ＳＧＳ３にそれぞれ接続されている。なお、１つのブロックを構成するストリングユニットＳＵ０～ＳＵ３においてセレクトゲート線が共有され、ストリングユニットＳＵ０～ＳＵ３のそれぞれのセレクトトランジスタＳＴＳのゲートが共通のセレクトゲート線に接続されていてもよい。

【0044】

メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれのゲートはワード線ＷＬ０～ＷＬ７に接続されている。ワード線ＷＬ０～ＷＬ７には、メモリセルトランジスタＭＴ０～ＭＴ７の開閉を切り換えたり、メモリセルトランジスタＭＴ０～ＭＴ７の各電荷蓄積層に蓄積された電荷量を変化させたりする等の目的で電圧が印加される。

【0045】

半導体装置２におけるデータの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに接続される複数のメモリセルトランジスタＭＴに対して、「ページ」と称される単位ごとに一括して行われる。一方、半導体装置２におけるデータの消去は、ブロックに含まれる全てのメモリセルトランジスタＭＴに対して、一括して行われる。このようなデータの書き込み、読み出し、及び消去を行うための具体的な方法としては、公知となっている様々な方法を採用することができるため、その詳細な説明は省略する。

【0046】

（半導体装置の構造）
次に、半導体装置２の構造、特にメモリセルアレイ２１の近傍の構造について具体的に説明する。図４に示されるように、半導体装置２は、基板４０、絶縁体層４１、半導体層４２、及び積層体５０を備えている。

【0047】

基板４０は、Ｚ軸方向側に平坦面を有する板状の部材である。基板４０は例えばシリコンウェハである。基板４０の上面には、絶縁体層４１及び半導体層４２が例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）成膜により複数層の膜として形成されている。基板（半導体基板）４０の表面には、例えば、素子分離領域４０ｉが設けられている。素子分離領域４０ｉは、例えばシリコン酸化物を含む絶縁領域であり、その一部において、トランジスタＴｒのソース領域およびドレイン領域を区画する部分である。

【0048】

絶縁体層４１は、例えばシリコン酸化物のような絶縁性の材料により形成されている。絶縁体層４１において基板４０に接触する底部には、例えばトランジスタＴｒや配線ＬＮ等を含む周辺回路が形成されている。この周辺回路は、図２に示されるセンスアンプ２８やロウデコーダ２７等を構成する。絶縁体層４１は、この周辺回路の全体を覆っている。

【0049】

半導体層４２は、図３のソース線ＳＬとして機能する層である。半導体層４２は、例えば、不純物がドープされた多結晶シリコンのような、シリコンを含む材料により形成されている。半導体層４２はメモリセルアレイ２１の下方において絶縁体層４１に埋め込まれている。

【0050】

なお、半導体層４２は、その全体がシリコンのような半導体材料により形成されていてもよいが、図４に示されるように半導体層４２ａ及び導電層４２ｂを含む少なくとも２層の積層構造により形成されていてもよい。半導体層４２ａは例えばシリコン（ポリシリコン）のような半導体材料により形成されている。導電層４２ｂは例えばタングステンのような金属材料により形成されている。

【0051】

積層体５０は半導体層４２の上面に設けられている。積層体５０は、絶縁体層５１及び導電体層５２がＺ軸方向に交互に複数積層された構造を有している。絶縁体層５１及び導電体層５２は、半導体層４２の上面に例えばＣＶＤ法を用いた成膜法により複数層の膜として形成される。

【0052】

導電体層５２は、例えばタングステンを含む材料を用いて形成された、導電性を有する層である。各導電体層５２は、図３におけるワード線ＷＬ０～ＷＬ７やセレクトゲート線ＳＧＳ１，ＳＧＤ１等として用いられる。絶縁体層５１は、互いに隣り合う導電体層５２，５２の間に配置されており、それらの間を電気的に絶縁している。絶縁体層５１は本実施形態における「絶縁膜」に相当し、導電体層５２は本実施形態における「タングステン膜」に相当する。本実施形態における絶縁体層５１および導電体層５２の製造方法については後に詳述する。

【0053】

積層体５０には、Ｚ軸方向に貫通するように複数のメモリホールＭＨが形成されている。各メモリホールＭＨの内側にはメモリピラー６０が形成されている。各メモリピラー６０は、Ｚ軸方向において最も上方に位置する絶縁体層５１から半導体層４２までの領域に形成されている。各メモリピラー６０は、図３に示されるＮＡＮＤストリングＳＲに対応するものである。

【0054】

図５は、メモリピラー６０をその中心軸を通る面（Ｙ－Ｚ平面）で切断した際の積層体５０の断面構造を示したものである。図６は、図５のＶＩ－ＶＩ線に沿った断面構造を示したものである。

【0055】

図６に示されるように、メモリピラー６０は、円形又は楕円形の断面形状を有している。メモリピラー６０は、ボディ６１、及び積層膜６２を有している。

【0056】

ボディ６１は、コア部６１ａ、及び半導体部６１ｂを有している。半導体部６１ｂは半導体材料を含み、例えばアモルファスシリコンを含む材料又はポリシリコンを含む材料によって形成されている。半導体部６１ｂは、メモリセルトランジスタＭＴ等のチャネルを形成する部分であり、本実施形態の半導体チャネルとして機能する。コア部６１ａは、半導体部６１ｂの内側に設けられている。コア部６１ａは、例えばシリコン酸化物のような絶縁性の材料により形成されている。なお、ボディ６１は、その全体が半導体部６１ｂになっており、内側のコア部６１ａが設けられていない構造であってもよい。

【0057】

積層膜６２は、ボディ６１の外周を覆うような位置に形成された複数層の膜である。積層膜６２は、例えばトンネル絶縁膜６２ａ、及び電荷蓄積層６２ｂを有している。トンネル絶縁膜６２ａは、ボディ６１の外周の位置に設けられる膜である。トンネル絶縁膜６２ａは、例えばシリコン酸化物、又はシリコン酸化物及びシリコン窒化物を含む。トンネル絶縁膜６２ａは、ボディ６１と電荷蓄積層６２ｂとの間の電位障壁である。例えばボディ６１から電荷蓄積層６２ｂへ電子を注入するとき（書き込み動作）には、電子がトンネル絶縁膜６２ａの電位障壁を通過（トンネリング）する。また、ボディ６１から電荷蓄積層６２ｂへ正孔を注入するとき（消去動作）には、正孔がトンネル絶縁膜６２ａの電位障壁を通過する。

【0058】

電荷蓄積層６２ｂは、トンネル絶縁膜６２ａの外側を覆うように形成された膜である。電荷蓄積層６２ｂは、例えばシリコン窒化物を含む。電荷蓄積層６２ｂは、膜中に電荷をトラップするトラップサイトを有する。電荷蓄積層６２ｂにおいて導電体層５２とボディ６１との間に挟み込まれている部分は、電荷を蓄積する電荷蓄積層を、すなわちメモリセルトランジスタＭＴの記憶領域を構成している。メモリセルトランジスタＭＴの閾値電圧は、電荷蓄積層６２ｂにおける電荷の有無、又は当該電荷の量によって変化する。

【0059】

図５に示されるように、導電体層５２の外周面はブロック絶縁膜５３により覆われている。ブロック絶縁膜５３は、導電体層５２から積層膜６２側への電荷のバックトンネリングを抑制するための膜である。ブロック絶縁膜５３は、例えばシリコン酸化物及びアルミニウム酸化物を含む材料により形成される。

【0060】

絶縁体層５１と電荷蓄積層６２ｂとの間にはカバー絶縁膜５４が設けられている。カバー絶縁膜５４は、例えばシリコン酸化物を含む材料を用いて形成されてもよい。カバー絶縁膜５４は、犠牲層（後述する犠牲層５５）を導電体層５２に置き換えるリプレイス工程において電荷蓄積層６２ｂがエッチングされないように保護するための膜である。例えば、導電体層５２の形成にリプレイス工程が利用されない場合には、カバー絶縁膜５４はなくてもよい。

【0061】

メモリピラー６０において各導電体層５２の内側に位置する部分はトランジスタとして機能する。すなわち、各メモリピラー６０では、その長手方向に沿って複数のトランジスタが電気的に直列に接続された状態になっている。各導電体層５２は積層膜６２を介して各トランジスタのゲートに接続されている。トランジスタの内側にある半導体部６１ｂは、当該トランジスタのチャネルとして機能する。

【0062】

メモリピラー６０の長手方向に沿って直列に並ぶ各トランジスタの一部は、図３に示される複数のメモリセルトランジスタＭＴとして機能する。また、直列に並ぶ複数のメモリセルトランジスタＭＴの両端にそれぞれ形成されるトランジスタは、図３に示されるセレクトトランジスタＳＴＤ，ＳＴＳとしてそれぞれ機能する。

【0063】

図４に示されるように、それぞれのメモリピラー６０の上方には複数のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｘ方向に延びる直線状の配線として形成されている。各ビット線ＢＬはＹ方向に並ぶように配置されている。メモリピラー６０の上端はコンタクトＣｂを介して複数のビット線ＢＬのうちのいずれかに接続されている。このような構造により、各メモリピラー６０の半導体部６１ｂがビット線ＢＬに対し電気的に接続されている。

【0064】

積層体５０はスリットＳＴにより複数に分断されている。スリットＳＴは、図４のＹ方向に沿って延びるように形成された直線状の溝であり、例えば半導体層４２に達する深さで形成されている。

【0065】

積層体５０の上方部分はスリットＳＨＥにより分断されている。スリットＳＨＥは、Ｙ方向に延びるように形成される浅い溝である。スリットＳＨＥは、複数の導電体層５２のうち、セレクトゲート線ＳＧＤとして設けられた導電体層５２のみを分断する深さまで形成されている。

【0066】

メモリピラー６０の下端部では積層膜６２が除去されている。これにより、半導体部６１ｂの下端部は半導体層４２に接続されている。このような構造により、ソース線ＳＬとして機能する半導体層４２と、各トランジスタのチャネルとが電気的に接続されている。

【0067】

以上のように、本実施形態に係る半導体記憶装置１０は、絶縁膜に相当する複数の絶縁体層５１と、複数の絶縁体層５１の間に設けられた例えばタングステン膜で形成された導電体層５２とを備える（以下、導電体層５２をタングステン膜５２とも称する）。すなわち、本実施形態に係る半導体記憶装置１０は、複数の絶縁体層５１のうちの一の絶縁膜（本実施形態における第１の絶縁膜）５１ａと、一の絶縁膜に対してＺ軸方向（Ｚ方向）に離間する他の絶縁膜（本実施形態における第２の絶縁膜）５１ｂと、一の絶縁膜５１ａと他の絶縁膜５１ｂとの間に設けられたタングステン膜５２と、を備える。本実施形態に係る半導体記憶装置１０においては、タングステン膜５２の厚さをＴ、タングステン膜５２の平均粒径をＡＰＳとすると、ＡＰＳ／Ｔ≦２の関係を満足するようにタングステン膜５２が設けられている。ここで、本実施形態において、タングステン膜５２の厚さＴは、後述のように、タングステン膜５２のＺ軸方向における厚さである。図５に示すように、本実施形態に係る半導体記憶装置１０においては、複数の絶縁膜５１と、複数のタングステン膜５２とが、絶縁膜５１（第１の絶縁膜５１ａ）、タングステン膜５２（図５において第１の絶縁膜５１ａと第２の絶縁膜５１ｂとの間のタングステン膜５２）、絶縁膜５１（第１の絶縁膜５１ｂ）、タングステン膜５２（図５において第２の絶縁膜５１ｂのＺ軸方向の上側に設けられたタングステン膜５２）…の順にＺ軸方向に積層されている。従って、本実施形態におけるタングステン膜５２の厚さＴは、タングステン膜５２の、ある絶縁膜５１（例えば第１の絶縁膜５１ａ）から他の絶縁膜５１（例えば第２の絶縁膜５１ｂ）に向かう方向（本実施形態において第１の方向）に相当するＺ軸方向における厚さである。なお、図５に示す例においては、一の絶縁膜５１ａと、タングステン膜５２と、他の絶縁膜５１ｂとは、後述のシリコン酸化膜５３ａおよび酸化アルミニウム膜５３ｂを含むブロック絶縁膜５３等を介して、この順に積層されている。

【0068】

本発明者等は、半導体記憶装置の製造工程において、ワード線としてタングステン膜を成膜後、基板として用いられた半導体基板のシリコンウェハの下凸方向への反りが発生することがあるという問題があることを見出した。シリコンウェハの反りは、近年の半導体記憶装置の高積層化に伴い、さらに問題になると考えられる。

【0069】

本発明者等は、鋭意検討の結果、タングステン膜を比較的小粒径となるように設けることにより、反りの原因となる応力を低減することが可能であることを見出した。小粒径化することにより、応力の方向の偏りの発生が抑制され、応力分布が平均化されるからであると考えられる。本発明者等の検討によると、上記のように、タングステン膜の厚さをＴ、タングステン膜の平均粒径をＡＰＳとすると、ＡＰＳ／Ｔ≦２の関係を満足する場合に好適に応力の低減が可能であることがわかった。

【0070】

また、ＡＰＳ／Ｔ≦２を満足すると応力を低減することができるが、例えばＡＰＳ／Ｔ≦１の場合にさらに顕著な効果が得られることがわかった。また、０．３≦ＡＰＳ／Ｔの場合にもタングステン膜の反りの原因となる応力を低減する効果が得られることがわかった。タングステン膜５２は、例えばタングステン膜５２の平均粒径ＡＰＳが１２０ｎｍ以下、好ましくは８０ｎｍ以下、あるいは好ましくは５０ｎｍ以下または４０ｎｍ以下となるように設けられてもよい。また、タングステン膜５２は、膜厚Ｔが６０ｎｍ以下、好ましくは４０ｎｍ以下、あるいは好ましくは２５ｎｍ以下または２０ｎｍ以下となるように設けられてもよい。このような平均粒径ＡＰＳ、膜厚Ｔの範囲において、ＡＰＳ／Ｔ≦２となるようにタングステン膜５２が形成されることが好ましい。例えば、タングステン膜５２が、膜厚Ｔが６０ｎｍとなるように設けられる場合、ＡＰＳ／Ｔ≦２を満たすように、タングステン膜５２を構成するタングステン結晶粒の平均粒径が１２０ｎｍ以下となるように設けられてもよく、ＡＰＳ／Ｔ≦１を満たすように、平均粒径が６０ｎｍ以下（例えば５０ｎｍ）となるように設けられることがさらに好ましい。同様に、タングステン膜５２が、膜厚Ｔが４０ｎｍとなるように設けられる場合、タングステン膜５２を構成するタングステン結晶粒の平均粒径が８０ｎｍ以下となるように設けられてもよく、平均粒径が４０ｎｍ以下となるように設けられることがさらに好ましい。また、タングステン膜５２が、膜厚Ｔが２５ｎｍとなるように設けられる場合には、タングステン膜５２を構成するタングステン結晶粒の平均粒径が５０ｎｍ以下となるように設けられてもよく、平均粒径が２５ｎｍ以下となるように設けられることがさらに好ましい。また、タングステン膜５２が、膜厚Ｔが２０ｎｍとなるように設けられる場合には、タングステン膜５２を構成するタングステン結晶粒の平均粒径が４０ｎｍ以下となるように設けられてもよく、平均粒径が２０ｎｍ以下となるように設けられることがさらに好ましい。また、上述のように、０．３≦ＡＰＳ／Ｔとなるようにタングステン膜５２が形成されてもよい。例えば、タングステン膜５２が、膜厚Ｔが６０ｎｍとなるように設けられる場合、タングステン膜５２を構成するタングステン結晶粒の平均粒径が２０ｎｍ以上となるように設けられてもよい。

【0071】

なお、図５に示すように、本実施形態において膜厚Ｔは、タングステン膜５２の成膜後のＺ軸方向における厚さを意味する。後述するように、本実施形態のタングステン膜５２の製造過程においては、タングステン膜を構成するタングステン結晶がＺ軸方向の上方向および下方向にそれぞれ成長するように成膜されるので、タングステン膜５２の膜厚Ｔは、成膜時に成長させる厚さにより調整されてもよい。従って、例えば膜厚Ｔのタングステン膜５２を形成する場合、Ｚ軸方向の上方向に成長させるタングステン膜およびＺ軸方向の下方向に成長させるタングステン膜の厚さがそれぞれ例えば約Ｔ／２となるように成膜工程において調整されてもよい。例えば、膜厚６０ｎｍのワード線として機能するタングステン膜を形成する場合、Ｚ軸方向の上方向および下方向に成長するタングステン膜をそれぞれ３０ｎｍずつ形成してもよい。また、Ｚ軸方向の上方向または下方向のいずれか一方向にのみ成長させるように成膜してもよく、その場合についても、上述のＡＰＳ／Ｔが２以下となるようにタングステン膜を成膜することにより、本実施形態と同様の作用効果を奏する。すなわち、例えば、６０ｎｍの膜厚のタングステン膜をＺ軸方向の上方向に成長させて成膜する過程において、タングステン膜を構成するタングステン結晶粒の平均粒径が１２０ｎｍ以下となるように成膜されてもよい。また、好ましくはタングステン結晶粒の平均粒径が６０ｎｍ以下となるようにタングステン膜５２がＺ軸方向の上方向に成膜されてもよい。

【0072】

本実施形態においては、タングステン膜５２の膜厚Ｔは導電体層５２の厚さに相当する。例えば、タングステン膜５２の厚さＴは、図５において符号Ｔで示すように、メモリピラー６０を中心軸を通る面（Ｙ－Ｚ平面）で切断した際に示される導電体層５２のＺ軸方向の大きさであってもよい。タングステン膜５２を構成するタングステン結晶粒の粒径は公知の方法により測定することができる。例えば、結晶粒の粒径は、導電体層５２の断面（例えば、図５においてＸＺ面に平行な断面）の顕微鏡画像（光学顕微鏡画像又は走査型乃至透過型電子顕微鏡画像の場合を含む）を取得し、顕微鏡画像を用いて断面における結晶粒の最大寸法を測定することにより、取得してもよい。また、例えば、電子線後方散乱解析法（ＥＢＳＤ：Ｅｌｅｃｔｒｏｎ ＢａｃｋＳｃａｔｔｅｒ Ｄｉｆｆｒａｃｔｉｏｎ）によって粒径を測定することもできる。例えば、結晶粒の断面積が測定できる場合には、例えば、ＥＢＳＤ法によって得られる結晶粒マップに基づいて画像解析を行い測定した結晶粒の断面積を、結晶粒の断面を正円形としたときの直径に換算して取得してもよい。例えば、結晶粒の断面積をＳとし、結晶粒の半径をｒとしたとき、Ｓ＝πｒ^２の関係から半径ｒを算出し、半径ｒの２倍を粒径としてもよい。また、例えば、測定した粒径の平均値を算出することにより、導電体層５２内の結晶粒の平均粒径を算出してもよい。あるいは、取得した個々の結晶粒の粒径の加重平均を算出することにより平均粒径を取得してもよい。加重平均は、例えば、タングステン膜５２の断面の顕微鏡画像において、粒径に加え、個々の結晶粒の断面積も算出し、個々の結晶粒における粒径と断面積との積の、全ての結晶粒についての和を、全ての結晶粒の断面積の和で除することにより算出することができる。

【0073】

本実施形態においては、タングステン膜の結晶粒の粒径として、膜厚Ｔ（成膜方向）に垂直あるいは略垂直な断面における粒径を取得してもよい。例えば、図５において、膜厚Ｔを導電体層５２のＺ軸方向の大きさとすると、粒径としては、ＸＹ面に平行な断面における粒径を取得してもよい。

【0074】

（半導体装置の製造方法）
次に、本実施形態に係る半導体装置１０の製造方法について説明する。本実施形態に係る半導体記憶装置１０の製造方法は、絶縁膜５１（絶縁体層５１）を設ける工程と、絶縁膜５１上にバリアメタル膜５６を設ける工程と、バリアメタル膜５６上に、タングステンのニュークリエーション膜５７を設ける工程と、ニュークリエーション膜５７上に、厚さＴ１を有する第１タングステン膜５２ａを設ける工程と、少なくともニュークリエーション膜５７及び第１タングステン膜５２ａをアニールする工程と、アニールされた第１タングステン膜５２ａ上に、厚さＴ１より大きい厚さＴ２の第２タングステン膜５２ｂを設けることにより、厚さをＴとし、平均粒径をＡＰＳとするとき、ＡＰＳ／Ｔ≦２であるタングステン膜５２を設ける工程と、を含む。本実施形態においてタングステン膜５２の厚さＴは、例えば図５を参照して上述のように、タングステン膜５２のＺ軸方向における厚さである。本実施形態に係る半導体記憶装置１０の製造方法においては、ある絶縁膜５１（本実施形態において第１の絶縁膜５１ａ）と、タングステン膜５２と、他の絶縁膜５１（本実施形態において第２の絶縁膜５１ｂ）とが、この順に、バリアメタル膜５６やニュークリエーション膜５７等を介して積層され、タングステン膜５２の厚さＴは、第１の絶縁膜５１ａから第２の絶縁膜５１ｂに向かう方向（本実施形態において第１の方向）に相当するＺ軸方向における厚さである。

【0075】

以下、図７－図１６を参照して、本実施形態に係る半導体装置１０の製造方法を詳細に説明する。図７―図１６は、本実施形態に係る半導体装置１０の製造工程の一部を模式的に示す断面図である。図７に示されるように、まず、基板４０上に絶縁体層４１および半導体層４２を形成し、半導体層４２上に、複数の絶縁体層５１および犠牲層５５を交互に含む積層体５０を形成する。基板４０は、Ｚ軸方向側において平坦な面を有する板状の部材であり、例えば、シリコン基板などの半導体基板である。絶縁体層４１は、例えばシリコン酸化物のような絶縁性の材料により形成されてもよい。半導体層４２は、例えば、不純物がドープされた多結晶シリコンのような、シリコンを含む材料により形成されてもよい。積層体５０を構成する絶縁体層５１は、本実施形態における絶縁膜に相当し、例えばシリコン酸化物を含む材料を用いて形成される。絶縁体層５１は、例えば、ＴＥＯＳ層であってもよい。ＴＥＯＳ層は、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料としたシリコン酸化物層であり、例えば、ＣＶＤ法を用いて形成されてもよい。犠牲層５５は、後の置換工程において、導電体層５２に置き換えられる。犠牲層５５は、例えば、シリコン窒化物を含む材料を用いてＣＶＤ法により形成されてもよい。後の工程において犠牲層５５が導電体層５２に置換されると、絶縁体層５１は、互いに隣り合う導電体層５２、５２の間に配置されて、それらの間を電気的に絶縁する。なお、図７では、絶縁体層５１および犠牲層５５は、それぞれ４層および３層が積層される場合を模式的に示しているが、積層体５０の積層数はこれらに限られない。例えば、絶縁体層５１および犠牲層５５（後述の犠牲層５５を除去した後に形成される、ワード線として機能する導電体層５２）は、３層以下、または５層以上が積層されてもよい。特に近年の半導体記憶装置のように高積層の半導体記憶装置においては、１００層以上の導電体層５２が積層され、このような高積層の半導体記憶装置においても本実施形態を適用可能である。また、後述するように、本実施形態により、特に高積層の半導体記憶装置の製造プロセスを効率良く進めることが可能となる。

【0076】

次に、図８に示されるように、絶縁体層４１、半導体層４２、および積層体５０を貫通するように、積層体５０にメモリホールＭＨが形成される。メモリホールＭＨは、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）による異方性エッチングを行うことにより形成されてもよい。

【0077】

続いて、図９に示されるように、メモリホールＭＨ内の絶縁体層５１および導電体層５２のそれぞれの内面に、カバー絶縁膜５４、積層膜６２、およびボディ６１がこの順に形成される。カバー絶縁膜５４は、例えばシリコン酸化物を含む材料を用いて形成されてもよい。積層膜６２として、カバー絶縁膜５４の内側に、電荷蓄積層６２ｂおよびトンネル絶縁膜６２ａがそれぞれ形成される。電荷蓄積層６２ｂは、例えばシリコン窒化物を含む材料を用いて形成されてもよい。トンネル絶縁膜６２ａは、例えばシリコン酸化物を含む材料、またはシリコン酸化物およびシリコン窒化物を含む材料を用いて形成されてもよい。ボディ６１として、トンネル絶縁膜６２ａの内側に、半導体部６１ｂおよびコア部６１ａがそれぞれ形成される。半導体部６１ｂは、例えば半導体材料を含み、例えばアモルファスシリコンを含む材料を用いて形成されてもよい。コア部６１ａは、例えばシリコン酸化物のような絶縁性の材料を用いて形成されてもよい。

【0078】

次に、積層体５０に不図示の溝を形成した後、この溝を利用して犠牲層５５を除去する。この溝は、例えばＲＩＥにより半導体層４２に達するように深さ方向（Ｚ軸方向）に形成されてもよい。犠牲層５５は、例えば、リン酸等の薬液を用いた、溝を介したウェットエッチングにより除去されてもよい。これにより、図１０に示されるように、隣り合う絶縁体層５１、５１の間に空隙Ｃが形成される。図１０に示されるように、空隙Ｃ内には絶縁体層５１のＺ軸方向の表面およびカバー絶縁膜５４の表面（Ｙ軸方向の表面）が露出する。上述のように、カバー絶縁膜５４が設けられていることにより、犠牲層５５を除去する工程において電荷蓄積層６２ｂがエッチングされないように保護される。

【0079】

続いて、空隙Ｃ内に露出するカバー絶縁膜５４を除去することにより、図１１に示されるように、電荷蓄積層６２ｂのＹ方向の表面が露出される。

【0080】

次に、絶縁体層５１のＺ軸方向の表面および電荷蓄積層６２ｂのＹ方向の表面に、シリコン酸化膜５３ａおよび酸化アルミニウム膜５３ｂがこの順に形成される。これにより、図１２に示されるように、空隙Ｃ内にブロック絶縁膜５３が形成される。シリコン酸化膜５３ａおよび酸化アルミニウム膜５３ｂは、例えば熱ＣＶＤ法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成されてもよい。

【0081】

次に、図１３に示されるように、酸化アルミニウム膜５３ｂの表面（Ｚ軸方向の表面およびＹ方向の表面）にバリアメタル膜５６が形成される。バリアメタル膜５６は、例えば、窒化チタン（ＴｉＮ）を含む材料を用いてＣＶＤ法またはＡＬＤ法により形成されてもよい。

【0082】

続いて、図１４に示されるように、バリアメタル膜５６の表面（Ｚ軸方向の表面およびＹ方向の表面）に初期タングステン膜としてのニュークリエーション膜５７が形成される。ニュークリエーション膜５７は、例えば、六フッ化タングステン（ＷＦ_６）ガスとジボラン（Ｂ_２Ｈ_６）ガスとを主成分として含む処理ガスを用いて、ＣＶＤ法により形成されてもよい。ニュークリエーション膜５７は、例えば厚さが１ｎｍ以上５ｎｍ以下となるように形成されてもよい。ニュークリエーション膜５７の厚さは、例えば２ｎｍ以上４ｎｍ以下となるように形成されることが好ましい。

【0083】

続いて、図１５に示されるように、ニュークリエーション膜５７の表面（Ｚ軸方向の表面およびＹ方向の表面）に、第１の厚さＴ１となるように第１タングステン膜５２ａが形成される。第１タングステン膜５２ａは、例えば、成膜ガスとしての六フッ化タングステン（ＷＦ_６）ガスと還元ガスとしての水素（Ｈ_２）ガスとを含む処理ガスを用いて、ＣＶＤ法により形成されてもよい。第１タングステン膜５２ａは、例えば厚さＴ１が０．１ｎｍ以上５ｎｍ以下となるように形成されてもよい。第１タングステン膜５２ａの厚さは、例えば０．５ｎｍ以上３ｎｍ以下であることが好ましい。

【0084】

次に、必要に応じて成膜工程に使用される処理容器を大気開放した後、第１タングステン膜５２ａに対し、高速熱処理、例えばＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法によりアニール処理が施される。アニール処理は、例えば、窒素（Ｎ_２）ガスまたは酸素（Ｏ_２）ガス雰囲気中で、６００℃以上９００℃以下の温度範囲で、例えば５秒以上２０秒以下の時間、行われてもよい。

【0085】

さらに必要に応じて成膜工程に使用される処理容器を再度大気開放した後、図１６に示されるように、第１タングステン膜５２ａの表面（Ｚ軸方向の表面およびＹ方向の表面）に、厚さが第１タングステン膜５２ａの厚さＴ１より大きいＴ２となるように、第２タングステン膜５２ｂが形成される。第２タングステン膜５２ｂは、例えば第１タングステン膜５２ａと同様の方法により形成されてもよく、成膜ガスとしての六フッ化タングステン（ＷＦ_６）ガスと還元ガスとしての水素（Ｈ_２）ガスとを含む処理ガスを用いて、ＣＶＤ法により形成されてもよい。また、第２タングステン膜５２ｂは、タングステン膜５２の厚さをＴ（すなわち、第１タングステン膜５２ａの厚さＴ１の２倍と、第２タングステン膜５２ｂの厚さＴ２との和）とし、タングステン膜５２を構成する平均粒径をＡＰＳとするとき、ＡＰＳ／Ｔ≦２という関係を満たすように形成される。上述のように、こうして形成されたタングステン膜５２は、本実施形態における導電体層５２に相当し、ワード線として機能する。なお、導電体層５２は、他の実施形態においては、例えばモリブデンを含む材料により形成されてもよい。タングステン膜５２が形成された後にさらに他の工程が必要に応じて行われてもよい。例えば、必要であれば、さらにアニール処理が行われてもよい。また、本実施形態においては、第２タングステン膜５２ｂは、第１タングステン膜５２ａのＺ軸方向上側の表面からＺ軸方向の上方向にタングステン結晶を成長させると共に、第１タングステン膜５２ａのＺ軸方向下側の表面からＺ軸方向の下方向にタングステン結晶を成長させることにより形成される。第１タングステン膜５２ａのＺ軸方向上側の表面からＺ軸方向の上方向およびＺ軸方向下側の表面からＺ軸方向の下方向に、それぞれＴ２／２の厚さとなるようにタングステン膜を成膜することにより、厚さＴ２の第２タングステン膜５２ｂを形成してもよい。

【0086】

以上により、本実施形態の半導体装置１０が形成される。

【0087】

以下、図１７Ａおよび図１７Ｂを参照して、本実施形態に係る半導体装置１０におけるタングステン膜５２の厚さＴおよび平均粒径ＡＰＳについて説明する。

【0088】

図１７Ａに本実施形態に係る実施例の半導体装置（半導体記憶装置）１０の導電体層５２の断面のＥＢＳＤ法により得られた結晶粒マップを示す。また、図１７Ｂに比較例の半導体記憶装置（以下、半導体装置２００とも称する）の導電体層の断面の結晶粒マップを示す。比較例の半導体装置２００は、上述の本実施形態に係る半導体装置１０の製造工程のような、タングステン膜５２を、厚さが小さい第１タングステン膜５２ａを形成後に熱処理を実施した上で第２タングステン膜５２ｂを形成する工程によっては形成しない点において本実施形態に係る実施例の半導体装置１０と異なる製造工程により製造された。すなわち、比較例の半導体装置２００は、例えば、上述のような絶縁体層（以下、絶縁体層２５１とも称する）上に、バリアメタル膜（以下、バリアメタル膜２５６とも称する）が形成され、ニュークリエーション膜（以下、ニュークリエーション膜２５７とも称する）が形成された後、真空状態を維持したまま、タングステン膜（以下、タングステン膜２５２とも称する）が形成され、続いてアニール処理を施すことにより形成された。

【0089】

図１７Ａおよび図１７Ｂに示すように、本実施形態に係る実施例の半導体装置１０においては、比較例の半導体装置２００に比べ、粒径を小さくすることができた。結晶粒マップにおいて粒径を測定し、平均粒径（ここでは、上述の加重平均粒径）を算出したところ、本実施形態に係る実施例の半導体装置１０のタングステン膜５２および比較例の半導体装置２００のタングステン膜２５２のタングステン結晶粒の平均粒径は、それぞれ、５０ｎｍおよび１７０ｎｍであった。

【0090】

すなわち、本発明者等は、鋭意検討により、上述してきた製造工程により、ニュークリエーション膜５７を成膜後、厚さが比較的小さい第１タングステン膜５２ａを形成した後、熱処理を施し、第２タングステン膜５２ｂを形成することにより、タングステン膜５２を構成するタングステン結晶粒の粒径を小さくすることができた。すなわち、厚さが比較的小さい第１タングステン膜５２ａを形成した後に第２タングステン膜５２ｂを形成することにより、構成するタングステン結晶粒の粒径が比較的小さい第１タングステン膜５２ａを形成し、その後に形成される第２タングステン膜５２ｂを構成するタングステン結晶粒の粒径も前の工程で形成された第１タングステン膜５２ａのタングステン結晶の影響を受けるので、第２タングステン膜５２ｂの結晶粒の粒径も比較的小さくすることができたと考えられる。さらに、本実施形態においては、ニュークリエーション膜５７が形成された後、第１タングステン膜５２ａを形成し、第２タングステン膜５２ｂを形成する前に熱処理（高速熱処理）が施される。アモルファス状態であったニュークリエーション膜５７および第１タングステン膜５２ａのタングステンは、高速熱処理を施すことにより、ニュークリエーション膜５７および第１タングステン膜５２ａが一体化されることに伴い、多結晶化したので、第１タングステン膜５２ａのタングステン結晶を小粒径化することができたと考えられる。その後形成される第２タングステン膜５２ｂは、第１タングステン膜５２ａの材質および結晶性等の影響を受けやすいので、第２タングステン膜５２ｂは、第１タングステン膜５２ａを構成する小粒径のタングステン結晶の影響を受け、粒径の小さいタングステン結晶により構成されるように成膜されたと考えられる。

【0091】

本実施形態に係る半導体装置１０の製造工程のタングステンの結晶性への影響を確認する目的で、結晶の配向性についても調べた。図１８は、本実施形態に係る実施例の半導体装置１０および比較例の半導体装置２００の回折Ｘ線スペクトルを示す。図１８では、本実施形態に係る実施例の半導体装置１０および比較例の半導体装置２００に対して、回折Ｘ線強度の測定を行い、回折角度２θ（横軸）に対する回折Ｘ線強度（縦軸：所定時間に検出器が取り込んだ回折Ｘ線数Ｃｏｕｎｔｓ）が図示される。図１８に示す回折Ｘ線強度は、Ｒｉｇａｋｕ社製ＳｍａｒｔＬａｂ（３ｋＷ封入管タイプ）を用いて、ＸＲＤ（Ｘ－ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）法により測定された。

【0092】

図１８に示すように、比較例の半導体装置２００に比べ、本実施形態に係る実施例の半導体装置１０のタングステン膜においては、例えば（１１０）、（２００）、および（２１１）面にそれぞれ相当する３つの極大値が現れ（図１８において、それぞれ、Ｗ（１１０）、Ｗ（２００）、およびＷ（２１１）で示す）、そのうち特に（１１０）および（２１１）の配向性のピークが強く現れた。また、図１８に示されるように、特に（２１１）については、比較例の半導体装置２００においてはほぼピークが見られなかったが、本実施形態に係る実施例の半導体装置１０においては（２１１）で強いピークが現れた。これは、本実施形態に係る実施例の半導体装置１０においては、タングステン膜５２を構成するタングステン結晶粒径が小さくなるようにタングステン膜が形成された結果、配向性がランダムになり主方位である（１１０）だけでなく（２１１）等の他の方位にもピークが現れやすくなったと考えられる。

【0093】

本実施形態によると、以下に説明するように、半導体装置１０のワード線の比抵抗値の増大も抑制されることがわかった。半導体記憶装置においては、一般的にワード線の抵抗が低いことが好ましい。ワード線の抵抗を低下させる目的で、例えばタングステン膜によりワード線を設ける場合、タングステン膜を構成するタングステン結晶粒の粒径が大きくなるように設けることが好ましいと考えられる。しかしながら、本発明者等の検討によれば、タングステン結晶粒の大粒径化に伴って、シリコンウェハの反りが増大すると考えられた。

【0094】

本実施形態によれば、半導体装置１０のワード線の比抵抗についても低減できる。図１９にワード線の厚さ方向の比抵抗の値の変化のグラフを示す。図１９に示すように、本実施形態に係る実施例の半導体装置１０および比較例の半導体装置２００のワード線における比抵抗値は厚さ方向に亘ってあまり差がないという結果となった。すなわち、本実施形態に係る実施例の半導体装置１０においては、タングステン膜５２を構成するタングステン結晶粒を小粒径化したことに起因して比抵抗が増大する可能性が懸念されるが、本実施形態に係る半導体装置１０の製造プロセスを用いることにより、比較例の半導体装置２００に比べ比抵抗値を増大させることなくタングステン膜５２を形成することができた。なお、実施例のタングステン膜５２および比較例のタングステン膜２５２の比抵抗は、例えば四端子法等の公知の方法により測定することができる。

【0095】

本発明者等の考察によると、比較例の半導体装置２００のように、タングステン膜２５２のタングステン結晶粒の粒径が比較的大きくなる場合、タングステン膜２５２の表面の粗さが大きくなりやすいと考えられる。タングステン膜２５２の形成過程においては、空隙（本実施形態に係る半導体装置１０の製造過程において形成される空隙Ｃに相当）の内側に形成されたニュークリエーション膜２５７のＺ軸方向の上側の表面およびＺ軸方向の下側の表面にタングステン結晶粒が、それぞれＺ軸方向の上方向およびＺ軸方向の下方向に成長していき、Ｚ軸方向の上方向に成長したタングステン結晶の層の表面と、Ｚ軸方向の下方向に成長したタングステン結晶の層の表面とが接近していくようにしてタングステン膜２５２が形成される。タングステン結晶の層を構成するタングステン結晶の粒径が比較的大きくなると、タングステン結晶の層の表面の粗さが大きくなると考えられるので、Ｚ軸方向の上方向に成長したタングステン結晶の層の表面と、Ｚ軸方向の下方向に成長したタングステン結晶の層の表面との間に間隙が生じやすくなると考えられる。このような間隙は、Ｚ軸方向の上方向に成長したタングステン結晶の層の表面と、Ｚ軸方向の下方向に成長したタングステン結晶の層の表面との間に生じるので、例えば特にタングステン膜２５２においてＺ軸方向の中央付近の領域に生じる可能性があると考えられる。また、タングステン膜の表面の粗さが大きいため、タングステン膜２５２の成膜が完了する前にＺ軸方向の上方向に成長したタングステン結晶のタングステン膜の表面とＺ軸方向の下方向に成長したタングステン結晶のタングステン膜の表面との間に生じた間隙の開口部分が閉塞してしまい、成膜ガスとして用いられる六フッ化タングステン（ＷＦ_６）ガスを間隙部分に行き渡らせることができず、十分な成膜ができなくなるとも考えられる。結果として、タングステン膜２５２の内部のタングステン量が低下し、ワード線としての比抵抗が大きくなると考えられる。

【0096】

本実施形態においては、タングステン膜５２の形成過程において、タングステン膜５２を構成するタングステン結晶粒の粒径を小さくすることができる。従って、タングステン膜５２の形成過程においてＺ軸方向の上方向に成長したタングステン結晶の層の表面およびＺ軸方向の下方向に成長したタングステン結晶の層の表面の粗さが比較的小さくなると考えられるので、形成されたタングステン膜５２には、例えばタングステン膜５２内のＺ軸方向において中央付近の領域に間隙が生じにくくなり、また、間隙の開口部分の閉塞も生じにくくなると考えられる。その結果、比較例の半導体装置２００に比べ、本実施形態に係るタングステン膜５２におけるタングステン結晶の充填率が向上し、タングステン膜５２を構成するタングステン結晶粒を小粒径化したとしても、ワード線としての比抵抗の上昇を抑制することができたと考えられる。

【0097】

さらに、比較例の半導体装置２００のように、タングステン膜２５２を構成するタングステン結晶粒の粒径が比較的大きい場合、タングステン膜２５２の膜厚方向（Ｚ軸方向）の中央付近の領域に間隙が生じるときは、間隙近傍に存在する、成膜時に使用された六フッ化タングステン（ＷＦ_６）に起因するフッ素原子の拡散を誘発する可能性も考えられる。フッ素原子は特にタングステン膜の表面から拡散すると考えられるが、上述のようにＺ軸方向の上方向に成長したタングステン結晶の層の表面と、Ｚ軸方向の下方向に成長したタングステン結晶の層の表面との間に間隙が生じる結果、Ｚ軸方向の上方向に成長したタングステン結晶の層の表面およびＺ軸方向の下方向に成長したタングステン結晶の層の表面が露出しやすくなるので、タングステン膜表面からのフッ素原子の拡散が生じやすくなると考えられる。フッ素原子は例えばシリコン酸化物を含む材料を用いて形成された絶縁体層２５１内へと拡散し、絶縁体層２５１を損傷する可能性があると考えられる。本実施形態においては、上述のようにタングステン膜５２の膜厚方向（Ｚ軸方向）の中央付近の領域で間隙が生じにくくなる結果、フッ素原子の拡散を抑制することができる。

【0098】

上述した半導体基板のシリコンウェハの下凸方向への反りの発生、および／またはフッ素原子の拡散に起因する絶縁膜（絶縁体層）に発生し得る損傷により、特に高積層の半導体装置の製造工程が効率良く進められないことがあった。本実施形態に係る半導体装置１０の製造方法によれば、半導体基板のシリコンウェハの下凸方向への反りの発生が抑制され、および／またはフッ素原子の拡散に起因する絶縁膜の損傷の発生が抑制されるので、半導体装置１０の製造効率を向上することができる。従って、本実施形態に係る半導体装置１０の製造方法は、特に近年の高積層（例えば１００層以上）の半導体装置の複雑化した製造工程において有効である。

【0099】

なお、上述してきたように、本実施形態に係る半導体装置１０においては、ニュークリエーション膜５７は、例えば、六フッ化タングステン（ＷＦ_６）ガスとジボラン（Ｂ_２Ｈ_６）ガスとを主成分として含む処理ガスを用いて形成される。従って、半導体装置１０のニュークリエーション膜５７の表面側および裏面側にそれぞれ形成されるバリアメタル膜５６およびタングステン膜５２に、ジボラン（Ｂ_２Ｈ_６）ガスに起因するボロン（Ｂ）を含有する層が存在してもよい。ジボラン（Ｂ_２Ｈ_６）ガスに起因するボロン（Ｂ）が、ニュークリエーション膜５７上に形成されるタングステン膜５２に拡散すると考えられ、タングステン膜５２においては、バリアメタル膜５６に比較的近い領域においてボロン濃度が高く、バリアメタル膜５６に比較的遠い領域においてボロン濃度が低くなる。従って、タングステン膜５２は、バリアメタル膜５６に相対的に近い位置Ｐにおいて、第１濃度のＢを含有し、位置Ｐよりもバリアメタル膜５６に相対的に遠い位置Ｑにおいて、第１濃度よりも低い第２濃度のＢを含有してもよい。すなわち、タングステン膜５２においては、バリアメタル膜５６に比較的近い領域において、ボロンの高濃度の領域が形成されてもよい。

【0100】

タングステン膜５２におけるボロンの濃度の分布は、例えば二次イオン質量分析器（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｔｃｒｏｍｅｔｒｙ）を用いて測定してもよい。例えば、タングステン膜５２の膜厚方向（Ｚ軸方向）のバリアメタル膜５６に近い側からバリアメタル膜５６から離れる方向に沿ってボロン濃度の分布を測定してもよい。

【0101】

本実施形態に係る半導体装置１０においては、タングステン膜５２が設けられることにより導電体層５２が形成されている。しかしながら、タングステン膜５２には、上記のように、例えばボロン（Ｂ）等、例えば製造工程で使用される材料に含有されるタングステン以外の物質が含まれていてもよい。
（付記１）
複数の絶縁膜と、
複数の前記絶縁膜上にそれぞれ設けられ、（１１０）の配向性のピーク及び（２１１）の配向性のピークを有する複数のタングステン膜と、
を備える半導体装置。
（付記２）
前記複数の絶縁膜と、
前記複数のタングステン膜と、
前記複数の絶縁膜及び前記複数のタングステン膜を貫通する方向に延伸する半導体チャネルと、
前記複数のタングステン膜と前記半導体チャネルとの間に設けられる電荷蓄積膜と、
を備える付記１記載の半導体装置。
（付記３）
絶縁膜と、
前記絶縁膜上に設けられ、厚さをＴとし、平均粒径をＡＰＳとするとき、ＡＰＳ／Ｔ≦２であるタングステン膜と、
を備える半導体装置。
（付記４）
複数の前記絶縁膜と、
複数の前記絶縁膜上にそれぞれ設けられる複数の前記タングステン膜と、
前記複数の絶縁膜及び前記複数のタングステン膜を貫通する方向に延伸する半導体チャネルと、
前記複数のタングステン膜と前記半導体チャネルとの間に設けられる電荷蓄積膜と、
を備える、
付記３に記載の半導体装置。

【0102】

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

【符号の説明】

【0103】

１ メモリコントローラ
２ 半導体装置
１０ 半導体装置（半導体記憶装置）
１２ プロセッサ
１３ ホストインターフェイス
１４ ＥＣＣ回路
１５ メモリインターフェイス
１６ 内部バス
２１ メモリセルアレイ
２２ 入出力回路
２３ ロジック制御回路
２４ レジスタ
２５ シーケンサ
２６ 電圧生成回路
２７ ロウデコーダ
２８ センスアンプ
３０ 入出力用パッド群
３１ ロジック制御用パッド群
３２ 電源入力用端子群
４０ 基板
４０ｉ 素子分離領域
４１ 絶縁体層
４２ 半導体層
４２ａ 半導体層
４２ｂ 導電層
５０ 積層体
５１、５１ 絶縁体層
５１ 絶縁体層（絶縁膜）
５１ａ 第１の絶縁膜
５１ｂ 第２の絶縁膜
５２ 導電体層
５２ タングステン膜
５２ａ 第１タングステン膜
５２ｂ 第２タングステン膜
５３ ブロック絶縁膜
５３ａ シリコン酸化膜
５３ｂ 酸化アルミニウム膜
５４ カバー絶縁膜
５５ 犠牲層
５６ バリアメタル膜
５７ ニュークリエーション膜
６０ メモリピラー
６１ ボディ
６１ａ コア部
６１ｂ 半導体部
６２ 積層膜
６２ａ トンネル絶縁膜
６２ｂ 電荷蓄積層
７０ 積層体
２００ 半導体装置（半導体記憶装置）
２５１ 絶縁体層
２５２ タングステン膜
２５６ バリアメタル膜
２５７ ニュークリエーション膜
ＡＬＥ アドレスラッチイネーブル信号
ＢＬ ビット線
Ｃ 空隙
Ｃｂ コンタクト
ＣＬＥ コマンドラッチイネーブル信号
ＤＱＳ データストローブ信号
ＬＮ 配線
ＭＨ メモリホール
ＭＴ メモリセルトランジスタ
ＲＥ リードイネーブル信号
ＳＧＤ セレクトゲート線
ＳＨＥ スリット
ＳＬ ソース線
ＳＲ ＮＡＮＤストリング
ＳＴ スリット
ＳＴＤ セレクトトランジスタ
ＳＴＳ セレクトトランジスタ
ＳＵ ストリングユニット
Ｔ 膜厚
Ｔｒ トランジスタ
ＷＬ、ＷＬ０～ＷＬ７ ワード線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17A】

【図17B】

【図18】

【図19】