特開 2024-35836 薄膜トランジスタ、電界発光表示装置及び駆動トランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024035836

(43)【公開日】2024-03-14

(54)【発明の名称】薄膜トランジスタ、電界発光表示装置及び駆動トランジスタ

(51)【国際特許分類】

   H01L 29/786 20060101AFI20240307BHJP

   H01L 21/336 20060101ALI20240307BHJP

   G09F 9/30 20060101ALI20240307BHJP

   G09G 3/3233 20160101ALI20240307BHJP

   G09G 3/20 20060101ALI20240307BHJP

【ＦＩ】

H01L29/78 617N

H01L29/78 618B

H01L29/78 619B

H01L29/78 617K

G09F9/30 365

G09F9/30 338

G09F9/30 349C

G09F9/30 348A

G09G3/3233

G09G3/20 624B

【審査請求】有

【請求項の数】21

【出願形態】ＯＬ

(21)【出願番号】P 2023142727

(22)【出願日】2023-09-04

(31)【優先権主張番号】10-2022-0111629

(32)【優先日】2022-09-02

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】501426046

【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】ハン， ヨンフン

(72)【発明者】

【氏名】リー， ジフン

【テーマコード（参考）】

5C080

5C094

5C380

5F110

【Ｆターム（参考）】

5C080AA06

5C080AA10

5C080BB05

5C080FF11

5C080JJ02

5C080JJ05

5C080JJ06

5C080KK07

5C080KK20

5C080KK23

5C080KK43

5C080KK49

5C080KK50

5C094AA24

5C094BA03

5C094BA27

5C094CA19

5C094DA13

5C094DB04

5C094ED15

5C094FA01

5C094FA02

5C094JA08

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5C380AB18

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5C380AC11

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5C380AC13

5C380BA21

5C380CA08

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5C380CC33

5C380CC39

5C380CC64

5C380CD016

5C380CE19

5F110AA04

5F110AA09

5F110BB01

5F110CC02

5F110DD12

5F110DD13

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5F110EE03

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5F110EE06

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5F110FF02

5F110FF03

5F110FF09

5F110GG01

5F110GG02

5F110GG13

5F110GG15

5F110HJ13

5F110HK01

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5F110HL04

5F110HL06

5F110HL11

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5F110NN24

5F110NN44

5F110NN71

5F110NN74

5F110NN78

5F110QQ11

(57)【要約】      （修正有）

【課題】閾値電圧以下スイング（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ；ＳＳ）値を増加させることができ、サブスレシホールド電圧を増加させ、ベゼル幅の増加なしに低階調斑を改善する薄膜トランジスタを提供する。
【解決手段】薄膜トランジスタは、半導体層１２４、半導体層上に配置されるゲート絶縁層１１５ｃ、ゲート絶縁層上に配置され、２個以上に分離された第１ゲート電極１２１ａ、ゲート電極上に配置される層間絶縁層１１５ｄ、層間絶縁層上に配置され、半導体層のソース領域１２４ｓ及びドレイン領域１２４ｄとそれぞれ電気的に接続するソース電極１２２及びドレイン電極１２３及び第１ゲート電極の上部に配置される第２ゲート電極１２１ｂを含み、ソース領域及びドレイン領域の間は、チャネル領域を構成する。
【選択図】図４

【特許請求の範囲】

【請求項1】

半導体層；
前記半導体層上に配置される第１絶縁層；
前記第１絶縁層上に配置され、２個以上に分離された第１ゲート電極；
前記第１ゲート電極上に配置される第２絶縁層；
前記第２絶縁層上に配置され、前記半導体層のソース領域及びドレイン領域とそれぞれ電気的に接続するソース電極及びドレイン電極；並びに
前記第１ゲート電極の上部に配置される第２ゲート電極を含み、
前記ソース領域及び前記ドレイン領域の間は、チャネル領域を構成する、薄膜トランジスタ。

【請求項2】

前記第２ゲート電極は、前記ソース電極及び前記ドレイン電極の間の前記第２絶縁層上に配置される、請求項１に記載の薄膜トランジスタ。

【請求項3】

前記２個以上に分離された第１ゲート電極は、互いに一定間隔離隔されており、前記第２ゲート電極は、前記一定間隔を覆うように前記第１ゲート電極の上部に配置される、請求項１に記載の薄膜トランジスタ。

【請求項4】

前記第１ゲート電極の外側の前記半導体層は、前記ソース領域及び前記ドレイン領域を構成し、前記第１ゲート電極及び前記第２ゲート電極の下部の前記半導体層は、前記チャネル領域を構成する、請求項１に記載の薄膜トランジスタ。

【請求項5】

１つの第１ゲート電極の外側縁と、前記ソース領域と前記チャネル領域の間の境界とはセルフ－アライン（ｓｅｌｆ－ａｌｉｇｎ）され、且つ、別の第１ゲート電極の外側縁と、前記ドレイン領域と前記チャネル領域の間の境界とはセルフ－アラインされる、請求項４に記載の薄膜トランジスタ。

【請求項6】

前記第２ゲート電極は、前記第１ゲート電極の少なくとも一部と重畳する、請求項１に記載の薄膜トランジスタ。

【請求項7】

前記第２ゲート電極は、コンタクトホールを通して前記第１ゲート電極と電気的に接続する、請求項１に記載の薄膜トランジスタ。

【請求項8】

前記第２絶縁層は、前記第１絶縁層の厚さに比して相対的に厚い厚さを有する、請求項１に記載の薄膜トランジスタ。

【請求項9】

基板上に配置される第１薄膜トランジスタ及び第２薄膜トランジスタ；並びに
前記第１薄膜トランジスタ及び第２薄膜トランジスタの上部に配置される発光素子を含み、
前記第１薄膜トランジスタは、
前記基板上に配置される第１半導体層；
前記第１半導体層上に配置されるゲート絶縁層；
前記ゲート絶縁層上に配置され、２個以上に分離された第１ゲート電極；
前記第１ゲート電極上に配置される層間絶縁層；
前記層間絶縁層上に配置され、前記第１半導体層のソース領域及びドレイン領域とそれぞれ電気的に接続する第１ソース電極及び第１ドレイン電極；及び
前記第１ゲート電極の上部に配置される第２ゲート電極を含み、
前記ソース領域及び前記ドレイン領域の間は、チャネル領域を構成し、
前記第２薄膜トランジスタは、
前記基板上に配置される第２半導体層；
前記第２半導体層上に配置される前記ゲート絶縁層；
前記ゲート絶縁層上に配置される第３ゲート電極；
前記第３ゲート電極上に配置される前記層間絶縁層；及び
前記層間絶縁層上に配置される第２ソース電極及び第２ドレイン電極を含む、電界発光表示装置。

【請求項10】

前記基板上に配置される第１遮光層；
前記第１遮光層上に配置される第１バッファ層；
前記第１バッファ層上に配置される第２遮光層；及び
前記第２遮光層上に配置される第２バッファ層をさらに含む、請求項９に記載の電界発光表示装置。

【請求項11】

前記第１遮光層及び前記第２遮光層は、前記第１薄膜トランジスタの下部に配置される、請求項１０に記載の電界発光表示装置。

【請求項12】

前記第２ゲート電極は、前記第１薄膜トランジスタの前記第１ソース電極及び前記第１ドレイン電極の間の前記層間絶縁層上に配置される、請求項９に記載の電界発光表示装置。

【請求項13】

前記２個以上に分離された第１ゲート電極は、互いに一定間隔離隔されており、前記第２ゲート電極は、前記一定間隔を覆うように前記第１ゲート電極の上部に配置される、請求項９に記載の電界発光表示装置。

【請求項14】

前記第２ゲート電極は、前記第１ゲート電極の少なくとも一部と重畳する、請求項９に記載の電界発光表示装置。

【請求項15】

前記第２ゲート電極は、コンタクトホールを通して前記第１ゲート電極と電気的に接続する、請求項９に記載の電界発光表示装置。

【請求項16】

前記層間絶縁層は、前記ゲート絶縁層の厚さに比して相対的に厚い厚さを有する、請求項９に記載の電界発光表示装置。

【請求項17】

前記第１薄膜トランジスタは、駆動トランジスタを含む、請求項９に記載の電界発光表示装置。

【請求項18】

前記第２薄膜トランジスタは、スイッチングトランジスタ、スキャントランジスタ、センシングトランジスタ及びゲートインパネル（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ；ＧＩＰ）トランジスタを含む、請求項９に記載の電界発光表示装置。

【請求項19】

互いに直列に連結された２個以上の第１薄膜トランジスタ及び一つの第２薄膜トランジスタを含み、
前記２個以上の第１薄膜トランジスタのそれぞれ及び前記第２薄膜トランジスタは共通アクティブ領域を有し、
前記２個以上の第１薄膜トランジスタそれぞれの第１ゲート電極、及び前記第２薄膜トランジスタの第２ゲート電極は、前記共通アクティブ領域の同一側に配置され、
前記第２薄膜トランジスタの第２ゲート電極と前記共通アクティブ領域との間の距離は、前記２個以上の第１薄膜トランジスタそれぞれの第１ゲート電極と前記共通アクティブ領域との間の距離より大きい、駆動トランジスタ。

【請求項20】

前記共通アクティブ領域は、ソース領域、ドレイン領域及びチャネル領域を含み、前記チャネル領域は、前記ソース領域と前記ドレイン領域との間に構成される、請求項１９に記載の駆動トランジスタ。

【請求項21】

前記２個以上の第１薄膜トランジスタの第１ゲート電極は、互いに一定間隔離隔されて配置され、前記第２薄膜トランジスタの第２ゲート電極は、前記一定間隔を覆うように前記第１ゲート電極それぞれの上部に配置される、請求項１９に記載の駆動トランジスタ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電界発光表示装置に関し、より詳細には、デュアルゲート構造の薄膜トランジスタ、電界発光表示装置及び駆動トランジスタに関する。

【背景技術】

【0002】

現在、本格的な情報化時代に入るに伴い、電気的情報信号を視覚的に表示する表示装置分野が急速に発展しており、様々な表示装置に対して、薄型化、軽量化及び低消費電力化等の性能を開発させるための研究が続いている。

【0003】

代表的な表示装置として、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ；ＬＣＤ）及び有機発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ；ＯＬＥＤ）等がある。

【0004】

この中で、有機発光表示装置を含む電界発光表示装置は、自体発光型表示装置であって、液晶表示装置とは異なり別途の光源が不要であり、軽量薄型に製造が可能である。また、電界発光表示装置は、低電圧駆動により消費電力の側面で有利であるだけではなく、色相具現、応答速度、視野角（ｖｉｅｗｉｎｇ ａｎｇｌｅ）、コントラスト比（Ｃｏｎｔｒａｓｔ Ｒａｔｉｏ；ＣＲ）にも優れており、多様な分野で活用が期待されている。

【0005】

電界発光表示装置は、アノード（ａｎｏｄｅ）とカソード（ｃａｔｈｏｄｅ）と称された２つの電極の間に有機物を使用した発光層を配置して構成される。そして、アノードでの正孔を発光層に注入させ、カソードでの電子を発光層に注入させると、注入された電子と正孔が互いに再結合（ｒｅｃｏｍｂｉｎａｔｉｏｎ）しながら発光層で励起子（ｅｘｃｉｔｏｎ）を形成して発光して画像を表示することとなる。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明が解決しようとする課題は、駆動トランジスタでの閾値電圧以下スイング（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ；ＳＳ）を増加させた薄膜トランジスタ及びそれを有する電界発光表示装置を提供することである。

【0007】

本明細書の課題は、以上において言及した課題に制限されず、言及されていないまた他の課題は、下記の記載から当業者に明確に理解され得るだろう。

【課題を解決するための手段】

【0008】

前述したような課題を解決するために、本発明の一実施例に係る薄膜トランジスタは、半導体層、前記半導体層上に配置される第１絶縁層、前記第１絶縁層上に配置され、２個以上に分離された第１ゲート電極、前記第１ゲート電極上に配置される第２絶縁層、前記第２絶縁層上に配置され、前記半導体層のソース領域及びドレイン領域とそれぞれ電気的に接続するソース電極及びドレイン電極、及び前記第１ゲート電極の上部に配置される第２ゲート電極を含み、前記ソース領域及び前記ドレイン領域の間は、チャネル領域を構成することができる。

【0009】

前述したような課題を解決するために、本発明の一実施例に係る電界発光表示装置は、基板上に配置される第１薄膜トランジスタ及び第２薄膜トランジスタ、及び前記第１薄膜トランジスタ及び第２薄膜トランジスタの上部に配置される発光素子を含み、前記第１薄膜トランジスタは、前記基板上に配置される半導体層、前記半導体層上に配置されるゲート絶縁層、前記ゲート絶縁層上に配置され、２個以上に分離された第１ゲート電極、前記第１ゲート電極上に配置される層間絶縁層、前記層間絶縁層上に配置され、前記半導体層のソース領域及びドレイン領域とそれぞれ電気的に接続するソース電極及びドレイン電極、及び前記第１ゲート電極の上部に配置される第２ゲート電極を含み、前記ソース領域及び前記ドレイン領域の間は、チャネル領域を構成し、前記第２薄膜トランジスタは、前記基板上に配置される半導体層、前記半導体層上に配置される前記ゲート絶縁層、前記ゲート絶縁層上に配置されるゲート電極、前記ゲート電極上に配置される前記層間絶縁層、及び前記層間絶縁層上に配置されるソース電極及びドレイン電極を含むことができる。

【0010】

前述したような課題を解決するために、本発明の一実施例に係る駆動トランジスタは、互いに直列に連結された２個以上の第１薄膜トランジスタ及び一つの第２薄膜トランジスタを含み、前記２個以上の第１薄膜トランジスタ及び前記第２薄膜トランジスタそれぞれは共通アクティブ領域を有し、前記２個以上の第１薄膜トランジスタ及び前記第２薄膜トランジスタそれぞれの第１ゲート電極と第２ゲート電極は、前記共通アクティブ領域の同一側に配置され、前記第２薄膜トランジスタの第２ゲート電極と前記共通アクティブ領域との間の距離は、前記２個以上の第１薄膜トランジスタそれぞれの第１ゲート電極と前記共通アクティブ領域との間の距離より大きくてよい。

【0011】

その他の実施例の具体的な事項は、詳細な説明及び図面に含まれている。

【発明の効果】

【0012】

本発明は、駆動トランジスタに対して、３個以上の直列薄膜トランジスタ構造に変更して誘電体の厚さを増加させることで閾値電圧以下スイング（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ；ＳＳ）値を増加させることを特徴とする。そこで、ベゼル幅の増加なしに低階調斑を改善できるようになる。

【0013】

本発明に係る効果は、以上において例示された内容により制限されず、さらに多様な効果が本発明内に含まれている。

【図面の簡単な説明】

【0014】

【図1】本発明の一実施例の電界発光表示装置の概略的な構成図である。

【図2】図１の電界発光表示装置に対するサブ画素の回路図である。

【図3】図１の電界発光表示装置の平面図である。

【図4】図３のＩ－Ｉ’線に沿った断面図である。

【図5】図３のＩＩ－ＩＩ’線に沿った断面図である。

【図6】ゲート電圧に対するドレイン電流を示す薄膜トランジスタの特性グラフである。

【図7a】図４の薄膜トランジスタの製造工程の一部を順次に示す断面図である。

【図7b】図４の薄膜トランジスタの製造工程の一部を順次に示す断面図である。

【図7c】図４の薄膜トランジスタの製造工程の一部を順次に示す断面図である。

【図7d】図４の薄膜トランジスタの製造工程の一部を順次に示す断面図である。

【図7e】図４の薄膜トランジスタの製造工程の一部を順次に示す断面図である。

【図7f】図４の薄膜トランジスタの製造工程の一部を順次に示す断面図である。

【図8】本発明の他の一実施例に係る薄膜トランジスタを例に示す断面図である。

【発明を実施するための形態】

【0015】

本発明の利点及び特徴、そして、それらを達成する方法は、添付の図面と共に詳細に後述されている実施例を参照すると、明確になるだろう。しかし、本発明は、以下において開示される実施例に制限されるものではなく、互いに異なる多様な形状に具現され、単に、本実施例は、本発明の開示が完全なものとなるようにし、本発明の属する技術の分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇により定義されるだけである。

【0016】

本発明の実施例を説明するための図面に開示された形状、面積、比率、角度、個数等は、例示的なものであるので、本発明は、図示された事項に制限されるものではない。明細書全体にわたって、同じ参照符号は、同じ構成要素を指す。また、本発明を説明するにあたって、関連した公知技術についての具体的な説明が本発明の要旨を不要に濁す恐れがあると判断される場合、その詳細な説明は省略する。本発明上において言及された「含む」、「有する」、「なされる」等が使用される場合、「～だけ」が使用されない以上、他の部分が加えられ得る。構成要素を単数で表現した場合、特に明示的な記載事項がない限り、複数を含む場合を含む。

【0017】

構成要素を解釈するにあたって、別途の明示的な記載がなくても誤差範囲を含むものと解釈する。

【0018】

位置関係についての説明である場合、例えば、「～上に」、「～上部に」、「～下部に」、「～隣に」等と二部分の位置関係が説明される場合、「すぐ」または「直接」が使用されない以上、二部分の間に一つ以上の他の部分が位置してもよい。

【0019】

素子または層が他の素子または層の「上（ｏｎ）」と称されるものは、他の素子のすぐ上または中間に他の層または他の素子を介在した場合をいずれも含む。

【0020】

また、第１、第２等が多様な構成要素を述べるために使用されるが、これらの構成要素は、これらの用語により制限されない。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用するものである。従って、以下において言及される第１構成要素は、本発明の技術的思想内で第２構成要素であってもよい。

【0021】

明細書全体にわたって、同じ参照符号は、同じ構成要素を指す。

【0022】

図面で示された各構成の面積及び厚さは、説明の便宜のために示されたものであり、本発明は、示された構成の面積及び厚さに必ずしも制限されるものではない。

【0023】

本発明の様々な実施例のそれぞれの特徴は、部分的または全体的に互いに結合または組み合わせ可能であり、技術的に多様な連動及び駆動が可能であり、各実施例が互いに対して独立して実施可能であってもよく、関連関係で共に実施してもよい。

【0024】

以下においては、添付の図面を参照して、本発明の多様な実施例を詳細に説明する。

【0025】

図１は、本発明の一実施例の電界発光表示装置の概略的な構成図である。

【0026】

図１を参照すると、本発明の一実施例の電界発光表示装置１００は、複数のサブ画素ＳＰを含む表示パネルＰＮ、表示パネルＰＮに各種の信号を供給するゲートドライバＧＤとデータドライバＤＤ及びゲートドライバＧＤとデータドライバＤＤを制御するタイミングコントローラＴＣを含むことができる。

【0027】

ゲートドライバＧＤは、タイミングコントローラＴＣから提供された複数のゲート制御信号ＧＣＳによって複数のスキャン配線ＳＬに複数のスキャン信号を供給できる。複数のスキャン信号は、第１スキャン信号ＳＣＡＮ１及び第２スキャン信号ＳＣＡＮ２を含むことができる。

【0028】

データドライバＤＤは、タイミングコントローラＴＣから提供された複数のデータ制御信号ＤＣＳによってタイミングコントローラＴＣから入力される映像データＲＧＢを基準ガンマ電圧を利用してデータ信号Ｖｄａｔａに変換できる。そして、データドライバＤＤは、変換されたデータ信号Ｖｄａｔａを複数のデータ配線ＤＬに供給できる。

【0029】

タイミングコントローラＴＣは、外部から入力された映像データＲＧＢを整列してデータドライバＤＤに供給し、外部から入力される同期信号ＳＹＮＣを利用してゲート制御信号ＧＣＳ及びデータ制御信号ＤＣＳを生成できる。

【0030】

図２は、図１の電界発光表示装置に対するサブ画素の回路図である。

【0031】

図２を参照すると、複数のサブ画素ＳＰそれぞれの画素回路は、第１乃至第６トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びキャパシタＣｓｔを含むことができる。ここで、図２は、第１乃至第６トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びキャパシタＣｓｔの６Ｔ１Ｃのサブ画素ＳＰ構造を例に挙げて説明しているが、本発明は、トランジスタ及びキャパシタの数に制限されない。

【0032】

第１トランジスタＴ１は、第２スキャン配線ＳＬと連結され、第２スキャン配線ＳＬを通して供給される第２スキャン信号ＳＣＡＮ２により制御され得る。第１トランジスタＴ１は、データ信号Ｖｄａｔａを供給するデータ配線ＤＬとキャパシタＣｓｔとの間に電気的に連結され得る。

【0033】

第２トランジスタＴ２は、高電位電源信号ＥＶＤＤが供給される高電位電源配線ＰＬと第５トランジスタＴ５との間に電気的に連結され得る。そして、第２トランジスタＴ２のゲート電極は、キャパシタＣｓｔと電気的に連結され得る。

【0034】

そして、第３トランジスタＴ３は、第１スキャン配線ＳＬを通して供給される第１スキャン信号ＳＣＡＮ１により制御され得、第２トランジスタＴ２の閾値電圧を補償でき、第３トランジスタＴ３は、補償トランジスタと称され得る。

【0035】

第４トランジスタＴ４は、キャパシタＣｓｔと初期化信号Ｖｉｎｉが供給される初期化信号配線ＩＳＬに電気的に連結され得る。また、第４トランジスタＴ４は、発光制御信号配線ＥＳＬを通して供給される発光制御信号ＥＭにより制御され得る。

【0036】

また、第５トランジスタＴ５は、第２トランジスタＴ２と発光素子１３０との間に電気的に連結される一方、発光制御信号配線ＥＳＬを通して供給される発光制御信号ＥＭにより制御され得る。

【0037】

第６トランジスタＴ６は、初期化信号Ｖｉｎｉが供給される初期化信号配線ＩＳＬと発光素子１３０のアノードとの間に電気的に連結され、第１スキャン配線ＳＬを通して供給される第１スキャン信号ＳＣＡＮ１により制御され得る。

【0038】

以上においては、サブ画素ＳＰそれぞれの画素回路が第１乃至第６トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びキャパシタＣｓｔを含んで構成される場合を例に説明しているが、前述したように、本発明は、これに制限されるものではない。

【0039】

一方、本発明においては、駆動トランジスタである第２トランジスタＴ２の場合に、他のトランジスタＴ１、Ｔ３、Ｔ４、Ｔ５、Ｔ６とは異なり３個以上の直列薄膜トランジスタ構造を有するように構成することを特徴とする。即ち、第２トランジスタＴ２は、２個以上の第１ゲート電極と一つの第２ゲート電極を形成して３個以上の直列薄膜トランジスタ構造を有するように構成することを特徴とする。図２においては、第１ゲート電極それぞれによる両側の第２－１トランジスタＴ２－１の間に第２ゲート電極による第２－２トランジスタＴ２－２が直列に配置された場合を例に挙げているが、これに制限されない。また、本発明においては、第２ゲート電極による第２－２トランジスタＴ２－２が第１ゲート電極による第２－１トランジスタＴ２－１よりゲート電極と半導体層との間に介在される誘電層（絶縁層）の厚さがさらに厚いことを特徴とする。

【0040】

以下において、図３乃至図５を参照して、本発明の一実施例に係る電界発光表示装置の画素構造をより詳細に説明する。

【0041】

図３は、図１の電界発光表示装置の平面図である。

【0042】

図４は、図３のＩ－Ｉ’線に沿った断面図である。

【0043】

図５は、図３のＩＩ－ＩＩ’線に沿った断面図である。

【0044】

図３は、一つのサブ画素の一部を示している。

【0045】

図４においては、説明の便宜のために、図３のＩ－Ｉ’線に沿った駆動トランジスタ１２０と共にスイッチングトランジスタ１３０の断面構造を示している。即ち、図４の左側は、駆動トランジスタ１２０の断面構造を示し、図４の右側は、スイッチングトランジスタ１３０の断面構造を例に示している。ただし、本発明は、これに制限されず、スイッチングトランジスタ１３０以外にスキャントランジスタ、センシングトランジスタ、ゲートインパネル（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ；ＧＩＰ）トランジスタ等を含むことができる。

【0046】

参考までに、駆動トランジスタ１２０は、発光素子の駆動電流を制御する薄膜トランジスタであり、スキャントランジスタは、スキャン信号によりスイッチング（ｓｗｉｔｃｈｉｎｇ）される薄膜トランジスタである。また、センシングトランジスタは、センシング信号によりスイッチング（ｓｗｉｔｃｈｉｎｇ）される薄膜トランジスタで外部補償パネルに適用され得、ＧＩＰトランジスタは、従来のゲート駆動ＩＣを代替する薄膜トランジスタである。

【0047】

本発明は、高い移動度（ｍｏｂｉｌｉｔｙ）と低い漏れ電流（ｏｆｆ ｃｕｒｒｅｎｔ）の特性を有する酸化物（ｏｘｉｄｅ）薄膜トランジスタを利用して表示パネルの優れた特性を確保している。即ち、酸化物薄膜トランジスタを利用すると、低電力、安定性及び原価節減だけではなく、大面積表示パネルの作製にも有利である。特に、表示領域と同様に非表示領域の駆動回路を酸化物薄膜トランジスタで構成する場合には、工程数及びコストが節減される利点がある。ただし、本発明は、酸化物薄膜トランジスタに制限されるものではない。

【0048】

一方、薄膜トランジスタを含む本発明の実施例に係る表示装置は、スマートフォン、携帯電話、スマートウォッチ、ナビゲーション装置、ゲーム機、ＴＶ、車両用ヘッドユニット（ｕｎｉｔ）、ノートパソコン、ラップトップパソコン、タブレット（Ｔａｂｌｅｔ）ＰＣ、ＰＭＰ（Ｐｅｒｓｏｎａｌ Ｍｅｄｉａ Ｐｌａｙｅｒ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）等の電子装置に具現され得る。また、電子装置は、フレキシブル装置であってよい。以下においては、表示装置として電界発光表示装置を例に挙げて説明するが、本発明は、電界発光表示装置に制限されるものではない。

【0049】

図３乃至図５を参照すると、基板１１０の上部に薄膜トランジスタ１２０、１３０が配置され得る。

【0050】

前述したように、薄膜トランジスタ１２０、１３０は、駆動トランジスタ１２０及びスイッチングトランジスタ１３０を含むことができる。

【0051】

基板１１０は、上部に配置される電界発光表示装置の構成要素を支持及び保護する役割を果たす。

【0052】

近年、プラスチックのようなフレキシブル特性を有する延性の物質としてフレキシブル基板１１０を使用することができる。

【0053】

フレキシブル基板１１０は、ポリエステル系高分子、シリコーン系高分子、アクリル系高分子、ポリオレフィン系高分子、及びこれらの共重合体からなる群のうち一つを含むフィルム形態であってよい。

【0054】

基板１１０上に第１遮光層１２５ａが配置され得る。

【0055】

第１遮光層１２５ａは、駆動トランジスタ１２０の下部に配置され得る。ただし、本発明は、これに制限されず、スイッチングトランジスタ１３０の下部にも第１遮光層が配置され得る。

【0056】

第１遮光層１２５ａは、駆動トランジスタ１２０の半導体層１２４に外部の光が流入することを遮断するために、遮光機能を有する金属材料で形成され得る。

【0057】

第１遮光層１２５ａは、アルミニウム（Ａｌ）、クロム（Ｃｒ）、タングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、モリブデン（Ｍｏ）及び銅（Ｃｕ）等の不透明金属のいずれか一つまたはこれらの合金からなる単一層または複層構造に形成され得る。

【0058】

第１遮光層１２５ａが配置された基板１１０上に順に第１、第２バッファ層１１５ａ、１１５ｂが配置され得る。

【0059】

第１、第２バッファ層１１５ａ、１１５ｂは、基板１１０から流入する水分や酸素等を含む異物を遮断するために、単一絶縁層または複数の絶縁層が積層された構造に形成され得る。第１、第２バッファ層１１５ａ、１１５ｂは、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、酸化アルミニウム（ＡｌＯｘ）等のような無機絶縁物質の単層または複層構造に形成され得る。第１、第２バッファ層１１５ａ、１１５ｂは、薄膜トランジスタの種類によって削除されてもよい。

【0060】

第１バッファ層１１５ａ上に第２遮光層１２５ｂが配置され得る。

【0061】

第２遮光層１２５ｂは、駆動トランジスタ１２０の下部に配置され得る。ただし、本発明は、これに制限されず、スイッチングトランジスタ１３０の下部にも第２遮光層が配置され得る。

【0062】

第２遮光層１２５ｂは、駆動トランジスタ１２０の半導体層１２４に外部の光が流入することを遮断するために、遮光機能を有する金属材料で形成され得る。

【0063】

第２遮光層１２５ｂは、アルミニウム（Ａｌ）、クロム（Ｃｒ）、タングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、モリブデン（Ｍｏ）及び銅（Ｃｕ）等の不透明金属のいずれか一つまたはこれらの合金からなる単一層または複層構造に形成され得る。

【0064】

第２遮光層１２５ｂ上に第２バッファ層１１５ｂが配置され得る。

【0065】

このとき、第２バッファ層１１５ｂは、基板１１０から流入する水分や酸素等を含む異物を遮断するために、単一絶縁層または複数の絶縁層が積層された構造に形成され得る。第２バッファ層１１５ｂは、シリコン酸化物、シリコン窒化物、酸化アルミニウム等のような無機絶縁物質の単層または複層構造に形成され得る。第２バッファ層１１５ｂは、薄膜トランジスタの種類によって削除されてもよい。例えば、第２バッファ層１１５ｂは、シリコン酸化物で構成されることが好ましいが、本発明は、これに制限されない。

【0066】

第２バッファ層１１５ｂの上部に薄膜トランジスタ１２０、１３０が配置され得る。

【0067】

前述したように、図４の左側の薄膜トランジスタは、駆動トランジスタ１２０であり、図４の右側の薄膜トランジスタは、スイッチングトランジスタ１３０であってよい。ただし、本発明は、これに制限されず、センシングトランジスタ及び補償回路等も電界発光表示装置に含まれ得る。

【0068】

スイッチングトランジスタ１３０は、ゲート配線に供給されるゲートパルスによりターン－オンされ、データ配線に供給されるデータ電圧を駆動トランジスタ１２０のゲート電極１２１ａ、１２１ｂに伝送することができる。

【0069】

駆動トランジスタ１２０は、スイッチングトランジスタ１３０から伝達を受けた信号により電源配線を通して伝達される電流をアノードに伝達し、アノードに伝達される電流により発光を制御できる。

【0070】

駆動トランジスタ１２０は、第１、第２ゲート電極１２１ａ、１２１ｂ、半導体層１２４、ソース電極１２２及びドレイン電極１２３を含むことができる。

【0071】

スイッチングトランジスタ１３０は、ゲート電極１３１、半導体層１３４、ソース電極１３２及びドレイン電極１３３を含むことができる。

【0072】

半導体層１２４、１３４は、酸化物半導体で構成できる。高い移動度と低い漏れ電流（ｏｆｆ ｃｕｒｒｅｎｔ）の特性を有する酸化物薄膜トランジスタを利用すれば表示パネルの優れた特性を確保することができる。特に、表示領域と同様にＧＩＰ領域の駆動部薄膜トランジスタを酸化物薄膜トランジスタで構成する場合に工程数及びコストが節減される利点がある。ただし、本発明は、半導体層１２４、１３４として酸化物半導体に制限されるものではない。

【0073】

酸化物半導体は、移動度と均一度に優れた特性を有している。このとき、酸化物半導体は、４元系金属酸化物であるインジウムスズガリウム亜鉛酸化物（ＩｎＳｎＧａＺｎＯ）系材料、３元系金属酸化物であるインジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ）系材料、インジウムスズ亜鉛酸化物（ＩｎＳｎＺｎＯ）系材料、アルミニウム亜鉛酸化物（ＩｎＡｌＺｎＯ）系材料、スズガリウム亜鉛酸化物（ＳｎＧａＺｎＯ）系材料、アルミニウムガリウム亜鉛酸化物（ＡｌＧａＺｎＯ）系材料、インジウムスズアルミニウム亜鉛酸化物（ＳｎＡｌＺｎＯ）系材料、２元系金属酸化物であるインジウム亜鉛酸化物（ＩｎＺｎＯ）系材料、スズ亜鉛酸化物（ＳｎＺｎＯ）系材料、アルミニウム亜鉛酸化物（ＡｌＺｎＯ）系材料、亜鉛マグネシウム酸化物（ＺｎＭｇＯ）系材料、スズマグネシウム酸化物（ＳｎＭｇＯ）系材料、インジウムマグネシウム酸化物（ＩｎＭｇＯ）系材料、インジウム酸化物（ＩｎＯ）系材料、スズ酸化物（ＳｎＯ）系材料、インジウムガリウム酸化物（ＩｎＧａＯ）系材料、亜鉛酸化物（ＺｎＯ）系材料等で構成でき、それぞれの元素の組成比率は制限されない。

【0074】

半導体層１２４、１３４は、ｐ型またはｎ型の不純物を含むソース領域１２４ｓ、１３４ｓ、ドレイン領域１２４ｄ、１３４ｄ、及びソース領域１２４ｓ、１３４ｓとドレイン領域１２４ｄ、１３４ｄとの間のチャネル領域（ｃｈａｎｎｅｌ ｒｅｇｉｏｎ）１２４ｃ、１３４ｃを含むことができ、チャネル領域１２４ｃ、１３４ｃと隣接したソース領域１２４ｓ、１３４ｓ及びドレイン領域１２４ｄ、１３４ｄの間には、低濃度ドーピング領域をさらに含むこともできるが、これに制限されない。

【0075】

ソース領域１２４ｓ、１３４ｓ及びドレイン領域１２４ｄ、１３４ｄは、不純物が高濃度でドーピングされた領域であり、薄膜トランジスタ１２０、１３０それぞれのソース電極１２２、１３２及びドレイン電極１２３、１３３がそれぞれ接続され得る。

【0076】

不純物イオンは、ｐ型不純物またはｎ型不純物を利用できるが、ｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）のうち一つであってよく、ｎ型不純物は、リン（Ｐ）、ヒ素（Ａｓ）及びアンチモン（Ｓｂ）のうち一つであってよいが、これに制限されない。

【0077】

チャネル領域１２４ｃ、１３４ｃは、ｎ－ＭＯＳまたはｐ－ＭＯＳの薄膜トランジスタ構造によって、ｎ型不純物またはｐ型不純物でドーピングされ得る。

【0078】

半導体層１２４、１３４上にゲート絶縁層１１５ｃが配置され得る。

【0079】

ゲート絶縁層１１５ｃは、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）の単一層またはこれらの多重層で構成され、駆動トランジスタ１２０の半導体層１２４に流れる電流が第１、第２ゲート電極１２１ａ、１２１ｂに流れないように第１、第２ゲート電極１２１ａ、１２１ｂと半導体層１２４との間に配置され得る。また、ゲート絶縁層１１５ｃは、スイッチングトランジスタ１３０の半導体層１３４に流れる電流がゲート電極１３１に流れないようにゲート電極１３１と半導体層１３４との間に配置され得る。シリコン酸化物は、金属よりは延性に劣るが、シリコン窒化物に比しては延性に優れ、その特性によって単一層または複数層に形成することができる。ゲート絶縁層１１５ｃは、シリコン酸化物で構成することが好ましいが、これに制限されない。

【0080】

ゲート電極１２１ａ、１２１ｂ、１３１は、導電性金属である銅（Ｃｕ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、及びネオジム（Ｎｄ）等や、これに対する合金で単一層または多重層に構成され得るが、これに制限されない。

【0081】

ソース電極１２２、１３２及びドレイン電極１２３、１３３は、導電性金属であるアルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銅（Ｃｕ）及びネオジム（Ｎｄ）等の金属材料やこれに対する合金で単一層または多重層に構成し得るが、これに制限されない。

【0082】

ゲート電極１２１ａ、１２１ｂ、１３１とソース電極１２２、１３２及びドレイン電極１２３、１３３の間に層間絶縁層１１５ｄが配置され得る。ここで、層間絶縁層１１５ｄは、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）の単一層またはこれらの多重層で構成され得る。

【0083】

このとき、駆動トランジスタ１２０のソース電極１２２は、第１コンタクトホール１４０ａを通して半導体層１２４のソース領域１２４ｓと電気的に接続し、駆動トランジスタ１２０のドレイン電極１２３は、第２コンタクトホール１４０ｂを通して半導体層１２４のドレイン領域１２４ｄと電気的に接続できる。また、駆動トランジスタ１２０のドレイン電極１２３は、第３コンタクトホール１４０ｃを通して第２遮光層１２５ｂに電気的に接続できる。

【0084】

そして、スイッチングトランジスタ１３０のソース電極１３２は、第４コンタクトホールを通して半導体層１３４のソース領域１３４ｓと電気的に接続し、ドレイン電極１３３は、第５コンタクトホールを通して半導体層１３４のドレイン領域１３４ｄと電気的に接続できる。

【0085】

一方、本発明の一実施例に係る駆動トランジスタ１２０は、互いに異なる厚さの誘電層を有する３個の直列薄膜トランジスタ構造、即ち、具体的に同じ厚さを有する２個の第２－１トランジスタ及び第２－１トランジスタとは異なる厚さを有する１個の第２－２トランジスタを有することを特徴とする。即ち、既存の薄膜トランジスタを互いに異なる厚さの誘電層を有する３個の直列薄膜トランジスタ構造に変更することを特徴とする。ただし、本発明は、これに制限されず、本発明の駆動トランジスタは、互いに異なる厚さの誘電層を有する４個以上の直列薄膜トランジスタ構造を有し得る。

【0086】

このために、本発明の一実施例は、既存のゲート電極層に位置する２個の第１ゲート電極１２１ａ及びソース電極１２２及びドレイン電極１２３と同じ層に位置する一つの第２ゲート電極１２１ｂを含むことを特徴とする。

【0087】

２個の第１ゲート電極１２１ａは、互いに一定の間隔（空間）離隔されており、離隔された間隔を覆うように第１ゲート電極１２１ａの上部に第２ゲート電極１２１ｂが配置され得る。

【0088】

このとき、第１ゲート電極１２１ａの外側の半導体層１２４は、ソース領域１２４ｓ及びドレイン領域１２４ｄを構成し、第１ゲート電極１２１ａ及び第２ゲート電極１２１ｂの下部の半導体層１２４は、チャネル領域１２４ｃを構成することを特徴とする。また、第１ゲート電極１２１ａの一側縁とソース領域１２４ｓとチャネル領域１２４ｃの間及び第１ゲート電極１２１ａの他の一側縁とドレイン領域１２４ｄとチャネル領域１２４ｃの間は、セルフ－アライン（ｓｅｌｆ－ａｌｉｇｎ）を形成することを特徴とする。

【0089】

第２ゲート電極１２１ｂは、第１ゲート電極１２１ａの少なくとも一部と重畳し得るが、これに制限されない。第２ゲート電極１２１ｂは、ソース電極１２２とドレイン電極１２３との間に配置され得る。

【0090】

第２ゲート電極１２１ｂは、第６コンタクトホール１４０ｆを通して第１ゲート電極１２１ａと電気的に接続できる。

【0091】

第２ゲート電極１２１ｂは、ソース電極１２２とドレイン電極１２３層に位置するにつれ第１ゲート電極１２１ａに比して相対的にチャネル領域１２４ｃとの距離が離れるように配置されることを特徴とする。即ち、第１ゲート電極１２１ａとチャネル領域１２４ｃとの間には、一つの層の誘電層、即ち、ゲート絶縁層１１５ｃだけが配置（介在）されるのに対し、第２ゲート電極１２１ｂとチャネル領域１２４ｃとの間には、２層の誘電層、即ち、ゲート絶縁層１１５ｃ及び層間絶縁層１１５ｄが配置（介在）され得る。従って、互いに異なる厚さの誘電層を有する３個の直列薄膜トランジスタ構造を構成でき、第２ゲート電極１２１ｂとチャネル領域１２４ｃとの間は、既存より誘電層の厚さが厚く、キャパシタンスの減少で閾値電圧以下スイング（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ；ＳＳ）が増加し得る。特に、駆動トランジスタ１２０以外の他のトランジスタでは、ゲート絶縁層１１５ｃだけが誘電層として適用され得、既存と同じ厚さのゲート絶縁層１１５ｃの使用でベゼル幅の増加なしに低階調斑を改善できるようになる。

【0092】

参考までに、ＳＳは、電流を１０倍増加させるのに必要なゲート電圧増加量程度と解釈できる。即ち、このＳＳが小さいほど少しだけゲート電圧を上げても、電流の量が指数的に速く増加するという意味であり、さらに速く素子がオン／オフ（ｏｎ／ｏｆｆ）され得る。

【0093】

即ち、現在、表示装置のイシュー（ｉｓｓｕｅ）のうち一つは、低階調で表現される斑である。低階調で表現される斑の原因は、駆動トランジスタの閾値電圧以下領域での大きな電流差と見られる。該当領域は、ゲート電圧によるドレイン電流の変化が大きくて補償で制御しやすくない。即ち、駆動トランジスタの低いＳＳによって低階調斑が発生し得る。ＳＳ増加のために、半導体層と遮光層との間のキャパシタンスを増加させるためにバッファ層の厚さを減少させる場合、半導体層と遮光層の断線が問題になり得る。また、ＳＳ増加のために、半導体層とゲート電極との間のキャパシタンスを減少させるためにゲート絶縁層の厚さを増加させる場合、ＧＩＰ駆動電流の減少でベゼル幅が増加し得る。即ち、駆動トランジスタのゲート絶縁層の厚さを増加させる場合、ＧＩＰトランジスタのゲート絶縁層もまた厚さが増加してＧＩＰ駆動電流が減少し、ベゼル幅が増加することとなる。

【0094】

そこで、本発明は、駆動トランジスタ１２０の構造変更を通してＧＩＰ駆動電流の損失なしに駆動トランジスタ１２０のＳＳだけを増加させることを特徴とする。即ち、本発明においては、駆動トランジスタ１２０を互いに異なる厚さの誘電層を有する３個以上の直列薄膜トランジスタ構造に変更することを特徴とする。そこで、第１ゲート電極１２１ａによる両側の第２－１トランジスタ（図２のＴ２－１）は、既存のゲート絶縁層１１５ｃ、即ち、例えば、約１５００Åの厚さのゲート絶縁層１１５ｃを適用し、両側の第２－１トランジスタＴ２－１の間の第２ゲート電極１２１ｂによる第２－２トランジスタ（図２のＴ２－２）は、例えば、約１５００Åの厚さのゲート絶縁層１１５ｃ以外に、例えば、約２０００－３０００Åの厚さの層間絶縁層１１５ｄをさらに適用できる。

【0095】

これによって、第２－２トランジスタＴ２－２の場合は、第２ゲート電極１２１ｂとチャネル領域１２４ｃとの間のキャパシタンス減少でゲート変調（ｇａｔｅ ｍｏｄｕｌａｔｉｏｎ）能力が減少して駆動トランジスタ１２０のＳＳが増加することとなる。

【0096】

図６は、ゲート電圧に対するドレイン電流を示す薄膜トランジスタの特性グラフである。

【0097】

図６の実線は、比較例の駆動トランジスタのトランスファ特性を示し、図６の点線は、本発明の一実施例に係る駆動トランジスタのトランスファ特性を例に挙げて示している。即ち、図６の実線は、単一厚さの誘電層を有する既存の駆動トランジスタのトランスファ特性を示し、図６の点線は、互いに異なる２個の厚さの誘電層を有する本発明の一実施例に係る駆動トランジスタのトランスファ特性を示している。

【0098】

図６を参照すると、比較例に比して本発明の一実施例の駆動トランジスタのトランスファ曲線が閾値電圧以下でさらに緩やかなことが分かる。即ち、比較例の場合の閾値電圧以下スイング（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ；ＳＳ）は０．２５であるのに対し、本発明の一実施例の場合のＳＳは０．６０であり、約１４０％増加したことが分かる。

【0099】

参考までに、ＳＳは、電流を１０倍増加させるのに必要なゲート電圧増加量程度と解釈できる。即ち、このＳＳが小さいほど少しだけゲート電圧を上げても、電流の量が指数的に速く増加するという意味であり、さらに速く素子がオン／オフ（ｏｎ／ｏｆｆ）され得る。

【0100】

例えば、ＳＳは、図６のトランスファ曲線で１ｎＡ、即ち、１×１０^－９Ａで１０ｎＡ、即ち、１×１０^－８Ａの範囲でのトランスファ曲線の傾きの逆数と見られる。参考までに、図６においては、本発明の一実施例の駆動トランジスタのＳＳだけを示したが、比較例の駆動トランジスタの場合にも同一に適用できる。

【0101】

このように、本発明の一実施例は、ＧＩＰ駆動能力の低下なしに選択的に駆動トランジスタの誘電層の厚さを増加させることでＳＳを増加させ得るようになる。そこで、半導体層の断線等の工程イシュー及びベゼル幅の増加なしに低階調斑を改善できるようになる。

【0102】

一方、本発明は、第１ゲート電極パターンを形成した後に半導体層にイオンドーピングをしてソース領域及びドレイン領域を形成し、第１ゲート電極パターンをパターニングして複数の第１ゲート電極を形成することを特徴とする。このとき、本発明は、半導体層のイオンドーピング時、第１ゲート電極パターンをマスクとして利用することでチャネルの長さが第１ゲート電極パターンの幅と一致するセルフ－アラインが可能であることを特徴とする。また、本発明は、第１ゲート電極を形成した後にソース電極及びドレイン電極を形成するとき、複数の第１ゲート電極の上部に第２ゲート電極を形成することを特徴とし、それを次の本発明の製造工程を通して詳細に説明する。

【0103】

図７ａ乃至図７ｆは、図４の薄膜トランジスタの製造工程の一部を順次に示す断面図である。

【0104】

図７ａ乃至図７ｆは、駆動トランジスタ及びスイッチングトランジスタの製造工程を例に挙げて示す断面図であり、左側は、駆動トランジスタの製造工程を順次に示し、右側は、スイッチングトランジスタの製造工程を順次に示している。

【0105】

図７ａを参照すると、基板１１０上に第１遮光層１２５ａを形成することができる。

【0106】

近年、プラスチックのようなフレキシブル特性を有する延性の物質としてフレキシブル基板１１０を使用することができる。

【0107】

フレキシブル基板１１０は、ポリエステル系高分子、シリコーン系高分子、アクリル系高分子、ポリオレフィン系高分子、及びこれらの共重合体からなる群のうち一つを含むフィルム形態であってよい。

【0108】

第１遮光層１２５ａは、駆動トランジスタの下部に配置され得る。ただし、本発明は、これに制限されず、スイッチングトランジスタの下部にも第１遮光層が配置され得る。

【0109】

第１遮光層１２５ａは、アルミニウム（Ａｌ）、クロム（Ｃｒ）、タングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、モリブデン（Ｍｏ）及び銅（Ｃｕ）等の不透明金属のいずれか一つまたはこれらの合金からなる単一層または複層構造に形成され得る。

【0110】

次に、第１遮光層１２５ａが形成された基板１１０上に第１バッファ層１１５ａが形成され得る。第１バッファ層１１５ａは、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、酸化アルミニウム（ＡｌＯｘ）等のような無機絶縁物質の単層または複層構造に形成され得る。

【0111】

次に、第１バッファ層１１５ａ上に第２遮光層１２５ｂが形成され得る。

【0112】

第２遮光層１２５ｂは、駆動トランジスタの下部に配置され得る。ただし、本発明は、これに制限されず、スイッチングトランジスタの下部にも第２遮光層が配置され得る。

【0113】

第２遮光層１２５ｂは、アルミニウム（Ａｌ）、クロム（Ｃｒ）、タングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、モリブデン（Ｍｏ）及び銅（Ｃｕ）等の不透明金属のいずれか一つまたはこれらの合金からなる単一層または複層構造に形成され得る。

【0114】

第２遮光層１２５ｂは、第１遮光層１２５ａの一部と重畳するように形成され得る。

【0115】

次に、第２遮光層１２５ｂ上に第２バッファ層１１５ｂが形成され得る。

【0116】

第２バッファ層１１５ｂは、シリコン酸化物、シリコン窒化物、酸化アルミニウム等のような無機絶縁物質の単層または複層構造に形成され得る。

【0117】

次に、第２バッファ層１１５ｂ上に半導体層１２４、１３４が形成され得る。

【0118】

半導体層１２４、１３４は、酸化物半導体で形成することができるが、これに制限されず、非晶質シリコンや多結晶シリコンで形成することができる。

【0119】

半導体層１２４、１３４は、駆動トランジスタ半導体層１２４及びスイッチングトランジスタ半導体層１３４を含むことができる。

【0120】

駆動トランジスタ半導体層１２４は、第２遮光層１２５ｂの一部と重畳するように形成され得る。

【0121】

次に、図７ｂを参照すると、半導体層１２４、１３４上にゲート絶縁層１１５ｃを形成することができる。

【0122】

ゲート絶縁層１１５ｃは、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）の単一層またはこれらの多重層で形成することができる。

【0123】

次に、ゲート絶縁層１１５ｃ上の駆動トランジスタ半導体層１２４の上部に第１ゲート電極パターン１２１Ｐを形成すると同時に、スイッチングトランジスタ半導体層１３４の上部にゲート電極１３１を形成することができる。

【0124】

第１ゲート電極パターン１２１Ｐは、駆動トランジスタ半導体層１２４の中央部と重畳するように形成され得る。

【0125】

第１ゲート電極パターン１２１Ｐとゲート電極１３１は、導電性金属である銅（Ｃｕ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、及びネオジム（Ｎｄ）等や、これに対する合金で単一層または多重層に形成され得るが、これに制限されない。

【0126】

次いで、図７ｃを参照すると、第１ゲート電極パターン１２１Ｐとゲート電極１３１をマスクとして、半導体層１２４、１３４の所定の領域にイオンを注入してソース領域１２４ｓ、１３４ｓ及びドレイン領域１２４ｄ、１３４ｄを形成することができる。

【0127】

不純物イオンは、ｐ型不純物またはｎ型不純物を利用でき、ｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）のうち一つであってよく、ｎ型不純物は、リン（Ｐ）、ヒ素（Ａｓ）及びアンチモン（Ｓｂ）のうち一つであってよいが、これに制限されない。

【0128】

このとき、ソース領域１２４ｓ、１３４ｓ及びドレイン領域１２４ｄ、１３４ｄは、不純物が高濃度で注入された領域であり、ソース領域１２４ｓ、１３４ｓ及びドレイン領域１２４ｄ、１３４ｄの間にイオンが注入されていないチャネル領域１２４ｃ、１３４ｃが形成され得る。

【0129】

チャネル領域１２４ｃ、１３４ｃと隣接したソース領域１２４ｓ、１３４ｓ及びドレイン領域１２４ｄ、１３４ｄの間には、低濃度ドーピング領域をさらに含むこともできるが、これに制限されない。

【0130】

このとき、第１ゲート電極パターン１２１Ｐの外側の駆動トランジスタ半導体層１２４は、駆動トランジスタソース領域１２４ｓ及びドレイン領域１２４ｄを構成し、ゲート電極１３１の外側のスイッチングトランジスタ半導体層１３４は、スイッチングトランジスタソース領域１３４ｓ及びドレイン領域１３４ｄを構成することができる。

【0131】

即ち、第１ゲート電極パターン１２１Ｐの外側縁と駆動トランジスタソース領域１２４ｓとチャネル領域１２４ｃの間及び第１ゲート電極パターン１２１Ｐの外側縁と駆動トランジスタドレイン領域１２４ｄとチャネル領域１２４ｃの間は、セルフ－アラインを形成することができる。また、ゲート電極１３１の外側縁とスイッチングトランジスタソース領域１３４ｓとチャネル領域１３４ｃの間及びゲート電極１３１の外側縁とスイッチングトランジスタドレイン領域１３４ｄとチャネル領域１３４ｃの間は、セルフ－アラインを形成することができる。

【0132】

次いで、図７ｄを参照すると、第１ゲート電極パターン１２１Ｐをパターニングして複数になされた第１ゲート電極１２１ａを形成することができる。

【0133】

図７ｄは、第１ゲート電極パターン１２１Ｐの中央部分の一部を除去して２個の第１ゲート電極１２１ａを形成した場合を例に挙げているが、これに制限されず、両側縁を除く一部を除去して３個以上の第１ゲート電極１２１ａを形成することができる。

【0134】

これによって２個の第１ゲート電極１２１ａの間はゲート絶縁層１１５ｃが露出され得、露出されたゲート絶縁層１１５ｃの下部に駆動トランジスタ半導体層１２４のチャネル領域１２４ｃが位置し得る。

【0135】

２個の第１ゲート電極１２１ａは、互いに一定の間隔（空間）離隔され得る。

【0136】

次に、図７ｅを参照すると、第１ゲート電極１２１ａとゲート電極１３１上に層間絶縁層１１５ｄを形成することができる。

【0137】

層間絶縁層１１５ｄは、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）の単一層またはこれらの多重層で形成することができ、ゲート絶縁層１１５ｃより相対的に厚い厚さに形成することができる。

【0138】

次に、ゲート絶縁層１１５ｃと層間絶縁層１１５ｄを選択的に除去して駆動トランジスタ半導体層１２４のソース領域１２４ｓを露出させる第１コンタクトホール１４０ａ及びドレイン領域１２４ｄを露出させる第２コンタクトホール１４０ｂを形成することができる。また、第２バッファ層１１５ｂとゲート絶縁層１１５ｃ及び層間絶縁層１１５ｄを選択的に除去して第２遮光層１２５ｂを露出させる第３コンタクトホール１４０ｃを形成することができる。

【0139】

また、ゲート絶縁層１１５ｃと層間絶縁層１１５ｄを選択的に除去してスイッチングトランジスタ半導体層１３４のソース領域１３４ｓを露出させる第４コンタクトホール１４０ｄ及びドレイン領域１３４ｄを露出させる第５コンタクトホール１４０ｅを形成することができる。

【0140】

次に、図７ｆを参照すると、層間絶縁層１１５ｄ上にソース電極１２２、１３２とドレイン電極１２３、１３３及び第２ゲート電極１２１ｂを形成することができる。

【0141】

ソース電極１２２、１３２とドレイン電極１２３、１３３及び第２ゲート電極１２１ｂは、導電性金属であるアルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銅（Ｃｕ）及びネオジム（Ｎｄ）等の金属材料やこれに対する合金で単一層または多重層に形成することができるが、これに制限されない。

【0142】

このとき、駆動トランジスタのソース電極１２２は、第１コンタクトホール１４０ａを通して駆動トランジスタ半導体層１２４のソース領域１２４ｓと電気的に接続できる。また、駆動トランジスタのドレイン電極１２３は、第２コンタクトホール１４０ｂを通して駆動トランジスタ半導体層１２４のドレイン領域１２４ｄと電気的に接続する一方、第３コンタクトホール１４０ｃを通して第２遮光層１２５ｂに電気的に接続できる。

【0143】

そして、スイッチングトランジスタのソース電極１３２は、第４コンタクトホール１４０ｄを通してスイッチングトランジスタ半導体層１３４のソース領域１３４ｓと電気的に接続し、スイッチングトランジスタのドレイン電極１３３は、第５コンタクトホール１４０ｅを通してスイッチングトランジスタ半導体層１３４のドレイン領域１３４ｄと電気的に接続できる。

【0144】

第２ゲート電極１２１ｂは、２個の第１ゲート電極１２１ａの間の離隔された間隔を覆うように第１ゲート電極１２１ａの上部に配置され得る。

【0145】

このとき、第１ゲート電極１２１ａの外側の駆動トランジスタ半導体層１２４は、ソース領域１２４ｓ及びドレイン領域１２４ｄを構成し、第１ゲート電極１２１ａ及び第２ゲート電極１２１ｂの下部の駆動トランジスタ半導体層１２４は、チャネル領域１２４ｃを構成することができる。第１ゲート電極１２１ａの外側縁と駆動トランジスタ半導体層１２４のソース領域１２４ｓとチャネル領域１２４ｃの間及び第１ゲート電極１２１ａの外側縁と駆動トランジスタ半導体層１２４のドレイン領域１２４ｄとチャネル領域１２４ｃの間は、セルフ－アライン（ｓｅｌｆ－ａｌｉｇｎ）を形成することができる。

【0146】

第２ゲート電極１２１ｂは、第１ゲート電極１２１ａの少なくとも一部と重畳し得るが、これに制限されない。第２ゲート電極１２１ｂは、ソース電極１２２とドレイン電極１２３との間に配置され得る。

【0147】

第２ゲート電極１２１ｂは、第６コンタクトホールを通して第１ゲート電極１２１ａと電気的に接続できる。

【0148】

一方、本発明の駆動トランジスタは、３個以上の直列薄膜トランジスタ構造を有するように構成することを特徴とし、このうち４個の直列薄膜トランジスタ構造を有する場合を図８を参照して詳細に説明する。

【0149】

図８は、本発明の他の一実施例に係る薄膜トランジスタを例に示す断面図である。

【0150】

図８の実施例は、前述した図３乃至図５の実施例と比較して３個の第１ゲート電極２２１ａで構成されたことのみが異なるだけで、他の構成は実質的に同一であるので、重複した説明は省略する。同じ構成に対しては、同じ図面符号を使用する。

【0151】

図８においては、説明の便宜のために、駆動トランジスタの断面構造だけを示しており、スイッチングトランジスタ、スキャントランジスタ、センシングトランジスタ及びＧＩＰトランジスタは、前述した一実施例と実質的に同一である。

【0152】

図８を参照すると、基板１１０上に第１遮光層１２５ａが配置され得る。

【0153】

第１遮光層１２５ａは、駆動トランジスタの下部に配置され得る。

【0154】

第１遮光層１２５ａが配置された基板１１０上に順に第１、第２バッファ層１１５ａ、１１５ｂが配置され得る。

【0155】

第１バッファ層１１５ａ上に第２遮光層１２５ｂが配置され得る。

【0156】

第２遮光層１２５ｂは、駆動トランジスタの下部に配置され得る。

【0157】

第２遮光層１２５ｂ上に第２バッファ層１１５ｂが配置され得る。

【0158】

第２バッファ層１１５ｂの上部に駆動トランジスタが配置され得る。

【0159】

駆動トランジスタは、第１、第２ゲート電極２２１ａ、２２１ｂ、半導体層１２４、ソース電極１２２及びドレイン電極１２３を含むことができる。

【0160】

半導体層１２４は、ｐ型またはｎ型の不純物を含むソース領域１２４ｓ、ドレイン領域１２４ｄ、及びソース領域１２４ｓとドレイン領域１２４ｄとの間のチャネル領域１２４ｃを含むことができ、チャネル領域１２４ｃと隣接したソース領域１２４ｓ及びドレイン領域１２４ｄの間には、低濃度ドーピング領域をさらに含むこともできるが、これに制限されない。

【0161】

ソース領域１２４ｓ及びドレイン領域１２４ｄは、不純物が高濃度でドーピングされた領域であり、駆動トランジスタのソース電極１２２及びドレイン電極１２３がそれぞれ接続され得る。

【0162】

半導体層１２４上にゲート絶縁層１１５ｃが配置され得る。

【0163】

ゲート電極２２１ａ、２２１ｂとソース電極１２２及びドレイン電極１２３の間に層間絶縁層１１５ｄが配置され得る。

【0164】

駆動トランジスタのソース電極１２２は、第１コンタクトホールを通して半導体層１２４のソース領域１２４ｓと電気的に接続し、駆動トランジスタのドレイン電極１２３は、第２コンタクトホールを通して半導体層１２４のドレイン領域１２４ｄと電気的に接続できる。また、駆動トランジスタのドレイン電極１２３は、第３コンタクトホールを通して第２遮光層１２５ｂに電気的に接続できる。

【0165】

一方、本発明の他の一実施例に係る駆動トランジスタは、互いに異なる厚さの誘電層を有する４個の直列薄膜トランジスタ構造を有することを特徴とする。

【0166】

このために、本発明の他の一実施例は、既存のゲート電極層に位置する３個の第１ゲート電極２２１ａ及びソース電極１２２とドレイン電極１２３層に位置する一つの第２ゲート電極２２１ｂを含むことを特徴とする。

【0167】

３個の第１ゲート電極２２１ａは、互いに一定の間隔（空間）離隔されており、離隔された間隔を覆うように第１ゲート電極２２１ａの上部に第２ゲート電極２２１ｂが配置され得る。

【0168】

このとき、第１ゲート電極２２１ａの外側の半導体層１２４は、ソース領域１２４ｓ及びドレイン領域１２４ｄを構成し、第１ゲート電極２２１ａ及び第２ゲート電極２２１ｂの下部の半導体層１２４は、チャネル領域１２４ｃを構成することを特徴とする。また、第１ゲート電極２２１ａの外側縁とソース領域１２４ｓとチャネル領域１２４ｃの間及び第１ゲート電極２２１ａの外側縁とドレイン領域１２４ｄとチャネル領域１２４ｃの間は、セルフ－アライン（ｓｅｌｆ－ａｌｉｇｎ）を形成することを特徴とする。

【0169】

第２ゲート電極２２１ｂは、第１ゲート電極２２１ａの少なくとも一部と重畳し得るが、これに制限されない。第２ゲート電極２２１ｂは、ソース電極１２２とドレイン電極１２３との間に配置され得る。

【0170】

前述したように、第２ゲート電極２２１ｂは、第６コンタクトホールを通して第１ゲート電極２２１ａと電気的に接続できる。

【0171】

一方、表示装置が電界発光表示装置である場合、薄膜トランジスタの上部にアノード、発光部及びカソードを含む発光素子が配置され得る。

【0172】

発光部は、光を発光する役割を果たすが、正孔注入層（Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ；ＨＩＬ）、正孔輸送層（Ｈｏｌｅ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ；ＨＴＬ）、発光層、電子輸送層（Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ；ＥＴＬ）、電子注入層（Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ；ＥＩＬ）のうち少なくとも一つの層を含むことができ、電界発光表示装置の構造や特性によって一部の構成要素は省略されてもよい。ここで、発光層は、電界発光層及び無機発光層を適用することも可能である。

【0173】

また、発光素子の上部に封止層が配置され得る。

【0174】

封止層を具体的に説明すると、発光素子が形成された基板１１０の上面に１次保護膜と有機膜及び２次保護膜が順に形成されて封止手段である封止層を構成することができる。ただし、封止層を構成する無機膜と有機膜の数は、これに制限されない。

【0175】

１次保護膜の場合、無機絶縁膜からなっており、下部段差によってスタックカバレッジ（ｓｔａｃｋ ｃｏｖｅｒａｇｅ）がよくないが、有機膜が平坦化の役割を果たすため、２次保護膜は下部膜による段差に影響を受けない。また、ポリマーからなる有機膜の厚さが十分に厚いため、異物によるクラック（ｃｒａｃｋ）も補完でき、異物防止層と称され得る。

【0176】

２次保護膜を含む基板１１０の前面には、封止のために多層になされた保護フィルムが対向して位置し得、封止層と保護フィルムとの間には、透明で接着特性を有する粘着剤が介在され得る。

【0177】

保護フィルム上には、外部から入射した光の反射を防ぐための偏光板が貼り付けられ得るが、これに制限されない。

【0178】

本発明の実施例に係る薄膜トランジスタ及びそれを有する電界発光表示装置は、下記のように説明され得る。

【0179】

本発明の一実施例に係る薄膜トランジスタは、半導体層、前記半導体層上に配置される第１絶縁層、前記第１絶縁層上に配置され、２個以上に分離された第１ゲート電極、前記第１ゲート電極上に配置される第２絶縁層、前記第２絶縁層上に配置され、前記半導体層のソース領域及びドレイン領域とそれぞれ電気的に接続するソース電極及びドレイン電極、及び前記第１ゲート電極の上部に配置される第２ゲート電極を含み、前記ソース領域及び前記ドレイン領域の間は、チャネル領域を構成することができる。

【0180】

本発明の他の特徴によれば、前記第２ゲート電極は、前記ソース電極及び前記ドレイン電極の間の前記第２絶縁層上に配置され得る。

【0181】

本発明のまた他の特徴によれば、前記２個以上に分離された前記第１ゲート電極は、互いに一定間隔離隔されており、前記第２ゲート電極は、前記離隔された間隔を覆うように前記第１ゲート電極の上部に配置され得る。

【0182】

本発明のまた他の特徴によれば、前記第１ゲート電極の外側の前記半導体層は、前記ソース領域及び前記ドレイン領域を構成し、前記第１ゲート電極及び前記第２ゲート電極の下部の前記半導体層は、前記チャネル領域を構成することができる。

【0183】

本発明のまた他の特徴によれば、前記第１ゲート電極の外側縁と前記ソース領域と前記チャネル領域の間及び前記第１ゲート電極の他の外側縁と前記ドレイン領域と前記チャネル領域の間は、セルフ－アライン（ｓｅｌｆ－ａｌｉｇｎ）を形成することができる。

【0184】

本発明のまた他の特徴によれば、前記第２ゲート電極は、前記第１ゲート電極の少なくとも一部と重畳し得る。

【0185】

本発明のまた他の特徴によれば、前記第２ゲート電極は、コンタクトホールを通して前記第１ゲート電極と電気的に接続できる。

【0186】

本発明のまた他の特徴によれば、前記第２絶縁層は、前記第１絶縁層の厚さに比して相対的に厚い厚さを有し得る。

【0187】

本発明の一実施例に係る電界発光表示装置は、基板上に配置される第１薄膜トランジスタ及び第２薄膜トランジスタ、及び前記第１薄膜トランジスタ及び第２薄膜トランジスタの上部に配置される発光素子を含み、前記第１薄膜トランジスタは、前記基板上に配置される半導体層、前記半導体層上に配置されるゲート絶縁層、前記ゲート絶縁層上に配置され、２個以上に分離された第１ゲート電極、前記第１ゲート電極上に配置される層間絶縁層、前記層間絶縁層上に配置され、前記半導体層のソース領域及びドレイン領域とそれぞれ電気的に接続するソース電極及びドレイン電極、及び前記第１ゲート電極の上部に配置される第２ゲート電極を含み、前記ソース領域及び前記ドレイン領域の間は、チャネル領域を構成し、前記第２薄膜トランジスタは、前記基板上に配置される半導体層、前記半導体層上に配置される前記ゲート絶縁層、前記ゲート絶縁層上に配置されるゲート電極、前記ゲート電極上に配置される前記層間絶縁層、及び前記層間絶縁層上に配置されるソース電極及びドレイン電極を含むことができる。

【0188】

本発明の他の特徴によれば、電界発光表示装置は、前記基板上に配置される第１遮光層、前記第１遮光層上に配置される第１バッファ層、前記第１バッファ層上に配置される第２遮光層及び前記第２遮光層上に配置される第２バッファ層をさらに含むことができる。

【0189】

本発明のまた他の特徴によれば、前記第１遮光層及び前記第２遮光層は、前記第１薄膜トランジスタの下部に配置され得る。

【0190】

本発明のまた他の特徴によれば、前記第２ゲート電極は、前記第１薄膜トランジスタの前記ソース電極及び前記ドレイン電極の間の前記層間絶縁層上に配置され得る。

【0191】

本発明のまた他の特徴によれば、前記２個以上に分離された前記第１ゲート電極は、互いに一定間隔離隔されており、前記第２ゲート電極は、前記離隔された間隔を覆うように前記第１ゲート電極の上部に配置され得る。

【0192】

本発明のまた他の特徴によれば、前記第２ゲート電極は、前記第１ゲート電極の少なくとも一部と重畳し得る。

【0193】

本発明のまた他の特徴によれば、前記第２ゲート電極は、コンタクトホールを通して前記第１ゲート電極と電気的に接続できる。

【0194】

本発明のまた他の特徴によれば、前記層間絶縁層は、前記ゲート絶縁層の厚さに比して相対的に厚い厚さを有し得る。

【0195】

本発明のまた他の特徴によれば、前記第１薄膜トランジスタは、駆動トランジスタを含むことができる。

【0196】

本発明のまた他の特徴によれば、前記第２薄膜トランジスタは、スイッチングトランジスタ、スキャントランジスタ、センシングトランジスタ及びゲートインパネル（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ；ＧＩＰ）トランジスタを含むことができる。

【0197】

本発明の一実施例に係る駆動トランジスタは、互いに直列に連結された２個以上の第１薄膜トランジスタ及び一つの第２薄膜トランジスタを含み、前記２個以上の第１薄膜トランジスタ及び前記第２薄膜トランジスタそれぞれは共通アクティブ領域を有し、前記２個以上の第１薄膜トランジスタ及び前記第２薄膜トランジスタそれぞれの第１ゲート電極と第２ゲート電極は、前記共通アクティブ領域の同一側に配置され、前記第２薄膜トランジスタの第２ゲート電極と前記共通アクティブ領域との間の距離は、前記２個以上の第１薄膜トランジスタそれぞれの第１ゲート電極と前記共通アクティブ領域との間の距離より大きくてよい。

【0198】

本発明の他の特徴によれば、前記共通アクティブ領域は、ソース領域、ドレイン領域及びチャネル領域を含むことができ、前記チャネル領域は、前記ソース領域と前記ドレイン領域との間に構成され得る。

【0199】

本発明のまた他の特徴によれば、前記２個以上の第１薄膜トランジスタの第１ゲート電極は、互いに一定距離離隔されて配置され得、前記第２薄膜トランジスタの第２ゲート電極は、前記第１ゲート電極それぞれの上部に所定の間隔を置いて配置され得る。

【0200】

以上、添付の図面を参照して、本発明の実施例をさらに詳細に説明したが、本発明は、必ずしもこのような実施例に限定されるものではなく、本発明の技術思想を外れない範囲内で多様に変形実施され得る。従って、本発明に開示された実施例は、本発明の技術思想を制限するためのものではなく、説明するためのものであり、このような実施例によって本発明の技術思想の範囲が制限されるものではない。それゆえ、以上において記述した実施例は、全ての面で例示的なものであり、制限的ではないものと理解すべきである。本発明の保護範囲は、下記の請求の範囲によって解釈されるべきであり、それと同等な範囲内にある全ての技術思想は、本発明の権利範囲に含まれるものと解釈されるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7a】

【図7b】

【図7c】

【図7d】

【図7e】

【図7f】

【図8】