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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024035989
(43)【公開日】2024-03-15
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20240308BHJP
H10B 41/27 20230101ALI20240308BHJP
H01L 21/336 20060101ALI20240308BHJP
【ＦＩ】
H01L27/11582
H01L27/11556
H01L29/78 371
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022140663
(22)【出願日】2022-09-05
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100119035
【弁理士】
【氏名又は名称】池上 徹真
(74)【代理人】
【識別番号】100141036
【弁理士】
【氏名又は名称】須藤 章
(74)【代理人】
【識別番号】100178984
【弁理士】
【氏名又は名称】高下 雅弘
(72)【発明者】
【氏名】堂前 須弥子
(72)【発明者】
【氏名】佐野 京佑
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083JA04
5F083JA19
5F083JA39
5F083JA56
5F083MA06
5F083MA19
5F101BA01
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】信頼性が向上した半導体記憶装置を提供する。
【解決手段】ビット線に第２電圧を印加し、第３セレクトゲート線に第８電圧を印加し、第３ダミーワード線、第４ダミーワード線、第５ダミーワード線、複数の第１ワード線及び複数の第２ワード線に第３電圧を印加する第４工程を行い、第４工程において、第１サブストリングに電流が流れる場合には、ビット線に第１電圧を印加し、第３セレクトゲート線に第１電圧を印加し、第４セレクトゲート線、第５セレクトゲート線及び第６セレクトゲート線に第５電圧を印加し、ソース線に第７電圧より高い第９電圧を印加する第５工程を行い、第４工程において、第１サブストリングに電流が流れない場合には、ビット線に第１電圧を印加し、第４セレクトゲート線に第１電圧を印加し、第３セレクトゲート線、第５セレクトゲート線及び第６セレクトゲート線に第５電圧を印加し、ソース線に第９電圧を印加する第６工程を行う、電圧を供給可能なドライバを備える半導体記憶装置である。
【選択図】図１８
【解決手段】ビット線に第２電圧を印加し、第３セレクトゲート線に第８電圧を印加し、第３ダミーワード線、第４ダミーワード線、第５ダミーワード線、複数の第１ワード線及び複数の第２ワード線に第３電圧を印加する第４工程を行い、第４工程において、第１サブストリングに電流が流れる場合には、ビット線に第１電圧を印加し、第３セレクトゲート線に第１電圧を印加し、第４セレクトゲート線、第５セレクトゲート線及び第６セレクトゲート線に第５電圧を印加し、ソース線に第７電圧より高い第９電圧を印加する第５工程を行い、第４工程において、第１サブストリングに電流が流れない場合には、ビット線に第１電圧を印加し、第４セレクトゲート線に第１電圧を印加し、第３セレクトゲート線、第５セレクトゲート線及び第６セレクトゲート線に第５電圧を印加し、ソース線に第９電圧を印加する第６工程を行う、電圧を供給可能なドライバを備える半導体記憶装置である。
【選択図】図１８
【特許請求の範囲】
【請求項1】
第１方向と、前記第１方向に交差する第２方向と、に延伸する基板面を有する基板と、
前記基板と、前記第１方向及び前記第２方向に交差する第３方向に離間して設けられたソース線と、
前記ソース線と、前記第３方向に離間して設けられ、前記第２方向に延伸するビット線と、
前記ソース線から前記第３方向に延伸し、
前記ソース線と前記ビット線の間に設けられた第１選択トランジスタと、
前記第１選択トランジスタと前記ビット線の間に設けられた第１ダミートランジスタと、
前記第１ダミートランジスタと前記ビット線の間に設けられた複数の第１メモリセルトランジスタと、
前記複数の第１メモリセルトランジスタと前記ビット線の間に設けられた第２ダミートランジスタと、
前記第２ダミートランジスタと前記ビット線の間に設けられた第３ダミートランジスタと、
前記第３ダミートランジスタと前記ビット線の間に設けられた第２選択トランジスタと、
を有する第１サブストリングと、
前記ソース線と前記ビット線の間に設けられた第３選択トランジスタと、
前記第３選択トランジスタと前記ビット線の間に設けられた第４ダミートランジスタと、
前記第４ダミートランジスタと前記ビット線の間に設けられた複数の第２メモリセルトランジスタと、
前記複数の第２メモリセルトランジスタと前記ビット線の間に設けられた第５ダミートランジスタと、
前記第５ダミートランジスタと前記ビット線の間に設けられた第６ダミートランジスタと、
前記第６ダミートランジスタと前記ビット線の間に設けられた第４選択トランジスタと、
を有する第２サブストリングと、
を有する第１メモリピラーと、
前記ソース線から前記第３方向に延伸し、
前記ソース線と前記ビット線の間に設けられた第５選択トランジスタと、
前記第５選択トランジスタと前記ビット線の間に設けられた第７ダミートランジスタと、
前記第７ダミートランジスタと前記ビット線の間に設けられた複数の第３メモリセルトランジスタと、
前記複数の第３メモリセルトランジスタと前記ビット線の間に設けられた第８ダミートランジスタと、
前記第８ダミートランジスタと前記ビット線の間に設けられた第９ダミートランジスタと、
前記第９ダミートランジスタと前記ビット線の間に設けられた第６選択トランジスタと、
を有する第３サブストリングと、
前記ソース線と前記ビット線の間に設けられた第７選択トランジスタと、
前記第７選択トランジスタと前記ビット線の間に設けられた第１０ダミートランジスタと、
前記第１０ダミートランジスタと前記ビット線の間に設けられた複数の第４メモリセルトランジスタと、
前記複数の第４メモリセルトランジスタと前記ビット線の間に設けられた第１１ダミートランジスタと、
前記第１１ダミートランジスタと前記ビット線の間に設けられた第１２ダミートランジスタと、
前記第１２ダミートランジスタと前記ビット線の間に設けられた第８選択トランジスタと、
を有する第４サブストリングと、
を有し、前記第１メモリピラーと前記第２方向に離間して設けられた第２メモリピラーと、
前記第１選択トランジスタ及び前記第５選択トランジスタに接続された第１セレクトゲート線と、
前記第３選択トランジスタ及び前記第７選択トランジスタに接続された第２セレクトゲート線と、
前記第１ダミートランジスタ及び前記第７ダミートランジスタに接続された第１ダミーワード線と、
前記第４ダミートランジスタ及び前記第１０ダミートランジスタに接続された第２ダミーワード線と、
前記複数の第１メモリセルトランジスタのそれぞれ及び前記複数の第３メモリセルトランジスタのそれぞれに接続された複数の第１ワード線と、
前記複数の第２メモリセルトランジスタのそれぞれ及び前記複数の第４メモリセルトランジスタのそれぞれに接続された複数の第２ワード線と、
前記第２ダミートランジスタ及び前記第８ダミートランジスタに接続された第３ダミーワード線と、
前記第５ダミートランジスタ及び前記第１１ダミートランジスタに接続された第４ダミーワード線と、
前記第３ダミートランジスタ及び前記第９ダミートランジスタに接続された第５ダミーワード線と、
前記第６ダミートランジスタ及び前記第１２ダミートランジスタに接続された第６ダミーワード線と、
前記第２選択トランジスタに接続された第３セレクトゲート線と、
前記第４選択トランジスタに接続された第４セレクトゲート線と、
前記第６選択トランジスタに接続された第５セレクトゲート線と、
前記第８選択トランジスタに接続された第６セレクトゲート線と、
前記ビット線に第１電圧より高い第２電圧を印加し、前記第３セレクトゲート線、前記第４セレクトゲート線、前記第５セレクトゲート線及び前記第６セレクトゲート線に前記第１電圧を印加し、前記複数の第１ワード線及び前記複数の第２ワード線に前記第１電圧より高い第３電圧を印加し、前記ソース線に前記第１電圧を印加する第１工程を行い、
前記第１工程において、前記第１サブストリング、前記第２サブストリング、前記第３サブストリング又は前記第４サブストリングに電流が流れる場合には、前記ビット線に前記第１電圧を印加し、前記第３セレクトゲート線、前記第４セレクトゲート線、前記第５セレクトゲート線及び前記第６セレクトゲート線に前記第３電圧より高い第４電圧を印加し、前記複数の第１ワード線及び前記複数の第２ワード線に前記第３電圧より高く前記第４電圧より低い第５電圧を印加する第２工程を行い、
前記第１工程において、前記第１サブストリング、前記第２サブストリング、前記第３サブストリング及び前記第４サブストリングに電流が流れない場合には、前記ビット線に前記第１電圧を印加し、前記第３セレクトゲート線に前記第１電圧を印加し、前記第４セレクトゲート線、前記第５セレクトゲート線及び前記第６セレクトゲート線に前記第５電圧を印加し、前記第１セレクトゲート線及び前記第２セレクトゲート線に前記第５電圧より高い第６電圧を印加し、前記ソース線に前記第６電圧より高い第７電圧を印加する第３工程を行い、
前記ビット線に前記第２電圧を印加し、前記第３セレクトゲート線に第８電圧を印加し、前記第３ダミーワード線、前記第４ダミーワード線、前記第５ダミーワード線、前記複数の第１ワード線及び前記複数の第２ワード線に第３電圧を印加する第４工程を行い、
前記第４工程において、前記第１サブストリングに電流が流れる場合には、前記ビット線に前記第１電圧を印加し、前記第３セレクトゲート線に前記第１電圧を印加し、前記第４セレクトゲート線、前記第５セレクトゲート線及び前記第６セレクトゲート線に前記第５電圧を印加し、前記ソース線に前記第７電圧より高い第９電圧を印加する第５工程を行い、
前記第４工程において、前記第１サブストリングに電流が流れない場合には、前記ビット線に前記第１電圧を印加し、前記第４セレクトゲート線に前記第１電圧を印加し、前記第３セレクトゲート線、前記第５セレクトゲート線及び前記第６セレクトゲート線に前記第５電圧を印加し、前記ソース線に前記第９電圧を印加する第６工程を行う、
電圧を供給可能なドライバと、
を備える半導体記憶装置。
前記基板と、前記第１方向及び前記第２方向に交差する第３方向に離間して設けられたソース線と、
前記ソース線と、前記第３方向に離間して設けられ、前記第２方向に延伸するビット線と、
前記ソース線から前記第３方向に延伸し、
前記ソース線と前記ビット線の間に設けられた第１選択トランジスタと、
前記第１選択トランジスタと前記ビット線の間に設けられた第１ダミートランジスタと、
前記第１ダミートランジスタと前記ビット線の間に設けられた複数の第１メモリセルトランジスタと、
前記複数の第１メモリセルトランジスタと前記ビット線の間に設けられた第２ダミートランジスタと、
前記第２ダミートランジスタと前記ビット線の間に設けられた第３ダミートランジスタと、
前記第３ダミートランジスタと前記ビット線の間に設けられた第２選択トランジスタと、
を有する第１サブストリングと、
前記ソース線と前記ビット線の間に設けられた第３選択トランジスタと、
前記第３選択トランジスタと前記ビット線の間に設けられた第４ダミートランジスタと、
前記第４ダミートランジスタと前記ビット線の間に設けられた複数の第２メモリセルトランジスタと、
前記複数の第２メモリセルトランジスタと前記ビット線の間に設けられた第５ダミートランジスタと、
前記第５ダミートランジスタと前記ビット線の間に設けられた第６ダミートランジスタと、
前記第６ダミートランジスタと前記ビット線の間に設けられた第４選択トランジスタと、
を有する第２サブストリングと、
を有する第１メモリピラーと、
前記ソース線から前記第３方向に延伸し、
前記ソース線と前記ビット線の間に設けられた第５選択トランジスタと、
前記第５選択トランジスタと前記ビット線の間に設けられた第７ダミートランジスタと、
前記第７ダミートランジスタと前記ビット線の間に設けられた複数の第３メモリセルトランジスタと、
前記複数の第３メモリセルトランジスタと前記ビット線の間に設けられた第８ダミートランジスタと、
前記第８ダミートランジスタと前記ビット線の間に設けられた第９ダミートランジスタと、
前記第９ダミートランジスタと前記ビット線の間に設けられた第６選択トランジスタと、
を有する第３サブストリングと、
前記ソース線と前記ビット線の間に設けられた第７選択トランジスタと、
前記第７選択トランジスタと前記ビット線の間に設けられた第１０ダミートランジスタと、
前記第１０ダミートランジスタと前記ビット線の間に設けられた複数の第４メモリセルトランジスタと、
前記複数の第４メモリセルトランジスタと前記ビット線の間に設けられた第１１ダミートランジスタと、
前記第１１ダミートランジスタと前記ビット線の間に設けられた第１２ダミートランジスタと、
前記第１２ダミートランジスタと前記ビット線の間に設けられた第８選択トランジスタと、
を有する第４サブストリングと、
を有し、前記第１メモリピラーと前記第２方向に離間して設けられた第２メモリピラーと、
前記第１選択トランジスタ及び前記第５選択トランジスタに接続された第１セレクトゲート線と、
前記第３選択トランジスタ及び前記第７選択トランジスタに接続された第２セレクトゲート線と、
前記第１ダミートランジスタ及び前記第７ダミートランジスタに接続された第１ダミーワード線と、
前記第４ダミートランジスタ及び前記第１０ダミートランジスタに接続された第２ダミーワード線と、
前記複数の第１メモリセルトランジスタのそれぞれ及び前記複数の第３メモリセルトランジスタのそれぞれに接続された複数の第１ワード線と、
前記複数の第２メモリセルトランジスタのそれぞれ及び前記複数の第４メモリセルトランジスタのそれぞれに接続された複数の第２ワード線と、
前記第２ダミートランジスタ及び前記第８ダミートランジスタに接続された第３ダミーワード線と、
前記第５ダミートランジスタ及び前記第１１ダミートランジスタに接続された第４ダミーワード線と、
前記第３ダミートランジスタ及び前記第９ダミートランジスタに接続された第５ダミーワード線と、
前記第６ダミートランジスタ及び前記第１２ダミートランジスタに接続された第６ダミーワード線と、
前記第２選択トランジスタに接続された第３セレクトゲート線と、
前記第４選択トランジスタに接続された第４セレクトゲート線と、
前記第６選択トランジスタに接続された第５セレクトゲート線と、
前記第８選択トランジスタに接続された第６セレクトゲート線と、
前記ビット線に第１電圧より高い第２電圧を印加し、前記第３セレクトゲート線、前記第４セレクトゲート線、前記第５セレクトゲート線及び前記第６セレクトゲート線に前記第１電圧を印加し、前記複数の第１ワード線及び前記複数の第２ワード線に前記第１電圧より高い第３電圧を印加し、前記ソース線に前記第１電圧を印加する第１工程を行い、
前記第１工程において、前記第１サブストリング、前記第２サブストリング、前記第３サブストリング又は前記第４サブストリングに電流が流れる場合には、前記ビット線に前記第１電圧を印加し、前記第３セレクトゲート線、前記第４セレクトゲート線、前記第５セレクトゲート線及び前記第６セレクトゲート線に前記第３電圧より高い第４電圧を印加し、前記複数の第１ワード線及び前記複数の第２ワード線に前記第３電圧より高く前記第４電圧より低い第５電圧を印加する第２工程を行い、
前記第１工程において、前記第１サブストリング、前記第２サブストリング、前記第３サブストリング及び前記第４サブストリングに電流が流れない場合には、前記ビット線に前記第１電圧を印加し、前記第３セレクトゲート線に前記第１電圧を印加し、前記第４セレクトゲート線、前記第５セレクトゲート線及び前記第６セレクトゲート線に前記第５電圧を印加し、前記第１セレクトゲート線及び前記第２セレクトゲート線に前記第５電圧より高い第６電圧を印加し、前記ソース線に前記第６電圧より高い第７電圧を印加する第３工程を行い、
前記ビット線に前記第２電圧を印加し、前記第３セレクトゲート線に第８電圧を印加し、前記第３ダミーワード線、前記第４ダミーワード線、前記第５ダミーワード線、前記複数の第１ワード線及び前記複数の第２ワード線に第３電圧を印加する第４工程を行い、
前記第４工程において、前記第１サブストリングに電流が流れる場合には、前記ビット線に前記第１電圧を印加し、前記第３セレクトゲート線に前記第１電圧を印加し、前記第４セレクトゲート線、前記第５セレクトゲート線及び前記第６セレクトゲート線に前記第５電圧を印加し、前記ソース線に前記第７電圧より高い第９電圧を印加する第５工程を行い、
前記第４工程において、前記第１サブストリングに電流が流れない場合には、前記ビット線に前記第１電圧を印加し、前記第４セレクトゲート線に前記第１電圧を印加し、前記第３セレクトゲート線、前記第５セレクトゲート線及び前記第６セレクトゲート線に前記第５電圧を印加し、前記ソース線に前記第９電圧を印加する第６工程を行う、
電圧を供給可能なドライバと、
を備える半導体記憶装置。
【請求項2】
前記第４工程において、前記ドライバは、前記第４セレクトゲート線に、前記第１電圧より低い第１０電圧を印加する、
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項3】
前記第４工程において、前記ドライバは、前記第５セレクトゲート線及び前記第６セレクトゲート線に、前記第１電圧より低い第１０電圧を印加する、
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項4】
前記第４工程において、前記ドライバは、前記第６ダミーワード線に、前記第１電圧より低い第１０電圧を印加する、
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項5】
前記第４工程において、前記ドライバは、前記第６ダミーワード線に、前記第１０電圧より大きく前記第３電圧より小さい第１１電圧を印加する、
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項6】
前記ドライバは、
前記第６工程の後、前記ビット線に前記第１電圧を印加し、前記第３セレクトゲート線に前記第４電圧を印加し、前記第４セレクトゲート線に前記第５電圧を印加し、前記第１ダミーワード線、前記第２ダミーワード線、前記複数の第１ワード線、前記複数の第２ワード線、前記第３ダミーワード線、前記第４ダミーワード線、前記第５ダミーワード線及び前記第６ダミーワード線に前記第５電圧を印加する第７工程を行い、
前記ビット線に前記第２電圧を印加し、前記第３セレクトゲート線に第１２電圧を印加し、前記第４セレクトゲート線に前記第１０電圧を印加し、前記第１ダミーワード線、第２ダミーワード線、前記複数の第１ワード線、前記複数の第２ワード線、前記第３ダミーワード線、前記第４ダミーワード線及び前記第５ダミーワード線に前記第３電圧を印加する第８工程を行い、
前記ビット線に前記第１電圧を印加し、前記第３セレクトゲート線に前記第５電圧を印加し、前記第４セレクトゲート線に前記第４電圧を印加し、前記第１ダミーワード線、前記第２ダミーワード線、前記複数の第１ワード線、前記複数の第２ワード線、前記第３ダミーワード線、前記第４ダミーワード線、前記第５ダミーワード線及び前記第６ダミーワード線に前記第５電圧を印加する第９工程を行い、
前記ビット線に前記第２電圧を印加し、前記第３セレクトゲート線に第１０電圧を印加し、前記第４セレクトゲート線に前記第１２電圧を印加し、前記第１ダミーワード線、前記第２ダミーワード線、前記複数の第１ワード線、前記複数の第２ワード線、前記第３ダミーワード線、前記第４ダミーワード線及び前記第６ダミーワード線に前記第３電圧を印加する第１０工程を行う、
請求項１記載の半導体記憶装置。
前記第６工程の後、前記ビット線に前記第１電圧を印加し、前記第３セレクトゲート線に前記第４電圧を印加し、前記第４セレクトゲート線に前記第５電圧を印加し、前記第１ダミーワード線、前記第２ダミーワード線、前記複数の第１ワード線、前記複数の第２ワード線、前記第３ダミーワード線、前記第４ダミーワード線、前記第５ダミーワード線及び前記第６ダミーワード線に前記第５電圧を印加する第７工程を行い、
前記ビット線に前記第２電圧を印加し、前記第３セレクトゲート線に第１２電圧を印加し、前記第４セレクトゲート線に前記第１０電圧を印加し、前記第１ダミーワード線、第２ダミーワード線、前記複数の第１ワード線、前記複数の第２ワード線、前記第３ダミーワード線、前記第４ダミーワード線及び前記第５ダミーワード線に前記第３電圧を印加する第８工程を行い、
前記ビット線に前記第１電圧を印加し、前記第３セレクトゲート線に前記第５電圧を印加し、前記第４セレクトゲート線に前記第４電圧を印加し、前記第１ダミーワード線、前記第２ダミーワード線、前記複数の第１ワード線、前記複数の第２ワード線、前記第３ダミーワード線、前記第４ダミーワード線、前記第５ダミーワード線及び前記第６ダミーワード線に前記第５電圧を印加する第９工程を行い、
前記ビット線に前記第２電圧を印加し、前記第３セレクトゲート線に第１０電圧を印加し、前記第４セレクトゲート線に前記第１２電圧を印加し、前記第１ダミーワード線、前記第２ダミーワード線、前記複数の第１ワード線、前記複数の第２ワード線、前記第３ダミーワード線、前記第４ダミーワード線及び前記第６ダミーワード線に前記第３電圧を印加する第１０工程を行う、
請求項１記載の半導体記憶装置。
【請求項7】
前記ドライバは、
前記第８工程において、前記第６ダミーワード線に前記第１０電圧を印加し、
前記第１０工程において、前記第５ダミーワード線に前記第１０電圧を印加する、
請求項６記載の半導体記憶装置。
前記第８工程において、前記第６ダミーワード線に前記第１０電圧を印加し、
前記第１０工程において、前記第５ダミーワード線に前記第１０電圧を印加する、
請求項６記載の半導体記憶装置。
【請求項8】
前記ドライバは、
前記第６工程の後、前記ビット線に前記第１電圧を印加し、前記第３セレクトゲート線及び前記第４セレクトゲート線に前記第４電圧を印加し、前記第１ダミーワード線、前記第２ダミーワード線、前記複数の第１ワード線、前記複数の第２ワード線、前記第３ダミーワード線、前記第４ダミーワード線、前記第５ダミーワード線及び前記第６ダミーワード線に前記第５電圧を印加する第１１工程を行い、
前記ビット線に前記第２電圧を印加し、前記第３セレクトゲート線に第１２電圧を印加し、前記第４セレクトゲート線に前記第１０電圧を印加し、前記第１ダミーワード線、前記第２ダミーワード線、前記複数の第１ワード線、前記複数の第２ダミーワード線、前記第３ダミーワード線、前記第４ダミーワード線及び前記第５ダミーワード線に前記第３電圧を印加する第１２工程を行い、
前記ビット線に前記第２電圧を印加し、前記第３セレクトゲート線に第１０電圧を印加し、前記第４セレクトゲート線に前記第１２電圧を印加し、前記第１ダミーワード線、前記第２ダミーワード線、前記複数の第１ワード線、前記複数の第２ダミーワード線、前記第３ダミーワード線、前記第４ダミーワード線及び前記第５ダミーワード線に前記第３電圧を印加する第１３工程を行う、
請求項１記載の半導体記憶装置。
前記第６工程の後、前記ビット線に前記第１電圧を印加し、前記第３セレクトゲート線及び前記第４セレクトゲート線に前記第４電圧を印加し、前記第１ダミーワード線、前記第２ダミーワード線、前記複数の第１ワード線、前記複数の第２ワード線、前記第３ダミーワード線、前記第４ダミーワード線、前記第５ダミーワード線及び前記第６ダミーワード線に前記第５電圧を印加する第１１工程を行い、
前記ビット線に前記第２電圧を印加し、前記第３セレクトゲート線に第１２電圧を印加し、前記第４セレクトゲート線に前記第１０電圧を印加し、前記第１ダミーワード線、前記第２ダミーワード線、前記複数の第１ワード線、前記複数の第２ダミーワード線、前記第３ダミーワード線、前記第４ダミーワード線及び前記第５ダミーワード線に前記第３電圧を印加する第１２工程を行い、
前記ビット線に前記第２電圧を印加し、前記第３セレクトゲート線に第１０電圧を印加し、前記第４セレクトゲート線に前記第１２電圧を印加し、前記第１ダミーワード線、前記第２ダミーワード線、前記複数の第１ワード線、前記複数の第２ダミーワード線、前記第３ダミーワード線、前記第４ダミーワード線及び前記第５ダミーワード線に前記第３電圧を印加する第１３工程を行う、
請求項１記載の半導体記憶装置。
【請求項9】
前記ドライバは、
前記第１２工程において、前記第６ダミーワード線に前記第１０電圧を印加し、
前記第１３工程において、前記第５ダミーワード線に前記第１０電圧を印加する、
請求項８記載の半導体記憶装置。
前記第１２工程において、前記第６ダミーワード線に前記第１０電圧を印加し、
前記第１３工程において、前記第５ダミーワード線に前記第１０電圧を印加する、
請求項８記載の半導体記憶装置。
【請求項10】
前記第１２電圧は前記第８電圧より低い、
請求項６又は請求項８記載の半導体記憶装置。
請求項６又は請求項８記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－１６８１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態の目的は、信頼性が向上した半導体記憶装置を提供することである。
【課題を解決するための手段】
【0005】
第１方向と、第１方向に交差する第２方向と、に延伸する基板面を有する基板と、基板と、第１方向及び第２方向に交差する第３方向に離間して設けられたソース線と、ソース線と、第３方向に離間して設けられ、第２方向に延伸するビット線と、ソース線から第３方向に延伸し、ソース線とビット線の間に設けられた第１選択トランジスタと、第１選択トランジスタとビット線の間に設けられた第１ダミートランジスタと、第１ダミートランジスタとビット線の間に設けられた複数の第１メモリセルトランジスタと、複数の第１メモリセルトランジスタとビット線の間に設けられた第２ダミートランジスタと、第２ダミートランジスタとビット線の間に設けられた第３ダミートランジスタと、第３ダミートランジスタとビット線の間に設けられた第２選択トランジスタと、を有する第１サブストリングと、ソース線とビット線の間に設けられた第３選択トランジスタと、第３選択トランジスタとビット線の間に設けられた第４ダミートランジスタと、第４ダミートランジスタとビット線の間に設けられた複数の第２メモリセルトランジスタと、複数の第２メモリセルトランジスタとビット線の間に設けられた第５ダミートランジスタと、第５ダミートランジスタとビット線の間に設けられた第６ダミートランジスタと、第６ダミートランジスタとビット線の間に設けられた第４選択トランジスタと、を有する第２サブストリングと、を有する第１メモリピラーと、ソース線から第３方向に延伸し、ソース線とビット線の間に設けられた第５選択トランジスタと、第５選択トランジスタとビット線の間に設けられた第７ダミートランジスタと、第７ダミートランジスタとビット線の間に設けられた複数の第３メモリセルトランジスタと、複数の第３メモリセルトランジスタとビット線の間に設けられた第８ダミートランジスタと、第８ダミートランジスタとビット線の間に設けられた第９ダミートランジスタと、第９ダミートランジスタとビット線の間に設けられた第６選択トランジスタと、を有する第３サブストリングと、ソース線とビット線の間に設けられた第７選択トランジスタと、第７選択トランジスタとビット線の間に設けられた第１０ダミートランジスタと、第１０ダミートランジスタとビット線の間に設けられた複数の第４メモリセルトランジスタと、複数の第４メモリセルトランジスタとビット線の間に設けられた第１１ダミートランジスタと、第１１ダミートランジスタとビット線の間に設けられた第１２ダミートランジスタと、第１２ダミートランジスタとビット線の間に設けられた第８選択トランジスタと、を有する第４サブストリングと、を有し、第１メモリピラーと第２方向に離間して設けられた第２メモリピラーと、第１選択トランジスタ及び第５選択トランジスタに接続された第１セレクトゲート線と、第３選択トランジスタ及び第７選択トランジスタに接続された第２セレクトゲート線と、第１ダミートランジスタ及び第７ダミートランジスタに接続された第１ダミーワード線と、第４ダミートランジスタ及び第１０ダミートランジスタに接続された第２ダミーワード線と、複数の第１メモリセルトランジスタのそれぞれ及び複数の第３メモリセルトランジスタのそれぞれに接続された複数の第１ワード線と、複数の第２メモリセルトランジスタのそれぞれ及び複数の第４メモリセルトランジスタのそれぞれに接続された複数の第２ワード線と、第２ダミートランジスタ及び第８ダミートランジスタに接続された第３ダミーワード線と、第５ダミートランジスタ及び第１１ダミートランジスタに接続された第４ダミーワード線と、第３ダミートランジスタ及び第９ダミートランジスタに接続された第５ダミーワード線と、第６ダミートランジスタ及び第１２ダミートランジスタに接続された第６ダミーワード線と、第２選択トランジスタに接続された第３セレクトゲート線と、第４選択トランジスタに接続された第４セレクトゲート線と、第６選択トランジスタに接続された第５セレクトゲート線と、第８選択トランジスタに接続された第６セレクトゲート線と、ビット線に第１電圧より高い第２電圧を印加し、第３セレクトゲート線、第４セレクトゲート線、第５セレクトゲート線及び第６セレクトゲート線に第１電圧を印加し、複数の第１ワード線及び複数の第２ワード線に第１電圧より高い第３電圧を印加し、ソース線に第１電圧を印加する第１工程を行い、第１工程において、第１サブストリング、第２サブストリング、第３サブストリング又は第４サブストリングに電流が流れる場合には、ビット線に第１電圧を印加し、第３セレクトゲート線、第４セレクトゲート線、第５セレクトゲート線及び第６セレクトゲート線に第３電圧より高い第４電圧を印加し、複数の第１ワード線及び複数の第２ワード線に第３電圧より高く第４電圧より低い第５電圧を印加する第２工程を行い、第１工程において、第１サブストリング、第２サブストリング、第３サブストリング及び第４サブストリングに電流が流れない場合には、ビット線に第１電圧を印加し、第３セレクトゲート線に第１電圧を印加し、第４セレクトゲート線、第５セレクトゲート線及び第６セレクトゲート線に第５電圧を印加し、第１セレクトゲート線及び第２セレクトゲート線に第５電圧より高い第６電圧を印加し、ソース線に第６電圧より高い第７電圧を印加する第３工程を行い、ビット線に第２電圧を印加し、第３セレクトゲート線に第８電圧を印加し、第３ダミーワード線、第４ダミーワード線、第５ダミーワード線、複数の第１ワード線及び複数の第２ワード線に第３電圧を印加する第４工程を行い、第４工程において、第１サブストリングに電流が流れる場合には、ビット線に第１電圧を印加し、第３セレクトゲート線に第１電圧を印加し、第４セレクトゲート線、第５セレクトゲート線及び第６セレクトゲート線に第５電圧を印加し、ソース線に第７電圧より高い第９電圧を印加する第５工程を行い、第４工程において、第１サブストリングに電流が流れない場合には、ビット線に第１電圧を印加し、第４セレクトゲート線に第１電圧を印加し、第３セレクトゲート線、第５セレクトゲート線及び第６セレクトゲート線に第５電圧を印加し、ソース線に第９電圧を印加する第６工程を行う、電圧を供給可能なドライバと、を備える。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。
【図2】第１実施形態に係る半導体記憶装置中のメモリセルアレイの回路構成を示す模式図である。
【図3】第１実施形態に係るあるブロックＢＬＫの、ＸＹ平面におけるセレクトゲート線ＳＧＤの平面レイアウトの一例を示す模式図である。
【図4】第１実施形態に係るＸＹ平面におけるワード線ＷＬの平面レイアウトの一例を示す模式図である。
【図11】第１実施形態に係る半導体記憶装置におけるメモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路を示す図である。
【図12】第１実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線又はワード線の電気的接続を説明するための図である。
【図13】第１実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線又はワード線の電気的接続を説明するための図である。
【図14】第１実施形態に係る偶数ワード線ドライバとロウデコーダの電気的接続を説明するための模式図である。
【図15】第１実施形態に係る奇数ワード線ドライバとロウデコーダの電気的接続を説明するための模式図である。
【図16】第１実施形態に係る電圧生成回路２７と偶数側ドライバ２８の電気的接続を説明するための模式図である。
【図17】第１実施形態に係る電圧生成回路２７と奇数側ドライバ２８の電気的接続を説明するための模式図である。
【図18】第１実施形態に係る半導体記憶装置の動作方法を示すフローチャートである。
【図23】第２実施形態に係る半導体記憶装置の動作を説明するためのフローチャートである。
【図25】第３実施形態の半導体記憶装置の動作を説明するためのフローチャートである。
【発明を実施するための形態】
【0007】
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
【0008】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成は図１に示す構成に限定されない。
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成は図１に示す構成に限定されない。
【0009】
図１に示すように、メモリシステム３は、半導体記憶装置１およびメモリコントローラ２を含む。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）、ＳＤＴＭカードのようなメモリカード等である。メモリシステム３は、ホストデバイス（図示は省略）を含んでもよい。
【0010】
半導体記憶装置１は、例えば、メモリコントローラ２に接続し、メモリコントローラ２を用いて制御される。メモリコントローラ２は、例えば、ホストデバイスから半導体記憶装置１の動作に必要な命令を受信し、当該命令を半導体記憶装置１に送信する。メモリコントローラ２は、当該命令を半導体記憶装置１に送信し、半導体記憶装置１からのデータの読み出し、半導体記憶装置１へのデータの書込み、または半導体記憶装置１のデータの消去を制御する。本実施形態において、半導体記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリである。
【0011】
図１に示すように、半導体記憶装置１は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、シーケンサ２４、レジスタ２５、レディ／ビジー制御回路２６、電圧生成回路２７、ドライバセット２８、ロウデコーダ２９、センスアンプ３０、入出力用パッド群７１、及びロジック制御用パッド群７２を含む。半導体記憶装置１では、書き込みデータＤＡＴをメモリセルアレイ２１に記憶させる書き込み動作、読み出しデータＤＡＴをメモリセルアレイ２１から読み出す読み出し動作等の、各種動作が実行される。本実施形態に係る半導体記憶装置１の構成は図１に示す構成に限定されない。
【0012】
メモリセルアレイ２１は、例えば、センスアンプ３０、ロウデコーダ２９、およびドライバセット２８と接続される。メモリセルアレイ２１は、ブロックＢＬＫＯ、ＢＬＫ１、・・・、ＢＬＫｎ（ｎは１以上の整数）を含む。詳細は後述するが、ブロックＢＬＫの各々は、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、・・・）を含む。ストリングユニットＳＵの各々は、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含む。ブロックＢＬＫは、例えばデータの消去単位となる。同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴ（図２）の保持するデータは、一括して消去される。
【0013】
半導体記憶装置１では、例えば、ＴＬＣ（Ｔｒｉｐｌｅ－Ｌｅｖｅｌ Ｃｅｌｌ）方式またはＱＬＣ（Ｑｕａｄｒｕｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式を適用可能である。ＴＬＣ方式では、各メモリセルに３ビットのデータが保持され、ＱＬＣ方式では、各メモリセルに４ビットのデータが保持される。なお、各メモリセルに２ビット以下のデータが保持されてもよく、５ビット以上のデータが保持されてもよい。
【0014】
入出力回路２２は、例えば、レジスタ２５、ロジック制御回路２３、およびセンスアンプ３０に接続される。入出力回路２２は、メモリコントローラ２と半導体記憶装置１との間で、データ信号ＤＱ＜７：０＞の送受信を制御する。
【0015】
データ信号ＤＱ＜７：０＞は、８ビットの信号である。データ信号ＤＱ＜７：０＞は、半導体記憶装置１とメモリコントローラ２との間で送受信されるデータの実体であり、コマンドＣＭＤ、データＤＡＴ、アドレス情報ＡＤＤ、およびステータス情報ＳＴＳ等を含む。コマンドＣＭＤは、例えば、ホストデバイス（メモリコントローラ２）から半導体記憶装置１に送信される命令を実行するための命令を含む。データＤＡＴは、半導体記憶装置１への書き込みデータＤＡＴまたは半導体記憶装置１からの読み出しデータＤＡＴを含む。アドレス情報ＡＤＤは、例えば、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを選択するためのカラムアドレスおよびロウアドレスを含む。ステータス情報ＳＴＳは、例えば、書き込み動作および読み出し動作に関する半導体記憶装置１のステータスに関する情報を含む。
【0016】
より具体的には、入出力回路２２は、入力回路および出力回路を備え、入力回路および出力回路が次に述べる処理を行う。入力回路は、メモリコントローラ２から、書き込みデータＤＡＴ、アドレス情報ＡＤＤ、およびコマンドＣＭＤを受信する。入力回路は、受信した書き込みデータＤＡＴをセンスアンプ７０に送信し、受信したアドレス情報ＡＤＤおよびコマンドＣＭＤをレジスタ２５に送信する。一方、出力回路は、レジスタ２５からステータス情報ＳＴＳを受け取り、センスアンプ７０から読み出しデータＤＡＴを受け取る。出力回路は、受け取ったステータス情報ＳＴＳおよび読み出しデータＤＡＴを、メモリコントローラ２に送信する。
【0017】
ロジック制御回路２３は、例えば、メモリコントローラ２及びシーケンサ２４に接続される。ロジック制御回路２３は、メモリコントローラ２から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、およびライトプロテクト信号ＷＰｎを受信する。ロジック制御回路２３は、受信される信号に基づいて、入出力回路２２およびシーケンサ２４を制御する。
【0018】
チップイネーブル信号ＣＥｎは、半導体記憶装置１をイネーブル（有効）にするための信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力される信号ＤＱがコマンドＣＭＤであることを入出力回路２２に通知するための信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力される信号ＤＱがアドレス情報ＡＤＤであることを入出力回路２２に通知するための信号である。ライトイネーブル信号ＷＥｎおよびリードイネーブル信号ＲＥｎはそれぞれ、例えばデータ信号ＤＱの入力および出力を入出力回路２２に対して命令するための信号である。ライトプロテクト信号ＷＰｎは、データの書き込みおよび消去の禁止を半導体記憶装置１に指示するための信号である。
【0019】
シーケンサ２４は、例えば、レディ／ビジー制御回路２６、センスアンプ３０、およびドライバセット２８に接続される。シーケンサ２４は、コマンドレジスタに保持されるコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ２４は、センスアンプ３０、ロウデコーダ２９、電圧生成回路２７、およびドライバセット２８等を制御して、書き込み動作および読み出し動作等の各種動作を実行する。
【0020】
レジスタ２５は、例えば、ステータスレジスタ（図示は省略）、アドレスレジスタ（図示は省略）、コマンドレジスタ（図示は省略）などを含む。ステータスレジスタは、シーケンサ２４からステータス情報ＳＴＳを受信し、保持し、当該ステータス情報ＳＴＳを、シーケンサ２４の指示に基づいて入出力回路２２に送信する。アドレスレジスタは、入出力回路２２からアドレス情報ＡＤＤを受信し、保持する。アドレスレジスタは、アドレス情報ＡＤＤ中のカラムアドレスをセンスアンプ７０に送信し、アドレス情報ＡＤＤ中のロウアドレスをロウデコーダ２９に送信する。コマンドレジスタは、入出力回路２２からコマンドＣＭＤを受信し、保持し、コマンドＣＭＤをシーケンサ２４に送信する。
【0021】
レディ／ビジー制御回路２６は、シーケンサ２４による制御に従ってレディ／ビジー信号Ｒ／Ｂｎを生成し、生成したレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に送信する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態にあるか、または命令を受け付けないビジー状態にあるかを通知するための信号である。
【0022】
電圧生成回路２７は、例えば、ドライバセット２８等に接続される。電圧生成回路２７は、シーケンサ２４による制御に基づいて、書き込み動作および読み出し動作等に使用される電圧を生成し、生成した電圧をドライバセット２８に供給する。
【0023】
ドライバセット２８は、例えば、偶数側ドライバ２８Ａ（図１２）、及び奇数側ドライバ２８Ｂ（図１２）を含む。ドライバセット２８は、メモリセルアレイ２１、センスアンプ７０、およびロウデコーダ２９に接続される。ドライバセット２８は、電圧生成回路２７から供給される電圧に基づいて、例えば、読み出し動作および書き込み動作等の各種動作でセレクトゲート線ＳＧＤ（図２）、ワード線ＷＬ（図２）およびソース線ＳＬ（図２）等に印加する各種電圧を生成する。ドライバセット２８は、生成した電圧を、偶数側ドライバ２８Ａ、奇数側ドライバ２８Ｂ、センスアンプ３０、ロウデコーダ２９、ソース線ＳＬなどに供給する。
【0024】
ロウデコーダ２９は、アドレスレジスタからロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダ２９は、当該デコードの結果に基づいて、読み出し動作および書き込み動作等の各種動作を実行する対象のブロックＢＬＫを選択する。ロウデコーダ２９は、当該選択したブロックＢＬＫに、ドライバセット２８から供給される電圧を供給可能である。
【0025】
センスアンプ３０は、例えば、アドレスレジスタからカラムアドレスを受信し、受信したカラムアドレスをデコードする。また、センスアンプ３０は、当該デコードの結果に基づいて、メモリコントローラ２とメモリセルアレイ２１との間でのデータＤＡＴの送受信動作を実行する。センスアンプ３０は、例えば、ビット線毎に設けられたセンスアンプユニット（図示は省略）を含む。センスアンプ３０は、センスアンプユニットを用いて、ビット線ＢＬに電圧を供給することを可能にする。例えば、センスアンプ３０は、センスアンプユニットを用いて、ビット線に電圧を供給することができる。また、センスアンプ３０は、メモリセルアレイ２１から読み出されたデータをセンスし、読み出しデータＤＡＴを生成し、生成した読み出しデータＤＡＴを、入出力回路２２を介してメモリコントローラ２に送信する。また、センスアンプ３０は、メモリコントローラ２から入出力回路２２を介して書き込みデータＤＡＴを受信し、受信した書き込みデータＤＡＴを、メモリセルアレイ２１に送信する。
【0026】
入出力用パッド群７１は、メモリコントローラ２から受信するデータ信号ＤＱ＜７：０＞を入出力回路２２に送信する。入出力用パッド群７１は、入出力回路２２から受信するデータ信号ＤＱ＜７：０＞をメモリコントローラ２に送信する。
【0027】
ロジック制御用パッド群７２は、メモリコントローラ２から受信するチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎをロジック制御回路２３に転送する。ロジック制御用パッド群７２は、レディ／ビジー制御回路２６から受信するレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に転送する。
【0028】
図２は、図１に示したメモリセルアレイ２１の回路構成の一例である。図２は、メモリセルアレイ２１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成を示す図である。例えば、メモリセルアレイ２１に含まれる複数のブロックＢＬＫの各々は、図２に示す回路構成を有する。本実施形態に係るメモリセルアレイ２１の構成は図２に示す構成に限定されない。図２の説明において、図１と同一、または類似する構成の説明は省略されることがある。
【0029】
図２に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）を含む。本実施形態において、書き込み動作および読み出し動作は、ストリングユニットＳＵ（ページ）を単位として実行される。ストリングユニットＳＵの各々は、複数のＮＡＮＤストリング５０を含む。例えば、ストリングユニットＳＵ０及びＳＵ２は、複数のＮＡＮＤストリング５０ｅを含み、ストリングユニットＳＵ１及びＳＵ３は、複数のＮＡＮＤストリング５０ｏを含む。なお、図２には、各ブロックＢＬＫが４つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３を含む例を示したが、各ブロックに含まれるストリングユニットの数は４つに限られない。例えば、各ブロックＢＬＫが、６つ以上のストリングユニットを含んでいてもよい。
【0030】
ＮＡＮＤストリング５０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）、４個のダミートランジスタＤＴ０、ＤＴ１、ＤＴ２及びＤＴ３、選択トランジスタＳＴ１、ＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。ダミートランジスタＤＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。メモリセルトランジスタＭＴは、ダミートランジスタＤＴ１のドレインとダミートランジスタＤＴ２のソースとの間に直列接続される。
【0031】
ストリングユニットＳＵの各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、…）に接続される。セレクトゲート線ＳＧＤは、ロウデコーダ２９によって独立に制御される。また、偶数番目のストリングユニットＳＵｅ（ＳＵ０、ＳＵ２、…）の各々における選択トランジスタＳＴ２のゲートは、例えば、偶数セレクトゲート線ＳＧＳｅに接続され、奇数番目のストリングユニットＳＵｏ（ＳＵ１、ＳＵ３、…）の各々における選択トランジスタＳＴ２のゲートは、例えば奇数セレクトゲート線ＳＧＳｏに接続される。偶数セレクトゲート線ＳＧＳｅ及び奇数セレクトゲート線ＳＧＳｏは、例えば、互いに接続され、同様に制御されて良く、それぞれ独立に設けられ、独立に制御可能であっても良い。
【0032】
同一のブロックＢＬＫ内のストリングユニットＳＵｅに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ７）に共通に接続される。同一のブロックＢＬＫ内のストリングユニットＳＵｏに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ７）に共通に接続される。セレクトゲート線ＷＬｅ及びセレクトゲート線ＷＬｏは、ロウデコーダ２９によって独立に制御される。
【0033】
同一のブロックＢＬＫ内のストリングユニットＳＵｅに含まれるダミートランジスタＤＴ０、ＤＴ１、ＤＴ２及びＤＴ３の制御ゲートは、それぞれダミーワード線ＷＬＤＳｅ０、ＷＬＤＳｅ１、ＷＬＤＤｅ０及びＷＬＤＤｅ１に共通に接続される。同一のブロックＢＬＫ内のストリングユニットＳＵｏに含まれるダミートランジスタＤＴ０、ＤＴ１、ＤＴ２及びＤＴ３の制御ゲートは、それぞれダミーワード線ＷＬＤＳｏ０、ＷＬＤＳｏ１、ＷＬＤＤｏ０及びＷＬＤＤｏ１に共通に接続される。ダミーワード線ＷＬＤＳｏ０、ＷＬＤＳｏ１、ＷＬＤＤｏ０及びＷＬＤＤｏ１は、ロウデコーダ２９によって独立に制御される。
【0034】
メモリセルアレイ２１内において同一列にあるＮＡＮＤストリング５０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）に共通に接続される。すなわち、ビット線ＢＬは、複数のストリングユニットＳＵ間でＮＡＮＤストリング５０を共通に接続される。複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。ソース線ＳＬは、例えば、ドライバセット２８に電気的に接続され、シーケンサ２４を用いた電圧生成回路２７及びドライバセット２８の制御により、電圧生成回路２７またはドライバセット２８から電圧を供給される。また、一実施形態に係る半導体記憶装置１は、複数のソース線ＳＬを備えてもよい。例えば、複数のソース線ＳＬのそれぞれは、ドライバセット２８に電気的に接続され、複数のソース線ＳＬのそれぞれは、シーケンサ２４を用いた電圧生成回路２７及びドライバセット２８の制御により、電圧生成回路２７またはドライバセット２８から互いに異なる電圧を供給されてもよい。
【0035】
ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ、同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング５０を複数含む。ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを複数含む。メモリセルアレイ２１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ２１内において、上述したセレクトゲート線ＳＧＳ、ダミーワード線ＷＬＤＳ、ワード線ＷＬ、ダミーワード線ＷＬＤＤ、及びセレクトゲート線ＳＧＤがソース線層の上方に積層され、メモリセルトランジスタＭＴが三次元に積層される。
【0036】
次に、メモリセルアレイ２１の平面レイアウトの一例について説明する。図３は、あるブロックＢＬＫの、ＸＹ平面におけるセレクトゲート線ＳＧＤの平面レイアウトの一例を示している。以下の説明において、ＸＹ平面は半導体基板の表面と平行な面に対応し、Ｘ方向（第１方向の一例）とＹ方向（第２方向の一例）とは直交している。Ｚ方向（第３方向の一例）は、ＸＹ方向に直交する方向であり、すなわち半導体基板面に垂直な方向である。
【0037】
本例では、１つのブロックＢＬＫ内にセレクトゲート線ＳＧＤが８本含まれる場合において、４本のビット線ＢＬ（ＢＬ０～ＢＬ３）を含む領域に注目して説明する。
【0038】
図３に示すように、Ｘ方向に延びる８個の配線層３０（３０－０～３０－７）が、Ｙ方向に沿って配列されている。各配線層３０は、セレクトゲート線ＳＧＤとして機能する。具体的には、配線層３０－０～３０－７は、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ７として機能する。従って、ＸＹ平面視において、同一のブロックＢＬＫ内のメモリグループＭＧ０～ＭＧ７は、Ｙ方向に沿って配列される。
【0039】
ブロックＢＬＫ内においてＹ方向で隣り合う配線層３０は、図示せぬ絶縁膜によって離隔されている。この絶縁膜が設けられている領域を、スリットＳＬＴ２と呼ぶ。スリットＳＬＴ２では、例えば半導体基板の表面から、少なくとも配線層３０が設けられるレイヤまでの領域に、絶縁膜が埋め込まれている。また、メモリセルアレイ２１内には、例えばＹ方向に、図３に示すブロックＢＬＫが複数配列されている。そして、Ｙ方向で隣り合うブロックＢＬＫ間も、図示せぬ絶縁膜によって離隔されている。この絶縁膜が設けられている領域を、スリットＳＬＴ１と呼ぶ。スリットＳＬＴ１の構造は、スリットＳＬＴ２の構造と同様である。
【0040】
さらに、Ｙ方向で隣り合う配線層３０間には、ピラーが設けられるスリットＳＬＴ２とピラーの無いスリットＳＬＴ２が交互に配置されるように、各々がＺ方向に沿った複数のメモリピラーＭＰ（ＭＰ０～ＭＰ１５）が設けられる。
【0041】
具体的には、配線層３０－０と３０－１との間にはメモリピラーＭＰ０、ＭＰ４、ＭＰ８、及びＭＰ１２が設けられ、配線層３０－２と３０－３との間には、メモリピラーＭＰ１、ＭＰ５、ＭＰ９、及びＭＰ１３が設けられ、配線層３０－４と３０－５との間には、メモリピラーＭＰ２、ＭＰ６、ＭＰ１０、及びＭＰ１４が設けられ、配線層３０－６と３０－７との間には、メモリピラーＭＰ３、ＭＰ７、ＭＰ１１、及びＭＰ１５が設けられる。メモリピラーＭＰは、ＮＡＮＤストリング２０ｅ及び２０ｏの組に対応する構造体であり、その詳細は後述する。
【0042】
メモリピラーＭＰ０乃至ＭＰ３は、Ｙ方向に沿って配列されている。同様に、メモリピラーＭＰ４乃至ＭＰ７と、メモリピラーＭＰ８乃至ＭＰ１１と、メモリピラーＭＰ１２乃至ＭＰ１５とのそれぞれは、Ｙ方向に沿って配列されている。
【0043】
また、メモリピラーＭＰ０、ＭＰ４、ＭＰ８、及びＭＰ１２は、Ｘ方向に沿って配列されている。同様に、メモリピラーＭＰ１、ＭＰ５、ＭＰ９、及びＭＰ１３と、メモリピラーＭＰ２、ＭＰ６、ＭＰ１０、及びＭＰ１４と、メモリピラーＭＰ３、ＭＰ７、ＭＰ１１、及びＭＰ１５とのそれぞれは、Ｘ方向に沿って配列されている。
【0044】
そして、配線層３５－０（ビット線ＢＬ０）が、メモリピラーＭＰ０乃至ＭＰ３と重なるように配置され、メモリピラーＭＰ０乃至ＭＰ３に共通接続される。配線層３５－１（ビット線ＢＬ１）が、メモリピラーＭＰ８乃至ＭＰ１１と重なるように配置され、メモリピラーＭＰ８乃至ＭＰ１１に共通接続される。配線層３５－２（ビット線ＢＬ２）が、メモリピラーＭＰ８乃至ＭＰ１１と重なるように配置され、メモリピラーＭＰ８乃至ＭＰ１１に共通接続される。配線層３５－３（ビット線ＢＬ３）が、メモリピラーＭＰ１２乃至ＭＰ１５と重なるように配置され、メモリピラーＭＰ１２乃至ＭＰ１５に共通接続される。
【0045】
【0046】
図４に示すように、Ｘ方向に延びる８個の配線層３１（３１－０～３１－７）が、Ｙ方向に沿って配列されている。配線層３１－０～３１－７は、それぞれ配線層３０－０～３０－７の直下に、絶縁膜を介在して設けられる。
【0047】
各配線層３１は、ワード線ＷＬ７として機能する。その他のワード線ＷＬ０～ＷＬ６も、ワード線ＷＬ７の下層に同様に設けられる。図４の例であると、配線層３１－０、３１－２、３１－４、及び３１－６がワード線ＷＬｅ７として機能する。そして、これらの配線層３１－０、３１－２、３１－４、及び３１－６は、Ｘ方向の一方側に引き出され、引き出された部分が互いに共通接続される。以下では、配線層３１－０、３１－２、３１－４、及び３１－６が共通接続された部分を含む領域のことを、第１接続部と呼ぶ。そして、配線層３１－０、３１－２、３１－４、及び３１－６は、第１接続部を介して、ロウデコーダモジュール１２に接続される。
【0048】
また、配線層３１－１、３１－３、３１－５、及び３１－７が、ワード線ＷＬｏ７として機能する。そして、これらの配線層３１－１、３１－３、３１－５、及び３１－７は、Ｘ方向の他方側に引き出され、引き出された部分が互いに共通接続される。以下では、配線層３１－１、３１－３、３１－５、及び３１－７が共通接続された部分を含む領域のことを、第２接続部と呼ぶ。そして、配線層３１－１、３１－３、３１－５、及び３１－７は、第２接続部を介して、ロウデコーダ２９に接続される。
【0049】
そして、第１接続部と第２接続部の間にメモリセル部が設けられる。メモリセル部においては、Ｙ方向で隣り合う配線層３１は、図３で説明したスリットＳＬＴ２によって離隔されている。また、Ｙ方向で隣り合うブロックＢＬＫ間の配線層３１も、同様にスリットＳＬＴ１によって離隔されている。またメモリセル部においては、図３と同様にしてメモリピラーＭＰ０乃至ＭＰ１５が設けられている。
【0050】
上記構成は、その他のダミーワード線ＷＬＤ、ワード線ＷＬ及びセレクトゲート線ＳＧＳが形成されるレイヤにおいても同様である。つまり、メモリピラーＭＰ０がワード線ＷＬｅと面する側にＮＡＮＤストリング２０－０が形成され、ワード線ＷＬｏと面する側にＮＡＮＤストリング２０－１が形成されている。また、メモリピラーＭＰ１がワード線ＷＬｅと面する側にＮＡＮＤストリング２０－２が、ワード線ＷＬｏと面する側にＮＡＮＤストリング２０－３が形成されている。メモリピラーＭＰ２乃至ＭＰ１５についても同様であり、メモリピラーＭＰがワード線ＷＬｅと面する側には偶数番のＮＡＮＤストリング２０ｅが形成され、ワード線ＷＬｏと面する側には奇数番のＮＡＮＤストリング２０ｏが形成される。
【0051】
次に、メモリセルアレイ２１の断面構造の一例について説明する。図５は、図４に示すＢ１－Ｂ２切断部端面を示す図である。図５は、Ｙ方向に沿ったブロックＢＬＫの断面図であり、一例として図３における配線層３５（ビット線ＢＬ０）に沿った領域の断面構造を示している。本実施形態に係るブロックＢＬＫの切断部端面は図５に示す切断部端面に限定されない。図５の説明において、図１～図４と同一、または類似する構成の説明は省略されることがある。
【0052】
図５に示すように、半導体基板（例えばｐ型ウェル領域）３３の上方には、セレクトゲート線ＳＧＳとして機能する配線層３２が設けられる。配線層３２の上方には、ダミーワード線ＷＬＤＳとして機能する２層の配線層３１が、Ｚ方向に沿って積層される。その上方には、ワード線ＷＬ０～ＷＬ７として機能する８層の配線層３１が、Ｚ方向に沿って積層される。その上方には、ダミーワード線ＷＬＤＤとして機能する２層の配線層３１が、Ｚ方向に沿って積層される。配線層３１及び３２の平面レイアウトは図４で説明した通りである。そして配線層３１の上方には、セレクトゲート線ＳＧＤとして機能する配線層３０が設けられる。配線層３０の平面レイアウトは図３で説明した通りである。このように、メモリセルアレイ２１内において、セレクトゲート線ＳＧＳ、ダミーワード線ＷＬＤＳ、ワード線ＷＬ、ダミーワード線ＷＬＤＤ及びセレクトゲート線ＳＧＤが半導体基板上方に積層されることで、メモリセルトランジスタＭＴが三次元に積層されている。
【0053】
そして、配線層３０から半導体基板３３に達するようにして、スリットＳＬＴ２とメモリピラーＭＰとが、Ｙ方向に沿って交互に設けられる。メモリピラーＭＰの直径は、例えば上層側から下層側に向かって徐々に小さくなっている。また、前述の通り、スリットＳＬＴ２の実体は絶縁膜である。しかし、スリットＳＬＴ２内には、半導体基板３３内に設けられた領域に電圧を印加するためのコンタクトプラグ等が設けられても良いし、選択トランジスタＳＴ２のソースをソース線に接続するためのコンタクトプラグが設けられても良い。
【0054】
そして、メモリピラーＭＰを介して隣り合う配線層３２のうち、一方はセレクトゲート線ＳＧＳｏとして機能し、他方はセレクトゲート線ＳＧＳｅとして機能する。同様に、メモリピラーＭＰを介して隣り合う配線層３１のダミーワード線ＷＬＤＳのうち、一方はワード線ＷＬＤＳｅとして機能し、他方はワード線ＷＬＤＳｏとして機能する。同様に、メモリピラーＭＰを介して隣り合う配線層３１のワード線ＷＬのうち、一方はワード線ＷＬｅとして機能し、他方はワード線ＷＬｏとして機能する。同様に、メモリピラーＭＰを介して隣り合う配線層３１のダミーワード線ＷＬＤＤのうち、一方はワード線ＷＬＤＤｅとして機能し、他方はワード線ＷＬＤＤｏとして機能する。
【0055】
また、Ｙ方向で隣り合うブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。スリットＳＬＴ１の実体も絶縁膜である。スリットＳＬＴ１内には、半導体基板３３内に設けられた領域に電圧を印加するためのコンタクトプラグ等が設けられても良い。例えば、選択トランジスタＳＴ２のソースをソース線に接続するためのコンタクトプラグあるいは溝形状の導体が設けられても良い。なお、スリットＳＬＴ１のＹ方向に沿った幅は、スリットＳＬＴ２のＹ方向に沿った幅よりも大きい。
【0056】
そして、メモリピラーＭＰ上にはコンタクトプラグ３６が設けられ、これらのコンタクトプラグ３６に共通に接続されるようにして、ビット線ＢＬとして機能する配線層３５がＹ方向に沿って設けられる。
【0057】
図６は、Ｘ方向に沿ったブロックＢＬＫの断面図であり、一例として図３におけるセレクトゲート線ＳＧＤ１に沿い、且つメモリピラーＭＰ０、ＭＰ４、ＭＰ８、及びＭＰ１２を通過する領域の断面構造を示している。図６は、図３に示す半導体記憶装置のＡ１－Ａ２切断部端面を示す図である。半導体基板３３上方には、配線層３２、３１、及び３０が順次設けられていることは、図５を用いて説明した通りである。また、メモリセル部については図５を用いて説明した通りである。なお、図６では、Ａ１－Ａ２切断部端面の奥行き方向に存在する構成が点線で描かれている。
【0058】
図６に示すように、第１接続部では、配線層３０乃至３２が例えば階段状に引き出されている。つまり、ＸＹ平面で見た時に、第１接続部において、配線層３０乃至３２のそれぞれは、上層の配線層と重ならないテラス部分を有している。そして、このテラス部分上に、コンタクトプラグ３７が設けられ、コンタクトプラグ３７は金属配線層３８に接続される。そして、この金属配線層３８によって、偶数セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、及びＳＧＤ６、偶数ダミーワード線ＷＬＤＤｅ、偶数ワード線ＷＬｅ、偶数ダミーワード線ＷＬＤＳｅ及び偶数セレクトゲート線ＳＧＳｅとして機能する配線層３０乃至３２が、ロウデコーダ２９（図１）を介して、偶数側ドライバ２８Ａに電気的に接続される。
【0059】
他方で第２接続部では、同じように配線層３０乃至３２が例えば階段状に引き出されている。つまり、ＸＹ平面で見た時に、第２接続部において、配線層３０乃至３２のそれぞれは、上層の配線層と重ならないテラス部分を有している。そして、このテラス部分上にコンタクトプラグ３９が設けられ、コンタクトプラグ３９は金属配線層４０に接続される。そして、この金属配線層４０によって、奇数セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、及びＳＧＤ７、奇数ダミーワード線ＷＬＤＤｏ、奇数ワード線ＷＬｏ、奇数ダミーワード線ＷＬＤＳｏ及び奇数セレクトゲート線ＳＧＳｏとして機能する配線層３１及び３２が、ロウデコーダ２９（図１）を介して、奇数側ドライバ２８Ｂに電気的に接続される。なお、配線層３０は、第１接続部の代わりに第２接続部を介してロウデコーダ２９に電気的に接続されても良いし、第１接続部及び第２接続部の両方を介して接続されても良い。
【0060】
図７は本実施形態に係るメモリセルトランジスタのＣ１－Ｃ２切断部端面を示す図であり、図８は図７に示すメモリセルトランジスタのＤ１－Ｄ２切断部端面を示す図である。図７及び図８は、２つのメモリセルトランジスタＭＴを含む領域を示す切断部端面図である。第１の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、絶縁膜である。本実施形態に係るメモリセルトランジスタの第１の例は図７及び図８に示す構造に限定されない。図７及び図８の説明において、図１～図６と同一、または類似する構成の説明は省略されることがある。
【0061】
図７及び図８に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層３０（絶縁体の一例）、半導体層３１、及び絶縁層３２～３４を含む。絶縁層３０は、例えばシリコン酸化膜を用いて形成される。半導体層３１は、絶縁層３０の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層３１（第１チャネル及び第２チャネルの一例）は、例えば多結晶シリコン層を用いて形成される。半導体層３１は、同一のメモリピラーＭＰ内にあるメモリセルトランジスタＭＴ間で分離されず、連続して設けられる。したがって、２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。
【0062】
上述の通り、半導体層３１は、対向する２つのメモリセルトランジスタＭＴ間で連続している。したがって、対向する２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。具体的には、図７及び図８において、互いに対向する左側のメモリセルトランジスタＭＴ及び右側のメモリセルトランジスタＭＴにおいて、第１メモリセルで形成されるチャネル及び第２メモリセルで形成されるチャネルは、メモリピラーＭＰの一部を共有する。ここで、２つのチャネルがメモリピラーＭＰの一部を共有するとは、２つのチャネルが同一のメモリピラーＭＰに形成され、且つ、２つのチャネルが一部重なっていることを意味する。一実施形態では、上記の構成を、２つのメモリセルトランジスタＭＴがチャネル共有する、又は２つのメモリセルトランジスタＭＴが対向する、という場合がある。
【0063】
絶縁層３２は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層３２は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。絶縁層３３は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層３３は、例えばシリコン窒化膜を用いて形成される。絶縁層３４は、絶縁層３３の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層３４は、例えばシリコン酸化膜を用いて形成される。メモリピラーＭＰ部を除くスリットＳＬＴ２内には、絶縁層３７が埋め込まれる。絶縁層３７は、例えばシリコン酸化膜を用いて形成される。互いに対向する左側のメモリセルトランジスタＭＴの絶縁層３３と右側のメモリセルトランジスタＭＴの絶縁層３３は、例えばシリコン窒化膜を含む絶縁層３３により接続されている。
【0064】
実施形態の第１の例においては、メモリピラーＭＰの周囲に、例えばＡｌＯ層３５が設けられる。ＡｌＯ層３５の周囲には、例えばバリアメタル層３６が設けられる。バリアメタル層３６は、例えばＴｉＮ膜を用いて形成される。バリアメタル層３６の周囲には、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンを材料とした膜を用いて形成される。
【0065】
これにより、１つのメモリピラーＭＰは、Ｚ軸上のある位置において、Ｙ方向に沿って２つのメモリセルトランジスタＭＴ及びＭＴ、あるいは２つの選択トランジスタＳＴ１及びＳＴ２を含む。
【0066】
＜１－６－２．第２の例＞
図９は図７に示すメモリセルトランジスタの変形例を示す図であり、図５に示すメモリセルトランジスタのＣ１－Ｃ２切断部端面を示す図である。図１０は図９に示すメモリセルトランジスタのＥ１－Ｅ２切断部端面を示す図である。図９及び図１０は、２つのメモリセルトランジスタＭＴを含む領域を示す切断部端面図である。第２の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、導電膜である。一実施形態に係るメモリセルトランジスタの第２の例は図１０及びに示す構造に限定されない。図１０及び図１１の説明において、図１～図９と同一、または類似する構成の説明は省略されることがある。
図９は図７に示すメモリセルトランジスタの変形例を示す図であり、図５に示すメモリセルトランジスタのＣ１－Ｃ２切断部端面を示す図である。図１０は図９に示すメモリセルトランジスタのＥ１－Ｅ２切断部端面を示す図である。図９及び図１０は、２つのメモリセルトランジスタＭＴを含む領域を示す切断部端面図である。第２の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、導電膜である。一実施形態に係るメモリセルトランジスタの第２の例は図１０及びに示す構造に限定されない。図１０及び図１１の説明において、図１～図９と同一、または類似する構成の説明は省略されることがある。
【0067】
図１０及び図１１に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層４８及び絶縁層４３、半導体層４０、絶縁層４１、導電層４２、及び絶縁層４６ａ～４６ｃを含む。絶縁層４８は、例えばシリコン酸化膜を用いて形成される。半導体層４０は、絶縁層４８の周囲を取り囲むようにして設けられる。半導体層４０はメモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層４０は、例えば多結晶シリコン層を用いて形成される。半導体層４０は、図８に示すメモリピラーＭＰの第１の例と同様に、同一のメモリピラーＭＰ内にあるメモリセルトランジスタＭＴ間で分離されず、連続して設けられる。
【0068】
絶縁層４１は、半導体層４０の周囲に設けられ、各メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層４１は、図１０に示すＸＹ平面内において、２つの領域に分離されている。２つの領域に分離された絶縁層４１のそれぞれが、同一メモリピラーＭＰ内の２つのメモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層４１は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。
【0069】
導電層４２は、絶縁層４１の周囲に設けられ、かつ、絶縁層４３によって、Ｙ方向に沿って２つの領域に分離されている。２つの領域に分離された導電層４２のそれぞれは、上記２つのメモリセルトランジスタＭＴの各々の電荷蓄積層として機能する。導電層４２は、例えば多結晶シリコン層を用いて形成される。
【0070】
絶縁層４３は例えばシリコン酸化膜を用いて形成される。導電層４２の周囲には、絶縁層４６ａ、４６ｂ、及び４６ｃが導電層４２に近い側から順次設けられる。絶縁層４６ａ及び４６ｃは例えばシリコン酸化膜を用いて形成され、絶縁層４６ｂは例えばシリコン窒化膜を用いて形成される。絶縁層４６ａ、４６ｂ、及び４６ｃはメモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層４６ａ、４６ｂ、及び４６ｃは、Ｙ方向に沿って２つの領域に分離されている。２つの領域に分離された絶縁層４６ｃの間には絶縁層４３が設けられる。また、スリットＳＬＴ２内には絶縁層４３が埋め込まれる。絶縁層４３は、例えばシリコン酸化膜を用いて形成される。
【0071】
本実施形態の第２の例においては、メモリピラーＭＰの周囲に、例えばＡｌＯ層４５が設けられる。ＡｌＯ層４５の周囲には、例えばバリアメタル層４７が設けられる。バリアメタル層４７は、例えばＴｉＮ膜を用いて形成される。バリアメタル層４７の周囲に、ワード線ＷＬとして機能する配線層１１が設けられる。本実施形態に係るメモリピラーＭＰの第１の例と同様に、本実施形態に係るメモリピラーＭＰの第２の例の配線層１１は、例えばタングステンを材料とした膜を用いて形成される。
【0072】
本実施形態に係るメモリピラーＭＰの第２の例においても、メモリピラーＭＰの第１の例と同様に、１つのメモリピラーＭＰは、Ｚ軸上のある位置において、Ｙ方向に沿って２つのメモリセルトランジスタＭＴ及びＭＴ、あるいは２つの選択トランジスタＳＴ１及びＳＴ２を含む。なお、図示は省略するが、Ｚ方向で隣り合うメモリセルトランジスタ間には絶縁層が設けられる。当該絶縁層と絶縁層４３及び絶縁層４６によって、導電層４２は個々のメモリセルトランジスタ毎に絶縁される。
【0073】
図１１は、本実施形態に係る半導体記憶装置１におけるメモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路図である。本実施形態に係るメモリピラーの等価回路図は図１１に示す等価回路図に限定されない。図１１の説明において、図１～図１０と同一、または類似する構成の説明は省略されることがある。
【0074】
図１１に示すように、１つのメモリピラーＭＰに、２つのＮＡＮＤストリング５０ｅ、５０ｏが形成されている。ＮＡＮＤストリング５０ｅ（サブストリングの一例）、５０ｏ（サブストリングの一例）の各々は、直列に電気的に接続された選択トランジスタＳＴ１、ダミートランジスタＤＴ０及びＤＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、ダミートランジスタＤＴ２及びＤＴ３及び選択トランジスタＳＴ２を有する。ＮＡＮＤストリング５０ｅとＮＡＮＤストリング５０ｏとは互いに向かい合う（対向する）ように設けられる。よって、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ１、ダミートランジスタＤＴ０及びＤＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、ダミートランジスタＤＴ２及びＤＴ３及び選択トランジスタＳＴ２と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ１、ダミートランジスタＤＴ０及びＤＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、ダミートランジスタＤＴ２及びＤＴ３及び選択トランジスタＳＴ２とは、１対１で互いに向かい合う（対向する）ように設けられる。具体的には、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ１と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ１とは対向するように設けられ、ＮＡＮＤストリング５０ｅに含まれるダミートランジスタＤＴ０及びＤＴ１と、ＮＡＮＤストリング５０ｏに含まれるダミートランジスタＤＴ０及びＤＴ１とは、それぞれ１対１で対向するように設けられ、ＮＡＮＤストリング５０ｅに含まれるメモリセルトランジスタＭＴ０～ＭＴ７と、ＮＡＮＤストリング５０ｏに含まれるメモリセルトランジスタＭＴ０～ＭＴ７とは、それぞれ１対１で対向するように設けられ、ＮＡＮＤストリング５０ｅに含まれるダミートランジスタＤＴ２及びＤＴ３と、ＮＡＮＤストリング５０ｏに含まれるダミートランジスタＤＴ２及びＤＴ３は、それぞれ１対１で対向するように設けられ、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ２と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ２とは対向するように設けられる。
【0075】
【0076】
第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅの選択トランジスタＳＴ１は、例えば、それぞれ共通のセレクトゲート線ＳＧＤ０に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏの選択トランジスタＳＴ１は、例えば、それぞれ共通のセレクトゲート線ＳＧＤ１に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅのダミートランジスタＤＴ２及びＤＴ３は、それぞれ共通のダミーワード線ＷＬＤＤｅ０及びＷＬＤＤｅ１に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏのダミートランジスタＤＴ２及びＤＴ３は、それぞれ共通のダミーワード線ＷＬＤＤｏ０及びＷＬＤＤｏ１に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴ０～ＭＴ７は、それぞれ共通のワード線ＷＬｅ０～ＷＬｅ７に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏのメモリセルトランジスタＭＴ０～ＭＴ７は、それぞれ共通のワード線ＷＬｏ０～ＷＬｏ７に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅのダミートランジスタＤＴ０及びＤＴ１は、それぞれ共通のダミーワード線ＷＬＤＳｅ０及びＷＬＤＳｅ１に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏのダミートランジスタＤＴ０及びＤＴ１は、それぞれ共通のダミーワード線ＷＬＤＳｏ０及びＷＬＤＳｏ１に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅの選択トランジスタＳＴ２は、例えば、それぞれ共通の偶数セレクトゲート線ＳＧＳｅに接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏの選択トランジスタＳＴ２は、例えば、それぞれ共通の奇数セレクトゲート線ＳＧＳｏに接続される。
【0077】
上記のように、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ１、ダミートランジスタＤＴ２及びＤＴ３、メモリセルトランジスタＭＴ０～７、ダミートランジスタＤＴ０及びＤＴ１、及び選択トランジスタＳＴ２と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ１、ダミートランジスタＤＴ２及びＤＴ３、メモリセルトランジスタＭＴ０～７、ダミートランジスタＤＴ０及びＤＴ１、及び選択トランジスタＳＴ２とは、それぞれ対応する。対向する２つのトランジスタにおいては、ソース同士及びドレイン同士が電気的に接続される。具体的には、ＮＡＮＤストリング５０ｅ、５０ｏにおいて、対向する選択トランジスタＳＴ１のソース同士及びドレイン同士は電気的に接続され、対向するダミートランジスタＤＴ３のソース同士及びドレイン同士は電気的に接続され、対向するダミートランジスタＤＴ２のソース同士及びドレイン同士は電気的に接続され、それぞれ対向するメモリセルトランジスタＭＴ０～７のソース同士及びドレイン同士は電気的に接続され、対向するダミートランジスタＤＴ１のソース同士及びドレイン同士は電気的に接続され、対向するダミートランジスタＤＴ０のソース同士及びドレイン同士は電気的に接続され、対向する選択トランジスタＳＴ２のソース同士及びドレイン同士は電気的に接続される。これは、対向するトランジスタにおいて形成されるチャネルがメモリピラーＭＰの一部を共有するためである。
【0078】
同一のメモリピラーＭＰ内の２つのＮＡＮＤストリング５０ｅ、５０ｏは、同一のビット線ＢＬ及び同一のソース線ＳＬに接続される。
【0079】
セレクトゲート線ＳＧＤが選択される様子について、図３及び図４を用いて説明する。セレクトゲート線ＳＧＤ０～ＳＧＤ３のいずれかが選択される場合、各セレクトゲート線に対応する１つの配線層１０－０～１０－３に、選択トランジスタＳＴ１をオン状態にする電圧が供給される。例えば、配線層１０－１が選択されると、メモリピラーＭＰ０、ＭＰ１、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ９、ＭＰ１２、及びＭＰ１３に設けられた８つの選択トランジスタＳＴ１がオン状態になる。これにより、上記のメモリピラーに属する８つのメモリセルトランジスタＭＴが選択される。つまり、上記の８つのメモリセルトランジスタＭＴによって、１ページが形成される。上記の配線層１０－１以外の配線層が選択された場合の動作は上記と同様なので、説明は省略する。
【0080】
本実施形態では、メモリセルトランジスタＭＴの書き込み方式として、例えば、ＴＬＣ方式を適用する。ＴＬＣ方式が適用された複数のメモリセルトランジスタＭＴは、８個の閾値分布（書き込みレベル）を形成する。８個の閾値分布は、例えば、閾値電圧の低い方から順に”Ｅｒ”レベル、”Ａ”レベル、”Ｂ”レベル、”Ｃ”レベル、”Ｄ”レベル、”Ｅ”レベル、”Ｆ”レベル、”Ｇ”レベルと称される。”Ｅｒ”レベル、”Ａ”レベル、”Ｂ”レベル、”Ｃ”レベル、”Ｄ”レベル、”Ｅ”レベル、”Ｆ”レベル、及び”Ｇ”レベルには、それぞれ異なる３ビットデータが割り当てられる。
【0081】
本実施形態に係る半導体記憶装置１は、書き込み動作においてプログラムループを繰り返し実行する。プログラムループは、例えば、プログラム動作およびベリファイ動作を含む。プログラム動作は、選択されたメモリセルトランジスタＭＴにおいて電子を電荷蓄積層に注入することにより、当該選択されたメモリセルトランジスタＭＴの閾値電圧を上昇させる動作のことである。または、プログラム動作は、電荷蓄積層への電子の注入を禁止することにより、選択されたメモリセルトランジスタＭＴの閾値電圧を維持させる動作のことである。ベリファイ動作は、プログラム動作に続いて、ベリファイ電圧を用いて読み出しを行う動作により、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを確認する動作である。閾値電圧がターゲットレベルまで達した選択されたメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。
【0082】
本実施形態に係る半導体記憶装置１において、上述のようなプログラム動作とベリファイ動作とを含むプログラムループを繰り返し実行することにより、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇される。
【0083】
電荷蓄積層に蓄積された電子は、不安定な状態で蓄積されていることがある。このため、上述されたプログラム動作が終了した時点から、メモリセルトランジスタＭＴの電荷蓄積層に蓄積された電子は時間の経過とともに電荷蓄積層から抜けることがある。電子が電荷蓄積層から抜けると、メモリセルトランジスタＭＴの閾値電圧は下がる。このため、書き込み動作の完了後に実行される読み出し動作では、時間の経過とともに起こり得るこのようなメモリセルトランジスタの閾値電圧の低下に対処するために、ベリファイ電圧より低い読み出し電圧を用いて読み出し動作を行う。読み出し動作はベリファイ動作を含んでもよい。
【0084】
図１２及び図１３は、本実施形態に係るシーケンサ２４、電圧生成回路２７、ドライバセット２８、ロウデコーダ２９、セレクトゲート線ＳＧＤまたはワード線ＷＬの電気的接続を説明するための図である。本実施形態に係るシーケンサ２４、電圧生成回路２７、ドライバセット２８、ロウデコーダ２９、セレクトゲート線ＳＧＤまたはワード線ＷＬの電気的接続は図１２に示す面に限定されない。図１２及び図１３の説明において、図１～図１１と同一、または類似する構成の説明は省略されることがある。シーケンサ２４、電圧生成回路２７、ドライバセット２８及びロウデコーダ２９を含む回路は、制御回路の一例である。
【0085】
図１２に示すように、偶数ワード線ＷＬｅとして機能する配線層１１は偶数側ドライバ２８Ａに接続され、奇数ワード線ＷＬｏとして機能する配線層１１は奇数側ドライバ２８Ｂに電気的に接続されてもよい。上述の通り、偶数側ドライバ２８Ａ、及び奇数側ドライバ２８Ｂは、ドライバセット２８に含まれる。ドライバセット２８は、電圧生成回路２７に電気的に接続される。図１２及び図１３に示すように、偶数側ドライバ２８Ａ、及び奇数側ドライバ２８Ｂは、電圧生成回路２７から供給される電圧を用いて各種電圧を生成しても良い。そして、偶数側ドライバ２８Ａは、生成した電圧を、ロウデコーダ２９Ａを介して、それぞれのブロックＢＬＫの偶数ワード線ＷＬｅに供給してもよい。また、奇数側ドライバ２８Ｂは、生成した電圧を、ロウデコーダ２９Ｂを介して、それぞれのブロックＢＬＫの奇数ワード線ＷＬｏに供給してもよい。ロウデコーダ２９Ａ及びロウデコーダ２９Ｂは、ロウデコーダ２９に含まれる。
【0086】
図１３に示すように、また上述の通り、シーケンサ２４は、ドライバセット２８等を制御して、書き込み動作および読み出し動作等の各種動作を実行することが可能である。
【0087】
図１４は、本実施形態に係る偶数側ドライバ２８Ａとロウデコーダ２９Ａの電気的接続を説明するための模式図である。
【0088】
偶数側ドライバ２８Ａに、信号線ＳＧｅ０、信号線ＳＧｅ１、信号線ＳＧｅ２、信号線ＣＧＤｅ０、信号線ＣＧＤｅ１、信号線ＣＧＤｅ２、信号線ＣＧＤｅ３及び信号線ＣＧｅとしての信号線ＣＧｅ０、、、ＣＧｅ７が接続されている。なお信号線ＣＧｅについては、例えばブロックＢＬＫ内におけるＺ方向に配置された偶数ワード線ＷＬの数と同じ数だけの信号線ＣＧｅが接続されている。
【0089】
信号線ＳＧｅ０は、それぞれのブロックＢＬＫにおける偶数セレクトゲート線ＳＧＳｅに、トランジスタＴＲ＿ＳＧｅ０を介して接続されている。トランジスタＴＲ＿ＳＧｅ０は、ブロックデコーダ２９Ａ１により、信号線ＳＧｅ０からの信号をオンオフするためのスイッチとして機能する。
【0090】
信号線ＣＧＤｅ０及びＣＧＤｅ１は、それぞれのブロックＢＬＫにおける偶数ダミーワード線ＷＬＤＳｅ０及びＷＬＤＳｅ１に、トランジスタＴＲ＿ＣＧＤｅ０及びＴＲ＿ＣＧＤｅ１を介して接続されている。トランジスタＴＲ＿ＣＧＤｅ０及びＴＲ＿ＣＧＤｅ１は、ブロックデコーダ２９Ａ１により、信号線ＣＧＤｅ０及びＣＧＤｅ１からの信号をオンオフするためのスイッチとして機能する。
【0091】
信号線ＣＧｅ０、、、ＣＧｅ７は、それぞれのブロックＢＬＫにおける偶数ワード線ＷＬｅ０、、、ＷＬｅ７に、トランジスタＴＲ＿ＣＧｅ０、、、ＴＲ＿ＣＧｅ７を介して接続されている。トランジスタＴＲ＿ＣＧｅ０、、、ＴＲ＿ＣＧｅ７は、ブロックデコーダ２９Ａ１により、信号線ＣＧｅ０、、、ＣＧｅ７からの信号をオンオフするためのスイッチとして機能する。
【0092】
信号線ＣＧＤｅ２及びＣＧＤｅ３は、それぞれのブロックＢＬＫにおける偶数ダミーワード線ＷＬＤＤｅ０及びＷＬＤＤｅ１に、トランジスタＴＲ＿ＣＧＤｅ２及びＴＲ＿ＣＧＤｅ３を介して接続されている。トランジスタＴＲ＿ＣＧＤｅ２及びＴＲ＿ＣＧＤｅ３は、ブロックデコーダ２９Ａ１により、信号線ＣＧＤｅ２及びＣＧＤｅ３からの信号をオンオフするためのスイッチとして機能する。
【0093】
信号線ＳＧｅ１は、それぞれのブロックＢＬＫにおけるセレクトゲート線ＳＧＤ０に、トランジスタＴＲ＿ＳＧｅ１を介して接続されている。トランジスタＴＲ＿ＳＧｅ１は、ブロックデコーダ２９Ａ１により、信号線ＳＧｅ１からの信号をオンオフするためのスイッチとして機能する。
【0094】
信号線ＳＧｅ２は、それぞれのブロックＢＬＫにおけるセレクトゲート線ＳＧＤｅ２に、トランジスタＴＲ＿ＳＧｅ２を介して接続されている。トランジスタＴＲ＿ＳＧｅ２は、ブロックデコーダ２９Ａ１により、信号線ＳＧｅ２からの信号をオンオフするためのスイッチとして機能する。
【0095】
図１５は、本実施形態に係る奇数側ドライバ２８Ｂとロウデコーダ２９Ｂの電気的接続を説明するための模式図である。
【0096】
奇数側ドライバ２８に、信号線ＳＧｏ０、信号線ＳＧｏ１、信号線ＳＧｏ２、信号線ＣＧＤｏ０、信号線ＣＧＤｏ１、信号線ＣＧＤｏ２、信号線ＣＧＤｏ３及び信号線ＣＧｏとしての信号線ＣＧｏ０、、、ＣＧｏ７が接続されている。なお信号線ＣＧｏについては、例えばブロックＢＬＫ内におけるＺ方向に配置された奇数ワード線ＷＬの数と同じ数だけの信号線ＣＧｏが接続されている。
【0097】
信号線ＳＧｏ０は、それぞれのブロックＢＬＫにおける奇数セレクトゲート線ＳＧＳｏにトランジスタＴＲ＿ＳＧｏ０を介して接続されている。トランジスタＴＲ＿ＳＧｏ０は、ブロックデコーダ２９Ｂ１により、信号線ＳＧｏ０からの信号をオンオフするためのスイッチとして機能する。
【0098】
信号線ＣＧＤｏ０及びＣＧＤｏ１は、それぞれのブロックＢＬＫにおける奇数ダミーワード線ＷＤＬＳｏ０及びＷＬＤＳｏ１に、トランジスタＴＲ＿ＣＧＤｏ０及びＴＲ＿ＣＧＤｏ１を介して接続されている。トランジスタＴＲ＿ＣＧＤｏ０及びＴＲ＿ＣＧＤｏ１は、ブロックデコーダ２９Ｂ１により、信号線ＣＧＤｏ０及びＣＧＤｏ１からの信号をオンオフするためのスイッチとして機能する。
【0099】
信号線ＣＧｏ０、、、ＣＧｏ７は、それぞれのブロックＢＬＫにおける奇数ワード線ＷＬｏ０、、、ＷＬｏ７に、トランジスタＴＲ＿ＣＧｏ０、、、ＴＲ＿ＣＧｏ７を介して接続されている。トランジスタＴＲ＿ＣＧｏ０、、、ＴＲ＿ＣＧｏ７は、ブロックデコーダ２９Ｂ１により、信号線ＣＧｏ０、、、ＣＧｏ７からの信号をオンオフするためのスイッチとして機能する。
【0100】
信号線ＣＧＤｏ２及びＣＧＤｏ３は、それぞれのブロックＢＬＫにおける奇数ダミーワード線ＷＬＤＤｏ０及びＷＬＤＤｏ１に、トランジスタＴＲ＿ＣＧＤｏ２及びＴＲ＿ＣＧＤｏ３を介して接続されている。トランジスタＴＲ＿ＣＧＤｏ２及びＴＲ＿ＣＧＤｏ３は、ブロックデコーダ２９Ｂ１により、信号線ＣＧＤｏ２及びＣＧＤｏ３からの信号をオンオフするためのスイッチとして機能する。
【0101】
信号線ＳＧｏ１は、それぞれのブロックＢＬＫにおけるセレクトゲート線ＳＧＤ１に、トランジスタＴＲ＿ＳＧｏ１を介して接続されている。トランジスタＴＲ＿ＳＧｏ１は、ブロックデコーダ２９Ｂ１により、信号線ＳＧｏ１からの信号をオンオフするためのスイッチとして機能する。
【0102】
信号線ＳＧｏ２は、それぞれのブロックＢＬＫにおけるセレクトゲート線ＳＧＤ３に、トランジスタＴＲ＿ＳＧｏ２を介して接続されている。トランジスタＴＲ＿ＳＧｏ１は、ブロックデコーダ２９Ｂ１により、信号線ＳＧｏ２からの信号をオンオフするためのスイッチとして機能する。
【0103】
図１６は、本実施形態に係る電圧生成回路２７と偶数側ドライバ２８Ａの電気的接続を説明するための模式図である。
【0104】
後述する、電圧としてのＶｐｇｍ、Ｖｐａｓｓ、ＶＳＧＤ１及びＶＳＧＤ２は、例えば、それぞれ電圧生成回路２７内の第１チャージポンプ回路２７Ａ、第２チャージポンプ回路２７Ｂ、第３チャージポンプ回路２７Ｃ及び第４チャージポンプ回路２７Ｄによって生成される。そして、Ｖｐｇｍ、Ｖｐａｓｓ、ＶＳＧＤ１及びＶＳＧＤ２は、それぞれ偶数側ドライバ２８Ａ内の第１レギュレータ回路２８Ａ１、第２レギュレータ回路２８Ａ２、第３レギュレータ回路２８Ａ３及び第４レギュレータ回路２８Ａ４によって保持される。その後、Ｖｐｇｍ、Ｖｐａｓｓ、ＶＳＧＤ１及びＶＳＧＤ２は適宜加算され、信号線ＣＧｅ０、、、ＣＧｅ７に供給される。
【0105】
図１７は、本実施形態に係る電圧生成回路２７と奇数側ドライバ２８Ｂの電気的接続を説明するための模式図である。
【0106】
Ｖｐｇｍ、Ｖｐａｓｓ、ＶＳＧＤ１及びＶＳＧＤ２は、それぞれ奇数側ドライバ２８Ｂ内の第１レギュレータ回路２８Ｂ１、第２レギュレータ回路２８Ｂ２、第３レギュレータ回路２８Ｂ３及び第４レギュレータ回路２８Ｂ４によって保持される。その後、Ｖｐｇｍ、Ｖｐａｓｓ、ＶＳＧＤ１及びＶＳＧＤ２は適宜加算され、信号線ＣＧｏ０、、、ＣＧｏ７に供給される。
【0107】
図１８は、本実施形態に係る半導体記憶装置の動作方法を示すフローチャートである。本実施形態に係る半導体記憶装置では、セレクトゲート線ＳＧＤに接続された選択トランジスタＳＴの閾値電圧の調整をおこなう。
【0108】
まず、基準電圧Ｖｓｓより低い閾値電圧を有する、セレクトゲート線ＳＧＤに接続された選択トランジスタＳＴがないかどうかを判定する（Ｓ２、第１工程の一例）。これは、基準電圧Ｖｓｓより低い電圧を有する選択トランジスタＳＴが存在していると、それぞれのセレクトゲート線ＳＧＤに接続されたサブストリングごとの、動作の切り分けが出来ないためである。具体的には、それぞれのビット線ＢＬに、Ｖｂｌを印加する。セレクトゲート線ＳＧＤ０～７には、Ｖｓｓを印加する。ダミーワード線ＷＬＤＤｅ１、ＷＬＤＤｏ１、ＷＬＤＤｅ０及びＷＬＤＤｏ０には、Ｖｒｅａｄを印加する。複数のワード線ＷＬｅ及び複数のワード線ＷＬｏには、Ｖｒｅａｄを印加する。ダミーワード線ＷＬＤＳｅ１、ＷＬＤＳｏ１、ＷＬＤＳｅ０及びＷＬＤＳｏ０には、Ｖｒｅａｄを印加する。セレクトゲート線ＳＧＳｅ及びセレクトゲート線ＳＧＳｏには、Ｖｓｇを印加する。ソース線ＳＬには、Ｖｓｓを印加する。
【0109】
ここで、基準電圧Ｖｓｓ（第１電圧の一例）は、特に限定されないが、例えば０Ｖである。Ｖｂｌ（第２電圧の一例）は、メモリセルトランジスタＭＴの読み出し動作の際にビット線ＢＬに印加される電圧である。Ｖｂｌは、特に限定されないが、例えば１Ｖである。Ｖｒｅａｄ（第３電圧の一例）は、読み出し動作時において非選択のワード線に印加される電圧であり、保持データにかかわらずメモリセルトランジスタＭＴをオンさせる電圧である。Ｖｒｅａｄは、特に限定されないが、例えば５Ｖである。Ｖｓｇは、選択トランジスタＳＴをオンにする電圧であり、例えば２．５Ｖである。
【0110】
セレクトゲート線ＳＧＤ０～７に接続されたサブストリングのいずれかで電流が流れた場合は、基準電圧Ｖｓｓより低い閾値電圧を有する選択トランジスタＳＴが存在していることを示している。そこで、セレクトゲート線ＳＧＤ０～７に接続された選択トランジスタＳＴの閾値電圧を増加させる（Ｓ４、第２工程の一例）。具体的には、それぞれのビット線ＢＬに、Ｖｓｓを印加する。セレクトゲート線ＳＧＤ０～７には、Ｖｐｇｍを印加する。ダミーワード線ＷＬＤＤｅ１、ＷＬＤＤｏ１、ＷＬＤＤｅ０及びＷＬＤＤｏ０には、Ｖｐａｓｓを印加する。複数のワード線ＷＬｅ及び複数のワード線ＷＬｏには、Ｖｐａｓｓを印加する。ダミーワード線ＷＬＤＳｅ１、ＷＬＤＳｏ１、ＷＬＤＳｅ０及びＷＬＤＳｏ０には、Ｖｐａｓｓを印加する。セレクトゲート線ＳＧＳｅ及びセレクトゲート線ＳＧＳｏには、Ｖｓｇを印加する。ソース線ＳＬには、Ｖｓｓを印加する。
【0111】
ここで、Ｖｐｇｍ（第４電圧の一例）は、メモリセルトランジスタＭＴに書き込み動作を行うときに印加される電圧である。Ｖｐｇｍは、特に限定されないが、例えば２０Ｖである。Ｖｐａｓｓ（第５電圧の一例）は、特に限定されないが、例えば１０Ｖである。
【0112】
図１８のＳ４に示される動作をおこなった後は、再びＳ２に戻り、基準電圧Ｖｓｓより低い閾値電圧を有する、セレクトゲート線ＳＧＤに接続された選択トランジスタＳＴがないかどうかを判定する。
【0113】
セレクトゲート線ＳＧＤ０～７に接続されたサブストリングのすべてで電流が流れない場合には、基準電圧Ｖｓｓより低い閾値電圧を有する、セレクトゲート線ＳＧＤに接続された選択トランジスタＳＴがない、と判断される。そこで、セレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴの消去動作を行う（Ｓ６、第３工程の一例）。具体的には、ビット線ＢＬ０にＶｓｓを印加する。ビット線ＢＬ１、ビット線ＢＬ２及びビット線ＢＬ３には、ＶＤＤＳＡを印加する。セレクトゲート線ＳＧＤ０にＶｓｓを印加する。セレクトゲート線ＳＧＤ１～７にＶｐａｓｓを印加する。ダミーワード線ＷＬＤＤｅ１、ＷＬＤＤｏ１、ＷＬＤＤｅ０及びＷＬＤＤｏ０には、Ｖｐａｓｓを印加する。複数のワード線ＷＬｅ及び複数のワード線ＷＬｏには、Ｖｐａｓｓを印加する。ダミーワード線ＷＬＤＳｅ１、ＷＬＤＳｏ１、ＷＬＤＳｅ０及びＷＬＤＳｏ０には、Ｖｐａｓｓを印加する。セレクトゲート線ＳＧＳｅ及びセレクトゲート線ＳＧＳｏには、「Ｖｅｒａ－ΔＶ」を印加する。ソース線ＳＬには、Ｖｅｒａを印加する。
【0114】
ここで、ＶＤＤＳＡは、非選択のビット線ＢＬに印加される電圧である。ＶＤＤＳＡは、特に限定されないが、例えば２．５Ｖである。また、「Ｖｅｒａ－ΔＶ」（第６電圧の一例）は、特に限定されないが、例えば１３Ｖである。Ｖｅｒａ（第７電圧の一例）は、例えば２０Ｖである。Ｖｅｒａは、「Ｖｅｒａ－ΔＶ」より高い。ΔＶは、特に限定されないが、例えば７Ｖである。
【0115】
次に、セレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴの閾値電圧の上限が、Ｖｔｈｍａｘ以下であるかどうかを確認する（Ｓ８、ベリファイ動作、第４工程の一例）。
【0116】
図１９は、図１８のＳ８において印加される電圧の一例である。具体的には、ビット線ＢＬにＶｂｌを印加する。セレクトゲート線ＳＧＤ０にＶｃｇｒｖ（Ｖｔｈｍａｘ）を印加する。セレクトゲート線ＳＧＤ１にＶｂｂを印加する。セレクトゲート線ＳＧＤ２～７にＶｓｓを印加する。ダミーワード線ＷＬＤＤｅ１には、Ｖｒｅａｄを印加する。ダミーワード線ＷＬＤＤｏ１には、Ｖｂｂを印加する。ダミーワード線ＷＬＤＤｅ０、ダミーワード線ＷＬＤＤｏ０、複数のワード線ＷＬｅ及び複数のワード線ＷＬｏには、Ｖｒｅａｄを印加する。ダミーワード線ＷＬＤＳｅ１、ＷＬＤＳｏ１、ＷＬＤＳｅ０及びＷＬＤＳｏ０には、Ｖｒｅａｄを印加する。セレクトゲート線ＳＧＳｅには、Ｖｓｇを印加する。セレクトゲート線ＳＧＳｏには、Ｖｓｓを印加する。ソース線ＳＬには、Ｖｓｓを印加する。
【0117】
Ｖｂｂは、第１０電圧の一例であり、特に限定されないが、例えば－３Ｖである。Ｖｂｂは、例えば、Ｖｓｓより低い。また、Ｖｃｇｒｖ（Ｖｔｈｍａｘ）は第８電圧の一例であり、セレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴの閾値の上限としたい電圧である。Ｖｃｇｒｖ（Ｖｔｈｍａｘ）は、例えば、Ｖｓｓより高い。
【0118】
図１８のＳ８において、セレクトゲート線ＳＧＤ０に接続されたサブストリングに電流が流れる場合には、セレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴの閾値電圧の上限が、Ｖｔｈｍａｘより高いと判断する。そして、ソース線ＳＬに印加するＶｅｒａを増加させて、セレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴの消去動作を行う（Ｓ１０及びＳ６、第５工程の一例）。具体的には、それぞれのビット線ＢＬにＶｓｓを印加する。セレクトゲート線ＳＧＤ０にＶｓｓを印加する。セレクトゲート線ＳＧＤ１～７にＶｐａｓｓを印加する。ダミーワード線ＷＬＤＤｅ１、ＷＬＤＤｏ１、ＷＬＤＤｅ０及びＷＬＤＤｏ０には、Ｖｐａｓｓを印加する。複数のワード線ＷＬｅ及び複数のワード線ＷＬｏには、Ｖｐａｓｓを印加する。ダミーワード線ＷＬＤＳｅ１、ＷＬＤＳｏ１、ＷＬＤＳｅ０及びＷＬＤＳｏ０には、Ｖｐａｓｓを印加する。セレクトゲート線ＳＧＳｅ及びセレクトゲート線ＳＧＳｏには、Ｖｅｒａ１－ΔＶを印加する。ソース線ＳＬには、Ｖｅｒａより高い電圧Ｖｅｒａ１を印加する。
【0119】
Ｖｅｒａ１（第９電圧の一例）は、特に限定されないが、例えば２２Ｖである。
【0120】
その後、セレクトゲート線ＳＧＤ０に対応する（接続された）選択トランジスタＳＴの閾値電圧の上限が、Ｖｔｈｍａｘ以下であるかどうかを確認する（Ｓ８、ベリファイ動作）。セレクトゲート線ＳＧＤ０に接続されたサブストリングに電流が流れる場合には、ソース線ＳＬに印加するＶｅｒａ１をさらに高い電圧Ｖｅｒａ２に増加させて、セレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴの消去動作を行う（Ｓ１０及びＳ６、第５工程の一例）。
【0121】
セレクトゲート線ＳＧＤ０に対応する（接続された）選択トランジスタＳＴの閾値電圧の上限が、Ｖｔｈｍａｘ以下であることが確認された場合には、セレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの消去動作を行う（Ｓ１２、第６工程の一例）。
ここで、例えば、ソース線ＳＬに電圧Ｖｅｒａ１を印加することにより、セレクトゲート線ＳＧＤ０に対応する（接続された）選択トランジスタＳＴの閾値電圧の上限が、Ｖｔｈｍａｘ以下であることが確認された場合には、セレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの消去動作の際にも、ソース線ＳＬにＶｅｒａ１を印加する。具体的には、それぞれのビット線ＢＬにＶｓｓを印加する。セレクトゲート線ＳＧＤ０にＶｓｓを印加する。セレクトゲート線ＳＧＤ１～７にＶｐａｓｓを印加する。ダミーワード線ＷＬＤＤｅ１、ＷＬＤＤｏ１、ＷＬＤＤｅ０及びＷＬＤＤｏ０には、Ｖｐａｓｓを印加する。複数のワード線ＷＬｅ及び複数のワード線ＷＬｏには、Ｖｐａｓｓを印加する。ダミーワード線ＷＬＤＳｅ１、ＷＬＤＳｏ１、ＷＬＤＳｅ０及びＷＬＤＳｏ０には、Ｖｐａｓｓを印加する。セレクトゲート線ＳＧＳｅ及びセレクトゲート線ＳＧＳｏには、Ｖｅｒａ１－ΔＶを印加する。ソース線ＳＬには、Ｖｅｒａ１を印加する。
なおここで、ソース線ＳＬには、Ｖｅｒａ１以上の電圧Ｖｅｒａ１’を印加してもかまわない。セレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの消去動作の際にソース線ＳＬに以下される電圧を、セレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴの閾値電圧の上限がＶｔｈｍａｘ以下であることが確認されたときにソース線ＳＬに印加されていた電圧Ｖｅｒａ１よりも高い電圧にすることで、例えば、セレクトゲート線ＳＧＤ１とセレクトゲート線ＳＧＤ０との構造的なバラツキに起因する消去特性のバラツキが有った場合でも、より確実に、セレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの閾値電圧の上限がＶｔｈｍａｘ以下となるようにすることができる。
また、例えば、ソース線ＳＬに電圧Ｖｅｒａ２を印加することにより、セレクトゲート線ＳＧＤ０に対応する（接続された）選択トランジスタＳＴの閾値電圧の上限が、Ｖｔｈｍａｘ以下であることが確認された場合には、セレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの消去動作の際にも、ソース線ＳＬにＶｅｒａ２を印加する。具体的には、それぞれのビット線ＢＬにＶｓｓを印加する。セレクトゲート線ＳＧＤ０にＶｓｓを印加する。セレクトゲート線ＳＧＤ１～７にＶｐａｓｓを印加する。ダミーワード線ＷＬＤＤｅ１、ＷＬＤＤｏ１、ＷＬＤＤｅ０及びＷＬＤＤｏ０には、Ｖｐａｓｓを印加する。複数のワード線ＷＬｅ及び複数のワード線ＷＬｏには、Ｖｐａｓｓを印加する。ダミーワード線ＷＬＤＳｅ１、ＷＬＤＳｏ１、ＷＬＤＳｅ０及びＷＬＤＳｏ０には、Ｖｐａｓｓを印加する。セレクトゲート線ＳＧＳｅ及びセレクトゲート線ＳＧＳｏには、Ｖｅｒａ２－ΔＶを印加する。ソース線ＳＬには、Ｖｅｒａ２を印加する。この場合でも、ソース線ＳＬには、Ｖｅｒａ２以上の電圧Ｖｅｒａ２’を印加してもかまわない。
ここで、例えば、ソース線ＳＬに電圧Ｖｅｒａ１を印加することにより、セレクトゲート線ＳＧＤ０に対応する（接続された）選択トランジスタＳＴの閾値電圧の上限が、Ｖｔｈｍａｘ以下であることが確認された場合には、セレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの消去動作の際にも、ソース線ＳＬにＶｅｒａ１を印加する。具体的には、それぞれのビット線ＢＬにＶｓｓを印加する。セレクトゲート線ＳＧＤ０にＶｓｓを印加する。セレクトゲート線ＳＧＤ１～７にＶｐａｓｓを印加する。ダミーワード線ＷＬＤＤｅ１、ＷＬＤＤｏ１、ＷＬＤＤｅ０及びＷＬＤＤｏ０には、Ｖｐａｓｓを印加する。複数のワード線ＷＬｅ及び複数のワード線ＷＬｏには、Ｖｐａｓｓを印加する。ダミーワード線ＷＬＤＳｅ１、ＷＬＤＳｏ１、ＷＬＤＳｅ０及びＷＬＤＳｏ０には、Ｖｐａｓｓを印加する。セレクトゲート線ＳＧＳｅ及びセレクトゲート線ＳＧＳｏには、Ｖｅｒａ１－ΔＶを印加する。ソース線ＳＬには、Ｖｅｒａ１を印加する。
なおここで、ソース線ＳＬには、Ｖｅｒａ１以上の電圧Ｖｅｒａ１’を印加してもかまわない。セレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの消去動作の際にソース線ＳＬに以下される電圧を、セレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴの閾値電圧の上限がＶｔｈｍａｘ以下であることが確認されたときにソース線ＳＬに印加されていた電圧Ｖｅｒａ１よりも高い電圧にすることで、例えば、セレクトゲート線ＳＧＤ１とセレクトゲート線ＳＧＤ０との構造的なバラツキに起因する消去特性のバラツキが有った場合でも、より確実に、セレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの閾値電圧の上限がＶｔｈｍａｘ以下となるようにすることができる。
また、例えば、ソース線ＳＬに電圧Ｖｅｒａ２を印加することにより、セレクトゲート線ＳＧＤ０に対応する（接続された）選択トランジスタＳＴの閾値電圧の上限が、Ｖｔｈｍａｘ以下であることが確認された場合には、セレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの消去動作の際にも、ソース線ＳＬにＶｅｒａ２を印加する。具体的には、それぞれのビット線ＢＬにＶｓｓを印加する。セレクトゲート線ＳＧＤ０にＶｓｓを印加する。セレクトゲート線ＳＧＤ１～７にＶｐａｓｓを印加する。ダミーワード線ＷＬＤＤｅ１、ＷＬＤＤｏ１、ＷＬＤＤｅ０及びＷＬＤＤｏ０には、Ｖｐａｓｓを印加する。複数のワード線ＷＬｅ及び複数のワード線ＷＬｏには、Ｖｐａｓｓを印加する。ダミーワード線ＷＬＤＳｅ１、ＷＬＤＳｏ１、ＷＬＤＳｅ０及びＷＬＤＳｏ０には、Ｖｐａｓｓを印加する。セレクトゲート線ＳＧＳｅ及びセレクトゲート線ＳＧＳｏには、Ｖｅｒａ２－ΔＶを印加する。ソース線ＳＬには、Ｖｅｒａ２を印加する。この場合でも、ソース線ＳＬには、Ｖｅｒａ２以上の電圧Ｖｅｒａ２’を印加してもかまわない。
【0122】
この後、Ｓ１４において、ＳＧＤ０及びＳＧＤ１に接続された選択トランジスタに書き込み動作をおこない、閾値電圧を設定する。この詳細については、第２実施形態及び第３実施形態で記載する。
【0123】
【0124】
図２１は、図１８のＳ８において印加される電圧の他の一例である。ダミーワード線ＷＬＤＤｏ１にＶｂｂ＋Ｖｍを印加する点以外は、図１９に示した電圧と同様である。ここで、「Ｖｂｂ＋Ｖｍ」（第１１電圧の一例）は、Ｖｂｂより大きくＶｒｅａｄより小さい電圧である。
【0125】
【0126】
次に、本実施形態の作用効果を記載する。
【0127】
本実施形態の比較形態として、セレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴの消去動作及びベリファイ動作をおこなった後に、セレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの消去動作を、ソース線にＶｅｒａを印加して行うことを考える。この場合、すでにセレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴの閾値電圧が下がっているため、セレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴのオン／オフにかかわらず、常にセレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴがオンすることになる。そのため、セレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの適切なベリファイ動作を行うことが出来ないという問題があった。
【0128】
そこで、本実施形態の半導体記憶装置においては、セレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの消去動作を行う際に、セレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴの消去動作に用いられたＶｅｒａ１又はこれより高い電圧をソース線ＳＬに印加する。セレクトゲート線ＳＧＤ０及びセレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴと、セレクトゲート線ＳＧＤ１及びセレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの構造は、同様と考えられる。従って、セレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの消去動作を行う際に、上述のＶｅｒａ１又はこれより高い電圧を用いれば、十分にセレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの消去動作を行うことが出来ると考えられる。
【0129】
なお、同様の処理を、セレクトゲート線ＳＧＤ２～７に接続された選択トランジスタＳＴの消去動作に用いることができる。
【0130】
また、第４工程において、セレクトゲート線ＳＧＤ１にＶｂｂを印加し、ダミーワード線ＷＬＤＤｏ１にＶｂｂを印加することにより、サブストリング５０ｏに属するメモリセルトランジスタＭＴを非選択とすることがより容易にできる。
【0131】
また、第４工程において、セレクトゲート線ＳＧＤ２～ＳＧＤ７にＶｂｂを印加することにより、セレクトゲート線ＳＧＤ２～ＳＧＤ７に接続されたサブストリングに属するメモリセルトランジスタＭＴを非選択とすることがより容易にできる。
【0132】
また、第４工程において、ＶＬＤＤｏ１にＶｂｂ＋Ｖｍを印加すると、ＳＧＤ１に接続された選択トランジスタＳＴと、ダミーワード線ＷＬＤＤｏ１に接続されたメモリセルトランジスタＳＴと、ワード線ＷＬに接続されたメモリセルトランジスタＭＴと、の間の電圧変化をより緩やかにすることができる。
【0133】
本実施形態の半導体記憶装置によれば、信頼性が向上した半導体記憶装置の提供が可能となる。
【0134】
（第２実施形態）
図２３は、本実施形態に係る半導体記憶装置の動作を説明するためのフローチャートである。図２４は、図２３に示したフローチャートにおける、セレクトゲート線ＳＧＤに接続された選択トランジスタＳＴ及びダミートランジスタＳＴに印加される電圧の一例を示す模式図である。図２４（ａ）に示した電圧の一例は、図２３の（Ｓ２０）に示した工程に対応する。図２４（ｂ）に示した電圧の一例は、図２３の（Ｓ２２）に示した工程に対応する。図２４（ｃ）に示した電圧の一例は、図２３の（Ｓ２４）に示した工程に対応する。図２４（ｄ）に示した電圧の一例は、図２３の（Ｓ２６）に示した工程に対応する。
図２３は、本実施形態に係る半導体記憶装置の動作を説明するためのフローチャートである。図２４は、図２３に示したフローチャートにおける、セレクトゲート線ＳＧＤに接続された選択トランジスタＳＴ及びダミートランジスタＳＴに印加される電圧の一例を示す模式図である。図２４（ａ）に示した電圧の一例は、図２３の（Ｓ２０）に示した工程に対応する。図２４（ｂ）に示した電圧の一例は、図２３の（Ｓ２２）に示した工程に対応する。図２４（ｃ）に示した電圧の一例は、図２３の（Ｓ２４）に示した工程に対応する。図２４（ｄ）に示した電圧の一例は、図２３の（Ｓ２６）に示した工程に対応する。
【0135】
本実施形態の説明は、セレクトゲート線ＳＧＤに接続された選択トランジスタＳＧＤの閾値電圧を調整するための、図１８のＳ１４の動作を、詳細に説明するものである。
【0136】
まず、セレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴに書き込み動作を行う（Ｓ２０、第７工程の一例）。具体的には、ビット線ＢＬ０にＶｓｓを印加する。ビット線ＢＬ１、ビット線ＢＬ２及びビット線ＢＬ３に、ＶＤＤＳＡを印加する。セレクトゲート線ＳＧＤ０にＶｐｇｍを印加する。セレクトゲート線ＳＧＤ１～セレクトゲート線ＳＧＤ７にＶｐａｓｓを印加する。ダミーワード線ＷＬＤＤｅ１、ＷＬＤＤｏ１、ＷＬＤＤｅ０及びＷＬＤＤｏ０には、Ｖｐａｓｓを印加する。複数のワード線ＷＬｅ及び複数のワード線ＷＬｏには、Ｖｐａｓｓを印加する。ダミーワード線ＷＬＤＳｅ１、ＷＬＤＳｏ１、ＷＬＤＳｅ０及びＷＬＤＳｏ０には、Ｖｐａｓｓを印加する。セレクトゲート線ＳＧＳｅ及びセレクトゲート線ＳＧＳｏには、Ｖｓｓを印加する。
【0137】
次に、セレクトゲート線ＳＧＤ０に対応する（接続された）選択トランジスタＳＴの閾値の下限が、Ｖｔｈｍｉｎであるかどうかを確認する（Ｓ２２、ベリファイ動作、第８工程の一例）。具体的には、それぞれのビット線ＢＬにＶｂｌを印加する。セレクトゲート線ＳＧＤ０にＶｃｇｒｖ（Ｖｔｈｍｉｎ）を印加する。セレクトゲート線ＳＧＤ１にＶｂｂを印加する。セレクトゲート線ＳＧＤ２～セレクトゲート線ＳＧＤ７に、Ｖｓｓを印加する。ダミーワード線ＷＬＤＤｅ１、ＷＬＤＤｅ０及びＷＬＤＤｏ０には、Ｖｒｅａｄを印加する。ダミーワード線ＷＬＤＤｏ１には、Ｖｂｂを印加する。複数のワード線ＷＬｅ及び複数のワード線ＷＬｏには、Ｖｒｅａｄを印加する。ダミーワード線ＷＬＤＳｅ１、ＷＬＤＳｏ１、ＷＬＤＳｅ０及びＷＬＤＳｏ０には、Ｖｒｅａｄを印加する。セレクトゲート線ＳＧＳｅには、Ｖｓｇを印加する。セレクトゲート線ＳＧＳｏには、Ｖｓｓを印加する。なお、ダミーワード線ＷＬＤＤｏ１には、Ｖｒｅａｄを印加してもかまわない。
【0138】
Ｖｃｇｒｖ（Ｖｔｈｍｉｎ）は、第１２電圧の一例である。Ｖｃｇｒｖ（Ｖｔｈｍｉｎ）は、特に限定されないが、Ｖｃｇｒｖ（Ｖｔｈｍａｘ）より低い。
【0139】
次に、セレクトゲート緯ＳＧＤ１に接続された選択トランジスタＳＴに書き込み動作を行う（Ｓ２４、第９工程の一例）。具体的には、それぞれのビット線ＢＬにＶｓｓを印加する。セレクトゲート線ＳＧＤ０にＶｐａｓｓを印加する。セレクトゲート線ＳＧＤ１にＶｐｇｍを印加する。セレクトゲート線ＳＧＤ２～セレクトゲート線ＳＧＤ７にＶｐａｓｓを印加する。ダミーワード線ＷＬＤＤｅ１、ＷＬＤＤｏ１、ＷＬＤＤｅ０及びＷＬＤＤｏ０には、Ｖｐａｓｓを印加する。複数のワード線ＷＬｅ及び複数のワード線ＷＬｏには、Ｖｐａｓｓを印加する。ダミーワード線ＷＬＤＳｅ１、ＷＬＤＳｏ１、ＷＬＤＳｅ０及びＷＬＤＳｏ０には、Ｖｐａｓｓを印加する。セレクトゲート線ＳＧＳｅ及びセレクトゲート線ＳＧＳｏには、Ｖｓｓを印加する。
【0140】
次に、セレクトゲート線ＳＧＤ１に対応する（接続された）選択トランジスタＳＴの閾値の下限が、Ｖｔｈｍｉｎであるかどうかを確認する、ベリファイ動作を行う（Ｓ２６、第１０工程の一例）。具体的には、それぞれのビット線ＢＬにＶｂｌを印加する。セレクトゲート線ＳＧＤ０にＶｂｂを印加する。セレクトゲート線ＳＧＤ１にＶｃｇｒｖ（Ｖｔｈｍｉｎ）を印加する。セレクトゲート線ＳＧＤ２～セレクトゲート線ＳＧＤ７に、Ｖｓｓを印加する。ダミーワード線ＷＬＤＤｅ１には、Ｖｂｂを印加する。ダミーワード線ＷＬＤＤｏ１、ＷＬＤＤｅ０及びＷＬＤＤｏ０には、Ｖｒｅａｄを印加する。複数のワード線ＷＬｅ及び複数のワード線ＷＬｏには、Ｖｒｅａｄを印加する。ダミーワード線ＷＬＤＳｅ１、ＷＬＤＳｏ１、ＷＬＤＳｅ０及びＷＬＤＳｏ０には、Ｖｒｅａｄを印加する。セレクトゲート線ＳＧＳｅには、Ｖｓｓを印加する。セレクトゲート線ＳＧＳｏには、Ｖｓｇを印加する。なお、ダミーワード線ＷＬＤＤｅ１には、Ｖｒｅａｄを印加してもかまわない。
【0141】
次に、図２３のＳ２２において、セレクトゲート線ＳＧＤ０に接続されたサブストリングに電流が流れ、かつ、図２３のＳ２６において、セレクトゲート線ＳＧＤ１に接続されたサブストリングに電流が流れる場合には、セレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴ及びセレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの閾値電圧がＶｔｈｍｉｎ以上に制御されたものと判断し、一連の動作を終了する（Ｓ２８）。
【0142】
一方、セレクトゲート線ＳＧＤ０に接続されたサブストリングに電流が流れない場合には、セレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴの閾値電圧がＶｔｈｍｉｎ以上に制御されていないものと判断し、Ｖｐｇｍを増加させて、図２３のＳ２０及びＳ２２の動作をもう一度行う（Ｓ２８、Ｓ３０、Ｓ２０及びＳ２２）。
【0143】
また、セレクトゲート線ＳＧＤ１に接続されたサブストリングに電流が流れない場合には、セレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの閾値電圧がＶｔｈｍｉｎ以上に制御されていないものと判断し、Ｖｐｇｍを増加させて、図２３のＳ２４及びＳ２６の動作をもう一度行う（Ｓ２８、Ｓ３０、Ｓ２４及びＳ２６）。
【0144】
セレクトゲート線ＳＧＤ０及びダミーワード線ＷＬＤＤｅ１にＶｂｂを印加することにより、セレクトゲート線ＳＧＤ０に接続されたサブストリングを非選択とすることが、さらに容易になる。
【0145】
セレクトゲート線ＳＧＤ１及びダミーワード線ＷＬＤＤｏ１にＶｂｂを印加することにより、セレクトゲート線ＳＧＤ１に接続されたサブストリングを非選択とすることが、さらに容易になる。
【0146】
本実施形態の半導体記憶装置によれば、信頼性が向上した半導体記憶装置の提供が可能となる。
【0147】
（第３実施形態）
図２５は、本実施形態の半導体記憶装置の動作を説明するためのフローチャートである。図２６は、図２５に示したフローチャートにおける、セレクトゲート線ＳＧＤに接続された選択トランジスタＳＴ及びダミートランジスタＳＴに印加される電圧の一例を示す模式図である。図２６（ａ）に示した電圧の一例は、図２５の（Ｓ４０）に示した工程に対応する。図２６（ｂ）に示した電圧の一例は、図２５の（Ｓ４２）に示した工程に対応する。図２６（ｃ）に示した電圧の一例は、図２５の（Ｓ４４）に示した工程に対応する。
図２５は、本実施形態の半導体記憶装置の動作を説明するためのフローチャートである。図２６は、図２５に示したフローチャートにおける、セレクトゲート線ＳＧＤに接続された選択トランジスタＳＴ及びダミートランジスタＳＴに印加される電圧の一例を示す模式図である。図２６（ａ）に示した電圧の一例は、図２５の（Ｓ４０）に示した工程に対応する。図２６（ｂ）に示した電圧の一例は、図２５の（Ｓ４２）に示した工程に対応する。図２６（ｃ）に示した電圧の一例は、図２５の（Ｓ４４）に示した工程に対応する。
【0148】
本実施形態の説明は、セレクトゲート線ＳＧＤに接続された選択トランジスタＳＧＤの閾値電圧を調整するための、図１８のＳ１４の動作を、詳細に説明するものである。第２実施形態との違いは、セレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴとセレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの書き込み動作を、同時におこなう点である。
【0149】
まず、セレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴ及びセレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴに書き込み動作を行う（Ｓ４０、第１１工程の一例）。具体的には、それぞれのビット線ＢＬにＶｓｓを印加する。セレクトゲート線ＳＧＤ０及びセレクトゲート線ＳＧＤ１にＶｐｇｍを印加する。セレクトゲート線ＳＧＤ２～セレクトゲート線ＳＧＤ７にＶｐａｓｓを印加する。ダミーワード線ＷＬＤＤｅ１、ＷＬＤＤｏ１、ＷＬＤＤｅ０及びＷＬＤＤｏ０には、Ｖｐａｓｓを印加する。複数のワード線ＷＬｅ及び複数のワード線ＷＬｏには、Ｖｐａｓｓを印加する。ダミーワード線ＷＬＤＳｅ１、ＷＬＤＳｏ１、ＷＬＤＳｅ０及びＷＬＤＳｏ０には、Ｖｐａｓｓを印加する。セレクトゲート線ＳＧＳｅ及びセレクトゲート線ＳＧＳｏには、Ｖｓｇを印加する。
【0150】
次に、セレクトゲート線ＳＧＤ０に対応する（接続された）選択トランジスタＳＴの閾値の下限が、Ｖｔｈｍｉｎであるかどうかを確認する、ベリファイ動作を行う（Ｓ４２、第１２工程の一例）。具体的には、それぞれのビット線ＢＬにＶｂｌを印加する。セレクトゲート線ＳＧＤ０にＶｃｇｒｖ（Ｖｔｈｍｉｎ）を印加する。セレクトゲート線ＳＧＤ１にＶｂｂを印加する。セレクトゲート線ＳＧＤ２～セレクトゲート線ＳＧＤ７に、Ｖｓｓを印加する。ダミーワード線ＷＬＤＤｅ１、ＷＬＤＤｅ０及びＷＬＤＤｏ０には、Ｖｒｅａｄを印加する。ダミーワード線ＷＬＤＤｏ１には、Ｖｂｂを印加する。複数のワード線ＷＬｅ及び複数のワード線ＷＬｏには、Ｖｒｅａｄを印加する。ダミーワード線ＷＬＤＳｅ１、ＷＬＤＳｏ１、ＷＬＤＳｅ０及びＷＬＤＳｏ０には、Ｖｒｅａｄを印加する。セレクトゲート線ＳＧＳｅには、Ｖｓｇを印加する。セレクトゲート線ＳＧＳｏには、Ｖｓｓを印加する。なお、ダミーワード線ＷＬＤＤｏ１には、Ｖｒｅａｄを印加してもかまわない。
【0151】
次に、セレクトゲート線ＳＧＤ１に対応する（接続された）選択トランジスタＳＴの閾値の下限が、Ｖｔｈｍｉｎであるかどうかを確認する、ベリファイ動作を行う（Ｓ４４、第１３工程の一例）。具体的には、それぞれのビット線ＢＬにＶｂｌを印加する。セレクトゲート線ＳＧＤ０にＶｂｂを印加する。セレクトゲート線ＳＧＤ１にＶｃｇｒｖ（Ｖｔｈｍｉｎ）を印加する。セレクトゲート線ＳＧＤ２～セレクトゲート線ＳＧＤ７に、Ｖｓｓを印加する。ダミーワード線ＷＬＤＤｅ１には、Ｖｂｂを印加する。ダミーワード線ＷＬＤＤｏ１、ＷＬＤＤｅ０及びＷＬＤＤｏ０には、Ｖｒｅａｄを印加する。複数のワード線ＷＬｅ及び複数のワード線ＷＬｏには、Ｖｒｅａｄを印加する。ダミーワード線ＷＬＤＳｅ１、ＷＬＤＳｏ１、ＷＬＤＳｅ０及びＷＬＤＳｏ０には、Ｖｒｅａｄを印加する。セレクトゲート線ＳＧＳｅには、Ｖｓｓを印加する。セレクトゲート線ＳＧＳｏには、Ｖｓｇを印加する。なお、ダミーワード線ＷＬＤＤｅ１には、Ｖｒｅａｄを印加してもかまわない。
【0152】
次に、図２５のＳ４２において、セレクトゲート線ＳＧＤ０に接続されたサブストリングに電流が流れ、かつ、図２５のＳ４４において、セレクトゲート線ＳＧＤ１に接続されたサブストリングに電流が流れる場合には、セレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴ及びセレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの閾値電圧がＶｔｈｍｉｎ以上に制御されたものと判断し、一連の動作を終了する（Ｓ４６）。
【0153】
一方、セレクトゲート線ＳＧＤ０に接続されたサブストリングに電流が流れない場合には、セレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴの閾値電圧がＶｔｈｍｉｎ以上に制御されていないものと判断し、Ｖｐｇｍを増加させて、図２５のＳ４０及びＳ４２の動作をもう一度行う（Ｓ４６、Ｓ４８、Ｓ４０及びＳ４２）。
【0154】
また、セレクトゲート線ＳＧＤ１に接続されたサブストリングに電流が流れない場合には、セレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴの閾値電圧がＶｔｈｍｉｎ以上に制御されていないものと判断し、Ｖｐｇｍを増加させて、図２５のＳ４０及びＳ４４の動作をもう一度行う（Ｓ４６、Ｓ４８、Ｓ４０及びＳ４４）。
【0155】
本実施形態の半導体記憶装置によれば、信頼性が向上した半導体記憶装置の提供が可能となる。
【0156】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0157】
１：半導体記憶装置 ２：メモリコントローラ ３：メモリシステム １０：配線層 １１：配線層 １２：配線層 １３：ソース線層 １６：コンタクトプラグ １７：コンタクトプラグ １８：金属配線層 １９：コンタクトプラグ ２０：金属配線層 ２１：メモリセルアレイ ２２：入出力回路 ２３：ロジック制御回路 ２４：シーケンサ ２５：レジスタ ２６：ビジー制御回路 ２７：電圧生成回路 ２７Ａ：第１チャージポンプ回路 ２７Ｂ：第２チャージポンプ回路 ２７Ｃ：第３チャージポンプ回路 ２７Ｄ：第４チャージポンプ回路 ２８：ドライバセット ２８Ａ：偶数側ドライバ ２８Ａ１：第１レギュレータ回路 ２８Ａ２：第２レギュレータ回路 ２８Ａ３：第３レギュレータ回路 ２８Ａ４：第４レギュレータ回路 ２８Ｂ：奇数側ドライバ ２８Ｂ１：第１レギュレータ回路 ２８Ｂ２：第２レギュレータ回路 ２８Ｂ３：第３レギュレータ回路 ２８Ｂ４：第４レギュレータ回路 ２９：ロウデコーダ ２９Ａ：ロウデコーダ ２９Ｂ：ロウデコーダ ３０：センスアンプ ３１：半導体層 ３２：絶縁層 ３３：絶縁層 ３４：絶縁層 ３５：ＡｌＯ層 ３６：バリアメタル層 ３７：絶縁層 ４０：半導体層 ４１：絶縁層 ４２：導電層 ４３：絶縁層 ４５：ＡｌＯ層 ４６：絶縁層 ４７：バリアメタル層 ４８：絶縁層 ５０：ＮＡＮＤストリング ７０：センスアンプ ７１：入出力用パッド群 ７２：ロジック制御用パッド群 ＢＬ：ビット線 ＢＬＫ：ブロック Ｃ：結合容量 ＣＥｎ：チップイネーブル信号 ＣＧ：信号線 ＣＬＥ：コマンドラッチイネーブル信号 ＣＭＤ：コマンド ＤＡＴ：データ ＤＱ：信号 ＳＵ：ストリングユニット ＭＰ：同一メモリピラー ＭＴ：メモリセルトランジスタ Ｒ：抵抗成分 ＲＥｎ：リードイネーブル信号 ＳＧ：信号線 ＳＧＤ：セレクトゲート線 ＳＧＳ：セレクトゲート線 ＳＬ：ソース線 ＳＬ：スリット ＳＴ：選択トランジスタ ＳＴＳ：ステータス情報 ＷＬＤ：ダミーワード線 ＷＬｅ：偶数ワード線 ＷＬｏ：奇数ワード線 ＷＰｎ：ライトプロテクト信号
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】