特開 2024-36071 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024036071

(43)【公開日】2024-03-15

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240308BHJP

   H01L 29/06 20060101ALI20240308BHJP

   H01L 29/12 20060101ALI20240308BHJP

【ＦＩ】

H01L29/78 652L

H01L29/78 652N

H01L29/78 652P

H01L29/78 653A

H01L29/78 652Q

H01L29/78 652F

H01L29/78 652S

H01L29/06 301V

H01L29/06 301G

H01L29/78 652T

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2022140785

(22)【出願日】2022-09-05

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】岩橋 洋平

(57)【要約】

【課題】 ゲート配線を分断することなく好適にソース電極と周辺電極とを接続する。
【解決手段】 半導体装置であって、ソース電極と周辺電極の間の範囲で半導体基板の上面に接するフィールド絶縁膜と、前記フィールド絶縁膜の上部に配置されているとともにゲート電極とゲートパッドとを接続しているゲート配線と、前記ゲート配線を覆っている層間絶縁膜と、前記層間絶縁膜の上部を通って前記ソース電極から前記周辺電極まで伸びているブリッジ配線、を有する。半導体基板内に、前記ソース電極に接する位置から前記周辺電極に接する位置まで伸びている延出部を備えたｐ型のボディ層が設けられている。前記ゲート配線を横断する第１方向における前記ソース電極と前記周辺電極の間の間隔Ｌ１と、前記第１方向における前記ブリッジ配線の幅Ｌ２が、前記ブリッジ配線の範囲内のいずれの位置でもＬ２＜Ｌ１の関係を満たす。
【選択図】図３

【特許請求の範囲】

【請求項1】

半導体装置であって、
ゲート型スイッチング素子が設けられている素子領域（２０）を有する半導体基板（１２）と、
前記素子領域内の前記半導体基板の上面に接するソース電極（３０）と、
前記半導体基板の上部に配置されているゲートパッド（４９）と、
前記ソース電極から間隔をあけた位置で前記半導体基板の前記上面に接する周辺電極（４２）と、
前記ソース電極と前記周辺電極の間の範囲で前記半導体基板の前記上面に接するフィールド絶縁膜（４０）と、
前記フィールド絶縁膜の上部に配置されており、前記ソース電極の外周縁に沿って伸びており、前記ゲート型スイッチング素子のゲート電極と前記ゲートパッドとを接続しているゲート配線（４４）と、
前記ゲート配線を覆っている層間絶縁膜（４６）と、
前記層間絶縁膜の上部を通って前記ソース電極から前記周辺電極まで伸びており、前記層間絶縁膜によって前記ゲート配線から絶縁されているブリッジ配線（５０）、
を有し、
前記ゲート型スイッチング素子が、
前記半導体基板の内部に設けられており、前記ソース電極に接する位置から前記周辺電極に接する位置まで伸びている延出部（６２ｅ）を備えたｐ型のボディ層（６２）と、
前記ボディ層に対して下側から接するｎ型のドリフト層（６４）、
を有し、
前記半導体基板を上から見たときに前記ゲート配線を横断する方向を第１方向とし、前記第１方向における前記ソース電極と前記周辺電極の間の間隔を間隔Ｌ１とし、前記第１方向における前記ブリッジ配線の幅を幅Ｌ２としたときに、前記ブリッジ配線の範囲内のいずれの位置でもＬ２＜Ｌ１の関係が満たされる、
半導体装置。

【請求項2】

前記ブリッジ配線に、前記半導体基板を上から見たときに前記第１方向に対して交差する方向に沿って伸びるスリットが設けられている、請求項１に記載の半導体装置。

【請求項3】

前記ボディ層が、
コンタクトｐ層と、
前記コンタクトｐ層よりもｐ型不純物濃度が低いとともに前記コンタクトｐ層に対して下側から接する低濃度ｐ層、
を有し、
前記延出部において、前記コンタクトｐ層が前記ソース電極に接する位置から前記周辺電極に接する位置まで伸びている、
請求項１または２に記載の半導体装置。

【請求項4】

前記半導体基板が炭化シリコンによって構成されている、請求項１または２に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、半導体装置に関する。

【0002】

特許文献１に開示の半導体装置の半導体基板は、ゲート型スイッチング素子が設けられている素子領域を有する。素子領域内の半導体基板の上面に、ソース電極が設けられている。また、ソース電極から間隔をあけた位置に、周辺電極が設けられている。ソース電極と周辺電極の間の範囲では、半導体基板の上面がフィールド絶縁膜によって覆われている。フィールド絶縁膜の上部に、ゲート配線が配置されている。ゲート配線は、ゲート電極とゲートパッドを接続している配線である。ゲート配線は、層間絶縁膜によって覆われている。ゲート配線は、ソース電極の外周縁に沿って伸びている。また、ソース電極の周辺には、ゲート配線が分断された分断領域が設けられている。分断領域には、ソース電極と周辺電極とを接続するブリッジ配線（言い換えると、短絡電極）が配置されている。ゲート型スイッチング素子は、半導体基板の内部に、ｐ型のボディ層とｎ型のドリフト層を有している。ボディ層は、ソース電極に接する位置から周辺電極に接する位置まで伸びている延出部を備えている。ドリフト層は、ボディ層に対して下側から接している。

【0003】

素子領域の外側のドリフト層内で、アバランシェ降伏が生じる場合がある。素子領域の外側のドリフト層内でアバランシェ降伏が生じると、アバランシェ電流がドリフト層の上部のボディ層（すなわち、延出部）を介してソース電極へ流れる。アバランシェ電流が流れることによって延出部の電位が上昇すると、延出部とゲート配線の間の電位差が大きくなり、フィールド絶縁膜に高電圧が印加される。高電圧によってフィールド絶縁膜が破損する場合がある。これに対し、特許文献１の半導体装置では、延出部が、ソース電極だけでなく周辺電極にも接している。すなわち、延出部は、フィールド絶縁膜の両側に配置されたソース電極と周辺電極とに接している。周辺電極は、ブリッジ配線を介してソース電極に接続されている。したがって、アバランシェ電流は、延出部を介してソース電極と周辺電極に分散して流れる。このようにアバランシェ電流が分散して流れることで、延出部の電位上昇が抑制され、フィールド絶縁膜の破損が抑制される。このように、特許文献１の半導体装置では、アバランシェ降伏が生じたときにフィールド絶縁膜の破損が抑制される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２１－０４４２７４号

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１の半導体装置では、分断領域においてゲート配線が分断されている。このため、分断されたゲート配線どうしが導通するようにゲート電極やその他の配線を設ける必要がある。このため、レイアウトに制約が生じ、素子領域の面積が小さくなる場合がある。本明細書では、ゲート配線を分断することなく好適にソース電極と周辺電極とを接続する技術を提案する。

【課題を解決するための手段】

【0006】

本明細書が開示する半導体装置は、ゲート型スイッチング素子が設けられている素子領域を有する半導体基板と、前記素子領域内の前記半導体基板の上面に接するソース電極と、前記半導体基板の上部に配置されているゲートパッドと、前記ソース電極から間隔をあけた位置で前記半導体基板の前記上面に接する周辺電極と、前記ソース電極と前記周辺電極の間の範囲で前記半導体基板の前記上面に接するフィールド絶縁膜と、前記フィールド絶縁膜の上部に配置されており、前記ソース電極の外周縁に沿って伸びており、前記ゲート型スイッチング素子のゲート電極と前記ゲートパッドとを接続しているゲート配線と、前記ゲート配線を覆っている層間絶縁膜と、前記層間絶縁膜の上部を通って前記ソース電極から前記周辺電極まで伸びており、前記層間絶縁膜によって前記ゲート配線から絶縁されているブリッジ配線、を有する。前記ゲート型スイッチング素子が、前記半導体基板の内部に設けられており、前記ソース電極に接する位置から前記周辺電極に接する位置まで伸びている延出部を備えたｐ型のボディ層と、前記ボディ層に対して下側から接するｎ型のドリフト層、を有する。前記半導体基板を上から見たときに前記ゲート配線を横断する方向を第１方向とし、前記第１方向における前記ソース電極と前記周辺電極の間の間隔を間隔Ｌ１とし、前記第１方向における前記ブリッジ配線の幅を幅Ｌ２としたときに、前記ブリッジ配線の範囲内のいずれの位置でもＬ２＜Ｌ１の関係が満たされる。

【0007】

この半導体装置では、ブリッジ配線が、ゲート配線を覆っている層間絶縁膜の上部を通ってソース電極から周辺電極まで伸びている。したがって、ゲート配線を分断することなく、ブリッジ配線によってソース電極と周辺電極を接続することができる。また、この構造では、層間絶縁膜がゲート配線を覆っているので、層間絶縁膜がゲート配線の形状に沿って段差部を有している。したがって、ブリッジ配線が層間絶縁膜の段差部を覆っている。半導体装置が発熱したときに、ブリッジ配線によって段差部に高い熱応力が加わる。段差部に加わる熱応力が過大となると、ブリッジ配線下の層間絶縁膜やゲート配線が破損する。ブリッジ配線から段差部に加わる熱応力は、ゲート配線を横断する第１方向におけるブリッジ配線の幅が広いほど大きくなる。上記の半導体装置では、第１方向におけるソース電極と周辺電極の間の間隔を間隔Ｌ１とし、第１方向におけるブリッジ配線の幅を幅Ｌ２としたときに、ブリッジ配線の範囲内のいずれの位置でもＬ２＜Ｌ１の関係が満たされる。このように幅Ｌ２が小さく設定されているので、ブリッジ配線から段差部に加わる熱応力が過大となることが防止される。したがって、この半導体装置では、ブリッジ配線下の層間絶縁膜やゲート配線の破損を抑制できる。

【図面の簡単な説明】

【0008】

【図1】実施形態の半導体装置の平面図。

【図2】図１のＩＩ－ＩＩ線における断面図。

【図3】ブリッジ配線の拡大平面図。

【図4】図３のＩＶ－ＩＶ線における断面図。

【図5】図３のＶ－Ｖ線における断面図。

【図6】比較例のブリッジ配線の断面図。

【図7】変形例のブリッジ配線の拡大平面図。

【図8】変形例のブリッジ配線の拡大平面図。

【発明を実施するための形態】

【0009】

上記の半導体装置においては、前記ブリッジ配線に、前記半導体基板を上から見たときに前記第１方向に対して交差する方向に沿って伸びるスリットが設けられていてもよい。

【0010】

この構成によれば、Ｌ２＜Ｌ１の関係を容易に得ることができる。

【0011】

上記の半導体装置においては、前記ボディ層が、コンタクトｐ層と、前記コンタクトｐ層よりもｐ型不純物濃度が低いとともに前記コンタクトｐ層に対して下側から接する低濃度ｐ層、を有していてもよい。前記延出部において、前記コンタクトｐ層が前記ソース電極に接する位置から前記周辺電極に接する位置まで伸びていてもよい。

【0012】

この構成によれば、抵抗が低いコンタクトｐ層内をアバランシェ電流が流れることができ、延出部の電位上昇をより効果的に抑制できる。

【0013】

上記の半導体装置においては、前記半導体基板が炭化シリコンによって構成されていてもよい。

【0014】

図１に示す実施形態の半導体装置１０は、半導体基板１２を有している。半導体基板１２は、ＳｉＣ（すなわち、炭化シリコン）により構成されている。但し、半導体基板１２は、Ｓｉ、ＧａＮ等の他の半導体によって構成されていてもよい。半導体基板１２は、素子領域２０と周辺領域２２を有している。素子領域２０は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）が設けられている領域である。素子領域２０は、半導体基板１２の中央部に配置されている。周辺領域２２は、素子領域２０の周囲の領域である。周辺領域２２は、素子領域２０と半導体基板１２の外周面１２ｃとの間に配置されている。なお、以下では、半導体基板１２の上面１２ａに平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向と直交する方向をｙ方向という。

【0015】

図１、２に示すように、半導体基板１２の上面１２ａには、ソース電極３０が設けられている。ソース電極３０は、素子領域２０内に配置されている。ソース電極３０は、素子領域２０内で半導体基板１２の上面１２ａに接している。

【0016】

図２に示すように、半導体基板１２の下面１２ｂには、ドレイン電極３２が設けられている。ドレイン電極３２は、素子領域２０と周辺領域２２に跨って分布している。ドレイン電極３２は、素子領域２０と周辺領域２２内で半導体基板１２の下面１２ｂに接している。

【0017】

図２に示すように、半導体基板１２の上面１２ａには、フィールド絶縁膜４０が設けられている。フィールド絶縁膜４０は、周辺領域２２内で上面１２ａを覆っている。

【0018】

図１に示すように、半導体基板１２の上面１２ａには、ゲートパッド４９とゲート配線４４が設けられている。なお、図１では、ゲートパッド４９とゲート配線４４を斜線ハッチングにより示している。ゲート配線４４は、ソース電極３０の外周縁に沿って伸びている。ゲート配線４４は、ソース電極３０の周囲を一巡する環形状を有しており、ゲートパッド４９に接続されている。ゲート配線４４は、ソース電極３０及び後述する周辺電極４２から絶縁されている。図示していないが、ゲートパッド４９は絶縁膜上に配置されており、半導体基板１２から絶縁されている。図２に示すように、ゲート配線４４は、ゲートパッド４９と後述するゲート電極３８とを接続する配線である。ゲート配線４４は、フィールド絶縁膜４０上に配置されている。ゲート配線４４は、フィールド絶縁膜４０によって半導体基板１２から絶縁されている。ゲート配線４４は、下層４４ａと上層４４ｂを有している。下層４４ａは、ポリシリコンによって構成されている。下層４４ａは、フィールド絶縁膜４０の上面に接している。上層４４ｂは、ＡｌＳｉ（すなわち、アルミニウムとシリコンの合金）により構成されている。上層４４ｂは、下層４４ａの上面に接している。

【0019】

図２に示すように、半導体基板１２の上面１２ａには、層間絶縁膜４６が設けられている。層間絶縁膜４６は、周辺領域２２内で上面１２ａとフィールド絶縁膜４０の表面を覆っている。また、層間絶縁膜４６は、ゲート配線４４の下層４４ａの表面の一部を覆っている。層間絶縁膜４６は、その上面に段差部４６ｂ－１～４６ｂ－４を有する。段差部４６ｂ－１、４６ｂ－４は、フィールド絶縁膜４０の端部上に形成されている段差部である。段差部４６ｂ－２、４６ｂ－３は、下層４４ａの形状に沿って生じている段差部である。下層４４ａの上部の層間絶縁膜４６には、コンタクトホール４６ａが設けられている。上層４４ｂは、コンタクトホール４６ａを含む範囲内で層間絶縁膜４６上に設けられている。上層４４ｂは、コンタクトホール４６ａ内で下層４４ａの上面に接している。

【0020】

層間絶縁膜４６は、周辺領域２２から素子領域２０に跨って分布している。素子領域２０内の層間絶縁膜４６は、ソース電極３０によって覆われている。素子領域２０内の層間絶縁膜４６には、複数のコンタクトホールが設けられている。ソース電極３０は、各コンタクトホール内で半導体基板１２の上面１２ａに接している。周辺領域２２内の層間絶縁膜４６には、コンタクトホール４６ｃが設けられている。コンタクトホール４６ｃを含む範囲内の層間絶縁膜４６の上部に、周辺電極４２が配置されている。周辺電極４２は、コンタクトホール４６ｃ内で半導体基板１２の上面１２ａに接している。周辺電極４２は、ソース電極３０から間隔を空けた位置に配置されている。図１に示すように、周辺電極４２は、ソース電極３０の周囲を一巡する環形状を有している。図示していないが、コンタクトホール４６ｃは周辺電極４２に沿った環形状を有している。したがって、周辺電極４２は、ソース電極３０の周囲を一巡する範囲で半導体基板１２の上面１２ａに接している。図２に示すように、周辺電極４２とソース電極３０の間の範囲では、フィールド絶縁膜４０が半導体基板１２の上面１２ａに接している。したがって、ゲート配線４４は、周辺電極４２とソース電極３０の間に配置されている。

【0021】

図２に示すように、周辺領域２２内では、半導体基板１２の上部に絶縁保護膜４８が設けられている。絶縁保護膜４８は、ポリイミドによって構成されている。絶縁保護膜４８は、ソース電極３０の外周部、周辺電極４２、層間絶縁膜４６、及び、ゲート配線４４の上層４４ｂを覆っている。なお、図１では、絶縁保護膜４８の図示を省略している。

【0022】

図１、２に示すように、素子領域２０内の半導体基板１２の上面１２ａには、複数のトレンチ３４が設けられている。図１に示すように、各トレンチ３４は、上面１２ａにおいてｙ方向に長く伸びている。複数のトレンチ３４は、上面１２ａにおいてｘ方向に間隔を空けて配置されている。図２に示すように、各トレンチ３４の内面は、ゲート絶縁膜３６によって覆われている。各トレンチ３４内には、ゲート電極３８が配置されている。各ゲート電極３８は、ゲート絶縁膜３６によって半導体基板１２から絶縁されている。各ゲート電極３８の上面は、層間絶縁膜４６によって覆われている。層間絶縁膜４６によって、各ゲート電極３８はソース電極３０から絶縁されている。図１に示すように、各トレンチ３４のｙ方向における両端部は、ゲート配線４４の下部に配置されている。各ゲート電極３８は、各トレンチ３４のｙ方向における両端部において、その上部のゲート配線４４に接続されている。したがって、各ゲート電極３８は、ゲート配線４４を介してゲートパッド４９に接続されている。

【0023】

図２に示すように、半導体基板１２は、複数のソース層６０、ボディ層６２、ドリフト層６４、バッファ層６６、ドレイン層６８、及び、複数のＦＬＲ（field limiting ring）６９を有している。

【0024】

複数のソース層６０は、ｎ型層であり、素子領域２０内に配置されている。各ソース層６０は、対応するトレンチ３４の側面の上端部においてゲート絶縁膜３６に接している。各ソース層６０は、ソース電極３０にオーミック接触している。

【0025】

ボディ層６２は、ｐ型層である。ボディ層６２は、素子領域２０内に配置された主要部と、素子領域２０から周辺領域２２まで伸びる延出部６２ｅを有している。ボディ層６２は、コンタクトｐ層６２ａと低濃度ｐ層６２ｂを有している。コンタクトｐ層６２ａは、低濃度ｐ層６２ｂよりも高いｐ型不純物濃度を有している。低濃度ｐ層６２ｂは、コンタクトｐ層６２ａに対して下側から接している。素子領域２０内では、コンタクトｐ層６２ａは、ソース層６０の間に配置されている。素子領域２０内のコンタクトｐ層６２ａは、ソース電極３０にオーミック接触している。素子領域２０内では、低濃度ｐ層６２ｂは、コンタクトｐ層６２ａとソース層６０に対して下側から接している。低濃度ｐ層６２ｂは、ソース層６０の下側でゲート絶縁膜３６に接している。ソース層６０は、低濃度ｐ層６２ｂによってドリフト層６４から分離されている。ボディ層６２の延出部６２ｅは、ソース電極３０に接する位置から周辺電極４２に接する位置まで伸びている。延出部６２ｅでは、コンタクトｐ層６２ａが半導体基板１２の上面１２ａを含む範囲に分布しており、低濃度ｐ層６２ｂがコンタクトｐ層６２ａに対して下側から接している。延出部６２ｅのコンタクトｐ層６２ａは、ソース電極３０と周辺電極４２にオーミック接触している。

【0026】

ドリフト層６４は、ソース層６０よりもｎ型不純物濃度が低いｎ型層である。ドリフト層６４は、素子領域２０と周辺領域２２に跨って分布している。ドリフト層６４は、ボディ層６２の低濃度ｐ層６２ｂの下側に配置されている。ドリフト層６４は、素子領域２０と周辺領域２２内において、低濃度ｐ層６２ｂに対して下側から接している。素子領域２０内では、ドリフト層６４は、低濃度ｐ層６２ｂの下側でゲート絶縁膜３６に接している。また、ドリフト層６４は、周辺電極４２よりも外周面１２ｃに近い範囲では、半導体基板１２の上面１２ａまで分布している。

【0027】

バッファ層６６は、ドリフト層６４よりもｎ型不純物濃度が高いｎ型層である。バッファ層６６は、素子領域２０と周辺領域２２に跨って分布している。バッファ層６６は、素子領域２０と周辺領域２２内において、ドリフト層６４に対して下側から接している。

【0028】

ドレイン層６８は、バッファ層６６よりもｎ型不純物濃度が高いｎ型層である。ドレイン層６８は、素子領域２０と周辺領域２２に跨って分布している。ドレイン層６８は、素子領域２０と周辺領域２２内において、バッファ層６６に対して下側から接している。ドレイン層６８は、素子領域２０と周辺領域２２内において、ドレイン電極３２にオーミック接触している。

【0029】

各ＦＬＲ６９は、ｐ型層であり、周辺電極４２よりも外周面１２ｃに近い位置に配置されている。各ＦＬＲ６９は、上面１２ａを含む範囲に分布している。図示していないが、各ＦＬＲ６９は、半導体基板１２を上から見たときに素子領域２０を囲む環形状を有している。各ＦＬＲ６９の周囲は、ドリフト層６４によって囲まれている。

【0030】

図１に示すように、ゲート配線４４の上部の一部に、ブリッジ配線５０が設けられている。図３は、ブリッジ配線５０の拡大図を示している。なお、図３では、見易さのため、ブリッジ配線５０、ソース電極３０及び周辺電極４２をドットのハッチングにより示している。また、図４、５は、図３のＩＶ－ＩＶ線及びＶ－Ｖ線における断面図である。図４、５に示すように、ブリッジ配線５０が設けられている範囲内では、ゲート配線４４が下層４４ａのみによって構成されている。すなわち、この範囲内では、下層４４ａの上部に上層４４ｂが設けられていない。また、この範囲内では、層間絶縁膜４６にコンタクトホール４６ａが設けられておらず、下層４４ａの上面全体が層間絶縁膜４６に覆われている。図３～５に示すように、ブリッジ配線５０は、層間絶縁膜４６の上部（すなわち、ゲート配線４４の上部）を通ってソース電極３０から周辺電極４２まで伸びている。したがって、ブリッジ配線５０は、層間絶縁膜４６の段差部４６ｂ－１～４６ｂ－４を覆っている。ブリッジ配線５０は、層間絶縁膜４６によってゲート配線４４から絶縁されている。

【0031】

図３に示すように、ブリッジ配線５０には、ｙ方向に伸びる２つのスリット５２ａ、５２ｂが設けられている。スリット５２ａ、５２ｂ内には、層間絶縁膜４６上にブリッジ配線５０が設けられていない。スリット５２ａはブリッジ配線５０の一方の端部から＋ｙ方向に向かって伸びている。スリット５２ａは、ブリッジ配線５０とソース電極３０の境界に沿って伸びている。スリット５２ｂはブリッジ配線５０の他方の端部から－ｙ方向に向かって伸びている。スリット５２ｂは、ブリッジ配線５０と周辺電極４２の境界に沿って伸びている。スリット５２ａの先端部とスリット５２ｂの先端部のｙ方向における位置は一致している。このため、ブリッジ配線５０は、ソース電極３０に接続されている部分５０ａと周辺電極４２に接続されている部分５０ｂとを有する。部分５０ａと部分５０ｂは、ｙ方向に沿って繋がっている。

【0032】

図３に示す範囲では、ｘ方向は半導体基板１２を上から見たときにゲート配線４４を横断する方向であり、ｙ方向は半導体基板１２を上から見たときにゲート配線４４が伸びる方向である。図３において、間隔Ｌ１は、ｘ方向におけるソース電極３０と周辺電極４２の間の間隔を示している。図３において、幅Ｌ２ａは、ｘ方向における部分５０ａの幅を示している。また、幅Ｌ２ｂは、ｘ方向における部分５０ｂの幅を示している。また、以下では、ｙ方向の任意の位置におけるゲート配線４４のｘ方向の幅を、幅Ｌ２という。部分５０ａの範囲内ではＬ２＝Ｌ２ａであり、部分５０ｂの範囲内ではＬ２＝Ｌ２ｂである。図３から明らかなように、Ｌ２ａ＜Ｌ１であり、Ｌ２ｂ＜Ｌ１である。すなわち、ブリッジ配線５０が存在するｙ方向の範囲内のいずれの位置においても、Ｌ２＜Ｌ１の関係が満たされる。

【0033】

半導体装置１０の使用時には、ドレイン電極３２がソース電極３０よりも高電位となる向きでドレイン電極３２とソース電極３０の間に電圧が印加される。また、各ゲート電極３８の電位がゲートパッド４９を介して制御される。各ゲート電極３８の電位がゲート閾値よりも高い電位に制御されると、ゲート絶縁膜３６近傍のボディ層６２にチャネルが形成され、チャネルによってソース層６０がドリフト層６４に接続される。このため、ソース電極３０から、ソース層６０、チャネル、ドリフト層６４、バッファ層６６及びドレイン層６８を介してドレイン電極３２へ電子が流れる。すなわち、ＭＯＳＦＥＴがオンする。各ゲート電極３８の電位がゲート閾値よりも低い電位に引き下げられると、チャネルが消失し、ＭＯＳＦＥＴがオフする。

【0034】

ＭＯＳＦＥＴがオフすると、ドリフト層６４が空乏化し、ドリフト層６４内で高電界が生じる。ドリフト層６４内で高電界が生じることで、ドリフト層６４内でアバランシェ降伏が生じる場合がある。図２の矢印１００、１０２は、ゲート配線４４の下部のドリフト層６４内でアバランシェ降伏が生じた場合のアバランシェ電流の経路を示している。ゲート配線４４の下部のドリフト層６４内でアバランシェ降伏が生じると、矢印１００に示すように、アバランシェ電流がボディ層６２の延出部６２ｅを通ってソース電極３０へ流れる。ソース電極３０へ流れるアバランシェ電流が大きいと、ゲート配線４４の下部の延出部６２ｅの電位が上昇し、延出部６２ｅとゲート配線４４の間に高電圧が印加される。これにより、延出部６２ｅとゲート配線４４の間のフィールド絶縁膜４０が破損する場合がある。これに対し、本実施形態では、延出部６２ｅが、ゲート配線４４を挟んでソース電極３０の反対側に位置する周辺電極４２に接続されている。周辺電極４２はブリッジ配線５０を介してソース電極３０に接続されているので、周辺電極４２はソース電極３０と同じ電位を有している。したがって、アバランシェ電流は、矢印１０２に示すように周辺電極４２へも流れる。すなわち、延出部６２ｅにおいて、アバランシェ電流が矢印１００、１０２に示すように分散して流れる。これにより、延出部６２ｅの電位上昇が抑制され、フィールド絶縁膜４０の破損が防止される。

【0035】

また、半導体装置１０の使用時に、半導体装置１０が発熱する。このため、半導体装置１０の使用中に半導体装置１０が熱膨張と熱収縮を繰り返す。したがって、ブリッジ配線５０と層間絶縁膜４６との線膨張係数の差により、層間絶縁膜４６に熱応力が繰り返し加わる。特に、層間絶縁膜４６の段差部４６ｂ－１～４６ｂ－４にブリッジ配線５０によって高い熱応力が加わる。段差部に繰り返し熱応力が加わることで、層間絶縁膜４６やゲート配線４４が破損する場合がある。図６は、比較例の半導体装置のブリッジ配線５０の断面図を示している。図６では、ブリッジ配線５０にスリットが設けられておらず、ブリッジ配線５０がｘ方向においてソース電極３０から周辺電極４２まで伸びている。言い換えると、図６では、ブリッジ配線５０の幅Ｌ２が、ソース電極３０と周辺電極４２の間の間隔Ｌ１と等しい。このようにブリッジ配線５０がｘ方向においてソース電極３０から周辺電極４２まで伸びていると、ブリッジ配線５０から段差部に極めて高い熱応力が加わる。このため、図６では、段差部４６ｂ－１～４６ｂ－４に加わる熱応力によって層間絶縁膜４６やゲート配線４４が破損し易い。これに対し、本実施形態では、図３に示すように、スリット５２ａ、５２ｂによってブリッジ配線５０のｘ方向の幅Ｌ２が、ブリッジ配線５０の範囲内全域で、ソース電極３０と周辺電極４２の間の間隔Ｌ１よりも小さい。言い換えると、ブリッジ配線５０の範囲内に、幅Ｌ２が間隔Ｌ１と等しい箇所が存在しない。このため、ブリッジ配線５０から段差部に加わる熱応力が抑制される。したがって、本実施形態では、層間絶縁膜４６やゲート配線４４の熱応力による破損を抑制できる。

【0036】

また、本実施形態では、ブリッジ配線５０がゲート配線４４の上部を通ってソース電極３０と周辺電極４２を接続している。このため、ブリッジ配線５０が設けられている箇所でゲート配線４４が分断されていない。このため、ゲート配線４４を比較的高い自由度でレイアウトすることができ、その結果、素子領域２０を広く設けることができる。

【0037】

なお、図３に示すブリッジ配線５０の形状は一例である。ブリッジ配線の範囲全体でＬ２＜Ｌ１の関係が満たされれば、ブリッジ配線５０の形状として種々の形状を採用することができる。例えば、ブリッジ配線５０が図７、８に示す形状であってもよい。なお、図７、８では、見易さのため、ブリッジ配線５０、ソース電極３０及び周辺電極４２をドットのハッチングにより示している。図７、８でも、ブリッジ配線５０にスリット５２が設けられていることで、ブリッジ配線５０の範囲内のいずれの位置でもＬ２＜Ｌ１の関係が満たされている。

【0038】

また、上述した実施形態では、素子領域内にトレンチ型のゲート電極を有するゲート型スイッチング素子が設けられていた。しかしながら、素子領域内にプレーナ型のゲート電極を有するゲート型スイッチング素子が設けられていてもよい。また、上述した実施形態では、素子領域内に設けられているスイッチング素子がＭＯＳＦＥＴであったが、素子領域内に他のスイッチング素子（例えば、ＩＧＢＴ（insulated gate bipolar transistor）等）が設けられていてもよい。

【0039】

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

【符号の説明】

【0040】

１０：半導体装置、３０：ソース電極、３８：ゲート電極、４０：フィールド絶縁膜、４２：周辺電極、４４：ゲート配線、４６：層間絶縁膜、４９：ゲートパッド、５０：ブリッジ配線、６２：ボディ層、６２ｅ：延出部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】