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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024036086
(43)【公開日】2024-03-15
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240308BHJP
H10B 43/35 20230101ALI20240308BHJP
H10B 43/40 20230101ALI20240308BHJP
H01L 21/8234 20060101ALI20240308BHJP
H10B 41/43 20230101ALI20240308BHJP
【ＦＩ】
H01L29/78 371
H01L27/1157
H01L27/11573
H01L27/088 H
H01L27/088 C
H01L27/11534
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2022140807
(22)【出願日】2022-09-05
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】大野 晶生
(72)【発明者】
【氏名】茶木原 啓
【テーマコード（参考）】
5F048
5F083
5F101
【Ｆターム（参考）】
5F048AA01
5F048AA07
5F048AB01
5F048AC01
5F048BA01
5F048BB06
5F048BB08
5F048BB09
5F048BB11
5F048BB12
5F048BC03
5F048BC06
5F048BF06
5F048BF07
5F048BF15
5F048BF16
5F048BF17
5F048BG13
5F048DA25
5F048DA27
5F048DA30
5F083EP18
5F083EP22
5F083EP32
5F083EP35
5F083GA09
5F083GA27
5F083JA02
5F083JA04
5F083JA06
5F083JA12
5F083JA19
5F083JA35
5F083JA36
5F083JA39
5F083JA40
5F083NA01
5F083PR40
5F083ZA12
5F083ZA13
5F083ZA14
5F101BA45
5F101BB02
5F101BD02
5F101BD22
5F101BD32
(57)【要約】
【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体基板ＳＵＢ上には、ゲート絶縁膜ＧＩ１を介して制御ゲート電極ＣＧが形成されている。半導体基板ＳＵＢの上面上および制御ゲート電極ＣＧの一方の側面上には、電荷蓄積層ＣＳＬを含むゲート絶縁膜ＧＩ１が形成されている。ゲート絶縁膜ＧＩ２上には、メモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧの上面上には、絶縁性材料からなるキャップ膜ＣＰ１が形成され、メモリゲート電極ＭＧの上面上には、シリサイド膜ＳＩ２が形成されている。キャップ膜ＣＰ１の上面およびシリサイド層ＳＩ２の上面は、サイドウォールスペーサＳＷおよび層間絶縁膜ＩＬから露出している。
【選択図】図２
【解決手段】半導体基板ＳＵＢ上には、ゲート絶縁膜ＧＩ１を介して制御ゲート電極ＣＧが形成されている。半導体基板ＳＵＢの上面上および制御ゲート電極ＣＧの一方の側面上には、電荷蓄積層ＣＳＬを含むゲート絶縁膜ＧＩ１が形成されている。ゲート絶縁膜ＧＩ２上には、メモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧの上面上には、絶縁性材料からなるキャップ膜ＣＰ１が形成され、メモリゲート電極ＭＧの上面上には、シリサイド膜ＳＩ２が形成されている。キャップ膜ＣＰ１の上面およびシリサイド層ＳＩ２の上面は、サイドウォールスペーサＳＷおよび層間絶縁膜ＩＬから露出している。
【選択図】図２
【特許請求の範囲】
【請求項1】
半導体基板の上面上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記半導体基板の上面上および前記第１ゲート電極の一方の側面上に形成され、且つ、電荷蓄積層を含む第２ゲート絶縁膜と、
その一方の側面が前記第２ゲート絶縁膜を介して前記第１ゲート電極の前記一方の側面に対向するように、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第１ゲート電極の他方の側面上に形成された第１サイドウォールスペーサと、
前記第１サイドウォールスペーサを介して、前記第１ゲート電極の前記他方の側面上に形成された第１層間絶縁膜と、
前記第２ゲート電極の他方の側面上に形成された第２サイドウォールスペーサと、
前記第２サイドウォールスペーサを介して、前記第２ゲート電極の前記他方の側面上に形成された第２層間絶縁膜と、
を備え、
前記第１ゲート電極および前記第２ゲート電極のうちの一方の上面上には、絶縁性材料からなるキャップ膜が形成され、
前記第１ゲート電極および前記第２ゲート電極のうちの他方の上面上には、シリサイド膜が形成され、
前記キャップ膜の上面および前記シリサイド層の上面は、前記第１サイドウォールスペーサ、前記第２サイドウォールスペーサ、前記第１層間絶縁膜および前記第２層間絶縁膜から露出している、半導体装置。
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記半導体基板の上面上および前記第１ゲート電極の一方の側面上に形成され、且つ、電荷蓄積層を含む第２ゲート絶縁膜と、
その一方の側面が前記第２ゲート絶縁膜を介して前記第１ゲート電極の前記一方の側面に対向するように、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第１ゲート電極の他方の側面上に形成された第１サイドウォールスペーサと、
前記第１サイドウォールスペーサを介して、前記第１ゲート電極の前記他方の側面上に形成された第１層間絶縁膜と、
前記第２ゲート電極の他方の側面上に形成された第２サイドウォールスペーサと、
前記第２サイドウォールスペーサを介して、前記第２ゲート電極の前記他方の側面上に形成された第２層間絶縁膜と、
を備え、
前記第１ゲート電極および前記第２ゲート電極のうちの一方の上面上には、絶縁性材料からなるキャップ膜が形成され、
前記第１ゲート電極および前記第２ゲート電極のうちの他方の上面上には、シリサイド膜が形成され、
前記キャップ膜の上面および前記シリサイド層の上面は、前記第１サイドウォールスペーサ、前記第２サイドウォールスペーサ、前記第１層間絶縁膜および前記第２層間絶縁膜から露出している、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記半導体基板は、不揮発性メモリセルが形成される第１領域と、第１ＭＩＳＦＥＴが形成される第２領域とを有し、
前記不揮発性メモリセルは、前記第１ゲート絶縁膜、前記第１ゲート電極、前記第２ゲート絶縁膜、前記第２ゲート電極、前記キャップ膜および前記シリサイド膜を含み、
前記第２領域の前記半導体基板の上面上には、第３ゲート絶縁膜が形成され、
前記第３ゲート絶縁膜上には、金属膜を含む第３ゲート電極が形成され、
前記第１ＭＩＳＦＥＴは、前記第３ゲート絶縁膜および前記第３ゲート電極を含み、
前記第３ゲート電極の一方の側面上には、第３サイドウォールスペーサが形成され、
前記第３サイドウォールスペーサを介して、前記第３ゲート電極の前記一方の側面上には、第３層間絶縁膜が形成され、
前記第３ゲート電極の他方の側面上には、第４サイドウォールスペーサが形成され、
前記第４サイドウォールスペーサを介して、前記第３ゲート電極の前記他方の側面上には、第４層間絶縁膜が形成され、
前記第３ゲート電極の上面は、前記第３サイドウォールスペーサ、前記第４サイドウォールスペーサ、前記第３層間絶縁膜および前記第４層間絶縁膜から露出している、半導体装置。
前記半導体基板は、不揮発性メモリセルが形成される第１領域と、第１ＭＩＳＦＥＴが形成される第２領域とを有し、
前記不揮発性メモリセルは、前記第１ゲート絶縁膜、前記第１ゲート電極、前記第２ゲート絶縁膜、前記第２ゲート電極、前記キャップ膜および前記シリサイド膜を含み、
前記第２領域の前記半導体基板の上面上には、第３ゲート絶縁膜が形成され、
前記第３ゲート絶縁膜上には、金属膜を含む第３ゲート電極が形成され、
前記第１ＭＩＳＦＥＴは、前記第３ゲート絶縁膜および前記第３ゲート電極を含み、
前記第３ゲート電極の一方の側面上には、第３サイドウォールスペーサが形成され、
前記第３サイドウォールスペーサを介して、前記第３ゲート電極の前記一方の側面上には、第３層間絶縁膜が形成され、
前記第３ゲート電極の他方の側面上には、第４サイドウォールスペーサが形成され、
前記第４サイドウォールスペーサを介して、前記第３ゲート電極の前記他方の側面上には、第４層間絶縁膜が形成され、
前記第３ゲート電極の上面は、前記第３サイドウォールスペーサ、前記第４サイドウォールスペーサ、前記第３層間絶縁膜および前記第４層間絶縁膜から露出している、半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記第１ゲート電極および前記第２ゲート電極のうちの他方と、前記第１サイドウォールスペーサと、前記第２サイドウォールスペーサと、前記第１層間絶縁膜と、前記第２層間絶縁膜と、前記キャップ膜とに対して、研磨処理が施されている、半導体装置。
前記第１ゲート電極および前記第２ゲート電極のうちの他方と、前記第１サイドウォールスペーサと、前記第２サイドウォールスペーサと、前記第１層間絶縁膜と、前記第２層間絶縁膜と、前記キャップ膜とに対して、研磨処理が施されている、半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記第１サイドウォールスペーサ、前記第２サイドウォールスペーサ、前記第１層間絶縁膜、前記第２層間絶縁膜、前記キャップ膜および前記シリサイド膜の各々の上面の位置は、１０ｎｍ以下の範囲内で一致している、半導体装置。
前記第１サイドウォールスペーサ、前記第２サイドウォールスペーサ、前記第１層間絶縁膜、前記第２層間絶縁膜、前記キャップ膜および前記シリサイド膜の各々の上面の位置は、１０ｎｍ以下の範囲内で一致している、半導体装置。
【請求項5】
請求項１に記載の半導体装置において、
前記第１ゲート電極の上面上に、前記キャップ膜が形成され、
前記第２ゲート電極の上面上に、前記シリサイド膜が形成されている、半導体装置。
前記第１ゲート電極の上面上に、前記キャップ膜が形成され、
前記第２ゲート電極の上面上に、前記シリサイド膜が形成されている、半導体装置。
【請求項6】
請求項１に記載の半導体装置において、
前記第１ゲート電極の上面上に、前記シリサイド膜が形成され、
前記第２ゲート電極の上面上に、前記キャップ膜が形成されている、半導体装置。
前記第１ゲート電極の上面上に、前記シリサイド膜が形成され、
前記第２ゲート電極の上面上に、前記キャップ膜が形成されている、半導体装置。
【請求項7】
（ａ）半導体基板の上面上に、第１ゲート絶縁膜を形成する工程、
（ｂ）前記第１ゲート絶縁膜上に、第１ゲート電極を形成する工程、
（ｃ）前記第１ゲート電極上に、絶縁性材料からなる第１キャップ膜を形成する工程、
（ｄ）前記半導体基板の前記上面上、前記第１ゲート電極の側面上および前記第１キャップ膜の側面上に、電荷蓄積層を含む第２ゲート絶縁膜を形成する工程、
（ｅ）前記第２ゲート絶縁膜を介して前記第１ゲート電極および前記第１キャップ膜に隣接するように、前記第２ゲート絶縁膜上に、第２ゲート電極を形成する工程、
（ｆ）前記第１キャップ膜および前記第２ゲート電極を覆うように、前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、
（ｇ）前記層間絶縁膜、前記第１キャップ膜および前記第２ゲート電極に対して研磨処理を行うことで、前記研磨処理によって後退した前記第１キャップ膜および前記第２ゲート電極の各々の上面を、前記層間絶縁膜から露出させる工程、
（ｈ）前記（ｇ）工程後に、前記第１キャップ膜が残された状態で、前記第２ゲート電極の上面上に、シリサイド膜を形成する工程、
を備えた、半導体装置の製造方法。
（ｂ）前記第１ゲート絶縁膜上に、第１ゲート電極を形成する工程、
（ｃ）前記第１ゲート電極上に、絶縁性材料からなる第１キャップ膜を形成する工程、
（ｄ）前記半導体基板の前記上面上、前記第１ゲート電極の側面上および前記第１キャップ膜の側面上に、電荷蓄積層を含む第２ゲート絶縁膜を形成する工程、
（ｅ）前記第２ゲート絶縁膜を介して前記第１ゲート電極および前記第１キャップ膜に隣接するように、前記第２ゲート絶縁膜上に、第２ゲート電極を形成する工程、
（ｆ）前記第１キャップ膜および前記第２ゲート電極を覆うように、前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、
（ｇ）前記層間絶縁膜、前記第１キャップ膜および前記第２ゲート電極に対して研磨処理を行うことで、前記研磨処理によって後退した前記第１キャップ膜および前記第２ゲート電極の各々の上面を、前記層間絶縁膜から露出させる工程、
（ｈ）前記（ｇ）工程後に、前記第１キャップ膜が残された状態で、前記第２ゲート電極の上面上に、シリサイド膜を形成する工程、
を備えた、半導体装置の製造方法。
【請求項8】
請求項７に記載の半導体装置の製造方法において、
前記（ｅ）工程において、前記第１ゲート電極と前記第１キャップ膜との境界の位置は、前記第２ゲート電極の上面の位置よりも低い、半導体装置の製造方法。
前記（ｅ）工程において、前記第１ゲート電極と前記第１キャップ膜との境界の位置は、前記第２ゲート電極の上面の位置よりも低い、半導体装置の製造方法。
【請求項9】
請求項７に記載の半導体装置の製造方法において、
前記半導体基板は、不揮発性メモリセルが形成される第１領域と、第１ＭＩＳＦＥＴが形成される第２領域とを有し、
前記不揮発性メモリセルは、前記第１ゲート絶縁膜、前記第１ゲート電極、前記第１キャップ膜、前記第２ゲート絶縁膜、前記第２ゲート電極および前記シリサイド膜を含む、半導体装置の製造方法。
前記半導体基板は、不揮発性メモリセルが形成される第１領域と、第１ＭＩＳＦＥＴが形成される第２領域とを有し、
前記不揮発性メモリセルは、前記第１ゲート絶縁膜、前記第１ゲート電極、前記第１キャップ膜、前記第２ゲート絶縁膜、前記第２ゲート電極および前記シリサイド膜を含む、半導体装置の製造方法。
【請求項10】
請求項９に記載の半導体装置の製造方法において、
（ｉ）前記（ｆ）工程前に、前記第２領域の前記半導体基板の上面上に、第３ゲート絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程と前記（ｆ）工程との間に、前記第３ゲート絶縁膜上に、ゲートパターンを形成する工程、
を更に備え、
前記（ｆ）工程では、前記ゲートパターンも覆うように、前記層間絶縁膜が形成され、
前記（ｇ）工程では、前記ゲートパターンに対しても前記研磨処理が行われることで、後退した前記ゲートパターンの上面が前記層間絶縁膜から露出する、半導体装置の製造方法。
（ｉ）前記（ｆ）工程前に、前記第２領域の前記半導体基板の上面上に、第３ゲート絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程と前記（ｆ）工程との間に、前記第３ゲート絶縁膜上に、ゲートパターンを形成する工程、
を更に備え、
前記（ｆ）工程では、前記ゲートパターンも覆うように、前記層間絶縁膜が形成され、
前記（ｇ）工程では、前記ゲートパターンに対しても前記研磨処理が行われることで、後退した前記ゲートパターンの上面が前記層間絶縁膜から露出する、半導体装置の製造方法。
【請求項11】
請求項１０に記載の半導体装置の製造方法において、
前記（ｊ）工程において、前記ゲートパターンの上面の位置は、前記第１ゲート電極と前記第１キャップ膜との前記境界の前記位置よりも高い、半導体装置の製造方法。
前記（ｊ）工程において、前記ゲートパターンの上面の位置は、前記第１ゲート電極と前記第１キャップ膜との前記境界の前記位置よりも高い、半導体装置の製造方法。
【請求項12】
請求項１１に記載の半導体装置の製造方法において、
（ｋ）前記（ｇ）工程後に、前記ゲートパターンを除去することによって溝を形成する工程、
（ｌ）前記（ｋ）工程後に、前記溝に金属膜を埋め込むことによって、前記金属膜を含む第３ゲート電極を形成する工程、
を更に備え、
前記第１ＭＩＳＦＥＴは、前記第３ゲート絶縁膜および前記第３ゲート電極を含む、半導体装置の製造方法。
（ｋ）前記（ｇ）工程後に、前記ゲートパターンを除去することによって溝を形成する工程、
（ｌ）前記（ｋ）工程後に、前記溝に金属膜を埋め込むことによって、前記金属膜を含む第３ゲート電極を形成する工程、
を更に備え、
前記第１ＭＩＳＦＥＴは、前記第３ゲート絶縁膜および前記第３ゲート電極を含む、半導体装置の製造方法。
【請求項13】
（ａ）半導体基板の上面上に、第１ゲート絶縁膜を形成する工程、
（ｂ）前記第１ゲート絶縁膜上に、第１ゲート電極を形成する工程、
（ｃ）前記第１ゲート電極上に、絶縁性材料からなる第１キャップ膜を形成する工程、
（ｄ）前記半導体基板の前記上面上、前記第１ゲート電極の側面上および前記第１キャップ膜の側面上に、電荷蓄積層を含む第２ゲート絶縁膜を形成する工程、
（ｅ）前記第２ゲート絶縁膜を介して前記第１ゲート電極および前記第１キャップ膜に隣接するように、前記第２ゲート絶縁膜上に、第２ゲート電極と、前記第２ゲート電極上に位置し、且つ、絶縁性材料からなる第２キャップ膜とを形成する工程、
（ｆ）前記第１キャップ膜および前記第２キャップ膜を覆うように、前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、
（ｇ）前記層間絶縁膜、前記第１キャップ膜、前記第１ゲート電極および前記第２キャップ膜に対して研磨処理を行うことで、前記第１キャップ膜を除去すると共に、前記研磨処理によって後退した前記第１ゲート電極および前記第２キャップ膜の各々の上面を、前記層間絶縁膜から露出させる工程、
（ｈ）前記（ｇ）工程後に、前記第２キャップ膜が残された状態で、前記第１ゲート電極の上面上に、シリサイド膜を形成する工程、
を備えた、半導体装置の製造方法。
（ｂ）前記第１ゲート絶縁膜上に、第１ゲート電極を形成する工程、
（ｃ）前記第１ゲート電極上に、絶縁性材料からなる第１キャップ膜を形成する工程、
（ｄ）前記半導体基板の前記上面上、前記第１ゲート電極の側面上および前記第１キャップ膜の側面上に、電荷蓄積層を含む第２ゲート絶縁膜を形成する工程、
（ｅ）前記第２ゲート絶縁膜を介して前記第１ゲート電極および前記第１キャップ膜に隣接するように、前記第２ゲート絶縁膜上に、第２ゲート電極と、前記第２ゲート電極上に位置し、且つ、絶縁性材料からなる第２キャップ膜とを形成する工程、
（ｆ）前記第１キャップ膜および前記第２キャップ膜を覆うように、前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、
（ｇ）前記層間絶縁膜、前記第１キャップ膜、前記第１ゲート電極および前記第２キャップ膜に対して研磨処理を行うことで、前記第１キャップ膜を除去すると共に、前記研磨処理によって後退した前記第１ゲート電極および前記第２キャップ膜の各々の上面を、前記層間絶縁膜から露出させる工程、
（ｈ）前記（ｇ）工程後に、前記第２キャップ膜が残された状態で、前記第１ゲート電極の上面上に、シリサイド膜を形成する工程、
を備えた、半導体装置の製造方法。
【請求項14】
請求項１３に記載の半導体装置の製造方法において、
前記（ｅ）工程において、前記第２ゲート電極と前記第２キャップ膜との境界の位置は、前記第１ゲート電極と前記第１キャップ膜との境界の位置よりも低い、半導体装置の製造方法。
前記（ｅ）工程において、前記第２ゲート電極と前記第２キャップ膜との境界の位置は、前記第１ゲート電極と前記第１キャップ膜との境界の位置よりも低い、半導体装置の製造方法。
【請求項15】
請求項１３に記載の半導体装置の製造方法において、
前記半導体基板は、不揮発性メモリセルが形成される第１領域と、第１ＭＩＳＦＥＴが形成される第２領域とを有し、
前記不揮発性メモリセルは、前記第１ゲート絶縁膜、前記第１ゲート電極、前記シリサイド膜、前記第２ゲート絶縁膜、前記第２ゲート電極および前記第２キャップ膜を含む、半導体装置の製造方法。
前記半導体基板は、不揮発性メモリセルが形成される第１領域と、第１ＭＩＳＦＥＴが形成される第２領域とを有し、
前記不揮発性メモリセルは、前記第１ゲート絶縁膜、前記第１ゲート電極、前記シリサイド膜、前記第２ゲート絶縁膜、前記第２ゲート電極および前記第２キャップ膜を含む、半導体装置の製造方法。
【請求項16】
請求項１５に記載の半導体装置の製造方法において、
（ｉ）前記（ｆ）工程前に、前記第２領域の前記半導体基板の上面上に、第３ゲート絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程と前記（ｆ）工程との間に、前記第３ゲート絶縁膜上に、ゲートパターンを形成する工程、
を更に備え、
前記（ｆ）工程では、前記ゲートパターンも覆うように、前記層間絶縁膜が形成され、
前記（ｇ）工程では、前記ゲートパターンに対しても前記研磨処理が行われることで、後退した前記ゲートパターンの上面が前記層間絶縁膜から露出する、半導体装置の製造方法。
（ｉ）前記（ｆ）工程前に、前記第２領域の前記半導体基板の上面上に、第３ゲート絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程と前記（ｆ）工程との間に、前記第３ゲート絶縁膜上に、ゲートパターンを形成する工程、
を更に備え、
前記（ｆ）工程では、前記ゲートパターンも覆うように、前記層間絶縁膜が形成され、
前記（ｇ）工程では、前記ゲートパターンに対しても前記研磨処理が行われることで、後退した前記ゲートパターンの上面が前記層間絶縁膜から露出する、半導体装置の製造方法。
【請求項17】
請求項１６に記載の半導体装置の製造方法において、
前記（ｊ）工程において、前記ゲートパターンの上面の位置は、前記第２ゲート電極と前記第２キャップ膜との前記境界の前記位置よりも高い、半導体装置の製造方法。
前記（ｊ）工程において、前記ゲートパターンの上面の位置は、前記第２ゲート電極と前記第２キャップ膜との前記境界の前記位置よりも高い、半導体装置の製造方法。
【請求項18】
請求項１７に記載の半導体装置の製造方法において、
（ｋ）前記（ｇ）工程後に、前記ゲートパターンを除去することによって溝を形成する工程、
（ｌ）前記（ｋ）工程後に、前記溝に金属膜を埋め込むことによって、前記金属膜を含む第３ゲート電極を形成する工程、
を更に備え、
前記第１ＭＩＳＦＥＴは、前記第３ゲート絶縁膜および前記第３ゲート電極を含む、半導体装置の製造方法。
（ｋ）前記（ｇ）工程後に、前記ゲートパターンを除去することによって溝を形成する工程、
（ｌ）前記（ｋ）工程後に、前記溝に金属膜を埋め込むことによって、前記金属膜を含む第３ゲート電極を形成する工程、
を更に備え、
前記第１ＭＩＳＦＥＴは、前記第３ゲート絶縁膜および前記第３ゲート電極を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリセルを含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【0002】
近年、半導体装置（半導体チップ）には、電気的に書込および消去が可能な不揮発性メモリセルが備えられている。不揮発性メモリセルの一例として、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極下に、酸化膜で囲まれたトラップ性絶縁膜を有するＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型トランジスタが利用されている。また、ＭＯＮＯＳ型トランジスタをメモリ用トランジスタとして用い、更に制御用トランジスタを追加したスプリットゲート型メモリセルが知られている。
【0003】
特許文献１には、スプリットゲート型メモリセルと、ロジック回路用のＭＩＳＦＥＴとを備えた半導体装置が開示されている。ロジック回路用のＭＩＳＦＥＴのゲート電極は、ゲートラストプロセスを利用して形成された金属膜を含む。また、メモリ用トランジスタのメモリゲート電極の上面上と、制御用トランジスタの制御ゲート電極の上面上とには、シリサイド膜が形成されている。
【0004】
特許文献２には、ゲートファーストプロセスを利用したスプリットゲート型メモリセルが開示されている。このメモリセルでは、メモリゲート電極の上面にはシリサイド膜が形成されているが、制御ゲート電極の上面には、絶縁膜が形成されており、シリサイド層が形成されていない。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１７－１３９３７５号公報
【特許文献2】特開２０１４－１５４６６５号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献１の半導体装置のように、ゲートラストプロセスを利用してロジック回路用のＭＩＳＦＥＴのゲート電極を形成する場合、ＣＭＰ（Chemical Mechanical Polishing）法による研磨処理が行われる。この研磨処理は、不揮発性メモリセルが形成されている領域にも行われるので、メモリゲート電極および制御ゲート電極の各々の上面の位置がほぼ同じになる。この状態で、メモリゲート電極および制御ゲート電極の各々の上面上には、シリサイド膜が形成される。
【0007】
メモリゲート電極と制御ゲート電極との間には、電荷蓄積層を含むゲート絶縁膜が存在しているので、メモリゲート電極および制御ゲート電極は、互いに絶縁されている。しかし、シリサイド膜の形成工程時には、シリサイド膜が異常成長することがあるという問題、および、メモリゲート電極と制御ゲート電極との間に位置するゲート絶縁膜上に残渣が残ることがあるという問題がある。それらの問題によって、メモリゲート電極と制御ゲート電極との間で、ショート不良が発生する場合がある。
【0008】
本願の主な目的は、メモリゲート電極と制御ゲート電極との間におけるショート不良の発生を抑制し、半導体装置の信頼性を向上させることにある。
【0009】
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0010】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0011】
一実施の形態における半導体装置は、半導体基板の上面上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記半導体基板の上面上および前記第１ゲート電極の一方の側面上に形成され、且つ、電荷蓄積層を含む第２ゲート絶縁膜と、その一方の側面が前記第２ゲート絶縁膜を介して前記第１ゲート電極の前記一方の側面に対向するように、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、前記第１ゲート電極の他方の側面上に形成された第１サイドウォールスペーサと、前記第１サイドウォールスペーサを介して、前記第１ゲート電極の前記他方の側面上に形成された第１層間絶縁膜と、前記第２ゲート電極の他方の側面上に形成された第２サイドウォールスペーサと、前記第２サイドウォールスペーサを介して、前記第２ゲート電極の前記他方の側面上に形成された第２層間絶縁膜と、を備える。ここで、前記第１ゲート電極および前記第２ゲート電極のうちの一方の上面上には、絶縁性材料からなるキャップ膜が形成され、前記第１ゲート電極および前記第２ゲート電極のうちの他方の上面上には、シリサイド膜が形成されている。また、前記キャップ膜の上面および前記シリサイド層の上面は、前記第１サイドウォールスペーサ、前記第２サイドウォールスペーサ、前記第１層間絶縁膜および前記第２層間絶縁膜から露出している。
【0012】
一実施の形態における半導体装置の製造方法は、（ａ）半導体基板の上面上に、第１ゲート絶縁膜を形成する工程、（ｂ）前記第１ゲート絶縁膜上に、第１ゲート電極を形成する工程、（ｃ）前記第１ゲート電極上に、絶縁性材料からなる第１キャップ膜を形成する工程、（ｄ）前記半導体基板の前記上面上、前記第１ゲート電極の側面上および前記第１キャップ膜の側面上に、電荷蓄積層を含む第２ゲート絶縁膜を形成する工程、（ｅ）前記第２ゲート絶縁膜を介して前記第１ゲート電極および前記第１キャップ膜に隣接するように、前記第２ゲート絶縁膜上に、第２ゲート電極を形成する工程、（ｆ）前記第１キャップ膜および前記第２ゲート電極を覆うように、前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、（ｇ）前記層間絶縁膜、前記第１キャップ膜および前記第２ゲート電極に対して研磨処理を行うことで、前記研磨処理によって後退した前記第１キャップ膜および前記第２ゲート電極の各々の上面を、前記層間絶縁膜から露出させる工程、（ｈ）前記（ｇ）工程後に、前記第１キャップ膜が残された状態で、前記第２ゲート電極の上面上に、シリサイド膜を形成する工程、を備える。
【0013】
一実施の形態における半導体装置の製造方法は、（ａ）半導体基板の上面上に、第１ゲート絶縁膜を形成する工程、（ｂ）前記第１ゲート絶縁膜上に、第１ゲート電極を形成する工程、（ｃ）前記第１ゲート電極上に、絶縁性材料からなる第１キャップ膜を形成する工程、（ｄ）前記半導体基板の前記上面上、前記第１ゲート電極の側面上および前記第１キャップ膜の側面上に、電荷蓄積層を含む第２ゲート絶縁膜を形成する工程、（ｅ）前記第２ゲート絶縁膜を介して前記第１ゲート電極および前記第１キャップ膜に隣接するように、前記第２ゲート絶縁膜上に、第２ゲート電極と、前記第２ゲート電極上に位置し、且つ、絶縁性材料からなる第２キャップ膜とを形成する工程、（ｆ）前記第１キャップ膜および前記第２キャップ膜を覆うように、前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、（ｇ）前記層間絶縁膜、前記第１キャップ膜、前記第１ゲート電極および前記第２キャップ膜に対して研磨処理を行うことで、前記第１キャップ膜を除去すると共に、前記研磨処理によって後退した前記第１ゲート電極および前記第２キャップ膜の各々の上面を、前記層間絶縁膜から露出させる工程、（ｈ）前記（ｇ）工程後に、前記第２キャップ膜が残された状態で、前記第１ゲート電極の上面上に、シリサイド膜を形成する工程、を備える。
【発明の効果】
【0014】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【0015】
【図1】実施の形態１における半導体装置のレイアウトを示す平面図である。
【図2】実施の形態１における半導体装置を示す断面図である。
【図3】実施の形態１における半導体装置の製造方法を示す断面図である。
【図19】実施の形態２における半導体装置を示す断面図である。
【図20】実施の形態２における半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【0016】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0017】
【0018】
図１は、半導体装置１００の平面レイアウトを示し、各回路Ｃ１～Ｃ５の配置例を示している。図１に示されるように、半導体チップ１００は、不揮発性メモリ回路Ｃ１、ＣＰＵ（Central Processing Unit）回路Ｃ２、ＲＡＭ（Random Access Memory）回路Ｃ３、アナログ回路Ｃ４およびＩ／Ｏ（Input/Output）回路Ｃ５を有する。
【0019】
不揮発性メモリ回路Ｃ１は、記憶情報を電気的に書き換え可能なＥＥＰＲＯＭおよびフラッシュメモリなどを有する。不揮発性メモリ回路Ｃ１には、半導体素子として、例えばＭＯＮＯＳ型トランジスタを含むスプリットゲート型メモリセルが形成されている。
【0020】
ＣＰＵ回路Ｃ２は、１．５Ｖ程度の電圧で駆動するロジック回路を有する。ＣＰＵ回路Ｃ２には、半導体素子として、耐圧が低く、且つ、動作が速い低耐圧ＭＩＳＦＥＴが形成されている。ＲＡＭ回路Ｃ３は、ＳＲＡＭ（Static RAM）を有する。ＲＡＭ回路Ｃ３には、半導体素子として、ＣＰＵ回路Ｃ２とほぼ同様の構造の低耐圧ＭＩＳＦＥＴが形成されている。アナログ回路Ｃ４には、半導体素子として、低耐圧ＭＩＳＦＥＴよりも耐圧が高く、且つ、６Ｖ程度の電圧で駆動する高耐圧ＭＩＳＦＥＴ、容量素子、抵抗素子およびバイポーラトランジスタなどが形成されている。Ｉ／Ｏ回路Ｃ５は、入出力回路を有する。Ｉ／Ｏ回路Ｃ５には、半導体素子として、アナログ回路Ｃ４とほぼ同様の高耐圧ＭＩＳＦＥＴが形成されている。
【0021】
各回路Ｃ１～Ｃ５を構成する半導体素子は、同一の半導体基板ＳＵＢに形成されている。半導体基板ＳＵＢは、これらの半導体素子を形成するための複数の領域を有している。図２には、不揮発性メモリセルが形成される領域１Ａと、ｎ型の低耐圧ＭＩＳＦＥＴが形成される領域２Ａとが示されている。
【0022】
図２に示されるように、実施の形態１における不揮発性メモリセルは、メモリ用トランジスタおよび制御用トランジスタを含むスプリットゲート型メモリセルである。制御用トランジスタは、ゲート絶縁膜ＧＩ１および制御ゲート電極ＣＧを含む。メモリ用トランジスタは、ゲート絶縁膜ＧＩ２およびメモリゲート電極ＭＧを含む。また、実施の形態１における不揮発性メモリセルは、エクステンション領域ＥＸ１、拡散領域ＮＤ１、シリサイド膜ＳＩ１、シリサイド膜ＳＩ２およびキャップ膜ＣＰ１を更に含む。
【0023】
低耐圧ＭＩＳＦＥＴは、ゲート絶縁膜ＧＩ３、金属膜ＴＮ、ゲート電極ＧＥ、エクステンション領域ＥＸ２、拡散領域ＮＤ２およびシリサイド膜ＳＩ１を含む。
【0024】
半導体基板ＳＵＢは、例えばｐ型のシリコンからなる。領域１Ａの半導体基板ＳＵＢには、ｐ型のウェル領域ＰＷ１が形成され、領域２Ａの半導体基板ＳＵＢには、ｐ型のウェル領域ＰＷ２が形成されている。ウェル領域ＰＷ１およびウェル領域ＰＷ２は、分離されている。
【0025】
まず、領域１Ａの不揮発性メモリセルの構造について説明する。
【0026】
半導体基板ＳＵＢの上面上には、ゲート絶縁膜ＧＩ１が形成されている。ゲート絶縁膜ＧＩ１は、例えば酸化シリコン膜であり、例えば２ｎｍ以上且つ５ｎｍ以下の厚さを有する。ゲート絶縁膜ＧＩ１上には、制御ゲート電極ＣＧが形成されている。制御ゲート電極ＣＧは、例えばｎ型の多結晶シリコン膜である。制御ゲート電極ＣＧ上には、キャップ膜ＣＰ１が形成されている。キャップ膜ＣＰ１は、絶縁性材料からなり、例えば窒化シリコン膜である。
【0027】
半導体基板ＳＵＢの上面上および制御ゲート電極ＣＧの一方の側面上には、ゲート絶縁膜ＧＩ２が形成されている。ゲート絶縁膜ＧＩ２は、例えば、絶縁膜ＯＸ１と、絶縁膜ＯＸ１上に形成された電荷蓄積層ＣＳＬと、電荷蓄積層ＣＳＬ上に形成された絶縁膜ＯＸ２とを含み、これらの積層膜からなる（後述の図５を参照）。絶縁膜ＯＸ１は、例えば酸化シリコン膜であり、例えば２ｎｍ以上且つ５ｎｍ以下の厚さを有する。電荷蓄積層ＣＳＬは、トラップ性絶縁膜からなり、例えば窒化シリコン膜であり、例えば５ｎｍ以上且つ８ｎｍ以下の厚さを有する。電荷蓄積層ＣＳＬは、窒化シリコン膜よりも高い誘電率を有する高誘電率絶縁膜であっても良い。絶縁膜ＯＸ２は、例えば酸化シリコン膜であり、例えば２ｎｍ以上且つ５ｎｍ以下の厚さを有する。
【0028】
ゲート絶縁膜ＧＩ２上には、メモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧは、例えばｎ型の多結晶シリコン膜である。メモリゲート電極ＭＧの上面上には、シリサイド膜ＳＩ２が形成されている。シリサイド膜ＳＩ２は、例えばニッケルシリサイド（ＮｉＳｉ）、ニッケルプラチナシリサイド（ＮｉＰｔＳｉ）、または、コバルトシリサイド（ＣｏＳｉ２）からなる。
【0029】
メモリゲート電極ＭＧは、ゲート絶縁膜ＧＩ２を介して制御ゲート電極ＣＧと隣接している。言い換えれば、メモリゲート電極ＭＧの一方の側面は、ゲート絶縁膜ＧＩ２を介して制御ゲート電極ＣＧの一方の側面に対向している。
【0030】
制御ゲート電極ＣＧの他方の側面上およびメモリゲート電極ＭＧの他方の側面上には、それぞれサイドウォールスペーサＳＷが形成され、それぞれサイドウォールスペーサＳＷを介して層間絶縁膜ＩＬが形成されている。サイドウォールスペーサＳＷは、例えば窒化シリコン膜または酸化シリコン膜であるか、これらの積層膜である。層間絶縁膜ＩＬは、絶縁膜ＩＦ３と、絶縁膜ＩＦ３上に形成された絶縁膜ＩＦ４との積層膜である。絶縁膜ＩＦ３は、例えば窒化シリコン膜であり、絶縁膜ＩＦ４は、例えば酸化シリコン膜である。
【0031】
半導体基板ＳＵＢ（ウェル領域ＰＷ１）には、ｎ型のエクステンション領域ＥＸ１およびｎ型の拡散領域ＮＤ１が形成されている。エクステンション領域ＥＸ１は、サイドウォールスペーサＳＷの下に位置している。拡散領域ＮＤ１は、エクステンション領域ＥＸ１よりも深い位置まで形成され、エクステンション領域ＥＸ１よりも高い不純物濃度を有する。制御ゲート電極ＣＧ側に形成されているエクステンション領域ＥＸ１および拡散領域ＮＤ１は、それぞれ不揮発性メモリセルのドレイン領域の一部を構成する。メモリゲート電極ＭＧ側に形成されているエクステンション領域ＥＸ１および拡散領域ＮＤ１は、それぞれ不揮発性メモリセルのソース領域の一部を構成する。
【0032】
拡散領域ＮＤ１上には、シリサイド層ＳＩ１が形成されている。シリサイド層ＳＩ１の上面は、層間絶縁膜ＩＬに覆われている。シリサイド膜ＳＩ１は、例えばニッケルシリサイド（ＮｉＳｉ）、ニッケルプラチナシリサイド（ＮｉＰｔＳｉ）、または、コバルトシリサイド（ＣｏＳｉ２）からなる。
【0033】
次に、領域２Ａの低耐圧ＭＩＳＦＥＴの構造について説明する。
【0034】
半導体基板ＳＵＢの上面上には、ゲート絶縁膜ＧＩ３が形成されている。ゲート絶縁膜ＧＩ３は、例えば酸化シリコン膜であり、例えば１ｎｍ以上且つ５ｎｍ以下の厚さを有する。なお、ゲート絶縁膜ＧＩ３は、酸化シリコン膜と、上記酸化シリコン膜上に形成された高誘電率膜との積層膜であってもよい。上記高誘電率膜は、窒化シリコン膜よりも高い誘電率を有する膜であり、例えば、酸化ハフニウム膜（ＨｆＯ２膜）、ハフニウムシリケート膜（ＨｆＳｉＯ膜）、酸化ジルコニウム膜（ＺｒＯ２膜）、酸化アルミニウム膜（Ａｌ２Ｏ３膜）、酸化タンタル膜（Ｔａ２Ｏ５膜）、または、酸化ランタン膜（Ｌａ２Ｏ３膜）である。
【0035】
ゲート絶縁膜ＧＩ３上には、金属膜ＴＮを介してゲート電極ＧＥが形成されている。金属膜ＴＮは、ゲート電極ＧＥの一部として機能し、例えば窒化チタン膜または窒化タンタル膜である。ゲート電極ＧＥは、金属膜を含む。ゲート電極ＧＥに含まれる金属膜は、例えば、アルミニウム膜、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜または窒化タングステン膜であるか、これらを適宜積層させた積層膜である。
【0036】
ゲート電極ＧＥの両側面上には、それぞれサイドウォールスペーサＳＷが形成され、それぞれサイドウォールスペーサＳＷを介して層間絶縁膜ＩＬが形成されている。サイドウォールスペーサＳＷおよび層間絶縁膜ＩＬを構成する膜構造および材料は、領域１Ａのものと同様である。
【0037】
半導体基板ＳＵＢ（ウェル領域ＰＷ２）には、ｎ型のエクステンション領域ＥＸ２およびｎ型の拡散領域ＮＤ２が形成されている。エクステンション領域ＥＸ２は、サイドウォールスペーサＳＷの下に位置している。拡散領域ＮＤ２は、エクステンション領域ＥＸ１よりも深い位置まで形成され、エクステンション領域ＥＸ２よりも高い不純物濃度を有する。エクステンション領域ＥＸ２および拡散領域ＮＤ２は、それぞれ低耐圧ＭＩＳＦＥＴのソース領域の一部またはドレイン領域の一部を構成する。
【0038】
拡散領域ＮＤ２上には、シリサイド層ＳＩ１が形成されている。シリサイド層ＳＩ１の上面は、層間絶縁膜ＩＬに覆われている。シリサイド膜ＳＩ１を構成する材料は、領域１Ａのものと同様である。
【0039】
＜実施の形態１の主な特徴＞
詳しくは後述の半導体装置の製造方法で説明するが、実施の形態１では、メモリゲート電極ＭＧと、各サイドウォールスペーサＳＷと、各層間絶縁膜ＩＬと、キャップ膜ＣＰ１とに対して、ＣＭＰ法による研磨処理が施されている。そのため、これらの上面は、ほぼ同じ高さに位置し、面一となる。メモリゲート電極ＭＧ上にはシリサイド膜ＳＩ２が形成されているが、例えば、各サイドウォールスペーサＳＷ、各層間絶縁膜ＩＬ、キャップ膜ＣＰ１およびシリサイド膜ＳＩ２の各々の上面の位置は、１０ｎｍ以下の範囲内で一致している。例えば、これらのうちサイドウォールスペーサＳＷの上面の位置が最も高く、シリサイド膜ＳＩ２の上面の位置が最も低い場合、サイドウォールスペーサＳＷの上面の位置とシリサイド膜ＳＩ２の上面の位置の差は、１０ｎｍ以下である。
詳しくは後述の半導体装置の製造方法で説明するが、実施の形態１では、メモリゲート電極ＭＧと、各サイドウォールスペーサＳＷと、各層間絶縁膜ＩＬと、キャップ膜ＣＰ１とに対して、ＣＭＰ法による研磨処理が施されている。そのため、これらの上面は、ほぼ同じ高さに位置し、面一となる。メモリゲート電極ＭＧ上にはシリサイド膜ＳＩ２が形成されているが、例えば、各サイドウォールスペーサＳＷ、各層間絶縁膜ＩＬ、キャップ膜ＣＰ１およびシリサイド膜ＳＩ２の各々の上面の位置は、１０ｎｍ以下の範囲内で一致している。例えば、これらのうちサイドウォールスペーサＳＷの上面の位置が最も高く、シリサイド膜ＳＩ２の上面の位置が最も低い場合、サイドウォールスペーサＳＷの上面の位置とシリサイド膜ＳＩ２の上面の位置の差は、１０ｎｍ以下である。
【0040】
また、キャップ膜ＣＰ１、シリサイド層ＳＩ２およびゲート電極ＧＥは、元々各層間絶縁膜ＩＬに覆われていたが、上記研磨処理によって、これらの各々の上面は、各サイドウォールスペーサＳＷおよび各層間絶縁膜ＩＬから露出している。
【0041】
従来技術では、上記研磨処理によって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々の上面が露出した状態で、これらの上面上にシリサイド膜ＳＩ２を形成していた。しかし、これらの上面がほぼ同じ高さに位置しているので、シリサイド膜ＳＩ２の形成工程時に、シリサイド膜ＳＩ２の異常成長およびゲート絶縁膜ＧＩ２上の残渣などが原因で、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間で、ショート不良が発生し易いという問題があった。
【0042】
このような問題に対して、実施の形態１では、メモリゲート電極ＭＧ上にはシリサイド膜ＳＩ２が形成されるが、制御ゲート電極ＣＧ上には絶縁性材料からなるキャップ膜ＣＰ１が設けられている。従って、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間におけるショート不良を抑制することができ、半導体装置１００の信頼性を向上させることができる。
【0043】
【0044】
図３に示されるように、まず、半導体基板ＳＵＢを用意する。次に、フォトリソグラフィ技術およびイオン注入法によって、領域１Ａの半導体基板ＳＵＢにｐ型のウェル領域ＰＷ１を形成し、領域２Ａの半導体基板ＳＵＢにｐ型のウェル領域ＰＷ２を形成する。次に、領域１Ａおよび領域２Ａにおいて、半導体基板ＳＵＢの上面上に、例えば熱酸化法によって、ゲート絶縁膜ＧＩ１を形成する。
【0045】
次に、ゲート絶縁膜ＧＩ１上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、制御ゲート電極ＣＧ用の導電性膜ＣＦ１を形成する。導電性膜ＣＦ１は、ｎ型の多結晶シリコン膜である。次に、導電性膜ＣＦ１上に、例えばＣＶＤ法によって、キャップ膜ＣＰ１用の絶縁膜ＩＦ１を形成する。なお、この時点で、導電性膜ＣＦ１の厚さは、８０ｎｍ以上且つ１００ｎｍ以下である。また、絶縁膜ＩＦ１の厚さは、導電性膜ＣＦ１の厚さよりも厚く、１２０ｎｍ以上且つ１５０ｎｍ以下である。
【0046】
図４に示されるように、まず、絶縁膜ＩＦ１上にレジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、領域１Ａの一部を覆い、その他の領域を開口するパターンを有する。次に、レジストパターンＲＰ１をマスクとしてエッチング処理を行うことで、絶縁膜ＩＦ１、導電性膜ＣＦ１およびゲート絶縁膜ＧＩ１をパターニングする。
【0047】
パターニングされた絶縁膜ＩＦ１がキャップ膜ＣＰ１となり、パターニングされた導電性膜ＣＦ１が制御ゲート電極ＣＧとなる。その後、アッシング処理によってレジストパターンＲＰ１を除去する。
【0048】
図５に示されるように、領域１Ａにおいて、ゲート絶縁膜ＧＩ１の側面上、制御ゲート電極ＣＧの側面上、キャップ膜ＣＰ１の側面上、キャップ膜ＣＰ１の上面上および半導体基板ＳＵＢの上面上に、ゲート絶縁膜ＧＩ２を形成する。この際、領域２Ａの半導体基板ＳＵＢの上面上にも、ゲート絶縁膜ＧＩ２が形成される。ゲート絶縁膜ＧＩ２の形成工程では、まず、熱酸化法またはＣＶＤ法によって絶縁膜ＯＸ１を形成する。次に、絶縁膜ＯＸ１上に、ＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法によって電荷蓄積層ＣＳＬを形成する。次に、電荷蓄積層ＣＳＬ上に、ＣＶＤ法によって絶縁膜ＯＸ２を形成する。
【0049】
次に、領域１Ａおよび領域２Ａにおいて、ゲート絶縁膜ＧＩ２上に、例えばＣＶＤ法によって、メモリゲート電極ＭＧ用の導電性膜ＣＦ２を形成する。導電性膜ＣＦ２は、ｎ型の多結晶シリコン膜である。
【0050】
図６に示されるように、導電性膜ＣＦ２に対して異方性エッチング処理を行うことで、領域１Ａにおいて、サイドウォール状のメモリゲート電極ＭＧを形成する。メモリゲート電極ＭＧは、ゲート絶縁膜ＧＩ２を介して制御ゲート電極ＣＧおよびキャップ膜ＣＰ１に隣接するように、ゲート絶縁膜ＧＩ２上に形成される。なお、領域２Ａの導電性膜ＣＦ２は、全て除去される。
【0051】
なお、制御ゲート電極ＣＧおよびキャップ膜ＣＰ１からなる積層体の側面に、異方性エッチング処理によってサイドウォール状のメモリゲート電極ＭＧを残しているので、メモリゲート電極ＭＧの上面の位置を高くすることができる。この時点で、制御ゲート電極ＣＧとキャップ膜ＣＰ１との境界の位置は、メモリゲート電極ＭＧの上面の位置よりも低くなっている。
【0052】
図７に示されるように、まず、領域１Ａの一部と領域２Ａとを覆うレジストパターンＲＰ２を形成する。領域１Ａにおいて、レジストパターンＲＰ２は、制御ゲート電極ＣＧの一方の側面側に形成されているメモリゲート電極ＭＧを覆い、制御ゲート電極ＣＧの他方の側面側に形成されているメモリゲート電極ＭＧを開口するパターンを有する。
【0053】
次に、レジストパターンＲＰ２をマスクとしてエッチング処理を行うことで、制御ゲート電極ＣＧの他方の側面側に形成されているメモリゲート電極ＭＧを除去する。制御ゲート電極ＣＧの一方の側面と、残されたメモリゲート電極ＭＧの一方の側面とは、ゲート絶縁膜ＧＩ２を介して対向している。その後、アッシング処理によってレジストパターンＲＰ２を除去する。
【0054】
図８に示されるように、まず、メモリゲート電極ＭＧを覆うように、ゲート絶縁膜ＧＩ２上に、例えばＣＶＤ法によって、保護膜ＰＦを形成する。保護膜ＰＦは、例えば窒化シリコン膜のような絶縁膜である。次に、保護膜ＰＦ上に、レジストパターンＲＰ３を形成する。レジストパターンＲＰ３は、領域１Ａを覆い、領域２Ａを開口するパターンを有する。次に、レジストパターンＲＰ３をマスクとしてエッチング処理を行うことで、領域２Ａの保護膜ＰＦおよびゲート絶縁膜ＧＩ２を除去する。その後、アッシング処理によってレジストパターンＲＰ３を除去する。
【0055】
図９に示されるように、まず、領域２Ａの半導体基板ＳＵＢの上面上に、例えば熱酸化法によって、ゲート絶縁膜ＧＩ３を形成する。次に、領域１Ａの保護膜ＰＦ上および領域２Ａのゲート絶縁膜ＧＩ３上に、例えばＣＶＤ法によって、金属膜ＴＮと、ゲートパターンＧＰ用の導電性膜ＣＦ３とを順次形成する。導電性膜ＣＦ３は、ｎ型の多結晶シリコン膜である。次に、導電性膜ＣＦ３上に、例えばＣＶＤ法によって、キャップ膜ＣＰ３用の絶縁膜ＩＦ２を形成する。なお、この時点で、導電性膜ＣＦ３の厚さは、１２０ｎｍ以上且つ１５０ｎｍ以下である。また、絶縁膜ＩＦ２の厚さは、導電性膜ＣＦ３の厚さよりも薄く、８０ｎｍ以上且つ１００ｎｍ以下である。
【0056】
図１０に示されるように、まず、絶縁膜ＩＦ２上に、レジストパターンＲＰ４を形成する。レジストパターンＲＰ４は、領域２Ａの一部を覆い、その他の領域を開口するパターンを有する。次に、レジストパターンＲＰ４をマスクとしてエッチング処理を行うことで、絶縁膜ＩＦ２、導電性膜ＣＦ３、金属膜ＴＮおよびゲート絶縁膜ＧＩ３をパターニングする。
【0057】
パターニングされた絶縁膜ＩＦ２がキャップ膜ＣＰ３となり、パターニングされた導電性膜ＣＦ３がゲートパターンＧＰとなる。なお、パターニングされた金属膜ＴＮは、後述のゲート電極ＧＥの一部となる。この際、領域１Ａでは、絶縁膜ＩＦ２、導電性膜ＣＦ３、金属膜ＴＮおよび保護膜ＰＦが除去される。その後、アッシング処理によってレジストパターンＲＰ４を除去する。ここで、ゲートパターンＧＰは、ゲートパターンＧＰの上面の位置が制御ゲート電極ＣＧとキャップ膜ＣＰ１との境界の位置よりも高くなるように形成される。これにより、後述する研磨処理によってゲートパターンＧＰの上面が露出される際、制御ゲート電極ＣＧの上面は露出されない。
【0058】
図１１に示されるように、まず、エッチング処理によって、メモリゲート電極ＭＧに覆われていないゲート絶縁膜ＧＩ２を除去する。この際、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に形成されているゲート絶縁膜ＧＩ２は、残される。
【0059】
次に、フォトリソグラフィ技術およびイオン注入法によって、領域１Ａの半導体基板ＳＵＢ（ウェル領域ＰＷ１）にｎ型のエクステンション領域ＥＸ１を形成し、領域２Ａの半導体基板ＳＵＢ（ウェル領域ＰＷ２）にｎ型のエクステンション領域ＥＸ２を形成する。エクステンション領域ＥＸ１は、メモリゲート電極ＭＧまたは制御ゲート電極ＣＧに整合する位置に形成される。エクステンション領域ＥＸ２は、ゲートパターンＧＰに整合する位置に形成される。
【0060】
図１２に示されるように、制御ゲート電極ＣＧの他方の側面上、メモリゲート電極ＭＧの他方の側面上およびゲートパターンＧＰの両側面上に、それぞれサイドウォールスペーサＳＷを形成する。まず、領域１Ａおよび領域２Ａを覆うように、例えばＣＶＤ法によって絶縁膜を形成する。次に、上記絶縁膜に対して異方性エッチング処理を行うことで、サイドウォールスペーサＳＷを形成できる。
【0061】
次に、フォトリソグラフィ技術およびイオン注入法によって、領域１Ａの半導体基板ＳＵＢ（ウェル領域ＰＷ１）にｎ型の拡散領域ＮＤ１を形成し、領域２Ａの半導体基板ＳＵＢ（ウェル領域ＰＷ２）にｎ型の拡散領域ＮＤ２を形成する。拡散領域ＮＤ１および拡散領域ＮＤ２は、サイドウォールスペーサＳＷに整合する位置に形成される。
【0062】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散領域ＮＤ１、拡散領域ＮＤ２およびメモリゲート電極ＭＧの各々の上面上に、低抵抗のシリサイド膜ＳＩ１を形成する。シリサイド膜ＳＩ１は、具体的には以下のようにして形成することができる。まず、拡散領域ＮＤ１、拡散領域ＮＤ２およびメモリゲート電極ＭＧを覆うように、シリサイド層ＳＩ１用の金属膜を形成する。上記金属膜は、例えばニッケル、ニッケルプラチナまたはコバルトからなる。次に、上記金属膜に対して、３００～４００℃程度の第１熱処理と、６００～７００℃程度の第２熱処理とを施すことで、拡散領域ＮＤ１、拡散領域ＮＤ２およびメモリゲート電極ＭＧに含まれる材料と、上記金属膜とを反応させる。これにより、シリサイド膜ＳＩ１が形成される。その後、未反応の上記金属膜を除去する。
【0063】
図１３に示されるように、キャップ膜ＣＰ１、メモリゲート電極ＭＧ、ゲートパターンＧＰおよび各サイドウォールスペーサＳＷを覆うように、半導体基板ＳＵＢの上面上に、層間絶縁膜ＩＬを形成する。まず、半導体基板ＳＵＢの上面上に、例えばＣＶＤ法によって、絶縁膜ＩＦ３を形成する。次に、絶縁膜ＩＦ３上に、例えばＣＶＤ法によって、絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ３および絶縁膜ＩＦ４が層間絶縁膜ＩＬを構成する。
【0064】
図１４に示されるように、層間絶縁膜ＩＬ、キャップ膜ＣＰ１、メモリゲート電極ＭＧ、キャップ膜ＣＰ３、ゲートパターンＧＰおよび各サイドウォールスペーサＳＷに対して、ＣＭＰ法による研磨処理を行う。
【0065】
これにより、メモリゲート電極ＭＧ上に形成されていたシリサイド膜ＳＩ１と、キャップ膜ＣＰ３とが除去される。また、研磨処理によって後退したキャップ膜ＣＰ１、メモリゲート電極ＭＧおよびゲートパターンＧＰの各々の上面が、層間絶縁膜ＩＬおよびサイドウォールスペーサＳＷから露出する。この時点で、キャップ膜ＣＰ１、メモリゲート電極ＭＧ、ゲートパターンＧＰ、各サイドウォールスペーサＳＷおよび各層間絶縁膜ＩＬの各々の上面は、面一であり、ほぼ同じ高さに位置している。
【0066】
すなわち、この研磨処理は、キャップ膜ＣＰ１を完全に除去せず、制御ゲート電極ＣＧの上面を露出させないように行われる。研磨処理の前に、制御ゲート電極ＣＧとキャップ膜ＣＰ１との境界の位置が、メモリゲート電極ＭＧの上面の位置よりも低くなっていたので、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのうち、メモリゲート電極ＭＧの上面のみを露出させることが可能となっている。
【0067】
図１５に示されるように、まず、領域１Ａおよび領域２Ａを覆うハードマスクＨＭ１を形成する。ハードマスクＨＭ１は、例えば窒化シリコン膜であり、例えばＣＶＤ法によって形成できる。次に、フォトリソグラフィ技術およびエッチング処理によって、領域２ＡのハードマスクＨＭ１を選択的に除去する。次に、ウェットエッチング処理によって、ゲートパターンＧＰを除去する。これにより、ゲート絶縁膜ＧＩ３上に溝が形成される。この際、金属膜ＴＮがエッチングストッパとして機能するので、金属膜ＴＮ下に形成されているゲート絶縁膜ＧＩ３が保護される。
【0068】
図１６に示されるように、ゲート絶縁膜ＧＩ３上の溝を埋め込むように、領域１ＡのハードマスクＨＭ１上と、領域２Ａの層間絶縁膜ＩＬ上とに、例えばＣＶＤ法またはスパッタリング法によって、金属膜ＭＦを形成する。
【0069】
図１７に示されるように、ＣＭＰ法による研磨処理によって、金属膜ＭＦおよびハードマスクＨＭ１を除去する。ゲート絶縁膜ＧＩ３上の溝には、残された金属膜ＭＦを含むゲート電極ＧＥが形成される。
【0070】
図１８に示されるように、まず、領域１Ａおよび領域２Ａを覆うハードマスクＨＭ２を形成する。ハードマスクＨＭ２は、例えば酸化シリコン膜であり、例えばＣＶＤ法によって形成できる。次に、フォトリソグラフィ技術およびエッチング処理によって、領域１ＡのハードマスクＨＭ２を選択的に除去する。
【0071】
次に、シリサイド膜ＳＩ１を形成した方法と同様の方法によって、メモリゲート電極ＭＧの上面上に、シリサイド膜ＳＩ２を形成する。この時、キャップ膜ＣＰ１が制御ゲート電極ＣＧ上に残された状態で、シリサイド膜ＳＩ２が形成される。その後、ウェットエッチング処理などによってハードマスクＨＭ２を除去してもよいが、ハードマスクＨＭ２を上層の層間絶縁膜の一部として残してもよい。以上により、図２に示される構造を得られる。
【0072】
なお、キャップ膜ＣＰ１、シリサイド膜ＳＩ２、ゲート電極ＧＥ、各サイドウォールスペーサＳＷおよび各層間絶縁膜ＩＬの各々の上面の位置は、１０ｎｍ以下の範囲内で一致している。例えば、これらのうちサイドウォールスペーサＳＷの上面の位置が最も高く、シリサイド膜ＳＩ２の上面の位置が最も低い場合、サイドウォールスペーサＳＷの上面の位置とシリサイド膜ＳＩ２の上面の位置の差は、１０ｎｍ以下である。
【0073】
このように、実施の形態１の製造方法によれば、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのうち、メモリゲート電極ＭＧの上面上のみにシリサイド膜ＳＩ２を形成できる。
【0074】
なお、ここでは図示していないが、領域１Ａおよび領域２Ａは、他の層間絶縁膜に覆われ、他の層間絶縁膜中には配線が形成される。他の層間絶縁膜、層間絶縁膜ＩＬおよびキャップ膜ＣＰ１にコンタクトホールを形成し、上記コンタクトホール内にプラグ層を形成することで、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ、拡散領域ＮＤ１および拡散領域ＮＤ２が、上記配線に電気的に接続される。
【0075】
絶縁膜ＩＦ３は、他の層間絶縁膜および絶縁膜ＩＦ４を構成する材料と異なる材料からなる。従って、他の層間絶縁膜および絶縁膜ＩＦ４に上記コンタクトホールを形成する際に、絶縁膜ＩＦ３は、エッチングストッパとして機能する。
【0076】
（実施の形態２）
以下に図１９を用いて、実施の形態２における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１９を用いて、実施の形態２における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0077】
実施の形態２では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのうち、制御ゲート電極ＣＧの上面上のみにシリサイド膜ＳＩ２が形成されている。そして、メモリゲート電極ＭＧの上面上には、絶縁性材料からなるキャップ膜ＣＰ２が形成されている。キャップ膜ＣＰ２は、例えば窒化シリコン膜である。これらの相違点以外は、実施の形態２の構造は、実施の形態１の構造とほぼ同じである。
【0078】
実施の形態２においても、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間におけるショート不良を抑制することができ、半導体装置１００の信頼性を向上させることができる。
【0079】
＜実施の形態２における半導体装置の製造方法＞
以下に図２０～図３４を用いて、実施の形態２における半導体装置１００の製造方法に含まれる各製造工程について説明する。なお、実施の形態１と同じ製造工程については、ある程度、その説明を省略する。
以下に図２０～図３４を用いて、実施の形態２における半導体装置１００の製造方法に含まれる各製造工程について説明する。なお、実施の形態１と同じ製造工程については、ある程度、その説明を省略する。
【0080】
【0081】
図２０に示されるように、領域１Ａおよび領域２Ａにおいて、ゲート絶縁膜ＧＩ２上に、例えばＣＶＤ法によって、メモリゲート電極ＭＧ用の導電性膜ＣＦ２を形成する。実施の形態２の導電性膜ＣＦ２は、実施の形態１の導電性膜ＣＦ２よりも厚くされ、キャップ膜ＣＰ１上のゲート絶縁膜ＧＩ２よりも高い位置まで堆積される。
【0082】
図２１に示されるように、ゲート絶縁膜ＧＩ２をエッチングストッパとして、導電性膜ＣＦ２に対してＣＭＰ法による研磨処理を行う。これにより、導電性膜ＣＦ２の上面の位置は、キャップ膜ＣＰ１上のゲート絶縁膜ＧＩ２の上面の位置とほぼ同じになる。
【0083】
図２２に示されるように、導電性膜ＣＦ２に対して等方性エッチング処理を行うことで、導電性膜ＣＦ２を後退させる。これにより、導電性膜ＣＦ２の上面の位置は、制御ゲート電極ＣＧとキャップ膜ＣＰ１との境界の位置よりも低くなる。
【0084】
図２３に示されるように、ゲート絶縁膜ＧＩ２を覆うように、導電性膜ＣＦ２の上面上に、例えばＣＶＤ法によって、絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５は、例えば窒化シリコン膜である。
【0085】
図２４に示されるように、まず、絶縁膜ＩＦ５に対して異方性エッチング処理を行うことで、領域１Ａにおいて、サイドウォール状のキャップ膜ＣＰ２を形成する。なお、領域２Ａの絶縁膜ＩＦ５は、全て除去される。次に、絶縁膜ＩＦ５をマスクとして異方性エッチング処理を行うことで、絶縁膜ＩＦ５から露出していた導電性膜ＣＦ２が除去される。これにより、残された導電性膜ＣＦ２がメモリゲート電極ＭＧとして形成される。
【0086】
このように、ゲート絶縁膜ＧＩ２を介して制御ゲート電極ＣＧおよびキャップ膜ＣＰ１に隣接するように、ゲート絶縁膜ＧＩ２上に、メモリゲート電極ＭＧと、メモリゲート電極ＭＧ上に位置するキャップ膜ＣＰ２とが形成される。
【0087】
なお、この時点で、メモリゲート電極ＭＧとキャップ膜ＣＰ２との境界の位置は、制御ゲート電極ＣＧとキャップ膜ＣＰ１との境界の位置よりも低くなっている。
【0088】
図２５に示されるように、まず、領域１Ａの一部と領域２Ａとを覆うレジストパターンＲＰ２を形成する。次に、レジストパターンＲＰ２をマスクとしてエッチング処理を行うことで、制御ゲート電極ＣＧの他方の側面側に形成されているキャップ膜ＣＰ２およびメモリゲート電極ＭＧを除去する。その後、アッシング処理によってレジストパターンＲＰ２を除去する。
【0089】
図２６に示されるように、まず、キャップ膜ＣＰ２を覆うように、ゲート絶縁膜ＧＩ２上に、例えばＣＶＤ法によって、保護膜ＰＦを形成する。次に、保護膜ＰＦ上に、レジストパターンＲＰ３を形成する。次に、レジストパターンＲＰ３をマスクとしてエッチング処理を行うことで、領域２Ａの保護膜ＰＦおよびゲート絶縁膜ＧＩ２を除去する。その後、アッシング処理によってレジストパターンＲＰ３を除去する。
【0090】
図２７に示されるように、まず、領域２Ａの半導体基板ＳＵＢの上面上に、例えば熱酸化法によって、ゲート絶縁膜ＧＩ３を形成する。次に、領域１Ａの保護膜ＰＧ上および領域２Ａのゲート絶縁膜ＧＩ３上に、例えばＣＶＤ法によって、金属膜ＴＮと、導電性膜ＣＦ３とを順次形成する。次に、導電性膜ＣＦ３上に、例えばＣＶＤ法によって、絶縁膜ＩＦ２を形成する。
【0091】
図２８に示されるように、まず、領域２Ａの絶縁膜ＩＦ２上に、レジストパターンＲＰ４を形成する。次に、レジストパターンＲＰ４をマスクとしてエッチング処理を行うことで、絶縁膜ＩＦ２、導電性膜ＣＦ３、金属膜ＴＮおよびゲート絶縁膜ＧＩ３をパターニングする。
【0092】
パターニングされた絶縁膜ＩＦ２がキャップ膜ＣＰ３となり、パターニングされた導電性膜ＣＦ３がゲートパターンＧＰとなる。なお、パターニングされた金属膜ＴＮは、後述のゲート電極ＧＥの一部となる。この際、領域１Ａでは、絶縁膜ＩＦ２、導電性膜ＣＦ３、金属膜ＴＮおよび保護膜ＰＦが除去される。その後、アッシング処理によってレジストパターンＲＰ４を除去する。ここで、ゲートパターンＧＰは、ゲートパターンＧＰの上面の位置がメモリゲート電極ＭＧとキャップ膜ＣＰ２との境界の位置よりも高くなるように形成される。これにより、後述する研磨処理によってゲートパターンＧＰの上面が露出される際、メモリゲート電極ＭＧの上面は露出されない。
【0093】
図２９に示されるように、まず、エッチング処理によって、メモリゲート電極ＭＧに覆われていないゲート絶縁膜ＧＩ２を除去する。この際、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に形成されているゲート絶縁膜ＧＩ２は、残される。
【0094】
次に、フォトリソグラフィ技術およびイオン注入法によって、領域１Ａの半導体基板ＳＵＢ（ウェル領域ＰＷ１）にｎ型のエクステンション領域ＥＸ１を形成し、領域２Ａの半導体基板ＳＵＢ（ウェル領域ＰＷ２）にｎ型のエクステンション領域ＥＸ２を形成する。
【0095】
図３０に示されるように、まず、制御ゲート電極ＣＧの他方の側面上、メモリゲート電極ＭＧの他方の側面上およびゲートパターンＧＰの両側面上に、それぞれサイドウォールスペーサＳＷを形成する。
【0096】
次に、フォトリソグラフィ技術およびイオン注入法によって、領域１Ａの半導体基板ＳＵＢ（ウェル領域ＰＷ１）にｎ型の拡散領域ＮＤ１を形成し、領域２Ａの半導体基板ＳＵＢ（ウェル領域ＰＷ２）にｎ型の拡散領域ＮＤ２を形成する。
【0097】
次に、実施の形態１と同様のサリサイド（Salicide：Self Aligned Silicide）技術により、拡散領域ＮＤ１および拡散領域ＮＤ２の各々の上面上に、シリサイド膜ＳＩ１を形成する。
【0098】
図３１に示されるように、キャップ膜ＣＰ１、キャップ膜ＣＰ２、ゲートパターンＧＰおよび各サイドウォールスペーサＳＷを覆うように、半導体基板ＳＵＢの上面上に、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、絶縁膜ＩＦ３を形成した後、絶縁膜ＩＦ３上に絶縁膜ＩＦ４を形成することで構成される。
【0099】
図３２に示されるように、層間絶縁膜ＩＬ、キャップ膜ＣＰ１、制御ゲート電極ＣＧ、キャップ膜ＣＰ２、キャップ膜ＣＰ３、ゲートパターンＧＰおよび各サイドウォールスペーサＳＷに対して、ＣＭＰ法による研磨処理を行う。
【0100】
これにより、キャップ膜ＣＰ１およびキャップ膜ＣＰ３が除去される。また、研磨処理によって後退した制御ゲート電極ＣＧ、キャップ膜ＣＰ２およびゲートパターンＧＰの各々の上面が、層間絶縁膜ＩＬおよびサイドウォールスペーサＳＷから露出する。この時点で、制御ゲート電極ＣＧ、キャップ膜ＣＰ２、ゲートパターンＧＰ、各サイドウォールスペーサＳＷおよび各層間絶縁膜ＩＬの各々の上面は、面一であり、ほぼ同じ高さに位置している。
【0101】
すなわち、この研磨処理は、キャップ膜ＣＰ２を完全に除去せず、メモリゲート電極ＭＧの上面を露出させないように行われる。研磨処理の前に、メモリゲート電極ＭＧとキャップ膜ＣＰ２との境界の位置が、制御ゲート電極ＣＧとキャップ膜ＣＰ１との境界の位置よりも低くなっていたので、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのうち、制御ゲート電極ＣＧの上面のみを露出させることが可能となっている。
【0102】
図３３に示されるように、まず、領域１Ａおよび領域２Ａを覆うハードマスクＨＭ１を形成する。次に、フォトリソグラフィ技術およびエッチング処理によって、領域２ＡのハードマスクＨＭ１を選択的に除去する。次に、ウェットエッチング処理によって、ゲートパターンＧＰを除去する。これにより、ゲート絶縁膜ＧＩ３上に溝が形成される。次に、ゲート絶縁膜ＧＩ３上の溝を埋め込むように、領域１ＡのハードマスクＨＭ１上と、領域２Ａの層間絶縁膜ＩＬ上とに、金属膜ＭＦを形成する。
【0103】
図３４に示されるように、ＣＭＰ法による研磨処理によって、金属膜ＭＦおよびハードマスクＨＭ１を除去する。ゲート絶縁膜ＧＩ３上の溝には、残された金属膜ＭＦを含むゲート電極ＧＥが形成される。
【0104】
次に、領域１Ａおよび領域２Ａを覆うハードマスクＨＭ２を形成する。次に、フォトリソグラフィ技術およびエッチング処理によって、領域１ＡのハードマスクＨＭ２を選択的に除去する。次に、シリサイド膜ＳＩ１を形成した方法と同様の方法によって、制御ゲート電極ＣＧの上面上に、シリサイド膜ＳＩ２を形成する。この時、キャップ膜ＣＰ２がメモリゲート電極ＭＧ上に残された状態で、シリサイド膜ＳＩ２が形成される。その後、ハードマスクＨＭ２を除去してもよいが、ハードマスクＨＭ２を上層の層間絶縁膜の一部として残してもよい。以上により、図１９に示される構造を得られる。
【0105】
なお、キャップ膜ＣＰ２、シリサイド膜ＳＩ２、ゲート電極ＧＥ、各サイドウォールスペーサＳＷおよび各層間絶縁膜ＩＬの各々の上面の位置は、１０ｎｍ以下の範囲内で一致している。例えば、サイドウォールスペーサＳＷの上面の位置が最も高く、シリサイド膜ＳＩ２の上面の位置が最も低い場合、サイドウォールスペーサＳＷの上面の位置とシリサイド膜ＳＩ２の上面の位置の差は、１０ｎｍ以下である。
【0106】
このように、実施の形態２の製造方法によれば、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのうち、制御ゲート電極ＣＧの上面上のみにシリサイド膜ＳＩ２を形成できる。
【0107】
以上、上記実施の形態に基づいて本発明を具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0108】
１００ 半導体装置
１Ａ 領域（不揮発性メモリセル領域）
２Ａ 領域（ロジック回路領域）
Ｃ１～Ｃ５ 回路
ＣＦ１～ＣＦ３ 導電性膜
ＣＧ 制御ゲート電極
ＣＰ１～ＣＰ３ キャップ膜
ＣＳＬ 電荷蓄積層
ＥＸ１、ＥＸ２ エクステンション領域
ＧＥ ゲート電極
ＧＩ１～ＧＩ３ ゲート絶縁膜
ＧＰ ゲートパターン
ＨＭ１、ＨＭ２ ハードマスク
ＩＦ１～ＩＦ５ 絶縁膜
ＩＬ 層間絶縁膜
ＭＦ 金属膜
ＭＧ メモリゲート電極
ＮＤ１、ＮＤ２ 拡散領域
ＯＸ１、ＯＸ２ 絶縁膜
ＰＦ 保護膜
ＰＲ１～ＰＲ４ レジストパターン
ＰＷ１、ＰＷ２ ウェル領域
ＳＩ１、ＳＩ２ シリサイド膜
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ
ＴＮ 金属膜
１Ａ 領域（不揮発性メモリセル領域）
２Ａ 領域（ロジック回路領域）
Ｃ１～Ｃ５ 回路
ＣＦ１～ＣＦ３ 導電性膜
ＣＧ 制御ゲート電極
ＣＰ１～ＣＰ３ キャップ膜
ＣＳＬ 電荷蓄積層
ＥＸ１、ＥＸ２ エクステンション領域
ＧＥ ゲート電極
ＧＩ１～ＧＩ３ ゲート絶縁膜
ＧＰ ゲートパターン
ＨＭ１、ＨＭ２ ハードマスク
ＩＦ１～ＩＦ５ 絶縁膜
ＩＬ 層間絶縁膜
ＭＦ 金属膜
ＭＧ メモリゲート電極
ＮＤ１、ＮＤ２ 拡散領域
ＯＸ１、ＯＸ２ 絶縁膜
ＰＦ 保護膜
ＰＲ１～ＰＲ４ レジストパターン
ＰＷ１、ＰＷ２ ウェル領域
ＳＩ１、ＳＩ２ シリサイド膜
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ
ＴＮ 金属膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】