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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024036120
(43)【公開日】2024-03-15
(54)【発明の名称】４値ＰＡＭ（パルス振幅変調）信号の受信回路
(51)【国際特許分類】
H04L 7/033 20060101AFI20240308BHJP
H04L 25/02 20060101ALI20240308BHJP
H04L 25/49 20060101ALI20240308BHJP
【ＦＩ】
H04L7/033 100
H04L25/02 R
H04L25/49 L
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2022140856
(22)【出願日】2022-09-05
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】齋藤 晋一
【テーマコード（参考）】
5K029
5K047
【Ｆターム（参考）】
5K029HH08
5K029HH11
5K029HH14
5K047FF11
5K047GG24
5K047GG28
(57)【要約】
【課題】４値ＰＡＭ信号を正確に受信可能な受信回路を提供する。
【解決手段】第１コンパレータＣｐ１は、４値ＰＡＭ信号を、シンボル００とシンボル０１の境界に対応する第１しきい値Ｒｅｆ１１と比較する。第２コンパレータＣｐ２は、４値ＰＡＭ信号を、シンボル０１とシンボル１０の境界に対応する第２しきい値Ｒｅｆ１２と比較する。第３コンパレータＣｐ３は、４値ＰＡＭ信号を、シンボル１０とシンボル１１の境界に対応する第３しきい値Ｒｅｆ１３と比較する。ラッチ群３３２は、第１コンパレータＣｐ１～第３コンパレータＣｐ３それぞれの出力を、４相クロックＣＫ０～ＣＫ３の４個のエッジを利用してラッチする。ロジック回路３３４は、ラッチ群３３２の出力にもとづいて、４値ＰＡＭ信号のシンボルを判定し、アップ信号ＵＰおよびダウン信号ＤＮを生成する。
【選択図】図６
【解決手段】第１コンパレータＣｐ１は、４値ＰＡＭ信号を、シンボル００とシンボル０１の境界に対応する第１しきい値Ｒｅｆ１１と比較する。第２コンパレータＣｐ２は、４値ＰＡＭ信号を、シンボル０１とシンボル１０の境界に対応する第２しきい値Ｒｅｆ１２と比較する。第３コンパレータＣｐ３は、４値ＰＡＭ信号を、シンボル１０とシンボル１１の境界に対応する第３しきい値Ｒｅｆ１３と比較する。ラッチ群３３２は、第１コンパレータＣｐ１～第３コンパレータＣｐ３それぞれの出力を、４相クロックＣＫ０～ＣＫ３の４個のエッジを利用してラッチする。ロジック回路３３４は、ラッチ群３３２の出力にもとづいて、４値ＰＡＭ信号のシンボルを判定し、アップ信号ＵＰおよびダウン信号ＤＮを生成する。
【選択図】図６
【特許請求の範囲】
【請求項1】
４値ＰＡＭ（Pulse Amplitude Modulation）信号の周波数の１／２倍の周波数を有する４相クロックを生成するとともに、アップ信号およびダウン信号に応答して、前記４相クロックの周波数が制御可能であるクロック発生器と、
前記４値ＰＡＭ信号を、シンボル００とシンボル０１の境界に対応する第１しきい値と比較する第１コンパレータと、
前記４値ＰＡＭ信号を、シンボル０１とシンボル１０の境界に対応する第２しきい値と比較する第２コンパレータと、
前記４値ＰＡＭ信号を、シンボル１０とシンボル１１の境界に対応する第３しきい値と比較する第３コンパレータと、
前記第１コンパレータ、前記第２コンパレータ、前記第３コンパレータそれぞれの出力を、前記４相クロックの４個のエッジを利用してラッチするラッチ群と、
前記ラッチ群の出力にもとづいて、前記４値ＰＡＭ信号のシンボルを判定し、かつ前記アップ信号および前記ダウン信号を生成するロジック回路と、
を備え、
第ｉコンパレータ（ｉ＝１，２，…）の出力を、前記４相クロックの第ｊ相（ｊ＝０，１，２，３）のエッジでラッチした値をＱｉｊと書くとき、
前記ロジック回路は、
Ｑ１０、Ｑ２０，Ｑ３０にもとづいて遷移前シンボルを判定し、
Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移後シンボルを判定し、
（i-u）前記遷移前シンボルが００であり、前記遷移後シンボルが０１である場合に、Ｑ１１が１のときアップ信号を生成し、Ｑ１１が０のときに、前記ダウン信号を生成し、
（i-d）前記遷移前シンボルが０１であり、前記遷移後シンボルが００である場合に、Ｑ１１が１のときダウン信号を生成し、Ｑ１１が０のときに、前記アップ信号を生成し、
（ii-u）前記遷移前シンボルが０１であり、前記遷移後シンボルが１０である場合に、Ｑ２１が１のときアップ信号を生成し、Ｑ２１が０のときに、前記ダウン信号を生成し、
（ii-d）前記遷移前シンボルが１０であり、前記遷移後シンボルが０１である場合に、Ｑ２１が１のときダウン信号を生成し、Ｑ２１が０のときに、前記アップ信号を生成し、
（iii-u）前記遷移前シンボルが１０であり、前記遷移後シンボルが１１である場合に、Ｑ３１が１のときアップ信号を生成し、Ｑ３１が０のときに、前記ダウン信号を生成し、
（iii-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが１０である場合に、Ｑ３１が１のときダウン信号を生成し、Ｑ２１が０のときに、前記アップ信号を生成する、受信回路。
前記４値ＰＡＭ信号を、シンボル００とシンボル０１の境界に対応する第１しきい値と比較する第１コンパレータと、
前記４値ＰＡＭ信号を、シンボル０１とシンボル１０の境界に対応する第２しきい値と比較する第２コンパレータと、
前記４値ＰＡＭ信号を、シンボル１０とシンボル１１の境界に対応する第３しきい値と比較する第３コンパレータと、
前記第１コンパレータ、前記第２コンパレータ、前記第３コンパレータそれぞれの出力を、前記４相クロックの４個のエッジを利用してラッチするラッチ群と、
前記ラッチ群の出力にもとづいて、前記４値ＰＡＭ信号のシンボルを判定し、かつ前記アップ信号および前記ダウン信号を生成するロジック回路と、
を備え、
第ｉコンパレータ（ｉ＝１，２，…）の出力を、前記４相クロックの第ｊ相（ｊ＝０，１，２，３）のエッジでラッチした値をＱｉｊと書くとき、
前記ロジック回路は、
Ｑ１０、Ｑ２０，Ｑ３０にもとづいて遷移前シンボルを判定し、
Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移後シンボルを判定し、
（i-u）前記遷移前シンボルが００であり、前記遷移後シンボルが０１である場合に、Ｑ１１が１のときアップ信号を生成し、Ｑ１１が０のときに、前記ダウン信号を生成し、
（i-d）前記遷移前シンボルが０１であり、前記遷移後シンボルが００である場合に、Ｑ１１が１のときダウン信号を生成し、Ｑ１１が０のときに、前記アップ信号を生成し、
（ii-u）前記遷移前シンボルが０１であり、前記遷移後シンボルが１０である場合に、Ｑ２１が１のときアップ信号を生成し、Ｑ２１が０のときに、前記ダウン信号を生成し、
（ii-d）前記遷移前シンボルが１０であり、前記遷移後シンボルが０１である場合に、Ｑ２１が１のときダウン信号を生成し、Ｑ２１が０のときに、前記アップ信号を生成し、
（iii-u）前記遷移前シンボルが１０であり、前記遷移後シンボルが１１である場合に、Ｑ３１が１のときアップ信号を生成し、Ｑ３１が０のときに、前記ダウン信号を生成し、
（iii-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが１０である場合に、Ｑ３１が１のときダウン信号を生成し、Ｑ２１が０のときに、前記アップ信号を生成する、受信回路。
【請求項2】
前記ロジック回路は、さらに、
Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移前シンボルを判定し、
次のサイクルのＱ１０、Ｑ２０，Ｑ３０にもとづいて遷移後シンボルを判定し、
（i-u）前記遷移前シンボルが００であり、前記遷移後シンボルが０１である場合に、Ｑ１３が１のときアップ信号を生成し、Ｑ１３が０のときに、前記ダウン信号を生成し、
（i-d）前記遷移前シンボルが０１であり、前記遷移後シンボルが００である場合に、Ｑ１３が１のときダウン信号を生成し、Ｑ１３が０のときに、前記アップ信号を生成し、
（ii-u）前記遷移前シンボルが０１であり、前記遷移後シンボルが１０である場合に、Ｑ２３が１のときアップ信号を生成し、Ｑ２３が０のときに、前記ダウン信号を生成し、
（ii-d）前記遷移前シンボルが１０であり、前記遷移後シンボルが０１である場合に、Ｑ２３が１のときダウン信号を生成し、Ｑ２３が０のときに、前記アップ信号を生成し、
（iii-u）前記遷移前シンボルが１０であり、前記遷移後シンボルが１１である場合に、Ｑ３３が１のときアップ信号を生成し、Ｑ３３が０のときに、前記ダウン信号を生成し、
（iii-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが１０である場合に、Ｑ３３が１のときダウン信号を生成し、Ｑ２３が０のときに、前記アップ信号を生成する、請求項１に記載の受信回路。
Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移前シンボルを判定し、
次のサイクルのＱ１０、Ｑ２０，Ｑ３０にもとづいて遷移後シンボルを判定し、
（i-u）前記遷移前シンボルが００であり、前記遷移後シンボルが０１である場合に、Ｑ１３が１のときアップ信号を生成し、Ｑ１３が０のときに、前記ダウン信号を生成し、
（i-d）前記遷移前シンボルが０１であり、前記遷移後シンボルが００である場合に、Ｑ１３が１のときダウン信号を生成し、Ｑ１３が０のときに、前記アップ信号を生成し、
（ii-u）前記遷移前シンボルが０１であり、前記遷移後シンボルが１０である場合に、Ｑ２３が１のときアップ信号を生成し、Ｑ２３が０のときに、前記ダウン信号を生成し、
（ii-d）前記遷移前シンボルが１０であり、前記遷移後シンボルが０１である場合に、Ｑ２３が１のときダウン信号を生成し、Ｑ２３が０のときに、前記アップ信号を生成し、
（iii-u）前記遷移前シンボルが１０であり、前記遷移後シンボルが１１である場合に、Ｑ３３が１のときアップ信号を生成し、Ｑ３３が０のときに、前記ダウン信号を生成し、
（iii-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが１０である場合に、Ｑ３３が１のときダウン信号を生成し、Ｑ２３が０のときに、前記アップ信号を生成する、請求項１に記載の受信回路。
【請求項3】
前記ロジック回路は、
（iv-u）前記遷移前シンボルが００であり、前記遷移後シンボルが１１である場合に、Ｑ２１が１のときアップ信号を生成し、Ｑ２１が０のときに、前記ダウン信号を生成し、
（iv-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが００である場合に、Ｑ２１が１のときダウン信号を生成し、Ｑ２１が０のときに、前記アップ信号を生成する、請求項１に記載の受信回路。
（iv-u）前記遷移前シンボルが００であり、前記遷移後シンボルが１１である場合に、Ｑ２１が１のときアップ信号を生成し、Ｑ２１が０のときに、前記ダウン信号を生成し、
（iv-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが００である場合に、Ｑ２１が１のときダウン信号を生成し、Ｑ２１が０のときに、前記アップ信号を生成する、請求項１に記載の受信回路。
【請求項4】
前記ロジック回路は、
（iv-u）前記遷移前シンボルが００であり、前記遷移後シンボルが１１である場合に、Ｑ２３が１のときアップ信号を生成し、Ｑ２３が０のときに、前記ダウン信号を生成し、
（iv-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが００である場合に、Ｑ２３が１のときダウン信号を生成し、Ｑ２３が０のときに、前記アップ信号を生成する、請求項２に記載の受信回路。
（iv-u）前記遷移前シンボルが００であり、前記遷移後シンボルが１１である場合に、Ｑ２３が１のときアップ信号を生成し、Ｑ２３が０のときに、前記ダウン信号を生成し、
（iv-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが００である場合に、Ｑ２３が１のときダウン信号を生成し、Ｑ２３が０のときに、前記アップ信号を生成する、請求項２に記載の受信回路。
【請求項5】
前記４値ＰＡＭ信号を、前記第１しきい値と前記第２しきい値の中央の第４しきい値と比較する第４コンパレータと、
前記４値ＰＡＭ信号を、前記第２しきい値と前記第３しきい値の中央の第５しきい値と比較する第５コンパレータと、
をさらに備え、
前記ラッチ群は、さらに、前記第４コンパレータ、前記第５コンパレータそれぞれの出力を、前記４相クロックの４個のエッジを利用してラッチし、
前記ロジック回路は、
Ｑ１０、Ｑ２０，Ｑ３０にもとづいて遷移前シンボルを判定し、
Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移後シンボルを判定し、
（v-u）前記遷移前シンボルが００であり、前記遷移後シンボルが１０である場合に、Ｑ４１が１のときアップ信号を生成し、Ｑ４１が０のときに、前記ダウン信号を生成し、
（v-d）前記遷移前シンボルが１０であり、前記遷移後シンボルが００である場合に、Ｑ４１が１のときダウン信号を生成し、Ｑ４１が０のときに、前記アップ信号を生成し、
（vi-u）前記遷移前シンボルが０１であり、前記遷移後シンボルが１１である場合に、Ｑ５１が１のときアップ信号を生成し、Ｑ５１が０のときに、前記ダウン信号を生成し、
（vi-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが０１である場合に、Ｑ５１が１のときダウン信号を生成し、Ｑ５１が０のときに、前記アップ信号を生成する、請求項１または２に記載の受信回路。
前記４値ＰＡＭ信号を、前記第２しきい値と前記第３しきい値の中央の第５しきい値と比較する第５コンパレータと、
をさらに備え、
前記ラッチ群は、さらに、前記第４コンパレータ、前記第５コンパレータそれぞれの出力を、前記４相クロックの４個のエッジを利用してラッチし、
前記ロジック回路は、
Ｑ１０、Ｑ２０，Ｑ３０にもとづいて遷移前シンボルを判定し、
Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移後シンボルを判定し、
（v-u）前記遷移前シンボルが００であり、前記遷移後シンボルが１０である場合に、Ｑ４１が１のときアップ信号を生成し、Ｑ４１が０のときに、前記ダウン信号を生成し、
（v-d）前記遷移前シンボルが１０であり、前記遷移後シンボルが００である場合に、Ｑ４１が１のときダウン信号を生成し、Ｑ４１が０のときに、前記アップ信号を生成し、
（vi-u）前記遷移前シンボルが０１であり、前記遷移後シンボルが１１である場合に、Ｑ５１が１のときアップ信号を生成し、Ｑ５１が０のときに、前記ダウン信号を生成し、
（vi-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが０１である場合に、Ｑ５１が１のときダウン信号を生成し、Ｑ５１が０のときに、前記アップ信号を生成する、請求項１または２に記載の受信回路。
【請求項6】
前記ロジック回路は、さらに、
Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移前シンボルを判定し、
次のＱ１０、Ｑ２０，Ｑ３０にもとづいて遷移後シンボルを判定し、
（v-u）前記遷移前シンボルが００であり、前記遷移後シンボルが１０である場合に、Ｑ４３が１のときアップ信号を生成し、Ｑ４３が０のときに、前記ダウン信号を生成し、
（v-d）前記遷移前シンボルが１０であり、前記遷移後シンボルが００である場合に、Ｑ４３が１のときダウン信号を生成し、Ｑ４３が０のときに、前記アップ信号を生成し、
（vi-u）前記遷移前シンボルが０１であり、前記遷移後シンボルが１１である場合に、Ｑ５３が１のときアップ信号を生成し、Ｑ５３が０のときに、前記ダウン信号を生成し、
（vi-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが０１である場合に、Ｑ５３が１のときダウン信号を生成し、Ｑ５３が０のときに、前記アップ信号を生成する、請求項５に記載の受信回路。
Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移前シンボルを判定し、
次のＱ１０、Ｑ２０，Ｑ３０にもとづいて遷移後シンボルを判定し、
（v-u）前記遷移前シンボルが００であり、前記遷移後シンボルが１０である場合に、Ｑ４３が１のときアップ信号を生成し、Ｑ４３が０のときに、前記ダウン信号を生成し、
（v-d）前記遷移前シンボルが１０であり、前記遷移後シンボルが００である場合に、Ｑ４３が１のときダウン信号を生成し、Ｑ４３が０のときに、前記アップ信号を生成し、
（vi-u）前記遷移前シンボルが０１であり、前記遷移後シンボルが１１である場合に、Ｑ５３が１のときアップ信号を生成し、Ｑ５３が０のときに、前記ダウン信号を生成し、
（vi-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが０１である場合に、Ｑ５３が１のときダウン信号を生成し、Ｑ５３が０のときに、前記アップ信号を生成する、請求項５に記載の受信回路。
【請求項7】
ひとつの半導体基板に一体集積化される、請求項１または２に記載の受信回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、４値ＰＡＭ信号の伝送技術に関する。
【背景技術】
【0002】
従来のシリアルデータ伝送は、ＮＲＺ（Non Return to Zero）方式が主流であったが、より高い伝送レートが求められる用途では、ＰＡＭ（Pulse Amplitude Modulation）４などの多値ＰＡＭ方式が採用されている。
【0003】
高速シリアルデータ伝送では、クロック信号がデータ信号に埋め込まれており、受信側では、受信信号の取り込みと、その取込のためのサンプリングクロックの再生のために、位相比較器が用いられる。
【0004】
従来のＮＲＺ伝送では、ＣＤＲ回路において、アレキサンダー型の位相比較器が広く用いられている。アレキサンダー型の位相比較器は、受信信号と周波数が等しいフルレートの相補的なクロック信号のペアが利用される。
【先行技術文献】
【非特許文献】
【0005】
【非特許文献1】2018 IEEE International Solid-State Circuits Conference - (ISSCC), 108-110 - February 2018, "6.4: A Fully Adaptive 19-to56Gb/s PAM4 Wireline Transceiver with Configurable ADC in 16nm FinFET"
【発明の概要】
【発明が解決しようとする課題】
【0006】
アレキサンダー型の位相比較器は、カスケードに接続される２段のフリップフロップを含む。そのため、フリップフロップの動作周波数が、受信可能な信号の周波数を制約する。また、アップ信号とダウン信号を発生するために使用される複数のデータが、共通のクロック信号のエッジのタイミングで一斉に変化するため、アップ信号とダウン信号にグリッジが発生しやすいという問題がある。さらに、２段のフリップフロップがカスケードに接続されるため、遅延が大きく、アップ信号／ダウン信号にもとづくクロック信号の周波数制御の追従性が低下するという問題がある。
【0007】
本開示は係る状況に応じてなされたものであり、高速伝送に適した受信回路の提供にある。
【課題を解決するための手段】
【0008】
本開示のある態様は、４値ＰＡＭ（Pulse Amplitude Modulation）信号の受信回路に関する。受信回路は、４値ＰＡＭ信号の周波数の１／２倍の周波数を有する４相クロックを生成するとともに、アップ信号およびダウン信号に応答して、４相クロックの周波数が制御可能であるクロック発生器と、４値ＰＡＭ信号を、シンボル００とシンボル０１の境界に対応する第１しきい値と比較する第１コンパレータと、４値ＰＡＭ信号を、シンボル０１とシンボル１０の境界に対応する第２しきい値と比較する第２コンパレータと、４値ＰＡＭ信号を、シンボル１０とシンボル１１の境界に対応する第３しきい値と比較する第３コンパレータと、第１コンパレータ、第２コンパレータ、第３コンパレータそれぞれの出力を、４相クロックの４個のエッジを利用してラッチするラッチ群と、ラッチ群の出力にもとづいて、４値ＰＡＭ信号のシンボルを判定し、かつアップ信号およびダウン信号を生成するロジック回路と、を備える。第ｉコンパレータ（ｉ＝１，２，…）の出力を、４相クロックの第ｊ相（ｊ＝０，１，２，３）のエッジでラッチした値をＱｉｊと書くとする。ロジック回路は、Ｑ１０、Ｑ２０，Ｑ３０にもとづいて遷移前シンボルを判定し、Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移後シンボルを判定する。ロジック回路は、（i-u）遷移前シンボルが００であり、遷移後シンボルが０１である場合に、Ｑ１１が１のときアップ信号を生成し、Ｑ１１が０のときに、ダウン信号を生成し、（i-d）遷移前シンボルが０１であり、遷移後シンボルが００である場合に、Ｑ１１が１のときダウン信号を生成し、Ｑ１１が０のときに、アップ信号を生成する。ロジック回路は、（ii-u）遷移前シンボルが０１であり、遷移後シンボルが１０である場合に、Ｑ２１が１のときアップ信号を生成し、Ｑ２１が０のときに、ダウン信号を生成し、（ii-d）遷移前シンボルが１０であり、遷移後シンボルが０１である場合に、Ｑ２１が１のときダウン信号を生成し、Ｑ２１が０のときに、アップ信号を生成する。ロジック回路は、（iii-u）遷移前シンボルが１０であり、遷移後シンボルが１１である場合に、Ｑ３１が１のときアップ信号を生成し、Ｑ３１が０のときに、ダウン信号を生成し、（iii-d）遷移前シンボルが１１であり、遷移後シンボルが１０である場合に、Ｑ３１が１のときダウン信号を生成し、Ｑ２１が０のときに、アップ信号を生成する。
【0009】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【0010】
本開示のある態様によれば、高速な４値ＰＡＭ信号を正確に受信できる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0013】
一実施形態に係る受信回路は、４値ＰＡＭ（Pulse Amplitude Modulation）信号の周波数の１／２倍の周波数を有する４相クロックを生成するとともに、アップ信号およびダウン信号に応答して、４相クロックの周波数が制御可能であるクロック発生器と、４値ＰＡＭ信号を、シンボル００とシンボル０１の境界に対応する第１しきい値と比較する第１コンパレータと、４値ＰＡＭ信号を、シンボル０１とシンボル１０の境界に対応する第２しきい値と比較する第２コンパレータと、４値ＰＡＭ信号を、シンボル１０とシンボル１１の境界に対応する第３しきい値と比較する第３コンパレータと、第１コンパレータ、第２コンパレータ、第３コンパレータそれぞれの出力を、４相クロックの４個のエッジを利用してラッチするラッチ群と、ラッチ群の出力にもとづいて、４値ＰＡＭ信号のシンボルを判定し、かつアップ信号およびダウン信号を生成するロジック回路と、を備える。第ｉコンパレータ（ｉ＝１，２，…）の出力を、４相クロックの第ｊ相（ｊ＝０，１，２，３）のエッジでラッチした値をＱｉｊと書くとする。ロジック回路は、Ｑ１０、Ｑ２０，Ｑ３０にもとづいて遷移前シンボルを判定し、Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移後シンボルを判定し、（i-u）遷移前シンボルが００であり、遷移後シンボルが０１である場合に、Ｑ１１が１のときアップ信号を生成し、Ｑ１１が０のときに、ダウン信号を生成し、（i-d）遷移前シンボルが０１であり、遷移後シンボルが００である場合に、Ｑ１１が１のときダウン信号を生成し、Ｑ１１が０のときに、アップ信号を生成する。ロジック回路は、（ii-u）遷移前シンボルが０１であり、遷移後シンボルが１０である場合に、Ｑ２１が１のときアップ信号を生成し、Ｑ２１が０のときに、ダウン信号を生成し、（ii-d）遷移前シンボルが１０であり、遷移後シンボルが０１である場合に、Ｑ２１が１のときダウン信号を生成し、Ｑ２１が０のときに、アップ信号を生成する。ロジック回路は、（iii-u）遷移前シンボルが１０であり、遷移後シンボルが１１である場合に、Ｑ３１が１のときアップ信号を生成し、Ｑ３１が０のときに、ダウン信号を生成し、（iii-d）遷移前シンボルが１１であり、遷移後シンボルが１０である場合に、Ｑ３１が１のときダウン信号を生成し、Ｑ２１が０のときに、アップ信号を生成する。
【0014】
この構成では、遷移前シンボルと遷移後シンボルの組み合わせにもとづいて、ラッチ群の中から、位相比較のために参照すべきラッチを選択し、そのラッチの出力の値にもとづいて、アップ信号／ダウン信号を生成する。具体的には、信号レベルが隣接する２つのシンボル間で遷移が発生した場合に、２つのシンボルの境界に対応するコンパレータの出力を参照し、アップ信号およびダウン信号を生成する。
【0015】
この方式では、ハーフレートのクロックを用いているため、フルレート動作するアレクサンダー型の位相比較器に比べて、動作周波数を高めることができる。また、２段のフリップフロップをカスケードに接続したハーフレートの位相比較器に比べて、遅延が小さいため、４相クロックの位相制御の追従性を高めることができる。また、アレクサンダー型ではアップ信号、ダウン信号の生成のために参照する３つのデータが同じタイミングで遷移するため、アップ信号、ダウン信号にグリッジが発生しやすいのに対して、上記構成では、３つのデータのうち、２つは確定した状態で、アップ信号、ダウン信号を生成できるため、グリッジを抑制できる。
【0016】
一実施形態において、ロジック回路は、さらに、Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移前シンボルを判定し、次のサイクルのＱ１０、Ｑ２０，Ｑ３０にもとづいて遷移後シンボルを判定してもよい。ロジック回路は、（i-u）遷移前シンボルが００であり、遷移後シンボルが０１である場合に、Ｑ１３が１のときアップ信号を生成し、Ｑ１３が０のときに、ダウン信号を生成し、（i-d）遷移前シンボルが０１であり、遷移後シンボルが００である場合に、Ｑ１３が１のときダウン信号を生成し、Ｑ１３が０のときに、アップ信号を生成してもよい。ロジック回路は、（ii-u）遷移前シンボルが０１であり、遷移後シンボルが１０である場合に、Ｑ２３が１のときアップ信号を生成し、Ｑ２３が０のときに、ダウン信号を生成し、（ii-d）遷移前シンボルが１０であり、遷移後シンボルが０１である場合に、Ｑ２３が１のときダウン信号を生成し、Ｑ２３が０のときに、アップ信号を生成してもよい。ロジック回路は、（iii-u）遷移前シンボルが１０であり、遷移後シンボルが１１である場合に、Ｑ３３が１のときアップ信号を生成し、Ｑ３３が０のときに、ダウン信号を生成し、（iii-d）遷移前シンボルが１１であり、遷移後シンボルが１０である場合に、Ｑ３３が１のときダウン信号を生成し、Ｑ２３が０のときに、アップ信号を生成してもよい。この構成では、奇数番目の遷移と偶数番目の遷移についてインタリーブ動作を行うことができる。
【0017】
一実施形態において、ロジック回路は、（iv-u）遷移前シンボルが００であり、遷移後シンボルが１１である場合に、Ｑ２１が１のときアップ信号を生成し、Ｑ２１が０のときに、ダウン信号を生成し、（iv-d）遷移前シンボルが１１であり、遷移後シンボルが００である場合に、Ｑ２１が１のときダウン信号を生成し、Ｑ２１が０のときに、アップ信号を生成してもよい。
【0018】
信号レベルが３つ離れている２つのシンボル間で遷移が発生した場合に、２つの信号レベルの中央に対応する第２コンパレータの出力を参照することで、アップ信号およびダウン信号を生成することができる。
【0019】
一実施形態において、ロジック回路は、（iv-u）遷移前シンボルが００であり、遷移後シンボルが１１である場合に、Ｑ２３が１のときアップ信号を生成し、Ｑ２３が０のときに、ダウン信号を生成し、（iv-d）遷移前シンボルが１１であり、遷移後シンボルが００である場合に、Ｑ２３が１のときダウン信号を生成し、Ｑ２３が０のときに、アップ信号を生成してもよい。
【0020】
一実施形態において、受信回路は、４値ＰＡＭ信号を、第１しきい値と第２しきい値の中央の第４しきい値と比較する第４コンパレータと、４値ＰＡＭ信号を、第２しきい値と第３しきい値の中央の第５しきい値と比較する第５コンパレータと、をさらに備えてもよい。ラッチ群は、さらに、第４コンパレータ、第５コンパレータそれぞれの出力を、４相クロックの４個のエッジを利用してラッチしてもよい。ロジック回路は、Ｑ１０、Ｑ２０，Ｑ３０にもとづいて遷移前シンボルを判定し、Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移後シンボルを判定してもよい。ロジック回路は、（v-u）遷移前シンボルが００であり、遷移後シンボルが１０である場合に、Ｑ４１が１のときアップ信号を生成し、Ｑ４１が０のときに、ダウン信号を生成してもよい。ロジック回路は、（v-d）遷移前シンボルが１０であり、遷移後シンボルが００である場合に、Ｑ４１が１のときダウン信号を生成し、Ｑ４１が０のときに、アップ信号を生成してもよい。ロジック回路は、（vi-u）遷移前シンボルが０１であり、遷移後シンボルが１１である場合に、Ｑ５１が１のときアップ信号を生成し、Ｑ５１が０のときに、ダウン信号を生成し、（vi-d）遷移前シンボルが１１であり、遷移後シンボルが０１である場合に、Ｑ５１が１のときダウン信号を生成し、Ｑ５１が０のときに、アップ信号を生成してもよい。
【0021】
信号レベルが２つ離れている２つのシンボル間で遷移が発生した場合には、第４コンパレータまたは第５コンパレータのうち、２つの信号レベルの中央に対応するの出力を参照し、アップ信号およびダウン信号を生成することができる。
【0022】
一実施形態において、ロジック回路は、さらに、Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移前シンボルを判定し、次のＱ１０、Ｑ２０，Ｑ３０にもとづいて遷移後シンボルを判定してもよい。ロジック回路は、（v-u）遷移前シンボルが００であり、遷移後シンボルが１０である場合に、Ｑ４３が１のときアップ信号を生成し、Ｑ４３が０のときに、ダウン信号を生成し、（v-d）遷移前シンボルが１０であり、遷移後シンボルが００である場合に、Ｑ４３が１のときダウン信号を生成し、Ｑ４３が０のときに、アップ信号を生成してもよい。ロジック回路は、（vi-u）遷移前シンボルが０１であり、遷移後シンボルが１１である場合に、Ｑ５３が１のときアップ信号を生成し、Ｑ５３が０のときに、ダウン信号を生成し、（vi-d）遷移前シンボルが１１であり、遷移後シンボルが０１である場合に、Ｑ５３が１のときダウン信号を生成し、Ｑ５３が０のときに、アップ信号を生成してもよい。
【0023】
一実施形態において、受信回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【0024】
（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
【0025】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0026】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0027】
また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタ、インダクタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは回路定数（抵抗値、容量値、インダクタンス）を表すものとする。
【0028】
図１は、実施形態に係るＮ値ＰＡＭ（ＰＡＭ－Ｎ）信号の伝送システム１００のブロック図である。伝送システム１００は、送信回路２００、受信回路（デシリアライザ）３００を備える。送信回路２００と受信回路３００の間は、伝送ケーブル１０２を介して接続される。
【0029】
（送信回路）
送信回路２００は、図示しない外部回路から、受信回路３００に送信すべきデータＳ１を受信し、Ｎ値のＰＡＭ信号Ｓ２に変換して受信回路３００に送信するシリアライザＩＣ（Integrated Circuit）である。パラレルデータＳ１の種類は限定されないが、たとえば大容量を高速伝送する必要がある画像データなどが例示される。
送信回路２００は、図示しない外部回路から、受信回路３００に送信すべきデータＳ１を受信し、Ｎ値のＰＡＭ信号Ｓ２に変換して受信回路３００に送信するシリアライザＩＣ（Integrated Circuit）である。パラレルデータＳ１の種類は限定されないが、たとえば大容量を高速伝送する必要がある画像データなどが例示される。
【0030】
（受信回路）
受信回路３００は、送信回路２００からＰＡＭ－Ｎ信号Ｓ２を受信し、受信したデータＳ３を、図示しない別の外部回路に出力するデシリアライザＩＣである。送信回路２００と受信回路３００の間の信号伝送は、差動信号が利用される。
受信回路３００は、送信回路２００からＰＡＭ－Ｎ信号Ｓ２を受信し、受信したデータＳ３を、図示しない別の外部回路に出力するデシリアライザＩＣである。送信回路２００と受信回路３００の間の信号伝送は、差動信号が利用される。
【0031】
ここではＰＡＭ－Ｎ信号として、４値（Ｎ＝４）のＰＡＭ（ＰＡＭ４）を例とするが、ＰＡＭ信号の階調数は限定されず、８値や１６値、６４値にも本開示は適用可能である。
【0032】
はじめに送信回路２００の構成を説明する。ＰＡＭエンコーダ２１０は、データＳ１ａをＰＡＭ形式のデータＳ１ｂに変換する。ＰＡＭエンコーダ２１０において、データＳ１ｂにクロック信号が埋め込まれる。ＰＡＭエンコーダ２１０におけるエンコード方式は特に限定されないが、８ｂ１０ｂ、１０ｂ１２ｂ、６４ｂ６６ｂなどのＤＣバランスエンコード方式を用いることができる。
【0033】
Ｐ／Ｓ変換器２２０は、ＰＡＭエンコーダ２１０が生成したデータＳ１ｂをシリアルデータＳ１ｃに変換する。ＰＡＭドライバ２３０は、シリアルデータＳ１ｃを、アナログのＰＡＭ－Ｎ信号Ｓ２に変換して出力する。
【0034】
続いて受信回路３００の構成を説明する。受信回路３００は、波形整形回路３１０、Ａ／Ｄコンバータ３２０、ＰＡＭ位相比較器３３０、クロックリカバリ回路３４０、Ｓ／Ｐ変換器３５０、ＰＡＭデコーダ３６０を備える。
【0035】
ＰＡＭ－Ｎ信号Ｓ２が伝送ケーブル１０２を伝送する間に、ＰＡＭ－Ｎ信号Ｓ２の波形は歪む。この波形歪みを改善するために波形整形回路３１０が設けられる。波形歪みは、伝送ロスによる減衰や、伝送ケーブル１０２のローパス作用による波形歪みなどが例示される。波形整形回路３１０は、理想的なＰＡＭ信号に近づくように、ＰＡＭ－Ｎ信号Ｓ２を波形整形する。
【0036】
波形整形回路３１０は、ＰＡＭ－Ｎ信号Ｓ２を可変ゲインで増幅し、ＰＡＭ－Ｎ信号Ｓ２の直流（ＤＣ）振幅を調節するＶＧＡ（Variable Gain Amplification）機能と、ＰＡＭ－Ｎ信号Ｓ２の周波数特性を補正するイコライジング（ＥＱ）機能を備えてもよい。
【0037】
Ａ／Ｄコンバータ３２０は、波形整形回路３１０によって波形整形後のＰＡＭ－Ｎ信号Ｓ２ａを量子化して、比較信号Ｓ２ｂに変換する。
【0038】
図２は、Ａ／Ｄコンバータ３２０およびその周辺のブロック図である。Ａ／Ｄコンバータ３２０は、シンボル判定部３２２と、振幅判定部３２４を含む。
【0039】
シンボル判定部３２２は、スライサと呼ばれる低い分解能を有するフラッシュ型のＡ／Ｄコンバータであり、ＰＡＭ－Ｎ信号Ｓ２ａを、複数の基準レベル（しきい値）Ｒｅｆ１１，Ｒｅｆ１２，Ｒｅｆ１３と比較する。Ｎ値のＰＡＭ信号に対して、基準レベルの個数は（Ｎ－１）である。
【0040】
具体的には、シンボル判定部３２２は、複数のレベル判定用コンパレータ（以下、単にコンパレータという）ＣＯＭＰ１１～ＣＯＭＰ１３を含む。各コンパレータＣＯＭＰ１ｉ（ｉ＝１，２，３）は、ＰＡＭ－Ｎ信号Ｓ２ａを、対応する基準レベルＲｅｆ２ｉと比較する。なおＰＡＭ４信号は実際には差動信号であるから、コンパレータはＣＯＭＰ１１～ＣＯＭＰ１３は差動コンパレータであり、差動ＰＡＭ４信号の差動成分を基準レベルＲｅｆ１１～Ｒｅｆ１３と比較し、比較結果を示すビットｂ１～ｂ３を出力する。
【0041】
図３は、ＰＡＭ４信号と基準レベルの関係を示すレベルダイアグラムである。図３には、ＰＡＭ４信号の差動成分（もしくはＰ成分）Ｄが示される。シンボルと信号の関係は以下の通りである。
Ｄ＜Ｒｅｆ１１ …シンボル００
Ｒｅｆ１１＜Ｄ＜Ｒｅｆ１２ …シンボル０１
Ｒｅｆ１２＜Ｄ＜Ｒｅｆ１３ …シンボル１０
Ｒｅｆ１３＜Ｄ …シンボル１１
Ｄ＜Ｒｅｆ１１ …シンボル００
Ｒｅｆ１１＜Ｄ＜Ｒｅｆ１２ …シンボル０１
Ｒｅｆ１２＜Ｄ＜Ｒｅｆ１３ …シンボル１０
Ｒｅｆ１３＜Ｄ …シンボル１１
【0042】
複数のコンパレータＣＯＭＰ１１～ＣＯＭＰ１３の出力は、ＣＯＭＰ１１の出力ｂ１を最下位ビット、ＣＯＭＰ１３の出力ｂ３を最上位ビットとするサーモメータコードＴＣと把握できる。コンパレータＣＯＭＰ１ｉは、Ｄ＞Ｒｅｆ１ｉのとき１、Ｄ＜Ｒｅｆ１ｉのとき０を出力する場合の、サーモメータコードＴＣとシンボルの関係は以下の通りである。
ＴＣ＝［０００］ …シンボル００
ＴＣ＝［００１］ …シンボル０１
ＴＣ＝［０１１］ …シンボル１０
ＴＣ＝［１１１］ …シンボル１１
ＴＣ＝［０００］ …シンボル００
ＴＣ＝［００１］ …シンボル０１
ＴＣ＝［０１１］ …シンボル１０
ＴＣ＝［１１１］ …シンボル１１
【0043】
このサーモメータコードＴＣが、比較信号Ｓ２ｂとしてＰＡＭ位相比較器３３０に供給される。
【0044】
ＰＡＭ位相比較器３３０は、比較信号Ｓ２ｂ（サーモメータコードＴＣ）を受け、クロックリカバリ回路（クロック発生器）３４０が生成するクロック信号ＣＬＫ（データストローブ信号）と同期して、比較信号Ｓ２ｂを構成する複数のビットｂ１～ｂ３をラッチする。ＰＡＭ位相比較器３３０は、クロック信号ＣＬＫでラッチした比較信号Ｓ２ｂを、サーモメータコードから２ビットのバイナリコード（シンボルデータ）Ｓ２ｃに変換する。
【0045】
図１に戻る。Ｓ／Ｐ変換器３５０は、バイナリコードＳ２ｃを、パラレルデータＳ２ｅに変換する。ＰＡＭデコーダ３６０は、送信回路２００のＰＡＭエンコーダ２１０と逆処理を行い、ＤＣバランスエンコードされたパラレルデータＳ２ｅをデコードし、データＳ３を出力する。
【0046】
再び図２を参照する。振幅判定部３２４は、Ｍ個の中間レベル判定コンパレータＣＯＭＰ２１～ＣＯＭＰ２Ｍを含む。ただし、２≦Ｍ≦Ｎ－２であり、この例ではＭ＝２となっている。
【0047】
中間レベル判定コンパレータＣＯＭＰ２１は、ＰＡＭ－Ｎ信号Ｓ２ａの差動成分を、第１中間基準値Ｒｅｆ２１と比較し、比較結果を示す信号ｃ１を出力する。同様に、中間レベル判定コンパレータＣＯＭＰ２２は、ＰＡＭ－Ｎ信号Ｓ２ａの差動成分を、第２中間基準値Ｒｅｆ２２と比較し、比較結果を示す信号ｃ２を出力する。第１中間基準値Ｒｅｆ２１は、理想状態において、ＰＡＭ－Ｎ信号Ｓ２がとる中間レベルのひとつであり、この例では、図３に示すようにシンボル０１に対応する信号レベルである。第２中間基準値Ｒｅｆ２２も同様であり、シンボル１０に対応する信号レベルである。第１中間基準値Ｒｅｆ２１は、Ｒｅｆ１１とＲｅｆ１２の中央に定められ、第２中間基準値Ｒｅｆ２２は、Ｒｅｆ１２とＲｅｆ１３の中央に定められる。
【0048】
振幅判定部３２４において生成される２つの信号ｃ１，ｃ２は、２ビットの比較信号Ｓ２ｄとしてＰＡＭ位相比較器３３０に供給される。この２ビットの比較信号Ｓ２ｄは、比較信号Ｓ２ｂとともに、クロックリカバリ回路３４０が生成するクロック信号ＣＬＫの周波数あるいは位相の調節に用いられる。
【0049】
図４は、ＰＡＭ４シグナリングで発生する遷移を示す波形図である。ＰＡＭ４シグナリングでは、１２通りのレベル遷移が発生する。
【0050】
図５は、ＰＡＭ４信号のアイパターンを示す図である。図５には、クロックリカバリ回路３４０が生成するクロック信号ＣＬＫが示される。図５を参照して、ＰＡＭ位相比較器３３０およびクロックリカバリ回路３４０の動作を説明する。
【0051】
この例では、クロック信号ＣＬＫの一方のエッジ（ポジティブエッジ）がデータストローブに使用される。ＰＡＭ位相比較器３３０は、クロック信号ＣＬＫのポジティブエッジのタイミングで、比較信号Ｓ２ｂをラッチし、２ビットのバイナリコード（シンボルデータ）Ｓ２ｃを生成する。
【0052】
またＰＡＭ位相比較器３３０は、２ビットの比較信号Ｓ２ｄ（ｃ１，ｃ２）を、クロック信号ＣＬＫのポジティブエッジ（データストローブタイミング）においてラッチし、信号Ｓ２ｆを生成する。この信号Ｓ２ｆは、Ｓ／Ｐ変換器３５０によりパラレルデータＳ２ｇに変換される。
【0053】
また、クロック信号ＣＬＫの他方のエッジ（ネガティブエッジ）が、クロック信号ＣＬＫのタイミング制御および／または周波数制御に使用される。１２通りのいずれかの遷移が発生すると、ＰＡＭ４信号は、複数の基準レベルＲｅｆ１１，Ｒｅｆ２１，Ｒｅｆ１２，Ｒｅｆ２２，Ｒｅｆ１３のいずれかとクロスするため、複数の比較信号Ｓ２ｂおよびＳ２ｄ（図２のｂ１～ｂ３，ｃ１，ｃ２）のいずれかが変化する。
【0054】
ＰＡＭ位相比較器３３０は、複数の比較信号ｂ１～ｂ３，ｃ１，ｃ２のひとつが変化するタイミングと、クロック信号ＣＬＫのネガティブエッジのタイミングを比較し（位相比較）、２つのタイミングの前後関係にもとづいて、クロックリカバリ回路３４０の周波数あるいは位相を調節する。この調節により、クロック信号ＣＬＫの周波数および位相が、最適化される。
【0055】
続いて、ＰＡＭ位相比較器３３０の構成を説明する。
【0056】
図６は、実施形態に係るＰＡＭ位相比較器３３０およびその周辺回路のブロック図である。
【0057】
クロックリカバリ回路３４０は、ＰＡＭ４信号Ｓ２の周波数の１／２倍の周波数（ハーフレート）を有する４相クロックＣＫ０～ＣＫ４を生成するクロック発生器であり、ＰＡＭ位相比較器３３０が生成するアップ信号ＵＰおよびダウン信号ＤＮに応答して、４相クロックＣＫ０～ＣＫ３の周波数が制御可能である。４相クロックＣＫ０～ＣＫ３の周波数は、アップ信号ＵＰに応答して上昇し、ダウン信号ＤＮに応答して下降する。
【0058】
Ａ／Ｄコンバータ３２０は、上述のように、５個のコンパレータＣＯＭＰ１１、ＣＯＭＰ１２，ＣＯＭＰ１３，ＣＯＭＰ２１，ＣＯＭＰ２２を含む。ＣＯＭＰ１１，ＣＯＭＰ１２、ＣＯＭＰ１３を、第１コンパレータＣｐ１、第２コンパレータＣｐ２、第３コンパレータＣｐ３と称する。またＣＯＭＰ２１、ＣＯＭＰ２２を、第４コンパレータＣｐ４、第５コンパレータＣｐ５と称する。また、各コンパレータＣｐ１～Ｃｐ５の出力を、Ｄ１～Ｄ５と表記する。
【0059】
第１コンパレータＣｐ１は、ＰＡＭ４信号Ｓ２ａを、シンボル００とシンボル０１の境界に対応する第１しきい値Ｒｅｆ１１と比較する。第２コンパレータＣｐ２は、ＰＡＭ４信号Ｓ２ａを、シンボル０１とシンボル１０の境界に対応する第２しきい値Ｒｅｆ１２と比較する。第３コンパレータＣｐ３は、ＰＡＭ４信号Ｓ２ａを、シンボル１０とシンボル１１の境界に対応する第３しきい値Ｒｅｆ１３と比較する。
【0060】
第４コンパレータＣｐ４は、ＰＡＭ４信号Ｓ２ａを、第１しきい値Ｒｅｆ１１と第２しきい値Ｒｅｆ１２の中央の第４しきい値Ｒｅｆ２１と比較する。第５コンパレータＣｐ５は、ＰＡＭ４信号Ｓ２ａを、第２しきい値Ｒｅｆ１２と第３しきい値Ｒｅｆ１３の中央の第５しきい値Ｒｅｆ２２と比較する。
【0061】
ＰＡＭ位相比較器３３０は、ラッチ群３３２およびロジック回路３３４を備える。
【0062】
ラッチ群３３２は、第１コンパレータＣｐ１、第２コンパレータＣｐ２、第３コンパレータＣｐ３それぞれの出力Ｄ１，Ｄ２，Ｄ３を、４相クロックＣＫ０，ＣＫ１，ＣＫ２，ＣＫ３のエッジを利用してラッチする。
【0063】
またラッチ群３３２は、第４コンパレータＣｐ４、第５コンパレータＣｐ５それぞれの出力Ｄ４，Ｄ５を、４相クロックＣＫ０，ＣＫ１，ＣＫ２，ＣＫ３のエッジを利用してラッチする。
【0064】
第ｉコンパレータ（ｉ＝１，２，…）の出力Ｄｉを、４相クロックの第ｊ相（ｊ＝０，１，２，３）ＣＫｊのエッジでラッチした値をＱｉｊと表記する。
【0065】
ロジック回路３３４は、ラッチ群３３２の出力にもとづいて、ＰＡＭ４信号のシンボルを判定する。さらにロジック回路３３４は、ラッチ群３３２の出力にもとづいた信号に対して、クロックＣＫ０，ＣＫ２のハイ区間をもとにした２つのマスク信号でタイミング調節することにより、アップ信号ＵＰおよびダウン信号ＤＮを生成する。
【0066】
図７は、４相クロックＣＫ０～ＣＫ３と、ラッチ群３３２の出力Ｑｉｊの関係を示すタイムチャートである。Ｎ－１，Ｎ，Ｎ＋１，Ｎ＋２は、ＰＡＭ４信号のサイクルを表す。
【0067】
奇数番目のサイクルＮ－１，Ｎ＋１，…のコンパレータＣｐｉの出力Ｄｉは、第０相クロックＣＫ０によってラッチされ、偶数番目のサイクルＮ，Ｎ＋２，…のコンパレータＣｐｉの出力Ｄｉは、第２相クロックＣＫ２によってラッチされる。
【0068】
また第１相クロックＣＫ１、第３相クロックＣＫ３によって、サイクルの切り替わりのタイミングにおけるコンパレータＣｐｉの出力Ｄｉが、エッジデータＥｉとしてラッチされる。
【0069】
続いてロジック回路３３４によるアップ信号ＵＰ、ダウン信号ＤＮの生成について説明する。
【0070】
ロジック回路３３４は、Ｑ１０、Ｑ２０，Ｑ３０にもとづいて遷移前シンボルを判定する。またＱ１２、Ｑ２２，Ｑ３２にもとづいて遷移後シンボルを判定する。
【0071】
ロジック回路３３４は、信号レベルが異なる２つのシンボル間の遷移が発生すると、遷移前後の２つのシンボルの信号レベルの中央に基準レベルをもつコンパレータの出力を参照して、このコンパレータの出力をラッチした値にもとづいて、アップ信号ＵＰ，ダウン信号ＤＮを生成する。具体的には、信号レベルが異なる２つのシンボル間で遷移が発生した場合に、第１相クロックＣＫ１または第３相クロックＣＫ３のエッジのタイミングにおいて、ＰＡＭ４信号が、２つの信号レベルの中点を通過しているか否かに応じて、アップ信号ＵＰ，ダウン信号ＤＮを発生する。
【0072】
（Ａ） はじめに、信号レベルが隣接する２つのシンボル間の遷移を説明する。信号レベルが隣接する２つのシンボル間の遷移が発生した場合、それらの２つのシンボルの境界に対応するコンパレータの出力にもとづくラッチデータが参照される。
【0073】
（１）００と０１間の遷移が生じた場合
この場合、００と０１の境界Ｒｅｆ１１に対応するコンパレータＣｐ１に対応する値Ｑ１ｊにもとづいて、アップ信号ＵＰ，ダウン信号ＤＮが生成される。
この場合、００と０１の境界Ｒｅｆ１１に対応するコンパレータＣｐ１に対応する値Ｑ１ｊにもとづいて、アップ信号ＵＰ，ダウン信号ＤＮが生成される。
【0074】
（i-u）ロジック回路３３４は、遷移前シンボルが００であり、遷移後シンボルが０１である場合、つまり信号レベルが上昇する遷移が発生した場合、Ｑ１１が１のときアップ信号ＵＰを生成し、Ｑ１１が０のときに、ダウン信号ＤＮを生成する。
【0075】
また（i-d）ロジック回路３３４は、遷移前シンボルが０１であり、遷移後シンボルが００である場合、つまり信号レベルが下降する遷移が発生した場合、Ｑ１１が１のときダウン信号ＤＮを生成し、Ｑ１１が０のときに、アップ信号ＵＰを生成する。
【0076】
（２）０１と１０間の遷移が生じた場合
この場合、０１と１０の境界Ｒｅｆ１２に対応するコンパレータＣｐ２に対応する値Ｑ２ｊにもとづいて、アップ信号ＵＰ，ダウン信号ＤＮが生成される。
この場合、０１と１０の境界Ｒｅｆ１２に対応するコンパレータＣｐ２に対応する値Ｑ２ｊにもとづいて、アップ信号ＵＰ，ダウン信号ＤＮが生成される。
【0077】
ロジック回路３３４は、（ii-u）遷移前シンボルが０１であり、遷移後シンボルが１０である場合に、Ｑ２１が１のときアップ信号ＵＰを生成し、Ｑ２１が０のときに、ダウン信号ＤＮを生成する。反対に、（ii-d）遷移前シンボルが１０であり、遷移後シンボルが０１である場合には、Ｑ２１が１のときダウン信号ＤＮを生成し、Ｑ２１が０のときに、アップ信号ＵＰを生成する。
【0078】
（３）１０と１１間の遷移が生じた場合
この場合、１０と１１の境界Ｒｅｆ１３に対応するコンパレータＣｐ３に対応する値Ｑ３ｊにもとづいて、アップ信号ＵＰ，ダウン信号ＤＮが生成される。
この場合、１０と１１の境界Ｒｅｆ１３に対応するコンパレータＣｐ３に対応する値Ｑ３ｊにもとづいて、アップ信号ＵＰ，ダウン信号ＤＮが生成される。
【0079】
ロジック回路３３４は、（iii-u）遷移前シンボルが１０であり、遷移後シンボルが１１である場合に、Ｑ３１が１のときアップ信号ＵＰを生成し、Ｑ３１が０のときに、ダウン信号ＤＮを生成する。反対に、（iii-d）遷移前シンボルが１１であり、遷移後シンボルが１０である場合には、Ｑ３１が１のときダウン信号ＤＮを生成し、Ｑ２１が０のときに、アップ信号ＵＰを生成する。
【0080】
ロジック回路３３４は、インタリーブ動作を行う。ロジック回路３３４は、Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移前シンボルを判定し、次のサイクルのＱ１０、Ｑ２０，Ｑ３０にもとづいて遷移後シンボルを判定する。
【0081】
（i-u）ロジック回路３３４は、Ｑ１２、Ｑ２２，Ｑ３２にもとづく遷移前シンボルが００であり、次のサイクルのＱ１０、Ｑ２０，Ｑ３０にもとづく遷移後シンボルが０１である場合に、Ｑ１３が１のときアップ信号ＵＰを生成し、Ｑ１３が０のときに、ダウン信号ＤＮを生成する。反対に（i-d）ロジック回路３３４は、遷移前シンボルが０１であり、遷移後シンボルが００である場合に、Ｑ１３が１のときダウン信号ＤＮを生成し、Ｑ１３が０のときに、アップ信号ＵＰを生成する。
【0082】
（ii-u）ロジック回路３３４は、Ｑ１２、Ｑ２２，Ｑ３２にもとづく遷移前シンボルが０１であり、次のサイクルのＱ１０、Ｑ２０，Ｑ３０にもとづく遷移後シンボルが１０である場合に、Ｑ２３が１のときアップ信号ＵＰを生成し、Ｑ２３が０のときに、前記ダウン信号ＤＮを生成する。反対にロジック回路３３４は、（ii-d）遷移前シンボルが１０であり、遷移後シンボルが０１である場合に、Ｑ２３が１のときダウン信号ＤＮを生成し、Ｑ２３が０のときに、アップ信号ＵＰを生成する。
【0083】
（iii-u）ロジック回路３３４は、Ｑ１２、Ｑ２２，Ｑ３２にもとづく遷移前シンボルが１０であり、次のサイクルのＱ１０、Ｑ２０，Ｑ３０にもとづく遷移後シンボルが１１である場合に、Ｑ３３が１のときアップ信号ＵＰを生成し、Ｑ３３が０のときに、ダウン信号ＤＮを生成する。反対に、ロジック回路３３４は、（iii-d）遷移前シンボルが１１であり、遷移後シンボルが１０である場合に、Ｑ３３が１のときダウン信号ＤＮを生成し、Ｑ２３が０のときに、アップ信号ＵＰを生成する。
【0084】
図８は、シンボル００と０１の間の遷移が発生したときの動作の一例を示す波形図である。クロックＣＫ２のエッジのタイミングで、シンボルが０１と確定すると、シンボル００から０１への遷移が発生したと判定される。この場合、基準レベルＲｅｆ１１に対応するコンパレータＣｐ１の出力Ｄ１をクロックＣＫ１のエッジでラッチした値Ｑ１１が参照される。この例ではＱ１１＝１であり、クロックＣＫ２のハイ区間でマスクすることでアップ信号ＵＰ１が発生する。
【0085】
またクロックＣＫ０のエッジのタイミングで、シンボルが００と確定すると、０１から００への遷移が発生したと判定される。この場合、基準レベルＲｅｆ１１に対応するコンパレータＣｐ１の出力Ｄ１をクロックＣＫ３のエッジでラッチした値Ｑ１３が参照される。この例ではＱ１３＝０であり、クロックＣＫ０のハイ区間でマスクすることで、アップ信号ＵＰ３が発生する。
【0086】
図９は、シンボル００と０１の間の遷移が発生したときの動作の別の一例を示す波形図である。クロックＣＫ２のエッジのタイミングで、シンボルが０１と確定すると、シンボル００から０１への遷移が発生したと判定される。この場合、基準レベルＲｅｆ１１に対応するコンパレータＣｐ１の出力Ｄ１をクロックＣＫ１のエッジでラッチした値Ｑ１１が参照される。この例ではＱ１１＝０であり、クロックＣＫ２のハイ区間でマスクすることでダウン信号ＤＮ１が発生する。
【0087】
またクロックＣＫ０のエッジのタイミングで、シンボルが００と確定すると、０１から００への遷移が発生したと判定される。この場合、基準レベルＲｅｆ１１に対応するコンパレータＣｐ１の出力Ｄ１をクロックＣＫ３のエッジでラッチした値Ｑ１３が参照される。この例ではＱ１３＝１であり、クロックＣＫ０のハイ区間でマスクすることで、ダウン信号ＤＮ３が発生する。
【0088】
（Ｂ） 次に、信号レベルが３つ異なる２つのシンボル００と１１の間の遷移を説明する。この場合、２つのシンボルの信号レベルの中央に基準レベルＲｅｆ１２にもつ第２コンパレータＣｐ２に対応する値Ｑ２ｊにもとづいて、アップ信号ＵＰ、ダウン信号ＤＮが生成される。
【0089】
ロジック回路３３４は、（iv-u）遷移前シンボルが００であり、遷移後シンボルが１１である場合に、Ｑ２１が１のときアップ信号ＵＰを生成し、Ｑ２１が０のときに、ダウン信号ＤＮを生成する。反対に、（iv-d）遷移前シンボルが１１であり、遷移後シンボルが００である場合に、Ｑ２１が１のときダウン信号ＤＮを生成し、Ｑ２１が０のときに、アップ信号ＵＰを生成する。
【0090】
ロジック回路３３４は、Ｑ１２、Ｑ２２，Ｑ３２にもとづく遷移前シンボルが００であり、次のサイクルのＱ１０、Ｑ２０，Ｑ３０にもとづく遷移後シンボルが１１である場合に、Ｑ２３が１のときアップ信号ＵＰを生成し、Ｑ２３が０のときに、ダウン信号ＤＮを生成する。反対に、（iv-d）遷移前シンボルが１１であり、遷移後シンボルが００である場合に、Ｑ２３が１のときダウン信号ＤＮを生成し、Ｑ２３が０のときに、アップ信号ＵＰを生成する。
【0091】
図１０は、シンボル００と１１の間の遷移が発生したときの動作の一例を示す波形図である。シンボル００と１１の間の遷移が発生する場合、基準レベルＲｅｆ１２に対応するコンパレータＣｐ２の出力Ｄ２にもとづく値Ｑ２１，Ｑ２３が参照される。
【0092】
クロックＣＫ２のエッジのタイミングで、シンボルが１１と確定すると、シンボル００から１１への遷移が発生したと判定される。この場合、基準レベルＲｅｆ１２に対応するコンパレータＣｐ２の出力Ｄ２をクロックＣＫ１のエッジでラッチした値Ｑ２１が参照される。この例ではＱ２１＝１であり、クロックＣＫ２のハイ区間でマスクすることでアップ信号ＵＰ１が発生する。
【0093】
またクロックＣＫ０のエッジのタイミングで、シンボルが００と確定すると、１１から００への遷移が発生したと判定される。この場合、基準レベルＲｅｆ１２に対応するコンパレータＣｐ２の出力Ｄ２をクロックＣＫ３のエッジでラッチした値Ｑ２３が参照される。この例ではＱ２３＝０であり、クロックＣＫ０のハイ区間でマスクすることで、アップ信号ＵＰ３が発生する。
【0094】
図１１は、シンボル００と１１の間の遷移が発生したときの動作の別の一例を示す波形図である。
【0095】
クロックＣＫ２のエッジのタイミングで、シンボルが１１と確定すると、シンボル００から１１への遷移が発生したと判定される。この場合、基準レベルＲｅｆ１２に対応するコンパレータＣｐ２の出力Ｄ２をクロックＣＫ１のエッジでラッチした値Ｑ２１が参照される。この例ではＱ２１＝０であり、クロックＣＫ２のハイ区間でマスクすることでダウン信号ＤＮ１が発生する。
【0096】
またクロックＣＫ０のエッジのタイミングで、シンボルが００と確定すると、１１から００への遷移が発生したと判定される。この場合、基準レベルＲｅｆ１２に対応するコンパレータＣｐ２の出力Ｄ２をクロックＣＫ３のエッジでラッチした値Ｑ２３が参照される。この例ではＱ２３＝１であり、クロックＣＫ０のハイ区間でマスクすることで、ダウン信号ＤＮ３が発生する。
【0097】
（Ｃ） 次に、信号レベルが２つ異なる２つのシンボルの間の遷移を説明する。この場合、第４コンパレータＣｐ４、第５コンパレータＣｐ５のうち、遷移前後の２つのシンボルの信号レベルの中央を基準レベルにもつコンパレータに対応する値Ｑ４ｊ、Ｑ５ｊにもとづいて、アップ信号ＵＰ、ダウン信号ＤＮが生成される。
【0098】
（１）００と１０間の遷移が生じた場合
ロジック回路３３４は、（v-u）Ｑ１０、Ｑ２０，Ｑ３０にもとづく遷移前シンボルが００であり、Ｑ１２、Ｑ２２，Ｑ３２にもとづく遷移後シンボルが１０である場合に、Ｑ４１が１のときアップ信号ＵＰを生成し、Ｑ４１が０のときに、ダウン信号ＤＮを生成する。反対にロジック回路３３４は、（v-d）遷移前シンボルが１０であり、遷移後シンボルが００である場合に、Ｑ４１が１のときダウン信号ＤＮを生成し、Ｑ４１が０のときに、アップ信号ＵＰを生成する。
ロジック回路３３４は、（v-u）Ｑ１０、Ｑ２０，Ｑ３０にもとづく遷移前シンボルが００であり、Ｑ１２、Ｑ２２，Ｑ３２にもとづく遷移後シンボルが１０である場合に、Ｑ４１が１のときアップ信号ＵＰを生成し、Ｑ４１が０のときに、ダウン信号ＤＮを生成する。反対にロジック回路３３４は、（v-d）遷移前シンボルが１０であり、遷移後シンボルが００である場合に、Ｑ４１が１のときダウン信号ＤＮを生成し、Ｑ４１が０のときに、アップ信号ＵＰを生成する。
【0099】
ロジック回路３３４は、（v-u）Ｑ１２、Ｑ２２，Ｑ３２にもとづく遷移前シンボルが００であり、次のＱ１０、Ｑ２０，Ｑ３０にもとづく遷移後シンボルが１０である場合に、Ｑ４３が１のときアップ信号ＵＰを生成し、Ｑ４３が０のときに、ダウン信号ＤＮを生成する。反対に、（v-d）遷移前シンボルが１０であり、遷移後シンボルが００である場合に、Ｑ４３が１のときダウン信号ＤＮを生成し、Ｑ４３が０のときに、アップ信号ＵＰを生成する。
【0100】
図１２は、シンボル００と１０の間の遷移が発生したときの動作の一例を示す波形図である。シンボル００と１０の間の遷移が発生する場合、基準レベルＲｅｆ２１に対応するコンパレータＣｐ４の出力Ｄ４にもとづく値Ｑ４１，Ｑ４３が参照される。この例では、Ｑ４１＝１に応答してアップ信号ＵＰ１が生成され、Ｑ４３＝０に応答してアップ信号ＵＰ３が生成される。
【0101】
図１３は、シンボル００と１０の間の遷移が発生したときの動作の別の一例を示す波形図である。この例では、Ｑ４１＝０に応答してダウン信号ＤＮ１が生成され、Ｑ４３＝０に応答してダウン信号ＤＮ３が生成される。
【0102】
（２）０１と１１間の遷移が生じた場合
ロジック回路３３４は、（vi-u）Ｑ１０、Ｑ２０，Ｑ３０にもとづく遷移前シンボルが０１であり、Ｑ１２、Ｑ２２，Ｑ３２にもとづく遷移後シンボルが１１である場合に、Ｑ５１が１のときアップ信号ＵＰを生成し、Ｑ５１が０のときに、ダウン信号ＤＮを生成する。反対に、（vi-d）遷移前シンボルが１１であり、遷移後シンボルが０１である場合に、Ｑ５１が１のときダウン信号ＤＮを生成し、Ｑ５１が０のときに、アップ信号ＵＰを生成する。
ロジック回路３３４は、（vi-u）Ｑ１０、Ｑ２０，Ｑ３０にもとづく遷移前シンボルが０１であり、Ｑ１２、Ｑ２２，Ｑ３２にもとづく遷移後シンボルが１１である場合に、Ｑ５１が１のときアップ信号ＵＰを生成し、Ｑ５１が０のときに、ダウン信号ＤＮを生成する。反対に、（vi-d）遷移前シンボルが１１であり、遷移後シンボルが０１である場合に、Ｑ５１が１のときダウン信号ＤＮを生成し、Ｑ５１が０のときに、アップ信号ＵＰを生成する。
【0103】
ロジック回路３３４は、（vi-u）Ｑ１２、Ｑ２２，Ｑ３２にもとづく遷移前シンボルが０１であり、次のＱ１０、Ｑ２０，Ｑ３０にもとづく遷移後シンボルが１１である場合に、Ｑ５３が１のときアップ信号ＵＰを生成し、Ｑ５３が０のときに、ダウン信号ＤＮを生成する。反対に、（vi-d）遷移前シンボルが１１であり、遷移後シンボルが０１である場合に、Ｑ５３が１のときダウン信号ＤＮを生成し、Ｑ５３が０のときに、アップ信号ＵＰを生成してもよい。
【0104】
以上がロジック回路３３４の動作である。このロジック回路３３４によれば、信号レベルが異なる２つのシンボル間で遷移が発生した場合に、第１相クロックＣＫ１または第３相クロックＣＫ３のエッジのタイミングにおいて、ＰＡＭ４信号が、２つの信号レベルの中点を通過し終わっている場合には、アップ信号ＵＰを生成し、ＰＡＭ４信号が、中点を通過する前である場合には、ダウン信号ＤＮを生成する。これにより、４相クロックＣＫ０～ＣＫ３の周波数および位相が最適化される。
【0105】
実施形態に係るＰＡＭ位相比較器３３０の利点を説明する。
【0106】
この方式では、ハーフレートのクロックを用いているため、フルレート動作するアレクサンダー型の位相比較器に比べて、動作周波数を高めることができる。
【0107】
また、２段のフリップフロップをカスケードに接続したハーフレートの位相比較器に比べて、遅延が小さいため、４相クロックの位相制御の追従性を高めることができる。
【0108】
また、アレクサンダー型ではアップ信号ＵＰ、ダウン信号ＤＮの生成のために参照する３つのデータが同じタイミングで遷移するため、アップ信号ＵＰ、ダウン信号ＤＮにグリッジが発生しやすい。これに対して、実施形態に係るＰＡＭ位相比較器３３０では、３つのデータのうち、２つは確定した状態で、アップ信号ＵＰ、ダウン信号ＤＮを生成できるため、グリッジを抑制できる。
【0109】
（変形例）
実施形態では、アップ信号ＵＰ、ダウン信号ＤＮの生成に、第４コンパレータＣｐ４、第５コンパレータＣｐ５の遷移を利用したがその限りでない。信号レベルが隣接する遷移が発生した場合だけ、４相クロック信号の位相制御を行う場合、第４コンパレータＣｐ４，第５コンパレータＣｐ５の出力は参照しなくてもよい。
実施形態では、アップ信号ＵＰ、ダウン信号ＤＮの生成に、第４コンパレータＣｐ４、第５コンパレータＣｐ５の遷移を利用したがその限りでない。信号レベルが隣接する遷移が発生した場合だけ、４相クロック信号の位相制御を行う場合、第４コンパレータＣｐ４，第５コンパレータＣｐ５の出力は参照しなくてもよい。
【0110】
（付記）
本明細書に開示される技術は、一側面において以下のように把握できる。
本明細書に開示される技術は、一側面において以下のように把握できる。
【0111】
（項目１）
４値ＰＡＭ（Pulse Amplitude Modulation）信号の周波数の１／２倍の周波数を有する４相クロックを生成するとともに、アップ信号およびダウン信号に応答して、前記４相クロックの周波数が制御可能であるクロック発生器と、
前記４値ＰＡＭ信号を、シンボル００とシンボル０１の境界に対応する第１しきい値と比較する第１コンパレータと、
前記４値ＰＡＭ信号を、シンボル０１とシンボル１０の境界に対応する第２しきい値と比較する第２コンパレータと、
前記４値ＰＡＭ信号を、シンボル１０とシンボル１１の境界に対応する第３しきい値と比較する第３コンパレータと、
前記第１コンパレータ、前記第２コンパレータ、前記第３コンパレータそれぞれの出力を、前記４相クロックの４個のエッジを利用してラッチするラッチ群と、
前記ラッチ群の出力にもとづいて、前記４値ＰＡＭ信号のシンボルを判定し、かつ前記アップ信号および前記ダウン信号を生成するロジック回路と、
を備え、
第ｉコンパレータ（ｉ＝１，２，…）の出力を、前記４相クロックの第ｊ相（ｊ＝０，１，２，３）のエッジでラッチした値をＱｉｊと書くとき、
前記ロジック回路は、
Ｑ１０、Ｑ２０，Ｑ３０にもとづいて遷移前シンボルを判定し、
Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移後シンボルを判定し、
（i-u）前記遷移前シンボルが００であり、前記遷移後シンボルが０１である場合に、Ｑ１１が１のときアップ信号を生成し、Ｑ１１が０のときに、前記ダウン信号を生成し、
（i-d）前記遷移前シンボルが０１であり、前記遷移後シンボルが００である場合に、Ｑ１１が１のときダウン信号を生成し、Ｑ１１が０のときに、前記アップ信号を生成し、
（ii-u）前記遷移前シンボルが０１であり、前記遷移後シンボルが１０である場合に、Ｑ２１が１のときアップ信号を生成し、Ｑ２１が０のときに、前記ダウン信号を生成し、
（ii-d）前記遷移前シンボルが１０であり、前記遷移後シンボルが０１である場合に、Ｑ２１が１のときダウン信号を生成し、Ｑ２１が０のときに、前記アップ信号を生成し、
（iii-u）前記遷移前シンボルが１０であり、前記遷移後シンボルが１１である場合に、Ｑ３１が１のときアップ信号を生成し、Ｑ３１が０のときに、前記ダウン信号を生成し、
（iii-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが１０である場合に、Ｑ３１が１のときダウン信号を生成し、Ｑ２１が０のときに、前記アップ信号を生成する、受信回路。
４値ＰＡＭ（Pulse Amplitude Modulation）信号の周波数の１／２倍の周波数を有する４相クロックを生成するとともに、アップ信号およびダウン信号に応答して、前記４相クロックの周波数が制御可能であるクロック発生器と、
前記４値ＰＡＭ信号を、シンボル００とシンボル０１の境界に対応する第１しきい値と比較する第１コンパレータと、
前記４値ＰＡＭ信号を、シンボル０１とシンボル１０の境界に対応する第２しきい値と比較する第２コンパレータと、
前記４値ＰＡＭ信号を、シンボル１０とシンボル１１の境界に対応する第３しきい値と比較する第３コンパレータと、
前記第１コンパレータ、前記第２コンパレータ、前記第３コンパレータそれぞれの出力を、前記４相クロックの４個のエッジを利用してラッチするラッチ群と、
前記ラッチ群の出力にもとづいて、前記４値ＰＡＭ信号のシンボルを判定し、かつ前記アップ信号および前記ダウン信号を生成するロジック回路と、
を備え、
第ｉコンパレータ（ｉ＝１，２，…）の出力を、前記４相クロックの第ｊ相（ｊ＝０，１，２，３）のエッジでラッチした値をＱｉｊと書くとき、
前記ロジック回路は、
Ｑ１０、Ｑ２０，Ｑ３０にもとづいて遷移前シンボルを判定し、
Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移後シンボルを判定し、
（i-u）前記遷移前シンボルが００であり、前記遷移後シンボルが０１である場合に、Ｑ１１が１のときアップ信号を生成し、Ｑ１１が０のときに、前記ダウン信号を生成し、
（i-d）前記遷移前シンボルが０１であり、前記遷移後シンボルが００である場合に、Ｑ１１が１のときダウン信号を生成し、Ｑ１１が０のときに、前記アップ信号を生成し、
（ii-u）前記遷移前シンボルが０１であり、前記遷移後シンボルが１０である場合に、Ｑ２１が１のときアップ信号を生成し、Ｑ２１が０のときに、前記ダウン信号を生成し、
（ii-d）前記遷移前シンボルが１０であり、前記遷移後シンボルが０１である場合に、Ｑ２１が１のときダウン信号を生成し、Ｑ２１が０のときに、前記アップ信号を生成し、
（iii-u）前記遷移前シンボルが１０であり、前記遷移後シンボルが１１である場合に、Ｑ３１が１のときアップ信号を生成し、Ｑ３１が０のときに、前記ダウン信号を生成し、
（iii-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが１０である場合に、Ｑ３１が１のときダウン信号を生成し、Ｑ２１が０のときに、前記アップ信号を生成する、受信回路。
【0112】
（項目２）
前記ロジック回路は、さらに、
Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移前シンボルを判定し、
次のサイクルのＱ１０、Ｑ２０，Ｑ３０にもとづいて遷移後シンボルを判定し、
（i-u）前記遷移前シンボルが００であり、前記遷移後シンボルが０１である場合に、Ｑ１３が１のときアップ信号を生成し、Ｑ１３が０のときに、前記ダウン信号を生成し、
（i-d）前記遷移前シンボルが０１であり、前記遷移後シンボルが００である場合に、Ｑ１３が１のときダウン信号を生成し、Ｑ１３が０のときに、前記アップ信号を生成し、
（ii-u）前記遷移前シンボルが０１であり、前記遷移後シンボルが１０である場合に、Ｑ２３が１のときアップ信号を生成し、Ｑ２３が０のときに、前記ダウン信号を生成し、
（ii-d）前記遷移前シンボルが１０であり、前記遷移後シンボルが０１である場合に、Ｑ２３が１のときダウン信号を生成し、Ｑ２３が０のときに、前記アップ信号を生成し、
（iii-u）前記遷移前シンボルが１０であり、前記遷移後シンボルが１１である場合に、Ｑ３３が１のときアップ信号を生成し、Ｑ３３が０のときに、前記ダウン信号を生成し、
（iii-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが１０である場合に、Ｑ３３が１のときダウン信号を生成し、Ｑ２３が０のときに、前記アップ信号を生成する、項目１に記載の受信回路。
前記ロジック回路は、さらに、
Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移前シンボルを判定し、
次のサイクルのＱ１０、Ｑ２０，Ｑ３０にもとづいて遷移後シンボルを判定し、
（i-u）前記遷移前シンボルが００であり、前記遷移後シンボルが０１である場合に、Ｑ１３が１のときアップ信号を生成し、Ｑ１３が０のときに、前記ダウン信号を生成し、
（i-d）前記遷移前シンボルが０１であり、前記遷移後シンボルが００である場合に、Ｑ１３が１のときダウン信号を生成し、Ｑ１３が０のときに、前記アップ信号を生成し、
（ii-u）前記遷移前シンボルが０１であり、前記遷移後シンボルが１０である場合に、Ｑ２３が１のときアップ信号を生成し、Ｑ２３が０のときに、前記ダウン信号を生成し、
（ii-d）前記遷移前シンボルが１０であり、前記遷移後シンボルが０１である場合に、Ｑ２３が１のときダウン信号を生成し、Ｑ２３が０のときに、前記アップ信号を生成し、
（iii-u）前記遷移前シンボルが１０であり、前記遷移後シンボルが１１である場合に、Ｑ３３が１のときアップ信号を生成し、Ｑ３３が０のときに、前記ダウン信号を生成し、
（iii-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが１０である場合に、Ｑ３３が１のときダウン信号を生成し、Ｑ２３が０のときに、前記アップ信号を生成する、項目１に記載の受信回路。
【0113】
（項目３）
前記ロジック回路は、
（iv-u）前記遷移前シンボルが００であり、前記遷移後シンボルが１１である場合に、Ｑ２１が１のときアップ信号を生成し、Ｑ２１が０のときに、前記ダウン信号を生成し、
（iv-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが００である場合に、Ｑ２１が１のときダウン信号を生成し、Ｑ２１が０のときに、前記アップ信号を生成する、項目１に記載の受信回路。
前記ロジック回路は、
（iv-u）前記遷移前シンボルが００であり、前記遷移後シンボルが１１である場合に、Ｑ２１が１のときアップ信号を生成し、Ｑ２１が０のときに、前記ダウン信号を生成し、
（iv-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが００である場合に、Ｑ２１が１のときダウン信号を生成し、Ｑ２１が０のときに、前記アップ信号を生成する、項目１に記載の受信回路。
【0114】
（項目４）
前記ロジック回路は、
（iv-u）前記遷移前シンボルが００であり、前記遷移後シンボルが１１である場合に、Ｑ２３が１のときアップ信号を生成し、Ｑ２３が０のときに、前記ダウン信号を生成し、
（iv-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが００である場合に、Ｑ２３が１のときダウン信号を生成し、Ｑ２３が０のときに、前記アップ信号を生成する、項目２に記載の受信回路。
前記ロジック回路は、
（iv-u）前記遷移前シンボルが００であり、前記遷移後シンボルが１１である場合に、Ｑ２３が１のときアップ信号を生成し、Ｑ２３が０のときに、前記ダウン信号を生成し、
（iv-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが００である場合に、Ｑ２３が１のときダウン信号を生成し、Ｑ２３が０のときに、前記アップ信号を生成する、項目２に記載の受信回路。
【0115】
（項目５）
前記４値ＰＡＭ信号を、前記第１しきい値と前記第２しきい値の中央の第４しきい値と比較する第４コンパレータと、
前記４値ＰＡＭ信号を、前記第２しきい値と前記第３しきい値の中央の第５しきい値と比較する第５コンパレータと、
をさらに備え、
前記ラッチ群は、さらに、前記第４コンパレータ、前記第５コンパレータそれぞれの出力を、前記４相クロックの４個のエッジを利用してラッチし、
前記ロジック回路は、
Ｑ１０、Ｑ２０，Ｑ３０にもとづいて遷移前シンボルを判定し、
Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移後シンボルを判定し、
（v-u）前記遷移前シンボルが００であり、前記遷移後シンボルが１０である場合に、Ｑ４１が１のときアップ信号を生成し、Ｑ４１が０のときに、前記ダウン信号を生成し、
（v-d）前記遷移前シンボルが１０であり、前記遷移後シンボルが００である場合に、Ｑ４１が１のときダウン信号を生成し、Ｑ４１が０のときに、前記アップ信号を生成し、
（vi-u）前記遷移前シンボルが０１であり、前記遷移後シンボルが１１である場合に、Ｑ５１が１のときアップ信号を生成し、Ｑ５１が０のときに、前記ダウン信号を生成し、
（vi-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが０１である場合に、Ｑ５１が１のときダウン信号を生成し、Ｑ５１が０のときに、前記アップ信号を生成する、項目１または２に記載の受信回路。
前記４値ＰＡＭ信号を、前記第１しきい値と前記第２しきい値の中央の第４しきい値と比較する第４コンパレータと、
前記４値ＰＡＭ信号を、前記第２しきい値と前記第３しきい値の中央の第５しきい値と比較する第５コンパレータと、
をさらに備え、
前記ラッチ群は、さらに、前記第４コンパレータ、前記第５コンパレータそれぞれの出力を、前記４相クロックの４個のエッジを利用してラッチし、
前記ロジック回路は、
Ｑ１０、Ｑ２０，Ｑ３０にもとづいて遷移前シンボルを判定し、
Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移後シンボルを判定し、
（v-u）前記遷移前シンボルが００であり、前記遷移後シンボルが１０である場合に、Ｑ４１が１のときアップ信号を生成し、Ｑ４１が０のときに、前記ダウン信号を生成し、
（v-d）前記遷移前シンボルが１０であり、前記遷移後シンボルが００である場合に、Ｑ４１が１のときダウン信号を生成し、Ｑ４１が０のときに、前記アップ信号を生成し、
（vi-u）前記遷移前シンボルが０１であり、前記遷移後シンボルが１１である場合に、Ｑ５１が１のときアップ信号を生成し、Ｑ５１が０のときに、前記ダウン信号を生成し、
（vi-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが０１である場合に、Ｑ５１が１のときダウン信号を生成し、Ｑ５１が０のときに、前記アップ信号を生成する、項目１または２に記載の受信回路。
【0116】
（項目６）
前記ロジック回路は、さらに、
Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移前シンボルを判定し、
次のＱ１０、Ｑ２０，Ｑ３０にもとづいて遷移後シンボルを判定し、
（v-u）前記遷移前シンボルが００であり、前記遷移後シンボルが１０である場合に、Ｑ４３が１のときアップ信号を生成し、Ｑ４３が０のときに、前記ダウン信号を生成し、
（v-d）前記遷移前シンボルが１０であり、前記遷移後シンボルが００である場合に、Ｑ４３が１のときダウン信号を生成し、Ｑ４３が０のときに、前記アップ信号を生成し、
（vi-u）前記遷移前シンボルが０１であり、前記遷移後シンボルが１１である場合に、Ｑ５３が１のときアップ信号を生成し、Ｑ５３が０のときに、前記ダウン信号を生成し、
（vi-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが０１である場合に、Ｑ５３が１のときダウン信号を生成し、Ｑ５３が０のときに、前記アップ信号を生成する、項目５に記載の受信回路。
前記ロジック回路は、さらに、
Ｑ１２、Ｑ２２，Ｑ３２にもとづいて遷移前シンボルを判定し、
次のＱ１０、Ｑ２０，Ｑ３０にもとづいて遷移後シンボルを判定し、
（v-u）前記遷移前シンボルが００であり、前記遷移後シンボルが１０である場合に、Ｑ４３が１のときアップ信号を生成し、Ｑ４３が０のときに、前記ダウン信号を生成し、
（v-d）前記遷移前シンボルが１０であり、前記遷移後シンボルが００である場合に、Ｑ４３が１のときダウン信号を生成し、Ｑ４３が０のときに、前記アップ信号を生成し、
（vi-u）前記遷移前シンボルが０１であり、前記遷移後シンボルが１１である場合に、Ｑ５３が１のときアップ信号を生成し、Ｑ５３が０のときに、前記ダウン信号を生成し、
（vi-d）前記遷移前シンボルが１１であり、前記遷移後シンボルが０１である場合に、Ｑ５３が１のときダウン信号を生成し、Ｑ５３が０のときに、前記アップ信号を生成する、項目５に記載の受信回路。
【0117】
（項目７）
ひとつの半導体基板に一体集積化される、項目１から６のいずれかに記載の受信回路。
ひとつの半導体基板に一体集積化される、項目１から６のいずれかに記載の受信回路。
【0118】
本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではない。本発明の範囲は、請求の範囲によって規定されるものであり、したがって、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。
【符号の説明】
【0119】
１００ 伝送システム
１０２ 伝送ケーブル
２００ 送信回路
２１０ ＰＡＭエンコーダ
２２０ Ｐ／Ｓ変換器
２３０ ＰＡＭドライバ
３００ 受信回路
３１０ 波形整形回路
３２０ Ａ／Ｄコンバータ
Ｃｐ１ 第１コンパレータ
Ｃｐ２ 第２コンパレータ
Ｃｐ３ 第３コンパレータ
Ｃｐ４ 第４コンパレータ
Ｃｐ５ 第５コンパレータ
３２２ シンボル判定部
３２４ 振幅判定部
３３０ ＰＡＭ位相比較器
３３２ ラッチ群
３３４ ロジック回路
３４０ クロックリカバリ回路
３５０ Ｓ／Ｐ変換器
３６０ ＰＡＭデコーダ
３７０ 自動調節部
Ｓ２ ＰＡＭ信号
１０２ 伝送ケーブル
２００ 送信回路
２１０ ＰＡＭエンコーダ
２２０ Ｐ／Ｓ変換器
２３０ ＰＡＭドライバ
３００ 受信回路
３１０ 波形整形回路
３２０ Ａ／Ｄコンバータ
Ｃｐ１ 第１コンパレータ
Ｃｐ２ 第２コンパレータ
Ｃｐ３ 第３コンパレータ
Ｃｐ４ 第４コンパレータ
Ｃｐ５ 第５コンパレータ
３２２ シンボル判定部
３２４ 振幅判定部
３３０ ＰＡＭ位相比較器
３３２ ラッチ群
３３４ ロジック回路
３４０ クロックリカバリ回路
３５０ Ｓ／Ｐ変換器
３６０ ＰＡＭデコーダ
３７０ 自動調節部
Ｓ２ ＰＡＭ信号
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】