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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024036259
(43)【公開日】2024-03-15
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 12/00 20230101AFI20240308BHJP
【ＦＩ】
H01L27/108 671
H01L27/108 621A
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022141093
(22)【出願日】2022-09-05
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】増田 貴史
(72)【発明者】
【氏名】岡嶋 睦
(72)【発明者】
【氏名】斉藤 信美
(72)【発明者】
【氏名】池田 圭司
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083AD03
5F083AD22
5F083GA10
5F083JA02
5F083JA38
5F083JA39
5F083JA40
5F083JA42
5F083JA60
5F083PR05
5F083PR21
5F083PR22
(57)【要約】
【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板と、第１方向において基板から離間する第１メモリ層と、第１方向に延伸し、第２方向の位置が異なる第１ビア配線及び第２ビア配線と、を備える。第１メモリ層は、第１ビア配線に電気的に接続された第１トランジスタと、第１トランジスタに電気的に接続されたメモリ部と、第１トランジスタに電気的に接続され、第２方向に延伸する第１配線と、第２ビア配線に電気的に接続され、第１配線に電気的に接続された第２トランジスタと、第２トランジスタに電気的に接続された第１電極と、第１配線及び第１電極に電気的に接続された第２電極と、を備える。第１電極は、第１方向に並ぶ第１導電層及び第２導電層を含む。第２導電層は、導電性酸化物を含む。第２電極の第１方向の長さが、第１配線の第１方向の長さ、及び、第１導電層の第１方向の長さの、一方又は双方よりも大きい。
【選択図】図９
【解決手段】半導体記憶装置は、基板と、第１方向において基板から離間する第１メモリ層と、第１方向に延伸し、第２方向の位置が異なる第１ビア配線及び第２ビア配線と、を備える。第１メモリ層は、第１ビア配線に電気的に接続された第１トランジスタと、第１トランジスタに電気的に接続されたメモリ部と、第１トランジスタに電気的に接続され、第２方向に延伸する第１配線と、第２ビア配線に電気的に接続され、第１配線に電気的に接続された第２トランジスタと、第２トランジスタに電気的に接続された第１電極と、第１配線及び第１電極に電気的に接続された第２電極と、を備える。第１電極は、第１方向に並ぶ第１導電層及び第２導電層を含む。第２導電層は、導電性酸化物を含む。第２電極の第１方向の長さが、第１配線の第１方向の長さ、及び、第１導電層の第１方向の長さの、一方又は双方よりも大きい。
【選択図】図９
【特許請求の範囲】
【請求項1】
基板と、
前記基板の表面と交差する第１方向において前記基板から離間する第１メモリ層と、
前記第１方向に延伸し、前記第１方向と交差する第２方向の位置が異なる第１ビア配線及び第２ビア配線と
を備え、
前記第１メモリ層は、
前記第１ビア配線に電気的に接続された第１トランジスタと、
前記第１トランジスタに電気的に接続されたメモリ部と、
前記第１トランジスタに電気的に接続され、前記第２方向に延伸する第１配線と、
前記第２ビア配線に電気的に接続され、前記第１配線に電気的に接続された第２トランジスタと、
前記第２トランジスタに電気的に接続された第１電極と、
前記第１配線及び前記第１電極に電気的に接続された第２電極と
を備え、
前記第１電極は、前記第１方向に並ぶ第１導電層及び第２導電層を含み、
前記第２導電層は、導電性酸化物を含み、
前記第２電極の前記第１方向の長さが、前記第１配線の前記第１方向の長さ、及び、前記第１導電層の前記第１方向の長さの、一方又は双方よりも大きい
半導体記憶装置。
前記基板の表面と交差する第１方向において前記基板から離間する第１メモリ層と、
前記第１方向に延伸し、前記第１方向と交差する第２方向の位置が異なる第１ビア配線及び第２ビア配線と
を備え、
前記第１メモリ層は、
前記第１ビア配線に電気的に接続された第１トランジスタと、
前記第１トランジスタに電気的に接続されたメモリ部と、
前記第１トランジスタに電気的に接続され、前記第２方向に延伸する第１配線と、
前記第２ビア配線に電気的に接続され、前記第１配線に電気的に接続された第２トランジスタと、
前記第２トランジスタに電気的に接続された第１電極と、
前記第１配線及び前記第１電極に電気的に接続された第２電極と
を備え、
前記第１電極は、前記第１方向に並ぶ第１導電層及び第２導電層を含み、
前記第２導電層は、導電性酸化物を含み、
前記第２電極の前記第１方向の長さが、前記第１配線の前記第１方向の長さ、及び、前記第１導電層の前記第１方向の長さの、一方又は双方よりも大きい
半導体記憶装置。
【請求項2】
前記メモリ部は、キャパシタである
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項3】
前記第１トランジスタは、
前記メモリ部及び前記第１ビア配線に電気的に接続された第１半導体層と、
前記第１配線に接続され、前記第１半導体層と対向する第１ゲート電極と、
前記第１半導体層と前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と
を備え、
前記第１半導体層は、前記第１ゲート電極の前記第１方向における一方側及び他方側の面の少なくともいずれかと対向する
請求項１記載の半導体記憶装置。
前記メモリ部及び前記第１ビア配線に電気的に接続された第１半導体層と、
前記第１配線に接続され、前記第１半導体層と対向する第１ゲート電極と、
前記第１半導体層と前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と
を備え、
前記第１半導体層は、前記第１ゲート電極の前記第１方向における一方側及び他方側の面の少なくともいずれかと対向する
請求項１記載の半導体記憶装置。
【請求項4】
前記第１半導体層は、酸化物半導体を含む
請求項３記載の半導体記憶装置。
請求項３記載の半導体記憶装置。
【請求項5】
前記第１半導体層は、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む
請求項３記載の半導体記憶装置。
請求項３記載の半導体記憶装置。
【請求項6】
前記第２トランジスタは、
前記第１電極及び前記第２ビア配線に電気的に接続された第２半導体層と、
前記第２半導体層と対向する第２ゲート電極と、
前記第２半導体層と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と
を備え、
前記第２半導体層は、前記第２ゲート電極の前記第１方向における一方側及び他方側の面の少なくともいずれかと対向する
請求項１記載の半導体記憶装置。
前記第１電極及び前記第２ビア配線に電気的に接続された第２半導体層と、
前記第２半導体層と対向する第２ゲート電極と、
前記第２半導体層と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と
を備え、
前記第２半導体層は、前記第２ゲート電極の前記第１方向における一方側及び他方側の面の少なくともいずれかと対向する
請求項１記載の半導体記憶装置。
【請求項7】
前記第２半導体層は、酸化物半導体を含む
請求項６記載の半導体記憶装置。
請求項６記載の半導体記憶装置。
【請求項8】
前記第２半導体層は、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む
請求項６記載の半導体記憶装置。
請求項６記載の半導体記憶装置。
【請求項9】
前記第２電極の前記第１方向の長さは、前記第１電極の前記第１方向の長さよりも大きい
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項10】
前記第２電極は、前記第１導電層に接する
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項11】
前記第２電極と前記第１配線との接続面を、第１の接続面とし、
前記第２電極と前記第１電極との接続面を、第２の接続面とすると、
前記第１の接続面及び前記第２の接続面は、前記第２方向に並ぶ
請求項１記載の半導体記憶装置。
前記第２電極と前記第１電極との接続面を、第２の接続面とすると、
前記第１の接続面及び前記第２の接続面は、前記第２方向に並ぶ
請求項１記載の半導体記憶装置。
【請求項12】
前記第２電極は、
前記第１配線に接続された第１部分と、
前記第１電極に接続された第２部分と、
前記第１部分及び前記第２部分の間に設けられ、前記第１部分及び前記第２部分に接続された第３部分と
を備え、
前記第３部分の、前記第１方向及び前記第２方向と交差する第３方向の長さは、前記第１部分の前記第３方向の長さ、及び、前記第２部分の前記第３方向の長さよりも小さい
請求項１記載の半導体記憶装置。
前記第１配線に接続された第１部分と、
前記第１電極に接続された第２部分と、
前記第１部分及び前記第２部分の間に設けられ、前記第１部分及び前記第２部分に接続された第３部分と
を備え、
前記第３部分の、前記第１方向及び前記第２方向と交差する第３方向の長さは、前記第１部分の前記第３方向の長さ、及び、前記第２部分の前記第３方向の長さよりも小さい
請求項１記載の半導体記憶装置。
【請求項13】
前記第２電極と前記第１配線との接続面を、第１の接続面とし、
前記第２電極と前記第１電極との接続面を、第２の接続面とすると、
前記第１の接続面及び前記第２の接続面は、前記第１方向及び前記第２方向と交差する第３方向に並ぶ
請求項１記載の半導体記憶装置。
前記第２電極と前記第１電極との接続面を、第２の接続面とすると、
前記第１の接続面及び前記第２の接続面は、前記第１方向及び前記第２方向と交差する第３方向に並ぶ
請求項１記載の半導体記憶装置。
【請求項14】
前記導電性酸化物は、酸化インジウムスズ、酸化インジウム亜鉛、酸化ルテニウム、及び、酸化イリジウムのうちの一つである
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項15】
基板と、
前記基板の表面と交差する第１方向に並ぶ複数のメモリ層と、
前記第１方向に延伸し、前記第１方向と交差する第２方向の位置が異なる第１ビア配線及び第２ビア配線と
を備え、
前記複数のメモリ層は、それぞれ、
前記第１ビア配線に電気的に接続された第１トランジスタと、
前記第１トランジスタに電気的に接続されたメモリ部と、
前記第１トランジスタに電気的に接続され、前記第２方向に延伸する第１配線と、
前記第２ビア配線に電気的に接続され、前記第１配線に電気的に接続された第２トランジスタと、
前記第２トランジスタに電気的に接続された第１電極と、
前記第１配線及び前記第１電極に電気的に接続された第２電極と
を備え、
前記第１電極は、前記第１方向に並ぶ第１導電層及び第２導電層を含み、
前記第２導電層は、導電性酸化物を含み、
前記第２電極の前記第１方向の長さが、前記第１配線の前記第１方向の長さ、及び、前記第１導電層の前記第１方向の長さの、一方又は双方よりも大きい
半導体記憶装置。
前記基板の表面と交差する第１方向に並ぶ複数のメモリ層と、
前記第１方向に延伸し、前記第１方向と交差する第２方向の位置が異なる第１ビア配線及び第２ビア配線と
を備え、
前記複数のメモリ層は、それぞれ、
前記第１ビア配線に電気的に接続された第１トランジスタと、
前記第１トランジスタに電気的に接続されたメモリ部と、
前記第１トランジスタに電気的に接続され、前記第２方向に延伸する第１配線と、
前記第２ビア配線に電気的に接続され、前記第１配線に電気的に接続された第２トランジスタと、
前記第２トランジスタに電気的に接続された第１電極と、
前記第１配線及び前記第１電極に電気的に接続された第２電極と
を備え、
前記第１電極は、前記第１方向に並ぶ第１導電層及び第２導電層を含み、
前記第２導電層は、導電性酸化物を含み、
前記第２電極の前記第１方向の長さが、前記第１配線の前記第１方向の長さ、及び、前記第１導電層の前記第１方向の長さの、一方又は双方よりも大きい
半導体記憶装置。
【請求項16】
前記第２電極の前記第１方向の長さは、前記第１電極の前記第１方向の長さよりも大きい
請求項１５記載の半導体記憶装置。
請求項１５記載の半導体記憶装置。
【請求項17】
前記第２電極は、前記第１導電層に接する
請求項１５記載の半導体記憶装置。
請求項１５記載の半導体記憶装置。
【請求項18】
前記導電性酸化物は、酸化インジウムスズ、酸化インジウム亜鉛、酸化ルテニウム、及び、酸化イリジウムのうちの一つである
請求項１５記載の半導体記憶装置。
請求項１５記載の半導体記憶装置。
【請求項19】
基板と、
前記基板の表面と交差する第１方向において前記基板から離間する第１メモリ層と、
前記第１方向に延伸し、前記第１方向と交差する第２方向の位置が異なる第１ビア配線及び第２ビア配線と
を備え、
前記第１メモリ層は、
前記第１ビア配線に電気的に接続された第１トランジスタと、
前記第１トランジスタに電気的に接続されたメモリ部と、
前記第１トランジスタに電気的に接続され、前記第２方向に延伸する第１配線と、
前記第２ビア配線に電気的に接続され、前記第１配線に電気的に接続された第２トランジスタと
前記第１配線に電気的に接続され、前記第２トランジスタに電気的に接続された電極と
を備え、
前記電極の前記第１方向の長さが、前記第１配線の前記第１方向の長さよりも大きい
半導体記憶装置。
前記基板の表面と交差する第１方向において前記基板から離間する第１メモリ層と、
前記第１方向に延伸し、前記第１方向と交差する第２方向の位置が異なる第１ビア配線及び第２ビア配線と
を備え、
前記第１メモリ層は、
前記第１ビア配線に電気的に接続された第１トランジスタと、
前記第１トランジスタに電気的に接続されたメモリ部と、
前記第１トランジスタに電気的に接続され、前記第２方向に延伸する第１配線と、
前記第２ビア配線に電気的に接続され、前記第１配線に電気的に接続された第２トランジスタと
前記第１配線に電気的に接続され、前記第２トランジスタに電気的に接続された電極と
を備え、
前記電極の前記第１方向の長さが、前記第１配線の前記第１方向の長さよりも大きい
半導体記憶装置。
【請求項20】
前記導電性酸化物は、酸化インジウムスズ、酸化インジウム亜鉛、酸化ルテニウム、及び、酸化イリジウムのうちの一つである
請求項１９記載の半導体記憶装置。
請求項１９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置の高集積化に伴い、半導体記憶装置の三次元化に関する検討が進められている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第９，５１４，７９２号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向において基板から離間する第１メモリ層と、第１方向に延伸し、第１方向と交差する第２方向の位置が異なる第１ビア配線及び第２ビア配線と、を備える。第１メモリ層は、第１ビア配線に電気的に接続された第１トランジスタと、第１トランジスタに電気的に接続されたメモリ部と、第１トランジスタに電気的に接続され、第２方向に延伸する第１配線と、第２ビア配線に電気的に接続され、第１配線に電気的に接続された第２トランジスタと、第２トランジスタに電気的に接続された第１電極と、第１配線及び第１電極に電気的に接続された第２電極と、を備える。第１電極は、第１方向に並ぶ第１導電層及び第２導電層を含む。第２導電層は、導電性酸化物を含む。第２電極の第１方向の長さが、第１配線の第１方向の長さ、及び、第１導電層の第１方向の長さの、一方又は双方よりも大きい。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。
【図2】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図3】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図4】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図5】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図6】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図7】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図8】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図9】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図10】同半導体記憶装置の製造方法について説明するための模式的な断面図である。
【図11】同製造方法について説明するための模式的な断面図である。
【図12】同製造方法について説明するための模式的な断面図である。
【図13】同製造方法について説明するための模式的な断面図である。
【図14】同製造方法について説明するための模式的な断面図である。
【図15】同製造方法について説明するための模式的な断面図である。
【図16】同製造方法について説明するための模式的な断面図である。
【図17】同製造方法について説明するための模式的な断面図である。
【図18】同製造方法について説明するための模式的な断面図である。
【図19】同製造方法について説明するための模式的な断面図である。
【図20】同製造方法について説明するための模式的な断面図である。
【図21】同製造方法について説明するための模式的な断面図である。
【図22】同製造方法について説明するための模式的な断面図である。
【図23】同製造方法について説明するための模式的な断面図である。
【図24】同製造方法について説明するための模式的な断面図である。
【図25】同製造方法について説明するための模式的な断面図である。
【図26】同製造方法について説明するための模式的な断面図である。
【図27】同製造方法について説明するための模式的な断面図である。
【図28】同製造方法について説明するための模式的な断面図である。
【図29】同製造方法について説明するための模式的な断面図である。
【図30】同製造方法について説明するための模式的な断面図である。
【図31】同製造方法について説明するための模式的な断面図である。
【図32】同製造方法について説明するための模式的な断面図である。
【図33】同製造方法について説明するための模式的な断面図である。
【図34】同製造方法について説明するための模式的な断面図である。
【図35】同製造方法について説明するための模式的な断面図である。
【図36】同製造方法について説明するための模式的な断面図である。
【図37】同製造方法について説明するための模式的な断面図である。
【図38】同製造方法について説明するための模式的な断面図である。
【図39】同製造方法について説明するための模式的な断面図である。
【図40】同製造方法について説明するための模式的な断面図である。
【図41】同製造方法について説明するための模式的な断面図である。
【図42】同製造方法について説明するための模式的な断面図である。
【図43】同製造方法について説明するための模式的な断面図である。
【図44】同製造方法について説明するための模式的な断面図である。
【図45】同製造方法について説明するための模式的な断面図である。
【図46】同製造方法について説明するための模式的な断面図である。
【図47】同製造方法について説明するための模式的な断面図である。
【図48】同製造方法について説明するための模式的な断面図である。
【図49】同製造方法について説明するための模式的な断面図である。
【図50】同製造方法について説明するための模式的な断面図である。
【図51】同製造方法について説明するための模式的な断面図である。
【図52】同製造方法について説明するための模式的な断面図である。
【図53】同製造方法について説明するための模式的な断面図である。
【図54】同製造方法について説明するための模式的な断面図である。
【図55】同製造方法について説明するための模式的な断面図である。
【図56】同製造方法について説明するための模式的な断面図である。
【図57】同製造方法について説明するための模式的な断面図である。
【図58】同製造方法について説明するための模式的な断面図である。
【図59】同製造方法について説明するための模式的な断面図である。
【図60】同製造方法について説明するための模式的な断面図である。
【図61】同製造方法について説明するための模式的な断面図である。
【図62】同製造方法について説明するための模式的な断面図である。
【図63】同製造方法について説明するための模式的な断面図である。
【図64】同製造方法について説明するための模式的な断面図である。
【図65】同製造方法について説明するための模式的な断面図である。
【図66】同製造方法について説明するための模式的な断面図である。
【図67】同製造方法について説明するための模式的な断面図である。
【図68】同製造方法について説明するための模式的な断面図である。
【図69】同製造方法について説明するための模式的な断面図である。
【図70】同製造方法について説明するための模式的な断面図である。
【図71】同製造方法について説明するための模式的な断面図である。
【図72】同製造方法について説明するための模式的な断面図である。
【図73】同製造方法について説明するための模式的な断面図である。
【図74】同製造方法について説明するための模式的な断面図である。
【図75】同製造方法について説明するための模式的な断面図である。
【図76】同製造方法について説明するための模式的な断面図である。
【図77】同製造方法について説明するための模式的な断面図である。
【図78】同製造方法について説明するための模式的な断面図である。
【図79】同製造方法について説明するための模式的な断面図である。
【図80】同製造方法について説明するための模式的な断面図である。
【図81】同製造方法について説明するための模式的な断面図である。
【図82】同製造方法について説明するための模式的な断面図である。
【図83】同製造方法について説明するための模式的な断面図である。
【図84】同製造方法について説明するための模式的な断面図である。
【図85】同製造方法について説明するための模式的な断面図である。
【図86】第２実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。
【図87】第２実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0011】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0012】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0013】
また、本明細書において、ある構成の「中心位置」と言った場合、例えば、この構成の外接円の中心の位置を意味しても良いし、この構成の画像上の重心を意味しても良い。
【0014】
［第１実施形態］
［回路構成］
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。図１に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡを備える。メモリセルアレイＭＣＡは、複数のメモリ層ＭＬ０～ＭＬ３と、これら複数のメモリ層ＭＬ０～ＭＬ３に接続された複数のビット線ＢＬと、複数のビット線ＢＬに電気的に接続された複数のグローバルビット線ＧＢＬと、複数のメモリ層ＭＬ０～ＭＬ３に接続されたプレート線ＰＬと、を備える。
［回路構成］
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。図１に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡを備える。メモリセルアレイＭＣＡは、複数のメモリ層ＭＬ０～ＭＬ３と、これら複数のメモリ層ＭＬ０～ＭＬ３に接続された複数のビット線ＢＬと、複数のビット線ＢＬに電気的に接続された複数のグローバルビット線ＧＢＬと、複数のメモリ層ＭＬ０～ＭＬ３に接続されたプレート線ＰＬと、を備える。
【0015】
メモリ層ＭＬ０～ＭＬ３は、それぞれ、複数のワード線ＷＬ０～ＷＬ２（以下、「ワード線ＷＬ」と呼ぶ場合がある。）と、これら複数のワード線ＷＬ０～ＷＬ２に接続された複数のメモリセルＭＣと、を備える。メモリセルＭＣは、それぞれ、トランジスタＴｒＣと、キャパシタＣｐＣと、を備える。トランジスタＴｒＣのソース電極は、ビット線ＢＬに接続されている。トランジスタＴｒＣのドレイン電極は、キャパシタＣｐＣに接続されている。トランジスタＴｒＣのゲート電極は、ワード線ＷＬ０～ＷＬ２のいずれかに接続されている。キャパシタＣｐＣの一方の電極は、トランジスタＴｒＣのドレイン電極に接続されている。キャパシタＣｐＣの他方の電極は、プレート線ＰＬに接続されている。
【0016】
尚、各ビット線ＢＬは、複数のメモリ層ＭＬ０～ＭＬ３に対応する複数のメモリセルＭＣに接続されている。また、各ビット線ＢＬは、グローバルビット線ＧＢＬに接続されている。
【0017】
また、メモリ層ＭＬ０～ＭＬ３は、それぞれ、複数のワード線ＷＬ０～ＷＬ２に対応して設けられた複数のトランジスタＴｒＬ０ａ，ＴｒＬ０ｂ，ＴｒＬ１ａ，ＴｒＬ１ｂ，ＴｒＬ２ａ，ＴｒＬ２ｂ，ＴｒＬ３ａ，ＴｒＬ３ｂ（以下、「トランジスタＴｒＬ」と呼ぶ場合がある。）を備える。トランジスタＴｒＬのドレイン電極は、ワード線ＷＬ０～ＷＬ２のいずれかに接続されている。トランジスタＴｒＬのソース電極は、それぞれ、ワード線選択線ＬＷ０ａ，ＬＷ０ｂ，ＬＷ１ａ，ＬＷ１ｂ，ＬＷ２ａ，ＬＷ２ｂ（以下、「ワード線選択線ＬＷ」と呼ぶ場合がある。）に接続されている。トランジスタＴｒＬのゲート電極は、それぞれ、層選択線ＬＬ０ａ，ＬＬ０ｂ，ＬＬ１ａ，ＬＬ１ｂ，ＬＬ２ａ，ＬＬ２ｂ，ＬＬ３ａ，ＬＬ３ｂ（以下、「層選択線ＬＬ」と呼ぶ場合がある。）に接続されている。
【0018】
尚、ワード線選択線ＬＷは、複数のメモリ層ＭＬ０～ＭＬ３に対応する複数のトランジスタＴｒＬに接続されている。また、層選択線ＬＬ０ａ，ＬＬ１ａ，ＬＬ２ａ，ＬＬ３ａは、それぞれ、メモリ層ＭＬ０～ＭＬ３に対応する全てのトランジスタＴｒＬ０ａ，ＴｒＬ１ａ，ＴｒＬ２ａ，ＴｒＬ３ａに共通に接続されている。同様に、層選択線ＬＬ０ｂ，ＬＬ１ｂ，ＬＬ２ｂ，ＬＬ３ｂは、それぞれ、メモリ層ＭＬ０～ＭＬ３に対応する全てのトランジスタＴｒＬ０ｂ，ＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂに共通に接続されている。
【0019】
［メモリセルアレイＭＣＡの構造］
図２は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図３及び図４は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。尚、図３及び図４は、異なる高さ位置におけるＸＹ断面を示している。図５は、図３及び図４に示す構成をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的なＸＺ断面図である。図６は、図３及び図４に示す構成をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的なＹＺ断面図である。図７は、図３及び図４に示す構成をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的なＸＺ断面図である。
図２は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図３及び図４は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。尚、図３及び図４は、異なる高さ位置におけるＸＹ断面を示している。図５は、図３及び図４に示す構成をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的なＸＺ断面図である。図６は、図３及び図４に示す構成をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的なＹＺ断面図である。図７は、図３及び図４に示す構成をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的なＸＺ断面図である。
【0020】
図２には、半導体基板Ｓｕｂの一部と、半導体基板Ｓｕｂの上方に設けられたメモリセルアレイＭＣＡと、を示している。
【0021】
半導体基板Ｓｕｂは、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）等の半導体基板である。半導体基板Ｓｕｂの上面には、図示しない絶縁層及び電極層が設けられている。半導体基板Ｓｕｂの上面、図示しない絶縁層及び電極層は、第１実施形態に係る半導体記憶装置を制御するための制御回路を構成する。例えば、メモリセルアレイＭＣＡの直下の領域には、センスアンプ回路が設けられる。センスアンプ回路は、グローバルビット線ＧＢＬに接続される。センスアンプ回路は、読出動作において、グローバルビット線ＧＢＬの電圧の変動又は電流を検出することにより、選択メモリセルＭＣに記憶されたデータを読み出すことが可能である。
【0022】
メモリセルアレイＭＣＡは、Ｚ方向に並ぶ複数のメモリ層ＭＬ０～ＭＬ３と、これらの下方に設けられた複数のグローバルビット線ＧＢＬと、を備える。また、複数のメモリ層ＭＬ０～ＭＬ３の間には、それぞれ、酸化シリコン（ＳｉＯ２）等の絶縁層１０３が設けられている。
【0023】
メモリ層ＭＬ０～ＭＬ３は、図３に示す様に、Ｙ方向に並ぶメモリセル領域ＲＭＣと、トランジスタ領域ＲＴｒＬと、フックアップ領域ＲＨＵと、を備える。尚、図３には、メモリセル領域ＲＭＣに対してＹ方向の負側に設けられたトランジスタ領域ＲＴｒＬ及びフックアップ領域ＲＨＵを図示しているが、トランジスタ領域ＲＴｒＬ及びフックアップ領域ＲＨＵは、メモリセル領域ＲＭＣに対してＹ方向の正側にも設けられている。
【0024】
メモリセル領域ＲＭＣには、Ｘ方向に交互に並ぶ複数の絶縁層１０１及び複数の導電層１０２が設けられている。図２に示す様に、これら複数の絶縁層１０１及び複数の導電層１０２はＹ方向及びＺ方向に延伸し、メモリ層ＭＬ０～ＭＬ３をＸ方向に分断する。
【0025】
絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0026】
導電層１０２は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電層１０２は、例えば、プレート線ＰＬ（図１）として機能する。
【0027】
また、メモリセル領域ＲＭＣには、絶縁層１０１及び導電層１０２の間に設けられた複数のビア配線１０４が設けられている。複数のビア配線１０４は、Ｙ方向に並び、複数のメモリ層ＭＬ０～ＭＬ３を貫通してＺ方向に延伸する。
【0028】
ビア配線１０４は、例えば、導電性酸化物、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。尚、ビア配線１０４は、導電性酸化物のかわりに、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属を含んでいても良い。また、ビア配線１０４は、導電性酸化物のみを含んでいても良いし、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属のみを含んでいても良い。ビア配線１０４は、例えば、ビット線ＢＬ（図１）として機能する。ビット線ＢＬは、メモリ層ＭＬ０～ＭＬ３に含まれる複数のトランジスタＴｒＣに対応して、複数設けられている。
【0029】
尚、以下の説明において、「導電性酸化物」と言った場合、導電性酸化物は、例えば、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化ルテニウム（ＲｕＯ２）、酸化イリジウム（ＩｒＯ２）、又は、その他の酸素を含む導電性の材料を含むこととする。
【0030】
メモリセル領域ＲＭＣにおいて、メモリ層ＭＬ０～ＭＬ３は、複数のビア配線１０４に対応して設けられた複数のトランジスタ構造１１０と、複数のトランジスタ構造１１０及び絶縁層１０１の間に設けられた導電層１２０と、複数のトランジスタ構造１１０及び導電層１０２の間に設けられた複数のキャパシタ構造１３０と、を備える。
【0031】
トランジスタ構造１１０は、例えば図４及び図５に示す様に、ビア配線１０４の外周面に設けられた絶縁層１１１と、絶縁層１１１の外周面に設けられた導電層１１２と、導電層１１２の上面、下面及び外周面に設けられた絶縁層１１３と、絶縁層１１３の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（導電層１０２側）の側面に設けられた半導体層１１４と、を備える。
【0032】
図４に例示する様なＸＹ断面において、絶縁層１１１の外周面は、例えば、ビア配線１０４の中心位置を中心とする円に沿って形成されていても良い。また、導電層１１２、絶縁層１１３及び半導体層１１４のＸ方向の一方側（導電層１０２側）の側面は、ビア配線１０４の中心位置を中心とする円に沿って形成されていても良い。また、導電層１１２、絶縁層１１３及び半導体層１１４のＹ方向における両側面は、絶縁層１１５の側面に沿って直線状に形成されていても良い。
【0033】
絶縁層１１１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁層１１１は、ビア配線１０４の外周面を、全周にわたって囲んでいる。
【0034】
導電層１１２は、例えば、トランジスタＴｒＣ（図１）のゲート電極として機能する。導電層１１２は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電層１１２は、絶縁層１１１の外周面を、全周にわたって囲んでいる。図４に示す様に、Ｙ方向に並ぶ複数の導電層１１２は、Ｙ方向に延伸する導電層１２０に共通に接続されている。
【0035】
絶縁層１１３は、例えば、トランジスタＴｒＣ（図１）のゲート絶縁膜として機能する。絶縁層１１３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁層１１３は、導電層１１２のＹ方向の両側面及びＸ方向の一方側（導電層１０２側）の側面を覆っている。
【0036】
半導体層１１４は、例えば、トランジスタＴｒＣ（図１）のチャネル領域として機能する。半導体層１１４は、例えば、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む半導体であっても良いし、その他の酸化物半導体であっても良い。半導体層１１４は、絶縁層１１３を介して、導電層１１２のＹ方向の両側面及びＸ方向の一方側（導電層１０２側）の側面を覆っている。図５に示す様に、Ｚ方向に並ぶ複数の半導体層１１４は、Ｚ方向に延伸するビア配線１０４に共通に接続されている。
【0037】
図３に示す様に、Ｙ方向において隣り合う２つの半導体層１１４の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１１５が設けられている。絶縁層１１５は、複数のメモリ層ＭＬ０～ＭＬ３を貫通してＺ方向に延伸する。
【0038】
導電層１２０は、例えば、ワード線ＷＬ（図１）として機能する。導電層１２０は、例えば図４に示す様に、Ｙ方向に延伸し、Ｙ方向に並ぶ複数の導電層１１２に接続されている。導電層１２０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を備える。尚、図５に示す様に、導電層１２０の上面及び下面は、酸化シリコン（ＳｉＯ２）等の絶縁層１２１によって覆われている。絶縁層１２１は、絶縁層１１１及び絶縁層１１３に接続されている。
【0039】
キャパシタ構造１３０は、例えば図４及び図５に示す様に、導電層１３１と、導電層１３１の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（トランジスタ構造１１０側）の側面に設けられた導電層１３２と、導電層１３２の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（トランジスタ構造１１０側）の側面に設けられた絶縁層１３３と、絶縁層１３３の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（トランジスタ構造１１０側）の側面に設けられた導電層１３４と、導電層１３４の上面、下面、及び、Ｙ方向の両側面に設けられた絶縁層１３５と、絶縁層１３５の上面、下面、及び、Ｙ方向の両側面に設けられた導電層１３６と、導電層１３６の上面、下面、及び、Ｙ方向の両側面に設けられた導電層１３７と、を備える。
【0040】
導電層１３１，１３２，１３６，１３７は、キャパシタＣｐＣ（図１）の一方の電極として機能する。導電層１３１，１３７は、例えば、タングステン（Ｗ）等を含む。導電層１３２，１３６は、例えば、窒化チタン（ＴｉＮ）等を含む。導電層１３１，１３２，１３６，１３７は、導電層１０２に接続されている。
【0041】
絶縁層１３３，１３５は、キャパシタＣｐＣ（図１）の絶縁層として機能する。絶縁層１３３，１３５は、例えば、アルミナ（Ａｌ２Ｏ３）又はその他の絶縁性の金属酸化物であっても良い。
【0042】
導電層１３４は、例えば、キャパシタＣｐＣ（図１）の他方の電極として機能する。導電層１３４は、例えば、上記導電性酸化物等を含む。導電層１３４は、絶縁層１３３，１３５を介して、導電層１３１，１３２，１３６，１３７から絶縁されている。導電層１３４は、半導体層１１４のＸ方向の側面に接続されている。
【0043】
トランジスタ領域ＲＴｒＬには、例えば図４に示す様に、複数の絶縁層１０１が設けられている。また、トランジスタ領域ＲＴｒＬには、これら複数の絶縁層１０１に対応してＸ方向に並ぶ複数の絶縁層１０５が設けられている。これら複数の絶縁層１０１及び複数の絶縁層１０５は、Ｚ方向に延伸し、メモリ層ＭＬ０～ＭＬ３をＸ方向に分断する。
【0044】
絶縁層１０５は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0045】
また、トランジスタ領域ＲＴｒＬにおいては、絶縁層１０１及び絶縁層１０５の間の各領域に、ビア配線１０６が一つずつ設けられている。複数のビア配線１０６は、Ｘ方向に並び、複数のメモリ層ＭＬ０～ＭＬ３を貫通してＺ方向に延伸する（図６参照）。
【0046】
ビア配線１０６は、例えば、上記導電性酸化物、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。尚、ビア配線１０６は、導電性酸化物のかわりに、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属を含んでいても良い。また、ビア配線１０６は、導電性酸化物のみを含んでいても良いし、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属のみを含んでいても良い。ビア配線１０６は、例えば、ワード線選択線ＬＷ（図１）として機能する。ワード線選択線ＬＷは、メモリ層ＭＬ０～ＭＬ３に含まれる複数のトランジスタＴｒＬに対応して、複数設けられている。
【0047】
トランジスタ領域ＲＴｒＬにおいて、メモリ層ＭＬ０～ＭＬ３は、複数のビア配線１０６に対応して設けられた複数のトランジスタ構造１４０と、複数のトランジスタ構造１４０及びメモリセル領域ＲＭＣの間に設けられた導電層１４５と、複数のトランジスタ構造１４０及びフックアップ領域ＲＨＵの間に設けられた導電層１５０と、を備える。
【0048】
トランジスタ構造１４０は、例えば図４及び図６に示す様に、ビア配線１０６の外周面に設けられた絶縁層１４１と、絶縁層１４１の外周面に設けられた導電層１４２と、導電層１４２の上面、下面及び外周面に設けられた絶縁層１４３と、絶縁層１４３の上面、下面、Ｘ方向の両側面、及び、Ｙ方向の一方側（メモリセル領域ＲＭＣ側）の側面に設けられた半導体層１４４と、を備える。
【0049】
図４に例示する様なＸＹ断面において、絶縁層１４１の外周面は、例えば、ビア配線１０６の中心位置を中心とする円に沿って形成されていても良い。また、導電層１４２、絶縁層１４３及び半導体層１４４のＹ方向の一方側（メモリセル領域ＲＭＣ側）の側面は、ビア配線１０６の中心位置を中心とする円に沿って形成されていても良い。また、導電層１４２、絶縁層１４３及び半導体層１４４のＸ方向における両側面は、絶縁層１０５の側面に沿って直線状に形成されていても良い。
【0050】
絶縁層１４１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁層１４１は、ビア配線１０６の外周面を、全周にわたって囲んでいる。
【0051】
導電層１４２は、例えば、トランジスタＴｒＬ（図１）のゲート電極として機能する。導電層１４２は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電層１４２は、絶縁層１４１の外周面を、全周にわたって囲んでいる。図４に示す様に、Ｘ方向に並ぶ複数の導電層１４２は、Ｘ方向に延伸する導電層１５０に共通に接続されている。
【0052】
絶縁層１４３は、例えば、トランジスタＴｒＬ（図１）のゲート絶縁膜として機能する。絶縁層１４３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁層１４３は、導電層１４２のＸ方向の両側面及びＹ方向の一方側（メモリセル領域ＲＭＣ側）の側面を覆っている。
【0053】
半導体層１４４は、例えば、トランジスタＴｒＬ（図１）のチャネル領域として機能する。半導体層１４４は、例えば、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む半導体であっても良いし、その他の酸化物半導体であっても良い。半導体層１４４は、絶縁層１４３を介して、導電層１４２のＸ方向の両側面及びＹ方向の一方側（導電層１０２側）の側面を覆っている。図６に示す様に、Ｚ方向に並ぶ複数の半導体層１４４は、Ｚ方向に延伸するビア配線１０６に共通に接続されている。
【0054】
導電層１４５は、例えば、上記導電性酸化物を含む導電層１４７と、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等、金属を含む導電層１４６と、を備える。導電層１４６に含まれる材料の抵抗率は、導電層１４７に含まれる材料の抵抗率よりも小さい。導電層１４５は、例えば、トランジスタＴｒＬ（図１）のドレイン電極として機能する。図６の例において、導電層１４７は、導電層１４６の上下面に設けられている。また、図４及び図６の例において、導電層１４７は、導電層１４６と半導体層１４４との間に設けられており、導電層１４６及び半導体層１４４に接する。
【0055】
導電層１５０は、例えば、層選択線ＬＬ（図１）として機能する。導電層１５０は、例えば図４に示す様に、Ｘ方向に延伸し、Ｘ方向に並ぶ複数の導電層１４２に接続されている。導電層１５０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を備える。尚、図６に示す様に、導電層１５０の上面及び下面は、酸化シリコン（ＳｉＯ２）等の絶縁層１５１（図６）によって覆われている。絶縁層１５１は、絶縁層１４１及び絶縁層１４３に接続されている。
【0056】
フックアップ領域ＲＨＵは、図７に示す様に、複数の導電層１５０に対応する複数のテラス部Ｔを備える。テラス部Ｔは、導電層１５０の下面のうち、下方から見て、他の導電層１５０と重ならない領域である。テラス部Ｔは、複数の導電層１５０に、少なくとも一つずつ設けられている。
【0057】
また、フックアップ領域ＲＨＵには、Ｘ方向に並ぶ複数のコンタクト電極１０７が設けられている。コンタクト電極１０７は、図７に示す様に、Ｚ方向に延伸し、上端において導電層１５０のテラス部Ｔに接続されている。また、Ｘ方向に並ぶ複数のコンタクト電極１０７は、それぞれ、異なる高さ位置に設けられた導電層１５０に接続されている。コンタクト電極１０７は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。
【0058】
また、メモリ層ＭＬ０～ＭＬ３の下方には、図２に示す様に、複数のグローバルビット線ＧＢＬが設けられている。グローバルビット線ＧＢＬは、Ｘ方向に延伸し、Ｙ方向に並ぶ。グローバルビット線ＧＢＬは、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。グローバルビット線ＧＢＬは、それぞれ、Ｘ方向に並ぶ複数のビア配線１０４の下端に接続されている。
【0059】
また、メモリ層ＭＬ０～ＭＬ３とグローバルビット線ＧＢＬとの間には、絶縁層１０３ａが設けられている。絶縁層１０３ａは、例えば、他の絶縁層１０３と異なる材料を含んでいても良い。
【0060】
［メモリセル領域ＲＭＣ及びトランジスタ領域ＲＴｒＬの間の構造］
図４及び図６に示す様に、メモリセル領域ＲＭＣ及びトランジスタ領域ＲＴｒＬの間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０８が設けられている。絶縁層１０８は、Ｘ方向及びＺ方向に延伸し、メモリ層ＭＬ０～ＭＬ３をＹ方向に分断する。また、図４に示す様に、絶縁層１０８と絶縁層１０１との間には、接続電極１６０が設けられている。本実施形態に係る半導体記憶装置においては、導電層１２０及び導電層１４６が、接続電極１６０を介して接続されている。
図４及び図６に示す様に、メモリセル領域ＲＭＣ及びトランジスタ領域ＲＴｒＬの間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０８が設けられている。絶縁層１０８は、Ｘ方向及びＺ方向に延伸し、メモリ層ＭＬ０～ＭＬ３をＹ方向に分断する。また、図４に示す様に、絶縁層１０８と絶縁層１０１との間には、接続電極１６０が設けられている。本実施形態に係る半導体記憶装置においては、導電層１２０及び導電層１４６が、接続電極１６０を介して接続されている。
【0061】
図８は、メモリセル領域ＲＭＣ及びトランジスタ領域ＲＴｒＬの間の構成を示す模式的なＸＹ断面図である。図９は、図８に示す構成をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。尚、図８は、図９に示す構成をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た構成に対応している。
【0062】
図８に示す様に、Ｘ方向において隣り合う２つの絶縁層１０８の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１６４が設けられている。図９に示す様に、絶縁層１６４は、複数のメモリ層ＭＬ０～ＭＬ３を貫通してＺ方向に延伸する。
【0063】
また、図８の例では、Ｙ方向に延伸する絶縁層１０１が、絶縁層１６４の近傍において途切れており、絶縁層１０１と絶縁層１６４との間に、酸化シリコン（ＳｉＯ２）等の絶縁層１６５，１６６が設けられている。絶縁層１６５は、メモリセル領域ＲＭＣに設けられている。絶縁層１６６は、トランジスタ領域ＲＴｒＬに設けられている。絶縁層１６５，１６６は、それぞれ、Ｙ方向及びＺ方向に延伸し、メモリ層ＭＬ０～ＭＬ３をＸ方向に分断する。尚、絶縁層１６５，１６６のＸ方向の長さは、絶縁層１０１の長さと異なっていても良い。また、絶縁層１６５，１６６のＸ方向における中央位置は、絶縁層１０１のＸ方向における中央位置と異なっていても良い。
【0064】
また、図示の例において、メモリ層ＭＬ０～ＭＬ３は、絶縁層１６４，１６５，１６６に対してＸ方向の正側及び負側にそれぞれ設けられた接続電極１６０を備える。
【0065】
図示の例において、接続電極１６０は、絶縁層１６４の中心位置を中心とする円の範囲内のうち、絶縁層１０８，１６４，１６５，１６６が設けられていない部分に設けられている。尚、この円の半径は、絶縁層１０８に達する程度に大きく、絶縁層１０１に達しない程度に小さい。
【0066】
接続電極１６０は、メモリセル領域ＲＭＣに設けられた部分１６１と、トランジスタ領域ＲＴｒＬに設けられた部分１６２と、これらの間に設けられた部分１６３と、を備える。部分１６１は、導電層１２０に接する。部分１６１と導電層１２０との接触面は、上記円に沿った形状を備える。部分１６２は、導電層１４６に接する。部分１６２と導電層１４６との接触面は、上記円に沿った形状を備える。部分１６３のＸ方向の長さＸ１６３は、部分１６１のＸ方向の長さＸ１６１及び部分１６２のＸ方向の長さＸ１６２よりも小さい。
【0067】
また、図９に示す様に、接続電極１６０のＺ方向の長さＺ１６０（接続電極１６０の上面から下面までの距離）は、導電層１２０のＺ方向の長さＺ１２０（導電層１２０の上面から下面までの距離）よりも大きい。また、接続電極１６０のＺ方向の長さＺ１６０は、導電層１４６のＺ方向の長さＺ１４６（導電層１４６の上面から下面までの距離）よりも大きい。更に、図示の例では、接続電極１６０のＺ方向の長さＺ１６０が、導電層１４５のＺ方向の長さＺ１４５（導電層１４７の上面から下面までの距離）よりも大きい。
【0068】
［製造方法］
図１０～図８５は、第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。図１１、図１２、図１４、図１６、図２３、図２４、図２６、図２９、図３１、図３３、図３５、図３７、図３９、図４４、図４６、図４８、図５０、図５２、図５６、図５７、図５９、図６１、図６３、図６５、図６６、図７０、図７９、図８０、図８２及び図８４は、図４に対応する断面を示している。図１０、図２５、図２７、図２８、図３０、図３２、図３４、図３６、図３８、図４０～図４３、図４５、図４７、図４９、図５１及び図５３は、図５に対応する断面を示している。図１３、図１５、図５８、図６０、図６２、図６４、図６７、図８１、図８３及び図８５は、図６に対応する断面を示している。図１７、図１９、図２１、図５４、図６８、図７１、図７３、図７５及び図７７は、図８に対応する断面を示している。図１８、図２０、図２２、図５５、図６９、図７２、図７４、図７６及び図７８は、図９に対応する断面を示している。
図１０～図８５は、第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。図１１、図１２、図１４、図１６、図２３、図２４、図２６、図２９、図３１、図３３、図３５、図３７、図３９、図４４、図４６、図４８、図５０、図５２、図５６、図５７、図５９、図６１、図６３、図６５、図６６、図７０、図７９、図８０、図８２及び図８４は、図４に対応する断面を示している。図１０、図２５、図２７、図２８、図３０、図３２、図３４、図３６、図３８、図４０～図４３、図４５、図４７、図４９、図５１及び図５３は、図５に対応する断面を示している。図１３、図１５、図５８、図６０、図６２、図６４、図６７、図８１、図８３及び図８５は、図６に対応する断面を示している。図１７、図１９、図２１、図５４、図６８、図７１、図７３、図７５及び図７７は、図８に対応する断面を示している。図１８、図２０、図２２、図５５、図６９、図７２、図７４、図７６及び図７８は、図９に対応する断面を示している。
【0069】
尚、第１実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続される周辺回路と、を別々のウェハ上に製造し、これらのウェハを貼合することによって形成する。この関係から、図２に示した半導体基板Ｓｕｂを基準とした場合と、メモリセルアレイＭＣＡが形成されるウェハを基準とした場合とでは、メモリセルアレイＭＣＡ中の構成の上下関係が逆になる場合がある。図１０～図８５では、Ｘ方向、Ｙ方向及びＺ方向を、メモリセルアレイＭＣＡ中の構成に合わせて図示している。
【0070】
同製造方法においては、例えば図１０に示す様に、複数の絶縁層１０３と、複数の犠牲層１２０Ａと、を交互に形成する。犠牲層１２０Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含む。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等によって行う。
【0071】
次に、例えば図１１に示す様に、フックアップ領域ＲＨＵにおいて複数の絶縁層１０３及び複数の犠牲層１２０Ａの一部を除去して、複数の犠牲層１２０Ａに対応する複数のテラス部ＴＡを形成する。テラス部ＴＡは、犠牲層１２０Ａの上面のうち、上方から見て、他の犠牲層１２０Ａと重ならない領域である。
【0072】
この工程では、例えば、図１０に示す様な構造の上方に、フックアップ領域ＲＨＵの一部を露出させるレジストを形成する。次に、ＲＩＥ（Reactive Ion Etching）等の方法によって、犠牲層１２０Ａを選択的に除去する。次に、ＲＩＥ等の方法によって、絶縁層１０３を選択的に除去する。これにより、上方から数えて２番目の犠牲層１２０Ａの上面の一部が露出する。
【0073】
次に、ウェットエッチング等の方法によって、レジストの一部を除去する。次に、ＲＩＥ等の方法によって、犠牲層１２０Ａを選択的に除去する。次に、ＲＩＥ等の方法によって、絶縁層１０３を選択的に除去する。これにより、上方から数えて２番目及び３番目の犠牲層１２０Ａの上面の一部が露出する。
【0074】
以下同様に、レジストの一部の除去、犠牲層１２０Ａの選択的除去、絶縁層１０３の選択的除去を繰り返し行う。これにより、全ての犠牲層１２０Ａの上面の一部が露出し、複数のテラス部ＴＡが形成される。尚、複数のテラス部ＴＡの形成後、複数のテラス部ＴＡの上方の領域には、図１３に示す様に、酸化シリコン（ＳｉＯ２）等の絶縁層が形成される。
【0075】
次に、例えば図１２及び図１３に示す様に、絶縁層１０５，１０８，１１５，１６５，１６６に対応する位置に、それぞれ、開口１０５Ａ，１０８Ａ，１１５Ａ，１６５Ａ，１６６Ａを形成する。開口１０１Ａ，１０５Ａ，１０８Ａ，１１５Ａ，１６５Ａ，１６６Ａは、それぞれ、図１３に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａを貫通する。この工程は、例えば、ＲＩＥ等によって行う。
【0076】
【0077】
次に、例えば図１６～図１８に示す様に、絶縁層１６４に対応する位置に、開口１６４Ａを形成する。開口１６４Ａは、図１８に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａを貫通する。この工程は、例えば、ＲＩＥ等によって行う。尚、開口１６４Ａの内周面には、絶縁層１６５，１６６の一部が露出する。また、開口１６４Ａの内周面には、絶縁層１０８は露出しない。即ち、開口１６４Ａは、絶縁層１０８から離間した位置に形成される。
【0078】
次に、例えば図１９及び図２０に示す様に、開口１６４Ａを介して、犠牲層１２０Ａの一部を選択的に除去する。この工程では、開口１６４Ａの内部に、絶縁層１０８の一部が露出する。この工程は、例えば、ウェットエッチング等によって行う。尚、図には、犠牲層１２０Ａが設けられていた部分に形成された開口を、開口１６０Ａとして示している。
【0079】
次に、例えば図２１～図２３に示す様に、開口１６０Ａに露出する絶縁層１０３の上下面及び犠牲層１２０Ａの側面、並びに、開口１６４Ａの内周面に、犠牲層１６７を形成する。犠牲層１６７は、例えば、酸化シリコン（ＳｉＯ２）等を含む。この工程は、例えば、ＡＬＤ（Atomic Layer Deposition）等によって行う。また、開口１６４Ａ，１６０Ａの内部に、犠牲層１６０Ｂを形成する。犠牲層１６０Ｂは、例えば、シリコン（Ｓｉ）等を含む。この工程は、例えば、ＣＶＤ等によって行う。
【0080】
次に、例えば図２４及び図２５に示す様に、ビア配線１０４に対応する位置に、開口１０４Ａを形成する。開口１０４Ａは、図２５に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａを貫通する。この工程は、例えば、ＲＩＥ等によって行う。
【0081】
次に、例えば図２６及び図２７に示す様に、開口１０４Ａを介して、犠牲層１２０Ａの一部を選択的に除去する。この工程では、開口１０４Ａの内部に絶縁層１１５のＹ方向の側面が露出し、これによって犠牲層１２０ＡがＸ方向に分断される。この工程は、例えば、ウェットエッチング等によって行う。尚、図には、犠牲層１２０Ａが設けられていた部分に形成された開口を、開口１１２Ａとして示している。
【0082】
次に、例えば図２８に示す様に、開口１０４Ａ，１１２Ａの内部に、犠牲層１０４Ｂを形成する。犠牲層１０４Ｂは、例えば、シリコン（Ｓｉ）等を含む。この工程は、例えば、ＣＶＤ等によって行う。
【0083】
次に、例えば図２９及び図３０に示す様に、導電層１０２に対応する位置に、開口１０２Ａを形成する。開口１０２Ａは、図３０に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａを貫通して、これらの構成をＸ方向に分断する。この工程は、例えば、ＲＩＥ等によって行う。
【0084】
次に、例えば図３１及び図３２に示す様に、開口１０２Ａを介して、犠牲層１２０Ａの一部を選択的に除去する。この工程では、開口１０２Ａの内部に犠牲層１０４ＢのＸ方向の側面が露出する。この工程は、例えば、ウェットエッチング等によって行う。
【0085】
次に、例えば図３３及び図３４に示す様に、開口１０２Ａを介して、犠牲層１０４ＢのＸ方向の一方側（開口１０２Ａ側）の側面、絶縁層１１５のＸ方向の一方側（開口１０２Ａ側）の側面及びＹ方向の両側面、並びに、絶縁層１０３（図３４）の上面、下面及びＸ方向の一方側（開口１０２Ａ側）の側面に、導電層１３４を形成する。また、開口１０２Ａの内部に、犠牲層１０２Ｂを形成する。犠牲層１０２Ｂは、例えば、シリコン（Ｓｉ）等を含む。この工程では、例えば図３４に示す様に、Ｚ方向において隣り合う２つの絶縁層１０３の間の領域が犠牲層１０２Ｂによって埋め込まれる。一方、Ｘ方向において隣り合う２つの絶縁層１０３の間の領域は、犠牲層１０２Ｂによって埋め込まれない。この工程は、例えば、ＡＬＤ及びＣＶＤ等によって行う。
【0086】
次に、例えば図３５及び図３６に示す様に、開口１０２Ａを介して、犠牲層１０２Ｂ及び導電層１３４の一部を除去する。この工程では、例えば、犠牲層１０２Ｂの一部を除去して、導電層１３４の、絶縁層１１５（図３５）及び絶縁層１０３（図３６）のＸ方向の側面に設けられた部分を露出させ、この部分を除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0087】
次に、例えば図３７及び図３８に示す様に、開口１０２Ａを介して、犠牲層１０２Ｂ、絶縁層１１５（図３７）の一部、及び、絶縁層１０３（図３８）の一部を除去する。この工程では、犠牲層１０２Ｂが完全に除去される。また、絶縁層１１５（図３７）及び絶縁層１０３（図３８）は、犠牲層１０４Ｂが開口１０２Ａに露出しない程度の範囲で除去される。この工程は、例えば、ウェットエッチング等によって行う。
【0088】
次に、例えば図３９及び図４０に示す様に、開口１０２Ａを介して、導電層１３４の上面、下面、Ｘ方向の一方側（開口１０２Ａ側）の側面及びＹ方向の両側面に、絶縁層１３３，１３５、導電層１３２，１３６、及び、導電層１３１，１３７，１０２を形成する。この工程は、例えば、ＣＶＤ等によって行う。
【0089】
次に、例えば図４１に示す様に、犠牲層１０４Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0090】
次に、例えば図４２に示す様に、開口１０４Ａを介して、犠牲層１２０Ａ及び導電層１３４のＸ方向の側面、絶縁層１１５のＹ方向の側面、並びに、絶縁層１０３の上面及び下面に、半導体層１１４を形成する。また、開口１１２Ａに、犠牲層１１２Ｂを形成する。この工程では、開口１１２Ａが犠牲層１１２Ｂによって埋め込まれる。一方、開口１０４Ａは、犠牲層１１２Ｂによって埋め込まれない。この工程は、例えば、ＡＬＤ及びＣＶＤ等によって行う。
【0091】
次に、例えば図４３に示す様に、開口１０４Ａを介して、犠牲層１１２Ｂ及び半導体層１１４の一部を除去する。この工程では、例えば、犠牲層１１２Ｂの一部を除去して、半導体層１１４の、絶縁層１０３の内周面に設けられた部分を露出させ、この部分を除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0092】
【0093】
次に、例えば図４６及び図４７に示す様に、絶縁層１０１に対応する位置のうち、メモリセル領域ＲＭＣ内の領域に、開口１０１Ａを形成する。開口１０１Ａは、図４７に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａを貫通して、これらの構成をＸ方向に分断する。この工程は、例えば、ＲＩＥ等によって行う。
【0094】
次に、例えば図４８及び図４９に示す様に、開口１０１Ａを介して、メモリセル領域ＲＭＣ内の犠牲層１２０Ａを除去する。この工程は、例えば、ウェットエッチング等によって行う。尚、図には、犠牲層１２０Ａが設けられていた部分に形成された開口を、開口１２０Ｂとして示している。
【0095】
次に、例えば図５０及び図５１に示す様に、開口１０１Ａ，１２０Ｂを介して、半導体層１１４の一部を除去し、犠牲層１１２Ｂの一部を露出させる。また、開口１０１Ａ，１２０Ｂを介して、犠牲層１１２Ｂを除去し、ビア配線１０４の外周面を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
【0096】
次に、例えば図５２及び図５３に示す様に、開口１２０Ｂの内部に、絶縁層１１１，１１３，１２１を形成し、導電層１１２，１２０を形成する。この工程では、例えば、ＣＶＤ等によって、開口１０１Ａ，１２０Ｂに、絶縁層及び導電層を形成する。この際、開口１２０Ｂは、導電層によって埋め込まれる。一方、開口１０１Ａは、導電層によって埋め込まれない。次に、例えば、ウェットエッチング等によって、これら絶縁層及び導電層のうち、絶縁層１０３のＸ方向の側面及び絶縁層１０１のＹ方向の側面に設けられた部分を除去する。
【0097】
【0098】
次に、例えば図５６に示す様に、絶縁層１０１の一部を形成する。この工程は、例えば、ＣＶＤ等によって行う。
【0099】
次に、例えば図５７及び図５８に示す様に、ビア配線１０６に対応する位置に、開口１０６Ａを形成する。開口１０６Ａは、図５８に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａを貫通する。この工程は、例えば、ＲＩＥ等によって行う。
【0100】
次に、例えば図５９及び図６０に示す様に、開口１０６Ａを介して、犠牲層１２０Ａの一部を選択的に除去する。この工程では、開口１０６Ａの内部に絶縁層１０５のＸ方向の側面が露出し、これによって犠牲層１２０ＡがＹ方向に分断される。この工程は、例えば、ウェットエッチング等によって行う。尚、図には、犠牲層１２０Ａが設けられていた部分に形成された開口を、開口１４２Ａとして示している。
【0101】
【0102】
この工程では、開口１０６Ａ，１４２Ａを介して、犠牲層１２０ＡのＹ方向の側面、絶縁層１０５のＸ方向の側面、並びに、絶縁層１０３の上面、下面、及び側面に、半導体層１４４を形成する。また、開口１４２Ａに、犠牲層１４２Ｂを形成する。この工程では、開口１４２Ａが犠牲層１４２Ｂによって埋め込まれる。一方、開口１０６Ａは、犠牲層１４２Ｂによって埋め込まれない。この工程は、例えば、ＡＬＤ及びＣＶＤ等によって行う。
【0103】
また、この工程では、開口１０６Ａを介して犠牲層１４２Ｂの一部を除去し、半導体層１４４の、絶縁層１０３の側面に設けられた部分を露出させ、この部分を除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0104】
【0105】
次に、例えば図６５に示す様に、絶縁層１０１に対応する位置のうち、トランジスタ領域ＲＴｒＬ内の領域に、開口１０１Ａを形成する。この工程は、例えば、ＲＩＥ等によって行う。
【0106】
【0107】
この工程では、開口１０１Ａを介して、トランジスタ領域ＲＴｒＬ内の犠牲層１２０Ａを除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0108】
また、この工程では、開口１０１Ａを介して、犠牲層１２０Ａが形成されていた領域に、導電層１４７，１４６を形成する。この工程は、例えば、ＣＶＤ等によって行う。
【0109】
【0110】
【0111】
次に、例えば図７３及び図７４に示す様に、開口１６４Ａ，１６０Ａを介して、犠牲層１６７、並びに、絶縁層１２１及び導電層１４７の一部を除去し、導電層１２０，１４６の一部を露出させる。この工程は、例えば、ウェットエッチング等によって行う。尚、第１実施形態では、絶縁層１２１，１０３が、どちらも、酸化シリコン（ＳｉＯ２）を含んでいる。この関係から、絶縁層１２１の除去に際して、絶縁層１０３の一部も除去されている。これにより、開口１６０ＡのＺ方向の長さ（Ｚ方向に並ぶ２つの絶縁層１０３の、Ｚ方向の距離）が、導電層１２０及びその上下面に設けられた絶縁層１２１のＺ方向の長さ、及び、導電層１４５のＺ方向の長さよりも大きくなっている。
【0112】
次に、例えば図７５及び図７６に示す様に、開口１６４Ａを介して、導電層１２０，１４６の側面、絶縁層１０８のＸ方向の側面及びＹ方向の側面、絶縁層１６５，１６６のＹ方向の側面及びＸ方向の側面、並びに、絶縁層１０３の上面及び下面に、導電層１６０Ｃを形成する。この工程では、開口１６０Ａが、導電層１６０Ｃによって埋め込まれても良いし、埋め込まれなくても良い。ただし、開口１６４Ａは、導電層１６０Ｃによって埋め込まれない。この工程は、例えば、ＣＶＤ等によって行う。
【0113】
次に、例えば図７７及び図７８に示す様に、開口１６４Ａを介して、導電層１６０Ｃの一部を除去し、接続電極１６０を形成する。この工程では、例えば、導電層１６０Ｃのうち、絶縁層１０３の内周面に設けられた部分を除去する。この工程は、例えば、ＲＩＥ等によって行う。
【0114】
【0115】
次に、例えば図７９に示す様に、フックアップ領域ＲＨＵに、Ｘ方向に並ぶ複数の開口ｏｐを形成する。開口ｏｐは、Ｚ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａを貫通する。この工程は、例えば、ＲＩＥ等によって行う。
【0116】
次に、例えば図８０及び図８１に示す様に、開口ｏｐを介して、犠牲層１２０Ａを除去する。この工程は、例えば、ウェットエッチング等によって行う。尚、図には、犠牲層１２０Ａが設けられていた部分に形成された開口を、開口１５０Ａとして示している。
【0117】
次に、例えば図８２及び図８３に示す様に、開口ｏｐ，１５０Ａを介して、半導体層１４４の一部を除去し、犠牲層１４２Ｂの一部を露出させる。また、開口ｏｐ，１５０Ａを介して、犠牲層１４２Ｂを除去し、ビア配線１０６の外周面を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
【0118】
次に、例えば図８４及び図８５に示す様に、開口１５０Ａに、絶縁層１４１，１４３，１５１を形成し、導電層１４２，１５０を形成する。この工程では、例えば、ＣＶＤ等によって、開口ｏｐ，１５０Ａに、絶縁層及び導電層を形成する。この際、開口１５０Ａは、導電層によって埋め込まれる。一方、開口ｏｐは、導電層によって埋め込まれない。次に、例えば、ウェットエッチング等によって、これら絶縁層及び導電層のうち、絶縁層１０３の内周面に設けられた部分を除去する。その後、開口ｏｐの内部に、絶縁層を形成する。
【0119】
［効果］
図５２及び図５３を参照して説明した工程では、導電層１２０を形成する前に、絶縁層１２１を形成する。従って、図５４及び図５５に示す様に、導電層１２０の、Ｙ方向及びＸ方向の側面は、絶縁層１２１に覆われた状態となる。
図５２及び図５３を参照して説明した工程では、導電層１２０を形成する前に、絶縁層１２１を形成する。従って、図５４及び図５５に示す様に、導電層１２０の、Ｙ方向及びＸ方向の側面は、絶縁層１２１に覆われた状態となる。
【0120】
また、図６６及び図６７を参照して説明した工程では、導電層１４６を形成する前に、これよりも抵抗率の大きい材料を含む導電層１４７を形成する。従って、図６８及び図６９に示す様に、導電層１４６の、Ｙ方向及びＸ方向の側面は、導電層１４７に覆われた状態となる。
【0121】
また、本実施形態に係る半導体記憶装置の製造に際しては、図７３及び図７４を参照して説明した工程において、絶縁層１２１の一部及び導電層１４７の一部を除去し、導電層１２０及び導電層１４６を露出させている。また、図７５～図７８を参照して説明した工程において、絶縁層１２１を介さずに導電層１２０に接し、且つ、導電層１４７を介さずに導電層１４６に接する接続電極１６０を形成している。
【0122】
この様な方法によれば、絶縁層１２１を除去することにより、導電層１２０及び導電層１４６を、好適に導通させることが可能である。また、導電層１４７を除去することにより、導電層１２０及び導電層１４６の間の抵抗値を抑制可能である。
【0123】
［第２実施形態］
［メモリセルアレイＭＣＡの構造］
図８６及び図８７は、第２実施形態に係る半導体記憶装置の構成を示す模式的なＸＹ断面図である。尚、図８６及び図８７は、異なる高さ位置におけるＸＹ断面を示している。以下の説明において、第１実施形態と同様の構成には同一の符号を付し、説明を省略する。
［メモリセルアレイＭＣＡの構造］
図８６及び図８７は、第２実施形態に係る半導体記憶装置の構成を示す模式的なＸＹ断面図である。尚、図８６及び図８７は、異なる高さ位置におけるＸＹ断面を示している。以下の説明において、第１実施形態と同様の構成には同一の符号を付し、説明を省略する。
【0124】
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第１実施形態に係る半導体記憶装置と、第２実施形態に係る半導体記憶装置とでは、メモリセル領域ＲＭＣ及びトランジスタ領域ＲＴｒＬの間の構造が異なっている。
【0125】
例えば図８７に示す様に、第２実施形態に係る半導体記憶装置では、メモリセル領域ＲＭＣ及びトランジスタ領域ＲＴｒＬの間に、Ｘ方向に延伸し、Ｙ方向に並ぶ、酸化シリコン（ＳｉＯ２）等の絶縁層２０８，２０９と、これらの間に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層２６１と、が設けられている。絶縁層２０８，２０９は、それぞれ、Ｘ方向及びＺ方向に延伸し、メモリ層ＭＬ０～ＭＬ３をＹ方向に分断する。絶縁層２６１は、複数のメモリ層ＭＬ０～ＭＬ３を貫通してＺ方向に延伸する。
【0126】
また、この領域において、メモリ層ＭＬ０～ＭＬ３は、絶縁層２０８，２０９の間に設けられた接続電極２６０を備える。
【0127】
図示の例において、接続電極２６０は、絶縁層２６１の中心位置を中心とする円の範囲内のうち、絶縁層２０８，２０９，２６１が設けられていない部分に設けられている。尚、この円の半径は、絶縁層２０８，２０９に達する程度に大きい。
【0128】
接続電極２６０は、導電層１２０，１４６に接する。接続電極２６０と導電層１２０との接触面は、上記円に沿った形状を備える。接続電極２６０と導電層１４６との接触面は、上記円に沿った形状を備える。
【0129】
また、図８６及び図８７に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見ると、図９を参照して説明した構造が観察される。ただし、第２実施形態に半導体記憶装置は、接続電極１６０のかわりに、接続電極２６０を備える。また、第２実施形態に半導体記憶装置は、絶縁層１６４のかわりに、絶縁層２６１を備える。また、図８６及び図８７のＤ－Ｄ´線は、Ｘ方向に延伸する。
【0130】
即ち、接続電極２６０のＺ方向の長さ（接続電極２６０の上面から下面までの距離）は、導電層１２０のＺ方向の長さＺ１２０（導電層１２０の上面から下面までの距離）よりも大きい。また、接続電極２６０のＺ方向の長さは、導電層１４６のＺ方向の長さＺ１４６（導電層１４６の上面から下面までの距離）よりも大きい。更に、接続電極２６０のＺ方向の長さは、導電層１４５のＺ方向の長さＺ１４５（導電層１４７の上面から下面までの距離）より大きくても良い。
【0131】
［製造方法］
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に製造可能である。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に製造可能である。
【0132】
ただし、第２実施形態に係る半導体記憶装置の製造に際しては、図１２及び図１３を参照して説明した工程において、絶縁層１０８，１６５，１６６に対応する位置のかわりに、絶縁層２０８，２０９に対応する位置に、開口を形成する。
【0133】
【0134】
また、図２４を参照して説明した工程において、ビア配線１０４に対応する位置だけでなく、絶縁層２６１に対応する位置にも、開口を形成する。
【0135】
また、図４１を参照して説明した工程において、絶縁層２６１に対応する位置に設けられた犠牲層１０４Ｂをマスクの形成等によって保護して、除去されない様にする。
【0136】
【0137】
［効果］
第２実施形態に係る半導体記憶装置によれば、第１実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
第２実施形態に係る半導体記憶装置によれば、第１実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
【0138】
【0139】
［その他の実施形態］
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成等は適宜調整可能である。
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成等は適宜調整可能である。
【0140】
例えば、第１実施形態及び第２実施形態に係る半導体記憶装置においては、グローバルビット線ＧＢＬが、メモリ層ＭＬ０～ＭＬ３より下方に設けられていた。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。グローバルビット線ＧＢＬは、メモリ層ＭＬ０～ＭＬ３より上方に設けられていても良い。
【0141】
また、第１実施形態及び第２実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続される周辺回路と、を別々のウェハ上に製造し、これらのウェハを貼合することによって形成する様な構造を想定している。しかしながら、第１実施形態及び第２実施形態に係る半導体記憶装置は、１枚のウェハ上に製造することも可能である。
【0142】
また、第１実施形態及び第２実施形態に係る半導体記憶装置においては、ビット線として機能するビア配線１０４が、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む。しかしながら、この様な導電性酸化物は、Ｚ方向に延伸するビア配線１０４ではなく、トランジスタ構造１１０に含まれていても良い。また、ビア配線１０４及びトランジスタ構造１１０は、その他の材料等を含んでいても良い。
【0143】
同様に、第１実施形態及び第２実施形態に係る半導体記憶装置においては、ワード線選択線ＬＷとして機能するビア配線１０６が、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む。しかしながら、この様な導電性酸化物は、Ｚ方向に延伸するビア配線１０６ではなく、トランジスタ構造１４０に含まれていても良い。また、ビア配線１０６及びトランジスタ構造１４０は、その他の材料等を含んでいても良い。
【0144】
同様に、第１実施形態及び第２実施形態に係る半導体記憶装置においては、トランジスタＴｒＬのドレイン電極として機能する導電層１４５が、導電性酸化物を含む導電層１４７を備える。しかしながら、この様な導電性酸化物は、導電層１４５ではなく、トランジスタ構造１４０に含まれていても良い。また、導電層１４５及びトランジスタ構造１４０は、その他の材料等を含んでいても良い。
【0145】
また、第１実施形態及び第２実施形態に係る半導体記憶装置においては、トランジスタＴｒＣのチャネル領域として機能する半導体層１１４やトランジスタＴｒＬのチャネル領域として機能する半導体層１４４が、ゲート電極の上面及び下面にそれぞれ対向して設けられているが、この構成に限らずゲート電極の上面及び下面のいずれか一方の面に対向して設けられていても良い。
【0146】
また、第１実施形態及び第２実施形態に係る半導体記憶装置においては、接続電極１６０，２６０のＺ方向の長さが、導電層１２０のＺ方向の長さ、及び、導電層１４６のＺ方向の長さの、双方よりも大きい。しかしながら、例えば、導電層１２０の上下面に絶縁層１２１が設けられない場合等には、接続電極１６０，２６０のＺ方向の長さが、導電層１２０のＺ方向の長さより大きくなくても良い。また、例えば、導電層１４６の上下面に導電層１４７が設けられない場合等には、接続電極１６０，２６０のＺ方向の長さが、導電層１４６のＺ方向の長さより大きくなくても良い。
【0147】
また、第１実施形態及び第２実施形態に係る半導体記憶装置においては、導電層１２０の上下面に設けられた絶縁層１２１と、絶縁層１０３との双方が、酸化シリコン（ＳｉＯ２）を含んでいる。この様な場合、図７３及び図７４を参照して説明した工程において、開口１６０ＡのＺ方向の長さ（Ｚ方向に並ぶ２つの絶縁層１０３の、Ｚ方向の距離）が、導電層１２０及びその上下面に設けられた絶縁層１２１のＺ方向の長さ、及び、導電層１４５のＺ方向の長さよりも大きくなる。しかしながら、例えば、絶縁層１２１と、絶縁層１０３とは、異なる材料を含んでいても良い。この様な場合、接続電極１６０，２６０のＺ方向の長さが、導電層１２０及びその上下面に設けられた絶縁層１２１のＺ方向の長さ、及び、導電層１４５のＺ方向の長さよりも、大きくなくても良い。
【0148】
また、以上の説明では、トランジスタ構造１１０に接続されるメモリ部として、キャパシタＣｐＣが採用される例について説明した。しかしながら、メモリ部は、キャパシタＣｐＣでなくても良い。例えば、メモリ部は、強誘電体、強磁性体、ＧｅＳｂＴｅ等のカルコゲン材料又はその他の材料を含み、これら材料の特性を利用してデータを記録するものであっても良い。例えば、以上において説明したいずれかの構造において、キャパシタＣｐＣを形成する電極間の絶縁層に、これら材料のいずれかを含ませても良い。
【0149】
また、第１実施形態及び第２実施形態に係る半導体記憶装置の製造方法も、適宜調整可能である。例えば、上述した工程のいずれか２つの順番を入れ替えたり、上述した工程のいずれか２つを同時に実行したりしても良い。
【0150】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0151】
Ｓｕｂ…半導体基板、ＭＬ０～ＭＬ３…メモリ層、ＢＬ…ビット線、ＷＬ…ワード線、ＰＬ…プレート線、ＴｒＣ，ＴｒＬ…トランジスタ、１０２…導電層、１０４…導電層、１１０…トランジスタ構造、１２０…導電層、１３０…キャパシタ構造、１４０…トランジスタ構造、１５０…導電層、２６０…接続電極。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】
【図83】
【図84】
【図85】
【図86】
【図87】