(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024036350
(43)【公開日】2024-03-15
(54)【発明の名称】逆接続破損防止回路
(51)【国際特許分類】
H02J 1/00 20060101AFI20240308BHJP
H01L 21/822 20060101ALI20240308BHJP
H02H 3/18 20060101ALI20240308BHJP
H02H 7/20 20060101ALN20240308BHJP
【ＦＩ】
H02J1/00 309G
H01L27/04 H
H02H3/18
H02J1/00 309W
H02H7/20 A
【審査請求】有
【請求項の数】1
【出願形態】ＯＬ
(21)【出願番号】P 2024001410
(22)【出願日】2024-01-09
(62)【分割の表示】P 2020045876の分割
【原出願日】2020-03-16
(71)【出願人】
【識別番号】390025737
【氏名又は名称】株式会社新陽社
(71)【出願人】
【識別番号】516131843
【氏名又は名称】ＡＮＰ株式会社
(74)【代理人】
【識別番号】100075410
【弁理士】
【氏名又は名称】藤沢 則昭
(74)【代理人】
【識別番号】100135541
【弁理士】
【氏名又は名称】藤沢 昭太郎
(72)【発明者】
【氏名】池ヶ谷 直哉
(72)【発明者】
【氏名】諸橋 直史
(72)【発明者】
【氏名】羽田 正二
(57)【要約】
【課題】入力電源の電圧検出用に別途回路を構成する必要がなく、また、電圧降下・電力損失が少ない逆接続破損防止回路を提供する。
【解決手段】逆接続破損防止回路Ａであって、一端に電源が接続され、他端に負荷３０が接続される第１電路１１と、一端に前記電源が接続され、他端に負荷３０が接続される第２電路１２と、一端が第１電路１１に接続され、他端がＦＥＴ２１に接続されている第３電路１３と、一端が、第１電路１１に接続され、他端が第２電路１２に接続されている第５電路１５と、一端が第３電路１３と接続され、途中で第５電路１５と電気的に接続して交差し、他端が第２電路１２と接続されている第６電路１６を備え、第２電路１２上では、ＦＥＴ２１が設けられ、第３電路１３上では、第１抵抗が設けられ、第５電路１５上では、ダイオード２３、第２抵抗２４、定電圧ダイオード２５が設けられ、第６電路１６上では、第３抵抗２６が設けられている。
【選択図】図１
【解決手段】逆接続破損防止回路Ａであって、一端に電源が接続され、他端に負荷３０が接続される第１電路１１と、一端に前記電源が接続され、他端に負荷３０が接続される第２電路１２と、一端が第１電路１１に接続され、他端がＦＥＴ２１に接続されている第３電路１３と、一端が、第１電路１１に接続され、他端が第２電路１２に接続されている第５電路１５と、一端が第３電路１３と接続され、途中で第５電路１５と電気的に接続して交差し、他端が第２電路１２と接続されている第６電路１６を備え、第２電路１２上では、ＦＥＴ２１が設けられ、第３電路１３上では、第１抵抗が設けられ、第５電路１５上では、ダイオード２３、第２抵抗２４、定電圧ダイオード２５が設けられ、第６電路１６上では、第３抵抗２６が設けられている。
【選択図】図１
【特許請求の範囲】
【請求項1】
電源の逆接続による負荷の破損を防止する逆接続破損防止回路であって、
一端に電源の正極が接続され、他端に負荷の一端が接続される第１電路と、
一端に前記電源の負極が接続され、他端に負荷の他端が接続される第２電路と、
一端が前記第１電路に接続され、他端が電界効果トランジスタのゲートに接続されている第３電路と、
一端が、前記第１電路の前記一端に対し、前記第３電路の一端より遠い箇所で、前記第１電路に接続され、他端が前記第２電路に接続されている第５電路と、
一端が前記第３電路と接続され、途中で前記第５電路と電気的に接続して交差し、他端が前記第２電路と接続されている第６電路を備え、
前記第２電路上では、前記電源の負極側にドレインを接続し、負荷の他端側にソースを接続することで、前記電界効果トランジスタが設けられ、
前記第３電路上では、前記第６電路との接続箇所より、前記第１電路と接続されている前記一端に近い箇所に第１抵抗が設けられ、
前記第５電路上では、前記第１電路と接続されている前記一端に近い順に、前記第１電路側をカソードとしたダイオード、第２抵抗、前記第１電路側をカソードとした定電圧ダイオードが設けられ、
前記第６電路上では、前記第５電路との交差箇所より、前記第２電路と接続されている前記他端に近い箇所に第３抵抗が設けられていることを特徴とする、逆接続破損防止回路。
一端に電源の正極が接続され、他端に負荷の一端が接続される第１電路と、
一端に前記電源の負極が接続され、他端に負荷の他端が接続される第２電路と、
一端が前記第１電路に接続され、他端が電界効果トランジスタのゲートに接続されている第３電路と、
一端が、前記第１電路の前記一端に対し、前記第３電路の一端より遠い箇所で、前記第１電路に接続され、他端が前記第２電路に接続されている第５電路と、
一端が前記第３電路と接続され、途中で前記第５電路と電気的に接続して交差し、他端が前記第２電路と接続されている第６電路を備え、
前記第２電路上では、前記電源の負極側にドレインを接続し、負荷の他端側にソースを接続することで、前記電界効果トランジスタが設けられ、
前記第３電路上では、前記第６電路との接続箇所より、前記第１電路と接続されている前記一端に近い箇所に第１抵抗が設けられ、
前記第５電路上では、前記第１電路と接続されている前記一端に近い順に、前記第１電路側をカソードとしたダイオード、第２抵抗、前記第１電路側をカソードとした定電圧ダイオードが設けられ、
前記第６電路上では、前記第５電路との交差箇所より、前記第２電路と接続されている前記他端に近い箇所に第３抵抗が設けられていることを特徴とする、逆接続破損防止回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、入力電源の極性を逆に接続した場合に、負荷の破損を防止し、負荷を保護する逆接続破損防止回路に関するものである。
【背景技術】
【0002】
直流配電用ＬＥＤ照明装置等の負荷に電力を供給する入力電源には、極性があるため、逆接続すると、負荷が破損するおそれがある。
【0003】
そのため、従来から入力電源の極性を逆に接続した場合に、負荷の破損を防止し、負荷を保護するために、入力電源の電圧を検出し、適正であれば、ＯＮ（＝電路を導通）させる、あるいは、不適切であれば、ＯＦＦ（＝電路を遮断）させる、コンパレータ等を用いた
電圧検出回路を設ける構成が開示されている。
電圧検出回路を設ける構成が開示されている。
【0004】
また、入力電源の極性を逆に接続した場合に、電流が流れないように、電路に直列に、ダイオードを設ける構成が開示されている。
【0005】
例えば、特許文献１では、従来技術として、正側の電源端子と負側の電源端子との間には、ダイオードと保護対象となる電気回路とが直列に接続される構成が開示されている。この構成では、電源が逆接続されて、負側の電源端子の電位が正側の電源端子の電位よりも高い場合には、ダイオードにより電流が阻止される。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２００１－３１４０３２号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら、電圧検出回路を設ける構成の場合、電圧検出用に別途回路を構成する必要があり、不便である。
【0008】
また、電路に直列にダイオードを設ける構成の場合、一般的なＰＮ接合のダイオードは、電圧降下ＶＦによって、約０．６（Ｖ）の電圧降下・電力損失が生じてしまう。回路内を流れる電流量が多い場合や電圧が大きい場合には、０．６（Ｖ）程度の電圧降下・電力損失は、あまり問題にならない。しかし、回路内に流れる電流量が少ない場合や電圧が小さい場合には、０．６（Ｖ）程度であっても、大きな損失となり、問題となる。
【0009】
そこで、本発明は、上述の課題を解決するものとして、入力電源の電圧検出用に別途回路を構成する必要がなく、また、電圧降下・電力損失が少ない逆接続破損防止回路を提供することを目的としたものである。
【課題を解決するための手段】
【0010】
請求項１の発明は、
電源の逆接続による負荷の破損を防止する逆接続破損防止回路であって、
一端に電源の正極が接続され、他端に負荷の一端が接続される第１電路と、
一端に前記電源の負極が接続され、他端に負荷の他端が接続される第２電路と、
一端が前記第１電路に接続され、他端が電界効果トランジスタのゲートに接続されている第３電路と、
一端が、前記第１電路の前記一端に対し、前記第３電路の一端より遠い箇所で、前記第１電路に接続され、他端が前記第２電路に接続されている第５電路と、
一端が前記第３電路と接続され、途中で前記第５電路と電気的に接続して交差し、他端が前記第２電路と接続されている第６電路を備え、
前記第２電路上では、前記電源の負極側にドレインを接続し、負荷の他端側にソースを接続することで、前記電界効果トランジスタが設けられ、
前記第３電路上では、前記第６電路との接続箇所より、前記第１電路と接続されている前記一端に近い箇所に第１抵抗が設けられ、
前記第５電路上では、前記第１電路と接続されている前記一端に近い順に、前記第１電路側をカソードとしたダイオード、第２抵抗、前記第１電路側をカソードとした定電圧ダイオードが設けられ、
前記第６電路上では、前記第５電路との交差箇所より、前記第２電路と接続されている前記他端に近い箇所に第３抵抗が設けられている、逆接続破損防止回路とした。
電源の逆接続による負荷の破損を防止する逆接続破損防止回路であって、
一端に電源の正極が接続され、他端に負荷の一端が接続される第１電路と、
一端に前記電源の負極が接続され、他端に負荷の他端が接続される第２電路と、
一端が前記第１電路に接続され、他端が電界効果トランジスタのゲートに接続されている第３電路と、
一端が、前記第１電路の前記一端に対し、前記第３電路の一端より遠い箇所で、前記第１電路に接続され、他端が前記第２電路に接続されている第５電路と、
一端が前記第３電路と接続され、途中で前記第５電路と電気的に接続して交差し、他端が前記第２電路と接続されている第６電路を備え、
前記第２電路上では、前記電源の負極側にドレインを接続し、負荷の他端側にソースを接続することで、前記電界効果トランジスタが設けられ、
前記第３電路上では、前記第６電路との接続箇所より、前記第１電路と接続されている前記一端に近い箇所に第１抵抗が設けられ、
前記第５電路上では、前記第１電路と接続されている前記一端に近い順に、前記第１電路側をカソードとしたダイオード、第２抵抗、前記第１電路側をカソードとした定電圧ダイオードが設けられ、
前記第６電路上では、前記第５電路との交差箇所より、前記第２電路と接続されている前記他端に近い箇所に第３抵抗が設けられている、逆接続破損防止回路とした。
【発明の効果】
【0011】
本発明に係る逆接続破損防止回路を適用・使用することによって、入力電源の逆接続による、直流配電用ＬＥＤ照明装置等の負荷の破損を防止し、負荷を保護することができる。
【0012】
また、入力電源の極性が適切に接続されたか否かを検出するための、入力電源の電圧検出用に別途回路を構成する必要がなくなり、電界効果トランジスタ（ＦＥＴ）、抵抗といったシンプルな回路構成で、入力電源の逆接続による負荷の破損を防止し、負荷を保護することができ、便宜である。
【0013】
また、本発明に係る逆接続破損防止回路は、入力電源の極性を逆に接続した場合に、回路内に電流が流れないように、電路に直列にダイオードを設ける構成に比べて、電圧降下・電力損失を最小限に抑える構成である。特に、回路内に流れる電流量が少ない場合や電圧が小さい場合には、この電圧降下・電力損失を最小限に抑えるというメリットは大きくなる。
【図面の簡単な説明】
【0014】
【図1】本発明の実施の形態例１の逆接続破損防止回路の構成図である。
【図2】本発明の実施の形態例１の逆接続破損防止回路に係る電界効果トランジスタの概念構成図である。
【図3】本発明の実施の形態例１の逆接続破損防止回路に係る電界効果トランジスタの動作を示す説明図である。
【図4】本発明の実施の形態例１の逆接続破損防止回路に係る電界効果トランジスタの動作を示す説明図である。
【図5】本発明の実施の形態例１の逆接続破損防止回路の動作を示す説明図である。
【図6】本発明の実施の形態例１の逆接続破損防止回路に係る電界効果トランジスタの動作を示す説明図である。
【図7】本発明の実施の形態例１の逆接続破損防止回路の動作を示す説明図である。
【図8】本発明の他の実施の形態例の逆接続破損防止回路の構成図である。
【発明を実施するための形態】
【0015】
（実施の形態例１）
まず、本発明の実施の形態例１の逆接続破損防止回路Ａの構成を図１に基づいて説明する。直流配電用ＬＥＤ照明装置等の負荷に対し、誤って極性を逆にして、直流の入力電源を接続すると、負荷が破損するおそれがある。そのため、本発明の実施の形態例１の逆接続破損防止回路Ａは、極性を逆にして、直流の入力電源を接続した場合であっても、負荷の
破損を防ぎ、負荷を保護する保護回路である。
まず、本発明の実施の形態例１の逆接続破損防止回路Ａの構成を図１に基づいて説明する。直流配電用ＬＥＤ照明装置等の負荷に対し、誤って極性を逆にして、直流の入力電源を接続すると、負荷が破損するおそれがある。そのため、本発明の実施の形態例１の逆接続破損防止回路Ａは、極性を逆にして、直流の入力電源を接続した場合であっても、負荷の
破損を防ぎ、負荷を保護する保護回路である。
【0016】
図１に示すように、第１電路１１の一端は、直流の入力電源（図示省略）の正極が接続され、他端は、負荷３０の一端が接続される。第２電路１２の一端は、直流の入力電源の負極が接続され、他端は、負荷３０の他端が接続される。第３電路１３の一端は、第１電路１１に接続され、他端は、電界効果トランジスタ（ＦＥＴ）２１のゲート（Ｇ）に接続されている。
【0017】
第５電路１５の一端は、第１電路１１の一端に対し、第３電路１３の一端より遠い箇所で、第１電路１１に接続され、他端は、第２電路１２に接続されている。第６電路１６の一端は、第３電路１３と接続され、途中で第５電路１５と電気的に接続して交差し、他端が第２電路１２と接続されている。
【0018】
第２電路１２上では、入力電源の負極が接続される一端側にドレイン（Ｄ）を接続し、負荷３０の他端が接続される他端側にソース（Ｓ）を接続することで、電界効果トランジスタ（ＦＥＴ）２１が直列に設けられている。
【0019】
第３電路１３上では、第６電路１６との接続箇所より、第１電路１１と接続されている一端に近い位置に第１抵抗２２が設けられている。なお、第１抵抗２２の抵抗値は、例えば、１Ｍ（Ω）である。
【0020】
第５電路１５上では、第１電路１１の接続箇所に近い順に、第１電路１１側をカソード（Ｋ）としたダイオード２３、第２抵抗２４、第１電路１１側をカソード（Ｋ）とした定電圧ダイオード２５が設けられている。なお、第２抵抗２４の抵抗値は、例えば、１０（Ω）である。また、通常定電圧ダイオードは、pn接合に対して逆方向に、所定の電圧を印加すると、一定の電圧を出力する。定電圧ダイオード２５は、１０（Ｖ）、あるいは２０（Ｖ）の一定の電圧を出力する。
【0021】
第６電路上１６では、第５電路１５との交差箇所より、第２電路１２と接続されている他端に近い位置に第３抵抗２６が設けられている。なお、第３抵抗２６の抵抗値は、例えば、１Ｍ（Ω）である。
【0022】
また、電界効果トランジスタ（ＦＥＴ）２１について説明する。本実施の形態例１における、電界効果トランジスタ（ＦＥＴ）２１は、nチャネルＭＯＳ－ＦＥＴ（絶縁ゲート電界効果トランジスタ）である。
【0023】
図２に示すように、一般的に、電界効果トランジスタ（ＦＥＴ）２１は、p型半導体２１１と、n型半導体２１２が接合して構成されている。そして、電界効果トランジスタ（ＦＥＴ）２１は、ドレイン（Ｄ）、ソース（Ｓ）、ゲート（Ｇ）という３つの電極を有している。ドレイン（Ｄ）及びソース（Ｓ）は夫々、n型半導体２１２に接続されている。また、ソース（Ｓ）は、n型半導体２１２だけでなく、p型半導体２１１にも接続されている。ゲート（Ｇ）は、例えば金属製であり、酸化絶縁膜２１３を介して、p型半導体２１１に接続されている。
【0024】
ドレイン（Ｄ）・ソース（Ｓ）間に、ドレイン（Ｄ）＋極性（プラス極性）で電圧を印加し、また、ゲート（Ｇ）・ソース（Ｓ）間に、ゲート（Ｇ）＋極性（プラス極性）で電圧を印加する。すると、図３に示すように、酸化絶縁膜２１３直下のp型半導体２１１（反転層２１４）に電子が引き寄せられ、p型半導体２１１がn型半導体に変化する（反転する）。そして、ドレイン（Ｄ）からソース（Ｓ）に電流が流れる。
【0025】
ところで、上述したように、電界効果トランジスタ（ＦＥＴ）２１は、p型半導体２１１と、n型半導体２１２が接合して構成されている。また、ソース（Ｓ）は、n型半導体２１２だけでなく、p型半導体２１１にも接続されている。従って、ドレイン（Ｄ）・ソース（Ｓ）間に、ソース（Ｓ）＋極性（プラス極性）で電圧を印加すると、図４に示すように、ソース（Ｓ）からドレイン（Ｄ）に電流が流れる。これは、電界効果トランジスタ（ＦＥＴ）が、構造上、p型半導体とn型半導体が接合していることによって、ドレイン（Ｄ）・ソース（Ｓ）間で形成される、ボディダイオード（寄生ダイオード）のはたらきによるものである。
【0026】
＜逆接続破損防止回路Ａの動作（順接続の場合）＞
次に、本発明の実施の形態例１の逆接続破損防止回路Ａの動作について説明する。図５に示すように、入力電源を逆接続破損防止回路Ａに順接続した場合、「第１電路１１→負荷３０→第２電路１２」の経路で、電流が流れる。なお、第２電路１２上の電界効果トランジスタ（ＦＥＴ）２１では、「ソース（Ｓ）→ドレイン（Ｄ）」に電流が流れる。以下、詳しく説明する。
次に、本発明の実施の形態例１の逆接続破損防止回路Ａの動作について説明する。図５に示すように、入力電源を逆接続破損防止回路Ａに順接続した場合、「第１電路１１→負荷３０→第２電路１２」の経路で、電流が流れる。なお、第２電路１２上の電界効果トランジスタ（ＦＥＴ）２１では、「ソース（Ｓ）→ドレイン（Ｄ）」に電流が流れる。以下、詳しく説明する。
【0027】
第３電路１３には、第１抵抗２２の抵抗値が１Ｍ（Ω）と、大きいため、少ない電流が流れる。「第３電路１３→第６電路１６」の経路で流れた電流は、第２電路１２に流れ、同電路上の電界効果トランジスタ（ＦＥＴ）２１のボディダイオードのはたらきによって、ソース（Ｓ）・ドレイン（Ｄ）間に流れる。また、「第３電路１３→第６電路１６」の経路で流れた電流は、定電圧ダイオード２５に、一定の電圧（例えば、１０Ｖ）を出力させる。
【0028】
なお、第１抵抗２２は、定電圧ダイオード２５に一定の電圧を出力させるために、定電圧ダイオード２５に流れる電流の量を調整する役割を果たす。また、「第３電路１３→第６電路１６」の経路で流れてきた電流は、第３抵抗２６に流れようとするが、第３抵抗２６の抵抗値が大きいため、流れる電流は少ない。そのため、「第３電路１３→第６電路１６」の経路で流れてきた電流の多くは、定電圧ダイオード２５に流れる。
【0029】
また、第３電路１３上を流れてきた電流は、第６電流路１６に流れるが、そのまま第３電路１３上を流れる分もある。その結果、電界効果トランジスタ（ＦＥＴ）２１のゲート（Ｇ）に電荷がたまることとなる。
【0030】
電界効果トランジスタ（ＦＥＴ）２１のゲート（Ｇ）に電荷がたまって＋極性（プラス極性）の電圧が印加されると、酸化絶縁膜２１３直下のp型半導体２１１（反転層２１４）がn型半導体に変化（反転する）し、電界効果トランジスタ（ＦＥＴ）２１はＯＮし、電界効果トランジスタ（ＦＥＴ）２１は、ＯＮすると、単なる抵抗（Ｒ）となり、電流はいずれの方向でも流れる。現状では、図６に示すように、ソース（Ｓ）＋極性（プラス極性）で電圧が印加されているため、「ソース（Ｓ）→ドレイン（Ｄ）」に電流が流れる。
【0031】
この場合、電界効果トランジスタ（ＦＥＴ）２１はＯＮしているため、抵抗値は低く、電圧降下はほとんどない。そのため、ボディダイオードのはたらきによって、電界効果トランジスタ（ＦＥＴ）２１内のp型半導体２１１からn型半導体２１２に電流が流れるのではなく、「ソース（Ｓ）→ソース（Ｓ）に接続されているn型半導体２１２→反転層２１４（n型半導体）→ドレイン（Ｄ）に接続されているn型半導体２１２→ドレイン（Ｄ）」に電流が流れる。
【0032】
そして、入力電源と逆接続破損防止回路Ａの接続を解除した場合には、電界効果トランジスタ（ＦＥＴ）２１のゲート（Ｇ）にたまった電荷は、「抵抗値が小さい第２抵抗２４」及び「ダイオード２３」と「負荷３０」によって迅速に消費（放電）される。なお、逆接
続破損防止回路Ａに負荷３０が接続されていない場合には、「第３抵抗２６」によって、消費（放電）される。但し、第３抵抗２６の抵抗値が大きいため、消費（放電）時間は長くなる。
続破損防止回路Ａに負荷３０が接続されていない場合には、「第３抵抗２６」によって、消費（放電）される。但し、第３抵抗２６の抵抗値が大きいため、消費（放電）時間は長くなる。
【0033】
ところで、第５電路１５には、第１電路１１側をカソード（Ｋ）としたダイオード２３が設けられているため、第１電路１１上を流れてきた電流は、第５電路１５上を流れない。
【0034】
＜逆接続破損防止回路Ａの動作（逆接続の場合）＞
次に、図７に示すように、入力電源を逆接続破損防止回路Ａに逆接続した場合、第２電路１２上の電界効果トランジスタ（ＦＥＴ）２１では、ドレイン（Ｄ）・ソース（Ｓ）間に、ドレイン（Ｄ）＋極性（プラス極性）で電圧が印加されることとなる。しかし、ドレイン（Ｄ）を基準とすると、ゲート（Ｇ）は、－極性（マイナス極性）となるため、酸化絶縁膜２１３直下のp型半導体２１１は、n型半導体に変化せず（反転せず）、第２電路１２上の電界効果トランジスタ（ＦＥＴ）２１では、ドレイン（Ｄ）・ソース（Ｓ）間で、電流が流れない。そのため、負荷３０にも電流が流れない。
次に、図７に示すように、入力電源を逆接続破損防止回路Ａに逆接続した場合、第２電路１２上の電界効果トランジスタ（ＦＥＴ）２１では、ドレイン（Ｄ）・ソース（Ｓ）間に、ドレイン（Ｄ）＋極性（プラス極性）で電圧が印加されることとなる。しかし、ドレイン（Ｄ）を基準とすると、ゲート（Ｇ）は、－極性（マイナス極性）となるため、酸化絶縁膜２１３直下のp型半導体２１１は、n型半導体に変化せず（反転せず）、第２電路１２上の電界効果トランジスタ（ＦＥＴ）２１では、ドレイン（Ｄ）・ソース（Ｓ）間で、電流が流れない。そのため、負荷３０にも電流が流れない。
【0035】
また、第２電路１２上の電界効果トランジスタ（ＦＥＴ）２１がＯＮ状態（＝酸化絶縁膜２１３直下のp型半導体２１１が、n型半導体に変化し、ドレイン（Ｄ）・ソース（Ｓ）間で、電流が流れている）の直後に、入力電源を逆接続破損防止回路Ａに逆接続した場合等、第２電路１２上の電界効果トランジスタ（ＦＥＴ）２１のドレイン（Ｄ）・ソース（Ｓ）間に、電流が流れてしまった場合でも、第５電路１５上に定電圧ダイオード２５が設けられ、第６電路２６上に第３抵抗２６が設けられていることによって、電界効果トランジスタ（ＦＥＴ）２１のゲート（Ｇ）に向かう電荷を消費させ、ゲート（Ｇ）のＯＮ（＝酸化絶縁膜２１３直下のp型半導体２１１を、n型半導体に変化させる）を阻止する。更に、電界効果トランジスタ（ＦＥＴ）２１のゲート（Ｇ）に残っている電荷は、「抵抗値が小さい第２抵抗２４」及び「ダイオード２３」と「負荷３０（又は、入力電源）」によって、消費（放電）される。特に、第５電路１５上に、抵抗値が小さい第２抵抗２４及びダイオード２３が設けられていることによって、電荷の消費は促進される。
【0036】
このように本発明の実施の形態例１の逆接続破損防止回路Ａを構成することによって、入力電源の逆接続による、直流配電用ＬＥＤ照明装置等の負荷の破損を防止し、負荷を保護することができる。
【0037】
また、入力電源の極性が適切に接続されたか否かを検出するための、入力電源の電圧検出用に別途回路を構成する必要がなくなり、電界効果トランジスタ（ＦＥＴ）、抵抗といったシンプルな回路構成で、入力電源の逆接続による負荷の破損を防止し、負荷を保護することができ、便宜である。
【0038】
また、本発明に係る逆接続破損防止回路Ａによれば、入力電源の極性を逆に接続した場合に、回路内に電流が流れないように、電路に直列にダイオードを設ける構成に比べて、電圧降下・電力損失を最小限に抑える構成である。特に、回路内に流れる電流量が少ない場合や電圧が小さい場合には、この電圧降下・電力損失を最小限に抑えるというメリットは大きくなる。
【0039】
＜変形例＞
なお、上記では、本発明の実施の形態例１の逆接続破損防止回路Ａの構成について述べたが、この構成に限定されるものではない。例えば、図８に示すように、必要最小限の素子で、本発明に係る逆接続破損防止回路Ｂを構成しても良い。
なお、上記では、本発明の実施の形態例１の逆接続破損防止回路Ａの構成について述べたが、この構成に限定されるものではない。例えば、図８に示すように、必要最小限の素子で、本発明に係る逆接続破損防止回路Ｂを構成しても良い。
【0040】
逆接続破損防止回路Ｂは、一端に直流の入力電源の正極が接続され、他端に負荷３０の一端が接続される第１電路１１と、一端に電源の負極が接続され、他端に負荷３０の他端が接続される第２電路１２と、一端が第１電路１１に接続され、他端が電界効果トランジスタ（ＦＥＴ）２１のゲート（Ｇ）に接続されている第３電路１３を備えている。
【0041】
また、一端が第３電路１３に接続され、他端が第２電路１２に接続されている第４電路１４を備えている。なお、第４電路１４の一端は、第３電路１３上の第１抵抗２２と電界効果トランジスタ（ＦＥＴ）２１の間の箇所で、第３電路１３と接続されている。
【0042】
第４電路１４上では、第１電路側をカソード（Ｋ）とした定電圧ダイオード２５が設けられている。
【0043】
入力電源を逆接続破損防止回路Ｂに順接続した場合、「第１電路１１→負荷３０→第２電路１２」の経路で、電流が流れる。なお、上述したように、第２電路１２上の電界効果トランジスタ（ＦＥＴ）２１では、ボディダイオード（寄生ダイオード）のはたらきによって、「ソース（Ｓ）→ドレイン（Ｄ）」に電流が流れる。
【0044】
電界効果トランジスタ（ＦＥＴ）２１のゲート（Ｇ）に電荷がたまってくると、電界効果トランジスタ（ＦＥＴ）２１はＯＮし、酸化絶縁膜２１３直下のp型半導体２１１（反転層２１４）がn型半導体に変化する（反転する）。そして、電界効果トランジスタ（ＦＥＴ）２１の「ソース（Ｓ）→ソース（Ｓ）に接続されているn型半導体２１２→反転層２１４（n型半導体）→ドレイン（Ｄ）に接続されているn型半導体２１２→ドレイン（Ｄ）」に電流が流れる。
【0045】
次に、入力電源を逆接続破損防止回路Ｂに逆接続した場合、第２電路１２上の電界効果トランジスタ（ＦＥＴ）２１では、ドレイン（Ｄ）・ソース（Ｓ）間に、ドレイン（Ｄ）＋極性（プラス極性）で電圧が印加されることとなる。しかし、ドレイン（Ｄ）を基準とすると、ゲート（Ｇ）は、－極性（マイナス極性）となるため、酸化絶縁膜２１３直下のp型半導体２１１は、n型半導体に変化せず（反転せず）、第２電路１２上の電界効果トランジスタ（ＦＥＴ）２１では、ドレイン（Ｄ）・ソース（Ｓ）間で、電流が流れない。そのため、負荷３０にも電流が流れない。
【0046】
以上、本発明の好ましい実施の形態例について述べたが、本発明に係る逆接続破損防止回路は上述した実施の形態例にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であるのは言うまでもない。
【符号の説明】
【0047】
１１：第１電路、１２：第２電路、１３：第３電路、１４：第４電路、１５：第５電路、１６：第６電路、
２１：電界効果トランジスタ（ＦＥＴ）、２１１：p型半導体、２１２：n型半導体、２１３：酸化絶縁膜、２１４：反転層、２２：第１抵抗、２３：ダイオード、２４：第２抵抗、２５：定電圧ダイオード、２６：第３抵抗、
３０：負荷
２１：電界効果トランジスタ（ＦＥＴ）、２１１：p型半導体、２１２：n型半導体、２１３：酸化絶縁膜、２１４：反転層、２２：第１抵抗、２３：ダイオード、２４：第２抵抗、２５：定電圧ダイオード、２６：第３抵抗、
３０：負荷
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】