特開 2024-36808 電圧出力回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024036808

(43)【公開日】2024-03-18

(54)【発明の名称】電圧出力回路

(51)【国際特許分類】

   G05F 1/56 20060101AFI20240311BHJP

【ＦＩ】

G05F1/56 310D

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022141289

(22)【出願日】2022-09-06

(71)【出願人】

【識別番号】000006666

【氏名又は名称】アズビル株式会社

(74)【代理人】

【識別番号】100098394

【弁理士】

【氏名又は名称】山川 茂樹

(72)【発明者】

【氏名】手島 紘明

【テーマコード（参考）】

5H430

【Ｆターム（参考）】

5H430BB01

5H430BB09

5H430BB11

5H430CC05

5H430EE06

5H430EE18

5H430FF01

5H430FF11

5H430GG05

5H430HH03

(57)【要約】

【課題】大きな負荷容量に対して位相特性が安定している低消費電力の電圧出力回路を実現する。
【解決手段】電圧出力回路は、基準電圧Ｖｒｅｆを生成する電圧生成回路１と、基準電圧Ｖｒｅｆを非反転入力とする差動増幅回路２と、差動増幅回路２の出力を入力とするソースフォロア回路３と、差動増幅回路の出力を入力とし、出力が電圧出力端子ＯＵＴに接続されたソースフォロア回路４と、ソースフォロア回路３の出力と差動増幅回路の反転入力とを接続する帰還回路５とを備える。ソースフォロア回路３を構成するトランジスタＱ１のゲート－ソース電圧とソースフォロア回路４を構成するトランジスタＱ２のゲート－ソース電圧は、等しい値に設定されている。
【選択図】 図１

【特許請求の範囲】

【請求項1】

基準電圧を生成するように構成された電圧生成回路と、
前記基準電圧を非反転入力とする差動増幅回路と、
前記差動増幅回路の出力を入力とする第１のソースフォロア回路と、
前記差動増幅回路の出力を入力とし、出力が電圧出力端子に接続された第２のソースフォロア回路と、
前記第１のソースフォロア回路の出力と前記差動増幅回路の反転入力とを接続する帰還回路とを備え、
前記第１のソースフォロア回路を構成する第１のトランジスタと前記第２のソースフォロア回路を構成する第２のトランジスタのゲート－ソース電圧が等しい値に設定されていることを特徴とする電圧出力回路。

【請求項2】

請求項１記載の電圧出力回路において、
電圧出力回路の前記電圧出力端子毎に前記第２のソースフォロア回路を備えることを特徴とする電圧出力回路。

【請求項3】

請求項１または２記載の電圧出力回路において、
前記第１のソースフォロア回路は、
ゲートが前記差動増幅回路の出力端子に接続され、ドレインが電源電圧に接続された前記第１のトランジスタと、
一端が第１のソースフォロア回路の出力である前記第１のトランジスタのソースに接続され、他端がグランドに接続された第１の電流源とから構成され、
前記第２のソースフォロア回路は、
ゲートが前記差動増幅回路の出力端子に接続され、ドレインが前記電源電圧に接続された前記第２のトランジスタと、
一端が第２のソースフォロア回路の出力である前記第２のトランジスタのソースに接続され、他端がグランドに接続された第２の電流源とから構成されることを特徴とする電圧出力回路。

【請求項4】

請求項３記載の電圧出力回路において、
前記第１のトランジスタのゲート－ソース電圧と前記第２のトランジスタのゲート－ソース電圧とが等しくなるように、前記第１、第２の電流源の電流値と前記第１、第２のトランジスタのサイズとが設定されていることを特徴とする電圧出力回路。

【請求項5】

請求項１または２記載の電圧出力回路において、
前記電圧出力端子に接続された容量をさらに備えることを特徴とする電圧出力回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一定の電圧を低インピーダンスで出力する電圧出力回路に関するものである。

【背景技術】

【0002】

ＩＣ（Integrated Circuit）内部のアナログ回路において、アナログ電圧の入出力などにおけるシグナルグランドなど、一定の電圧を低インピーダンスで出力する用途が存在する。シグナルグランド等の電圧出力の方法として、抵抗分圧回路等で電圧を発生させて、演算増幅回路を使用したボルテージフォロア回路などによってインピーダンス変換を行う方法が考えられる（特許文献１参照）。

【0003】

図４は従来の電圧出力回路の構成例を示す回路図である。この構成では、抵抗Ｒ１００，Ｒ１０１からなる抵抗分圧回路によって電圧を発生させ、演算増幅回路１００と、トランジスタＱ１００と電流源ＩＳ１００からなるソースフォロア回路との組み合わせによってインピーダンス変換を行っている。図４の例では、演算増幅回路１００とソースフォロア回路（Ｑ１００，ＩＳ１００）によって負帰還回路を構成しているが、通常の演算増幅器のみのボルテージフォロア回路でも同様のインピーダンス変換の効果が期待できる。

【0004】

図４に示した構成の注意点として、出力端子ＯＵＴに設計仕様を上回る負荷容量ＣＬが接続されると、位相特性が不安定になる傾向がある。位相特性が不安定になる原因は、ボルテージフォロア回路の出力トランジスタＱ１００と負荷容量ＣＬとによって形成される極によって、負帰還回路の位相余裕が悪化するためである。

【0005】

通常のＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路で演算増幅回路を設計する場合、演算増幅回路に接続する出力回路としては、ソースフォロア回路またはソース接地回路を用いるのが一般的である。これらソースフォロア回路またはソース接地回路における極の角周波数ωｐは、出力トランジスタのトランスコンダクタンスｇｍと負荷容量ＣＬから、ωｐ＝ｇｍ／ＣＬ程度の値となる（ソース接地回路の場合は、位相保証容量による極分離の効果を利用した場合の値）。

【0006】

演算増幅回路のユニティゲイン角周波数をωｕとすると、ボルテージフォロア回路の位相特性を安定させる条件は、極の角周波数ωｐがユニティゲイン角周波数ωｕの２倍程度のマージンを確保すること（２ωｕ≦ωｐ）であり、出力トランジスタのトランスコンダクタンスｇｍの条件に言い換えれば、ｇｍ≧２ωｕ／ＣＬを満たすことである。負荷容量ＣＬが大きい場合、位相特性を安定させる条件を満たすためには、出力トランジスタのトランスコンダクタンスｇｍを相応に大きくする必要がある。

【0007】

一般的に、ＩＣ内部回路で電圧出力回路を使用する場合には負荷容量ＣＬは大きくても数ｐＦ程度の容量となるが、特殊な用途の場合は、１００～１０００ｐＦ程度の容量になることも考えられる。例えば、以下の（I）～（III）のようなケースが考えられる。

【0008】

（I）ＩＣ外部に電圧出力を行う場合で、ＩＣ外部に負荷容量が接続されるケース。
（II）高周波数におけるインピーダンスを下げるために、大容量を接続したいケース。
（III）複数の信号に対する基準電圧を生成する場合に、クロストークを避けたいケース。

【0009】

これら（I）～（III）のケースで、回路の位相特性を安定させたい場合には、出力トランジスタのトランスコンダクタンスｇｍを相応に大きくする必要がある。しかしながら、トランスコンダクタンスｇｍを上げるには、出力トランジスタの電流値を大きくする必要があるため、回路の消費電流が大きくなるという課題があった。

【0010】

また、上記の複数信号のクロストークの問題を避けるには、大きな負荷容量ＣＬを接続してインピーダンスを下げる方法の他に、信号系統ごとに個別に電圧出力回路を設ける方法もある。しかしながら、複数の電圧出力回路を設ける場合、バッファ用のアンプ回路が系統数分必要になるので消費電流が大きくなる。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】特開２０１５－１５９４６２号公報

【発明の概要】

【発明が解決しようとする課題】

【0012】

本発明は、上記課題を解決するためになされたもので、大きな負荷容量に対して位相特性が安定している低消費電力の電圧出力回路を提供することを目的とする。

【課題を解決するための手段】

【0013】

本発明の電圧出力回路は、基準電圧を生成するように構成された電圧生成回路と、前記基準電圧を非反転入力とする差動増幅回路と、前記差動増幅回路の出力を入力とする第１のソースフォロア回路と、前記差動増幅回路の出力を入力とし、出力が電圧出力端子に接続された第２のソースフォロア回路と、前記第１のソースフォロア回路の出力と前記差動増幅回路の反転入力とを接続する帰還回路とを備え、前記第１のソースフォロア回路を構成する第１のトランジスタと前記第２のソースフォロア回路を構成する第２のトランジスタのゲート－ソース電圧が等しい値に設定されていることを特徴とするものである。

【0014】

また、本発明の電圧出力回路の１構成例は、電圧出力回路の前記電圧出力端子毎に前記第２のソースフォロア回路を備えることを特徴とするものである。
また、本発明の電圧出力回路の１構成例において、前記第１のソースフォロア回路は、ゲートが前記差動増幅回路の出力端子に接続され、ドレインが電源電圧に接続された前記第１のトランジスタと、一端が第１のソースフォロア回路の出力である前記第１のトランジスタのソースに接続され、他端がグランドに接続された第１の電流源とから構成され、前記第２のソースフォロア回路は、ゲートが前記差動増幅回路の出力端子に接続され、ドレインが前記電源電圧に接続された前記第２のトランジスタと、一端が第２のソースフォロア回路の出力である前記第２のトランジスタのソースに接続され、他端がグランドに接続された第２の電流源とから構成されることを特徴とするものである。
また、本発明の電圧出力回路の１構成例は、前記第１のトランジスタのゲート－ソース電圧と前記第２のトランジスタのゲート－ソース電圧とが等しくなるように、前記第１、第２の電流源の電流値と前記第１、第２のトランジスタのサイズとが設定されていることを特徴とするものである。
また、本発明の電圧出力回路の１構成例は、前記電圧出力端子に接続された容量をさらに備えることを特徴とするものである。

【発明の効果】

【0015】

本発明によれば、出力が差動増幅回路の反転入力側にフィードバックされる第１のソースフォロア回路と、外部への出力回路となる第２のソースフォロア回路とを設けることにより、大きな負荷容量に対して位相特性が安定している低消費電力の電圧出力回路を実現することができる。

【図面の簡単な説明】

【0016】

【図1】図１は、本発明の第１の実施例に係る電圧出力回路の構成を示す回路図である。

【図2】図２は、本発明の第２の実施例に係る電圧出力回路の構成を示す回路図である。

【図3】図３は、従来の半導体集積回路の構成を示す回路図である。

【図4】図４は、従来の電圧出力回路の構成例を示す回路図である。

【発明を実施するための形態】

【0017】

［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係る電圧出力回路の構成を示す回路図である。本実施例の電圧出力回路は、基準電圧Ｖｒｅｆを生成する電圧生成回路１と、基準電圧Ｖｒｅｆを非反転入力とする差動増幅回路２と、差動増幅回路２の出力を入力とするソースフォロア回路３と、差動増幅回路２の出力を入力とし、出力が電圧出力端子ＯＵＴに接続されたソースフォロア回路４と、ソースフォロア回路３の出力と差動増幅回路２の反転入力とを接続する帰還回路５とを備えている。

【0018】

電圧生成回路１は、電源電圧ＶＤＤを分圧して基準電圧Ｖｒｅｆを生成する。具体的には、電圧生成回路１は、一端が電源電圧ＶＤＤに接続され、他端が差動増幅回路２の非反転入力端子に接続された抵抗Ｒ１と、一端が差動増幅回路２の非反転入力端子に接続され、他端がグランドに接続された抵抗Ｒ２とから構成される。

【0019】

ソースフォロア回路３は、ゲートが差動増幅回路２の出力端子に接続され、ドレインが電源電圧ＶＤＤに接続されたトランジスタＱ１と、一端がトランジスタＱ１のソース（ソースフォロア回路３の出力端子）に接続され、他端がグランドに接続され、トランジスタＱ１に一定電流を供給する電流源ＩＳ１とから構成される。

【0020】

ソースフォロア回路４は、ゲートが差動増幅回路２の出力端子に接続され、ドレインが電源電圧ＶＤＤに接続されたトランジスタＱ２と、一端がトランジスタＱ２のソース（ソースフォロア回路４の出力端子）に接続され、他端がグランドに接続され、トランジスタＱ２に一定電流を供給する電流源ＩＳ２とから構成される。

【0021】

帰還回路５は、ソースフォロア回路３の出力端子と差動増幅回路２の反転入力端子とを接続する配線によって構成される。

【0022】

本実施例では、差動増幅回路（演算増幅回路）２に対して、２つのソースフォロア回路３，４を接続する。ソースフォロア回路３の出力を差動増幅回路２の反転入力側にフィードバックし、ソースフォロア回路４を外部への出力回路として使用する。

【0023】

ここで、出力トランジスタＱ１のゲート－ソース電圧ＶＧＳ１と出力トランジスタＱ２のゲート－ソース電圧ＶＧＳ２とが等しくなるように、電流源ＩＳ１，ＩＳ２の電流値と出力トランジスタＱ１，Ｑ２のサイズパラメータ（例えばゲート幅とゲート長）とが調整されている。

【0024】

ソースフォロア回路３の出力電圧は、差動増幅回路２の仮想短絡により、基準電圧Ｖｒｅｆと等しくなるようにフィードバックがかかる。また、トランジスタＱ１，Ｑ２のゲート－ソース電圧ＶＧＳ１，ＶＧＳ２が等しくなるように設計されているため、ソースフォロア回路４からはソースフォロア回路３の出力電圧と等しい電圧が出力されるようになっている。

【0025】

図４に示した従来の構成に対するメリットとしては、外部への出力に使用するソースフォロア回路４が負帰還のループに入らないため、電圧出力端子ＯＵＴに大きな負荷容量ＣＬが接続されても、電圧出力回路の位相特性が不安定にならないという点である。負帰還のループの極の周波数は、ソースフォロア回路３を構成するトランジスタＱ１のトランスコンダクタンスとトランジスタＱ１のソースに存在する寄生容量とによって決定される。

【0026】

このため、本実施例では、ソースフォロア回路４の出力である電圧出力端子ＯＵＴに例えば１００～１０００ｐＦ程度の大きな負荷容量ＣＬを接続することができ、瞬間的な負荷電流に対して、安定して電圧出力ができるようになる。また、回路の位相特性を安定させるためにトランジスタＱ１のトランスコンダクタンスを大きくする必要がないので、回路の消費電流の増大を抑えることができる。
こうして、本実施例では、大きな負荷容量ＣＬに対して位相特性が安定している低消費電力の電圧出力回路を実現することができる。

【0027】

［第２の実施例］
次に、本発明の第２の実施例について説明する。図２は本発明の第２の実施例に係る電圧出力回路の構成を示す回路図である。本実施例の電圧出力回路は、電圧生成回路１と、差動増幅回路２と、ソースフォロア回路３と、差動増幅回路２の出力を入力とし、出力が電圧出力端子ＯＵＴ１，ＯＵＴ２に接続された複数のソースフォロア回路４－１，４－２と、帰還回路５とを備えている。

【0028】

電圧生成回路１と差動増幅回路２とソースフォロア回路３と帰還回路５は、第１の実施例と同じである。
ソースフォロア回路４－１，４－２は、それぞれゲートが差動増幅回路２の出力端子に接続され、ドレインが電源電圧ＶＤＤに接続されたトランジスタＱ２－１，Ｑ２－２と、一端がトランジスタＱ２－１，Ｑ２－２のソース（ソースフォロア回路４－１，４－２の出力端子）に接続され、他端がグランドに接続された電流源ＩＳ２－１，ＩＳ２－２とから構成される。

【0029】

本実施例は、複数系統の外部への電圧出力を実現するために、複数のソースフォロア回路４－１，４－２を接続したものである。
用途としては、複数系統の信号の基準電圧を必要とする時に、信号同士のクロストークを避けるために、基準電圧を分ける場合が考えられる。図２に示したように，差動増幅回路１個と複数のソースフォロア回路４－１，４－２を実装することで、複数系統の電圧出力を実現することができる。これにより、図１の構成の電圧出力回路を複数用意する場合よりも、消費電流を削減することができる。

【0030】

図２の例では、ソースフォロア回路４－１，４－２を２個としているが、３個以上実装して、３系統以上の電圧出力を実現してもよいことは言うまでもない。
また、第１、第２の実施例においては、負荷容量を電圧出力回路の構成要素として設けるようにしてもよいし、電圧出力回路の外部（電圧出力回路を含むＩＣの外部）に負荷容量を設けるようにしてもよいし、電圧出力回路の内部と外部の両方に負荷容量を設けるようにしてもよい。

【0031】

ＩＣ外部で大容量を駆動するためのソースフォロア回路の先行例として、特開平０６－０５３７５８号公報（以下、参考文献）に開示された半導体集積回路がある。図３に参考文献に開示された半導体集積回路の構成を示す。

【0032】

本発明の電圧出力回路と参考文献に開示された半導体集積回路は、どちらもソースフォロア回路を出力段として用いており、ソースフォロア回路における電圧のシフト量を０に調整するという点で共通している。

【0033】

本発明と参考文献との差異は、主に回路の設計指針である。参考文献に開示された半導体集積回路は、ＩＣ外部でパスコンを接続して、基準電圧のインピーダンスを下げることで、信号同士のクロストークを小さくすることを目的としている。本発明では、ソースフォロア回路４のみを複数系統実装して、それぞれの信号に対する基準電圧を出力することで、信号同士のクロストークを原理的に避けるようにしている。

【0034】

また、参考文献に開示された半導体集積回路に対する本発明のメリットは、電圧生成回路１の電流負荷を０にできるため、出力インピーダンスの高い端子のインピーダンス変換に利用し易い点である。逆に参考文献に開示された半導体集積回路のメリットは、トランジスタＭ２，Ｍ４のカレントミラーを用いて、出力トランジスタＭ３のドレイン電流をトランジスタＭ１側にフィードバックできるので、出力に定常的な電流負荷がかかった場合でも、トランジスタＭ１，Ｍ３におけるＶＧＳの差を０にできる点である。

【産業上の利用可能性】

【0035】

本発明は、外部に電圧を供給する技術に適用することができる。

【符号の説明】

【0036】

１…電圧生成回路、２…差動増幅回路、３，４，４－１，４－２…ソースフォロア回路、５…帰還回路、Ｑ１，Ｑ２，Ｑ２－１，Ｑ２－２…トランジスタ、Ｒ１，Ｒ２…抵抗、ＩＳ１，ＩＳ２，ＩＳ２－１，ＩＳ２－２…電流源。

【図1】

【図2】

【図3】

【図4】