(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024037244
(43)【公開日】2024-03-19
(54)【発明の名称】電源用半導体装置及びDC/DCコンバータ
(51)【国際特許分類】
H02M 3/155 20060101AFI20240312BHJP
【FI】
H02M3/155 E
【審査請求】未請求
【請求項の数】9
【出願形態】OL
(21)【出願番号】P 2022141937
(22)【出願日】2022-09-07
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】和智 貴嗣
【テーマコード(参考)】
5H730
【Fターム(参考)】
5H730AA02
5H730AS05
5H730BB13
5H730DD04
5H730DD13
5H730EE59
5H730FD01
5H730ZZ05
5H730ZZ11
(57)【要約】
【課題】電流により発生する磁界を有効にキャンセルする。
【解決手段】半導体装置は、第1及び第2外部端子間に第1及び第2トランジスタ(M1、M2)によるハーフブリッジ回路と、第3及び第4外部端子間に第3及び第4トランジスタ(M3、M4)によるハーフブリッジ回路を備え、第1及び第3トランジスタの組と第2及び第4トランジスタの組を交互にオン、オフする。入力コンデンサ(C
IN)は第3及び第4外部端子よりも第1及び第2外部端子の近くに配置される。半導体装置において、第1外部端子(TM1)から第1及び第2トランジスタを経由して第2外部端子(TM2)に至るまでのインピーダンスを、第3外部端子(TM3)から第3及び第4トランジスタを経由して第4外部端子(TM4)に至るまでのインピーダンスよりも大きく設定する。
【選択図】
図6
【特許請求の範囲】
【請求項1】
入力コンデンサの正極に対し第1外部電路を介して接続されるよう構成された第1外部端子と、
前記入力コンデンサの負極に対し第2外部電路を介して接続されるよう構成された第2外部端子と、
前記入力コンデンサの正極に対し第3外部電路を介して接続されるよう構成された第3外部端子と、
前記入力コンデンサの負極に対し第4外部電路を介して接続されるよう構成された第4外部端子と、
前記第1外部端子及び前記第2外部端子間に設けられ且つ互いに直列接続された第1トランジスタ及び第2トランジスタと、
前記第3外部端子及び前記第4外部端子間に設けられ且つ互いに直列接続された第3トランジスタ及び第4トランジスタと、
前記第1トランジスタ及び前記第2トランジスタ間の接続ノード、及び、前記第3トランジスタ及び前記第4トランジスタ間の接続ノードに共通接続されるスイッチ端子と、
前記第1トランジスタ及び前記第3トランジスタの組と前記第2トランジスタ及び前記第4トランジスタの組とを交互にオン、オフするスイッチング制御を行い、これによって前記入力コンデンサの両極間電圧に基づくスイッチング電圧を前記スイッチ端子に発生させるよう構成された駆動制御回路と、を備えた電源用半導体装置であって、前記スイッチング電圧が整流及び平滑化されることで出力電圧が得られ、
前記第1トランジスタ~前記第4トランジスタは各々に第1電極、第2電極及び制御電極を有し、前記駆動制御回路は前記出力電圧に応じた帰還電圧に基づき各トランジスタの制御電極の電位を制御することで各トランジスタのオン、オフ状態を制御し、前記第1トランジスタ及び前記第3トランジスタの各第2電極並びに前記第2トランジスタ及び前記第4トランジスタの各第1電極が前記スイッチ端子に共通接続され、
当該電源用半導体装置は、
前記第1外部端子と前記第1トランジスタの第1電極とを接続する第1内部電路と、
前記第1トランジスタの第2電極と前記第2トランジスタの第1電極とを接続する第2内部電路と、
前記第2トランジスタの第2電極と前記第2外部端子とを接続する第3内部電路と、
前記第3外部端子と前記第3トランジスタの第1電極とを接続する第4内部電路と、
前記第3トランジスタの第2電極と前記第4トランジスタの第1電極とを接続する第5内部電路と、
前記第4トランジスタの第2電極と前記第4外部端子とを接続する第6内部電路と、を備え、
所定周波数又は直流に対して第1内部インピーダンス総和及び第2内部インピーダンス総和は互いに相違し、
前記第1内部インピーダンス総和は、前記第1内部電路~前記第3内部電路の各インピーダンスと、前記第1トランジスタ及び前記第2トランジスタの各オン抵抗との総和であり、
前記第2内部インピーダンス総和は、前記第4内部電路~前記第6内部電路の各インピーダンスと、前記第3トランジスタ及び前記第4トランジスタの各オン抵抗との総和である
、電源用半導体装置。
【請求項2】
前記入力コンデンサは、前記第3外部端子及び前記第4外部端子の組よりも、前記第1外部端子及び前記第2外部端子の組に対して近くに配置され、
前記第1内部インピーダンス総和は前記第2内部インピーダンス総和よりも大きい
、請求項1に記載の電源用半導体装置。
【請求項3】
前記所定周波数又は直流に対して、前記第1外部電路のインピーダンスは前記第3外部電路のインピーダンスよりも小さく、且つ、前記第2外部電路のインピーダンスは前記第4外部電路のインピーダンスよりも小さい
、請求項2に記載の電源用半導体装置。
【請求項4】
前記第1外部電路のインピーダンスと前記第1内部インピーダンス総和と前記第2外部電路のインピーダンスとの和が、前記第3外部電路のインピーダンスと前記第2内部インピーダンス総和と前記第4外部電路のインピーダンスとの和と、等しくなるよう構成される
、請求項3に記載の電源用半導体装置。
【請求項5】
前記第1トランジスタのオン抵抗を前記第3トランジスタのオン抵抗よりも大きくすることで、前記第2トランジスタのオン抵抗を前記第4トランジスタのオン抵抗よりも大きくすることで、又は、前記第1トランジスタのオン抵抗を前記第3トランジスタのオン抵抗よりも大きくし且つ前記第2トランジスタのオン抵抗を前記第4トランジスタのオン抵抗よりも大きくすることで、前記第1内部インピーダンス総和を前記第2内部インピーダンス総和よりも大きくする
、請求項2~4の何れかに記載の電源用半導体装置。
【請求項6】
前記第1内部電路のインピーダンスを前記第4内部電路のインピーダンスよりも大きくすることで、前記第3内部電路のインピーダンスを前記第6内部電路のインピーダンスよりも大きくすることで、又は、前記第1内部電路のインピーダンスを前記第4内部電路のインピーダンスよりも大きくし且つ前記第3内部電路のインピーダンスを前記第6内部電路のインピーダンスよりも大きくすることで、前記第1内部インピーダンス総和を前記第2内部インピーダンス総和よりも大きくする
、請求項2~4の何れかに記載の電源用半導体装置。
【請求項7】
前記入力コンデンサと異なる補助コンデンサが前記第3外部端子及び前記第4外部端子間に接続され、
前記補助コンデンサは、前記第1外部端子及び前記第2外部端子の組よりも、前記第3外部端子及び前記第4外部端子の組に対して近くに配置される
、請求項2~4の何れかに記載の電源用半導体装置。
【請求項8】
請求項1~4の何れかに記載の電源用半導体装置と、
前記スイッチ端子に接続され、前記スイッチ端子における前記スイッチング電圧を整流及び平滑化することで前記出力電圧を生成する整流平滑回路と、
前記入力コンデンサと、を備えた
、DC/DCコンバータ。
【請求項9】
請求項7に記載の電源用半導体装置と、
前記スイッチ端子に接続され、前記スイッチ端子における前記スイッチング電圧を整流及び平滑化することで前記出力電圧を生成する整流平滑回路と、
前記入力コンデンサと、
前記補助コンデンサと、を備えた
、DC/DCコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電源用半導体装置及びDC/DCコンバータに関する。
【背景技術】
【0002】
ハイサイドトランジスタ及びローサイドトランジスタから成るハーフブリッジ回路を備え、それらトランジスタを交互にオン、オフすることで、ハーフブリッジ回路に加わる入力電圧をスイッチングし、スイッチング電圧を整流及び平滑化することで出力電圧を得るDC/DCコンバータが知られる。
【先行技術文献】
【特許文献】
【0003】
【発明の概要】
【発明が解決しようとする課題】
【0004】
第1及び第2ハーフブリッジ回路を設けておき、ハイサイドトランジスタの組を同時にオン/オフし、且つ、ローサイドトランジスタの組を同時にオン/オフすることもある。この際、第1ハーフブリッジ回路に流れる電流と第2ハーフブリッジ回路に流れる電流とをバランスさせることで、電流による発生磁界を互いにキャンセルすることが可能である。磁界キャンセルは装置のEMI特性の改善等のためにも重要である。
【0005】
本開示は、有効な磁界キャンセル作用を有する電源用半導体装置及びDC/DCコンバータを提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る電源用半導体装置は、入力コンデンサの正極に対し第1外部電路を介して接続されるよう構成された第1外部端子と、前記入力コンデンサの負極に対し第2外部電路を介して接続されるよう構成された第2外部端子と、前記入力コンデンサの正極に対し第3外部電路を介して接続されるよう構成された第3外部端子と、前記入力コンデンサの負極に対し第4外部電路を介して接続されるよう構成された第4外部端子と、前記第1外部端子及び前記第2外部端子間に設けられ且つ互いに直列接続された第1トランジスタ及び第2トランジスタと、前記第3外部端子及び前記第4外部端子間に設けられ且つ互いに直列接続された第3トランジスタ及び第4トランジスタと、前記第1トランジスタ及び前記第2トランジスタ間の接続ノード、及び、前記第3トランジスタ及び前記第4トランジスタ間の接続ノードに共通接続されるスイッチ端子と、前記第1トランジスタ及び前記第3トランジスタの組と前記第2トランジスタ及び前記第4トランジスタの組とを交互にオン、オフするスイッチング制御を行い、これによって前記入力コンデンサの両極間電圧に基づくスイッチング電圧を前記スイッチ端子に発生させるよう構成された駆動制御回路と、を備えた電源用半導体装置であって、前記スイッチング電圧が整流及び平滑化されることで出力電圧が得られ、前記第1トランジスタ~前記第4トランジスタは各々に第1電極、第2電極及び制御電極を有し、前記駆動制御回路は前記出力電圧に応じた帰還電圧に基づき各トランジスタの制御電極の電位を制御することで各トランジスタのオン、オフ状態を制御し、前記第1トランジスタ及び前記第3トランジスタの各第2電極並びに前記第2トランジスタ及び前記第4トランジスタの各第1電極が前記スイッチ端子に共通接続され、当該電源用半導体装置は、前記第1外部端子と前記第1トランジスタの第1電極とを接続する第1内部電路と、前記第1トランジスタの第2電極と前記第2トランジスタの第1電極とを接続する第2内部電路と、前記第2トランジスタの第2電極と前記第2外部端子とを接続する第3内部電路と、前記第3外部端子と前記第3トランジスタの第1電極とを接続する第4内部電路と、前記第3トランジスタの第2電極と前記第4トランジスタの第1電極とを接続する第5内部電路と、前記第4トランジスタの第2電極と前記第4外部端子とを接続する第6内部電路と、を備え、所定周波数又は直流に対して第1内部インピーダンス総和及び第2内部インピーダンス総和は互いに相違し、前記第1内部インピーダンス総和は、前記第1内部電路~前記第3内部電路の各インピーダンスと、前記第1トランジスタ及び前記第2トランジスタの各オン抵抗との総和であり、前記第2内部インピーダンス総和は、前記第4内部電路~前記第6内部電路の各インピーダンスと、前記第3トランジスタ及び前記第4トランジスタの各オン抵抗との総和である。
【発明の効果】
【0007】
本開示によれば、有効な磁界キャンセル作用を有する電源用半導体装置及びDC/DCコンバータを提供することが可能となる。
【図面の簡単な説明】
【0008】
【
図1】
図1は、本開示の実施形態に係る電源装置の全体構成図である。
【
図2】
図2は、本開示の実施形態に係り、半導体装置及び入力コンデンサが基板に実装される様子を示す図である。
【
図3】
図3は、本開示の実施形態に係り、電源装置における2つの電流ループを説明するための図である。
【
図4】
図4は、本開示の実施形態に係り、電源装置における複数の電路の説明図である。
【
図5】
図5は、本開示の実施形態に係り、電源装置における複数の電路の説明図である。
【
図6】
図6は、本開示の実施形態に係り、半導体装置の内部における2つのインピーダンス総和を示す図である。
【
図7】
図7は、本開示の実施形態に属する第1実施例に係り、補助コンデンサを半導体装置1に追加接続した様子を示す図である。
【
図8】
図8は、本開示の実施形態に属する第3実施例に係り、半導体装置を裏面から観測したときにおける、半導体装置の一部構成部品の位置関係を概略的に示す図である。
【
図9】
図9は、本開示の実施形態に属する第3実施例に係り、半導体装置を裏面から観測したときにおける、半導体装置の一部構成部品の位置関係を概略的に示す図である。
【発明を実施するための形態】
【0009】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
【0010】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる0V(ゼロボルト)の電位を有する基準導電部を指す又は0Vの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。0Vの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
【0011】
レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは厳密には信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは厳密には信号又は電圧のレベルがローレベルにあることを意味する。
【0012】
MOSFETを含むFET(電界効果トランジスタ)として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態(遮断状態)を指す。FETに分類されないトランジスタについても同様である。MOSFETは、特に記述無き限り、エンハンスメント型のMOSFETであると解される。MOSFETは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のMOSFETにおいて、バックゲートはソースに短絡されていると考えて良い。
【0013】
任意のトランジスタについて、トランジスタがオン状態となっている期間をオン期間と称することがあり、トランジスタがオフ状態となっている期間をオフ期間と称することがある。以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。
【0014】
図1に本開示の実施形態に係る電源装置AAの全体構成図を示す。電源装置AAは、電源用半導体装置である半導体装置1と、整流平滑回路2と、帰還電圧生成回路3と、入力コンデンサC
INと、を備える。電源装置AAに対して電圧源VSが接続される。電圧源VSは直流電圧を生成及び出力する直流電圧源である。電圧源VSはバッテリであっても良いし、電源回路であっても良い。電圧源VSが電源装置AAの構成要素に含まれると解しても良い。半導体装置1、整流平滑回路2、帰還電圧生成回路3及び入力コンデンサC
INが基板PCB(
図2参照)に実装されることで電源装置AAが形成される。電圧源VSも基板PCBに実装され得る。
【0015】
図2に基板PCB上における半導体装置1及び入力コンデンサC
INの位置関係を概略的に示す。基板PCBは各種電子部品を実装可能なプリント基板である。X軸、Y軸及びZ軸は互いに直交する。Z軸は上下方向(即ち鉛直方向)に平行であり、Z軸の負側から正側に向かう向きが上向きであるとする。
【0016】
入力コンデンサCINは半導体装置1に対して電源電圧VINを供給するバイパスコンデンサである。電源電圧VINは入力電圧とも称され得る。入力コンデンサCINは、極力、半導体装置1の近くに配置される。入力コンデンサCINは、少なくとも電圧源VSより半導体装置1の近くに配置される。入力コンデンサCINは電圧源VSに接続されて電圧源VSの出力電圧を受け、電圧源VSの出力電圧にて充電される。具体的には、電圧源VSは正側出力端及び負側出力端を有し、入力コンデンサCINは第1端及び第2端を有する。ここでは、入力コンデンサCINにおいて第1端が正極であり、第2端が負極であるとする。電圧源VSの負側出力端及び入力コンデンサCINの負極はグランドに接続される。電圧源VSの正側出力端は入力コンデンサCINの正極に接続される。入力コンデンサCINの正極に電源電圧VINが加わる。
【0017】
半導体装置1は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体(パッケージ)と、筐体から半導体装置1の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体(パッケージ)内に封入することで半導体装置1が形成される。
図1には、上記複数の外部端子の一部としてスイッチ端子SW及び帰還端子FBのみが示されるが、他の外部端子(後述の端子TM1~TM4を含む)も半導体装置1に設けられる。
【0018】
図1の電源装置AAは降圧型のDC/DCコンバータとして構成され、入力電圧V
INから出力電圧V
OUTを生成する。入力電圧V
IN及び出力電圧V
OUTは直流電圧であり、出力電圧V
OUTは入力電圧V
INよりも低い。
【0019】
半導体装置1はハーフブリッジ回路10及び20と駆動制御回路30を備える。ハーフブリッジ回路10はトランジスタM1及びM2を有し、ハーフブリッジ回路20はトランジスタM3及びM4を有する。トランジスタM1はトランジスタM2よりも高電位側に配置されるハイサイドトランジスタであり、トランジスタM2はローサイドトランジスタである。同様に、トランジスタM3はトランジスタM4よりも高電位側に配置されるハイサイドトランジスタであり、トランジスタM4はローサイドトランジスタである。整流平滑回路2はコイルL1及びコンデンサC1を有する。帰還電圧生成回路3は抵抗R1及びR2を有する。トランジスタM1~M4はNチャネル型のMOSFETである。
【0020】
トランジスタM1及びM2は互いに直列接続される。トランジスタM3及びM4は互いに直列接続される。具体的には、トランジスタM1及びM3の各ドレインは入力電圧VINが加わる端子に接続されることで入力電圧VINを受ける。トランジスタM1及びM3の各ソース及びトランジスタM2及びM4の各ドレインはスイッチ端子SWに共通接続される。トランジスタM2及びM4の各ソースはグランドに接続される。
【0021】
半導体装置1の外部においてスイッチ端子SWはコイルL1の一端に接続され、コイルL1の他端はコンデンサC1の一端に接続され且つ出力端子OUTに接続される。コンデンサC1の他端はグランドに接続される。抵抗R1の一端は出力端子OUTに接続され、抵抗R1の他端は抵抗R2を介してグランドに接続される。出力端子OUTに出力電圧VOUTが加わる。帰還電圧生成回路3により出力電圧VOUTに応じた帰還電圧VFBが生成される。ここでは、出力電圧VOUTが帰還電圧生成回路3にて分圧されることで帰還電圧VFBが生成される。抵抗R1及びR2間の接続ノードに帰還電圧VFBが生じる。帰還電圧VFBは帰還端子FBに入力される。尚、出力電圧VOUTそのものが帰還電圧VFBとして帰還端子FBに入力されるようにしても良い。この場合も、帰還電圧VFBが出力電圧VOUTに応じた電圧であることに変わりはない。
【0022】
駆動制御回路30は帰還端子FBに接続されると共にトランジスタM1~M4の各ゲートに接続される。駆動制御回路30は帰還電圧VFBに基づきトランジスタM1~M4の各ゲート電位を制御することでトランジスタM1~M4のオン、オフを制御する。駆動制御回路30がトランジスタM1及びM3の各ゲートに供給するゲート信号をゲート信号GHと称する。駆動制御回路30がトランジスタM2及びM4の各ゲートに供給するゲート信号をゲート信号GLと称する。
【0023】
ゲート信号GH及びGLは各々にハイレベル又はローレベルを有する。ゲート信号GHがハイレベルを有するときトランジスタM1及びM3はオン状態となり、ゲート信号GHがローレベルを有するときトランジスタM1及びM3はオフ状態となる。ゲート信号GLがハイレベルを有するときトランジスタM2及びM4はオン状態となり、ゲート信号GLがローレベルを有するときトランジスタM2及びM4はオフ状態となる。ゲート信号GLのローレベルはグランドの電位を有する一方、ゲート信号GHのローレベルはスイッチ端子SWの電位を有する。ハイレベルのゲート信号GHの電位は入力電圧VINよりも高い。ブートストラップ回路などの周知の昇圧回路(不図示)を用いて、トランジスタM1及びM3をオン状態にするための昇圧電圧が生成されれば良い。
【0024】
駆動制御回路30は、帰還電圧VFBに基づき、トランジスタM1及びM3の組とトランジスタM2及びM4の組とを交互にオン、オフさせるスイッチング制御を行う。トランジスタM1がオンとされるときにはトランジスタM3もオンとされ、トランジスタM1がオフとされるときにはトランジスタM3もオフとされる。同様に、トランジスタM2がオンとされるときにはトランジスタM4もオンとされ、トランジスタM2がオフとされるときにはトランジスタM4もオフとされる。トランジスタM1及びM3がオンとされ且つトランジスタM2及びM4がオフとされる状態を出力ハイ状態と称する。トランジスタM1及びM3がオフとされ且つトランジスタM2及びM4がオンとされる状態を出力ロー状態と称する。スイッチング制御において、駆動制御回路30は、トランジスタM1~M4の状態を出力ハイ状態及び出力ロー状態間で交互に遷移させる。但し、出力ハイ状態から出力ロー状態への切り替わりの途中において、又は、出力ロー状態から出力ハイ状態への切り替わりの途中において、トランジスタM1~M4が全てオフとされる期間が設けられても良い。
【0025】
具体的には例えば、スイッチング制御において、駆動制御回路30は、所定のスイッチング周波数にてトランジスタM1及びM3の組とトランジスタM2及びM4の組とを交互にオン、オフさせ、この際、帰還電圧VFBが所定の基準電圧と一致するように出力デューティを調整する。出力デューティとは、トランジスタM1及びM3のオン期間とトランジスタM1及びM3のオフ期間との和に対する、トランジスタM1及びM3のオン期間の比を指す。
【0026】
駆動制御回路30は、詳細には例えば、帰還電圧VFBと基準電圧との差を減ずるように制御信号を生成する制御回路と、制御信号に基づきトランジスタM1及びM3にゲート信号GHを供給するハイサイドドライバと、制御信号に基づきトランジスタM2及びM4にゲート信号GLを供給するローサイドドライバと、を備える。尚、スイッチング制御は、帰還電圧VFBに加え、コイルL1に流れる電流の情報を参照して実行されるものであっても良い。
【0027】
スイッチング制御により、スイッチ端子SWにスイッチング電圧VSWが発生する。スイッチング電圧VSWは入力電圧VINに基づく(従って入力コンデンサCINの両極間電圧に基づく)矩形波状の電圧であり、出力ハイ状態では実質的に入力電圧VINの電位を持ち、出力ロー状態では実質的にグランドの電位を持つ。スイッチング電圧VSWが整流平滑回路2にて整流及び平滑化されることで出力電圧VOUTが得られる。
【0028】
以下では、電圧源VSは入力コンデンサCINとの比較において半導体装置1から十分に離れた位置に配置されているものとして無視し、スイッチング周波数及びその近辺の周波数における電流は入力コンデンサCINから半導体装置1に供給されると考える。
【0029】
図3において、ループRP1は入力コンデンサC
INの正極からトランジスタM1及びM2を経由して入力コンデンサC
INの負極に至る電流ループを表す。ループRP2は入力コンデンサC
INの正極からトランジスタM3及びM4を経由して入力コンデンサC
INの負極に至る電流ループを表す。各ハーフブリッジ回路においてハイサイドトランジスタ及びローサイドトランジスタが同時にオンとされる訳ではないが、スイッチング制御においてハーフブリッジ回路10では電流ループRP1に沿って電流が流れ、ハーフブリッジ回路20では電流ループRP2に沿って電流が流れる。
【0030】
このとき、電流ループRP1に流れる電流の大きさと電流ループRP2に流れる電流の大きさとが完全に同じであれば、前者の電流により発生する磁界と後者の電流により発生する磁界とが打ち消し合う。これを磁界キャンセル作用又は単に磁界キャンセルと称する。磁界の打ち消しは、
図3の斜線領域で示される磁界打消し領域CSLで生じる。
図3の磁界打消し領域CSLは、トランジスタM1及びM2の配置領域とトランジスタM3及びM4の配置領域との間の領域を含む。磁界キャンセル作用により、半導体装置1及び電源装置AAにおける高域のEMI(Electromagnetic Interference)特性が向上する。
【0031】
磁界キャンセル作用が得られるよう、トランジスタM1及びM3の電流駆動能力を等しくし且つトランジスタM2及びM4の電流駆動能力を等しくすることが検討される。しかしながら、それらの電流駆動能力を等しくしたとしても、入力コンデンサCIN及びハーフブリッジ回路10間の電路の長さが入力コンデンサCIN及びハーフブリッジ回路20間の電路の長さと相違することなどに起因して、電流ループRP1に流れる電流の大きさと電流ループRP2に流れる電流の大きさに差が生じる。結果、必要な磁気キャンセル作用を得難いこともある。
【0032】
これを考慮し、高い磁界キャンセル作用が得られるよう半導体装置1及び電源装置AAが形成される。
図4に入力コンデンサC
IN及びトランジスタM1~M4の接続構成図を示す。
図5には、それらの接続構成が別の表現態様で図示される。半導体装置1には4つの外部端子である端子TM1~TM4が設けられる。端子TM1及びTM3は、入力コンデンサC
INの正極に接続されて入力電圧V
INを受けるべき第1及び第2入力端子である。端子TM2及びTM4は、入力コンデンサC
INの負極に接続されてグランド電位を有するべき第1及び第2グランド端子である。
【0033】
電源装置AAに設けられる電路の内、半導体装置1の外部に設けられる電路を外部電路と称し、半導体装置1の内部に設けられる電路を内部電路と称する。電路とは電流が流れる経路を指し、銅又は金などの金属にて形成される。外部電路は主として基板PCBに設けられた金属配線により形成される。内部電路は、半導体装置1内に設けられた金属フレーム、金属配線及びピラー(銅ピラー)などにより形成される。
図4には電路A1~A6及びB1~B6が示される。電路A1~A6は外部電路であり、電路B1~B6は内部電路である。
【0034】
電路A5は入力コンデンサCINの正極とノードND1とを接続する外部電路である。即ち、入力コンデンサCINの正極及びノードND1間は電路A5を介して接続される。電路A6は入力コンデンサCINの負極とノードND2とを接続する外部電路である。即ち、入力コンデンサCINの負極及びノードND2間は電路A6を介して接続される。ノードND1及びND2は半導体装置1の外部におけるノードである。
【0035】
電路A1はノードND1と端子TM1とを接続する外部電路である。即ちノードND1及び端子TM1間は電路A1を介して接続される。結果、端子TM1は入力コンデンサCINの正極に対し電路A1及びA5を介して接続されることになる。電路A3はノードND1と端子TM3とを接続する外部電路である。即ちノードND1及び端子TM3間は電路A3を介して接続される。結果、端子TM3は入力コンデンサCINの正極に対し電路A3及びA5を介して接続されることになる。尚、入力コンデンサCINの正極とノードND1とが一致する場合もあり、この場合には電路A5は存在しないと解される。
【0036】
電路A2はノードND2と端子TM2とを接続する外部電路である。即ちノードND2及び端子TM2間は電路A2を介して接続される。結果、端子TM2は入力コンデンサCINの負極に対し電路A2及びA6を介して接続されることになる。電路A4はノードND2と端子TM4とを接続する外部電路である。即ちノードND2及び端子TM4間は電路A4を介して接続される。結果、端子TM4は入力コンデンサCINの負極に対し電路A4及びA6を介して接続されることになる。尚、入力コンデンサCINの負極とノードND2とが一致する場合もあり、この場合には電路A6は存在しないと解される。
【0037】
電路B1は端子TM1とトランジスタM1のドレインとを接続する内部電路である。電路B2はトランジスタM1のソースとトランジスタM2のドレインとを接続する内部電路である。電路B3はトランジスタM2のソースと端子TM2とを接続する内部電路である。電路B4は端子TM3とトランジスタM3のドレインとを接続する内部電路である。電路B5はトランジスタM3のソースとトランジスタM4のドレインとを接続する内部電路である。電路B6はトランジスタM4のソースと端子TM4とを接続する内部電路である。トランジスタM1のソース及びトランジスタM2のドレインは電路B2を介してスイッチ端子SWに接続され、トランジスタM3のソース及びトランジスタM4のドレインは電路B5を介してスイッチ端子SWに接続される(
図4にてスイッチ端子SWは図示せず)。
【0038】
電路B1は第1対向電路を含み、電路B4は第4対向電路を含む。第1対向電路と第4対向電路は互いに対向し且つ互いに平行な電路である。故に、電路B1及びB4に同一の向きの電流が流れたとき、電路B1及びB4間で磁界キャンセル作用が得られる(少なくとも第1対向電路及び第4対向電路間で磁界キャンセル作用が得られる)。
電路B2は第2対向電路を含み、電路B5は第5対向電路を含む。第2対向電路と第5対向電路は互いに対向し且つ互いに平行な電路である。故に、電路B2及びB5に同一の向きの電流が流れたとき、電路B2及びB5間で磁界キャンセル作用が得られる(少なくとも第2対向電路及び第5対向電路間で磁界キャンセル作用が得られる)。
電路B3は第3対向電路を含み、電路B6は第6対向電路を含む。第3対向電路と第6対向電路は互いに対向し且つ互いに平行な電路である。故に、電路B3及びB6に同一の向きの電流が流れたとき、電路B3及びB6間で磁界キャンセル作用が得られる(少なくとも第3対向電路及び第6対向電路間で磁界キャンセル作用が得られる)。
【0039】
更に、トランジスタM1及びM3を一直線上に並べて配置し、出力ハイ状態において、トランジスタM1のチャネル内に流れる電流の向きとトランジスタM3のチャネル内に流れる電流の向きとを互いに同じにすると良い(それらが同じになるようにトランジスタM1及びM3を半導体装置1内に形成すると良い)。これにより、トランジスタM1及びM3間で磁界キャンセル作用が得られる。
同様に、トランジスタM2及びM4を一直線上に並べて配置し、出力ロー状態において、トランジスタM2のチャネル内に流れる電流の向きとトランジスタM4のチャネル内に流れる電流の向きとを互いに同じにすると良い(それらが同じになるようにトランジスタM2及びM4を半導体装置1内に形成すると良い)。これにより、トランジスタM2及びM4間で磁界キャンセル作用が得られる。
【0040】
ここで、電路A1、A2、A3、A4、A5、A6、B1、B2、B3、B4、B5、B6のインピーダンスを、夫々、記号ZA1、ZA2、ZA3、ZA4、ZA5、ZA6、ZB1、ZB2、ZB3、ZB4、ZB5、ZB6にて表す。本実施形態で述べる任意のインピーダンスは、所定周波数fREFにおけるインピーダンス又は直流におけるインピーダンスを指すものとする。所定周波数fREFは任意であり上記スイッチング周波数よりも十分に低い周波数(例えば数10Hz~数kHz)であって良い。但し、所定周波数fREFは上記スイッチング周波数以上であっても構わない。直流におけるインピーダンスは抵抗値そのものに相当するが、記載の便宜上、直流における電路の抵抗値もインピーダンスと称する。
【0041】
また、出力ハイ状態におけるトランジスタM1のオン抵抗を記号RON1にて表し、出力ハイ状態におけるトランジスタM3のオン抵抗を記号RON3にて表す。同様に、出力ロー状態におけるトランジスタM2のオン抵抗を記号RON2にて表し、出力ロー状態におけるトランジスタM4のオン抵抗を記号RON4にて表す。ここで、オン抵抗RON1は、所定周波数fREF又は直流におけるトランジスタM1のチャネルのインピーダンス(ドレイン及びソース間のインピーダンス)を表す。同様に、オン抵抗RON2、RON3、RON4は、夫々、所定周波数fREF又は直流おけるトランジスタM2、M3、M4のチャネルのインピーダンスを表す。
【0042】
更に、インピーダンスZ
IN_SUM1及びZ
IN_SUM2を以下のように定義する(
図6参照)。
“Z
IN_SUM1=Z
B1+Z
B2+Z
B3+R
ON1+R
ON2”
“Z
IN_SUM2=Z
B4+Z
B5+Z
B6+R
ON3+R
ON4”
【0043】
インピーダンスZIN_SUM1は、電流ループRP1のインピーダンスの内、半導体装置1の内部におけるインピーダンスの総和(第1内部インピーダンス総和)を表す。インピーダンスZIN_SUM2は、電流ループRP2のインピーダンスの内、半導体装置1の内部におけるインピーダンスの総和(第2内部インピーダンス総和)を表す。
【0044】
半導体装置1において、端子TM1及びTM2間に設けられる回路(電路を含む)と、同じ構造を有した回路を端子TM3及びTM4間に設け、それらの回路に対称性を持たせることで磁界キャンセルの実現を試みることができる。但し、入力コンデンサCINを前者の回路と後者の回路との中心に配置することは難しい。実際、電源装置AAにおいて、入力コンデンサCINは、端子TM3及びTM4の組よりも端子TM1及びTM2の組に対して近い位置に配置される。結果、電路A1は電路A3よりも短く、故に電路A1のインピーダンスZA1は電路A3のインピーダンスZA3よりも小さい。同様に、電路A2は電路A4よりも短く、故に電路A2のインピーダンスZA2は電路A4のインピーダンスZA4よりも小さい。
【0045】
この場合において、仮に“ZIN_SUM1=ZIN_SUM2”であったならば、電流ループRP1に流れる電流の大きさと電流ループRP2に流れる電流の大きさに差が生じて、磁気キャンセル作用が低減する。これを考慮し、半導体装置1では、あえて、インピーダンスZIN_SUM1とインピーダンスZIN_SUM2とに差を設ける。具体的には、“ZIN_SUM1>ZIN_SUM2”となるよう半導体装置1が形成され、望ましくは第1トータルインピーダンスZTOTAL1と第2トータルインピーダンスZTOTAL2とが等しくなるように半導体装置1が形成される。ここで、
“ZTOTAL1=ZA1+ZIN_SUM1+ZA2”
“ZTOTAL2=ZA3+ZIN_SUM2+ZA4”である。
【0046】
“ZTOTAL1=ZTOTAL2”であるとき、電流ループRP1に流れる電流の大きさと電流ループRP2に流れる電流の大きさとが一致して、磁気キャンセル作用が最大化される。“ZTOTAL1=ZTOTAL2”が厳密に成立しなくてもインピーダンスZTOTAL1及びZTOTAL2間の差をゼロに近づければ磁気キャンセル作用の増大が見込める。“ZA1<ZA3”且つ“ZA2<ZA4”が成立する電源装置AAにおいて、“ZIN_SUM1>ZIN_SUM2”とすればインピーダンスZTOTAL1及びZTOTAL2間の差が減少する。“ZIN_SUM1>ZIN_SUM2”を実現する方法として(インピーダンスZTOTAL1及びZTOTAL2間の差をゼロに近づける方法)として、以下の第1及び第2駆動能力調整方法の何れか、又は、第1、第2及び第3電路調整方法の何れかを採用できる。第1及び第2駆動能力調整方法並びに第1、第2及び第3電路調整方法の内、任意の2つ以上の方法が組み合わせて実施されても良い。
【0047】
第1駆動能力調整方法では、“RON1>RON3”が成立するように半導体装置1を形成することで“ZIN_SUM1>ZIN_SUM2”を実現する。第1駆動能力調整方法において、“ZB1=ZB4”、“ZB2=ZB5”、“ZB3=ZB6”且つ“RON2=RON4”であって良い。第1駆動能力調整方法において、“ZB1>ZB4”、“ZB2>ZB5”、“ZB3>ZB6”且つ“RON2>RON4”の何れか1以上が成立していても良い。
【0048】
第2駆動能力調整方法では、“RON2>RON4”が成立するように半導体装置1を形成することで“ZIN_SUM1>ZIN_SUM2”を実現する。第2駆動能力調整方法において、“ZB1=ZB4”、“ZB2=ZB5”、“ZB3=ZB6”且つ“RON1=RON3”であって良い。第2駆動能力調整方法において、“ZB1>ZB4”、“ZB2>ZB5”、“ZB3>ZB6”且つ“RON1>RON3”の何れか1以上が成立していても良い。
【0049】
尚、特に第1及び第2駆動能力調整方法は組み合わせて実施されるのが好適である。当該組み合わせでは、“RON1>RON3”及び“RON2>RON4”が成立するように半導体装置1を形成することで“ZIN_SUM1>ZIN_SUM2”を実現する。この際、“ZB1=ZB4”、“ZB2=ZB5”且つ“ZB3=ZB6”であっても良いし、“ZB1>ZB4”、“ZB2>ZB5”且つ“ZB3>ZB6”の何れか1以上が成立していても良い。
【0050】
第1電路調整方法では、“ZB1>ZB4”が成立するように半導体装置1を形成することで“ZIN_SUM1>ZIN_SUM2”を実現する。第1電路調整方法において、“ZB2=ZB5”、“ZB3=ZB6”、“RON1=RON3”且つ“RON2=RON4”であって良い。第1電路調整方法において、“ZB2>ZB5”、“ZB3>ZB6”、“RON1>RON3”且つ“RON2>RON4”の何れか1以上が成立していても良い。
【0051】
第2電路調整方法では、“ZB3>ZB6”が成立するように半導体装置1を形成することで“ZIN_SUM1>ZIN_SUM2”を実現する。第2電路調整方法において、“ZB1=ZB4”、“ZB2=ZB5”、“RON1=RON3”且つ“RON2=RON4”であって良い。第2電路調整方法において、“ZB1>ZB4”、“ZB2>ZB5”、 “RON1>RON3”且つ“RON2>RON4”の何れか1以上が成立していても良い。
【0052】
尚、特に第1及び第2電路調整方法は組み合わせて実施されるのが好適である。当該組み合わせでは、“ZB1>ZB4”及び“ZB3>ZB6”が成立するように半導体装置1を形成することで“ZIN_SUM1>ZIN_SUM2”を実現する。この際、“ZB2=ZB5”、“RON1=RON3”且つ“RON2=RON4”であっても良いし、“ZB2>ZB5”、“RON1>RON3”且つ“RON2>RON4” の何れか1以上が成立していても良い。
【0053】
第3電路調整方法では、“ZB2>ZB5”が成立するように半導体装置1を形成することで“ZIN_SUM1>ZIN_SUM2”を実現する。第3電路調整方法において、“ZB1=ZB4”、“ZB3=ZB6”、“RON1=RON3”且つ“RON2=RON4”であって良い。第1電路調整方法において、“ZB1>ZB4”、“ZB3>ZB6”、“RON1>RON3”且つ“RON2>RON4”の何れか1以上が成立していても良い。
【0054】
本実施形態によれば、1つの入力コンデンサを用い2つのハーフブリッジ回路を駆動する場合において、良好な磁界キャンセル作用を得ることが可能となる。
【0055】
以下、複数の実施例の中で、幾つかの具体的な動作例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる(即ち複数の実施例の内の任意の2以上の実施例を組み合わせることも可能である)。
【0056】
<<第1実施例>>
第1実施例を説明する。電流ループRP1における抵抗成分と電流ループRP2における抵抗成分との差を無くすことは比較的容易に実現できるが、電流ループRP1におけるインダクタンス成分と電流ループRP2におけるインダクタンス成分を一致させることは難しい。本実施形態(
図4)で想定される構成では、電路A1及びA2におけるインダクタンス成分と比べて電路A3及びA4におけるインダクタンス成分は大きくなる。このため、出力ロー状態及び出力ハイ状態間の切り替わり時において、電路A3又はA4のインダクタンス成分により端子TM3又はTM4に比較的大きなリンギング(オーバシュート、アンダーシュート)が生じ得る。そのようなリンギングは、半導体装置1又は入力電圧V
INを受けて動作する他の装置(不図示)にて、誤動作を招きうる。
【0057】
これを考慮し、
図7に示す如く、電源装置AAに対して補助コンデンサC
ASSISTを追加するようにしても良い。補助コンデンサC
ASSISTの第1端(正極)は端子TM3に接続され、補助コンデンサC
ASSISTの第2端(負極)は端子TM4に接続される。故に、補助コンデンサC
ASSISTの両端間には入力電圧V
INが加わる。補助コンデンサC
ASSISTは基板PCB上に実装される。この際、補助コンデンサC
ASSISTは、端子TM1及びTM2の組よりも端子TM3及びTM4の組に対して近い位置に配置される。
【0058】
これにより、入力コンデンサCINと端子TM3及びTM4との間のインダクタ成分と比べて、補助コンデンサCASSISTと端子TM3及びTM4との間のインダクタ成分は小さくなる。詳細には、補助コンデンサCASSISTの第1端と端子TM3との間に介在する電路の長さは、電路A3及びA5の長さの和よりも短く且つ電路A3の長さよりも短い。補助コンデンサCASSISTの第2端と端子TM4との間に介在する電路の長さは、電路A4及びA6の長さの和よりも短く且つ電路A4の長さよりも短い。
【0059】
出力ハイ状態と出力ロー状態との切り替わり時において短時間だけ必要な電流を補助コンデンサCASSISTからハーフブリッジ回路20に供給すれば足る。このため、補助コンデンサCASSISTの静電容量値は入力コンデンサCINの静電容量値よりも小さくて良い。また、入力コンデンサCIN、端子TM1及び端子TM2間のレイアウトと補助コンデンサCASSIST、端子TM3及び端子TM4間のレイアウトとに対称性を持たせる必要もない。本実施例によれば、上述したようなリンギングを抑制することが可能となる。
【0060】
<<第2実施例>>
第2実施例を説明する。第2実施例では、上述の第1、第2駆動能力調整方法にて“RON1>RON3”、“RON2>RON4”を実現する方法を説明する。
【0061】
“RON1>RON3”を成立させる方法として、トランジスタM1のサイズをトランジスタM3のサイズよりも小さくするといった方法がある。これにより、共通のハイレベルのゲート信号GHがトランジスタM1及びM3のゲートに供給されたとき、トランジスタM1のオン抵抗RON1をトランジスタM3のオン抵抗RON3よりも大きくすることができ、電流ループRP1及びRP2間で電流のバランスがとれる。トランジスタM1及びM3間におけるサイズの差は、トランジスタM1及びM3間におけるソース面積の差であっても良い。
【0062】
或いは、トランジスタM1及びM3に対して別々のゲート信号GHを供給する変形MD1が行われても良い。変形MD1において、トランジスタM1に対するゲート信号GHをゲート信号GH1と称し、トランジスタM3に対するゲート信号GHをゲート信号GH3と称する。そうすると、変形MD1に係る駆動制御回路30は、ハイレベルのゲート信号GH1及びGH3をトランジスタM1及びM3のゲートに供給することでトランジスタM1及びM3をオン状態に制御するが、この際、ハイレベルのゲート信号GH1の電位をハイレベルのゲート信号GH3の電位よりも低くする。これにより“RON1>RON3”が成立する。変形MD1においてローレベルのゲート信号GH1及びGH3の電位は同じであって良い(共にスイッチ端子SWの電位であって良い)。変形MD1において、トランジスタM1のサイズ、構造及び電気的特性は、トランジスタM3のサイズ、構造及び電気的特性と同じであって良い。
【0063】
“RON2>RON4”を成立させる方法として、トランジスタM2のサイズをトランジスタM4のサイズよりも小さくするといった方法がある。これにより、共通のハイレベルのゲート信号GLがトランジスタM2及びM4のゲートに供給されたとき、トランジスタM2のオン抵抗RON2をトランジスタM4のオン抵抗RON4よりも大きくすることができ、電流ループRP1及びRP2間で電流のバランスがとれる。トランジスタM2及びM4間におけるサイズの差は、トランジスタM2及びM4間におけるソース面積の差であっても良い。
【0064】
或いは、トランジスタM2及びM4に対して別々のゲート信号GLを供給する変形MD2が行われても良い。変形MD2において、トランジスタM2に対するゲート信号GLをゲート信号GL2と称し、トランジスタM4に対するゲート信号GLをゲート信号GL4と称する。そうすると、変形MD2に係る駆動制御回路30は、ハイレベルのゲート信号GL2及びGL4をトランジスタM2及びM4のゲートに供給することでトランジスタM2及びM4をオン状態に制御するが、この際、ハイレベルのゲート信号GL2の電位をハイレベルのゲート信号GL4の電位よりも低くする。これにより“RON2>RON4”が成立する。変形MD2においてローレベルのゲート信号GL2及びGL4の電位は同じであって良い(共にグランド電位であって良い)。変形MD2において、トランジスタM2のサイズ、構造及び電気的特性は、トランジスタM4のサイズ、構造及び電気的特性と同じであって良い。
【0065】
<<第3実施例>>
第3実施例を説明する。上述の第1、第2又は第3電路調整方法は、電路B1、B2又はB3を形成する金属フレーム、ピラー(銅ピラー)又は金属配線のインピーダンス調整により実現される。これを実現するための具体的な構成例を挙げる。尚、ここでは、フリップチップボンディング方式により基板PCBに対して半導体装置1が実装されることを想定する。
【0066】
図8は、半導体装置1を裏面から観測したときにおける、半導体装置1の一部構成部品の位置関係を概略的に示す図である。裏面は下面に相当する。
図8において、部品CPはトランジスタM1~M4を含む半導体集積回路が形成された半導体チップであり、破線四角枠によって半導体チップCPの外形を表している。
【0067】
半導体装置1には金属フレームであるフレームFLVCC1、FLVCC2、FLGND1、FLGND2及びFLSWが設けられる。フレームFLVCC1及びFLGND1はY軸方向に沿って並んで配置され、フレームFLVCC2及びFLGND2はY軸方向に沿って並んで配置される。フレームFLVCC2及びFLGND2は、フレームFLVCC1及びFLGND1から見てX軸方向に沿ってX軸の正側に離れた位置に配置される。フレームFLVCC1及びFLGND1とフレームFLVCC2及びFLGND2との間にフレームFLSWが設けられる。
【0068】
フレームFL
VCC1、FL
GND1、FL
VCC2、FL
GND2の下面の一部が、夫々、端子TM1、TM2、TM3、TM4として機能する。
図8では端子TM1~TM4の配置位置がドット領域にて示される。端子TM1はフレームFL
VCC1におけるX軸の負側の端部に配置される。端子TM2はフレームFL
GND1におけるX軸の負側の端部に配置される。端子TM3はフレームFL
VCC2におけるX軸の正側の端部に配置される。端子TM4はフレームFL
GND2におけるX軸の正側の端部に配置される。
図8には示されないが、フレームFL
SWの下面にスイッチ端子SWが設けられる。入力コンデンサC
INは端子TM1及びTM2よりもX軸の負側に配置される。故に、入力コンデンサC
INは、端子TM3及びTM4の組よりも端子TM1及びTM2の組に対して近い位置に配置される。
【0069】
図8において斜線領域610はトランジスタM1及びM3が形成されるトランジスタ領域を表し、斜線領域620はトランジスタM2及びM4が形成されるトランジスタ領域を表す。ここでは、トランジスタM1及びM3のドレインが形成される半導体領域が互いに結合され且つトランジスタM1及びM3のソースが形成される半導体領域が互いに結合されることが想定されている。但し、トランジスタM1及びM3は完全に分離された2つのトランジスタであっても良い。同様に、ここでは、トランジスタM2及びM4のドレインが形成される半導体領域が互いに結合され且つトランジスタM2及びM4のソースが形成される半導体領域が互いに結合されることが想定されている。但し、トランジスタM2及びM4は完全に分離された2つのトランジスタであっても良い。
【0070】
フレームFLVCC1とトランジスタM1のドレインが形成される半導体領域とはピラー群631を介して接続される。フレームFLGND1とトランジスタM2のソースが形成される半導体領域とはピラー群632を介して接続される。フレームFLVCC2とトランジスタM3のドレインが形成される半導体領域とはピラー群633を介して接続される。フレームFLGND2とトランジスタM4のソースが形成される半導体領域とはピラー群634を介して接続される。フレームFLSWとトランジスタM1及びM3の各ソースが形成される半導体領域とはピラー群635を介して接続される。フレームFLSWとトランジスタM2及びM4の各ドレインが形成される半導体領域とはピラー群636を介して接続される。各々のピラー群は複数のピラーから成る。ピラーは銅を主材料とし、概略円柱形状を有する(円柱の軸はZ軸に平行)。
【0071】
ここで特筆すべきは、端子TM1からピラー群631までの第1距離は端子TM3からピラー群633までの第3距離よりも長い。フレームFL
VCC1は電路B1の構成要素であって且つフレームFL
VCC2は電路B4の構成要素であるが(
図4参照)、第1及び第3距離間の差により“Z
B1>Z
B4”となる。同様に、端子TM2からピラー群632までの第2距離は端子TM4からピラー群634までの第4距離よりも長い。フレームFL
GND1は電路B3の構成要素であって且つフレームFL
GND2は電路B6の構成要素であるが(
図4参照)、第2及び第4距離間の差により“Z
B3>Z
B6”となる。尚、或る注目した端子から注目したピラー群までの距離とは、当該注目した端子から注目したピラー群の中心位置又は重心位置までの距離を指すと解して良い。従って例えば、第1距離は端子TM1からピラー群631の中心位置又は重心位置までの距離を指すと解して良い。
【0072】
図8の例では、ピラー群631を形成するピラーの数とピラー群633を形成するピラーの数とが一致しており、且つ、ピラー群632を形成するピラーの数とピラー群634を形成するピラーの数とが一致している。
【0073】
図9に示す如く、ピラー群631を形成するピラーの数をピラー群633を形成するピラーの数より少なくしても良く、この場合には第1距離と第3距離は等しくても良い。ピラーの数の相違により“Z
B1>Z
B4”となる。同様に、
図9に示す如く、ピラー群632を形成するピラーの数をピラー群634を形成するピラーの数より少なくしても良く、この場合には第2距離と第4距離は等しくても良い。ピラーの数の相違により“Z
B3>Z
B6”となる。
【0074】
この他、トランジスタM1のドレイン電流が流れる金属配線のインピーダンスがトランジスタM3のドレイン電流が流れる金属配線のインピーダンスより大きくなるよう、前者の金属配線の幅を後者の金属配線の幅よりも細くする又は前者の金属配線を後者の金属配線よりも長くするといったこともでき、これによっても“ZB1>ZB4”の実現が可能である。同様に、トランジスタM2のドレイン電流が流れる金属配線のインピーダンスがトランジスタM4のドレイン電流が流れる金属配線のインピーダンスより大きくなるよう、前者の金属配線の幅を後者の金属配線の幅よりも細くする又は前者の金属配線を後者の金属配線よりも長くするといったこともでき、これによっても“ZB3>ZB6”の実現が可能である。尚、ここで述べる金属配線は半導体装置1内の金属配線を指す。
【0075】
<<第4実施例>>
第4実施例を説明する。第4実施例では、幾つかの変形例又は補足事項を説明する。
【0076】
実施形態に示されたFET(電界効果トランジスタ)のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のFETのチャネルの種類はPチャネル型及びNチャネル型間で変更され得る。例えば、トランジスタM1及びM3はPチャネル型のMOSFETであっても良い。この場合には、トランジスタM1のソースが電路B1を介して端子TM1に接続され、トランジスタM3のソースが電路B4を介して端子TM3に接続され、トランジスタM1のドレインが電路B2を介してトランジスタM2のドレインに接続され、且つ、トランジスタM3のドレインが電路B5を介してトランジスタM4のドレインに接続される。
【0077】
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。トランジスタM1及びM3がPチャネル型のMOSFETとされる場合にあっては、ゲート信号GHがハイレベルであるときにトランジスタM1及びM3がオフとなり、ゲート信号GHがローレベルであるときにトランジスタM1及びM3がオンとなる。
【0078】
不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、MOSFETとして上述された任意のトランジスタを、不都合が生じない限り、接合型FET、IGBT(Insulated Gate Bipolar Transistor)又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第1電極、第2電極及び制御電極を有する。FETにおいては、第1及び第2電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。IGBTにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。IGBTに属さないバイポーラトランジスタにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【0079】
本開示において、任意の第1物理量と任意の第2物理量が“同じ”であるとは、誤差を含む概念と解される。即ち、第1物理量と第2物理量が“同じ”であるとは、第1物理量と第2物理量が“同じ”となることを目指して設計又は製造が成されていることを意味し、第1及び第2物理量間に若干の誤差が存在する場合も、第1物理量と第2物理量が“同じ”であると解されるべきである。これは物理量に限らず当てはまり(例えば、第1構造と第2構造が同じであるという表現にも同様に適用され)、“同じ”に類する表現(例えば“同一”又は“一致”)についても同様に解されるべきである。
【0080】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0081】
<<付記>>
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0082】
本開示の一側面に係る電源用半導体装置は、入力コンデンサ(CIN)の正極に対し第1外部電路(A1)を介して接続されるよう構成された第1外部端子(TM1)と、前記入力コンデンサの負極に対し第2外部電路(A2)を介して接続されるよう構成された第2外部端子(TM2)と、前記入力コンデンサの正極に対し第3外部電路(A3)を介して接続されるよう構成された第3外部端子(TM3)と、前記入力コンデンサの負極に対し第4外部電路(A4)を介して接続されるよう構成された第4外部端子(TM4)と、前記第1外部端子及び前記第2外部端子間に設けられ且つ互いに直列接続された第1トランジスタ(M1)及び第2トランジスタ(M2)と、前記第3外部端子及び前記第4外部端子間に設けられ且つ互いに直列接続された第3トランジスタ(M3)及び第4トランジスタ(M4)と、前記第1トランジスタ及び前記第2トランジスタ間の接続ノード、及び、前記第3トランジスタ及び前記第4トランジスタ間の接続ノードに共通接続されるスイッチ端子(SW)と、前記第1トランジスタ及び前記第3トランジスタの組と前記第2トランジスタ及び前記第4トランジスタの組とを交互にオン、オフするスイッチング制御を行い、これによって前記入力コンデンサの両極間電圧に基づくスイッチング電圧(VSW)を前記スイッチ端子に発生させるよう構成された駆動制御回路(30)と、を備えた電源用半導体装置(1)であって、前記スイッチング電圧が整流及び平滑化されることで出力電圧(VOUT)が得られ、前記第1トランジスタ~前記第4トランジスタは各々に第1電極、第2電極及び制御電極を有し、前記駆動制御回路は前記出力電圧に応じた帰還電圧(VFB)に基づき各トランジスタの制御電極の電位を制御することで各トランジスタのオン、オフ状態を制御し、前記第1トランジスタ及び前記第3トランジスタの各第2電極並びに前記第2トランジスタ及び前記第4トランジスタの各第1電極が前記スイッチ端子に共通接続され、当該電源用半導体装置は、前記第1外部端子と前記第1トランジスタの第1電極とを接続する第1内部電路(B1)と、前記第1トランジスタの第2電極と前記第2トランジスタの第1電極とを接続する第2内部電路(B2)と、前記第2トランジスタの第2電極と前記第2外部端子とを接続する第3内部電路(B3)と、前記第3外部端子と前記第3トランジスタの第1電極とを接続する第4内部電路(B4)と、前記第3トランジスタの第2電極と前記第4トランジスタの第1電極とを接続する第5内部電路(B5)と、前記第4トランジスタの第2電極と前記第4外部端子とを接続する第6内部電路(B6)と、を備え、所定周波数又は直流に対して第1内部インピーダンス総和(ZIN_SUM1)及び第2内部インピーダンス総和(ZIN_SUM2)は互いに相違し、前記第1内部インピーダンス総和は、前記第1内部電路~前記第3内部電路の各インピーダンス(ZB1、ZB2、ZB3)と、前記第1トランジスタ及び前記第2トランジスタの各オン抵抗(RON1、RON2)との総和であり、前記第2内部インピーダンス総和は、前記第4内部電路~前記第6内部電路の各インピーダンス(ZB4、ZB5、ZB6)と、前記第3トランジスタ及び前記第4トランジスタの各オン抵抗(RON3、RON4)との総和である構成(第1の構成)である。
【0083】
これにより、第1外部端子及び第2外部端子の組と第3外部端子及び第3外部端子の組との中心に入力コンデンサを配置できないときにおいても、有効な磁界キャンセル作用を得ることができる。
【0084】
上記第1の構成に係る電源用半導体装置において、前記入力コンデンサは、前記第3外部端子及び前記第4外部端子の組よりも、前記第1外部端子及び前記第2外部端子の組に対して近くに配置され、前記第1内部インピーダンス総和は前記第2内部インピーダンス総和よりも大きい構成(第2の構成)であっても良い。
【0085】
これにより、第1トランジスタ及び第2トランジスタを経由する電流ループと第3トランジスタ及び第4トランジスタを経由する電流ループとで電流のバランスがとれ、有効な磁界キャンセル作用を得ることができる。
【0086】
上記第2の構成に係る電源用半導体装置において、前記所定周波数又は直流に対して、前記第1外部電路のインピーダンス(ZA1)は前記第3外部電路のインピーダンス(ZA3)よりも小さく、且つ、前記第2外部電路のインピーダンス(ZA2)は前記第4外部電路のインピーダンス(ZA4)よりも小さい構成(第3の構成)であっても良い。
【0087】
上記第3の構成に係る電源用半導体装置において、前記第1外部電路のインピーダンスと前記第1内部インピーダンス総和と前記第2外部電路のインピーダンスとの和(ZTOTAL1)が、前記第3外部電路のインピーダンスと前記第2内部インピーダンス総和と前記第4外部電路のインピーダンスとの和(ZTOTAL2)と、等しくなるよう構成される構成(第4の構成)であっても良い。
【0088】
これにより、第1トランジスタ及び第2トランジスタを経由する電流ループと第3トランジスタ及び第4トランジスタを経由する電流ループとで電流のバランスがとれ、有効な磁界キャンセル作用を得ることができる。
【0089】
上記第2~第4の構成の何れかに係る電源用半導体装置において、前記第1トランジスタのオン抵抗を前記第3トランジスタのオン抵抗よりも大きくすることで、前記第2トランジスタのオン抵抗を前記第4トランジスタのオン抵抗よりも大きくすることで、又は、前記第1トランジスタのオン抵抗を前記第3トランジスタのオン抵抗よりも大きくし且つ前記第2トランジスタのオン抵抗を前記第4トランジスタのオン抵抗よりも大きくすることで、前記第1内部インピーダンス総和を前記第2内部インピーダンス総和よりも大きくする構成(第5の構成)であっても良い。
【0090】
上記第2~第5の構成の何れかに係る電源用半導体装置において、 前記第1内部電路のインピーダンスを前記第4内部電路のインピーダンスよりも大きくすることで、前記第3内部電路のインピーダンスを前記第6内部電路のインピーダンスよりも大きくすることで、又は、前記第1内部電路のインピーダンスを前記第4内部電路のインピーダンスよりも大きくし且つ前記第3内部電路のインピーダンスを前記第6内部電路のインピーダンスよりも大きくすることで、前記第1内部インピーダンス総和を前記第2内部インピーダンス総和よりも大きくする構成(第6の構成)であっても良い。
【0091】
上記第2~第6の構成の何れかに係る電源用半導体装置において、前記入力コンデンサと異なる補助コンデンサ(CASSIST)が前記第3外部端子及び前記第4外部端子間に接続され、前記補助コンデンサは、前記第1外部端子及び前記第2外部端子の組よりも、前記第3外部端子及び前記第4外部端子の組に対して近くに配置される構成(第7の構成)であっても良い。
【0092】
これにより、トランジスタのオン、オフの切り替え時において第3外部端子又は第4外部端子に発生し得るリンギングを抑制することができる。
【0093】
本開示の一側面に係るDC/DCコンバータにおいて、上記第1~第6の構成の何れかに係る電源用半導体装置と、前記スイッチ端子に接続され、前記スイッチ端子における前記スイッチング電圧を整流及び平滑化することで前記出力電圧を生成する整流平滑回路(2)と、前記入力コンデンサと、を備えた構成(第8の構成)である。
【0094】
本開示の他の一側面に係るDC/DCコンバータにおいて、上記第7の構成に係る電源用半導体装置と、前記スイッチ端子に接続され、前記スイッチ端子における前記スイッチング電圧を整流及び平滑化することで前記出力電圧を生成する整流平滑回路(2)と、前記入力コンデンサと、前記補助コンデンサと、を備えた構成(第9の構成)である。
【符号の説明】
【0095】
AA 電源装置
1 半導体装置
2 整流平滑回路
3 帰還電圧生成回路
10、20 ハーフブリッジ回路
30 駆動制御回路
CIN 入力コンデンサ
CASSIST 補助コンデンサ
VS 電圧源
M1~M4 トランジスタ
SW スイッチ端子
FB 帰還端子
TM1~TM4 端子(外部端子)
L1 コイル
C1 コンデンサ
R1、R2 抵抗
A1~A6 電路(外部電路)
B1~B6 電路(内部電路)
FLVCC1、FLVCC2、FLGND1、FLGND2、FLSW フレーム
610、620 トランジスタ領域
631~636 ピラー群