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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024037259
(43)【公開日】2024-03-19
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/74 20060101AFI20240312BHJP
【ＦＩ】
H01L29/74 G
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022141965
(22)【出願日】2022-09-07
(71)【出願人】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(71)【出願人】
【識別番号】591132955
【氏名又は名称】株式会社秋田新電元
(74)【代理人】
【識別番号】100110858
【弁理士】
【氏名又は名称】柳瀬 睦肇
(74)【代理人】
【識別番号】100172627
【弁理士】
【氏名又は名称】宮澤 亘
(72)【発明者】
【氏名】小笠原 いく子
【テーマコード（参考）】
5F005
【Ｆターム（参考）】
5F005AC01
5F005AD02
5F005AE03
5F005AF01
(57)【要約】
【課題】製造時の組み立て性の良さと高い破壊耐量を併せ持つ半導体装置を提供する。
【解決手段】本発明は、第１のＰ型半導体層と、前記第１のＰ型半導体層上に配置された第１のＮ型半導体層と、前記第１のＮ型半導体層上に配置された第２のＰ型半導体層と、前記第２のＰ型半導体層上に配置されたエミッタ層１４と、前記第２のＰ型半導体層上に配置されたゲート電極１５と、を有するサイリスタ１８を備え、前記ゲート電極１５の直下の前記第２のＰ型半導体層の周囲がエミッタ層１４に囲まれており、平面視においてゲート電極１５は、サイリスタ１８の中央に対してサイリスタ１８の外周に近い側に配置されている半導体装置である。
【選択図】図１
【解決手段】本発明は、第１のＰ型半導体層と、前記第１のＰ型半導体層上に配置された第１のＮ型半導体層と、前記第１のＮ型半導体層上に配置された第２のＰ型半導体層と、前記第２のＰ型半導体層上に配置されたエミッタ層１４と、前記第２のＰ型半導体層上に配置されたゲート電極１５と、を有するサイリスタ１８を備え、前記ゲート電極１５の直下の前記第２のＰ型半導体層の周囲がエミッタ層１４に囲まれており、平面視においてゲート電極１５は、サイリスタ１８の中央に対してサイリスタ１８の外周に近い側に配置されている半導体装置である。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の第１導電型半導体層と、
前記第１の第１導電型半導体層上に配置された第１の第２導電型半導体層と、
前記第１の第２導電型半導体層上に配置された第２の第１導電型半導体層と、
前記第２の第１導電型半導体層上に配置された第２の第２導電型半導体層と、
前記第２の第１導電型半導体層上に配置されたゲート電極と、
を有するサイリスタを備え、
前記ゲート電極の直下の前記第２の第１導電型半導体層の周囲が前記第２の第２導電型半導体層に囲まれており、
平面視において前記ゲート電極は、前記サイリスタの中央に対して前記サイリスタの外周に近い側に配置されていることを特徴とする半導体装置。
前記第１の第１導電型半導体層上に配置された第１の第２導電型半導体層と、
前記第１の第２導電型半導体層上に配置された第２の第１導電型半導体層と、
前記第２の第１導電型半導体層上に配置された第２の第２導電型半導体層と、
前記第２の第１導電型半導体層上に配置されたゲート電極と、
を有するサイリスタを備え、
前記ゲート電極の直下の前記第２の第１導電型半導体層の周囲が前記第２の第２導電型半導体層に囲まれており、
平面視において前記ゲート電極は、前記サイリスタの中央に対して前記サイリスタの外周に近い側に配置されていることを特徴とする半導体装置。
【請求項2】
請求項１において、
前記サイリスタの平面形状は多角形、円形又は楕円形であることを特徴とする半導体装置。
前記サイリスタの平面形状は多角形、円形又は楕円形であることを特徴とする半導体装置。
【請求項3】
請求項２において、
平面視において前記ゲート電極は、前記多角形の中央に対して前記多角形の辺に近い側に配置されていることを特徴とする半導体装置。
平面視において前記ゲート電極は、前記多角形の中央に対して前記多角形の辺に近い側に配置されていることを特徴とする半導体装置。
【請求項4】
請求項２において、
平面視において前記ゲート電極は、前記多角形の中央に対して前記多角形のコーナーに近い位置に配置されていることを特徴とする半導体装置。
平面視において前記ゲート電極は、前記多角形の中央に対して前記多角形のコーナーに近い位置に配置されていることを特徴とする半導体装置。
【請求項5】
請求項１から４のいずれか一項において、
平面視において前記ゲート電極の中心と前記サイリスタの外周との距離は、前記ゲート電極の中心と前記サイリスタの中心との距離より短いことを特徴とする半導体装置。
平面視において前記ゲート電極の中心と前記サイリスタの外周との距離は、前記ゲート電極の中心と前記サイリスタの中心との距離より短いことを特徴とする半導体装置。
【請求項6】
請求項１から４のいずれか一項において、
平面視において前記ゲート電極の平面形状は、円形状、楕円形状又は矩形を有することを特徴とする半導体装置。
平面視において前記ゲート電極の平面形状は、円形状、楕円形状又は矩形を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
従来のサイリスタではゲート電極がチップのコーナーに配置されている。このサイリスタにゲート電極からゲート電流が振り込まれ、ゲート電極の周りからのある一定の傾きの電流上昇率でサイリスタがＯＦＦからＯＮへ移行する。
【0003】
使用例によっては、寄生の平滑コンデンサなどからの放電により、急峻な電流上昇率でサイリスタのアノードから電流が流れ、ゲート電極の周りで電流集中の起こりやすい箇所で破壊に至る。この破壊耐量を臨界電流上昇率（di/dt）という。
【0004】
この破壊耐量を向上させるために、センターゲートのサイリスタが提案されている（例えば特許文献１の図２参照）。このセンターゲートとは、平面視においてゲート電極をサイリスタの中心に配置することである。
【0005】
ゲート電極がサイリスタのチップ中央にある場合は、ゲート電極がチップのコーナーにある場合に比べて組み立て時にゲート電極に接続する接続子を長くしなければならない等、接続子の設計が難しくなる。そのため、ゲート電極はチップのコーナーに近い場所にあることが製造上は望ましい。
【0006】
そこで、製造時の組み立て性の良さと高い破壊耐量を併せ持つ半導体装置が求められている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２０１９－１６０９２３号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明の種々の態様は、製造時の組み立て性の良さと高い破壊耐量を併せ持つ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
以下に本発明の種々の態様について説明する。
【0010】
［１］第１の第１導電型半導体層と、
前記第１の第１導電型半導体層上に配置された第１の第２導電型半導体層と、
前記第１の第２導電型半導体層上に配置された第２の第１導電型半導体層と、
前記第２の第１導電型半導体層上に配置された第２の第２導電型半導体層と、
前記第２の第１導電型半導体層上に配置されたゲート電極と、
を有するサイリスタを備え、
前記ゲート電極の直下の前記第２の第１導電型半導体層の周囲が前記第２の第２導電型半導体層に囲まれており、
平面視において前記ゲート電極は、前記サイリスタの中央に対して前記サイリスタの外周に近い側に配置されていることを特徴とする半導体装置。
前記第１の第１導電型半導体層上に配置された第１の第２導電型半導体層と、
前記第１の第２導電型半導体層上に配置された第２の第１導電型半導体層と、
前記第２の第１導電型半導体層上に配置された第２の第２導電型半導体層と、
前記第２の第１導電型半導体層上に配置されたゲート電極と、
を有するサイリスタを備え、
前記ゲート電極の直下の前記第２の第１導電型半導体層の周囲が前記第２の第２導電型半導体層に囲まれており、
平面視において前記ゲート電極は、前記サイリスタの中央に対して前記サイリスタの外周に近い側に配置されていることを特徴とする半導体装置。
【0011】
本発明の一態様の上記［１］に係る半導体装置によれば、平面視においてゲート電極を、サイリスタの中央に対してサイリスタの外周に近い側に配置するため、組み立て時にゲート電極に接続する接続子（電極、クリップ、端子なども含む）を長くする必要がなく、接続子の設計も容易となる。このため、従来のセンターゲートのサイリスタのような製造時の組み立て性の困難性を回避でき、製造時の組み立て性を良くすることができる。また、チップの良否を選別するプローバーのプローブユニットの複雑化を回避できる。
これに加え、ゲート電極の直下の第２の第１導電型半導体層の周囲が第２の第２導電型半導体層に囲まれている。このため、ゲート電極又はゲート電極の直下の第２の第１導電型半導体層の全外周が第２の第２導電型半導体層と接するため、従来のゲート電極の一部だけが第２の第２導電型半導体層と接するサイリスタと比べて電流集中を緩和することができる。別言すれば、ゲート電極の全外周が第２の第２導電型半導体層と接するため、ゲート電流の流れる方向が限定されることがなく、ゲート電極に電流集中する場所の発生を抑制でき、その結果、電流集中を緩和できる。従って、サイリスタの破壊耐量を高めることができる。
以上の説明により、製造時の組み立て性の良さと高い破壊耐量を併せ持つサイリスタを備えた半導体装置を提供することができる。
これに加え、ゲート電極の直下の第２の第１導電型半導体層の周囲が第２の第２導電型半導体層に囲まれている。このため、ゲート電極又はゲート電極の直下の第２の第１導電型半導体層の全外周が第２の第２導電型半導体層と接するため、従来のゲート電極の一部だけが第２の第２導電型半導体層と接するサイリスタと比べて電流集中を緩和することができる。別言すれば、ゲート電極の全外周が第２の第２導電型半導体層と接するため、ゲート電流の流れる方向が限定されることがなく、ゲート電極に電流集中する場所の発生を抑制でき、その結果、電流集中を緩和できる。従って、サイリスタの破壊耐量を高めることができる。
以上の説明により、製造時の組み立て性の良さと高い破壊耐量を併せ持つサイリスタを備えた半導体装置を提供することができる。
【0012】
［２］上記［１］において、
前記サイリスタの平面形状は多角形、円形又は楕円形であることを特徴とする半導体装置。
前記サイリスタの平面形状は多角形、円形又は楕円形であることを特徴とする半導体装置。
【0013】
［３］上記［２］において、
平面視において前記ゲート電極は、前記多角形の中央に対して前記多角形の辺に近い側に配置されていることを特徴とする半導体装置。
平面視において前記ゲート電極は、前記多角形の中央に対して前記多角形の辺に近い側に配置されていることを特徴とする半導体装置。
【0014】
本発明の一態様の上記［３］に係る半導体装置によれば、平面視においてゲート電極を、多角形の中央に対して多角形の辺に近い側に配置するため、組み立て時にゲート電極に接続する接続子を長くする必要がなく、接続子の設計も容易になる。このため、従来のセンターゲートのサイリスタのような製造時の組み立て性の困難性を回避でき、製造時の組み立て性を良くすることができる。また、チップの良否を選別するプローバーのプローブユニットの複雑化を回避できる。
【0015】
［４］上記［２］において、
平面視において前記ゲート電極は、前記多角形の中央に対して前記多角形のコーナーに近い位置に配置されていることを特徴とする半導体装置。
平面視において前記ゲート電極は、前記多角形の中央に対して前記多角形のコーナーに近い位置に配置されていることを特徴とする半導体装置。
【0016】
本発明の一態様の上記［４］に係る半導体装置によれば、ゲート電極を多角形のコーナーに近い位置に配置することで、組み立て時にゲート電極に接続する接続子を長くする必要がなく、接続子の設計も容易になる。また接続子の長さを短くすることが可能となることで、内部抵抗の低減が見込まれ、ゲート損失の低減が図られる。
【0017】
［５］上記［１］から［４］のいずれか一項において、
平面視において前記ゲート電極の中心と前記サイリスタの外周との距離は、前記ゲート電極の中心と前記サイリスタの中心との距離より短いことを特徴とする半導体装置。
平面視において前記ゲート電極の中心と前記サイリスタの外周との距離は、前記ゲート電極の中心と前記サイリスタの中心との距離より短いことを特徴とする半導体装置。
【0018】
本発明の一態様の上記［５］に係る半導体装置によれば、ゲート電極の中心と前記サイリスタの外周との距離を、ゲート電極の中心とサイリスタの中心との距離より短くすることにより、組み立て時にゲート電極に接続する接続子（電極、クリップ、端子なども含む）をある程度短くすることができ、接続子の設計も容易となる。このため、従来のセンターゲートのサイリスタのような製造時の組み立て性の困難性を回避でき、製造時の組み立て性を良くすることができる。
【0019】
［６］上記［１］から［４］のいずれか一項において、
平面視において前記ゲート電極の平面形状は、円形状、楕円形状又は矩形を有することを特徴とする半導体装置。
平面視において前記ゲート電極の平面形状は、円形状、楕円形状又は矩形を有することを特徴とする半導体装置。
【発明の効果】
【0020】
本発明の種々の態様によれば、製造時の組み立て性の良さと高い破壊耐量を併せ持つ半導体装置を提供することができる。
【図面の簡単な説明】
【0021】
【発明を実施するための形態】
【0022】
以下では、本発明の実施形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【0023】
【0024】
本発明の一態様に係る上記［１］の半導体装置は、第１の第１導電型半導体層１１と、前記第１の第１導電型半導体層１１上に配置された第１の第２導電型半導体層１２と、前記第１の第２導電型半導体層１２上に配置された第２の第１導電型半導体層１３と、前記第２の第１導電型半導体層１３上に配置された第２の第２導電型半導体層１４と、前記第２の第１導電型半導体層１３上に配置されたゲート電極１５と、を有するサイリスタ１８を備え、前記ゲート電極１５の直下の前記第２の第１導電型半導体層１３の周囲が前記第２の第２導電型半導体層１４に囲まれており、平面視において前記ゲート電極１５は、前記サイリスタ１８の中央に対して前記サイリスタ１８の外周に近い側に配置されている。
【0025】
以下に詳細に説明する。
この半導体装置は平面形状が四角形のサイリスタ１８を有し、このサイリスタ１８は、図２に示すように第１の第１導電型半導体層１１を有する。第１の第１導電型半導体層１１は、例えば第１のＰ型半導体層（第１のＰ＋型不純物拡散層）である。
この半導体装置は平面形状が四角形のサイリスタ１８を有し、このサイリスタ１８は、図２に示すように第１の第１導電型半導体層１１を有する。第１の第１導電型半導体層１１は、例えば第１のＰ型半導体層（第１のＰ＋型不純物拡散層）である。
【0026】
第１の第１導電型半導体層（第１のＰ型半導体層）１１上には第１の第２導電型半導体層１２が配置されている。第１の第２導電型半導体層１２は、例えば第１のＮ型半導体層（第１のＮ－型半導体層）である。
【0027】
第１の第２導電型半導体層（第１のＮ型半導体層）１２上には第２の第１導電型半導体層１３が配置されている。第２の第１導電型半導体層１３は、例えば第２のＰ型半導体層（第２のＰ＋型不純物拡散層）である。
【0028】
第２の第１導電型半導体層（第２のＰ型半導体層）１３上には第２の第２導電型半導体層１４が配置されている。この第２の第２導電型半導体層１４はエミッタ層である。第２の第２導電型半導体層１４は、例えば第２のＮ型半導体層（第２のＮ＋型不純物拡散層）である。
【0029】
第２の第１導電型半導体層１３上にはゲート電極１５が配置されている。図２に示すサイリスタ１８は、第１の第１導電型半導体層１１、第１の第２導電型半導体層１２、第２の第１導電型半導体層１３及び第２の第２導電型半導体層（エミッタ層）１４を有している。
【0030】
詳細に説明すると、図２に示すように、第１の第１導電型半導体層（第１のＰ型半導体層）１１と第１の第２導電型半導体層（第１のＮ型半導体層）１２は接しており、第１のＮ型半導体層１２と第２の第１導電型半導体層（第２のＰ型半導体層）１３は接している。また、第１のＰ型半導体層１１と第２のＰ型半導体層１３は絶縁層（パッシベーション）３１によって電気的に分離されており、第１のＮ型半導体層１２と第２の第２導電型半導体層（エミッタ層）１４は絶縁層３１によって電気的に分離されている。
【0031】
別言すれば、絶縁層３１は、第１のＰ型半導体層１１と第１のＮ型半導体層１２の接合のパッシベーションとなり、第１のＮ型半導体層１２と第２のＰ型半導体層１３の接合のパッシベーションとなり、エミッタ電極（エミッタ層）１４とゲート電極１５のパッシベーションとなる。
【0032】
【0033】
図１に示すように、サイリスタ１８の平面形状は多角形（例えば四角形１９）である。なお、サイリスタの平面形状は、多角形に限定されるものではなく、円形又は楕円形であってもよい。また、平面形状が多角形の場合、角の部分が尖ってなくてもよく、曲線としてもよい。
【0034】
本実施形態によれば、平面視においてゲート電極１５を、サイリスタの中央に対してサイリスタの外周に近い側に配置するため、組み立て時にゲート電極１５に接続する接続子（電極、クリップ、端子なども含む）を長くする必要がなく、接続子の設計も容易となる。このため、従来のセンターゲートのサイリスタのような製造時の組み立て性の困難性を回避でき、製造時の組み立て性を良くすることができる。また、チップの良否を選別するプローバーのプローブユニットの複雑化を回避できる。
これに加え、ゲート電極１５の直下の第２の第１導電型半導体層（第２のＰ型半導体層）１３の周囲が第２の第２導電型半導体層（エミッタ層である第２のＮ型半導体層）１４に囲まれている（図１及び図２参照）。このため、ゲート電極１５又はゲート電極１５の直下の第２のＰ型半導体層１３の全外周がエミッタ層１４と接するため、従来のゲート電極の一部だけがエミッタ層と接するサイリスタと比べて電流集中を緩和することができる。別言すれば、ゲート電極１５の全外周がエミッタ層１４と接するため、ゲート電流の流れる方向が限定されることがなく、ゲート電極１５に電流集中する場所の発生を抑制でき、その結果、電流集中を緩和できる。従って、サイリスタの破壊耐量を高めることができる。
以上の説明により、製造時の組み立て性の良さと高い破壊耐量を併せ持つサイリスタを備えた半導体装置を提供することができる。
これに加え、ゲート電極１５の直下の第２の第１導電型半導体層（第２のＰ型半導体層）１３の周囲が第２の第２導電型半導体層（エミッタ層である第２のＮ型半導体層）１４に囲まれている（図１及び図２参照）。このため、ゲート電極１５又はゲート電極１５の直下の第２のＰ型半導体層１３の全外周がエミッタ層１４と接するため、従来のゲート電極の一部だけがエミッタ層と接するサイリスタと比べて電流集中を緩和することができる。別言すれば、ゲート電極１５の全外周がエミッタ層１４と接するため、ゲート電流の流れる方向が限定されることがなく、ゲート電極１５に電流集中する場所の発生を抑制でき、その結果、電流集中を緩和できる。従って、サイリスタの破壊耐量を高めることができる。
以上の説明により、製造時の組み立て性の良さと高い破壊耐量を併せ持つサイリスタを備えた半導体装置を提供することができる。
【0035】
図１に示すように、平面視においてゲート電極１５は、多角形（例えば四角形）１９の中央に対して多角形（四角形）１９の辺１７に近い側に配置されている。なお、多角形（四角形）１９は、角が尖ってないものも含み、例えば角が曲線のものも含む。また、ゲート電極１５は、多角形（四角形）１９の辺１７に近い側に配置されていれば、図１に示すようにコーナー２０に配置されてもよいし、図３に示すように辺１７の中央２１に配置されてもよい。なお、本実施形態では、多角形１９を四角形として説明しているが、他の多角形、例えば五角形、六角形などであってもよい。また図３は、図１に示すサイリスタ１８の変形例を示すサイリスタ１８ａであり、図１と同一部分には同一符号を付す。
【0036】
本実施形態によれば、平面視においてゲート電極１５を、四角形１９の中央に対して四角形１９の辺１７に近い側に配置するため、組み立て時にゲート電極１５に接続する接続子を長くする必要がなく、接続子の設計も容易となる。このため、従来のセンターゲートのサイリスタのような製造時の組み立て性の困難性を回避でき、製造時の組み立て性を良くすることができる。また、チップの良否を選別するプローバーのプローブユニットの複雑化を回避できる。
これに加え、ゲート電極１５の直下の第２の第１導電型半導体層（第２のＰ型半導体層）１３の周囲が第２の第２導電型半導体層（エミッタである第２のＮ型半導体層）１４に囲まれている（図１及び図２参照）。このため、ゲート電極１５又はゲート電極１５の直下の第２のＰ型半導体層１３の全外周がエミッタ１４と接するため、従来のゲート電極の一部だけがエミッタと接するサイリスタと比べて電流集中を緩和することができる。別言すれば、ゲート電極１５の全外周がエミッタ１４と接するため、ゲート電流の流れる方向が限定されることがなく、ゲート電極１５に電流集中する場所の発生を抑制でき、その結果、電流集中を緩和できる。従って、サイリスタの破壊耐量を高めることができる。
以上の説明により、製造時の組み立て性の良さと高い破壊耐量を併せ持つサイリスタを備えた半導体装置を提供することができる。
これに加え、ゲート電極１５の直下の第２の第１導電型半導体層（第２のＰ型半導体層）１３の周囲が第２の第２導電型半導体層（エミッタである第２のＮ型半導体層）１４に囲まれている（図１及び図２参照）。このため、ゲート電極１５又はゲート電極１５の直下の第２のＰ型半導体層１３の全外周がエミッタ１４と接するため、従来のゲート電極の一部だけがエミッタと接するサイリスタと比べて電流集中を緩和することができる。別言すれば、ゲート電極１５の全外周がエミッタ１４と接するため、ゲート電流の流れる方向が限定されることがなく、ゲート電極１５に電流集中する場所の発生を抑制でき、その結果、電流集中を緩和できる。従って、サイリスタの破壊耐量を高めることができる。
以上の説明により、製造時の組み立て性の良さと高い破壊耐量を併せ持つサイリスタを備えた半導体装置を提供することができる。
【0037】
図１に示すように、平面視においてゲート電極１５は、多角形（四角形）１９の中央に対して多角形（四角形）１９のコーナー２０に近い位置に配置されているとよい。
この場合においても上述した効果と同様の効果を得ることができる。
この場合においても上述した効果と同様の効果を得ることができる。
【0038】
また、ゲート電極１５を多角形（四角形）１９のコーナー２０に近い位置に配置することで、図３に示す半導体装置に比べて組立がより容易となり、またゲート電極１５と端子電極（図示せず）をつなぐ接続子（図示せず）の長さをより短くすることが可能となることで、内部抵抗の低減が見込まれ、ゲート損失の低減が図られる。
また、平面視においてゲート電極１５の中心とサイリスタの外周との距離１６は、ゲート電極１５の中心とサイリスタの中心との距離１６ａより短いとよい（図１及び図３参照）。これにより、組み立て時にゲート電極１５に接続する接続子（電極、クリップ、端子なども含む）をある程度短くすることができ、接続子の設計も容易となる。このため、従来のセンターゲートのサイリスタのような製造時の組み立て性の困難性を回避でき、製造時の組み立て性を良くすることができる。
また、平面視においてゲート電極１５の中心とサイリスタの外周との距離１６は、ゲート電極１５の中心とサイリスタの中心との距離１６ａより短いとよい（図１及び図３参照）。これにより、組み立て時にゲート電極１５に接続する接続子（電極、クリップ、端子なども含む）をある程度短くすることができ、接続子の設計も容易となる。このため、従来のセンターゲートのサイリスタのような製造時の組み立て性の困難性を回避でき、製造時の組み立て性を良くすることができる。
【0039】
図１に示すように、平面視においてゲート電極１５の中心とサイリスタの外周との距離（例えば四角形１９の辺１７との距離１６）は、電極１５の中心とサイリスタ外周の辺１７の対辺までの距離に対して、サージ電流耐量とdi/dt試験条件の電流値の比より大きくなるような距離とすることが望ましい。これは、局所的に、サージ電流耐量の弱い箇所が発生してしまうことを抑制するためである。なお、サージ電流耐量とは、例えば実力値であり、実力値とは、素子が破壊に至る電流値である。また、di/dt試験条件の電流値とは、EIAJ－4521に定めるオン電流のことである。di/dt試験条件の電流値を、実機回路の平滑コンデンサなどから流れる電流値に変更してもよい。実機回路の平滑コンデンサなどから流れる電流値とは、平滑コンデンサからの放電電流でありコンデンサの容量により決定する。
ゲートの位置よってコーナー２０あるいは辺１９とに囲まれるエミッタ層１４に局部的に電流が集中し、サージ耐量以下で破壊に至る位置にあってはならず、それはサージ電流耐量とEIAJ－4521di/dt耐量試験時の条件とゲート面積などのバランスにより決定される。なお、EIAJ－ED4521とは、JEITA（電子情報技術産業協会）電子デバイス品目の3端子サイリスタの定格、特性および試験方法に規格化されているものである。
ゲートの位置よってコーナー２０あるいは辺１９とに囲まれるエミッタ層１４に局部的に電流が集中し、サージ耐量以下で破壊に至る位置にあってはならず、それはサージ電流耐量とEIAJ－4521di/dt耐量試験時の条件とゲート面積などのバランスにより決定される。なお、EIAJ－ED4521とは、JEITA（電子情報技術産業協会）電子デバイス品目の3端子サイリスタの定格、特性および試験方法に規格化されているものである。
【0040】
【0041】
次に、図４及び図５を用いて本実施形態の作用効果について詳細に説明する。
図４及び図５に示す矢印１０１は、ＯＦＦからＯＮへの移行時（点弧時）の電流経路を示す。図４に示す本実施形態によるサイリスタのエミッタ層１４と接するゲート電極１５の面積を、図５に示す従来のサイリスタのエミッタ層１４ａと接するゲート電極１５ａの面積より大きくすることで、ゲート電極周辺一部への電界集中を防ぐことができる。
図４及び図５に示す矢印１０１は、ＯＦＦからＯＮへの移行時（点弧時）の電流経路を示す。図４に示す本実施形態によるサイリスタのエミッタ層１４と接するゲート電極１５の面積を、図５に示す従来のサイリスタのエミッタ層１４ａと接するゲート電極１５ａの面積より大きくすることで、ゲート電極周辺一部への電界集中を防ぐことができる。
【0042】
ゲート電極１５はトリガとなる電流を流すだけの面積があればよく、小さいほどよい。図５に示すゲート電極１５ａの平面の面積と同じ面積の図４に示すゲート電極１５を、エミッタ層１４で囲むように配置した場合、エミッタ層１４の平面の面積中無効となる面積は同じでも、ゲート電極１５がエミッタ層１４の角に配置されてない図４に示すサイリスタでは、ＯＮ移行時（臨界時）に電流が拡がる有効なゲート周辺長は大きくなる。実際は、図２に示すように深さ方向に拡散されているため、その面積が広くなるに等しい。
【0043】
一方で、臨界電流上昇率は、一般的にＡ／μｓオーダーでサイリスタの破壊となる。電子の移動度は「ｃｍ２／Ｖ・ｓ」で表され、単位時間μｓ間の移動度は数ｍｍ２以下である。エミッタ層への平面的な拡がりの影響よりもゲート電極の全外周が確保されていることが有効であるから、その位置は中央にある必要は無く、組み立て性を重視した位置にあっても良い。ゲート周りはサイリスタの保証耐圧による。
【0044】
要するに、図４に示すようにエミッタ層１４がゲート電極１５を囲む場合、有効なゲート周辺長が長くなり、深さ方向にも拡散されるので、縦方向で見た場合も、円筒の側面の面積が広くなる。移動度については、臨界電流上昇率di/dtの値に比べて、電子の移動度が数μｍ２／Ｖ・ｓと遅く、図４に示すようなゲート電極１５がコーナー付近にあったとしてもエミッタ層１４が狭くてキャリアの行先を失うような心配はなく、組立がしやすい場所で島状ゲートであれば、本実施形態の効果を実現できる。
【0045】
要するに、図４に示すようにエミッタ層１４がゲート電極１５を囲む場合、有効なゲート周辺長が長くなり、深さ方向にも拡散されるので、縦方向で見た場合も、円筒の側面の面積が広くなる。移動度については、臨界電流上昇率di/dtの値に比べて、電子の移動度が数ｍｍ２／Ｖ・ｓ程度で、図４に示すようなゲート電極１５がコーナー付近にあったとしても、コーナー２０あるいは辺１９とに囲まれるエミッタ層１４はキャリアの行先を確保できれば、組立がしやすい場所で島状ゲートで、本実施形態の効果を実現できる。
【0046】
なお、移動度の単位については、電子やホールが１Ｖ／ｃｍの電界をかけたときに、どのくらいの速度ｃｍ／ｓで移動するかを考えればよい。
（ｃｍ／ｓ）／（Ｖ／ｃｍ）＝ｃｍ２／（Ｖ・ｓ）
（ｃｍ／ｓ）／（Ｖ／ｃｍ）＝ｃｍ２／（Ｖ・ｓ）
【符号の説明】
【0047】
１１ 第１の第１導電型半導体層（第１のＰ型半導体層、第１のＰ＋型不純物拡散層）
１２ 第１の第２導電型半導体層（第１のＮ型半導体層、第１のＮ－型半導体層）
１３ 第２の第１導電型半導体層（第２のＰ型半導体層、第２のＰ＋型不純物拡散層）
１４ 第２の第２導電型半導体層（エミッタ層、第２のＮ型半導体層、第２のＮ＋型不純物拡散層
１５ ゲート電極
１６ ゲート電極の中心とサイリスタの外周との距離（四角形の辺との距離）
１７ 多角形の辺（四角形の辺）
１８ サイリスタ
１９ 多角形（四角形）
２０ コーナー
１２ 第１の第２導電型半導体層（第１のＮ型半導体層、第１のＮ－型半導体層）
１３ 第２の第１導電型半導体層（第２のＰ型半導体層、第２のＰ＋型不純物拡散層）
１４ 第２の第２導電型半導体層（エミッタ層、第２のＮ型半導体層、第２のＮ＋型不純物拡散層
１５ ゲート電極
１６ ゲート電極の中心とサイリスタの外周との距離（四角形の辺との距離）
１７ 多角形の辺（四角形の辺）
１８ サイリスタ
１９ 多角形（四角形）
２０ コーナー
【図1】
【図2】
【図3】
【図4】
【図5】