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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024003764
(43)【公開日】2024-01-15
(54)【発明の名称】３次元半導体メモリ装置及びこれを含む電子システム
(51)【国際特許分類】
H10B 43/27 20230101AFI20240105BHJP
H10B 99/00 20230101ALI20240105BHJP
H01L 21/336 20060101ALI20240105BHJP
H01L 21/8234 20060101ALI20240105BHJP
H01L 27/00 20060101ALI20240105BHJP
G11C 5/04 20060101ALI20240105BHJP
H10B 43/40 20230101ALI20240105BHJP
【ＦＩ】
H10B43/27
H10B99/00 495
H01L29/78 371
H01L27/088 E
H01L27/00 301B
H01L27/00 301C
G11C5/04 210
H10B43/40
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023084503
(22)【出願日】2023-05-23
(31)【優先権主張番号】10-2022-0078345
(32)【優先日】2022-06-27
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】金 智 源
(72)【発明者】
【氏名】金 度 亨
(72)【発明者】
【氏名】金 志 榮
(72)【発明者】
【氏名】成 錫 江
【テーマコード（参考）】
5F048
5F083
5F101
【Ｆターム（参考）】
5F048AA01
5F048AA07
5F048AA09
5F048AB01
5F048AC01
5F048BA01
5F048BA14
5F048BA19
5F048BA20
5F048BB05
5F048BB09
5F048BC03
5F048BC18
5F048BD07
5F048BF02
5F048BF07
5F048BF12
5F048BF15
5F048BF16
5F048BG13
5F048CB01
5F048CB03
5F048CB04
5F083EP18
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083MA06
5F083MA16
5F083PR03
5F083PR05
5F083PR40
5F083ZA01
5F083ZA13
5F083ZA23
5F083ZA29
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH13
(57)【要約】
【課題】工程を単純化することが可能な３次元半導体メモリ装置及びこれを含む電子システムを提供する。
【解決手段】本発明の３次元半導体メモリ装置は、第１基板上の周辺回路構造体及び周辺回路構造体上のセルアレイ構造体を備え、セルアレイ構造体は、第１方向に沿って延長されるゲート電極を含む積層構造体と、積層構造体上のソース構造体と、ソース構造体に接する第２基板と、を含み、ソース構造体は、第２基板と積層構造体との間の第１ソース導電パターンと、第１ソース導電パターン上の第２ソース導電パターンと、を含み、第２ソース導電パターンは、第１ソース導電パターンと第２基板との間の第１ソース部と、第２基板を貫通して第１方向に沿って延長されるソース連結部と、第２基板上に提供されて、ソース連結部を通じて第１ソース部に連結される第２ソース部と、を含む。
【選択図】図５Ｄ
【解決手段】本発明の３次元半導体メモリ装置は、第１基板上の周辺回路構造体及び周辺回路構造体上のセルアレイ構造体を備え、セルアレイ構造体は、第１方向に沿って延長されるゲート電極を含む積層構造体と、積層構造体上のソース構造体と、ソース構造体に接する第２基板と、を含み、ソース構造体は、第２基板と積層構造体との間の第１ソース導電パターンと、第１ソース導電パターン上の第２ソース導電パターンと、を含み、第２ソース導電パターンは、第１ソース導電パターンと第２基板との間の第１ソース部と、第２基板を貫通して第１方向に沿って延長されるソース連結部と、第２基板上に提供されて、ソース連結部を通じて第１ソース部に連結される第２ソース部と、を含む。
【選択図】図５Ｄ
【特許請求の範囲】
【請求項1】
第１基板上の周辺回路構造体及び前記周辺回路構造体上のセルアレイ構造体を備え、
前記セルアレイ構造体は、
第１方向に沿って延長されるゲート電極を含む積層構造体と、
前記積層構造体上のソース構造体と、
前記ソース構造体に接する第２基板と、を含み、
前記ソース構造体は、
前記第２基板と前記積層構造体との間の第１ソース導電パターンと、
前記第１ソース導電パターン上の第２ソース導電パターンと、を含み、
前記第２ソース導電パターンは、
前記第１ソース導電パターンと前記第２基板との間の第１ソース部と、
前記第２基板を貫通して前記第１方向に沿って延長されるソース連結部と、
前記第２基板上に提供されて、前記ソース連結部を通じて前記第１ソース部に連結される第２ソース部と、を含むことを特徴とする３次元半導体メモリ装置。
前記セルアレイ構造体は、
第１方向に沿って延長されるゲート電極を含む積層構造体と、
前記積層構造体上のソース構造体と、
前記ソース構造体に接する第２基板と、を含み、
前記ソース構造体は、
前記第２基板と前記積層構造体との間の第１ソース導電パターンと、
前記第１ソース導電パターン上の第２ソース導電パターンと、を含み、
前記第２ソース導電パターンは、
前記第１ソース導電パターンと前記第２基板との間の第１ソース部と、
前記第２基板を貫通して前記第１方向に沿って延長されるソース連結部と、
前記第２基板上に提供されて、前記ソース連結部を通じて前記第１ソース部に連結される第２ソース部と、を含むことを特徴とする３次元半導体メモリ装置。
【請求項2】
前記セルアレイ構造体は、前記積層構造体を貫通して前記ソース構造体に連結され、垂直半導体パターンを含む垂直チャンネル構造体を更に含み、
前記垂直チャンネル構造体の上部は、前記第２基板の下部に挿入され、
前記垂直チャンネル構造体の前記垂直半導体パターンは、前記第１ソース部に連結されることを特徴とする請求項１に記載の３次元半導体メモリ装置。
前記垂直チャンネル構造体の上部は、前記第２基板の下部に挿入され、
前記垂直チャンネル構造体の前記垂直半導体パターンは、前記第１ソース部に連結されることを特徴とする請求項１に記載の３次元半導体メモリ装置。
【請求項3】
前記第２ソース部の厚さは、前記第１ソース部の厚さよりも大きいことを特徴とする請求項１に記載の３次元半導体メモリ装置。
【請求項4】
前記第２ソース部の厚さは、前記第２基板の厚さよりも大きいことを特徴とする請求項２に記載の３次元半導体メモリ装置。
【請求項5】
前記積層構造体は、第１積層構造体及び第２積層構造体を含み、
前記セルアレイ構造体は、前記第１積層構造体と前記第２積層構造体との間に提供されて、前記第１方向に沿って延長される分離パターンを更に含み、
前記ソース連結部は、前記分離パターンに平行であるライン形状を有することを特徴とする請求項１に記載の３次元半導体メモリ装置。
前記セルアレイ構造体は、前記第１積層構造体と前記第２積層構造体との間に提供されて、前記第１方向に沿って延長される分離パターンを更に含み、
前記ソース連結部は、前記分離パターンに平行であるライン形状を有することを特徴とする請求項１に記載の３次元半導体メモリ装置。
【請求項6】
前記ソース連結部は、前記第１積層構造体及び前記第２積層構造体上にそれぞれ提供されることを特徴とする請求項５に記載の３次元半導体メモリ装置。
【請求項7】
前記ソース連結部は、前記第１積層構造体上の第１ソース連結部及び前記第２積層構造体上の第２ソース連結部を含み、
前記第１ソース部は、
前記第１ソース連結部と前記第１積層構造体との間の第１積層構造体ソース部と、
前記第２ソース連結部と前記第２積層構造体との間の第２積層構造体ソース部と、を含み、
前記第１積層構造体ソース部と前記第２積層構造体ソース部とは、前記第１方向に交差する第２方向に互いに離隔されることを特徴とする請求項６に記載の３次元半導体メモリ装置。
前記第１ソース部は、
前記第１ソース連結部と前記第１積層構造体との間の第１積層構造体ソース部と、
前記第２ソース連結部と前記第２積層構造体との間の第２積層構造体ソース部と、を含み、
前記第１積層構造体ソース部と前記第２積層構造体ソース部とは、前記第１方向に交差する第２方向に互いに離隔されることを特徴とする請求項６に記載の３次元半導体メモリ装置。
【請求項8】
前記第２ソース部は、前記第１積層構造体ソース部及び前記第２積層構造体ソース部に共通に連結されることを特徴とする請求項７に記載の３次元半導体メモリ装置。
【請求項9】
前記セルアレイ構造体は、前記積層構造体を貫通して前記ソース構造体に連結される垂直チャンネル構造体を更に含み、
前記ソース連結部は、前記垂直チャンネル構造体の中の前記分離パターンに最も隣接する垂直チャンネル構造体と前記分離パターンとの間に提供されることを特徴とする請求項５に記載の３次元半導体メモリ装置。
前記ソース連結部は、前記垂直チャンネル構造体の中の前記分離パターンに最も隣接する垂直チャンネル構造体と前記分離パターンとの間に提供されることを特徴とする請求項５に記載の３次元半導体メモリ装置。
【請求項10】
前記ソース連結部は、平面視で、前記分離パターンの少なくとも一部にオーバーラップすることを特徴とする請求項５に記載の３次元半導体メモリ装置。
【請求項11】
前記第１ソース部、前記ソース連結部、及び前記第２ソース部は、同一物質を含むことを特徴とする請求項１に記載の３次元半導体メモリ装置。
【請求項12】
前記セルアレイ構造体は、セルアレイ領域及び前記セルアレイ領域の一側のセルアレイコンタクト領域を含み、
前記ソース連結部は、前記セルアレイ領域に限定して提供されることを特徴とする請求項１に記載の３次元半導体メモリ装置。
前記ソース連結部は、前記セルアレイ領域に限定して提供されることを特徴とする請求項１に記載の３次元半導体メモリ装置。
【請求項13】
第１基板上の周辺回路構造体及び前記周辺回路構造体上のセルアレイ構造体を備え、
前記セルアレイ構造体は、
第１方向に沿って延長される導電パターンを含む積層構造体と、
前記積層構造体上のソース構造体と、
前記積層構造体を貫通して前記ソース構造体に連結される垂直チャンネル構造体と、
前記ソース構造体に接する第２基板と、を含み、
前記ソース構造体は、
前記第２基板と前記積層構造体との間の第１ソース導電パターンと、
前記第１ソース導電パターン上の第２ソース導電パターンと、を含み、
前記第２ソース導電パターンは、
前記第１ソース導電パターンと前記第２基板との間の第１ソース部と、
前記第２基板を貫通するソース連結部と、
前記第２基板上に提供されて、前記ソース連結部を通じて前記第１ソース部に連結される第２ソース部と、を含み、
前記ソース連結部は、前記垂直チャンネル構造体の中の前記分離パターンに最も隣接する垂直チャンネル構造体と前記分離パターンとの間に提供されることを特徴とする３次元半導体メモリ装置。
前記セルアレイ構造体は、
第１方向に沿って延長される導電パターンを含む積層構造体と、
前記積層構造体上のソース構造体と、
前記積層構造体を貫通して前記ソース構造体に連結される垂直チャンネル構造体と、
前記ソース構造体に接する第２基板と、を含み、
前記ソース構造体は、
前記第２基板と前記積層構造体との間の第１ソース導電パターンと、
前記第１ソース導電パターン上の第２ソース導電パターンと、を含み、
前記第２ソース導電パターンは、
前記第１ソース導電パターンと前記第２基板との間の第１ソース部と、
前記第２基板を貫通するソース連結部と、
前記第２基板上に提供されて、前記ソース連結部を通じて前記第１ソース部に連結される第２ソース部と、を含み、
前記ソース連結部は、前記垂直チャンネル構造体の中の前記分離パターンに最も隣接する垂直チャンネル構造体と前記分離パターンとの間に提供されることを特徴とする３次元半導体メモリ装置。
【請求項14】
前記ソース連結部は、前記第２基板を貫通して前記第１方向に延長されるスリット内に提供されることを特徴とする請求項１３に記載の３次元半導体メモリ装置。
【請求項15】
前記第２ソース部の厚さは、前記第１ソース部の厚さよりも大きく、
前記第２ソース部の厚さは、前記第２基板の厚さよりも大きいことを特徴とする請求項１３に記載の３次元半導体メモリ装置。
前記第２ソース部の厚さは、前記第２基板の厚さよりも大きいことを特徴とする請求項１３に記載の３次元半導体メモリ装置。
【請求項16】
前記積層構造体は、第１積層構造体及び第２積層構造体を含み、
前記セルアレイ構造体は、前記第１積層構造体と前記第２積層構造体との間に提供されて、前記第１方向に沿って延長される分離パターンを更に含み、
前記ソース連結部は、前記分離パターンに平行であるライン形状を有することを特徴とする請求項１３に記載の３次元半導体メモリ装置。
前記セルアレイ構造体は、前記第１積層構造体と前記第２積層構造体との間に提供されて、前記第１方向に沿って延長される分離パターンを更に含み、
前記ソース連結部は、前記分離パターンに平行であるライン形状を有することを特徴とする請求項１３に記載の３次元半導体メモリ装置。
【請求項17】
前記ソース連結部は、前記第１積層構造体及び前記第２積層構造体上にそれぞれ提供されることを特徴とする請求項１６に記載の３次元半導体メモリ装置。
【請求項18】
前記ソース連結部は、前記第１積層構造体上の第１ソース連結部及び前記第２積層構造体上の第２ソース連結部を含み、
前記第１ソース部は、
前記第１ソース連結部と前記第１積層構造体との間の第１積層構造体ソース部と、
前記第２ソース連結部と前記第２積層構造体との間の第２積層構造体ソース部と、を含み、
前記第１積層構造体ソース部と前記第２積層構造体ソース部とは、前記第１方向に交差する第２方向に互いに離隔されることを特徴とする請求項１７に記載の３次元半導体メモリ装置。
前記第１ソース部は、
前記第１ソース連結部と前記第１積層構造体との間の第１積層構造体ソース部と、
前記第２ソース連結部と前記第２積層構造体との間の第２積層構造体ソース部と、を含み、
前記第１積層構造体ソース部と前記第２積層構造体ソース部とは、前記第１方向に交差する第２方向に互いに離隔されることを特徴とする請求項１７に記載の３次元半導体メモリ装置。
【請求項19】
前記第２ソース部は、前記第１積層構造体ソース部及び前記第２積層構造体ソース部に共通に連結されることを特徴とする請求項１８に記載の３次元半導体メモリ装置。
【請求項20】
第１基板、前記第１基板上の周辺回路構造体、及び前記周辺回路構造体上に提供されてセルアレイ領域及びセルアレイコンタクト領域を含むセルアレイ構造体を含む３次元半導体メモリ装置と、
入出力パッドを通じて前記３次元半導体メモリ装置に電気的に連結されて、前記３次元半導体メモリ装置を制御するコントローラと、を備え、
前記セルアレイ構造体は、
第１方向に沿って延長されるゲート電極を含む積層構造体と、
前記積層構造体上のソース構造体と、
前記ソース構造体に接する第２基板と、を含み、
前記ソース構造体は、
前記第２基板と前記積層構造体との間の第１ソース導電パターンと、
前記第１ソース導電パターン上の第２ソース導電パターンと、を含み、
前記第２ソース導電パターンは、
前記第１ソース導電パターンと前記第２基板との間の第１ソース部と、
前記第２基板を貫通して前記第１方向に沿って延長されるソース連結部と、
前記第２基板上に提供されて、前記ソース連結部を通じて前記第１ソース部に連結される第２ソース部と、を含むことを特徴とする電子システム。
入出力パッドを通じて前記３次元半導体メモリ装置に電気的に連結されて、前記３次元半導体メモリ装置を制御するコントローラと、を備え、
前記セルアレイ構造体は、
第１方向に沿って延長されるゲート電極を含む積層構造体と、
前記積層構造体上のソース構造体と、
前記ソース構造体に接する第２基板と、を含み、
前記ソース構造体は、
前記第２基板と前記積層構造体との間の第１ソース導電パターンと、
前記第１ソース導電パターン上の第２ソース導電パターンと、を含み、
前記第２ソース導電パターンは、
前記第１ソース導電パターンと前記第２基板との間の第１ソース部と、
前記第２基板を貫通して前記第１方向に沿って延長されるソース連結部と、
前記第２基板上に提供されて、前記ソース連結部を通じて前記第１ソース部に連結される第２ソース部と、を含むことを特徴とする電子システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、３次元半導体メモリ装置及びこれを含む電子システムに関し、より詳細には、ボンディングパッドを通じて互いに結合された周辺回路構造体及びセルアレイ構造体を含む３次元半導体メモリ装置及びこれを含む電子システムに関する。
【背景技術】
【0002】
データ格納を必要とする電子システムで高容量のデータを格納することが可能な半導体装置が要求されている。データ格納容量を増加させつつ、消費者が要求する優れた性能及び低価格を充足させるために半導体装置の集積度を増加させることが要求されている。２次元又は平面的な半導体装置の場合、集積度は単位メモリセルが占有する面積によって主に決定されるため、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンを微細化するためには超高価な装備を必要とするため、２次元半導体装置の集積度は増加しているが、相変わらず制限的である。従って、３次元的に配列されるメモリセルを具備する３次元半導体メモリ装置が提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１０２８３４５２号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、工程を単純化することが可能な３次元半導体メモリ装置及びこれを含む電子システムを提供することにある。
【課題を解決するための手段】
【0005】
上記目的を達成するためになされた本発明の一態様による３次元半導体メモリ装置は、第１基板上の周辺回路構造体及び前記周辺回路構造体上のセルアレイ構造体を備え、前記セルアレイ構造体は、第１方向に沿って延長されるゲート電極を含む積層構造体と、前記積層構造体上のソース構造体と、前記ソース構造体に接する第２基板と、を含み、前記ソース構造体は、前記第２基板と前記積層構造体との間の第１ソース導電パターンと、前記第１ソース導電パターン上の第２ソース導電パターンと、を含み、前記第２ソース導電パターンは、前記第１ソース導電パターンと前記第２基板との間の第１ソース部と、前記第２基板を貫通して前記第１方向に沿って延長されるソース連結部と、前記第２基板上に提供されて、前記ソース連結部を通じて前記第１ソース部に連結される第２ソース部と、を含む。
【0006】
上記目的を達成するためになされた本発明の他の態様による３次元半導体メモリ装置は、第１基板上の周辺回路構造体及び前記周辺回路構造体上のセルアレイ構造体を備え、前記セルアレイ構造体は、第１方向に沿って延長される導電パターンを含む積層構造体と、前記積層構造体上のソース構造体と、前記積層構造体を貫通して前記ソース構造体に連結される垂直チャンネル構造体と、前記ソース構造体に接する第２基板と、を含み、前記ソース構造体は、前記第２基板と前記積層構造体との間の第１ソース導電パターンと、前記第１ソース導電パターン上の第２ソース導電パターンと、を含み、前記第２ソース導電パターンは、前記第１ソース導電パターンと前記第２基板との間の第１ソース部と、前記第２基板を貫通するソース連結部と、前記第２基板上に提供されて、前記ソース連結部を通じて前記第１ソース部に連結される第２ソース部と、を含み、前記ソース連結部は、前記垂直チャンネル構造体の中の前記分離パターンに最も隣接する垂直チャンネル構造体と前記分離パターンとの間に提供される。
【0007】
上記目的を解決するためになされた本発明の一態様による電子システムは、第１基板、前記第１基板上の周辺回路構造体、及び前記周辺回路構造体上に提供されてセルアレイ領域及びセルアレイコンタクト領域を含むセルアレイ構造体を含む３次元半導体メモリ装置と、入出力パッドを通じて前記３次元半導体メモリ装置に電気的に連結されて、前記３次元半導体メモリ装置を制御するコントローラと、を備え、前記セルアレイ構造体は、第１方向に沿って延長されるゲート電極を含む積層構造体と、前記積層構造体上のソース構造体と、前記ソース構造体に接する第２基板と、を含み、前記ソース構造体は、前記第２基板と前記積層構造体との間の第１ソース導電パターンと、前記第１ソース導電パターン上の第２ソース導電パターンと、を含み、前記第２ソース導電パターンは、前記第１ソース導電パターンと前記第２基板との間の第１ソース部と、前記第２基板を貫通して前記第１方向に沿って延長されるソース連結部と、前記第２基板上に提供されて、前記ソース連結部を通じて前記第１ソース部に連結される第２ソース部と、を含む。
【発明の効果】
【0008】
本発明によれば、高縦横比の貫通ホールを形成する時に発生するアーキング現象を防止するための背面ビアとエッチング停止膜として使用されるコンタクトパッドとが同時に形成される。従って、半導体メモリ素子の製造工程の単純化が可能になる。また、背面ビア及びコンタクトパッドによってアーキング現象が防止されて半導体メモリ素子の電気的特性及び信頼性を改善することができる。
【図面の簡単な説明】
【0009】
【図1】本発明の一実施形態による３次元半導体メモリ装置を含む電子システムを概略的に示す図である。
【図2A】本発明の一実施形態による３次元半導体メモリ装置を含む電子システムを概略的に示す斜視図である。
【図2B】本発明の一実施形態による３次元半導体メモリ装置を含む電子システムを概略的に示す斜視図である。
【図5A】本発明の一実施形態による３次元半導体メモリ装置を説明するための平面図である。
【図7A】本発明の多様な実施形態によるソース構造体を説明するための平面図である。
【図7B】本発明の多様な実施形態によるソース構造体を説明するための平面図である。
【図7C】本発明の多様な実施形態によるソース構造体を説明するための平面図である。
【図7D】本発明の多様な実施形態によるソース構造体を説明するための平面図である。
【図7E】本発明の多様な実施形態によるソース構造体を説明するための平面図である。
【発明を実施するための形態】
【0010】
以下、本発明の３次元半導体メモリ装置、その製造方法、及びこれを含む電子システムを実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【0011】
図１は、本発明の一実施形態による３次元半導体メモリ装置を含む電子システムを概略的に示す図である。
【0012】
図１を参照すると、本実施形態による電子システム１０００は、３次元半導体メモリ装置１１００、及び３次元半導体メモリ装置１１００に電気的に連結されるコントローラ１２００を含む。電子システム１０００は、一つ又は複数の３次元半導体メモリ装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）、又はストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）である。例えば、電子システム１０００は、一つ又は複数の３次元半導体メモリ装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置、又は通信装置である。
【0013】
３次元半導体メモリ装置１１００は、不揮発性メモリ装置であり、例えば後述するような３次元ＮＡＮＤフラッシュメモリ装置である。３次元半導体メモリ装置１１００は、第１領域１１００Ｆ、及び第１領域１１００Ｆ上の第２領域１１００Ｓを含む。但し、図示したものとは異なり、第１領域１１００Ｆは第２領域１１００Ｓの横に配置されてもよい。第１領域１１００Ｆは、デコーダー回路１１１０、ページバッファ１１２０、及びロジック回路１１３０を含む周辺回路領域である。第２領域１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１ライン（ＬＬ１、ＬＬ２）、第２ライン（ＵＬ１、ＵＬ２）、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリセル領域である。
【0014】
第２領域１１００Ｓで、メモリセルストリングＣＳＴＲの各々は、共通ソースラインＣＳＬに隣接する第１トランジスタ（ＬＴ１、ＬＴ２）、ビットラインＢＬに隣接する第２トランジスタ（ＵＴ１、ＵＴ２）、及び第１トランジスタ（ＬＴ１、ＬＴ２）と第２トランジスタ（ＵＴ１、ＵＴ２）との間に配置される複数のメモリセルトランジスタＭＣＴを含む。第１トランジスタ（ＬＴ１、ＬＴ２）の数と第２トランジスタ（ＵＴ１、ＵＴ２）の数は実施形態によって多様に変形される。メモリセルストリングＣＳＴＲは共通ソースラインＣＳＬと第１領域１１００Ｆとの間に位置する。
【0015】
例えば、第２トランジスタ（ＵＴ１、ＵＴ２）はストリング選択トランジスタを含み、第１トランジスタ（ＬＴ１、ＬＴ２）は接地選択トランジスタを含む。第１ライン（ＬＬ１、ＬＬ２）は第１トランジスタ（ＬＴ１、ＬＴ２）のゲート電極である。ワードラインＷＬはメモリセルトランジスタＭＣＴのゲート電極であり、第２ライン（ＵＬ１、ＵＬ２）は第２トランジスタ（ＵＴ１、ＵＴ２）のゲート電極である。
【0016】
例えば、第１トランジスタ（ＬＴ１、ＬＴ２）は直列連結された第１消去制御トランジスタＬＴ１及び接地選択トランジスタＬＴ２を含む。例えば、第２トランジスタ（ＵＴ１、ＵＴ２）は直列連結されたストリング選択トランジスタＵＴ１及び第２消去制御トランジスタＵＴ２を含む。第１消去制御トランジスタＬＴ１及び第２消去制御トランジスタＵＴ２の中の少なくとも一つは、ゲート誘導漏洩電流（Ｇａｔｅ Ｉｎｄｕｃｅ Ｄｒａｉｎ Ｌｅａｋａｇｅ：ＧＩＤＬ）現象を利用してメモリセルトランジスタＭＣＴに格納されたデータを削除する消去動作に利用される。
【0017】
共通ソースラインＣＳＬ、第１ライン（ＬＬ１、ＬＬ２）、ワードラインＷＬ、及び第２ライン（ＵＬ１、ＵＬ２）は、第１領域１１００Ｆ内で第２領域１１００Ｓまで延長される第１連結配線１１１５を通じてデコーダー回路１１１０に電気的に連結される。ビットラインＢＬは、第１領域１１００Ｆ内で第２領域１１００Ｓまで延長される第２連結配線１１２５を通じてページバッファ１１２０に電気的に連結される。
【0018】
第１領域１１００Ｆで、デコーダー回路１１１０及びページバッファ１１２０は、複数のメモリセルトランジスタＭＣＴの中の少なくとも一つの選択メモリセルトランジスタに対する制御動作を実行する。デコーダー回路１１１０及びページバッファ１１２０はロジック回路１１３０によって制御される。３次元半導体メモリ装置１１００は、ロジック回路１１３０に電気的に連結される入出力パッド１１０１を通じて、コントローラ１２００と通信する。入出力パッド１１０１は、第１領域１１００Ｆ内から第２領域１１００Ｓまで延長される入出力連結配線１１３５を通じてロジック回路１１３０に電気的に連結される。
【0019】
コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインターフェイス１２３０を含む。実施形態によって、電子システム１０００は複数の３次元半導体メモリ装置１１００を含み、この場合、コントローラ１２００は複数の３次元半導体メモリ装置１１００を制御する。
【0020】
プロセッサ１２１０は、コントローラ１２００を含む電子システム１０００の全体の動作を制御する。プロセッサ１２１０は、所定のファームウェアに応じて動作し、ＮＡＮＤコントローラ１２２０を制御して３次元半導体メモリ装置１１００にアクセスする。ＮＡＮＤコントローラ１２２０は、３次元半導体メモリ装置１１００との通信を処理するＮＡＮＤインターフェイス１２２１を含む。ＮＡＮＤインターフェイス１２２１を通じて、３次元半導体メモリ装置１１００を制御するための制御命令、３次元半導体メモリ装置１１００のメモリセルトランジスタＭＣＴに記録しようとするデータ、３次元半導体メモリ装置１１００のメモリセルトランジスタＭＣＴから読み出そうとするデータ等が伝送される。ホストインターフェイス１２３０は電子システム１０００と外部ホストとの間の通信機能を提供する。ホストインターフェイス１２３０を通じて外部ホストから制御命令を受信すると、プロセッサ１２１０は制御命令に応答して３次元半導体メモリ装置１１００を制御する。
【0021】
【0022】
図２Ａ及び図２Ｂを参照すると、本実施形態による電子システム２０００は、メイン基板２００１、メイン基板２００１に実装されるコントローラ２００２、一つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含む。半導体パッケージ２００３及びＤＲＡＭ２００４は、メイン基板２００１に提供される配線パターン２００５によってコントローラ２００２と互いに連結される。
【0023】
メイン基板２００１は、外部ホストに結合される複数のピンを含むコネクタ２００６を含む。コネクタ２００６の複数のピンの数及び配置は、電子システム２０００と外部ホストとの間の通信インターフェイスによって変わる。電子システム２０００は、例えばＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用Ｍ－Ｐｈｙ等のインターフェイスの中のいずれか一つに従って外部ホストと通信する。電子システム２０００は、例えばコネクタ２００６を通じて外部ホストから供給される電源によって動作する。電子システム２０００は、外部ホストから供給される電源をコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を更に含んでもよい。
【0024】
コントローラ２００２は、半導体パッケージ２００３にデータを書き込むか、又は半導体パッケージ２００３からデータを読み出し、電子システム２０００の動作速度を改善する。
【0025】
ＤＲＡＭ２００４は、データ格納空間である半導体パッケージ２００３と外部ホストとの速度の差を緩和するためのバッファメモリである。電子システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとして動作し、半導体パッケージ２００３に対する制御動作で臨時的にデータを格納するための空間を提供する。電子システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラの外に、ＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラを更に含む。
【0026】
半導体パッケージ２００３は、互いに離隔された第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）を含む。第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）は、それぞれ複数の半導体チップ２２００を含む半導体パッケージである。第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）のそれぞれは、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、半導体チップ２２００の各々の下部面に配置される接着層２３００、半導体チップ２２００とパッケージ基板２１００とを電気的に連結する連結構造体２４００、及びパッケージ基板２１００上で半導体チップ２２００及び連結構造体２４００を覆うモールディング層２５００を含む。
【0027】
パッケージ基板２１００は、パッケージ上部パッド２１３０を含む印刷回路基板である。半導体チップ２２００の各々は入出力パッド２２１０を含む。入出力パッド２２１０の各々は図１の入出力パッド１１０１に該当する。半導体チップ２２００の各々はゲート積層構造体３２１０及びメモリチャンネル構造体３２２０を含む。半導体チップ２２００の各々は後述するように３次元半導体メモリ装置を含む。
【0028】
連結構造体２４００は、例えば入出力パッド２２１０とパッケージ上部パッド２１３０とを電気的に連結するボンディングワイヤである。従って、第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）のそれぞれで、半導体チップ２２００は、ボンディングワイヤ方式で互いに電気的に連結され、パッケージ基板２１００のパッケージ上部パッド２１３０に電気的に連結される。実施形態によって、第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）のそれぞれで、半導体チップ２２００は、ボンディングワイヤ方式の連結構造体２４００の代わりに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）によって互いに電気的に連結される。
【0029】
図示したものとは異なり、コントローラ２００２及び半導体チップ２２００は一つのパッケージに含めてもよい。メイン基板２００１とは異なる別のインターポーザ基板にコントローラ２００２及び半導体チップ２２００が実装され、インターポーザ基板に提供される配線によってコントローラ２００２と半導体チップ２２００とが互いに連結される。
【0030】
【0031】
図３及び図４を参照すると、半導体パッケージ２００３は、パッケージ基板２１００、及びパッケージ基板２１００上の複数の半導体チップ２２００、並びにパッケージ基板２１００及び半導体チップ２２００を覆うモールディング層２５００を含む。
【0032】
パッケージ基板２１００は、パッケージ基板ボディー部２１２０、パッケージ基板ボディー部２１２０の上面上に配置されるか又は上面を通じて露出する上部パッド２１３０、パッケージ基板ボディー部２１２０の下面上に配置されるか又は下面を通じて露出する下部パッド２１２５、及びパッケージ基板ボディー部２１２０の内部で上部パッド２１３０と下部パッド２１２５とを電気的に連結する内部配線２１３５を含む。上部パッド２１３０は連結構造体２４００に電気的に連結される。下部パッド２１２５は、導電性連結部２８００を通じて図２に示した電子システム２０００のメイン基板２００１の配線パターン２００５に連結される。
【0033】
図２Ａ、図２Ｂ、及び図３を参照すると、半導体チップ２２００の一側壁は、互いに整列されず、半導体チップ２２００の他の側壁は互いに整列される。半導体チップ２２００は、ボンディングワイヤ形状の連結構造体２４００によって互いに電気的に連結される。半導体チップ２２００の各々は実質的に同一の構成を含む。
【0034】
半導体チップ２２００の各々は、半導体基板４０１０、半導体基板４０１０上の第１構造体４１００、及び第１構造体４１００上の第２構造体４２００を含む。第２構造体４２００は、ウエハボンディング方式で第１構造体４１００に結合される。
【0035】
第１構造体４１００は周辺回路配線４１１０及び第１ボンディングパッド４１５０を含む。第２構造体４２００は、共通ソースライン４２０５、共通ソースライン４２０５と第１構造体４１００との間のゲート積層構造体４２１０、ゲート積層構造体４２１０を貫通するメモリチャンネル構造体４２２０及び分離構造体４２３０、並びにメモリチャンネル構造体４２２０及びゲート積層構造体４２１０のワードライン（図１のＷＬ）にそれぞれ電気的に連結される第２ボンディングパッド４２５０を含む。例えば、第２ボンディングパッド４２５０は、メモリチャンネル構造体４２２０に電気的に連結されるビットライン４２４０、及びワードライン（図１のＷＬ）に電気的に連結されるゲート連結配線４２３５を通じて、それぞれメモリチャンネル構造体４２２０及びワードライン（図１のＷＬ）に電気的に連結される。第１構造体４１００の第１ボンディングパッド４１５０及び第２構造体４２００の第２ボンディングパッド４２５０は、互いに接触しながら結合される。第１ボンディングパッド４１５０及び第２ボンディングパッド４２５０の結合される部分は、例えば銅（Ｃｕ）を含む。
【0036】
半導体チップ２２００の各々は、入出力パッド２２１０及び入出力パッド２２１０下部の入出力連結配線４２６５を更に含む。入出力連結配線４２６５は、第２ボンディングパッド４２５０の中の一部及び周辺回路配線４１１０の中の一部に電気的に連結される。
【0037】
図５Ａは、本発明の一実施形態による３次元半導体メモリ装置を説明するための平面図である。図５Ｂ及び図５Ｃは、本発明の一実施形態による３次元半導体メモリ装置を説明するための断面図であり、図５ＡをＩ－Ｉ’線及びＩＩ－ＩＩ’線に沿って切断したそれぞれの断面図である。図５Ｄは、図５ＣのＱ部分の拡大図である。図５Ｅは、図５ＤのＡ部分の拡大図である。
【0038】
図５Ａ～図５Ｅを参照すると、本実施形態による３次元半導体メモリ装置は、第１基板１０、第１基板１０上の周辺回路構造体ＰＳ、及び周辺回路構造体ＰＳ上のセルアレイ構造体ＣＳを含む。第１基板１０、周辺回路構造体ＰＳ、及びセルアレイ構造体ＣＳは、それぞれ図３及び図４の半導体基板４０１０、半導体基板４０１０上の第１構造体４１００、及び第１構造体４１００上の第２構造体４２００に該当する。
【0039】
周辺回路構造体ＰＳ上にセルアレイ構造体ＣＳを結合させることによって、本発明による３次元半導体メモリ装置の単位面積当たりのセル容量が大きくなる。また、周辺回路構造体ＰＳ及びセルアレイ構造体ＣＳをそれぞれ製造して互いに結合させる方法を通じて各種熱処理工程に伴う周辺トランジスタＰＴＲの損傷を防止することができるため、本発明による３次元半導体メモリ装置の電気的特性及び信頼性が改善される。
【0040】
第１基板１０は、例えばシリコン基板、シリコン－ゲルマニウム基板、ゲルマニウム基板、又は単結晶（ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ）シリコン基板に成長させた単結晶エピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）である。第１基板１０は、第１方向Ｄ１及び第１方向Ｄ１に交差する第２方向Ｄ２に延び、第３方向Ｄ３に垂直な上面を有する。第１～第３方向（Ｄ１、Ｄ２、Ｄ３）は、例えば互いに直交する方向である。素子分離膜１１が第１基板１０内に提供される。素子分離膜１１は第１基板１０の活性領域を定義する。
【0041】
第１基板１０上に、周辺トランジスタＰＴＲ、周辺コンタクトプラグ３１、周辺コンタクトプラグ３１を通じて周辺トランジスタＰＴＲに電気的に連結される周辺回路配線３３、周辺回路配線３３に電気的に連結される第１ボンディングパッド３５、及びこれらを囲む第１層間絶縁膜３０を含む周辺回路構造体ＰＳが提供される。周辺トランジスタＰＴＲは第１基板１０の活性領域上に提供される。周辺回路配線３３は図３及び図４の周辺回路配線４１１０に該当し、第１ボンディングパッド３５は図３及び図４の第１ボンディングパッド４１５０に該当する。
【0042】
周辺コンタクトプラグ３１は、例えば第３方向Ｄ３に行くほど、第１方向Ｄ１又は第２方向Ｄ２への幅が増加する。周辺コンタクトプラグ３１及び周辺回路配線３３は金属等の導電物質を含む。
【0043】
周辺トランジスタＰＴＲは、例えばデコーダー回路（図１の１１１０）、ページバッファ（図１の１１２０）、ロジック回路（図１の１１３０）等を構成する。より具体的に、周辺トランジスタＰＴＲの各々は、周辺ゲート絶縁膜２１、周辺ゲート電極２３、周辺キャッピングパターン２５、周辺ゲートスペーサー２７、及び周辺ソース／ドレーン領域２９を含む。周辺ゲート絶縁膜２１は周辺ゲート電極２３と第１基板１０との間に提供される。周辺キャッピングパターン２５は周辺ゲート電極２３上に提供される。周辺ゲートスペーサー２７は、周辺ゲート絶縁膜２１、周辺ゲート電極２３、及び周辺キャッピングパターン２５の側壁を覆う。周辺ソース／ドレーン領域２９は、周辺ゲート電極２３の両側に隣接する第１基板１０の内部に提供される。周辺回路配線３３及び第１ボンディングパッド３５が周辺コンタクトプラグ３１を通じて周辺トランジスタＰＴＲに電気的に連結される。周辺トランジスタＰＴＲの各々は、例えばＮＭＯＳトランジスタ又はＰＭＯＳトランジスタである。
【0044】
第１層間絶縁膜３０が第１基板１０上に提供される。第１層間絶縁膜３０は、第１基板１０上で、周辺トランジスタＰＴＲ、周辺コンタクトプラグ３１、及び周辺回路配線３３を覆う。第１層間絶縁膜３０は多層構造を有する複数の絶縁膜を含む。例えば、第１層間絶縁膜３０は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及び／又は低誘電物質を含む。第１層間絶縁膜３０は第１ボンディングパッド３５の上面を覆わない。第１層間絶縁膜３０の上面は第１ボンディングパッド３５の上面と実質的に共面をなす。
【0045】
周辺回路構造体ＰＳ上に、第２ボンディングパッド４５、ビットラインＢＬ、積層構造体ＳＴ、及び第２基板１００を含むセルアレイ構造体ＣＳが提供される。セルアレイ構造体ＣＳはセルアレイ領域ＣＡＲ及びセルアレイコンタクト領域ＥＸＲを含む。セルアレイコンタクト領域ＥＸＲはセルアレイ領域ＣＡＲから第１方向Ｄ１（又は第１方向Ｄ１の反対方向）に延長される。
【0046】
第２ボンディングパッド４５、ビットラインＢＬ、積層構造体ＳＴ、及び第２基板１００は、それぞれ図３及び図４の第２ボンディングパッド４２５０、ビットライン４２４０、ゲート積層構造体４２１０、及び共通ソースライン４２０５に該当する。
【0047】
第１層間絶縁膜３０上に、周辺回路構造体ＰＳの第１ボンディングパッド３５に接触する第２ボンディングパッド４５、連結コンタクトプラグ４１、連結コンタクトプラグ４１を通じて第２ボンディングパッド４５に電気的に連結される連結回路配線４３、及びこれらを囲む第２層間絶縁膜４０が提供される。第２層間絶縁膜４０は多層構造を有する複数の絶縁膜を含む。例えば、第２層間絶縁膜４０は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及び／又は低誘電物質を含む。
【0048】
連結コンタクトプラグ４１は、例えば第３方向Ｄ３に行くほど、第１方向Ｄ１又は第２方向Ｄ２への幅が減少する。連結コンタクトプラグ４１及び連結回路配線４３は金属等の導電物質を含む。
【0049】
第２層間絶縁膜４０は第２ボンディングパッド４５の下面を覆わない。第２層間絶縁膜４０の下面は第２ボンディングパッド４５の下面と実質的に共面をなす。第２ボンディングパッド４５の各々の下面は第１ボンディングパッド３５の各々の上面に直接接触する。第１及び第２ボンディングパッド（３５、４５）は、銅（Ｃｕ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、又はスズ（Ｓｎ）等の金属を含む。一例として、第１及び第２ボンディングパッド（３５、４５）は銅（Ｃｕ）を含む。第１及び第２ボンディングパッド（３５、４５）はその間の境界面なしで一体の形状をなす。第１及び第２ボンディングパッド（３５、４５）の側壁は並んで整列されるものとして図示したが、本発明はこれに制限されず、平面視で、第１及び第２ボンディングパッド（３５、４５）の側壁は互いに離隔されてもよい。
【0050】
第２層間絶縁膜４０の上部に連結コンタクトプラグ４１に接触するビットラインＢＬ、及び第１～第３導電ライン（ＣＬ１、ＣＬ２、ＣＬ３）が提供される。ビットラインＢＬ、及び第１～第３導電ライン（ＣＬ１、ＣＬ２、ＣＬ３）のそれぞれは、例えば第２方向Ｄ２に延長されて、第１方向Ｄ１に互いに離隔される。ビットラインＢＬ、及び第１～第３導電ライン（ＣＬ１、ＣＬ２、ＣＬ３）は金属等の導電物質を含む。
【0051】
第２層間絶縁膜４０上に第３層間絶縁膜５０が提供される。第３層間絶縁膜５０上に、第４層間絶縁膜６０、及び第４層間絶縁膜６０で囲まれた積層構造体ＳＴが提供される。第３及び第４層間絶縁膜（５０、６０）は多層構造を有する複数の絶縁膜を含む。例えば、第３及び第４層間絶縁膜（５０、６０）は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及び／又は低誘電物質を含む。
【0052】
第３層間絶縁膜５０内にビットラインコンタクトプラグＢＬＣＰが提供される。ビットラインコンタクトプラグＢＬＣＰは、第３方向Ｄ３に延長され、ビットラインＢＬと後述する第１垂直チャンネル構造体ＶＳ１との間を連結する。
【0053】
第３層間絶縁膜５０及び第４層間絶縁膜６０を貫通するセルコンタクトプラグＣＣＰ、ソースコンタクトプラグＤＣＰ、及び貫通コンタクトプラグＴＣＰが提供される。セルコンタクトプラグＣＣＰは、第３方向Ｄ３に延長され、第１導電ラインＣＬ１と後述する積層構造体ＳＴのゲート電極（ＥＬａ、ＥＬｂ）との間を連結する。セルコンタクトプラグＣＣＰの各々は後述する積層構造体ＳＴの層間絶縁膜（ＩＬＤａ、ＩＬＤｂ）の中のいずれか一つを貫通する。貫通コンタクトプラグＴＣＰは、第３方向Ｄ３に延長され、第２導電ラインＣＬ２と後述する背面導電パターン１９７との間を連結する。ソースコンタクトプラグＤＣＰは、第３方向Ｄ３に延長され、第２基板１００と第３導電ラインＣＬ３との間を連結する。
【0054】
ビットラインコンタクトプラグＢＬＣＰ、セルコンタクトプラグＣＣＰ、及び貫通コンタクトプラグＴＣＰは第１方向Ｄ１に互いに離隔される。ビットラインコンタクトプラグＢＬＣＰ、セルコンタクトプラグＣＣＰ、ソースコンタクトプラグＤＣＰ、及び貫通コンタクトプラグＴＣＰは、第３方向Ｄ３に行くほど、第１方向Ｄ１及び／又は第２方向Ｄ２への幅が減少する。ビットラインコンタクトプラグＢＬＣＰ、セルコンタクトプラグＣＣＰ、ソースコンタクトプラグＤＣＰ、及び貫通コンタクトプラグＴＣＰはタングステンのような金属物質を含む。
【0055】
第３層間絶縁膜５０上に積層構造体ＳＴが提供される。積層構造体ＳＴは第４層間絶縁膜６０で囲まれる。積層構造体ＳＴの下面（即ち、第３層間絶縁膜５０に接触する一面）は第４層間絶縁膜６０の下面と実質的に共面をなす。
【0056】
積層構造体ＳＴは複数で提供される。複数の積層構造体ＳＴは、図５Ａの平面視で、第１方向Ｄ１に延長され、第２方向Ｄ２に互いに離隔される。以下では、説明の簡易化のために単数の積層構造体ＳＴに対して説明するが、以下の説明は他の積層構造体ＳＴに対して同様に適用される。
【0057】
積層構造体ＳＴは上部積層構造体ＳＴ１及び下部積層構造体ＳＴ２を含む。上部積層構造体ＳＴ１は交互に積層された第１層間絶縁膜ＩＬＤａ及び第１ゲート電極ＥＬａを含み、下部積層構造体ＳＴ２は交互に積層された第２層間絶縁膜ＩＬＤｂ及び第２ゲート電極ＥＬｂを含む。
【0058】
下部積層構造体ＳＴ２は上部積層構造体ＳＴ１と第１基板１０との間に提供される。より具体的に、下部積層構造体ＳＴ２は上部積層構造体ＳＴ１の第１層間絶縁膜ＩＬＤａの中の最下部の第１層間絶縁膜ＩＬＤａ（ｂｏｔｔｏｍｍｏｓｔ ｏｎｅ）の下面上に提供される。下部積層構造体ＳＴ２の第２層間絶縁膜ＩＬＤｂの中の最上部の第２層間絶縁膜ＩＬＤｂ（ｔｏｐｍｏｓｔ ｏｎｅ）と上部積層構造体ＳＴ１の第１層間絶縁膜ＩＬＤａの中の最下部の第１層間絶縁膜ＩＬＤａとは互いに接触するが、本発明はこれに制限されず、下部積層構造体ＳＴ２の第２ゲート電極ＥＬｂの中の最上部の第２ゲート電極ＥＬｂと上部積層構造体ＳＴ１の第１ゲート電極ＥＬａとの間には単一層の絶縁膜が提供されてもよい。
【0059】
第１及び第２ゲート電極（ＥＬａ、ＥＬｂ）は、例えばドーピングされた半導体（ｅｘ、ドーピングされたシリコン等）、金属（例えば、タングステン、銅、アルミニウム等）、導電性金属窒化物（例えば、窒化チタン、窒化タンタルニウム等）、遷移金属（例えば、チタニウム、タンタルニウム等）等から選択される少なくとも一つを含む。第１及び第２層間絶縁膜（ＩＬＤａ、ＩＬＤｂ）は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及び／又は低誘電物質を含む。例えば、第１及び第２層間絶縁膜（ＩＬＤａ、ＩＬＤｂ）は高密度プラズマ酸化物（ＨＤＰ ｏｘｉｄｅ）又はＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）を含む。
【0060】
セルアレイコンタクト領域ＥＸＲ上で、上部及び下部積層構造体（ＳＴ１、ＳＴ２）のそれぞれは、後述する第１垂直チャンネル構造体ＶＳ１の中の最外側の第１垂直チャンネル構造体ＶＳ１（ｏｕｔｅｒ－ｍｏｓｔ ｏｎｅ）から遠くなるほど、第３方向Ｄ３への厚さが減少する。換言すると、上部及び下部積層構造体（ＳＴ１、ＳＴ２）のそれぞれは第１方向Ｄ１に沿って階段構造を有する。
【0061】
より具体的に、上部積層構造体ＳＴ１の第１ゲート電極ＥＬａ及び下部積層構造体ＳＴ２の第２ゲート電極ＥＬｂは、第１基板１０から遠くなるほど第１方向Ｄ１への長さが増加する。第１及び第２ゲート電極Ｅ（Ｌａ、ＥＬｂ）の側壁は、図５の平面視で、第１方向Ｄ１に沿って一定間隔で離隔される。下部積層構造体ＳＴ２の第２ゲート電極ＥＬｂの中の最下部の第２ゲート電極ＥＬｂは第１方向Ｄ１への長さが最も小さく、上部積層構造体ＳＴ１の第１ゲート電極ＥＬａの中の最上部の第１ゲート電極ＥＬａは第１方向Ｄ１への長さが最も大きい。
【0062】
第１及び第２ゲート電極（ＥＬａ、ＥＬｂ）はセルアレイコンタクト領域ＥＸＲでパッド部ＥＬｐを含む。パッド部ＥＬｐは水平にそして垂直に互いに異なる位置に配置される。パッド部ＥＬｐは第１方向Ｄ１に沿って階段構造をなす。上述したセルコンタクトプラグＣＣＰは第１及び第２層間絶縁膜（ＩＬＤａ、ＩＬＤｂ）の中のいずれか一つを貫通して第１及び第２ゲート電極（ＥＬａ、ＥＬｂ）のパッド部ＥＬｐに接触する。
【0063】
第１及び第２層間絶縁膜（ＩＬＤａ、ＩＬＤｂ）は第１ゲート電極ＥＬａと第２ゲート電極ＥＬｂとの間に提供され、それぞれの上部に接する第１及び第２ゲート電極（ＥＬａ、ＥＬｂ）の中の一つと側壁が整列される。即ち、第１及び第２ゲート電極（ＥＬａ、ＥＬｂ）と同様に、第１基板１０から遠くなるほど第１方向Ｄ１への長さが増加する。第２層間絶縁膜ＩＬＤｂの中の最下部の第２層間絶縁膜ＩＬＤｂは他の層間絶縁膜よりも第３方向Ｄ３への厚さが大きく、第１層間絶縁膜ＩＬＤａの中の最上部の第１層間絶縁膜ＩＬＤａは他の層間絶縁膜よりも第３方向Ｄ３への厚さが小さいが、本発明はこれに制限されない。
【0064】
セルアレイ領域ＣＡＲで、積層構造体ＳＴを第３方向Ｄ３に貫通する垂直チャンネルホールＣＨ内に第１垂直チャンネル構造体ＶＳ１及び第２垂直チャンネル構造体ＶＳ２が提供される。第１垂直チャンネル構造体ＶＳ１は図３及び図４のメモリチャンネル構造体４２２０に該当する。
【0065】
セルアレイコンタクト領域ＥＸＲで、積層構造体ＳＴの少なくとも一部及び第４層間絶縁膜６０を第３方向Ｄ３に貫通する垂直チャンネルホールＣＨ内に第３垂直チャンネル構造体ＶＳ３が提供される。
【0066】
垂直チャンネルホールＣＨは第１垂直チャンネルホールＣＨ１及び第１垂直チャンネルホールＣＨ１に連結される第２垂直チャンネルホールＣＨ２を含む。第１及び第２垂直チャンネルホール（ＣＨ１、ＣＨ２）のそれぞれは、第１基板１０から遠くなるほど、第１方向Ｄ１又は第２方向Ｄ２への幅が減少する。第１及び第２垂直チャンネルホール（ＣＨ１、ＣＨ２）は互いに連結される境界で互いに異なる直径を有する。具体的に、第２垂直チャンネルホールＣＨ２の各々の上部直径は第１垂直チャンネルホールＣＨ１の各々の下部直径よりも小さい。第１及び第２垂直チャンネルホール（ＣＨ１、ＣＨ２）のそれぞれはその境界で段差を有する。但し、本発明はこれに制限されず、図示したものとは異なり、二つ以上の境界でそれぞれ段差を有する三つ以上の垂直チャンネルホールＣＨ内に第１～第３垂直チャンネル構造体（ＶＳ１、ＶＳ２、ＶＳ３）が提供されてもよく、段差を有せずに平坦な側壁を有する垂直チャンネルホールＣＨ内に第１～第３垂直チャンネル構造体（ＶＳ１、ＶＳ２、ＶＳ３）が提供されてもよい。
【0067】
図５Ｃ、図５Ｄ、及び図５Ｅに図示したように、第１～第３垂直チャンネル構造体（ＶＳ１、ＶＳ２、ＶＳ３）のそれぞれは、第３層間絶縁膜５０に隣接する導電パッドＰＡＤ、第１及び第２垂直チャンネルホール（ＣＨ１、ＣＨ２）のそれぞれの内部側壁をコンフォーマルに覆うデータ格納パターンＤＳＰ、データ格納パターンＤＳＰの側壁をコンフォーマルに覆う垂直半導体パターンＶＳＰ、並びに垂直半導体パターンＶＳＰ及び導電パッドＰＡＤで囲まれた第１及び第２垂直チャンネルホール（ＣＨ１、ＣＨ２）のそれぞれの内部空間を満たす埋め込み絶縁パターンＶＩを含む。垂直半導体パターンＶＳＰはデータ格納パターンＤＳＰで囲まれる。第１～第３垂直チャンネル構造体（ＶＳ１、ＶＳ２、ＶＳ３）のそれぞれの下面は、例えば円形、楕円形、又はバー（ｂａｒ）形状を有する。
【0068】
垂直半導体パターンＶＳＰは、データ格納パターンＤＳＰと埋め込み絶縁パターンＶＩとの間及びデータ格納パターンＤＳＰと導電パッドＰＡＤとの間に提供される。垂直半導体パターンＶＳＰは上端が閉じたパイプ形状又はマカロニ形状を有する。データ格納パターンＤＳＰは上端がオープンされた（ｏｐｅｎｅｄ）パイプ形状又はマカロニ形状を有する。垂直半導体パターンＶＳＰは、例えば不純物がドーピングされた半導体物質、不純物がドーピングされない状態の真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）物質、又は多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）半導体物質を含む。導電パッドＰＡＤは、例えば不純物がドーピングされた半導体物質又は導電物質を含む。
【0069】
図５Ａの平面視で、第１方向Ｄ１に延長されて積層構造体ＳＴを横切る第１トレンチＴＲ１及び第２トレンチＴＲ２が提供される。第１トレンチＴＲ１はセルアレイ領域ＣＡＲ内に提供され、第２トレンチＴＲ２はセルアレイ領域ＣＡＲからセルアレイコンタクト領域ＥＸＲに向かって延長される。第１及び第２トレンチ（ＴＲ１、ＴＲ２）は、第１基板１０から遠くなるほど、第１方向Ｄ１又は第２方向Ｄ２への幅が減少する。
【0070】
第１及び第２トレンチ（ＴＲ１、ＴＲ２）のそれぞれの内部を満たす第１分離パターンＳＰ１及び第２分離パターンＳＰ２が提供される。第１及び第２分離パターン（ＳＰ１、ＳＰ２）は図３及び図４の分離構造体４２３０に該当する。第２分離パターンＳＰ２の第１方向Ｄ１への長さは第１分離パターンＳＰ１の第１方向Ｄ１への長さよりも大きい。第１及び第２分離パターン（ＳＰ１、ＳＰ２）の側壁は、積層構造体ＳＴの第１及び第２ゲート電極（ＥＬａ、ＥＬｂ）、並びに第１及び第２層間絶縁膜（ＩＬＤａ、ＩＬＤｂ）の中の少なくとも一部に接触する。第１及び第２分離パターン（ＳＰ１、ＳＰ２）は、例えばシリコン酸化物のような酸化物を含む。
【0071】
第２分離パターンＳＰ２の下面は、第３層間絶縁膜５０の下面（即ち、第２層間絶縁膜４０の上面）及びビットラインＢＬ、並びに第１及び第２導電ライン（ＣＬ１、ＣＬ２）の上面と実質的に共面をなす。
【0072】
積層構造体ＳＴが複数で提供される場合、第２方向Ｄ２に沿って配列される積層構造体ＳＴの間に第２分離パターンＳＰ２が提供される。換言すると、積層構造体ＳＴは第２分離パターンＳＰ２を介して第２方向Ｄ２に互いに離隔される。
【0073】
積層構造体ＳＴ上に第２基板１００が提供される。即ち、第２基板１００の第１面上に積層構造体ＳＴが提供される。第２基板１００は第１垂直チャンネル構造体ＶＳ１及び第２垂直チャンネル構造体ＶＳ２のそれぞれの下部に連結される。第２基板１００は、単結晶（ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ）半導体物質、例えば単結晶シリコン層を含むが、これとは異なり、多結晶シリコン層を含み得る。第２基板１００と積層構造体ＳＴとの間にソース構造体ＳＣが提供される。第２基板１００及びソース構造体ＳＣは第１基板１０の上面（又は、積層構造体ＳＴの上面）に平行な第１方向Ｄ１及び第２方向Ｄ２に延長される。第２基板１００は第１基板１０の上面に平行に延長される平板形状を有する。
【0074】
ソース構造体ＳＣは、積層構造体ＳＴと第２基板１００との間の第１ソース導電パターンＳＣＰ１、及び第１ソース導電パターンＳＣＰ１上の第２ソース導電パターンＳＣＰ２を含む。第１ソース導電パターンＳＣＰ１は、第２ソース導電パターンＳＣＰ２と上部積層構造体ＳＴ１の第１層間絶縁膜ＩＬＤａの中の最上部の第１層間絶縁膜ＩＬＤａとの間に提供される。第２ソース導電パターンＳＣＰ２は第１ソース導電パターンＳＣＰ１に直接接触する。第２ソース導電パターンＳＣＰ２の第３方向Ｄ３への厚さは第１ソース導電パターンＳＣＰ１の第３方向Ｄ３への厚さよりも大きい。ソース構造体ＳＣは不純物がドーピングされた半導体物質を含む。ソース構造体ＳＣは、例えば第２基板１００と同一の導電形の不純物がドーピングされた半導体物質を含む。例えば、第２ソース導電パターンＳＣＰ２の不純物濃度は第１ソース導電パターンＳＣＰ１の不純物濃度及び第２基板１００の不純物濃度よりも大きい。
【0075】
図５Ｄ及び図７Ａを参照すると、第２ソース導電パターンＳＣＰ２は、第１ソース導電パターンＳＣＰ１と第２基板１００との間の第１ソース部ＳＣＰ２ａ、第２基板１００を貫通して第１方向Ｄ１に沿って延長されるソース連結部ＳＣＰ２ｃ、及び第２基板１００上に提供されてソース連結部ＳＣＰ２ｃを通じて第１ソース部ＳＣＰ２ａに連結される第２ソース部ＳＣＰ２ｂを含む。ソース連結部ＳＣＰ２ｃは第２基板１００を貫通するスリットＳＬ内に提供される。スリットＳＬは上部幅が下部幅より大きい。第１ソース部ＳＣＰ２ａはスリットＳＬに連結される空間であるボイド領域ＶＬを満たす。スリットＳＬは図５Ａに示したように第１トレンチＴＲ１及び／又は第２トレンチＴＲ２に沿って第１方向Ｄ１に延長されるバー（ｂａｒ）又はライン形状である。スリットＳＬの平面形状はソース連結部ＳＣＰ２ｃの形状に相応し、以下図７Ａ～図７Ｅを通じてより詳細に説明する。第１ソース部ＳＣＰ２ａは第２基板１００の方向に延長されて第２分離パターンＳＰ２の側壁に接する。第１垂直チャンネル構造体ＶＳ１の垂直半導体パターンＶＳＰは第１ソース部ＳＣＰ２ａに連結される。
【0076】
第２ソース部ＳＣＰ２ｂの厚さｔ２は第１ソース部ＳＣＰ２ａの厚さｔ１よりも大きい。第１ソース部ＳＣＰ２ａの厚さｔ１は、第２基板１００の厚さｔ３よりも小さく、第２ソース部ＳＣＰ２ｂの厚さｔ２よりも小さい。他の実施形態において、第２ソース部ＳＣＰ２ｂの厚さｔ２は第２基板１００の厚さｔ３よりも小さい。
【0077】
図５Ｅは、データ格納パターンＤＳＰ、垂直半導体パターンＶＳＰ、埋め込み絶縁パターンＶＩ、及び下部データ格納パターンＤＳＰｒを含む第１垂直チャンネル構造体ＶＳ１の中の一つを図示する。以下では、説明の便宜のために単数の垂直チャンネルホールＣＨ及び第１垂直チャンネル構造体ＶＳ１に対して説明するが、以下の説明は他の垂直チャンネルホールＣＨ及び第１垂直チャンネル構造体ＶＳ１に対しても同様に適用される。
【0078】
第１垂直チャンネル構造体ＶＳ１の上面ＶＳ１ｔは第２基板１００に接触する。第１垂直チャンネル構造体ＶＳ１の上面ＶＳ１ｔは下部データ格納パターンＤＳＰｒの上面に該当する。データ格納パターンＤＳＰは、垂直チャンネルホールＣＨの側壁上に順に積層されたブロッキング絶縁膜ＢＬＫ、電荷格納膜ＣＩＬ、及びトンネリング絶縁膜ＴＩＬを含む。ブロッキング絶縁膜ＢＬＫは積層構造体ＳＴ又はソース構造体ＳＣに隣接し、トンネリング絶縁膜ＴＩＬは垂直半導体パターンＶＳＰに隣接する。電荷格納膜ＣＩＬはブロッキング絶縁膜ＢＬＫとトンネリング絶縁膜ＴＩＬとの間に介在する。ブロッキング絶縁膜ＢＬＫ、電荷格納膜ＣＩＬ、及びトンネリング絶縁膜ＴＩＬは、積層構造体ＳＴと垂直半導体パターンＶＳＰとの間で第３方向Ｄ３に延長される。垂直半導体パターンＶＳＰと第１及び第２ゲート電極（ＥＬａ、ＥＬｂ）との間の電圧差によって誘導されるファウラー・ノルドハイム・トンネリング（Ｆｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）現象によって、データ格納パターンＤＳＰはデータを格納及び／又は変更することができる。例えば、ブロッキング絶縁膜ＢＬＫ及びトンネリング絶縁膜ＴＩＬはシリコン酸化物を含み、電荷格納膜ＣＩＬはシリコン窒化物又はシリコン酸化窒化物を含む。
【0079】
ソース構造体ＳＣの中の第２ソース導電パターンＳＣＰ２は垂直半導体パターンＶＳＰに接触し、第１ソース導電パターンＳＣＰ１はデータ格納パターンＤＳＰを介して垂直半導体パターンＶＳＰから離隔される。第１ソース導電パターンＳＣＰ１は垂直半導体パターンＶＳＰを介して埋め込み絶縁パターンＶＩから離隔される。
【0080】
より具体的に、第２ソース導電パターンＳＣＰ２は第３方向Ｄ３及び第３方向Ｄ３の反対方向に突出する突出部ＳＣＰ２ｐを含む。データ格納パターンＤＳＰ又は下部データ格納パターンＤＳＰｒに接する突出部ＳＣＰ２ｐのそれぞれの一面は曲面形状を有する。
【0081】
再び図５Ａ及び図５Ｂを参照すると、第４層間絶縁膜６０上に第５層間絶縁膜６１、第６層間絶縁膜１８１、及び第７層間絶縁膜１８７が順に提供される。第５層間絶縁膜６１及び第６層間絶縁膜１８１はソース構造体ＳＣ及び第２基板１００と同一なレベルである。より詳細に、第１ソース部ＳＣＰ２ａ及び第１ソース導電パターンＳＣＰ１は第５層間絶縁膜６１と同一なレベルであり、第２ソース部ＳＣＰ２ｂ及び第２基板１００は第６層間絶縁膜１８１と同一なレベルである。第６層間絶縁膜１８１内には貫通コンタクトプラグＴＣＰに連結される貫通ビア１９６が提供される。第７層間絶縁膜１８７内には貫通ビア１９６に連結される背面導電パターン１９７が提供される。
【0082】
背面導電パターン１９７はその下面の幅が上面の幅よりも小さい。背面導電パターン１９７は、貫通ビア１９６及び貫通コンタクトプラグＴＣＰを通じて第２導電ラインＣＬ２に電気的に連結され、更に周辺回路構造体ＰＳの周辺トランジスタＰＴＲの中の少なくともいずれか一つに電気的に連結される。背面導電パターン１９７は、図１の入出力パッド１１０１、又は図３及び図４の入出力パッド２２１０の中の一つに該当する。これとは異なり、背面導電パターン１９７は背面金属配線の一部であり得る。背面導電パターン１９７は貫通ビア１９６及び貫通コンタクトプラグＴＣＰとは異なる物質を含む。一例として、背面導電パターン１９７はアルミニウムを含み、貫通ビア１９６及び貫通コンタクトプラグＴＣＰは、タングステン、チタニウム、又はタンタルの中の少なくとも一つを含む。
【0083】
図６Ａは、他の実施形態による図５ＤのＡ部分の拡大図である。説明の簡易化のために重複する構成に対する説明は省略する。図６Ａを参照すると、図５Ｅとは異なり、第１垂直チャンネル構造体ＶＳ１は下部データ格納パターンＤＳＰｒを含まず、突出部ＳＣＰ２ｐは垂直半導体パターンＶＳＰの上面ＶＳＰｔを覆う。
【0084】
図６Ｂ及び図６Ｃは、他の実施形態による図５ＣのＱ部分の拡大図である。図６Ｂを参照すると、スリットＳＬは第２分離パターンＳＰ２を露出し、その結果、ソース連結部ＳＣＰ２ｃは第２分離パターンＳＰ２にオーバーラップして連結される。図６Ｃを参照すると、スリットＳＬは第２分離パターンＳＰ２の上面を完全に露出する。その結果、第２分離パターンＳＰ２を介して分離された隣接積層構造体ＳＴ上の第１ソース部ＳＣＰ２ａは一つのソース連結部ＳＣＰ２ｃと共通的に連結される。
【0085】
【0086】
図７Ａを参照すると、複数の積層構造体及びこれらの間の第２分離パターンＳＰ２が提供される。本実施形態の平面図は図５Ｄの実施形態に相応する。一例として、複数の積層構造体は第１積層構造体ＳＴａ及び第２積層構造体ＳＴｂを含む。ソース連結部ＳＣＰ２ｃが提供されるスリットＳＬは積層構造体の各々に一つずつ提供される。ソース連結部ＳＣＰ２ｃは第２分離パターンＳＰ２と実質的に平行であるライン形状又はバー（ｂａｒ）形状を有する。ソース連結部ＳＣＰ２ｃは、第２分離パターンＳＰ２とは異なり、セルアレイ領域ＣＡＲに限定され、セルアレイコンタクト領域ＥＸＲに延長されない。
【0087】
ソース連結部ＳＣＰ２ｃは一つの積層構造体ＳＴを貫通する第１垂直チャンネル構造体ＶＳ１の一側に配置される。一例として、ソース連結部ＳＣＰ２ｃは、第２分離パターンＳＰの各々の一側に配置され、他側には配置されない。第１ソース部ＳＣＰ２ａは積層構造体の各々に一つずつ提供される。一例として、複数の第１ソース部ＳＣＰ２ａが第２分離パターンＳＰ２を介して互いに離隔される。ソース連結部ＳＣＰ２ｃは第１ソース部ＳＣＰ２ａと同様に積層構造体の各々に一つずつ提供される。
【0088】
ソース連結部ＳＣＰ２ｃは第１垂直チャンネル構造体ＶＳ１にオーバーラップしない。ソース連結部ＳＣＰ２ｃは、一つの積層構造体ＳＴを貫通する第１垂直チャンネル構造体ＶＳ１の中の第２分離パターンＳＰ２に最も隣接する第１垂直チャンネル構造体ＶＳ１と第２分離パターンＳＰ２との間に提供される。複数の第１ソース部ＳＣＰ２ａは、ソース連結部ＳＣＰ２ｃを通じて一つの第２ソース部ＳＣＰ２ｂに連結される。一例として、第１積層構造体ＳＴａ上の第１ソース部ＳＣＰ２ａ（第１積層構造体ソース部）と第２積層構造体ＳＴｂ上の第１ソース部ＳＣＰ２ａ（第２積層構造体ソース部）とは互いに離隔されるが、ソース連結部ＳＣＰ２ｃを通じて一つの第２ソース部ＳＣＰ２ｂに連結される。即ち、第２ソース部ＳＣＰ２ｂは複数の積層構造体を覆う。
【0089】
【0090】
図７Ｃを参照すると、本実施形態で、各積層構造体に一対のソース連結部ＳＣＰ２ｃが提供される。即ち、第２分離パターンＳＰの各々の両側にソース連結部ＳＣＰ２ｃが提供される。
【0091】
図７Ｄを参照すると、互いに隣接する積層構造体上の第１ソース部ＳＣＰ２ａが一つのソース連結部ＳＣＰ２ｃを通じて第２ソース部ＳＣＰ２ｂに連結される。即ち、一対の第１ソース部ＳＣＰ２ａが一つのソース連結部ＳＣＰ２ｃに連結される。本実施形態の平面図は図６Ｃの実施形態に相応する。第２方向Ｄ２に沿って配列された第２分離パターンＳＰの中の偶数番目の第２分離パターンＳＰ２上にはソース連結部ＳＣＰ２ｃが配置され、奇数番目の第２分離パターンＳＰ２上にはソース連結部ＳＣＰ２ｃが配置されない。
【0092】
図７Ｅを参照すると、第２分離パターンＳＰの各々の上にソース連結部ＳＣＰ２ｃが提供される。
【0093】
本実施形態によると、第２基板１００を貫通するスリットＳＬ内にソース連結部ＳＣＰ２ｃが提供され、ソース連結部ＳＣＰ２ｃを通じて連結される第２基板１００の上面及び下面上にそれぞれ第２ソース部ＳＣＰ２ｂ及び第１ソース部ＳＣＰ２ａが提供される。従って、第２基板１００の厚さ及び／又は第２ソース部ＳＣＰ２ｂの厚さを調節してソース構造体ＳＣの抵抗を調節することができる。
【0094】
図８Ａ、図１２Ａ～図１５Ａは、本発明の一実施形態による３次元半導体メモリ装置の製造方法を説明するための図であり、図５ＡのＩ－Ｉ’線に沿う断面図である。図８Ｂ、図１２Ｂ～図１５Ｂは、本発明の一実施形態による３次元半導体メモリ装置の製造方法を説明するための図であり、図５ＡのＩＩ－ＩＩ’線に沿う断面図である。
【0095】
図９Ａ～図１１Ａは、本発明の一実施形態による３次元半導体メモリ装置の製造方法を説明するための図であり、図５ＡのＩＩＩ－ＩＩＩ’線に沿う断面図である。図９Ｂ～図１１Ｂは、本発明の一実施形態による３次元半導体メモリ装置の製造方法を説明するための図であり、図５ＡのＩＶ－ＩＶ’線に沿う断面図である。
【0096】
図５Ａ、図８Ａ、及び図８Ｂを参照すると、第１基板１０上に周辺回路構造体ＰＳが形成される。周辺回路構造体ＰＳを形成することは、第１基板１０の内部に素子分離膜１１を形成すること、素子分離膜１１によって定義される第１基板１０の活性領域上に周辺トランジスタＰＴＲを形成すること、周辺トランジスタＰＴＲに電気的に連結される周辺コンタクトプラグ３１、周辺回路配線３３、第１ボンディングパッド３５、及びこれらを覆う第１層間絶縁膜３０を形成することを含む。
【0097】
第１ボンディングパッド３５の上面は第１層間絶縁膜３０の上面と実質的に共面をなす。以下では、実質的に共面をなすことは平坦化工程が遂行されることを意味する。平坦化工程は、例えば化学的機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程又はエッチバック（ｅｔｃｈ ｂａｃｋ）工程を通じて遂行される。
【0098】
図５Ａ、図９Ａ、及び図９Ｂを参照すると、第２基板１００上に第１～第３下部犠牲膜（１０１、１０２、１０３）及び第１ソース導電パターンＳＣＰ１が形成される。第１～第３下部犠牲膜（１０１、１０２、１０３）は絶縁膜である。一例として、第１及び第３下部犠牲膜（１０１、１０３）はシリコン酸化物を含み、第２下部犠牲膜１０２はシリコン窒化物を含む。第１ソース導電パターンＳＣＰ１の形成の前に、第１～第３下部犠牲膜（１０１、１０２、１０３）を貫通して第２基板１００を露出する下部トレンチＯＰが形成される。下部トレンチＯＰは第１方向Ｄ１に延長される。第１ソース導電パターンＳＣＰ１は下部トレンチＯＰ内に延長されて第２基板１００の上面に接する。第１ソース導電パターンＳＣＰ１は、例えば不純物がドーピングされた半導体物質で形成される。一例として、第１ソース導電パターンＳＣＰ１は多結晶シリコン層である。第１～第３下部犠牲膜（１０１、１０２、１０３）及び第１ソース導電パターンＳＣＰ１がパターニングされた後、第２基板１００上に第５層間絶縁膜６１が形成される。第５層間絶縁膜６１はシリコン酸化物を含む。第５層間絶縁膜６１の形成は平坦化工程を含む。
【0099】
図５Ａ、図１０Ａ、及び図１０Ｂを参照すると、第１ソース導電パターンＳＣＰ１上に第１層間絶縁膜１１１及び第１犠牲膜１２１を交互に積層する。その後、第１層間絶縁膜１１１及び第１犠牲膜１２１を貫通する第１垂直チャンネルホールＣＨ１が形成され、第１垂直チャンネルホールＣＨ１内に犠牲膜が満たされる。第１垂直チャンネルホールＣＨ１上に第２層間絶縁膜１１２及び第２犠牲膜１２２を交互に積層する。第１及び第２犠牲膜（１２１、１２２）は第１及び第２層間絶縁膜（１１１、１１２）とは異なる絶縁物質で形成される。第１及び第２犠牲膜（１２１、１２２）は、第１及び第２層間絶縁膜（１１１、１１２）に対してエッチング選択性を有し、エッチングされる物質で形成される。例えば、第１及び第２犠牲膜（１２１、１２２）はシリコン窒化物で形成され、第１及び第２層間絶縁膜（１１１、１１２）はシリコン酸化物で形成される。第１及び第２犠牲膜（１２１、１２２）のそれぞれは実質的に同一な厚さを有し、第１及び第２層間絶縁膜（１１１、１１２）は一部領域で厚さが変わる。
【0100】
その後、第２層間絶縁膜１１２及び第２犠牲膜１２２を貫通して第１垂直チャンネルホールＣＨ１内の犠牲膜を露出する第２垂直チャンネルホールＣＨ２が形成される。第２垂直チャンネルホールＣＨ２は、第１垂直チャンネルホールＣＨ１に第３方向Ｄ３に重畳し、第１垂直チャンネルホールＣＨ１に連結されて垂直チャンネルホールＣＨを構成する。第２垂直チャンネルホールＣＨ２によって露出した犠牲膜を除去した後、垂直チャンネルホールＣＨ内に垂直チャンネル構造体（ＶＳ１、ＶＳ２、ＶＳ３）が形成される。従って、交互に積層された第１及び第２層間絶縁膜（１１１、１１２）及び第１及び第２犠牲膜（１２１、１２２）を含む予備積層構造体ＳＴｐが形成される。第１～第３垂直チャンネル構造体（ＶＳ１、ＶＳ２、ＶＳ３）のそれぞれは、垂直チャンネルホールＣＨのそれぞれの内部側壁をコンフォーマルに覆うデータ格納パターンＤＳＰ及び垂直半導体パターンＶＳＰを形成すること、垂直半導体パターンＶＳＰで囲まれた空間に埋め込み絶縁パターンＶＩを形成すること、並びに埋め込み絶縁パターンＶＩ及びデータ格納パターンＤＳＰで囲まれた空間に導電パッドＰＡＤを形成することを通じて形成される。第１～第３垂直チャンネル構造体（ＶＳ１、ＶＳ２、ＶＳ３）の上面は、第２層間絶縁膜１１２の中の最上部の第２層間絶縁膜１１２の上面及び第４層間絶縁膜６０の上面と実質的に共面をなす。
【0101】
交互に積層された第１及び第２層間絶縁膜（１１１、１１２）及び第１及び第２犠牲膜（１２１、１２２）を含む予備積層構造体ＳＴｐに対するトリミング（ｔｒｉｍｍｉｎｇ）工程が遂行される。トリミング工程は、セルアレイ領域ＣＡＲ及びセルアレイコンタクト領域ＥＸＲで予備積層構造体ＳＴｐの上面の一部を覆うマスクパターンを形成すること、マスクパターンを通じて予備積層構造体ＳＴｐをパターニングすること、マスクパターンの面積を縮小させること、及び縮小した面積を有するマスクパターンを通じて予備積層構造体ＳＴｐをパターニングすることを含む。マスクパターンの面積を縮小し、マスクパターンを通じて予備積層構造体ＳＴｐをパターニングすることは交互に反復される。トリミング工程によって、第１及び第２層間絶縁膜（１１１、１１２）のそれぞれの少なくとも一部が外部に露出し、セルアレイコンタクト領域ＥＸＲで予備積層構造体ＳＴｐの階段構造が形成される。予備積層構造体ＳＴｐの階段構造は第２基板１００の一部及びコンタクトパッド１９３を露出する。その後、予備積層構造体ＳＴｐの階段構造を覆う第４層間絶縁膜６０が形成される。一例として、第４層間絶縁膜６０はシリコン酸化物を含む。
【0102】
図５Ａ、図１１Ａ、及び図１１Ｂを参照すると、第４層間絶縁膜６０の上面を覆う第３層間絶縁膜５０が形成される。第３層間絶縁膜５０、予備積層構造体ＳＴｐ、下部半導体膜１０３、下部犠牲膜１０１、及び第２基板１００の少なくとも一部を貫通する第２トレンチＴＲ２が形成される。第２トレンチＴＲ２によって露出する第１及び第２犠牲膜（１２１、１２２）が除去される。第１及び第２犠牲膜（１２１、１２２）及び下部犠牲膜１０１を除去することは、例えばフッ酸（ＨＦ）及び／又はリン酸（Ｈ３ＰＯ４）溶液を使用する湿式エッチング工程を通じて遂行される。
【0103】
第１及び第２犠牲膜（１２１、１２２）が除去された空間を満たす第１及び第２ゲート電極（ＥＬａ、ＥＬｂ）が形成される。第１及び第２層間絶縁膜（１１１、１１２）は上部及び下部積層構造体（ＳＴ１、ＳＴ２）の第１及び第２層間絶縁膜（ＩＬＤａ、ＩＬＤｂ）と指称され、結果的に第１及び第２層間絶縁膜（ＩＬＤａ、ＩＬＤｂ）及び第１及び第２ゲート電極（ＥＬａ、ＥＬｂ）を含む積層構造体ＳＴが形成される。
【0104】
第２ゲート電極ＥＬｂの中の少なくとも一部を貫通する第１トレンチＴＲ１を形成した後、第１トレンチＴＲ１を満たす第１分離パターンＳＰ１及び第２トレンチＴＲ２を満たす第２分離パターンＳＰ２が形成される。第１及び第２分離パターン（ＳＰ１、ＳＰ２）の上面は第３層間絶縁膜５０の上面と実質的に共面をなす。
【0105】
セルアレイ領域ＣＡＲで第３層間絶縁膜５０を貫通して第１及び第２垂直チャンネル構造体（ＶＳ１、ＶＳ２）の上面に接触するビットラインコンタクトプラグＢＬＣＰが形成される。セルアレイコンタクト領域ＥＸＲで第３及び第４絶縁膜（５０、６０）を貫通して第１及び第２ゲート電極（ＥＬａ、ＥＬｂ）のパッド部ＥＬｐに接触するセルコンタクトプラグＣＣＰが形成される。セルコンタクトプラグＣＣＰは第１及び第２層間絶縁膜（ＩＬＤａ、ＩＬＤｂ）の少なくとも一部を貫通する。セルアレイコンタクト領域ＥＸＲで第３及び第４絶縁膜（５０、６０）を貫通して第１ソース導電パターンＳＣＰ１に連結されるソースコンタクトプラグＤＣＰが形成される。セルアレイコンタクト領域ＥＸＲで第３、第４、及び第５絶縁膜（５０、６０、６１）を貫通して第２基板１００に連結される貫通コンタクトプラグＴＣＰが形成される。
【0106】
セルコンタクトプラグＣＣＰ、ソースコンタクトプラグＤＣＰ、及び貫通コンタクトプラグＴＣＰの中の少なくとも一部は共に形成される。セルコンタクトプラグＣＣＰ、ソースコンタクトプラグＤＣＰ、及び貫通コンタクトプラグＴＣＰを形成することは、第３及び第４絶縁膜（５０、６０）を貫通する高い縦横比のホールを形成するためのエッチング工程を含む。
【0107】
セルアレイ領域ＣＡＲで第３層間絶縁膜５０上にビットラインコンタクトプラグＢＬＣＰに接触するビットラインＢＬが形成される。セルアレイコンタクト領域ＥＸＲで第３層間絶縁膜５０上に第１～第３導電ライン（ＣＬ１、ＣＬ２、ＣＬ３）が形成される。
【0108】
第３層間絶縁膜５０上にビットラインＢＬ、第１及び第２導電ライン（ＣＬ１、ＣＬ２）に電気的に連結される連結コンタクトプラグ４１、連結回路配線４３、第２ボンディングパッド４５、及びこれらを覆う第２層間絶縁膜４０が形成される。第２ボンディングパッド４５の上面は第２層間絶縁膜４０の上面と実質的に共面をなす。従って、第２基板１００上にセルアレイ構造体ＣＳが形成される。
【0109】
図５Ａ、図１２Ａ、及び図１２Ｂを参照すると、第２基板１００上に形成されたセルアレイ構造体ＣＳと図８Ａ及び図８Ｂを参照して説明した方法によって第１基板１０上に形成された周辺回路構造体ＰＳとが互いに結合される。より詳細には、周辺回路構造体ＰＳが形成された第１基板１０の第１面とセルアレイ構造体ＣＳが形成された第２基板１００の第１面とが対向するように、セルアレイ構造体ＣＳを周辺回路構造体ＰＳ上に付着する。
【0110】
第２基板１００はセルアレイ構造体ＣＳと周辺回路構造体ＰＳとが互いに対向するように第１基板１０上に提供される。周辺回路構造体ＰＳの第１ボンディングパッド３５はセルアレイ構造体ＣＳの第２ボンディングパッド４５と互いに接触しながら融合される。
【0111】
図５Ａ、図１３Ａ、及び図１３Ｂを参照すると、第１及び第２ボンディングパッド（３５、４５）が互いに結合された後、第２基板１００の上部が除去される。第２基板１００の上部の除去は化学的機械的研磨を含む。一例として、上部が除去された第２基板１００は約５００ｎｍ～約１５００ｎｍの厚さを有する。
【0112】
第２基板１００を貫通するスリットＳＬが形成される。スリットＳＬの下面は第２下部犠牲膜１０２を露出する。スリットＳＬの形成は乾式エッチング工程を含む。
【0113】
図５Ａ、図１４Ａ、及び図１４Ｂを参照すると、第１～第３下部犠牲膜（１０１、１０２、１０３）が除去されてボイド領域ＶＬが形成される。ボイド領域ＶＬの形成は、第２下部犠牲膜１０２を除去する第１段階、及び第１及び第３下部犠牲膜（１０１、１０３）を除去する第２段階を含む。ボイド領域ＶＬの形成はスリットＳＬを通じた選択的エッチング工程を含む。
【0114】
ボイド領域ＶＬが形成される時、露出した第１及び第２垂直チャンネル構造体（ＶＳ１、ＶＳ２）のそれぞれのデータ格納パターンＤＳＰの一部が共に除去されて垂直半導体パターンＶＳＰの側壁が露出する。
【0115】
図５Ａ、図１５Ａ、及び図１５Ｂを参照すると、ボイド領域ＶＬを満たして第２基板１００の上面を覆う第２ソース導電パターンＳＣＰ２が形成される。第２ソース導電パターンＳＣＰ２を形成することは、化学気相蒸着方法及び／又は選択的エピタキシャル成長方法を含む。スリットＳＬを通じて供給されるソースガスによって、ボイド領域ＶＬを満たす第１ソース部ＳＣＰ２ａが形成され、その後スリットＳＬを満たすソース連結部ＳＣＰ２ｃが形成され、その後第２基板１００の上面を覆ってソース連結部ＳＣＰ２ｃに連結される第２ソース部ＳＣＰ２ｂが形成される（図５Ｄ参照）。第２ソース導電パターンＳＣＰ２は多結晶シリコン層又は単結晶シリコン層である。
【0116】
図５Ａ～図５Ｃを参照して、第２ソース部ＳＣＰ２ｂ及び第２基板１００をパターニングして第５層間絶縁膜６１上に第６層間絶縁膜１８１を形成する。その後、第６層間絶縁膜１８１内に貫通ビア１９６を形成する。一例として、貫通ビア１９６は、タングステン、チタニウム、タンタル、及びこれらの導電性金属窒化物の中の少なくとも一つで形成される。第６層間絶縁膜１８１上に貫通ビア１９６に連結される背面導電パターン１９７を形成する。背面導電パターン１９７は、貫通ビア１９６を覆う金属層及び金属層を覆うマスクパターンを形成した後、マスクパターンをエッチングマスクとして金属層をパターニングして形成される。その結果、背面導電パターン１９７の下面は上面よりも幅が大きい。一例として、背面導電パターン１９７はアルミニウムで形成される。その後、背面導電パターン１９７を覆う第７層間絶縁膜１８７が形成される。
【0117】
本発明の実施形態によると、第２ソース部ＳＣＰ２ｂを形成するための工程は第２基板１００を貫通するスリットＳＬを通じて遂行される。従って、予備積層構造体ＳＴｐを貫通して下部犠牲膜を露出する高縦横比の貫通ホールの形成なしに第２ソース部ＳＣＰ２ｂを形成することができる。従って、半導体メモリ素子製造の工程の単純化が可能になる。また、高縦横比の貫通ホールを形成する時に発生するアーキング現象を防止することができるため、半導体メモリ素子の電気的特性及び信頼性を改善することができる。
【0118】
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術思想から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0119】
１０、１００ 第１、第２基板
１１ 素子分離膜
２１ 周辺ゲート絶縁膜
２３ 周辺ゲート電極
２５ 周辺キャッピングパターン
２７ 周辺ゲートスペーサー
２９ 周辺ソース／ドレーン領域
３０、４０、５０、６０、６１、１８１、１８７ 第１～第７層間絶縁膜
３１ 周辺コンタクトプラグ
３３ 周辺回路配線
３５、４５ 第１、第２ボンディングパッド
４１ 連結コンタクトプラグ
４３ 連結回路配線
１０１、１０２、１０３ 第１～第３下部犠牲膜
１１１、１１２ 第１、第２層間絶縁膜
１２２ 第１、第２犠牲膜
１９６ 貫通ビア
１９７ 背面導電パターン
１０００ 電子システム
１１００ ３次元半導体メモリ装置
１１００Ｆ、１１００Ｓ 第１、第２領域
１１０１ 入出力パッド
１１１０ デコーダー回路
１１１５、１１２５ 第１、第２連結配線
１１２０ ページバッファ
１１３０ ロジック回路
１１３５ 入出力連結配線
１２００ コントローラ
１２１０ プロセッサ
１２２０ ＮＡＮＤコントローラ
１２２１ ＮＡＮＤインターフェイス
１２３０ ホストインターフェイス
２０００ 電子システム
２００１ メイン基板
２００２ コントローラ
２００３ 半導体パッケージ
２００３ａ、２００３ｂ 第１、第２半導体パッケージ
２００４ ＤＲＡＭ
２００５ 配線パターン
２００６ コネクタ
２１００ パッケージ基板
２１２０ パッケージ基板ボディー部
２１２５ 下部パッド
２１３０ パッケージ上部パッド
２１３５ 内部配線
２２００ 半導体チップ
２２１０ 入出力パッド
２３００ 接着層
２４００ 連結構造体
２５００ モールディング層
２８００ 導電性連結部
３２１０ ゲート積層構造体
３２２０ メモリチャンネル構造体
４０１０ 半導体基板
４１００、４２００ 第１、第２構造体
４１１０ 周辺回路配線
４１５０、４２５０ 第１、第２ボンディングパッド
４２０５ 共通ソースライン
４２１０ ゲート積層構造体
４２２０ メモリチャンネル構造体
４２３０ 分離構造体
４２３５ ゲート連結配線
４２４０ ビットライン
４２６５ 入出力連結配線
ＢＬ ビットライン
ＢＬＣＰ ビットラインコンタクトプラグ
ＢＬＫ ブロッキング絶縁膜
ＣＡＲ セルアレイ領域
ＣＣＰ セルコンタクトプラグ
ＣＨ 垂直チャンネルホール
ＣＨ１、ＣＨ２ 第１、第２垂直チャンネルホール
ＣＩＬ 電荷格納膜
ＣＬ１～ＣＬ３ 第１～第３導電ライン
ＣＳ セルアレイ構造体
ＣＳＬ 共通ソースライン
ＣＳＴＲ メモリセルストリング
ＤＣＰ ソースコンタクトプラグ
ＤＳＰ データ格納パターン
ＤＳＰｒ 下部データ格納パターン
ＥＬａ、ＥＬｂ 第１、第２ゲート電極
ＥＬｐ パッド部
ＥＸＲ セルアレイコンタクト領域
ＩＬＤａ、ＩＬＤｂ 第１、第２層間絶縁膜
ＬＬ１、ＬＬ２ 第１ライン
ＬＴ１ 第１消去制御トランジスタ（第１トランジスタ）
ＬＴ２ 接地選択トランジスタ（第１トランジスタ）
ＭＣＴ メモリセルトランジス
ＯＰ 下部トレンチ
ＰＡＤ 導電パッド
ＰＳ 周辺回路構造体
ＰＴＲ 周辺トランジスタ
ＳＣ ソース構造体
ＳＣＰ１、ＳＣＰ２ 第１、第２ソース導電パターン
ＳＣＰ２ａ、ＳＣＰ２ｂ 第１、第２ソース部
ＳＣＰ２ｃ ソース連結部
ＳＣＰ２ｐ 突出部
ＳＰ１、ＳＰ２ 第１、第２分離パターン
ＳＬ スリット
ＳＴ 積層構造体
ＳＴ１、ＳＴ２ 上部、下部積層構造体
ＳＴａ、ＳＴｂ 第１、第２積層構造体
ＳＴｐ 予備積層構造体
ＴＣＰ 貫通コンタクトプラグ
ＴＩＬ トンネリング絶縁膜
ＴＲ１、ＴＲ２ 第１、第２トレンチ
ＵＬ１、ＵＬ２ 第２ライン
ＵＴ１ ストリング選択トランジスタ（第２トランジスタ）
ＵＴ２ 第２消去制御トランジスタ（第２トランジスタ）
ＶＩ 埋め込み絶縁パターン
ＶＬ ボイド領域
ＶＳ１、ＶＳ２、ＶＳ３ 第１～第３垂直チャンネル構造体
ＶＳ１ｔ 第１垂直チャンネル構造体の上面
ＶＳＰ 垂直半導体パターン
ＶＳＰｔ 垂直半導体パターンの上面
ＷＬ ワードライン
１１ 素子分離膜
２１ 周辺ゲート絶縁膜
２３ 周辺ゲート電極
２５ 周辺キャッピングパターン
２７ 周辺ゲートスペーサー
２９ 周辺ソース／ドレーン領域
３０、４０、５０、６０、６１、１８１、１８７ 第１～第７層間絶縁膜
３１ 周辺コンタクトプラグ
３３ 周辺回路配線
３５、４５ 第１、第２ボンディングパッド
４１ 連結コンタクトプラグ
４３ 連結回路配線
１０１、１０２、１０３ 第１～第３下部犠牲膜
１１１、１１２ 第１、第２層間絶縁膜
１２２ 第１、第２犠牲膜
１９６ 貫通ビア
１９７ 背面導電パターン
１０００ 電子システム
１１００ ３次元半導体メモリ装置
１１００Ｆ、１１００Ｓ 第１、第２領域
１１０１ 入出力パッド
１１１０ デコーダー回路
１１１５、１１２５ 第１、第２連結配線
１１２０ ページバッファ
１１３０ ロジック回路
１１３５ 入出力連結配線
１２００ コントローラ
１２１０ プロセッサ
１２２０ ＮＡＮＤコントローラ
１２２１ ＮＡＮＤインターフェイス
１２３０ ホストインターフェイス
２０００ 電子システム
２００１ メイン基板
２００２ コントローラ
２００３ 半導体パッケージ
２００３ａ、２００３ｂ 第１、第２半導体パッケージ
２００４ ＤＲＡＭ
２００５ 配線パターン
２００６ コネクタ
２１００ パッケージ基板
２１２０ パッケージ基板ボディー部
２１２５ 下部パッド
２１３０ パッケージ上部パッド
２１３５ 内部配線
２２００ 半導体チップ
２２１０ 入出力パッド
２３００ 接着層
２４００ 連結構造体
２５００ モールディング層
２８００ 導電性連結部
３２１０ ゲート積層構造体
３２２０ メモリチャンネル構造体
４０１０ 半導体基板
４１００、４２００ 第１、第２構造体
４１１０ 周辺回路配線
４１５０、４２５０ 第１、第２ボンディングパッド
４２０５ 共通ソースライン
４２１０ ゲート積層構造体
４２２０ メモリチャンネル構造体
４２３０ 分離構造体
４２３５ ゲート連結配線
４２４０ ビットライン
４２６５ 入出力連結配線
ＢＬ ビットライン
ＢＬＣＰ ビットラインコンタクトプラグ
ＢＬＫ ブロッキング絶縁膜
ＣＡＲ セルアレイ領域
ＣＣＰ セルコンタクトプラグ
ＣＨ 垂直チャンネルホール
ＣＨ１、ＣＨ２ 第１、第２垂直チャンネルホール
ＣＩＬ 電荷格納膜
ＣＬ１～ＣＬ３ 第１～第３導電ライン
ＣＳ セルアレイ構造体
ＣＳＬ 共通ソースライン
ＣＳＴＲ メモリセルストリング
ＤＣＰ ソースコンタクトプラグ
ＤＳＰ データ格納パターン
ＤＳＰｒ 下部データ格納パターン
ＥＬａ、ＥＬｂ 第１、第２ゲート電極
ＥＬｐ パッド部
ＥＸＲ セルアレイコンタクト領域
ＩＬＤａ、ＩＬＤｂ 第１、第２層間絶縁膜
ＬＬ１、ＬＬ２ 第１ライン
ＬＴ１ 第１消去制御トランジスタ（第１トランジスタ）
ＬＴ２ 接地選択トランジスタ（第１トランジスタ）
ＭＣＴ メモリセルトランジス
ＯＰ 下部トレンチ
ＰＡＤ 導電パッド
ＰＳ 周辺回路構造体
ＰＴＲ 周辺トランジスタ
ＳＣ ソース構造体
ＳＣＰ１、ＳＣＰ２ 第１、第２ソース導電パターン
ＳＣＰ２ａ、ＳＣＰ２ｂ 第１、第２ソース部
ＳＣＰ２ｃ ソース連結部
ＳＣＰ２ｐ 突出部
ＳＰ１、ＳＰ２ 第１、第２分離パターン
ＳＬ スリット
ＳＴ 積層構造体
ＳＴ１、ＳＴ２ 上部、下部積層構造体
ＳＴａ、ＳＴｂ 第１、第２積層構造体
ＳＴｐ 予備積層構造体
ＴＣＰ 貫通コンタクトプラグ
ＴＩＬ トンネリング絶縁膜
ＴＲ１、ＴＲ２ 第１、第２トレンチ
ＵＬ１、ＵＬ２ 第２ライン
ＵＴ１ ストリング選択トランジスタ（第２トランジスタ）
ＵＴ２ 第２消去制御トランジスタ（第２トランジスタ）
ＶＩ 埋め込み絶縁パターン
ＶＬ ボイド領域
ＶＳ１、ＶＳ２、ＶＳ３ 第１～第３垂直チャンネル構造体
ＶＳ１ｔ 第１垂直チャンネル構造体の上面
ＶＳＰ 垂直半導体パターン
ＶＳＰｔ 垂直半導体パターンの上面
ＷＬ ワードライン
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】