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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024037683
(43)【公開日】2024-03-19
(54)【発明の名称】半導体メモリ装置及びこれを含む電子システム
(51)【国際特許分類】
H10B 43/20 20230101AFI20240312BHJP
H01L 27/00 20060101ALI20240312BHJP
H10B 43/35 20230101ALI20240312BHJP
H10B 43/50 20230101ALI20240312BHJP
H01L 21/336 20060101ALI20240312BHJP
G11C 5/04 20060101ALI20240312BHJP
【ＦＩ】
H10B43/20
H01L27/00 301B
H01L27/00 301C
H10B43/35
H10B43/50
H01L29/78 371
G11C5/04 210
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023123045
(22)【出願日】2023-07-28
(31)【優先権主張番号】10-2022-0113687
(32)【優先日】2022-09-07
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】金 勝 淵
(72)【発明者】
【氏名】金 志 榮
(72)【発明者】
【氏名】姜 仁 昊
(72)【発明者】
【氏名】梁 宇 成
(72)【発明者】
【氏名】李 在 恩
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP17
5F083EP18
5F083EP22
5F083EP32
5F083EP33
5F083EP34
5F083EP42
5F083EP44
5F083EP76
5F083ER02
5F083ER03
5F083ER22
5F083GA10
5F083GA27
5F083JA03
5F083JA36
5F083JA37
5F083JA39
5F083KA01
5F083KA02
5F083KA05
5F083KA11
5F083KA12
5F083LA12
5F083LA16
5F083LA18
5F083LA21
5F083MA01
5F083MA15
5F083PR03
5F083PR21
5F083PR28
5F101BA42
5F101BA44
5F101BA46
5F101BB02
5F101BB08
5F101BC01
5F101BC02
5F101BC11
5F101BD30
5F101BD34
(57)【要約】
【課題】信頼性及び集積度がより向上された半導体メモリ装置を提供する。
【解決手段】本発明による半導体メモリ装置は、複数のパストランジスタ領域を含む基板と、パストランジスタ領域の各々で複数のパストランジスタを含む周辺回路構造体と、周辺回路構造体上に配置され、一方向に沿って交互に配置される複数のセルアレイ領域及び複数の接続領域を含むセルアレイ構造体と、を有し、セルアレイ構造体は、垂直に積層され、パストランジスタと各々接続される導電パターンを含む積層構造体を含み、積層構造体は、接続領域で階段構造を各々有し、セルアレイ構造体の前記接続領域は、周辺回路構造体のパストランジスタ領域と各々オーバーラップされる。
【選択図】図４
【解決手段】本発明による半導体メモリ装置は、複数のパストランジスタ領域を含む基板と、パストランジスタ領域の各々で複数のパストランジスタを含む周辺回路構造体と、周辺回路構造体上に配置され、一方向に沿って交互に配置される複数のセルアレイ領域及び複数の接続領域を含むセルアレイ構造体と、を有し、セルアレイ構造体は、垂直に積層され、パストランジスタと各々接続される導電パターンを含む積層構造体を含み、積層構造体は、接続領域で階段構造を各々有し、セルアレイ構造体の前記接続領域は、周辺回路構造体のパストランジスタ領域と各々オーバーラップされる。
【選択図】図４
【特許請求の範囲】
【請求項1】
複数のパストランジスタ領域を含む基板と、
前記パストランジスタ領域の各々で複数のパストランジスタを含む周辺回路構造体と、
前記周辺回路構造体上に配置され、一方向に沿って交互に配置される複数のセルアレイ領域及び複数の接続領域を含むセルアレイ構造体と、を有し、
前記セルアレイ構造体は、垂直に積層され、前記パストランジスタと各々接続される導電パターンを含む積層構造体を含み、
前記積層構造体は、前記接続領域で階段構造を各々有し、
前記セルアレイ構造体の前記接続領域は、前記周辺回路構造体の前記パストランジスタ領域と各々オーバーラップされることを特徴とする半導体メモリ装置。
前記パストランジスタ領域の各々で複数のパストランジスタを含む周辺回路構造体と、
前記周辺回路構造体上に配置され、一方向に沿って交互に配置される複数のセルアレイ領域及び複数の接続領域を含むセルアレイ構造体と、を有し、
前記セルアレイ構造体は、垂直に積層され、前記パストランジスタと各々接続される導電パターンを含む積層構造体を含み、
前記積層構造体は、前記接続領域で階段構造を各々有し、
前記セルアレイ構造体の前記接続領域は、前記周辺回路構造体の前記パストランジスタ領域と各々オーバーラップされることを特徴とする半導体メモリ装置。
【請求項2】
前記接続領域の各々で、前記導電パターンの端部と前記パストランジスタを各々接続するセルコンタクトプラグをさらに有することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項3】
前記セルコンタクトプラグは、前記導電パターンの端部を貫通し、前記導電パターンの側壁と各々接触することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項4】
前記積層構造体の前記階段構造は、前記基板の上面から互いに異なるレベルに位置することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項5】
前記セルアレイ構造体は、前記セルアレイ領域の各々で前記積層構造体を貫通する垂直構造体と、
前記積層構造体を横切り、前記垂直構造体と接続されるビットラインと、をさらに含み、
前記周辺回路構造体は、前記ビットラインと接続されるページバッファ回路をさらに含み、
前記ページバッファ回路は、前記セルアレイ領域の一部分とオーバーラップされることを特徴とする請求項１に記載の半導体メモリ装置。
前記積層構造体を横切り、前記垂直構造体と接続されるビットラインと、をさらに含み、
前記周辺回路構造体は、前記ビットラインと接続されるページバッファ回路をさらに含み、
前記ページバッファ回路は、前記セルアレイ領域の一部分とオーバーラップされることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項6】
前記セルアレイ構造体は、第１セルアレイ領域及び第２セルアレイ領域と、第１接続領域及び第２接続領域と、を含み、
前記第１接続領域は、前記第１セルアレイ領域と第２セルアレイ領域との間に配置され、
前記第２セルアレイ領域は、前記第１接続領域と第２接続領域との間に配置され、
前記積層構造体の前記導電パターンは、前記第１接続領域で第１階段構造を定義する複数の第１導電パターンと、前記第２接続領域で第２階段構造を定義する複数の第２導電パターンと、を含むことを特徴とする請求項１に記載の半導体メモリ装置。
前記第１接続領域は、前記第１セルアレイ領域と第２セルアレイ領域との間に配置され、
前記第２セルアレイ領域は、前記第１接続領域と第２接続領域との間に配置され、
前記積層構造体の前記導電パターンは、前記第１接続領域で第１階段構造を定義する複数の第１導電パターンと、前記第２接続領域で第２階段構造を定義する複数の第２導電パターンと、を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項7】
前記第１及び第２階段構造は、前記基板の上面から互いに異なるレベルに位置することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項8】
前記パストランジスタ領域は、前記第１接続領域とオーバーラップされる第１パストランジスタ領域と、前記第２接続領域とオーバーラップされる第２パストランジスタ領域と、を含み、
前記パストランジスタは、前記第１パストランジスタ領域で前記第１導電パターンと接続される第１パストランジスタと、前記第２パストランジスタ領域で前記第２導電パターンと接続される第２パストランジスタと、を含むことを特徴とする請求項６に記載の半導体メモリ装置。
前記パストランジスタは、前記第１パストランジスタ領域で前記第１導電パターンと接続される第１パストランジスタと、前記第２パストランジスタ領域で前記第２導電パターンと接続される第２パストランジスタと、を含むことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項9】
前記セルアレイ領域及び前記接続領域は、前記基板の上面と並行した第１方向に沿って交互に配列され、
前記接続領域の各々は、前記第１方向と交差する第２方向にパッド領域及びブリッジ領域を含み、
前記積層構造体の階段構造は、前記接続領域の前記パッド領域に各々提供されることを特徴とする請求項１に記載の半導体メモリ装置。
前記接続領域の各々は、前記第１方向と交差する第２方向にパッド領域及びブリッジ領域を含み、
前記積層構造体の階段構造は、前記接続領域の前記パッド領域に各々提供されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項10】
前記積層構造体は、前記基板の上面と並行した第２方向に第１幅を有し、
前記階段構造は、前記第２方向に前記第１幅より小さい第２幅を有することを特徴とする請求項９に記載の半導体メモリ装置。
前記階段構造は、前記第２方向に前記第１幅より小さい第２幅を有することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項11】
前記積層構造体は、前記セルアレイ領域で実質的に同一の厚さを有することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項12】
前記ブリッジ領域での前記積層構造体の厚さは、前記セルアレイ領域での前記積層構造体の厚さと実質的に同一であることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項13】
パストランジスタ領域及びページバッファ領域を含む基板と、
前記基板上に集積された周辺回路及び前記周辺回路と接続された第１ボンディングパッドを含む周辺回路構造体と、
前記第１ボンディングパッドと接合される第２ボンディングパッドを含むセルアレイ構造体と、を有し、
前記セルアレイ構造体は、第１方向に沿って交互に配置される複数のセルアレイ領域及び複数の接続領域を含み、
前記周辺回路構造体の前記周辺回路は、前記パストランジスタ領域の各々に提供される複数のパストランジスタと、前記ページバッファ領域の各々に提供される複数のページバッファ回路と、を含み、
前記セルアレイ構造体は、垂直に積層される導電パターンを含む積層構造体と、
ここで、前記積層構造体は、前記接続領域の各々で階段構造を有し、
前記セルアレイ領域の各々で前記積層構造体を貫通する垂直構造体と、
前記積層構造体を横切り、前記垂直構造体と接続されるビットラインと、
前記接続領域の各々で前記導電パターンの端部と前記パストランジスタを各々接続するセルコンタクトプラグと、を含み、
前記セルアレイ構造体の前記接続領域は、前記周辺回路構造体の前記パストランジスタ領域と各々オーバーラップされ、
前記セルアレイ構造体の前記セルアレイ領域は、前記周辺回路構造体の前記ページバッファ領域と各々オーバーラップされることを特徴とする半導体メモリ装置。
前記基板上に集積された周辺回路及び前記周辺回路と接続された第１ボンディングパッドを含む周辺回路構造体と、
前記第１ボンディングパッドと接合される第２ボンディングパッドを含むセルアレイ構造体と、を有し、
前記セルアレイ構造体は、第１方向に沿って交互に配置される複数のセルアレイ領域及び複数の接続領域を含み、
前記周辺回路構造体の前記周辺回路は、前記パストランジスタ領域の各々に提供される複数のパストランジスタと、前記ページバッファ領域の各々に提供される複数のページバッファ回路と、を含み、
前記セルアレイ構造体は、垂直に積層される導電パターンを含む積層構造体と、
ここで、前記積層構造体は、前記接続領域の各々で階段構造を有し、
前記セルアレイ領域の各々で前記積層構造体を貫通する垂直構造体と、
前記積層構造体を横切り、前記垂直構造体と接続されるビットラインと、
前記接続領域の各々で前記導電パターンの端部と前記パストランジスタを各々接続するセルコンタクトプラグと、を含み、
前記セルアレイ構造体の前記接続領域は、前記周辺回路構造体の前記パストランジスタ領域と各々オーバーラップされ、
前記セルアレイ構造体の前記セルアレイ領域は、前記周辺回路構造体の前記ページバッファ領域と各々オーバーラップされることを特徴とする半導体メモリ装置。
【請求項14】
前記セルアレイ構造体は、第１セルアレイ領域及び第２セルアレイ領域と、前記第１セルアレイ領域と第２セルアレイ領域との間の第１接続領域と、前記第１接続領域と離隔された第２接続領域と、を含み、
前記積層構造体の前記導電パターンは、前記第１接続領域で第１階段構造を定義する複数の第１導電パターンと、前記第２接続領域で第２階段構造を定義する複数の第２導電パターンと、を含み、
前記パストランジスタは、第１接続領域で前記第１導電パターンと接続される第１パストランジスタと、第２接続領域で前記第２導電パターンと接続される第２パストランジスタと、を含むことを特徴とする請求項１３に記載の半導体メモリ装置。
前記積層構造体の前記導電パターンは、前記第１接続領域で第１階段構造を定義する複数の第１導電パターンと、前記第２接続領域で第２階段構造を定義する複数の第２導電パターンと、を含み、
前記パストランジスタは、第１接続領域で前記第１導電パターンと接続される第１パストランジスタと、第２接続領域で前記第２導電パターンと接続される第２パストランジスタと、を含むことを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項15】
前記第１階段構造は、前記基板の上面から前記第２階段構造と互いに異なるレベルに位置することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項16】
前記セルコンタクトプラグは、前記導電パターンの前記端部を貫通し、前記導電パターンの側壁と各々接触することを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項17】
前記セルコンタクトプラグは、前記接続領域で実質的に同一の垂直長さを有することを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項18】
前記積層構造体は、前記基板の上面と平行であり、前記第１方向と交差する第２方向に第１幅を有し、
前記階段構造は、前記第２方向に前記第１幅より小さい第２幅を有することを特徴とする請求項１３に記載の半導体メモリ装置。
前記階段構造は、前記第２方向に前記第１幅より小さい第２幅を有することを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項19】
前記接続領域の各々は、前記第１方向と交差する第２方向にパッド領域及びブリッジ領域を含み、
前記積層構造体は、前記セルアレイ領域及び前記接続領域の前記ブリッジ領域で実質的に同一の厚さを有することを特徴とする請求項１３に記載の半導体メモリ装置。
前記積層構造体は、前記セルアレイ領域及び前記接続領域の前記ブリッジ領域で実質的に同一の厚さを有することを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項20】
複数のパストランジスタ領域を含む基板と、前記パストランジスタ領域の各々で複数のパストランジスタを含む周辺回路構造体と、前記周辺回路構造体上に配置され、一方向に沿って交互に配置される複数のセルアレイ領域及び複数の接続領域を含むセルアレイ構造体と、を含む半導体メモリ装置と、
入出力パッドを通じて前記半導体メモリ装置と電気的に接続され、前記半導体メモリ装置を制御するコントローラと、を有し、
前記セルアレイ構造体は、垂直に積層され、前記パストランジスタと各々接続される導電パターンを含む積層構造体を含み、
前記積層構造体は、前記接続領域で階段構造を各々有し、
前記セルアレイ構造体の前記接続領域は、前記周辺回路構造体の前記パストランジスタ領域と各々オーバーラップされることを特徴とする電子システム。
入出力パッドを通じて前記半導体メモリ装置と電気的に接続され、前記半導体メモリ装置を制御するコントローラと、を有し、
前記セルアレイ構造体は、垂直に積層され、前記パストランジスタと各々接続される導電パターンを含む積層構造体を含み、
前記積層構造体は、前記接続領域で階段構造を各々有し、
前記セルアレイ構造体の前記接続領域は、前記周辺回路構造体の前記パストランジスタ領域と各々オーバーラップされることを特徴とする電子システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体メモリ装置及びこれを含む電子システムに関し、特に、信頼性及び集積度がより向上された半導体メモリ装置及びこれを含む電子システムに関する。
【背景技術】
【0002】
データ格納を必要とする電子システムで高容量のデータを格納することができる半導体装置が要求されている。
したがって、半導体装置のデータ格納容量を増加させることができる方法の研究、開発が課題となっている。
例えば、半導体装置のデータ格納容量を増加させるための方法の中の１つとして、２次元的に配列されるメモリセルの代わりに３次元的に配列されるメモリセルを含む半導体装置が提案されている。
したがって、半導体装置のデータ格納容量を増加させることができる方法の研究、開発が課題となっている。
例えば、半導体装置のデータ格納容量を増加させるための方法の中の１つとして、２次元的に配列されるメモリセルの代わりに３次元的に配列されるメモリセルを含む半導体装置が提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１０，４４６，５６５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は上記従来の半導体メモリ装置における課題に鑑みてなされたものであって、本発明の目的は、信頼性及び集積度がより向上された半導体メモリ装置及び半導体メモリ装置を含む電子システムを提供することにある。
【課題を解決するための手段】
【0005】
上記目的を達成するためになされた本発明による半導体メモリ装置は、複数のパストランジスタ領域を含む基板と、前記パストランジスタ領域の各々で複数のパストランジスタを含む周辺回路構造体と、前記周辺回路構造体上に配置され、一方向に沿って交互に配置される複数のセルアレイ領域及び複数の接続領域を含むセルアレイ構造体と、を有し、前記セルアレイ構造体は、垂直に積層され、前記パストランジスタと各々接続される導電パターンを含む積層構造体を含み、前記積層構造体は、前記接続領域で階段構造を各々有し、前記セルアレイ構造体の前記接続領域は、前記周辺回路構造体の前記パストランジスタ領域と各々オーバーラップされることを特徴とする。
【0006】
また、上記目的を達成するためになされた本発明による半導体メモリ装置は、パストランジスタ領域及びページバッファ領域を含む基板と、前記基板上に集積された周辺回路及び前記周辺回路と接続された第１ボンディングパッドを含む周辺回路構造体と、前記第１ボンディングパッドと接合される第２ボンディングパッドを含むセルアレイ構造体と、を有し、前記セルアレイ構造体は、第１方向に沿って交互に配置される複数のセルアレイ領域及び複数の接続領域を含み、前記周辺回路構造体の前記周辺回路は、前記パストランジスタ領域の各々に提供される複数のパストランジスタと、前記ページバッファ領域の各々に提供される複数のページバッファ回路と、を含み、前記セルアレイ構造体は、垂直に積層される導電パターンを含む積層構造体と、ここで、前記積層構造体は、前記接続領域の各々で階段構造を有し、前記セルアレイ領域の各々で前記積層構造体を貫通する垂直構造体と、前記積層構造体を横切り、前記垂直構造体と接続されるビットラインと、前記接続領域の各々で前記導電パターンの端部と前記パストランジスタを各々接続するセルコンタクトプラグと、を含み、前記セルアレイ構造体の前記接続領域は、前記周辺回路構造体の前記パストランジスタ領域と各々オーバーラップされ、前記セルアレイ構造体の前記セルアレイ領域は、前記周辺回路構造体の前記ページバッファ領域と各々オーバーラップされることを特徴とする。
【0007】
上記目的を達成するためになされた本発明による電子システムは、複数のパストランジスタ領域を含む基板と、前記パストランジスタ領域の各々で複数のパストランジスタを含む周辺回路構造体と、前記周辺回路構造体上に配置され、一方向に沿って交互に配置される複数のセルアレイ領域及び複数の接続領域を含むセルアレイ構造体と、を含む半導体メモリ装置と、入出力パッドを通じて前記半導体メモリ装置と電気的に接続され、前記半導体メモリ装置を制御するコントローラと、を有し、前記セルアレイ構造体は、垂直に積層され、前記パストランジスタと各々接続される導電パターンを含む積層構造体を含み、前記積層構造体は、前記接続領域で階段構造を各々有し、前記セルアレイ構造体の前記接続領域は、前記周辺回路構造体の前記パストランジスタ領域と各々オーバーラップされることを特徴とする。
【発明の効果】
【0008】
本発明に係る半導体メモリ装置及びこれを含む電子システムによれば、垂直に積層された導電パターンと各々接続されるパストランジスタを分けて配置することができるので、半導体メモリ装置の集積度が増加することにつれ、パストランジスタと導電パターンを接続する配線の複雑度が減少されることができる。
【図面の簡単な説明】
【0009】
【図1】本発明の実施形態による半導体メモリ装置の概略構成を示すブロック図である。
【図2】本発明の実施形態による半導体メモリ装置を簡略に示す斜視図である。
【図3】本発明の実施形態による半導体メモリ装置の概略的な部分回路図である。
【図4】本発明の実施形態による半導体メモリ装置の概略的なレイアウトを示す図である。
【図5】本発明の実施形態による半導体メモリ装置の概略構成を示す断面図である。
【図6】本発明の実施形態による半導体メモリ装置のセルアレイ構造体の概略構成を示す斜視図である。
【図7】本発明の実施形態による半導体メモリ装置のセルアレイ構造体の概略構成を示す斜視図である。
【図8】本発明の実施形態による半導体メモリ装置の概略的なレイアウトを示す図である。
【図9】本発明の実施形態による半導体メモリ装置の概略構成を示す部分断面図である。
【図10】本発明の実施形態による半導体メモリ装置の概略構成を示す部分断面図である。
【図15】本発明の実施形態による半導体メモリ装置を含む電子システムを概略的に示した図である。
【図16】本発明の実施形態による半導体メモリ装置を含む電子システムを概略的に示した斜視図である。
【図17】本発明の実施形態による半導体パッケージの概略構成を示す断面図である。
【図18】本発明の実施形態による半導体パッケージの概略構成を示す断面図である。
【発明を実施するための形態】
【0010】
次に、本発明に係る半導体メモリ装置及びこれを含む電子システムを実施するための形態の具体例を図面を参照しながら説明する。
【0011】
【0012】
周辺回路２は、ローデコーダー３、パストランジスタユニット４、ページバッファ５、カラムデコーダー６、電圧発生器７、及び制御回路８を含む。
メモリセルアレイ１は、複数のメモリブロック（ＢＬＫ０～ＢＬＫｎ）を含む。
メモリブロック（ＢＬＫ０～ＢＬＫｎ）の各々は、３次元的に配列されたメモリセルを含む。
例えば、メモリブロック（ＢＬＫ０～ＢＬＫｎ）の各々は、互いに交差する第１及び第２方向（Ｄ１、Ｄ２）に沿って延長された平面上に第３方向Ｄ３に沿って積層された構造物を含む。
メモリブロック（ＢＬＫ０～ＢＬＫｎ）は、該当ブロック選択信号に応答して選択されたメモリブロックからデータを読み出す（ｒｅａｄ）か、又は書き込む（ｗｒｉｔｅ）。
メモリセルアレイ１は、複数のメモリブロック（ＢＬＫ０～ＢＬＫｎ）を含む。
メモリブロック（ＢＬＫ０～ＢＬＫｎ）の各々は、３次元的に配列されたメモリセルを含む。
例えば、メモリブロック（ＢＬＫ０～ＢＬＫｎ）の各々は、互いに交差する第１及び第２方向（Ｄ１、Ｄ２）に沿って延長された平面上に第３方向Ｄ３に沿って積層された構造物を含む。
メモリブロック（ＢＬＫ０～ＢＬＫｎ）は、該当ブロック選択信号に応答して選択されたメモリブロックからデータを読み出す（ｒｅａｄ）か、又は書き込む（ｗｒｉｔｅ）。
【0013】
一例として、半導体メモリ装置は、垂直形ＮＡＮＤフラッシュメモリ装置である。
垂直形ＮＡＮＤフラッシュメモリ装置の場合、メモリブロック（ＢＬＫ０～ＢＬＫｎ）は、ＮＡＮＤ形（ＮＡＮＤ ｔｙｐｅ）で構成される複数のセルストリングを含む。
他の例として、半導体メモリ装置は、可変抵抗メモリ装置であり得る。
可変抵抗メモリ装置の場合、メモリブロック（ＢＬＫ０～ＢＬＫｎ）は、ワードラインとビットラインの交差点に各々配置されたメモリセルを含む。
ここで、メモリセルの各々は、抵抗性メモリ要素（ｒｅｓｉｓｔｉｖｅ ｍｅｍｏｒｙ ｅｌｅｍｅｎｔ）を含む。
抵抗性メモリ要素は、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物、遷移金属酸化物（ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ ｏｘｉｄｅ）、相変化物質（ｐｈａｓｅ－ｃｈａｎｇｅ ｍａｔｅｒｉａｌ）、磁性体物質（ｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌｓ）、強磁性（ｆｅｒｒｏｍａｇｎｅｔｉｃ）物質、又は反強磁性（ａｎｔｉｆｅｒｒｏｍａｇｎｅｔｉｃ）物質を含み得る。
垂直形ＮＡＮＤフラッシュメモリ装置の場合、メモリブロック（ＢＬＫ０～ＢＬＫｎ）は、ＮＡＮＤ形（ＮＡＮＤ ｔｙｐｅ）で構成される複数のセルストリングを含む。
他の例として、半導体メモリ装置は、可変抵抗メモリ装置であり得る。
可変抵抗メモリ装置の場合、メモリブロック（ＢＬＫ０～ＢＬＫｎ）は、ワードラインとビットラインの交差点に各々配置されたメモリセルを含む。
ここで、メモリセルの各々は、抵抗性メモリ要素（ｒｅｓｉｓｔｉｖｅ ｍｅｍｏｒｙ ｅｌｅｍｅｎｔ）を含む。
抵抗性メモリ要素は、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物、遷移金属酸化物（ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ ｏｘｉｄｅ）、相変化物質（ｐｈａｓｅ－ｃｈａｎｇｅ ｍａｔｅｒｉａｌ）、磁性体物質（ｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌｓ）、強磁性（ｆｅｒｒｏｍａｇｎｅｔｉｃ）物質、又は反強磁性（ａｎｔｉｆｅｒｒｏｍａｇｎｅｔｉｃ）物質を含み得る。
【0014】
ローデコーダー３は、外部から入力されたアドレスをデコーディングして選択されたメモリブロック（ＢＬＫ０～ＢＬＫｎ）のワードラインの中でいずれか１つを選択する。
パストランジスタユニット４は、ブロック選択信号に応じてメモリブロック（ＢＬＫ０～ＢＬＫｎ）の中で選択された１つとローデコーダー３を接続する。
パストランジスタユニット４は、複数のパストランジスタを含み、各メモリブロック（ＢＬＫ０～ＢＬＫｎ）でワードラインの終端に各々接続される。
ページバッファ５は、ビットラインを通じてメモリセルアレイ１と接続されて、メモリセルに格納された情報を読み出す。
パストランジスタユニット４は、ブロック選択信号に応じてメモリブロック（ＢＬＫ０～ＢＬＫｎ）の中で選択された１つとローデコーダー３を接続する。
パストランジスタユニット４は、複数のパストランジスタを含み、各メモリブロック（ＢＬＫ０～ＢＬＫｎ）でワードラインの終端に各々接続される。
ページバッファ５は、ビットラインを通じてメモリセルアレイ１と接続されて、メモリセルに格納された情報を読み出す。
【0015】
カラムデコーダー６は、外部から入力されたアドレスをデコーディングしてビットラインの中でいずれか１つを選択する。
カラムデコーダー６は、ページバッファ５と外部装置（例えば、メモリコントローラ）との間にデータ伝送経路を提供する。
電圧発生器７は、制御回路８の制御に応じてメモリセルアレイ１の内部動作に必要である電圧（例えば、プログラム電圧、読出し電圧、消去電圧等）を生成する。
制御回路８は、コマンド信号、アドレス信号、及び制御信号に基づいて、メモリセルアレイ１にデータをプログラムするか、又はメモリセルアレイ１からデータを読出するか、又はメモリセルアレイ１に格納されたデータを消去するための各種制御信号を生成する。
カラムデコーダー６は、ページバッファ５と外部装置（例えば、メモリコントローラ）との間にデータ伝送経路を提供する。
電圧発生器７は、制御回路８の制御に応じてメモリセルアレイ１の内部動作に必要である電圧（例えば、プログラム電圧、読出し電圧、消去電圧等）を生成する。
制御回路８は、コマンド信号、アドレス信号、及び制御信号に基づいて、メモリセルアレイ１にデータをプログラムするか、又はメモリセルアレイ１からデータを読出するか、又はメモリセルアレイ１に格納されたデータを消去するための各種制御信号を生成する。
【0016】
図２は、本発明の実施形態による半導体メモリ装置を簡略に示す斜視図である。
図２を参照すると、本発明の実施形態による半導体メモリ装置は、周辺ロジック構造体ＰＳ及び周辺ロジック構造体ＰＳ上に配置されるセルアレイ構造体ＣＳを含む。
セルアレイ構造体ＣＳは、平面視において、周辺ロジック構造体ＰＳとオーバーラップされる。
実施形態で、周辺ロジック構造体ＰＳは、図１を参照して説明したロー及びカラムデコーダー、パストランジスタユニット、ページバッファ、電圧発生器、及び制御回路を含む。
図２を参照すると、本発明の実施形態による半導体メモリ装置は、周辺ロジック構造体ＰＳ及び周辺ロジック構造体ＰＳ上に配置されるセルアレイ構造体ＣＳを含む。
セルアレイ構造体ＣＳは、平面視において、周辺ロジック構造体ＰＳとオーバーラップされる。
実施形態で、周辺ロジック構造体ＰＳは、図１を参照して説明したロー及びカラムデコーダー、パストランジスタユニット、ページバッファ、電圧発生器、及び制御回路を含む。
【0017】
セルアレイ構造体ＣＳは、データ消去単位である複数のメモリブロック（ＢＬＫ０～ＢＬＫｎ）を含む。
メモリブロック（ＢＬＫ０～ＢＬＫｎ）の各々は、３次元構造（又は垂直構造）を有するメモリセルアレイを含む。
一例として、メモリブロック（ＢＬＫ０～ＢＬＫｎ）の各々は、ＮＡＮＤ型（ＮＡＮＤ ｔｙｐｅ）で構成される複数のセルストリングを含む。
周辺回路構造体ＰＳ上にセルアレイ構造体ＣＳを配置することによって、本発明による半導体メモリ装置の単位面積当たりセル容量が大きくなる。
メモリブロック（ＢＬＫ０～ＢＬＫｎ）の各々は、３次元構造（又は垂直構造）を有するメモリセルアレイを含む。
一例として、メモリブロック（ＢＬＫ０～ＢＬＫｎ）の各々は、ＮＡＮＤ型（ＮＡＮＤ ｔｙｐｅ）で構成される複数のセルストリングを含む。
周辺回路構造体ＰＳ上にセルアレイ構造体ＣＳを配置することによって、本発明による半導体メモリ装置の単位面積当たりセル容量が大きくなる。
【0018】
図３は、本発明の実施形態による半導体メモリ装置の概略的な部分回路図である。
図３を参照すると、本発明の実施形態による半導体メモリ装置で、各メモリブロックＢＬＫに対応してパストランジスタユニット４が接続される。
各メモリブロックＢＬＫは、共通ソースラインＣＳＬ、複数のビットライン（ＢＬ０－ＢＬ２）、及び共通ソースラインＣＳＬとビットライン（ＢＬ０－ＢＬ２）との間に配置される複数のセルストリングＣＳＴＲを含む。
図３を参照すると、本発明の実施形態による半導体メモリ装置で、各メモリブロックＢＬＫに対応してパストランジスタユニット４が接続される。
各メモリブロックＢＬＫは、共通ソースラインＣＳＬ、複数のビットライン（ＢＬ０－ＢＬ２）、及び共通ソースラインＣＳＬとビットライン（ＢＬ０－ＢＬ２）との間に配置される複数のセルストリングＣＳＴＲを含む。
【0019】
セルストリングＣＳＴＲは、第１及び第２方向（Ｄ１、Ｄ２）に沿って延長された平面上に、第３方向Ｄ３に沿って延長される。
セルストリングＣＳＴＲは、互いに交差する第１及び第２方向（Ｄ１、Ｄ２）に沿って２次元的に配列される。
ビットライン（ＢＬ０－ＢＬ２）は、第１方向Ｄ１に互いに離隔し、第２方向Ｄ２に延長される。
複数のセルストリングＣＳＴＲがビットライン（ＢＬ０－ＢＬ２）の各々に並列に接続される。
複数のセルストリングＣＳＴＲは、共通ソースラインＣＳＬに共通に接続される。
セルストリングＣＳＴＲは、互いに交差する第１及び第２方向（Ｄ１、Ｄ２）に沿って２次元的に配列される。
ビットライン（ＢＬ０－ＢＬ２）は、第１方向Ｄ１に互いに離隔し、第２方向Ｄ２に延長される。
複数のセルストリングＣＳＴＲがビットライン（ＢＬ０－ＢＬ２）の各々に並列に接続される。
複数のセルストリングＣＳＴＲは、共通ソースラインＣＳＬに共通に接続される。
【0020】
即ち、複数のビットライン（ＢＬ０－ＢＬ２）と１つの共通ソースラインＣＳＬとの間に複数のセルストリングＣＳＴＲが配置される。
共通ソースラインＣＳＬは、複数が、２次元的に配列される。
ここで、共通ソースラインＣＳＬには電気的に同一の電圧が印加されるか、又は共通ソースラインＣＳＬの各々が電気的に制御される。
実施形態によれば、セルストリングＣＳＴＲの各々は、ストリング選択トランジスタＳＳＴ、直列接続されたメモリセルトランジスタＭＣＴ、接地選択トランジスタＧＳＴで構成される。
また、メモリセルトランジスタＭＣＴの各々は、データ格納要素（ｄａｔａ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔ）を含む。
共通ソースラインＣＳＬは、複数が、２次元的に配列される。
ここで、共通ソースラインＣＳＬには電気的に同一の電圧が印加されるか、又は共通ソースラインＣＳＬの各々が電気的に制御される。
実施形態によれば、セルストリングＣＳＴＲの各々は、ストリング選択トランジスタＳＳＴ、直列接続されたメモリセルトランジスタＭＣＴ、接地選択トランジスタＧＳＴで構成される。
また、メモリセルトランジスタＭＣＴの各々は、データ格納要素（ｄａｔａ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔ）を含む。
【0021】
一例として、各々のセルストリングＣＳＴＲで、ストリング選択トランジスタＳＳＴは、ビットライン（ＢＬ０－ＢＬ２）に接続され、接地選択トランジスタＧＳＴは、共通ソースラインＣＳＬに接続される。
メモリセルトランジスタＭＣＴは、ストリング選択トランジスタＳＳＴと接地選択トランジスタＧＳＴとの間に直列接続される。
実施形態によれば、ストリング選択トランジスタＳＳＴは、ストリング選択ライン（ＳＳＬ０－ＳＳＬ２）によって制御され、メモリセルトランジスタＭＣＴは、複数のワードライン（ＷＬ０－ＷＬｎ）によって制御される。
また、接地選択トランジスタＧＳＴは、該当する接地選択ライン（ＧＳＬ０－ＧＳＬ２）によって制御される。
メモリセルトランジスタＭＣＴは、ストリング選択トランジスタＳＳＴと接地選択トランジスタＧＳＴとの間に直列接続される。
実施形態によれば、ストリング選択トランジスタＳＳＴは、ストリング選択ライン（ＳＳＬ０－ＳＳＬ２）によって制御され、メモリセルトランジスタＭＣＴは、複数のワードライン（ＷＬ０－ＷＬｎ）によって制御される。
また、接地選択トランジスタＧＳＴは、該当する接地選択ライン（ＧＳＬ０－ＧＳＬ２）によって制御される。
【0022】
共通ソースラインＣＳＬは、接地選択トランジスタＧＳＴのソースに共通に接続される。
共通ソースラインＣＳＬから実質的に同一の距離に配置されるメモリセルＭＣＴのゲート電極は、ワードライン（ＷＬ０－ＷＬｎ）中の１つに共通に接続されて等電位状態にある。
共通ソースラインＣＳＬから実質的に同一のレベルに配置される接地選択ライン（ＧＳＬ０－ＧＳＬ２）及びストリング選択ライン（ＳＳＬ０－ＳＳＬ２）は、電気的に互いに分離される。
各メモリブロックＢＬＫのワードライン（ＷＬ０－ＷＬｎ）及び選択ライン（ＳＳＬ０－ＳＳＬ２、ＧＳＬ０－ＧＳＬ２）は、パストランジスタユニット４に接続される。
共通ソースラインＣＳＬから実質的に同一の距離に配置されるメモリセルＭＣＴのゲート電極は、ワードライン（ＷＬ０－ＷＬｎ）中の１つに共通に接続されて等電位状態にある。
共通ソースラインＣＳＬから実質的に同一のレベルに配置される接地選択ライン（ＧＳＬ０－ＧＳＬ２）及びストリング選択ライン（ＳＳＬ０－ＳＳＬ２）は、電気的に互いに分離される。
各メモリブロックＢＬＫのワードライン（ＷＬ０－ＷＬｎ）及び選択ライン（ＳＳＬ０－ＳＳＬ２、ＧＳＬ０－ＧＳＬ２）は、パストランジスタユニット４に接続される。
【0023】
パストランジスタユニット４は、ワードライン（ＷＬ０－ＷＬｎ）及び選択ライン（ＳＳＬ０－ＳＳＬ２、ＧＳＬ０－ＧＳＬ２）に各々接続される複数のパストランジスタＰＴを含む。
パストランジスタユニット４のパストランジスタＰＴは、ローデコーダーから提供されるブロック選択信号ＢＳによって制御される。
パストランジスタＰＴは、選択されたメモリブロック（図１のＢＬＫ０－ＢＬＫｎ）のワードライン（ＷＬ０－ＷＬｎ）及び選択ライン（ＳＳＬ０－ＳＳＬ２、ＧＳＬ０－ＧＳＬ２）に駆動信号（ＧＳ０～ＧＳ２、ＳＳ０～ＳＳ２、Ｓ０～Ｓｎ）を提供する。
実施形態によれば、プログラム電圧、読出し電圧、パス電圧、又は検証電圧等がワードライン（ＷＬ０－ＷＬｎ）に提供され、選択ライン（ＳＳＬ０－ＳＳＬ２、ＧＳＬ０－ＧＳＬ２）に接地電圧、電源電圧、又は閾値電圧等が提供される。
パストランジスタユニット４のパストランジスタＰＴは、ローデコーダーから提供されるブロック選択信号ＢＳによって制御される。
パストランジスタＰＴは、選択されたメモリブロック（図１のＢＬＫ０－ＢＬＫｎ）のワードライン（ＷＬ０－ＷＬｎ）及び選択ライン（ＳＳＬ０－ＳＳＬ２、ＧＳＬ０－ＧＳＬ２）に駆動信号（ＧＳ０～ＧＳ２、ＳＳ０～ＳＳ２、Ｓ０～Ｓｎ）を提供する。
実施形態によれば、プログラム電圧、読出し電圧、パス電圧、又は検証電圧等がワードライン（ＷＬ０－ＷＬｎ）に提供され、選択ライン（ＳＳＬ０－ＳＳＬ２、ＧＳＬ０－ＧＳＬ２）に接地電圧、電源電圧、又は閾値電圧等が提供される。
【0024】
実施形態によれば、パストランジスタユニット４は、複数のサブユニット（ＰＴＵ１、ＰＴＵ２、ＰＴＵ３）を含む。
複数のサブユニット（ＰＴＵ１、ＰＴＵ２、ＰＴＵ３）は、複数のパストランジスタＰＴを含む。
各メモリブロックＢＬＫに含まれたワードライン（ＷＬ０～ＷＬｎ）の数に応じてサブユニット（ＰＴＵ１、ＰＴＵ２、ＰＴＵ３）の数が変わる。
一例として、第１サブユニットＰＴＵ１は、ストリング選択ライン（ＳＳＬ０－ＳＳＬ２）と接続されるパストランジスタＰＴ及びワードライン（ＷＬ０－ＷＬｎ）の中で一部（ＷＬｎ、ＷＬｎ－１）と接続されるパストランジスタＰＴを含む。
第３サブユニットＰＴＵ３は、接地選択ライン（ＧＳＬ０－ＧＳＬ２）と接続されるパストランジスタＰＴ及びワードライン（ＷＬ０－ＷＬｎ）の中で一部（ＷＬ０、ＷＬ１）と接続されるパストランジスタＰＴを含む。
第２サブユニットＰＴＵ２は、ワードライン（ＷＬ０－ＷＬｎ）の中で一部（ＷＬ２、ＷＬ３、…） と接続されるパストランジスタＰＴを含む。
複数のサブユニット（ＰＴＵ１、ＰＴＵ２、ＰＴＵ３）は、同一の数のパストランジスタＰＴを含んでもよく、これと異なり、複数のサブユニット（ＰＴＵ１、ＰＴＵ２、ＰＴＵ３）でパストランジスタＰＴの数は互いに異なってもよい。
複数のサブユニット（ＰＴＵ１、ＰＴＵ２、ＰＴＵ３）は、複数のパストランジスタＰＴを含む。
各メモリブロックＢＬＫに含まれたワードライン（ＷＬ０～ＷＬｎ）の数に応じてサブユニット（ＰＴＵ１、ＰＴＵ２、ＰＴＵ３）の数が変わる。
一例として、第１サブユニットＰＴＵ１は、ストリング選択ライン（ＳＳＬ０－ＳＳＬ２）と接続されるパストランジスタＰＴ及びワードライン（ＷＬ０－ＷＬｎ）の中で一部（ＷＬｎ、ＷＬｎ－１）と接続されるパストランジスタＰＴを含む。
第３サブユニットＰＴＵ３は、接地選択ライン（ＧＳＬ０－ＧＳＬ２）と接続されるパストランジスタＰＴ及びワードライン（ＷＬ０－ＷＬｎ）の中で一部（ＷＬ０、ＷＬ１）と接続されるパストランジスタＰＴを含む。
第２サブユニットＰＴＵ２は、ワードライン（ＷＬ０－ＷＬｎ）の中で一部（ＷＬ２、ＷＬ３、…） と接続されるパストランジスタＰＴを含む。
複数のサブユニット（ＰＴＵ１、ＰＴＵ２、ＰＴＵ３）は、同一の数のパストランジスタＰＴを含んでもよく、これと異なり、複数のサブユニット（ＰＴＵ１、ＰＴＵ２、ＰＴＵ３）でパストランジスタＰＴの数は互いに異なってもよい。
【0025】
図４は、本発明の実施形態による半導体メモリ装置の概略的なレイアウトを示す図である。
図４を参照すると、先に図２を参照して説明したように、セルアレイ構造体ＣＳが周辺ロジック構造体ＰＳ上に配置される。
実施形態によれば、セルアレイ構造体ＣＳは複数のセルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３、ＣＡＲ４）及び複数の接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３、ＣＮＲ４）を含む。
接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３、ＣＮＲ４）は、互いに隣接するセルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３、ＣＡＲ４）の間に配置される。
図４を参照すると、先に図２を参照して説明したように、セルアレイ構造体ＣＳが周辺ロジック構造体ＰＳ上に配置される。
実施形態によれば、セルアレイ構造体ＣＳは複数のセルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３、ＣＡＲ４）及び複数の接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３、ＣＮＲ４）を含む。
接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３、ＣＮＲ４）は、互いに隣接するセルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３、ＣＡＲ４）の間に配置される。
【0026】
一例として、セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３、ＣＡＲ４）及び接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３、ＣＮＲ４）は、第１方向Ｄ１に沿って交互に配置される。
周辺回路構造体ＰＳは、複数のパストランジスタ領域（ＰＴＲ１、ＰＴＲ２、ＰＴＲ３、ＰＴＲ４）、複数のページバッファ領域（ＰＢＲ１、ＰＢＲ２、ＰＢＲ３、ＰＢＲ４）、及び複数の周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３、ＰＥＲＩ４）を含む。
ここで、パストランジスタ領域（ＰＴＲ１、ＰＴＲ２、ＰＴＲ３、ＰＴＲ４）は、セルアレイ構造体ＣＳの接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３、ＣＮＲ４）に対応して各々配置される。
周辺回路構造体ＰＳは、複数のパストランジスタ領域（ＰＴＲ１、ＰＴＲ２、ＰＴＲ３、ＰＴＲ４）、複数のページバッファ領域（ＰＢＲ１、ＰＢＲ２、ＰＢＲ３、ＰＢＲ４）、及び複数の周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３、ＰＥＲＩ４）を含む。
ここで、パストランジスタ領域（ＰＴＲ１、ＰＴＲ２、ＰＴＲ３、ＰＴＲ４）は、セルアレイ構造体ＣＳの接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３、ＣＮＲ４）に対応して各々配置される。
【0027】
一例として、セルアレイ構造体ＣＳは、第１、第２、第３、及び第４セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３、ＣＡＲ４）及び第１、第２、第３、及び第４接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３、ＣＮＲ４）を含み、周辺回路構造体ＰＳは、第１、第２、第３、及び第４パストランジスタ領域、第１、第２、第３、及び第４ページバッファ領域（ＰＢＲ１、ＰＢＲ２、ＰＢＲ３、ＰＢＲ４）、及び第１、第２、第３、及び第４周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３、ＰＥＲＩ４）を含む。
ここで、第１、第２、第３、及び第４パストランジスタ領域（ＰＴＲ１、ＰＴＲ２、ＰＴＲ３、ＰＴＲ４）は、第１、第２、第３、及び第４接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３、ＣＮＲ４）に各々対応する。
ここで、第１、第２、第３、及び第４パストランジスタ領域（ＰＴＲ１、ＰＴＲ２、ＰＴＲ３、ＰＴＲ４）は、第１、第２、第３、及び第４接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３、ＣＮＲ４）に各々対応する。
【0028】
即ち、第１、第２、第３、及び第４パストランジスタ領域（ＰＴＲ１、ＰＴＲ２、ＰＴＲ３、ＰＴＲ４）は、平面視において、第１、第２、第３、及び第４接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３、ＣＮＲ４）と各々オーバーラップされる。
第１、第２、第３、及び第４ページバッファ領域（ＰＢＲ１、ＰＢＲ２、ＰＢＲ３、ＰＢＲ４）は、平面視において、第１、第２、第３、及び第４セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３、ＣＡＲ４）の第１部分と各々オーバーラップされ、第１、第２、第３、及び第４周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３、ＰＥＲＩ４）は、平面視において、第１、第２、第３、及び第４セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３、ＣＡＲ４）の第２部分と各々オーバーラップされる。
第１、第２、第３、及び第４ページバッファ領域（ＰＢＲ１、ＰＢＲ２、ＰＢＲ３、ＰＢＲ４）は、平面視において、第１、第２、第３、及び第４セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３、ＣＡＲ４）の第１部分と各々オーバーラップされ、第１、第２、第３、及び第４周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３、ＰＥＲＩ４）は、平面視において、第１、第２、第３、及び第４セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３、ＣＡＲ４）の第２部分と各々オーバーラップされる。
【0029】
図５は、本発明の実施形態による半導体メモリ装置のの概略構成を示す断面図であり、図６及び図７は、本発明の実施形態による半導体メモリ装置のセルアレイ構造体の概略構成を示す斜視図である。
図５及び図６を参照すると、本発明の実施形態による半導体メモリ装置は、基板１０、基板１０上の周辺回路構造体ＰＳ、及び周辺回路構造体ＰＳ上のセルアレイ構造体ＣＳを含む。
図５及び図６を参照すると、本発明の実施形態による半導体メモリ装置は、基板１０、基板１０上の周辺回路構造体ＰＳ、及び周辺回路構造体ＰＳ上のセルアレイ構造体ＣＳを含む。
【0030】
基板１０は、半導体物質を含み、例えば、シリコン基板、シリコン－ゲルマニウム基板、ゲルマニウム基板又は単結晶（ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ）シリコン基板で成長された単結晶エピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）であり得る。
基板１０は、第１方向Ｄ１及び第１方向Ｄ１と交差する第２方向Ｄ２と平行であり、第３方向Ｄ３と直交する上面を有する。
第１～第３方向（Ｄ１、Ｄ２、Ｄ３）は、例えば、互いに直交する方向であり得る。
基板１０は、第１方向Ｄ１及び第１方向Ｄ１と交差する第２方向Ｄ２と平行であり、第３方向Ｄ３と直交する上面を有する。
第１～第３方向（Ｄ１、Ｄ２、Ｄ３）は、例えば、互いに直交する方向であり得る。
【0031】
周辺回路構造体ＰＳは、先に図４を参照して説明したように、複数のパストランジスタ領域（ＰＴＲ１、ＰＴＲ２）、複数のページバッファ領域（ＰＢＲ１、ＰＢＲ２、ＰＢＲ３）、及び複数の周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３）を含む。
パストランジスタ領域（ＰＴＲ１、ＰＴＲ２）にパストランジスタユニットのサブユニット（ＰＴＵ１、ＰＴＵ２、ＰＴＵ３）が提供され、ページバッファ領域（ＰＢＲ１、ＰＢＲ２、ＰＢＲ３）にページバッファ回路（ＰＢＵ１、ＰＢＵ２、ＰＢＵ３）が提供される。
周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３）に周辺回路（ＰＣ１、ＰＣ２、ＰＣ３）が分けて分散配置される。
パストランジスタ領域（ＰＴＲ１、ＰＴＲ２）にパストランジスタユニットのサブユニット（ＰＴＵ１、ＰＴＵ２、ＰＴＵ３）が提供され、ページバッファ領域（ＰＢＲ１、ＰＢＲ２、ＰＢＲ３）にページバッファ回路（ＰＢＵ１、ＰＢＵ２、ＰＢＵ３）が提供される。
周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３）に周辺回路（ＰＣ１、ＰＣ２、ＰＣ３）が分けて分散配置される。
【0032】
実施形態で、周辺回路構造体ＰＳは、第１及び第２パストランジスタ領域（ＰＴＲ１、ＰＴＲ２）、第１、第２、及び第３ページバッファ領域（ＰＢＲ１、ＰＢＲ２、ＰＢＲ３）、及び第１、第２、及び第３周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３）を含む。
第１及び第２パストランジスタ領域（ＰＴＲ１、ＰＴＲ２）は、第１方向Ｄ１に離隔され、第１パストランジスタ領域ＰＴＲ１が第１及び第２ページバッファ領域（ＰＢＲ１、ＰＢＲ２）の間と第１及び第２周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２９との間に配置される。
第２パストランジスタ領域ＰＴＲ２は、第２及び第３ページバッファ領域（ＰＢＲ２、ＰＢＲ３）の間と第２及び第３周辺回路領域（ＰＥＲＩ２、ＰＥＲＩ３）との間に配置される。
第１パストランジスタ領域ＰＴＲ１にも図１を参照して説明したパストランジスタユニット４の第１サブユニットＰＴＵ１が提供され、第２パストランジスタ領域ＰＴＲ２に第２サブユニットＰＴＵ２又は第３サブユニットＰＴＵ３が提供される。
パストランジスタ領域（ＰＴＲ１、ＰＴＲ２）の数及びパストランジスタユニット４のサブユニットの数は、ワードラインの数に応じて変化する。
第１及び第２パストランジスタ領域（ＰＴＲ１、ＰＴＲ２）は、第１方向Ｄ１に離隔され、第１パストランジスタ領域ＰＴＲ１が第１及び第２ページバッファ領域（ＰＢＲ１、ＰＢＲ２）の間と第１及び第２周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２９との間に配置される。
第２パストランジスタ領域ＰＴＲ２は、第２及び第３ページバッファ領域（ＰＢＲ２、ＰＢＲ３）の間と第２及び第３周辺回路領域（ＰＥＲＩ２、ＰＥＲＩ３）との間に配置される。
第１パストランジスタ領域ＰＴＲ１にも図１を参照して説明したパストランジスタユニット４の第１サブユニットＰＴＵ１が提供され、第２パストランジスタ領域ＰＴＲ２に第２サブユニットＰＴＵ２又は第３サブユニットＰＴＵ３が提供される。
パストランジスタ領域（ＰＴＲ１、ＰＴＲ２）の数及びパストランジスタユニット４のサブユニットの数は、ワードラインの数に応じて変化する。
【0033】
セルアレイ構造体ＣＳは、周辺回路構造体ＰＳ上の半導体膜１００、半導体膜１００上の積層構造体ＳＴ、及び積層構造体ＳＴを貫通する垂直構造体ＶＳを含む。
セルアレイ構造体ＣＳは、先に図４を参照して説明したように、第１方向Ｄ１に沿って交互に配列される複数のセルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）及び複数の接続領域（ＣＮＲ１、ＣＮＲ２）を含む。
一例として、セルアレイ構造体ＣＳは、第１、第２、及び第３セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）及び第１及び第２接続領域（ＣＮＲ１、ＣＮＲ２）を含み、第１接続領域ＣＮＲ１が第１及び第２セルアレイ領域（ＣＡＲ１、ＣＡＲ２）の間に配置され、第２接続領域ＣＮＲ２が第２及び第３セルアレイ領域（ＣＡＲ２、ＣＡＲ３）の間に配置される。
実施形態で、第１接続領域ＣＮＲ１は、平面視において、第１パストランジスタ領域ＰＴＲ１とオーバーラップされ、第２接続領域ＣＮＲ２は、平面視において、第２パストランジスタ領域ＰＴＲ２とオーバーラップされる。
セルアレイ構造体ＣＳは、先に図４を参照して説明したように、第１方向Ｄ１に沿って交互に配列される複数のセルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）及び複数の接続領域（ＣＮＲ１、ＣＮＲ２）を含む。
一例として、セルアレイ構造体ＣＳは、第１、第２、及び第３セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）及び第１及び第２接続領域（ＣＮＲ１、ＣＮＲ２）を含み、第１接続領域ＣＮＲ１が第１及び第２セルアレイ領域（ＣＡＲ１、ＣＡＲ２）の間に配置され、第２接続領域ＣＮＲ２が第２及び第３セルアレイ領域（ＣＡＲ２、ＣＡＲ３）の間に配置される。
実施形態で、第１接続領域ＣＮＲ１は、平面視において、第１パストランジスタ領域ＰＴＲ１とオーバーラップされ、第２接続領域ＣＮＲ２は、平面視において、第２パストランジスタ領域ＰＴＲ２とオーバーラップされる。
【0034】
より詳細には、半導体膜１００が周辺回路構造体ＰＳ上に配置される。
半導体膜１００は、シリコンのような半導体物質を含む。
半導体膜１００は、第１導電型（例えば、ｎ型）を有するドーパントがドーピングされた半導体及び／又は不純物がドーピングされない状態の真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を含む。
半導体膜１００は、単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）の中から選択された少なくともいずれか１つを含む結晶構造を有する。
半導体膜１００は、シリコンのような半導体物質を含む。
半導体膜１００は、第１導電型（例えば、ｎ型）を有するドーパントがドーピングされた半導体及び／又は不純物がドーピングされない状態の真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を含む。
半導体膜１００は、単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）の中から選択された少なくともいずれか１つを含む結晶構造を有する。
【0035】
積層構造体ＳＴは、互いに交差する第１及び第２方向（Ｄ１、Ｄ２）に対して垂直する第３方向Ｄ３（即ち、垂直方向）に沿って交互に積層された導電パターン（ＧＥ１、ＧＥ２）及び絶縁膜（ＩＬＤ１、ＩＬＤ２）を含む。
導電パターン（ＧＥ１、ＧＥ２）は、例えば、ドーピングされた半導体（例えば、ドーピングされたシリコン等）、金属（例えば、タングステン、銅、アルミニウム等）、導電性金属窒化物（例えば、窒化チタン、窒化タンタルニウム等）又は遷移金属（例えば、チタニウム、タンタルニウム等）等で選択された少なくとも１つを含み得る。
絶縁膜（ＩＬＤ１、ＩＬＤ２）は、シリコン酸化膜及び／又は低誘電膜を含み得る。
導電パターン（ＧＥ１、ＧＥ２）は、例えば、ドーピングされた半導体（例えば、ドーピングされたシリコン等）、金属（例えば、タングステン、銅、アルミニウム等）、導電性金属窒化物（例えば、窒化チタン、窒化タンタルニウム等）又は遷移金属（例えば、チタニウム、タンタルニウム等）等で選択された少なくとも１つを含み得る。
絶縁膜（ＩＬＤ１、ＩＬＤ２）は、シリコン酸化膜及び／又は低誘電膜を含み得る。
【0036】
実施形態によれば、半導体メモリ装置は、垂直形ＮＡＮＤフラッシュメモリ装置であり、この場合、積層構造体ＳＴの導電パターン（ＧＥ１、ＧＥ２）は、図３を参照して説明された接地選択ライン（ＧＳＬ０、ＧＳＬ１、ＧＳＬ２）、ワードライン（ＷＬ０～ＷＬｎ）、及びストリング選択ライン（ＳＳＬ０、ＳＳＬ１、ＳＳＬ２）として使用される。
導電パターン（ＧＥ１、ＧＥ２）は、第１及び第２接続領域（ＣＮＲ１、ＣＮＲ２）で階段構造（ＳＴＲ１、ＳＴＲ２）を各々有するように半導体膜１００上に積層される。
また、導電パターン（ＧＥ１、ＧＥ２）の各々は、第１又は第２接続領域（ＣＮＲ１、ＣＮＲ２）で階段構造（ＳＴＲ１、ＳＴＲ２）を定義するパッド部を含む。
導電パターン（ＧＥ１、ＧＥ２）のパッド部は、水平に及び垂直に互いに異なる位置に位置する。
導電パターン（ＧＥ１、ＧＥ２）は、第１及び第２接続領域（ＣＮＲ１、ＣＮＲ２）で階段構造（ＳＴＲ１、ＳＴＲ２）を各々有するように半導体膜１００上に積層される。
また、導電パターン（ＧＥ１、ＧＥ２）の各々は、第１又は第２接続領域（ＣＮＲ１、ＣＮＲ２）で階段構造（ＳＴＲ１、ＳＴＲ２）を定義するパッド部を含む。
導電パターン（ＧＥ１、ＧＥ２）のパッド部は、水平に及び垂直に互いに異なる位置に位置する。
【0037】
一例として、積層構造体ＳＴは、第１積層構造体ＳＴ１及び第１積層構造体ＳＴ１上の第２積層構造体ＳＴ２を含む。
第１積層構造体ＳＴ１は、半導体膜１００上に第３方向Ｄ３に交互に積層された第１導電パターンＧＥ１及び第１絶縁膜ＩＬＤ１を含む。
第２積層構造体ＳＴ２は、第１積層構造体ＳＴ１上に第３方向Ｄ３に交互に積層された第２導電パターンＧＥ２及び第２絶縁膜ＩＬＤ２を含む。
実施形態で、積層構造体ＳＴは、第１及び第２接続領域（ＣＮＲ１、ＣＮＲ２）で第１及び第２階段構造（ＳＴＲ１、ＳＴＲ２）を各々有し、ここで、第１及び第２階段構造（ＳＴＲ１、ＳＴＲ２）は、半導体膜１００の上面から互いに異なるレベルに位置する。
積層構造体ＳＴは、第１、第２、及び第３セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）で均一の厚さを有する。
第１積層構造体ＳＴ１は、半導体膜１００上に第３方向Ｄ３に交互に積層された第１導電パターンＧＥ１及び第１絶縁膜ＩＬＤ１を含む。
第２積層構造体ＳＴ２は、第１積層構造体ＳＴ１上に第３方向Ｄ３に交互に積層された第２導電パターンＧＥ２及び第２絶縁膜ＩＬＤ２を含む。
実施形態で、積層構造体ＳＴは、第１及び第２接続領域（ＣＮＲ１、ＣＮＲ２）で第１及び第２階段構造（ＳＴＲ１、ＳＴＲ２）を各々有し、ここで、第１及び第２階段構造（ＳＴＲ１、ＳＴＲ２）は、半導体膜１００の上面から互いに異なるレベルに位置する。
積層構造体ＳＴは、第１、第２、及び第３セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）で均一の厚さを有する。
【0038】
詳細には、第１積層構造体ＳＴ１は、第２接続領域ＣＮＲ２で第１階段構造ＳＴＲ１を有する。
第１階段構造ＳＴＲ１は、第１導電パターンＧＥ１のパッド部によって定義され、第２パストランジスタ領域ＰＴＲ２とオーバーラップされる。
これとは異なり、第１積層構造体ＳＴ１の第１階段構造ＳＴＲ１は、第１接続領域ＣＮＲ１に提供され得、第１パストランジスタ領域ＰＴＲ１とオーバーラップされてもよい。
第２積層構造体ＳＴ２は、第１接続領域ＣＮＲ１で第２階段構造ＳＴＲ２を有する。
第２階段構造ＳＴＲ２は、第２導電パターンＧＥ２のパッド部によって定義され、第１パストランジスタ領域ＰＴＲ１とオーバーラップされる。
これとは異なり、第２積層構造体ＳＴ２の第２階段構造ＳＴＲ２は、第２接続領域ＣＮＲ２に提供され得、第２パストランジスタ領域ＰＴＲ２とオーバーラップされてもよい。
第２階段構造ＳＴＲ２の垂直的レベルは、第１階段構造ＳＴＲ１の垂直的レベルより高い。
第１階段構造ＳＴＲ１は、第１導電パターンＧＥ１のパッド部によって定義され、第２パストランジスタ領域ＰＴＲ２とオーバーラップされる。
これとは異なり、第１積層構造体ＳＴ１の第１階段構造ＳＴＲ１は、第１接続領域ＣＮＲ１に提供され得、第１パストランジスタ領域ＰＴＲ１とオーバーラップされてもよい。
第２積層構造体ＳＴ２は、第１接続領域ＣＮＲ１で第２階段構造ＳＴＲ２を有する。
第２階段構造ＳＴＲ２は、第２導電パターンＧＥ２のパッド部によって定義され、第１パストランジスタ領域ＰＴＲ１とオーバーラップされる。
これとは異なり、第２積層構造体ＳＴ２の第２階段構造ＳＴＲ２は、第２接続領域ＣＮＲ２に提供され得、第２パストランジスタ領域ＰＴＲ２とオーバーラップされてもよい。
第２階段構造ＳＴＲ２の垂直的レベルは、第１階段構造ＳＴＲ１の垂直的レベルより高い。
【0039】
図６を参照すると、第１及び第２階段構造（ＳＴＲ１、ＳＴＲ２）の各々は、第２方向Ｄ２に、積層構造体ＳＴの第１幅Ｗ１より小さい第２幅Ｗ２を有する。
第１、第２、及び第３セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）の各第１導電パターンＧＥ１は、第１階段構造ＳＴＲ１によって分離されなく、単一膜で形成される。
また、第１、第２、及び第３セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）の各第２導電パターンＧＥ２は、第２階段構造ＳＴＲ２によって分離されなく、単一膜で形成される。
第１、第２、及び第３セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）の各第１導電パターンＧＥ１は、第１階段構造ＳＴＲ１によって分離されなく、単一膜で形成される。
また、第１、第２、及び第３セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）の各第２導電パターンＧＥ２は、第２階段構造ＳＴＲ２によって分離されなく、単一膜で形成される。
【0040】
複数の垂直構造体ＶＳは、第１、第２、及び第３セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）の各々で積層構造体ＳＴを貫通する。
垂直構造体ＶＳは、平面視において、一方向に配列されるか、或いはジグザグ形状に配列される。
垂直構造体ＶＳの各々は、第１積層構造体ＳＴ１を貫通する第１垂直延長部、第２積層構造体ＳＴ２を貫通する第２垂直延長部、及び第１及び第２垂直延長部の間の拡張部を含む。
垂直構造体ＶＳの直径は、拡張部で急激に増加する。
垂直構造体ＶＳに対しては、図１３及び図１４を参照してより詳細に後述する。
垂直構造体ＶＳは、平面視において、一方向に配列されるか、或いはジグザグ形状に配列される。
垂直構造体ＶＳの各々は、第１積層構造体ＳＴ１を貫通する第１垂直延長部、第２積層構造体ＳＴ２を貫通する第２垂直延長部、及び第１及び第２垂直延長部の間の拡張部を含む。
垂直構造体ＶＳの直径は、拡張部で急激に増加する。
垂直構造体ＶＳに対しては、図１３及び図１４を参照してより詳細に後述する。
【0041】
図７に示した実施形態によれば、セルアレイ構造体ＣＳは、第１方向Ｄ１に沿って交互に配列される第１～第４セルアレイ領域（ＣＡＲ１－ＣＡＲ４）及び第１、第２、及び第３接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３）を含む。
半導体膜１００上の積層構造体ＳＴは、第３方向Ｄ３に沿って順次に積層された第１、第２、及び第３積層構造体（ＳＴ１、ＳＴ２、ＳＴ３）を含む。
積層構造体ＳＴは、第１方向Ｄ１に延長され、第１～第４セルアレイ領域（ＣＡＲ１－ＣＡＲ４）で均一の厚さを有する。
先に説明したように、第１積層構造体ＳＴ１は、第３方向Ｄ３に沿って絶縁膜を介在して積層された第１導電パターンＧＥ１を含み、第２積層構造体ＳＴ２は、第３方向Ｄ３に沿って絶縁膜を介在して積層された第２導電パターンＧＥ２を含む。
第３積層構造体ＳＴ３は、第２積層構造体ＳＴ２上に絶縁膜を介在して積層された第３導電パターンＧＥ３を含む。
半導体膜１００上の積層構造体ＳＴは、第３方向Ｄ３に沿って順次に積層された第１、第２、及び第３積層構造体（ＳＴ１、ＳＴ２、ＳＴ３）を含む。
積層構造体ＳＴは、第１方向Ｄ１に延長され、第１～第４セルアレイ領域（ＣＡＲ１－ＣＡＲ４）で均一の厚さを有する。
先に説明したように、第１積層構造体ＳＴ１は、第３方向Ｄ３に沿って絶縁膜を介在して積層された第１導電パターンＧＥ１を含み、第２積層構造体ＳＴ２は、第３方向Ｄ３に沿って絶縁膜を介在して積層された第２導電パターンＧＥ２を含む。
第３積層構造体ＳＴ３は、第２積層構造体ＳＴ２上に絶縁膜を介在して積層された第３導電パターンＧＥ３を含む。
【0042】
第１、第２、及び第３積層構造体（ＳＴ１、ＳＴ２、ＳＴ３）の各々は、第１、第２、又は第３接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３）の中で少なくとも１つで階段構造（ＳＴＲ１、ＳＴＲ２、ＳＴＲ３）を有する。
ここで、第１、第２、及び第３積層構造体（ＳＴ１、ＳＴ２、ＳＴ３）の階段構造（ＳＴＲ１、ＳＴＲ２、ＳＴＲ３）は、半導体膜１００の上面から互いに異なるレベルに位置する。
第２、及び第３階段構造（ＳＴＲ１、ＳＴＲ２、ＳＴＲ３）の各々は、第１、第２、及び第３パストランジスタ領域（ＰＴＲ１、ＰＴＲ２、ＰＴＲ３）の中でいずれか１つとオーバーラップされる。
ここで、第１、第２、及び第３積層構造体（ＳＴ１、ＳＴ２、ＳＴ３）の階段構造（ＳＴＲ１、ＳＴＲ２、ＳＴＲ３）は、半導体膜１００の上面から互いに異なるレベルに位置する。
第２、及び第３階段構造（ＳＴＲ１、ＳＴＲ２、ＳＴＲ３）の各々は、第１、第２、及び第３パストランジスタ領域（ＰＴＲ１、ＰＴＲ２、ＰＴＲ３）の中でいずれか１つとオーバーラップされる。
【0043】
一例として、第１積層構造体ＳＴ１は、第２接続領域ＣＮＲ２で第１階段構造ＳＴＲ１を有し、第２積層構造体ＳＴ２は、第１接続領域ＣＮＲ１で第２階段構造ＳＴＲ２を有し、第３積層構造体ＳＴ３は、第３接続領域ＣＮＲ３で第３階段構造ＳＴＲ３を有する。
ここで、第２階段構造ＳＴＲ２の垂直的レベルは、第１階段構造ＳＴＲ１の垂直的レベルより高く、第３階段構造ＳＴＲ３の垂直的レベルは、第２階段構造ＳＴＲ２の垂直的レベルより高い。
本明細書で第１、第２、及び第３積層構造体（ＳＴ１、ＳＴ２、ＳＴ３）を含むものと説明したが、本発明はこれに制限されなく、半導体メモリ装置の集積度が増加することによって、積層構造体の数が増加する。
ここで、第２階段構造ＳＴＲ２の垂直的レベルは、第１階段構造ＳＴＲ１の垂直的レベルより高く、第３階段構造ＳＴＲ３の垂直的レベルは、第２階段構造ＳＴＲ２の垂直的レベルより高い。
本明細書で第１、第２、及び第３積層構造体（ＳＴ１、ＳＴ２、ＳＴ３）を含むものと説明したが、本発明はこれに制限されなく、半導体メモリ装置の集積度が増加することによって、積層構造体の数が増加する。
【0044】
図８は、本発明の実施形態による半導体メモリ装置の概略的なレイアウトを示す図であり、図９及び図１０は、本発明の実施形態による半導体メモリ装置の概略構成を示す部分断面図である。
図８及び図９を参照すると、先に説明したように、本発明による半導体メモリ装置は、基板１０、基板１０上の周辺回路構造体ＰＳ、及び周辺回路構造体ＰＳ上のセルアレイ構造体ＣＳを含む。
図８及び図９を参照すると、先に説明したように、本発明による半導体メモリ装置は、基板１０、基板１０上の周辺回路構造体ＰＳ、及び周辺回路構造体ＰＳ上のセルアレイ構造体ＣＳを含む。
【0045】
周辺回路構造体ＰＳは、基板１０の前面上に集積される周辺回路（即ち、ロー及びカラムデコーダー、ページバッファ、及び制御回路等）及び周辺回路を覆う下部絶縁膜５０を含む。
基板１０は、シリコン基板であり得る。
基板１０は、先に図４を参照して説明したように、複数のパストランジスタ領域（ＰＴＲ１、ＰＴＲ２、ＰＴＲ３）、複数のページバッファ領域（ＰＢＲ１、ＰＢＲ２、ＰＢＲ３）、及び複数の周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３）を含む。
周辺回路は、ＮＭＯＳ及びＰＭＯＳトランジスタを含む。
周辺回路配線ＰＣＬが周辺コンタクトプラグを通じて周辺回路と電気的に接続される。
基板１０は、シリコン基板であり得る。
基板１０は、先に図４を参照して説明したように、複数のパストランジスタ領域（ＰＴＲ１、ＰＴＲ２、ＰＴＲ３）、複数のページバッファ領域（ＰＢＲ１、ＰＢＲ２、ＰＢＲ３）、及び複数の周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３）を含む。
周辺回路は、ＮＭＯＳ及びＰＭＯＳトランジスタを含む。
周辺回路配線ＰＣＬが周辺コンタクトプラグを通じて周辺回路と電気的に接続される。
【0046】
より詳細には、第１、第２、及び第３ページバッファ領域（ＰＢＲ１、ＰＢＲ２、ＰＢＲ３）が第１方向Ｄ１に互いに離隔され、第１及び第２ページバッファ領域（ＰＢＲ１、ＰＢＲ２）の間に第１パストランジスタ領域ＰＴＲ１が配置され、第２パストランジスタ領域ＰＴＲ２が第２及び第３ページバッファ領域（ＰＢＲ２、ＰＢＲ３）の間に配置される。
第３パストランジスタ領域ＰＴＲ３は、第２パストランジスタ領域ＰＴＲ２と第１方向Ｄ１に離隔されて配置される。
第１パストランジスタ領域ＰＴＲ１で、基板１０上に複数の第１パストランジスタＰＴ１を含む第１サブユニットＰＴＵ１が配置される。
第２パストランジスタ領域ＰＴＲ２で、基板１０上に複数の第２パストランジスタＰＴ２を含む第２サブユニットＰＴＵ２が配置される。
第３パストランジスタ領域ＰＴＲ３で、基板１０上に複数の第３パストランジスタＰＴ３を含む第３サブユニットＰＴＵ３が配置される。
第１、第２、及び第３ページバッファ領域（ＰＢＲ１、ＰＢＲ２、ＰＢＲ３）にはビットラインＢＬと接続されるページバッファ回路ＰＢが配置される。
第１、第２、及び第３周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３）にはページバッファ回路ＰＢ及びパストランジスタ（ＰＴ１、ＰＴ２、ＰＴ３）を制御する周辺回路が分けて配置される。
第３パストランジスタ領域ＰＴＲ３は、第２パストランジスタ領域ＰＴＲ２と第１方向Ｄ１に離隔されて配置される。
第１パストランジスタ領域ＰＴＲ１で、基板１０上に複数の第１パストランジスタＰＴ１を含む第１サブユニットＰＴＵ１が配置される。
第２パストランジスタ領域ＰＴＲ２で、基板１０上に複数の第２パストランジスタＰＴ２を含む第２サブユニットＰＴＵ２が配置される。
第３パストランジスタ領域ＰＴＲ３で、基板１０上に複数の第３パストランジスタＰＴ３を含む第３サブユニットＰＴＵ３が配置される。
第１、第２、及び第３ページバッファ領域（ＰＢＲ１、ＰＢＲ２、ＰＢＲ３）にはビットラインＢＬと接続されるページバッファ回路ＰＢが配置される。
第１、第２、及び第３周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３）にはページバッファ回路ＰＢ及びパストランジスタ（ＰＴ１、ＰＴ２、ＰＴ３）を制御する周辺回路が分けて配置される。
【0047】
下部絶縁膜５０が基板１０前面上に提供される。
下部絶縁膜５０は、基板１０上でパストランジスタ（ＰＴ１、ＰＴ２、ＰＴ３）、ページバッファ回路ＰＢ、周辺回路、及び周辺回路配線ＰＣＬを覆う。
周辺回路配線ＰＣＬは、周辺回路と電気的に接続される。
下部絶縁膜５０は、多層に積層された絶縁膜を含む。
例えば、下部絶縁膜５０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、及び／又は低誘電膜を含み得る。
下部絶縁膜５０は、基板１０上でパストランジスタ（ＰＴ１、ＰＴ２、ＰＴ３）、ページバッファ回路ＰＢ、周辺回路、及び周辺回路配線ＰＣＬを覆う。
周辺回路配線ＰＣＬは、周辺回路と電気的に接続される。
下部絶縁膜５０は、多層に積層された絶縁膜を含む。
例えば、下部絶縁膜５０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、及び／又は低誘電膜を含み得る。
【0048】
セルアレイ構造体ＣＳは、半導体膜１００、積層構造体ＳＴ、垂直構造体ＶＳ、ビットラインＢＬ、接続ラインＣＬ、セルコンタクトプラグＣＰＬＧ、及び周辺コンタクトプラグＰＰＬＧを含む。
セルアレイ構造体ＣＳは、先に説明したように、第１方向Ｄ１に沿って交互に配列される複数のセルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）及び複数の接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３）を含む。
先に説明したように、接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３）は、周辺回路構造体ＰＳのパストランジスタ領域（ＰＴＲ１、ＰＴＲ２、ＰＴＲ３）と各々オーバーラップされる。
さらに、実施形態によれば、図８に示すように、接続領域（ＣＮＲ１、ＣＮＲ２）の各々は、第１方向Ｄ１と交差する第２方向Ｄ２にパッド領域（ＰＲ１、ＰＲ２）及びブリッジ領域（ＢＲ１、ＢＲ２）を含む。
セルアレイ構造体ＣＳは、先に説明したように、第１方向Ｄ１に沿って交互に配列される複数のセルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）及び複数の接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３）を含む。
先に説明したように、接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３）は、周辺回路構造体ＰＳのパストランジスタ領域（ＰＴＲ１、ＰＴＲ２、ＰＴＲ３）と各々オーバーラップされる。
さらに、実施形態によれば、図８に示すように、接続領域（ＣＮＲ１、ＣＮＲ２）の各々は、第１方向Ｄ１と交差する第２方向Ｄ２にパッド領域（ＰＲ１、ＰＲ２）及びブリッジ領域（ＢＲ１、ＢＲ２）を含む。
【0049】
半導体膜１００は、先に説明したように、下部絶縁膜５０の上面上に配置される。
半導体膜１００は、第１、第２、及び第３接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ）の各々でオープニングを有し、オープニング内に絶縁パターン（１０１、１０２、１０３）が満たされる。
絶縁パターン（１０１、１０２、１０３）は、下部絶縁膜５０と接触し、半導体膜１００の上面と実質的に共面をなす上面を有する。
半導体膜１００は、第１、第２、及び第３接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ）の各々でオープニングを有し、オープニング内に絶縁パターン（１０１、１０２、１０３）が満たされる。
絶縁パターン（１０１、１０２、１０３）は、下部絶縁膜５０と接触し、半導体膜１００の上面と実質的に共面をなす上面を有する。
【0050】
セルアレイ構造体ＣＳで、積層構造体ＳＴは、半導体膜１００上に複数に提供される。
複数の積層構造体ＳＴは、図５にしたがう平面視において、第１方向Ｄ１に延長され、第２方向Ｄ２に互いに離隔される。
以下では、説明の簡易化のために単数の積層構造体ＳＴに対して説明するが、以下の説明は他の積層構造体ＳＴに対して同様に適用される。
積層構造体ＳＴは、第１方向Ｄ１に沿って並行して延長され、第２方向Ｄ２に互いに離隔される分離構造体ＳＳの間に配置される。
分離構造体ＳＳは、半導体膜１００上に配置される。
分離構造体ＳＳは、例えば、シリコン酸化物のような絶縁材料を含む。
複数の積層構造体ＳＴは、図５にしたがう平面視において、第１方向Ｄ１に延長され、第２方向Ｄ２に互いに離隔される。
以下では、説明の簡易化のために単数の積層構造体ＳＴに対して説明するが、以下の説明は他の積層構造体ＳＴに対して同様に適用される。
積層構造体ＳＴは、第１方向Ｄ１に沿って並行して延長され、第２方向Ｄ２に互いに離隔される分離構造体ＳＳの間に配置される。
分離構造体ＳＳは、半導体膜１００上に配置される。
分離構造体ＳＳは、例えば、シリコン酸化物のような絶縁材料を含む。
【0051】
積層構造体ＳＴは、先に説明したように第３方向Ｄ３（即ち、垂直方向）に沿って交互に積層された導電パターン（ＧＥ１、ＧＥ２、ＧＥ３）及び絶縁膜を含む。
実施形態で、積層構造体ＳＴは、第１積層構造体ＳＴ１、第１積層構造体ＳＴ１上の第２積層構造体ＳＴ２、及び第２積層構造体ＳＴ２上の第３積層構造体ＳＴ３を含む。
第１積層構造体ＳＴ１は、第２積層構造体ＳＴ２と周辺回路構造体ＰＳとの間に配置される。
第１積層構造体ＳＴ１は、交互に積層された絶縁膜及び第１導電パターンＧＥ１を含み、第２積層構造体ＳＴ２は、交互に積層された絶縁膜及び第２導電パターンＧＥ２を含む。
第３積層構造体ＳＴ３は、交互に積層された絶縁膜及び第３導電パターンＧＥ３を含む。
実施形態で、積層構造体ＳＴは、第１積層構造体ＳＴ１、第１積層構造体ＳＴ１上の第２積層構造体ＳＴ２、及び第２積層構造体ＳＴ２上の第３積層構造体ＳＴ３を含む。
第１積層構造体ＳＴ１は、第２積層構造体ＳＴ２と周辺回路構造体ＰＳとの間に配置される。
第１積層構造体ＳＴ１は、交互に積層された絶縁膜及び第１導電パターンＧＥ１を含み、第２積層構造体ＳＴ２は、交互に積層された絶縁膜及び第２導電パターンＧＥ２を含む。
第３積層構造体ＳＴ３は、交互に積層された絶縁膜及び第３導電パターンＧＥ３を含む。
【0052】
導電パターン（ＧＥ１、ＧＥ２、ＧＥ３）の各々は、接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３）でパッド部（ＰＡＤ１、ＰＡＤ２、ＰＡＤ３）を含む。
導電パターン（ＧＥ１、ＧＥ２、ＧＥ３）のパッド部（ＰＡＤ１、ＰＡＤ２、ＰＡＤ３）は、水平に、及び垂直に互いに異なる位置に位置する。
詳細には、第１導電パターンＧＥ１は、第３接続領域ＣＮＲ３で、第１パッド部ＰＡＤ１を含み、第１パッド部ＰＡＤ１は、第１階段構造を定義する。
第２導電パターンＧＥ２は、第２接続領域ＣＮＲ２で、第２パッド部ＰＡＤ２を含み、第２パッド部ＰＡＤ２は、第２階段構造を定義する。
第３導電パターンＧＥ３は、第１接続領域ＣＮＲ１で、第３パッド部ＰＡＤ３を含み、第３パッド部ＰＡＤ３は、第３階段構造を定義する。
積層構造体ＳＴの第１、第２、及び第３階段構造は、基板１０の上面から互いに異なる垂直的レベルに位置する。
より詳細には、第１導電パターンＧＥ１の第１パッド部ＰＡＤ１は、図８を参照して説明した第１パッド領域ＰＲ１に配置され、第２導電パターンＧＥ２の第２パッド部ＰＡＤ２は、第２パッド領域ＰＲ２に配置される。
さらに、積層構造体ＳＴは、第１、及び第２ブリッジ領域（ＢＲ１、ＢＲ２）及びセルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）で実質的に同一の厚さを有する。
導電パターン（ＧＥ１、ＧＥ２、ＧＥ３）のパッド部（ＰＡＤ１、ＰＡＤ２、ＰＡＤ３）は、水平に、及び垂直に互いに異なる位置に位置する。
詳細には、第１導電パターンＧＥ１は、第３接続領域ＣＮＲ３で、第１パッド部ＰＡＤ１を含み、第１パッド部ＰＡＤ１は、第１階段構造を定義する。
第２導電パターンＧＥ２は、第２接続領域ＣＮＲ２で、第２パッド部ＰＡＤ２を含み、第２パッド部ＰＡＤ２は、第２階段構造を定義する。
第３導電パターンＧＥ３は、第１接続領域ＣＮＲ１で、第３パッド部ＰＡＤ３を含み、第３パッド部ＰＡＤ３は、第３階段構造を定義する。
積層構造体ＳＴの第１、第２、及び第３階段構造は、基板１０の上面から互いに異なる垂直的レベルに位置する。
より詳細には、第１導電パターンＧＥ１の第１パッド部ＰＡＤ１は、図８を参照して説明した第１パッド領域ＰＲ１に配置され、第２導電パターンＧＥ２の第２パッド部ＰＡＤ２は、第２パッド領域ＰＲ２に配置される。
さらに、積層構造体ＳＴは、第１、及び第２ブリッジ領域（ＢＲ１、ＢＲ２）及びセルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）で実質的に同一の厚さを有する。
【0053】
平坦絶縁膜１１０が階段式構造を有する積層構造体ＳＴのパッド部（ＰＡＤ１、ＰＡＤ２、ＰＡＤ３）を覆う。
平坦絶縁膜１１０は、実質的に平坦な上面を有する。
平坦絶縁膜１１０は、１つの絶縁膜又は積層された複数の絶縁膜を含む。
平坦絶縁膜１１０は、実質的に平坦な上面及び下面を有する。
平坦絶縁膜１１０の上面は、積層構造体ＳＴの最上端絶縁膜の上面と実質的に共面を成し、平坦絶縁膜１１０の下面は、積層構造体ＳＴの最下端絶縁膜の下面と実質的に共面をなす。
平坦絶縁膜１１０は、実質的に平坦な上面を有する。
平坦絶縁膜１１０は、１つの絶縁膜又は積層された複数の絶縁膜を含む。
平坦絶縁膜１１０は、実質的に平坦な上面及び下面を有する。
平坦絶縁膜１１０の上面は、積層構造体ＳＴの最上端絶縁膜の上面と実質的に共面を成し、平坦絶縁膜１１０の下面は、積層構造体ＳＴの最下端絶縁膜の下面と実質的に共面をなす。
【0054】
複数の垂直構造体ＶＳが第１、第２、及び第３セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）の各々で、積層構造体ＳＴを貫通する。
垂直構造体ＶＳは、平面視において、一方向に沿って配列されるか、或いはジグザグ形状に配列される。
層間絶縁膜１２０が平坦絶縁膜１１０上に配置され、垂直構造体ＶＳの上面を覆う。
垂直構造体ＶＳは、平面視において、一方向に沿って配列されるか、或いはジグザグ形状に配列される。
層間絶縁膜１２０が平坦絶縁膜１１０上に配置され、垂直構造体ＶＳの上面を覆う。
【0055】
セルコンタクトプラグＣＰＬＧが層間絶縁膜１２０及び平坦絶縁膜１１０を貫通して導電パターン（ＧＥ１、ＧＥ２、ＧＥ３）のパッド部（ＰＡＤ１、ＰＡＤ２、ＰＡＤ３）に各々接続される。
セルコンタクトプラグＣＰＬＧは、実質的に同一の垂直長さを有する。
これとは異なり、セルコンタクトプラグＣＰＬＧの垂直長さは互いに異なってもよい。
セルコンタクトプラグＣＰＬＧの上面は、実質的に共面をなす。
接続ラインＣＬが第１、第２、及び第３接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３）の層間絶縁膜１２０上に配置され、セルコンタクトプラグＣＰＬＧに接続される。
セルコンタクトプラグＣＰＬＧは、実質的に同一の垂直長さを有する。
これとは異なり、セルコンタクトプラグＣＰＬＧの垂直長さは互いに異なってもよい。
セルコンタクトプラグＣＰＬＧの上面は、実質的に共面をなす。
接続ラインＣＬが第１、第２、及び第３接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３）の層間絶縁膜１２０上に配置され、セルコンタクトプラグＣＰＬＧに接続される。
【0056】
より詳細には、第１接続領域ＣＮＲ１で、セルコンタクトプラグＣＰＬＧは、第３導電パターンＧＥ３の第３パッド部ＰＡＤ３を各々貫通して第１サブユニットＰＴＵ１の第１パストランジスタＰＴ１に各々接続される。
第２接続領域ＣＮＲ２で、セルコンタクトプラグＣＰＬＧは、第２導電パターンＧＥ２の第２パッド部ＰＡＤ２を各々貫通して第２サブユニットＰＴＵ２の第２パストランジスタＰＴ２に各々接続される。
第３接続領域ＣＮＲ３で、セルコンタクトプラグＣＰＬＧは、第１導電パターンＧＥ１の第１パッド部ＰＡＤ１を各々貫通して第３サブユニットＰＴＵ３の第３パストランジスタＰＴ３に各々接続される。
第２接続領域ＣＮＲ２で、セルコンタクトプラグＣＰＬＧは、第２導電パターンＧＥ２の第２パッド部ＰＡＤ２を各々貫通して第２サブユニットＰＴＵ２の第２パストランジスタＰＴ２に各々接続される。
第３接続領域ＣＮＲ３で、セルコンタクトプラグＣＰＬＧは、第１導電パターンＧＥ１の第１パッド部ＰＡＤ１を各々貫通して第３サブユニットＰＴＵ３の第３パストランジスタＰＴ３に各々接続される。
【0057】
セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）で層間絶縁膜１２０上にビットラインＢＬが配置され、接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３）で層間絶縁膜１２０上に接続ラインＣＬが配置される。
ビットラインＢＬは、積層構造体ＳＴを横切って第２方向Ｄ２に延長される。
ビットラインＢＬは、ビットラインコンタクトプラグＢＣＴを通じて垂直構造体ＶＳと電気的に接続される。
接続ラインＣＬは、接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３）の各々でセルコンタクトプラグＣＰＬＧに各々接続される。
周辺コンタクトプラグＰＰＬＧが積層構造体ＳＴと横に離隔されて平坦絶縁膜１１０及び層間絶縁膜１２０を貫通する。
周辺コンタクトプラグＰＰＬＧは、周辺回路配線ＰＣＬと電気的に接続される。
セル、周辺コンタクトプラグ（ＣＰＬＧ、ＰＰＬＧ）の各々は、導電性金属窒化物（例えば、窒化チタン、窒化タンタル等）を含むバリアー金属膜及び金属（例えば、タングステン、チタニウム、タンタル等）を含む金属膜を含み得る。
ビットラインＢＬは、積層構造体ＳＴを横切って第２方向Ｄ２に延長される。
ビットラインＢＬは、ビットラインコンタクトプラグＢＣＴを通じて垂直構造体ＶＳと電気的に接続される。
接続ラインＣＬは、接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３）の各々でセルコンタクトプラグＣＰＬＧに各々接続される。
周辺コンタクトプラグＰＰＬＧが積層構造体ＳＴと横に離隔されて平坦絶縁膜１１０及び層間絶縁膜１２０を貫通する。
周辺コンタクトプラグＰＰＬＧは、周辺回路配線ＰＣＬと電気的に接続される。
セル、周辺コンタクトプラグ（ＣＰＬＧ、ＰＰＬＧ）の各々は、導電性金属窒化物（例えば、窒化チタン、窒化タンタル等）を含むバリアー金属膜及び金属（例えば、タングステン、チタニウム、タンタル等）を含む金属膜を含み得る。
【0058】
図８及び図１０を参照すると、本発明の実施形態による半導体メモリ装置は、Ｃ２Ｃ（ｃｈｉｐ ｔｏ ｃｈｉｐ）構造である。
Ｃ２Ｃ構造は、第１ウエハ上に周辺回路構造体ＰＳを含む下部チップを製作し、第１ウエハと異なる第２ウエハ上にセルアレイ構造体ＣＳを含む上部チップを製作した後、上部チップと下部チップをボンディング（ｂｏｎｄｉｎｇ）方式によって互いに接続することを意味する。
一例として、ボンディング方式は、上部チップの最上部メタル層に形成されたボンディングメタルと下部チップの最上部メタル層に形成されたボンディングメタルを互いに電気的に接続する方式を意味する。
例えば、ボンディングメタルが銅（Ｃｕ）で形成された場合、ボンディング方式は、Ｃｕ－ｔｏ－Ｃｕボンディング方式であり、ボンディングメタルは、アルミニウム（Ａｌ）或いはタングステン（Ｗ）でも形成され得る。
このように、周辺回路構造体ＰＳ及びセルアレイ構造体ＣＳを各々製造して互いに結合させる方法を通じて、各種熱処理工程にしたがう周辺回路の損傷を防止することができるので、本発明による３次元半導体メモリ装置の電気的特性及び信頼性を改善することができる。
Ｃ２Ｃ構造は、第１ウエハ上に周辺回路構造体ＰＳを含む下部チップを製作し、第１ウエハと異なる第２ウエハ上にセルアレイ構造体ＣＳを含む上部チップを製作した後、上部チップと下部チップをボンディング（ｂｏｎｄｉｎｇ）方式によって互いに接続することを意味する。
一例として、ボンディング方式は、上部チップの最上部メタル層に形成されたボンディングメタルと下部チップの最上部メタル層に形成されたボンディングメタルを互いに電気的に接続する方式を意味する。
例えば、ボンディングメタルが銅（Ｃｕ）で形成された場合、ボンディング方式は、Ｃｕ－ｔｏ－Ｃｕボンディング方式であり、ボンディングメタルは、アルミニウム（Ａｌ）或いはタングステン（Ｗ）でも形成され得る。
このように、周辺回路構造体ＰＳ及びセルアレイ構造体ＣＳを各々製造して互いに結合させる方法を通じて、各種熱処理工程にしたがう周辺回路の損傷を防止することができるので、本発明による３次元半導体メモリ装置の電気的特性及び信頼性を改善することができる。
【0059】
より詳細には、周辺回路構造体ＰＳは、基板１０の前面上に集積され、メモリセルアレイを制御する周辺回路、周辺回路と電気的に接続される周辺回路配線ＰＣＬ、周辺回路配線ＰＣＬと電気的に接続される第１ボンディングパッドＢＰ１、及びこれらを囲む下部絶縁膜５０を含む。
周辺回路構造体ＰＳは、先に説明したように、複数のパストランジスタ領域（ＰＴＲ１、ＰＴＲ２、ＰＴＲ３）、複数のページバッファ領域（ＰＢＲ１、ＰＢＲ２、ＰＢＲ３）、及び複数の周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３）を含む。
パストランジスタ領域（ＰＴＲ１、ＰＴＲ２、ＰＴＲ３）にパストランジスタ（ＰＴ１、ＰＴ２、ＰＴ３）が提供され、ページバッファ領域（ＰＢＲ１、ＰＢＲ２、ＰＢＲ３）にページバッファ回路ＰＢが提供される。
周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３）にロー及びカラムデコーダー及び制御回路が提供される。
下部絶縁膜５０は、単一絶縁膜或いは複数の積層された絶縁膜を含む。
第１ボンディングパッドＢＰ１は、最上層下部絶縁膜５０内に配置される。
下部絶縁膜５０は、第１ボンディングパッドＢＰ１の上面を覆わない。
最上層下部絶縁膜５０の上面は、第１ボンディングパッドＢＰ１の上面と実質的に共面をなす。
第１ボンディングパッドＢＰ１は、周辺回路配線ＰＬＰを通じて周辺回路と電気的に接続される。
周辺回路構造体ＰＳは、先に説明したように、複数のパストランジスタ領域（ＰＴＲ１、ＰＴＲ２、ＰＴＲ３）、複数のページバッファ領域（ＰＢＲ１、ＰＢＲ２、ＰＢＲ３）、及び複数の周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３）を含む。
パストランジスタ領域（ＰＴＲ１、ＰＴＲ２、ＰＴＲ３）にパストランジスタ（ＰＴ１、ＰＴ２、ＰＴ３）が提供され、ページバッファ領域（ＰＢＲ１、ＰＢＲ２、ＰＢＲ３）にページバッファ回路ＰＢが提供される。
周辺回路領域（ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３）にロー及びカラムデコーダー及び制御回路が提供される。
下部絶縁膜５０は、単一絶縁膜或いは複数の積層された絶縁膜を含む。
第１ボンディングパッドＢＰ１は、最上層下部絶縁膜５０内に配置される。
下部絶縁膜５０は、第１ボンディングパッドＢＰ１の上面を覆わない。
最上層下部絶縁膜５０の上面は、第１ボンディングパッドＢＰ１の上面と実質的に共面をなす。
第１ボンディングパッドＢＰ１は、周辺回路配線ＰＬＰを通じて周辺回路と電気的に接続される。
【0060】
周辺回路構造体ＰＳ上にセルアレイ構造体ＣＳが提供される。
セルアレイ構造体ＣＳは、半導体膜１００、積層構造体ＳＴ、垂直構造体ＶＳ、ビットラインＢＬ、接続ラインＣＬ、セルコンタクトプラグＣＰＬＧ、入出力コンタクトプラグＩＯＰＬＧ、入出力パッドＩＯＰＡＤ、及び第２ボンディングパッドＢＰ２を含む。
この実施形態で、積層構造体ＳＴは、図９の実施形態とは異なり、各接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３）で裏返った階段構造を有する。
積層構造体ＳＴは、セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）で実質的に均一の厚さを有する。
垂直構造体ＶＳは、先に説明したように、各セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）で積層構造体ＳＴを貫通する。
セルアレイ構造体ＣＳは、半導体膜１００、積層構造体ＳＴ、垂直構造体ＶＳ、ビットラインＢＬ、接続ラインＣＬ、セルコンタクトプラグＣＰＬＧ、入出力コンタクトプラグＩＯＰＬＧ、入出力パッドＩＯＰＡＤ、及び第２ボンディングパッドＢＰ２を含む。
この実施形態で、積層構造体ＳＴは、図９の実施形態とは異なり、各接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３）で裏返った階段構造を有する。
積層構造体ＳＴは、セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）で実質的に均一の厚さを有する。
垂直構造体ＶＳは、先に説明したように、各セルアレイ領域（ＣＡＲ１、ＣＡＲ２、ＣＡＲ３）で積層構造体ＳＴを貫通する。
【0061】
各接続領域（ＣＮＲ１、ＣＮＲ２、ＣＮＲ３）でセルコンタクトプラグＣＰＬＧが各導電パターン（ＧＥ１、ＧＥ２、ＧＥ３）のパッド部（ＰＡＤ１、ＰＡＤ２、ＰＡＤ３）に各々接続される。
セルコンタクトプラグＣＰＬＧが層間絶縁膜１２０及び平坦絶縁膜１１０を貫通して絶縁パターン（１０１、１０２、１０３）と接触する。
入出力コンタクトプラグＩＯＰＬＧは、層間絶縁膜（１２０、１３０）及び平坦絶縁膜１１０を貫通して接続ラインＣＬを通じて第２ボンディングパッドＢＰ２に接続される。
層間絶縁膜（１２０、１３０）の各々は、単一絶縁膜或いは複数の積層された絶縁膜を含み得る。
第２ボンディングパッドＢＰ２がセルアレイ構造体ＣＳの最上層層間絶縁膜１３０内に提供される。
第２ボンディングパッドＢＰ２は、ビットラインＢＬ及び接続ラインＣＬと電気的に接続される。
最上層層間絶縁膜１３０の表面は、周辺回路構造体ＰＳの最上層下部絶縁膜５０の表面と直接接触する。
セルコンタクトプラグＣＰＬＧが層間絶縁膜１２０及び平坦絶縁膜１１０を貫通して絶縁パターン（１０１、１０２、１０３）と接触する。
入出力コンタクトプラグＩＯＰＬＧは、層間絶縁膜（１２０、１３０）及び平坦絶縁膜１１０を貫通して接続ラインＣＬを通じて第２ボンディングパッドＢＰ２に接続される。
層間絶縁膜（１２０、１３０）の各々は、単一絶縁膜或いは複数の積層された絶縁膜を含み得る。
第２ボンディングパッドＢＰ２がセルアレイ構造体ＣＳの最上層層間絶縁膜１３０内に提供される。
第２ボンディングパッドＢＰ２は、ビットラインＢＬ及び接続ラインＣＬと電気的に接続される。
最上層層間絶縁膜１３０の表面は、周辺回路構造体ＰＳの最上層下部絶縁膜５０の表面と直接接触する。
【0062】
第２ボンディングパッドＢＰ２は、ボンディング方式によって第１ボンディングパッドＢＰ１と電気的に、及び物理的に互いに接続される。
即ち、第２ボンディングパッドＢＰ２が第１ボンディングパッドＢＰ１と直接接触する。
第２ボンディングパッドＢＰ２は、第１ボンディングパッドＢＰ１と実質的に同一の形状、同一の幅、又は同一の面積を有する。
第２ボンディングパッドＢＰ２は、第１ボンディングパッドＢＰ１と同一の金属物質を含む。
第２ボンディングパッドＢＰ２は、例えば、アルミニウム、銅、又はタングステン等で形成され得る。
即ち、第２ボンディングパッドＢＰ２が第１ボンディングパッドＢＰ１と直接接触する。
第２ボンディングパッドＢＰ２は、第１ボンディングパッドＢＰ１と実質的に同一の形状、同一の幅、又は同一の面積を有する。
第２ボンディングパッドＢＰ２は、第１ボンディングパッドＢＰ１と同一の金属物質を含む。
第２ボンディングパッドＢＰ２は、例えば、アルミニウム、銅、又はタングステン等で形成され得る。
【0063】
表面絶縁膜２１０が半導体膜１００の背面を覆う。
表面絶縁膜２１０上に入出力パッドＩＯＰＡＤが配置される。
表面絶縁膜２１０上にキャッピング絶縁膜２２０が配置され、キャッピング絶縁膜２２０は入出力パッドＩＯＰＡＤを覆う。
キャッピング絶縁膜２２０の前面に保護膜２３０及びパッシベーション層２４０が順次に形成される。
保護膜２３０は、例えば、シリコン窒化膜又はシリコン酸窒化膜であり得る。
パッシベーション層２４０は、例えば、感光性ポリイミド（ｐｈｏｔｏ ｓｅｎｓｉｔｉｖｅ ｐｏｌｙｉｍｉｄｅ、ＰＳＰＩ）のようなポリイミド系物質であり得る。
保護膜２３０及びパッシベーション層２４０は、入出力パッドＩＯＰＡＤの一部を露出させるパッドオープニングＯＰを有する。
表面絶縁膜２１０上に入出力パッドＩＯＰＡＤが配置される。
表面絶縁膜２１０上にキャッピング絶縁膜２２０が配置され、キャッピング絶縁膜２２０は入出力パッドＩＯＰＡＤを覆う。
キャッピング絶縁膜２２０の前面に保護膜２３０及びパッシベーション層２４０が順次に形成される。
保護膜２３０は、例えば、シリコン窒化膜又はシリコン酸窒化膜であり得る。
パッシベーション層２４０は、例えば、感光性ポリイミド（ｐｈｏｔｏ ｓｅｎｓｉｔｉｖｅ ｐｏｌｙｉｍｉｄｅ、ＰＳＰＩ）のようなポリイミド系物質であり得る。
保護膜２３０及びパッシベーション層２４０は、入出力パッドＩＯＰＡＤの一部を露出させるパッドオープニングＯＰを有する。
【0064】
図１１及び図１２は、図９及び図１０のＰ１部分を説明するための部分断面図であり、図１３及び図１４は、図９及び図１０のＰ１部分を説明するための部分断面図である。
以下の導電パターンＧＥ２に関連した説明は、他の導電パターン（ＧＥ１、ＧＥ３）にも同様に適用することができる。
以下の導電パターンＧＥ２に関連した説明は、他の導電パターン（ＧＥ１、ＧＥ３）にも同様に適用することができる。
【0065】
図９、図１０、及び図１１を参照すると、セルコンタクトプラグＣＰＬＧは、導電パターンＧＥ２と一対一に電気的接続され、セルコンタクトプラグＣＰＬＧの各々は、各導電パターンＧＥ２のパッド部ＰＡＤ２を貫通する。
セルコンタクトプラグＣＰＬＧは、導電パターンＧＥ２の側壁と各々接触する。
セルコンタクトプラグＣＰＬＧとこれに電気的に接続されたパッド部ＰＡＤ２の下に積層された導電パターンＧＥ２との間に側壁絶縁パターンＳＩＰが各々介在する。
セルコンタクトプラグＣＰＬＧは、導電パターンＧＥ２の側壁と各々接触する。
セルコンタクトプラグＣＰＬＧとこれに電気的に接続されたパッド部ＰＡＤ２の下に積層された導電パターンＧＥ２との間に側壁絶縁パターンＳＩＰが各々介在する。
【0066】
図９、図１０、及び図１２を参照すると、導電パターンＧＥ２の各々は、セルアレイ領域ＣＡＲ２上のライン部ＬＰ及び接続領域ＣＮＲ２上のパッド部ＰＡＤ２を含む。
ライン部ＬＰは、第１厚さを有し、パッド部ＰＡＤ２は、第１厚さより大きい第２厚さを有する。
ライン部ＬＰの下面及びパッド部ＰＡＤ２の下面は、共面をなす。
パッド部ＰＡＤ２の上面は、ライン部ＬＰの上面より高いレベルに位置する。
パッド部ＰＡＤ２の上面は、平坦絶縁膜１１０を貫通するセルコンタクトプラグＣＰＬＧと接触する。
また、水平絶縁パターンＨＰが垂直構造体ＶＳと隣接する導電パターンＧＥ２の一側壁及び各導電パターンＧＥ２の上面及び下面をコンフォーマルに覆う。
水平絶縁パターンＨＰは、アルミニウム酸化膜及びハフニウム酸化膜等のような高誘電膜を含む。
ライン部ＬＰは、第１厚さを有し、パッド部ＰＡＤ２は、第１厚さより大きい第２厚さを有する。
ライン部ＬＰの下面及びパッド部ＰＡＤ２の下面は、共面をなす。
パッド部ＰＡＤ２の上面は、ライン部ＬＰの上面より高いレベルに位置する。
パッド部ＰＡＤ２の上面は、平坦絶縁膜１１０を貫通するセルコンタクトプラグＣＰＬＧと接触する。
また、水平絶縁パターンＨＰが垂直構造体ＶＳと隣接する導電パターンＧＥ２の一側壁及び各導電パターンＧＥ２の上面及び下面をコンフォーマルに覆う。
水平絶縁パターンＨＰは、アルミニウム酸化膜及びハフニウム酸化膜等のような高誘電膜を含む。
【0067】
図１３を参照すると、本発明の実施形態による半導体メモリ装置のセルアレイ構造体ＣＳは、積層構造体ＳＴと半導体膜１００との間にソース構造体ＣＳＴをさらに含む。
ソース構造体ＣＳＴは、半導体膜１００上のソース導電パターンＳＣ及びソース導電パターンＳＣ上のサポート導電パターンＳＰを含む。
ソース構造体ＣＳＴは、半導体膜１００の上面と平行であり、積層構造体ＳＴと平行に第１方向Ｄ１に延長される。
垂直構造体ＶＳの各々は、垂直半導体パターンＶＰ及び垂直半導体パターンＶＰの側壁を囲むデータ格納パターンＤＳＰを含む。
ソース構造体ＣＳＴは、半導体膜１００上のソース導電パターンＳＣ及びソース導電パターンＳＣ上のサポート導電パターンＳＰを含む。
ソース構造体ＣＳＴは、半導体膜１００の上面と平行であり、積層構造体ＳＴと平行に第１方向Ｄ１に延長される。
垂直構造体ＶＳの各々は、垂直半導体パターンＶＰ及び垂直半導体パターンＶＰの側壁を囲むデータ格納パターンＤＳＰを含む。
【0068】
詳細には、垂直半導体パターンＶＰは、下端が閉じたパイプ形状又はマカロニ形状である。
垂直半導体パターンＶＰは、「Ｕ」字形状を有し、その内部に垂直絶縁パターンＶＩが満たされる。
垂直半導体パターンＶＰは、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はこれらの混合物のような半導体物質を含む。
半導体物質を含む垂直半導体パターンＶＰは、図３を参照して説明したストリング選択トランジスタＳＳＴ、メモリセルトランジスタＭＣＴ、及び接地選択トランジスタＧＳＴのチャンネルとして使用される。
垂直半導体パターンＶＰの底面は、ソース導電パターンＳＣの底面より低いレベルに位置する。
垂直半導体パターンＶＰは、「Ｕ」字形状を有し、その内部に垂直絶縁パターンＶＩが満たされる。
垂直半導体パターンＶＰは、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はこれらの混合物のような半導体物質を含む。
半導体物質を含む垂直半導体パターンＶＰは、図３を参照して説明したストリング選択トランジスタＳＳＴ、メモリセルトランジスタＭＣＴ、及び接地選択トランジスタＧＳＴのチャンネルとして使用される。
垂直半導体パターンＶＰの底面は、ソース導電パターンＳＣの底面より低いレベルに位置する。
【0069】
垂直半導体パターンＶＰの側壁一部は、ソース導電パターンＳＣと接触する。
より詳細には、ソース導電パターンＳＣは、サポート導電パターンＳＰと半導体膜１００との間で積層構造体ＳＴと並べた水平部ＳＣ１及び垂直半導体パターンＶＰの側壁一部分と接触し、垂直半導体パターンＶＰの側壁一部分を囲む側壁部ＳＣ２を含む。
ソース導電パターンＳＣで、水平部ＳＣ１上面は、サポート導電パターンＳＰの底面と接触し、水平部ＳＣ１底面は、半導体膜１００の上面と接触する。
ソース導電パターンＳＣの側壁部ＳＣ２は、水平部ＳＣ１から垂直に突出してサポート導電パターンＳＰの側壁一部と接触する。
ソース導電パターンＳＣの側壁部ＳＣ２の第３方向Ｄ３に厚さは、水平部ＳＣ１の厚さより大きい。
より詳細には、ソース導電パターンＳＣは、サポート導電パターンＳＰと半導体膜１００との間で積層構造体ＳＴと並べた水平部ＳＣ１及び垂直半導体パターンＶＰの側壁一部分と接触し、垂直半導体パターンＶＰの側壁一部分を囲む側壁部ＳＣ２を含む。
ソース導電パターンＳＣで、水平部ＳＣ１上面は、サポート導電パターンＳＰの底面と接触し、水平部ＳＣ１底面は、半導体膜１００の上面と接触する。
ソース導電パターンＳＣの側壁部ＳＣ２は、水平部ＳＣ１から垂直に突出してサポート導電パターンＳＰの側壁一部と接触する。
ソース導電パターンＳＣの側壁部ＳＣ２の第３方向Ｄ３に厚さは、水平部ＳＣ１の厚さより大きい。
【0070】
データ格納パターンＤＳＰが第３方向Ｄ３に延長され、各垂直半導体パターンＶＰの側壁を囲む。
データ格納パターンＤＳＰは、上端及び下端がオープンされた（ｏｐｅｎｅｄ）パイプ形状又はマカロニ形状である。
データ格納パターンＤＳＰの底面は、サポート導電パターンＳＰの上面と下面との間のレベルに位置する。
データ格納パターンＤＳＰは、１つの薄膜又は複数の薄膜で構成される。
本発明の実施形態で、データ格納パターンＤＳＰは、ＮＡＮＤフラッシュメモリ装置のデータ格納膜として、垂直半導体パターンＶＰの側壁上に順に積層されたトンネル絶縁膜ＴＩＬ、電荷格納膜ＣＩＬ、及びブロッキング絶縁膜ＢＬＫを含む。
電荷格納膜ＳＮは、トラップ絶縁膜、浮遊ゲート電極、又は導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ ｎａｎｏ ｄｏｔｓ）を含む絶縁膜であり得る。
データ格納パターンＤＳＰは、上端及び下端がオープンされた（ｏｐｅｎｅｄ）パイプ形状又はマカロニ形状である。
データ格納パターンＤＳＰの底面は、サポート導電パターンＳＰの上面と下面との間のレベルに位置する。
データ格納パターンＤＳＰは、１つの薄膜又は複数の薄膜で構成される。
本発明の実施形態で、データ格納パターンＤＳＰは、ＮＡＮＤフラッシュメモリ装置のデータ格納膜として、垂直半導体パターンＶＰの側壁上に順に積層されたトンネル絶縁膜ＴＩＬ、電荷格納膜ＣＩＬ、及びブロッキング絶縁膜ＢＬＫを含む。
電荷格納膜ＳＮは、トラップ絶縁膜、浮遊ゲート電極、又は導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ ｎａｎｏ ｄｏｔｓ）を含む絶縁膜であり得る。
【0071】
これに加えて、ダミーデータ格納パターンＲＤＳＰがデータ格納パターンＤＳＰと垂直に離隔されて半導体膜１００内に配置される。
ダミーデータ格納パターンＲＤＳＰは、データ格納パターンＤＳＰと同一の薄膜構造を有する。
図１４に示した実施形態によれば、垂直構造体ＶＳの各々は、積層構造体ＳＴを貫通して半導体膜１００と接続される。
詳細には、垂直構造体ＶＳの各々は、データ格納パターンＤＳＰ、垂直半導体パターンＶＰ、及び垂直絶縁パターンＶＩを含む。
垂直半導体パターンＶＰは、半導体膜１００と直接接触し、下段が閉じたパイプ形状又はＵ字形状であり得る。
データ格納パターンＤＳＰは、第３方向Ｄ３に延長され、上端及び下段がオープンされた（ｏｐｅｎｅｄ）パイプ形状（ｐｉｐｅ－ｓｈａｐｅｄ）又はマカロニ形状（ｍａｃａｒｏｎｉ－ｓｈａｐｅｄ）であり得る。
データ格納パターンＤＳＰは、垂直半導体パターンＶＰの側壁を囲む。
データ格納パターンは、先に説明したようにＮＡＮＤフラッシュメモリ装置のデータ格納膜として、トンネル絶縁膜ＴＩＬ、電荷格納膜ＣＩＬ、及びブロッキング絶縁膜ＢＬＫを含む。
ダミーデータ格納パターンＲＤＳＰは、データ格納パターンＤＳＰと同一の薄膜構造を有する。
図１４に示した実施形態によれば、垂直構造体ＶＳの各々は、積層構造体ＳＴを貫通して半導体膜１００と接続される。
詳細には、垂直構造体ＶＳの各々は、データ格納パターンＤＳＰ、垂直半導体パターンＶＰ、及び垂直絶縁パターンＶＩを含む。
垂直半導体パターンＶＰは、半導体膜１００と直接接触し、下段が閉じたパイプ形状又はＵ字形状であり得る。
データ格納パターンＤＳＰは、第３方向Ｄ３に延長され、上端及び下段がオープンされた（ｏｐｅｎｅｄ）パイプ形状（ｐｉｐｅ－ｓｈａｐｅｄ）又はマカロニ形状（ｍａｃａｒｏｎｉ－ｓｈａｐｅｄ）であり得る。
データ格納パターンＤＳＰは、垂直半導体パターンＶＰの側壁を囲む。
データ格納パターンは、先に説明したようにＮＡＮＤフラッシュメモリ装置のデータ格納膜として、トンネル絶縁膜ＴＩＬ、電荷格納膜ＣＩＬ、及びブロッキング絶縁膜ＢＬＫを含む。
【0072】
図１５は、本発明の実施形態による半導体メモリ装置を含む電子システムを概略的に示した図である。
図１５を参照すると、本発明の実施形態による電子システム１０００は、半導体メモリ装置１１００及び半導体メモリ装置１１００と電気的に接続されるコントローラ１２００を含む。
図１５を参照すると、本発明の実施形態による電子システム１０００は、半導体メモリ装置１１００及び半導体メモリ装置１１００と電気的に接続されるコントローラ１２００を含む。
【0073】
電子システム１０００は、１つ又は複数の半導体メモリ装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）又はストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）であり得る。
例えば、電子システム１０００は、１つ又は複数の半導体メモリ装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置、又は通信装置であり得る。
半導体メモリ装置１１００は、不揮発性メモリ装置であり、例えば、ＮＡＮＤフラッシュメモリ装置であり得る。
半導体メモリ装置１１００は、第１構造物１１００Ｆ及び第１構造物１１００Ｆ上の第２構造物１１００Ｓを含む。
実施形態で、第１構造物１１００Ｆは、第２構造物１１００Ｓの横に配置される。
例えば、電子システム１０００は、１つ又は複数の半導体メモリ装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置、又は通信装置であり得る。
半導体メモリ装置１１００は、不揮発性メモリ装置であり、例えば、ＮＡＮＤフラッシュメモリ装置であり得る。
半導体メモリ装置１１００は、第１構造物１１００Ｆ及び第１構造物１１００Ｆ上の第２構造物１１００Ｓを含む。
実施形態で、第１構造物１１００Ｆは、第２構造物１１００Ｓの横に配置される。
【0074】
第１構造物１１００Ｆは、デコーダー回路１１１０、ページバッファ１１２０、及びロジック回路１１３０を含む周辺回路構造物である。
第２構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ライン（ＵＬ１、ＵＬ２）、第１及び第２ゲート下部ライン（ＬＬ１、ＬＬ２）、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリセル構造物である。
第２構造物１１００Ｓで、各々のメモリセルストリングＣＳＴＲは、共通ソースラインＣＳＬに隣接する下部トランジスタ（ＬＴ１、ＬＴ２）、ビットラインＢＬに隣接する上部トランジスタ（ＵＴ１、ＵＴ２）、及び下部トランジスタ（ＬＴ１、ＬＴ２）と上部トランジスタ（ＵＴ１、ＵＴ２）との間に配置される複数のメモリセルトランジスタＭＣＴを含む。
下部トランジスタ（ＬＴ１、ＬＴ２）の数と上部トランジスタ（ＵＴ１、ＵＴ２）の数は、実施形態によって多様に変更することができる。
第２構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ライン（ＵＬ１、ＵＬ２）、第１及び第２ゲート下部ライン（ＬＬ１、ＬＬ２）、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリセル構造物である。
第２構造物１１００Ｓで、各々のメモリセルストリングＣＳＴＲは、共通ソースラインＣＳＬに隣接する下部トランジスタ（ＬＴ１、ＬＴ２）、ビットラインＢＬに隣接する上部トランジスタ（ＵＴ１、ＵＴ２）、及び下部トランジスタ（ＬＴ１、ＬＴ２）と上部トランジスタ（ＵＴ１、ＵＴ２）との間に配置される複数のメモリセルトランジスタＭＣＴを含む。
下部トランジスタ（ＬＴ１、ＬＴ２）の数と上部トランジスタ（ＵＴ１、ＵＴ２）の数は、実施形態によって多様に変更することができる。
【0075】
例示的な実施形態で、上部トランジスタ（ＵＴ１、ＵＴ２）は、ストリング選択トランジスタを含み、下部トランジスタ（ＬＴ１、ＬＴ２）は、接地選択トランジスタを含む。
ゲート下部ライン（ＬＬ１、ＬＬ２）は、各々下部トランジスタ（ＬＴ１、ＬＴ２）のゲート電極である。
ワードラインＷＬは、メモリセルトランジスタＭＣＴのゲート電極であり、ゲート上部ライン（ＵＬ１、ＵＬ２）は、各々上部トランジスタ（ＵＴ１、ＵＴ２）のゲート電極である。
例示的な実施形態で、下部トランジスタ（ＬＴ１、ＬＴ２）は、直列接続された下部消去制御トランジスタＬＴ１及び接地選択トランジスタＬＴ２を含む。
上部トランジスタ（ＵＴ１、ＵＴ２）は、直列接続されたストリング選択トランジスタＵＴ１及び上部消去制御トランジスタＵＴ２を含む。
下部消去制御トランジスタＬＴ１及び上部消去制御トランジスタＵＴ１の中で少なくとも１つは、ゲート誘導漏洩電流（Ｇａｔｅ Ｉｎｄｕｃｅ Ｄｒａｉｎ Ｌｅａｋａｇｅ、ＧＩＤＬ）現象を利用してメモリセルトランジスタＭＣＴに格納されたデータを削除する消去動作に利用することができる。
ゲート下部ライン（ＬＬ１、ＬＬ２）は、各々下部トランジスタ（ＬＴ１、ＬＴ２）のゲート電極である。
ワードラインＷＬは、メモリセルトランジスタＭＣＴのゲート電極であり、ゲート上部ライン（ＵＬ１、ＵＬ２）は、各々上部トランジスタ（ＵＴ１、ＵＴ２）のゲート電極である。
例示的な実施形態で、下部トランジスタ（ＬＴ１、ＬＴ２）は、直列接続された下部消去制御トランジスタＬＴ１及び接地選択トランジスタＬＴ２を含む。
上部トランジスタ（ＵＴ１、ＵＴ２）は、直列接続されたストリング選択トランジスタＵＴ１及び上部消去制御トランジスタＵＴ２を含む。
下部消去制御トランジスタＬＴ１及び上部消去制御トランジスタＵＴ１の中で少なくとも１つは、ゲート誘導漏洩電流（Ｇａｔｅ Ｉｎｄｕｃｅ Ｄｒａｉｎ Ｌｅａｋａｇｅ、ＧＩＤＬ）現象を利用してメモリセルトランジスタＭＣＴに格納されたデータを削除する消去動作に利用することができる。
【0076】
共通ソースラインＣＳＬ、第１及び第２ゲート下部ライン（ＬＬ１、ＬＬ２）、ワードラインＷＬ、及び第１及び第２ゲート上部ライン（ＵＬ１、ＵＬ２）は、第１構造物１１００Ｆ内で第２構造物１１００Ｓまで延長される第１接続配線１１１５を通じてデコーダー回路１１１０と電気的に接続される。
ビットラインＢＬは、第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延長される第２接続配線１１２５を通じてページバッファ１１２０と電気的に接続される。
第１構造物１１００Ｆで、デコーダー回路１１１０及びページバッファ１１２０は、複数のメモリセルトランジスタＭＣＴの中で少なくとも１つの選択メモリセルトランジスタに対する制御動作を実行する。
デコーダー回路１１１０及びページバッファ１１２０は、ロジック回路１１３０によって制御される。
半導体メモリ装置１１００は、ロジック回路１１３０と電気的に接続される入出力パッド１１０１を通じて、コントローラ１２００と通信する。
入出力パッド１１０１は、第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延長される入出力接続配線１１３５を通じてロジック回路１１３０と電気的に接続される。
ビットラインＢＬは、第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延長される第２接続配線１１２５を通じてページバッファ１１２０と電気的に接続される。
第１構造物１１００Ｆで、デコーダー回路１１１０及びページバッファ１１２０は、複数のメモリセルトランジスタＭＣＴの中で少なくとも１つの選択メモリセルトランジスタに対する制御動作を実行する。
デコーダー回路１１１０及びページバッファ１１２０は、ロジック回路１１３０によって制御される。
半導体メモリ装置１１００は、ロジック回路１１３０と電気的に接続される入出力パッド１１０１を通じて、コントローラ１２００と通信する。
入出力パッド１１０１は、第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延長される入出力接続配線１１３５を通じてロジック回路１１３０と電気的に接続される。
【0077】
図には示さなかったが、第１構造物１１００Ｆは、電圧発生器（図示せず）を含む。
電圧発生器は、メモリセルストリングＣＳＴＲの動作に必要であるプログラム電圧、読出し電圧、パス電圧、及び検証電圧等を生成する。
ここで、プログラム電圧は、読出し電圧、パス電圧、及び検証電圧に比べて相対的に高電圧（例えば、２０Ｖ～４０Ｖ）であり得る。
例示的な実施形態で、第１構造物１１００Ｆは、高電圧トランジスタ及び低電圧トランジスタを含む。
デコーダー回路１１１０は、メモリセルストリングＣＳＴＲのワードラインＷＬと接続されるパストランジスタを含む。
パストランジスタは、プログラム動作の時、ワードラインＷＬに印加されるプログラム電圧のように高電圧に耐えられる高電圧トランジスタを含む。
ページバッファ１１２０は、また高電圧に耐えられる高電圧トランジスタを含む。
電圧発生器は、メモリセルストリングＣＳＴＲの動作に必要であるプログラム電圧、読出し電圧、パス電圧、及び検証電圧等を生成する。
ここで、プログラム電圧は、読出し電圧、パス電圧、及び検証電圧に比べて相対的に高電圧（例えば、２０Ｖ～４０Ｖ）であり得る。
例示的な実施形態で、第１構造物１１００Ｆは、高電圧トランジスタ及び低電圧トランジスタを含む。
デコーダー回路１１１０は、メモリセルストリングＣＳＴＲのワードラインＷＬと接続されるパストランジスタを含む。
パストランジスタは、プログラム動作の時、ワードラインＷＬに印加されるプログラム電圧のように高電圧に耐えられる高電圧トランジスタを含む。
ページバッファ１１２０は、また高電圧に耐えられる高電圧トランジスタを含む。
【0078】
コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインターフェイス１２３０を含む。
実施形態により、電子システム１０００は、複数の半導体メモリ装置１１００を含み、この場合、コントローラ１２００は、複数の半導体メモリ装置１１００を制御する。
プロセッサ１２１０は、コントローラ１２００を含む電子システム１０００の全体の動作を制御する。
プロセッサ１２１０は、所定のファームウェアに応じて動作し、ＮＡＮＤコントローラ１２２０を制御して半導体メモリ装置１１００にアクセスする。
ＮＡＮＤコントローラ１２２０は、半導体メモリ装置１１００との通信を処理するＮＡＮＤインターフェイス１２２１を含む。
ＮＡＮＤインターフェイス１２２１を通じて、半導体メモリ装置１１００を制御するための制御命令、半導体メモリ装置１１００のメモリセルトランジスタＭＣＴに記録しようとするデータ、半導体メモリ装置１１００のメモリセルトランジスタＭＣＴから読み出しようとするデータ等が伝送される。
ホストインターフェイス１２３０は、電子システム１０００と外部ホストとの間の通信機能を提供する。
ホストインターフェイス１２３０を通じて外部ホストから制御命令を受信すると、プロセッサ１２１０は、制御命令に応答して半導体メモリ装置１１００を制御する。
実施形態により、電子システム１０００は、複数の半導体メモリ装置１１００を含み、この場合、コントローラ１２００は、複数の半導体メモリ装置１１００を制御する。
プロセッサ１２１０は、コントローラ１２００を含む電子システム１０００の全体の動作を制御する。
プロセッサ１２１０は、所定のファームウェアに応じて動作し、ＮＡＮＤコントローラ１２２０を制御して半導体メモリ装置１１００にアクセスする。
ＮＡＮＤコントローラ１２２０は、半導体メモリ装置１１００との通信を処理するＮＡＮＤインターフェイス１２２１を含む。
ＮＡＮＤインターフェイス１２２１を通じて、半導体メモリ装置１１００を制御するための制御命令、半導体メモリ装置１１００のメモリセルトランジスタＭＣＴに記録しようとするデータ、半導体メモリ装置１１００のメモリセルトランジスタＭＣＴから読み出しようとするデータ等が伝送される。
ホストインターフェイス１２３０は、電子システム１０００と外部ホストとの間の通信機能を提供する。
ホストインターフェイス１２３０を通じて外部ホストから制御命令を受信すると、プロセッサ１２１０は、制御命令に応答して半導体メモリ装置１１００を制御する。
【0079】
図１６は、本発明の実施形態による半導体メモリ装置を含む電子システムを概略的に示した斜視図である。
図１６を参照すると、本発明の実施形態による電子システム２０００は、メイン基板２００１と、メイン基板２００１に実装されるコントローラ２００２、１つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含む。
図１６を参照すると、本発明の実施形態による電子システム２０００は、メイン基板２００１と、メイン基板２００１に実装されるコントローラ２００２、１つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含む。
【0080】
半導体パッケージ２００３及びＤＲＡＭ２００４は、メイン基板２００１に形成される配線パターン２００５によってコントローラ２００２と互いに接続される。
メイン基板２００１は、外部ホストと結合される複数のピンを含むコネクタ２００６を含む。
コネクタ２００６で、複数のピンの数と配置は、電子システム２０００と外部ホストとの間の通信インターフェイスによって変更される。
例示的な実施形態で、電子システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用Ｍ－Ｐｈｙ等のインターフェイスの中でいずれか１つにしたがって外部ホストと通信する。
メイン基板２００１は、外部ホストと結合される複数のピンを含むコネクタ２００６を含む。
コネクタ２００６で、複数のピンの数と配置は、電子システム２０００と外部ホストとの間の通信インターフェイスによって変更される。
例示的な実施形態で、電子システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用Ｍ－Ｐｈｙ等のインターフェイスの中でいずれか１つにしたがって外部ホストと通信する。
【0081】
例示的な実施形態で、電子システム２０００は、コネクタ２００６を通じて外部ホストから供給される電源によって動作する。
電子システム２０００は、外部ホストから供給される電源をコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含み得る。
コントローラ２００２は、半導体パッケージ２００３にデータを読み出すか、又は半導体パッケージ２００３からデータを読み出し、電子システム２０００の動作速度を改善する。
ＤＲＡＭ２００４は、データ格納空間である半導体パッケージ２００３と外部ホストの速度との差を緩和するためのバッファメモリである。
電子システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとしても動作することができ、半導体パッケージ２００３に対する制御動作で臨時的にデータを格納するための空間を提供する。
電子システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラの外にＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含み得る。
電子システム２０００は、外部ホストから供給される電源をコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含み得る。
コントローラ２００２は、半導体パッケージ２００３にデータを読み出すか、又は半導体パッケージ２００３からデータを読み出し、電子システム２０００の動作速度を改善する。
ＤＲＡＭ２００４は、データ格納空間である半導体パッケージ２００３と外部ホストの速度との差を緩和するためのバッファメモリである。
電子システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとしても動作することができ、半導体パッケージ２００３に対する制御動作で臨時的にデータを格納するための空間を提供する。
電子システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラの外にＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含み得る。
【0082】
半導体パッケージ２００３は、互いに離隔された第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）を含む。
第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）は、各々複数の半導体チップ２２００を含む半導体パッケージである。
第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）の各々は、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、半導体チップ２２００の各々の下部面に配置される接着層２３００、半導体チップ２２００とパッケージ基板２１００を電気的に接続する接続構造物２４００、及びパッケージ基板２１００上で半導体チップ２２００及び接続構造物２４００を覆うモールディング層２５００を含む。
パッケージ基板２１００は、上部パッド２１３０を含む印刷回路基板である。
各々の半導体チップ２２００は、入出力パッド２２１０を含む。
入出力パッド２２１０は、図１５の入出力パッド１１０１に該当する。
半導体チップ２２００の各々は、積層構造体３２１０及び垂直構造体３２２０を含む。
半導体チップ２２００の各々は、先に説明した本発明の実施形態による半導体メモリ装置を含む。
第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）は、各々複数の半導体チップ２２００を含む半導体パッケージである。
第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）の各々は、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、半導体チップ２２００の各々の下部面に配置される接着層２３００、半導体チップ２２００とパッケージ基板２１００を電気的に接続する接続構造物２４００、及びパッケージ基板２１００上で半導体チップ２２００及び接続構造物２４００を覆うモールディング層２５００を含む。
パッケージ基板２１００は、上部パッド２１３０を含む印刷回路基板である。
各々の半導体チップ２２００は、入出力パッド２２１０を含む。
入出力パッド２２１０は、図１５の入出力パッド１１０１に該当する。
半導体チップ２２００の各々は、積層構造体３２１０及び垂直構造体３２２０を含む。
半導体チップ２２００の各々は、先に説明した本発明の実施形態による半導体メモリ装置を含む。
【0083】
例示的な実施形態で、接続構造物２４００は、入出力パッド２２１０と上部パッド２１３０を電気的に接続するボンディングワイヤである。
したがって、各々の第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）で、半導体チップ２２００は、ボンディングワイヤ方式に互いに電気的に接続され、パッケージ基板２１００の上部パッド２１３０と電気的に接続される。
実施形態によって、各々の第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）で、半導体チップ２２００は、ボンディングワイヤ方式の接続構造物２４００の代わりに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）を含む接続構造物によって互いに電気的に接続され得る。
例示的な実施形態で、コントローラ２００２と半導体チップ２２００は、１つのパッケージに含み得る。
例示的な実施形態で、メイン基板２００１と異なる別のインターポーザ基板にコントローラ２００２と半導体チップ２２００が実装され、インターポーザ基板に形成される配線によってコントローラ２００２と半導体チップ２２００が互いに接続され得る。
したがって、各々の第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）で、半導体チップ２２００は、ボンディングワイヤ方式に互いに電気的に接続され、パッケージ基板２１００の上部パッド２１３０と電気的に接続される。
実施形態によって、各々の第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）で、半導体チップ２２００は、ボンディングワイヤ方式の接続構造物２４００の代わりに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）を含む接続構造物によって互いに電気的に接続され得る。
例示的な実施形態で、コントローラ２００２と半導体チップ２２００は、１つのパッケージに含み得る。
例示的な実施形態で、メイン基板２００１と異なる別のインターポーザ基板にコントローラ２００２と半導体チップ２２００が実装され、インターポーザ基板に形成される配線によってコントローラ２００２と半導体チップ２２００が互いに接続され得る。
【0084】
図１７及び図１８は、本発明の実施形態による半導体パッケージの概略構成を示す断面図である。
図１７及び図１８は、各々図１６の半導体パッケージの例示的な実施形態であり、図１６の半導体パッケージを切断線Ｉ－Ｉ’線に沿って切断した領域の概略構成を示す断面図である。
図１７及び図１８は、各々図１６の半導体パッケージの例示的な実施形態であり、図１６の半導体パッケージを切断線Ｉ－Ｉ’線に沿って切断した領域の概略構成を示す断面図である。
【0085】
図１７を参照すると、半導体パッケージ２００３で、パッケージ基板２１００は、印刷回路基板である。
パッケージ基板２１００は、パッケージ基板ボディー部２１２０、パッケージ基板ボディー部２１２０の上面に配置される上部パッド（図１６の符号２１３０）、パッケージ基板ボディー部２１２０の下面に配置されるか、或いは下面を通じて露出される下部パッド２１２５、及びパッケージ基板ボディー部２１２０の内部で上部パッド２１３０と下部パッド２１２５を電気的に接続する内部配線２１３５を含む。
上部パッド２１３０は、接続構造物２４００と電気的に接続される。
下部パッド２１２５は、導電性接続部２８００を通じて図１６のように電子システム２０００のメイン基板２００１の配線パターン２００５に接続される。
半導体チップ２２００の各々は、半導体基板３０１０及び半導体基板３０１０上に順次に積層される第１構造物３１００及び第２構造物３２００を含む。
パッケージ基板２１００は、パッケージ基板ボディー部２１２０、パッケージ基板ボディー部２１２０の上面に配置される上部パッド（図１６の符号２１３０）、パッケージ基板ボディー部２１２０の下面に配置されるか、或いは下面を通じて露出される下部パッド２１２５、及びパッケージ基板ボディー部２１２０の内部で上部パッド２１３０と下部パッド２１２５を電気的に接続する内部配線２１３５を含む。
上部パッド２１３０は、接続構造物２４００と電気的に接続される。
下部パッド２１２５は、導電性接続部２８００を通じて図１６のように電子システム２０００のメイン基板２００１の配線パターン２００５に接続される。
半導体チップ２２００の各々は、半導体基板３０１０及び半導体基板３０１０上に順次に積層される第１構造物３１００及び第２構造物３２００を含む。
【0086】
図１７の第１構造物３１００及び図１８の第１構造物４１００は、先に説明した本発明の実施形態で周辺回路構造体に対応し、図１７の第２構造物３２００及び図１８の第２構造物４２００は、先に説明した実施形態でセルアレイ構造体に対応する。
第１構造物３１００は、周辺配線３１１０を含む周辺回路領域を含む。
第２構造物３２００は、ソース構造体３２０５、ソース構造体３２０５上の積層構造体３２１０、積層構造体３２１０を貫通する垂直構造体３２２０と分離構造体３２３０、垂直構造体３２２０と電気的に接続されるビットライン３２４０、及び積層構造体３２１０のワードライン（図１５のＷＬ）と電気的に接続されるセルコンタクトプラグを含む。
第１構造物３１００／第２構造物３２００／半導体チップ２２００の各々は、先に説明した分離構造体３２３０をさらに含む。
半導体チップ２２００の各々は、第１構造物３１００の周辺配線３１１０と電気的に接続され、第２構造物３２００内に延長される貫通配線３２４５を含む。
貫通配線３２４５は、積層構造体３２１０の外側に配置され、積層構造体３２１０を貫通するようにさらに配置される。
半導体チップ２２００の各々は、第１構造物３１００の周辺配線３１１０と電気的に接続される入出力パッド（図１６の２２１０）をさらに含む。
第１構造物３１００は、周辺配線３１１０を含む周辺回路領域を含む。
第２構造物３２００は、ソース構造体３２０５、ソース構造体３２０５上の積層構造体３２１０、積層構造体３２１０を貫通する垂直構造体３２２０と分離構造体３２３０、垂直構造体３２２０と電気的に接続されるビットライン３２４０、及び積層構造体３２１０のワードライン（図１５のＷＬ）と電気的に接続されるセルコンタクトプラグを含む。
第１構造物３１００／第２構造物３２００／半導体チップ２２００の各々は、先に説明した分離構造体３２３０をさらに含む。
半導体チップ２２００の各々は、第１構造物３１００の周辺配線３１１０と電気的に接続され、第２構造物３２００内に延長される貫通配線３２４５を含む。
貫通配線３２４５は、積層構造体３２１０の外側に配置され、積層構造体３２１０を貫通するようにさらに配置される。
半導体チップ２２００の各々は、第１構造物３１００の周辺配線３１１０と電気的に接続される入出力パッド（図１６の２２１０）をさらに含む。
【0087】
図１８を参照すると、半導体パッケージ２００３Ａで、半導体チップ２２００の各々は、半導体基板４０１０、半導体基板４０１０上の第１構造物４１００、及び第１構造物４１００上でウエハボンディング方式に第１構造物４１００と接合された第２構造物４２００を含む。
第１構造物４１００は、周辺配線４１１０及び第１接合構造物４１５０を含む周辺回路領域を含む。
第２構造物４２００は、ソース構造体４２０５、ソース構造体４２０５と第１構造物４１００との間の積層構造体４２１０、積層構造体４２１０を貫通する垂直構造体４２２０と分離構造体４２３０、及び垂直構造体４２２０及び積層構造体４２１０のワードライン（図１５のＷＬ）と各々電気的に接続される第２接合構造物４２５０を含む。
例えば、第２接合構造物４２５０は、垂直構造体４２２０と電気的に接続されるビットライン４２４０及びワードライン（図１５のＷＬ）と電気的に接続されるセルコンタクトプラグを通じて、各々垂直構造体４２２０及びワードライン（図１５のＷＬ）と電気的に接続される。
第１構造物４１００は、周辺配線４１１０及び第１接合構造物４１５０を含む周辺回路領域を含む。
第２構造物４２００は、ソース構造体４２０５、ソース構造体４２０５と第１構造物４１００との間の積層構造体４２１０、積層構造体４２１０を貫通する垂直構造体４２２０と分離構造体４２３０、及び垂直構造体４２２０及び積層構造体４２１０のワードライン（図１５のＷＬ）と各々電気的に接続される第２接合構造物４２５０を含む。
例えば、第２接合構造物４２５０は、垂直構造体４２２０と電気的に接続されるビットライン４２４０及びワードライン（図１５のＷＬ）と電気的に接続されるセルコンタクトプラグを通じて、各々垂直構造体４２２０及びワードライン（図１５のＷＬ）と電気的に接続される。
【0088】
第１構造物４１００の第１接合構造物４１５０及び第２構造物４２００の第２接合構造物４２５０は、互いに接触しながら、接合される。
第１接合構造物４１５０及び第２接合構造物４２５０の接合される部分は、銅（Ｃｕ）で形成され得る。
第１構造物４１００／第２構造物４２００／半導体チップ２２００の各々は、先に説明した実施形態によるソース構造体をさらに含む。
半導体チップ２２００の各々は、第１構造物４１００の周辺配線４１１０と電気的に接続される入出力パッド（図１６の２２１０）をさらに含む。
図１７の半導体チップ２２００又は図１８の半導体チップ２２００は、ボンディングワイヤ形状の接続構造物２４００によって互いに電気的に接続される。
但し、例示的な実施形態で、図１７の半導体チップ２２００又は図１８の半導体チップ２２００を含む１つの半導体パッケージ内での半導体チップ２２００は、貫通電極ＴＳＶを含む接続構造物（３２６５、４２６５）によって互いに電気的に接続され得る。
第１接合構造物４１５０及び第２接合構造物４２５０の接合される部分は、銅（Ｃｕ）で形成され得る。
第１構造物４１００／第２構造物４２００／半導体チップ２２００の各々は、先に説明した実施形態によるソース構造体をさらに含む。
半導体チップ２２００の各々は、第１構造物４１００の周辺配線４１１０と電気的に接続される入出力パッド（図１６の２２１０）をさらに含む。
図１７の半導体チップ２２００又は図１８の半導体チップ２２００は、ボンディングワイヤ形状の接続構造物２４００によって互いに電気的に接続される。
但し、例示的な実施形態で、図１７の半導体チップ２２００又は図１８の半導体チップ２２００を含む１つの半導体パッケージ内での半導体チップ２２００は、貫通電極ＴＳＶを含む接続構造物（３２６５、４２６５）によって互いに電気的に接続され得る。
【0089】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0090】
１ メモリセルアレイ
２ 周辺回路
３ ローデコーダー
４ パストランジスタユニット
５ ページバッファ
６ カラムデコーダー
７ 電圧発生器
８ 制御回路
１０ 基板
１００ 半導体膜
１１０ 平坦絶縁膜
１２０ 層間絶縁膜
ＢＬ ビットライン
ＢＬＫ０～ＢＬＫｎ メモリブロック
ＢＲ１、ＢＲ２ ブリッジ領域
ＣＡＲ１、ＣＡＲ２、ＣＡＲ３、ＣＡＲ４ （第１～第４）セルアレイ領域
ＣＮＲ１、ＣＮＲ２、ＣＮＲ３、ＣＮＲ４ （第１～第４）接続領域
ＣＬ 接続ライン
ＣＰＬＧ セルコンタクトプラグ
ＣＳ セルアレイ構造体
ＧＥ１、ＧＥ２ 導電パターン
ＩＬＤ１、ＩＬＤ２ （第１、第２）絶縁膜
ＰＢ ページバッファ回路
ＰＢＲ１、ＰＢＲ２、ＰＢＲ３、ＰＢＲ４ （第１～第４）ページバッファ領域
ＰＢＵ１、ＰＢＵ２、ＰＢＵ３ ページバッファ回路
ＰＣ１、ＰＣ２、ＰＣ３ 周辺回路
ＰＣＬ 周辺回路配線
ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３、ＰＥＲＩ４ （第１～第４）周辺回路領域
ＰＰＬＧ 周辺コンタクトプラグ
ＰＲ１、ＰＲ２ パッド領域
ＰＳ 周辺ロジック構造体
ＰＴＲ１、ＰＴＲ２、ＰＴＲ３、ＰＴＲ４ （第１～第４）パストランジスタ領域
ＰＴＵ１、ＰＴＵ２、ＰＴＵ３ （第１～第３）サブユニット
ＳＴ 積層構造体
ＳＴＲ１、ＳＴＲ２ （第１、第２）階段構造
ＶＳ 垂直構造体
２ 周辺回路
３ ローデコーダー
４ パストランジスタユニット
５ ページバッファ
６ カラムデコーダー
７ 電圧発生器
８ 制御回路
１０ 基板
１００ 半導体膜
１１０ 平坦絶縁膜
１２０ 層間絶縁膜
ＢＬ ビットライン
ＢＬＫ０～ＢＬＫｎ メモリブロック
ＢＲ１、ＢＲ２ ブリッジ領域
ＣＡＲ１、ＣＡＲ２、ＣＡＲ３、ＣＡＲ４ （第１～第４）セルアレイ領域
ＣＮＲ１、ＣＮＲ２、ＣＮＲ３、ＣＮＲ４ （第１～第４）接続領域
ＣＬ 接続ライン
ＣＰＬＧ セルコンタクトプラグ
ＣＳ セルアレイ構造体
ＧＥ１、ＧＥ２ 導電パターン
ＩＬＤ１、ＩＬＤ２ （第１、第２）絶縁膜
ＰＢ ページバッファ回路
ＰＢＲ１、ＰＢＲ２、ＰＢＲ３、ＰＢＲ４ （第１～第４）ページバッファ領域
ＰＢＵ１、ＰＢＵ２、ＰＢＵ３ ページバッファ回路
ＰＣ１、ＰＣ２、ＰＣ３ 周辺回路
ＰＣＬ 周辺回路配線
ＰＥＲＩ１、ＰＥＲＩ２、ＰＥＲＩ３、ＰＥＲＩ４ （第１～第４）周辺回路領域
ＰＰＬＧ 周辺コンタクトプラグ
ＰＲ１、ＰＲ２ パッド領域
ＰＳ 周辺ロジック構造体
ＰＴＲ１、ＰＴＲ２、ＰＴＲ３、ＰＴＲ４ （第１～第４）パストランジスタ領域
ＰＴＵ１、ＰＴＵ２、ＰＴＵ３ （第１～第３）サブユニット
ＳＴ 積層構造体
ＳＴＲ１、ＳＴＲ２ （第１、第２）階段構造
ＶＳ 垂直構造体
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】