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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024003779
(43)【公開日】2024-01-15
(54)【発明の名称】ΔΣ変調器
(51)【国際特許分類】
H03M 3/02 20060101AFI20240105BHJP
【ＦＩ】
H03M3/02
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023102524
(22)【出願日】2023-06-22
(31)【優先権主張番号】P 2022102697
(32)【優先日】2022-06-27
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(71)【出願人】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(71)【出願人】
【識別番号】520124752
【氏名又は名称】株式会社ミライズテクノロジーズ
(74)【代理人】
【識別番号】110000567
【氏名又は名称】弁理士法人サトー
(72)【発明者】
【氏名】和田 祥太郎
(72)【発明者】
【氏名】根塚 智裕
(72)【発明者】
【氏名】古田 善一
【テーマコード（参考）】
5J064
【Ｆターム（参考）】
5J064BA03
5J064BB14
5J064BC06
5J064BC07
5J064BC08
5J064BC09
5J064BC10
5J064BC11
5J064BC15
5J064BC16
(57)【要約】
【課題】回路全体としてオフセットの影響を極力低減できるようにしたΔΣ変調器を提供する。
【解決手段】制御回路１４は、スイッチＳ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂにより容量結合アンプ１１の入力にてチョッピングすることで変調すると共に、スイッチＳ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂにより容量結合アンプ１１の出力にてチョッピングすることで復調し、スイッチＳ５ａ、Ｓ５ｂ、Ｓ６ａ、Ｓ６ｂにより容量結合アンプ１１の復調後の出力信号を第一積分器１２に取り込ませる。
【選択図】図１
【解決手段】制御回路１４は、スイッチＳ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂにより容量結合アンプ１１の入力にてチョッピングすることで変調すると共に、スイッチＳ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂにより容量結合アンプ１１の出力にてチョッピングすることで復調し、スイッチＳ５ａ、Ｓ５ｂ、Ｓ６ａ、Ｓ６ｂにより容量結合アンプ１１の復調後の出力信号を第一積分器１２に取り込ませる。
【選択図】図１
【特許請求の範囲】
【請求項1】
サンプリング容量（Ｃ１ａ、Ｃ１ｂ）、フィードバック容量（Ｃ３ａ、Ｃ３ｂ）、オペアンプ（ＯＰ１）を備えて構成されアナログ入力信号を増幅する容量結合アンプ（１１）と、
前記容量結合アンプの後段に一段目の積分器として相関二重サンプリング型の第一積分器（１２）と、
前記第一積分器の後段に第二積分器（１３）と、
前記第二積分器の後段に前記第二積分器の出力値を量子化する量子化器（１６）と、
前記量子化器の出力をＤ／Ａ変換し、前記第一積分器及び前記第二積分器にフィードバックするＤ／Ａ変換器（２０ａ、２０ｂ、２２０ａ、２２０ｂ）と、
前記容量結合アンプの入力と前記容量結合アンプのサンプリング容量との間に接続されたチョッピング用の第１スイッチ（ＳＷ１、Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ）と、
前記容量結合アンプの出力と前記第一積分器の入力との間に接続されたチョッピング用の第２スイッチ（ＳＷ２、Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂ）と、
前記第２スイッチと前記第一積分器の入力との間に接続された第３スイッチ（ＳＷ３、Ｓ５ａ、Ｓ５ｂ、Ｓ６ａ、Ｓ６ｂ）と、
制御回路（１４）と、を備え、
前記制御回路は、
前記第１スイッチにより前記容量結合アンプの入力にてチョッピングすることで変調すると共に、前記第２スイッチにより前記容量結合アンプの出力にてチョッピングすることで復調し、前記第３スイッチにより前記容量結合アンプの復調後の出力信号を前記第一積分器に取り込ませるΔΣ変調器。
前記容量結合アンプの後段に一段目の積分器として相関二重サンプリング型の第一積分器（１２）と、
前記第一積分器の後段に第二積分器（１３）と、
前記第二積分器の後段に前記第二積分器の出力値を量子化する量子化器（１６）と、
前記量子化器の出力をＤ／Ａ変換し、前記第一積分器及び前記第二積分器にフィードバックするＤ／Ａ変換器（２０ａ、２０ｂ、２２０ａ、２２０ｂ）と、
前記容量結合アンプの入力と前記容量結合アンプのサンプリング容量との間に接続されたチョッピング用の第１スイッチ（ＳＷ１、Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ）と、
前記容量結合アンプの出力と前記第一積分器の入力との間に接続されたチョッピング用の第２スイッチ（ＳＷ２、Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂ）と、
前記第２スイッチと前記第一積分器の入力との間に接続された第３スイッチ（ＳＷ３、Ｓ５ａ、Ｓ５ｂ、Ｓ６ａ、Ｓ６ｂ）と、
制御回路（１４）と、を備え、
前記制御回路は、
前記第１スイッチにより前記容量結合アンプの入力にてチョッピングすることで変調すると共に、前記第２スイッチにより前記容量結合アンプの出力にてチョッピングすることで復調し、前記第３スイッチにより前記容量結合アンプの復調後の出力信号を前記第一積分器に取り込ませるΔΣ変調器。
【請求項2】
前記制御回路は、
基準周波数（Ｆｓ）の所定位相タイミングの第１制御信号（Φ１）により前記第一積分器を駆動するとき、前記第一積分器の入力の前記第３スイッチを駆動するタイミングと同一の前記基準周波数（Ｆｓ）の所定タイミングでチョッピング動作させ、前記第１スイッチ及び前記第２スイッチを、前記基準周波数の第１制御信号（Φ１）の１／２の周波数（Ｆｓ／２）にてチョッピング動作させる請求項１記載のΔΣ変調器。
基準周波数（Ｆｓ）の所定位相タイミングの第１制御信号（Φ１）により前記第一積分器を駆動するとき、前記第一積分器の入力の前記第３スイッチを駆動するタイミングと同一の前記基準周波数（Ｆｓ）の所定タイミングでチョッピング動作させ、前記第１スイッチ及び前記第２スイッチを、前記基準周波数の第１制御信号（Φ１）の１／２の周波数（Ｆｓ／２）にてチョッピング動作させる請求項１記載のΔΣ変調器。
【請求項3】
サンプリング容量（Ｃ１ａ、Ｃ１ｂ）、フィードバック容量（Ｃ３ａ、Ｃ３ｂ）、オペアンプ（ＯＰ１）を備えて構成されアナログ入力信号を増幅する容量結合アンプ（１１）と、
前記容量結合アンプの後段に一段目の積分器として相関二重サンプリング型の第一積分器（１２）と、
前記第一積分器の後段に第二積分器（１３）と、
前記第二積分器の後段に前記第二積分器の出力を量子化する量子化器（１６）と、
前記量子化器の出力をＤ／Ａ変換し、前記第一積分器及び前記第二積分器にフィードバックするＤ／Ａ変換器（２０ａ、２０ｂ、２２０ａ、２２０ｂ）と、
前記容量結合アンプの入力と前記容量結合アンプのサンプリング容量との間に接続されたチョッピング用の第１スイッチ（ＳＷ１、Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ）と、
前記容量結合アンプの出力と前記第一積分器の入力との間に接続されたチョッピング用の第２スイッチ（ＳＷ２ａ、Ｓ５ａ、Ｓ５ｂ、Ｓ６ａ、Ｓ６ｂ）と、
制御回路（１４）と、を備え、
前記制御回路は、
前記第１スイッチにより前記容量結合アンプの入力にてチョッピングすることで変調すると共に、
前記第２スイッチにより前記容量結合アンプの出力にてチョッピングすることで復調し、かつ前記容量結合アンプの復調後の出力信号を前記第一積分器に取り込ませるΔΣ変調器。
前記容量結合アンプの後段に一段目の積分器として相関二重サンプリング型の第一積分器（１２）と、
前記第一積分器の後段に第二積分器（１３）と、
前記第二積分器の後段に前記第二積分器の出力を量子化する量子化器（１６）と、
前記量子化器の出力をＤ／Ａ変換し、前記第一積分器及び前記第二積分器にフィードバックするＤ／Ａ変換器（２０ａ、２０ｂ、２２０ａ、２２０ｂ）と、
前記容量結合アンプの入力と前記容量結合アンプのサンプリング容量との間に接続されたチョッピング用の第１スイッチ（ＳＷ１、Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ）と、
前記容量結合アンプの出力と前記第一積分器の入力との間に接続されたチョッピング用の第２スイッチ（ＳＷ２ａ、Ｓ５ａ、Ｓ５ｂ、Ｓ６ａ、Ｓ６ｂ）と、
制御回路（１４）と、を備え、
前記制御回路は、
前記第１スイッチにより前記容量結合アンプの入力にてチョッピングすることで変調すると共に、
前記第２スイッチにより前記容量結合アンプの出力にてチョッピングすることで復調し、かつ前記容量結合アンプの復調後の出力信号を前記第一積分器に取り込ませるΔΣ変調器。
【請求項4】
基準周波数（Ｆｓ）の所定位相タイミングの第１制御信号（Φ１）により前記第一積分器を駆動するとき、
前記第１スイッチを前記基準周波数（Ｆｓ）の１／２倍の周波数（Ｆｓ／２）にてチョッピング動作させ、前記第２スイッチを前記基準周波数の１／２倍の周波数（Ｆｓ／２）で且つ前記第１スイッチの駆動タイミングに対して位相が９０°異なるタイミングにてチョッピング動作させる請求項３記載のΔΣ変調器。
前記第１スイッチを前記基準周波数（Ｆｓ）の１／２倍の周波数（Ｆｓ／２）にてチョッピング動作させ、前記第２スイッチを前記基準周波数の１／２倍の周波数（Ｆｓ／２）で且つ前記第１スイッチの駆動タイミングに対して位相が９０°異なるタイミングにてチョッピング動作させる請求項３記載のΔΣ変調器。
【請求項5】
前記容量結合アンプに備えられる前記オペアンプ（ＯＰ１）の入力をＤＣバイアスするために前記オペアンプ（ＯＰ１）の入出力をショートする第４スイッチ（Ｓ２０ａ、Ｓ２０ｂ）と、
前記第一積分器（１２）に備えられる第２オペアンプ（ＯＰ２）の入出力をショートする第５スイッチ（Ｓ９ａ、Ｓ９ｂ）と、を備え、
前記制御回路は、
基準周波数（Ｆｓ）の所定位相タイミングの第１制御信号（Φ１）にて前記第５スイッチ（Ｓ９ａ、Ｓ９ｂ）を駆動し、
前記第１制御信号（Φ１）がオンとなるオン期間、又は、前記オン期間よりも短い所定時間内で前記第４スイッチをオンする第２制御信号（Φ０）を生成し、前記第２制御信号により前記第４スイッチを駆動する請求項１から４の何れか一項に記載のΔΣ変調器。
前記第一積分器（１２）に備えられる第２オペアンプ（ＯＰ２）の入出力をショートする第５スイッチ（Ｓ９ａ、Ｓ９ｂ）と、を備え、
前記制御回路は、
基準周波数（Ｆｓ）の所定位相タイミングの第１制御信号（Φ１）にて前記第５スイッチ（Ｓ９ａ、Ｓ９ｂ）を駆動し、
前記第１制御信号（Φ１）がオンとなるオン期間、又は、前記オン期間よりも短い所定時間内で前記第４スイッチをオンする第２制御信号（Φ０）を生成し、前記第２制御信号により前記第４スイッチを駆動する請求項１から４の何れか一項に記載のΔΣ変調器。
【請求項6】
前記制御回路は、
マスタクロック（Φ１２）により同期させながら、且つ、１／２周波数に分周した第３制御信号（Φ１３＿１）と、
前記マスタクロック（Φ１２）により同期させながら、且つ、１／２周波数に分周した前記第３制御信号との間で位相が９０度異なる第４制御信号（Φ１３＿２）と、を生成し、
前記第３制御信号を第１所定時間だけ遅延させることで前記第１制御信号（Φ１）を生成し、
さらに前記第３制御信号を第２所定時間だけ遅延させるか、又は、前記第１制御信号を第３所定時間だけ遅延させた第５制御信号（Ｔ２）と、を生成し、
前記第２制御信号（Φ０）の立上りエッジを前記第５制御信号（Ｔ２）の立上りエッジにより規定し、前記第２制御信号（Φ０）の立下りエッジを前記第４制御信号（Φ１３＿２）の立下りエッジにより規定することで、前記第２制御信号（Φ０）のオン期間を生成する請求項５記載のΔΣ変調器。
マスタクロック（Φ１２）により同期させながら、且つ、１／２周波数に分周した第３制御信号（Φ１３＿１）と、
前記マスタクロック（Φ１２）により同期させながら、且つ、１／２周波数に分周した前記第３制御信号との間で位相が９０度異なる第４制御信号（Φ１３＿２）と、を生成し、
前記第３制御信号を第１所定時間だけ遅延させることで前記第１制御信号（Φ１）を生成し、
さらに前記第３制御信号を第２所定時間だけ遅延させるか、又は、前記第１制御信号を第３所定時間だけ遅延させた第５制御信号（Ｔ２）と、を生成し、
前記第２制御信号（Φ０）の立上りエッジを前記第５制御信号（Ｔ２）の立上りエッジにより規定し、前記第２制御信号（Φ０）の立下りエッジを前記第４制御信号（Φ１３＿２）の立下りエッジにより規定することで、前記第２制御信号（Φ０）のオン期間を生成する請求項５記載のΔΣ変調器。
【請求項7】
前記アナログ入力信号を入力する入力部、及び、前記量子化器の出力部後段、をチョッピング動作するように構成している請求項１から４の何れか一項に記載のΔΣ変調器。
【請求項8】
前記第一積分器及び前記第二積分器のフィードバック容量の前後、をチョッピング動作するように構成している請求項７記載のΔΣ変調器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ΔΣ変調器に関する。
【背景技術】
【0002】
例えば、特許文献１記載の装置によれば、容量差動回路の第１及び第２の静電容量の比に比例してアナログ信号を増幅してアナログ信号を提供する増幅器を備えており、増幅器により増幅されたアナログ信号を積分器で積分する技術を提供している。また、特許文献２には容量差動増幅回路により増幅されたアナログ差動信号に基づいてデジタル出力信号を生成する装置が例示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１０１５８３３５号明細書
【特許文献2】米国特許第１０１３５４５９号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
想定される従来構成の場合、容量差動増幅回路の出力にオフセット電圧が発生する。この場合の後段の第一積分器は、入力電圧の誤差に対しても感度が良い構成となるため、容量結合アンプ自身のオフセットの影響により、最終出力として所望の出力が得られない虞がある。
【0005】
具体的には、容量の電気特性により容量結合アンプの出力容量が、差動動作間で異なることから、後段の第一積分器から見ると容量結合アンプの出力インピーダンスが差動間で異なるようにみえてしまう。すると、第一積分器内のスイッチのインジェクション量が差動間で変化し、誤差として見えてしまう。
【0006】
本開示の目的は、回路全体としてオフセットの影響を極力低減できるようにしたΔΣ変調器を提供することにある。
【課題を解決するための手段】
【0007】
本開示は、アナログ入力信号をデジタル変換するＡ／Ｄ変換装置である。容量結合アンプは、サンプリング容量、フィードバック容量、アンプを備えて構成され前記アナログ入力信号を増幅する。相関二重サンプリング型の第一積分器は、容量結合アンプの後段に一段目の積分器として構成される。また第一積分器の後段に第二積分器を備える。第二積分器の後段に第二積分器の出力値を量子化する量子化器を備える。
【0008】
さらに量子化器の出力をＤ／Ａ変換し、第一積分器及び第二積分器にフィードバックするＤ／Ａ変換器を備える。チョッピング用の第１スイッチは、容量結合アンプの入力と容量結合アンプのサンプリング容量との間に接続される。チョッピング用の第２スイッチは、容量結合アンプの出力と第一積分器の入力との間に接続される。制御回路は、第１スイッチにより容量結合アンプの入力にてチョッピングすることで変調すると共に、第２スイッチにより前記容量結合アンプの出力にてチョッピングすることで復調する。
【0009】
請求項１記載の発明によれば、容量結合アンプの出力にオフセットが発生するものの、第１スイッチのチョッピングにより変調し第２スイッチのチョッピングにより復調するようにしているため、その出力信号が正負の変化を繰り返すことになるためＤＣ値は平均値に収束することで、オフセットの影響を最終出力に現れないようにできる。これにより、第一積分器が入力電圧依存の誤差に対して強い感度を持ってしまう場合でもその影響を受けなくなるので、回路全体としてオフセットの影響を低減できる。
【0010】
また、特許文献１記載の技術によれば、入力スイッチ部の動作周波数を、容量差増幅回路の動作周波数と同一にしないと正常に動作しない。また、入力の前段にアンチエイリアスフィルタ等の抵抗を置いたとき、スイッチドキャパシタ動作による電荷吸い込みにより前段の抵抗にて電圧降下が起こり検出誤差になる。
【0011】
これに対し、請求項２記載の発明によれば、制御回路が、チョッピング用の第１スイッチ、第２スイッチを使用して、所定周波数の１／２の周波数にてチョッピング動作させることでスイッチの駆動周波数を低下させることができる。前段の抵抗に流れる電流量は低下するので、電圧降下による検出誤差を低減できる。
【図面の簡単な説明】
【0012】
【図1】第１実施形態におけるΔΣ変調器の電気的構成図
【図2A】第１実施形態における制御回路の構成例
【図2B】第１実施形態における制御信号の形成方法例
【図2C】第１実施形態における各部信号の変化を概略的に示すタイムチャート
【図3】第１実施形態のΔΣ変調器を従来例と比較して示す構成ブロック図
【図4】第１実施形態について各スイッチに与える制御信号の対応図
【図5】第１実施形態における一動作状態を示す電気的構成図その１
【図6】第１実施形態における一動作状態を示す電気的構成図その２
【図7】第１実施形態における一動作状態を示す電気的構成図その３
【図8】第１実施形態における一動作状態を示す電気的構成図その４
【図9】第２実施形態におけるΔΣ変調器の電気的構成図
【図10】第２実施形態における各部信号の変化を概略的に示すタイムチャート
【図11】第２実施形態について各スイッチに与える制御信号の対応図
【図12】第２実施形態のΔΣ変調器を従来例と比較して示す構成ブロック図
【図13】第２実施形態における一動作状態を示す電気的構成図その１
【図14】第２実施形態における一動作状態を示す電気的構成図その２
【図15】第２実施形態における一動作状態を示す電気的構成図その３
【図16】第２実施形態における一動作状態を示す電気的構成図その４
【図17】第３実施形態におけるΔΣ変調器の電気的構成図
【図18】第３実施形態について各スイッチに与える制御信号の対応図
【図19】第３実施形態における各部信号の変化を概略的に示すタイムチャート
【図20】第３実施形態において容量結合アンプの入出力スイッチのオンオフ変化に対する入出力電圧変化例
【図21】第４実施形態におけるΔΣ変調器の電気的構成図
【図22】第４実施形態について制御信号の変化を概略的に示すタイムチャート
【図23】第４実施形態について示す極性変換用スイッチの等価回路図その１
【図24】第４実施形態について示す極性変換用スイッチの等価回路図その２
【図25】第４実施形態について示す極性変換用スイッチの等価回路図その３
【発明を実施するための形態】
【0013】
以下、ΔΣ変調器の幾つかの実施形態について図面を参照しながら説明する。各実施形態において実質的に同一又は類似部分には同一符号又は類似符号（例えば一及び十の位に同一数字を付すと共に百の位に他の数字）を付して必要に応じて説明を省略し、各実施形態では特徴部分を中心に説明する。また、下記の実施形態においては差動回路を用いて説明するが、対称性のある差動構成の回路構成要素に添え字ａ、ｂを付して図示しており、必要に応じて添え字ａ、ｂを省略して説明することがある。
【0014】
（第１実施形態）
第１実施形態について図１から図８を参照しながら説明する。図１にΔΣ変調器１５の概略構成を示す。ΔΣ変調器１５は、容量結合アンプ１１、第一積分器１２、第二積分器１３、及び制御回路１４を備える。また、第二積分器１３の出力段には量子化器１６が構成されており、ΔΣ変調器１５は、量子化器１６の出力を、Ｄ／Ａ変換器２０ａ及び２０ｂにより第一積分器１２にフィードバックすると共に、Ｄ／Ａ変換器２２０ａ及び２２０ｂにより第二積分器１３にフィードバックする構成とされている。
第１実施形態について図１から図８を参照しながら説明する。図１にΔΣ変調器１５の概略構成を示す。ΔΣ変調器１５は、容量結合アンプ１１、第一積分器１２、第二積分器１３、及び制御回路１４を備える。また、第二積分器１３の出力段には量子化器１６が構成されており、ΔΣ変調器１５は、量子化器１６の出力を、Ｄ／Ａ変換器２０ａ及び２０ｂにより第一積分器１２にフィードバックすると共に、Ｄ／Ａ変換器２２０ａ及び２２０ｂにより第二積分器１３にフィードバックする構成とされている。
【0015】
制御回路１４は、マイクロコンピュータ又はロジック回路などにより構成されるもので、容量結合アンプ１１、第一積分器１２、第二積分器１３、量子化器１６、Ｄ／Ａ変換器２０ａ及び２０ｂ、２２０ａ及び２２０ｂの各構成に制御信号を出力する。
【0016】
差動のアナログ入力信号Ｖinp、Ｖinmは、入力端子Ｉna、Ｉnbを通じて容量結合アンプ１１に入力される。このときＶinp－Ｖinm＝±１００ｍＶ程度の電圧が印加される。コモンモード電圧Ｖcmもまた各入力端子Ｉna、Ｉnbに入力されることから、Ｖinp=＋Ｖdiff／２＋Ｖｃｍ、Ｖinm＝－Ｖdiff／２＋Ｖｃｍの電圧が各入力端子Ｉna、Ｉnbに入力される。
【0017】
容量結合アンプ１１は、全差動型のオペアンプＯＰ１を主体として構成され、抵抗Ｒ１ａ、Ｒ１ｂ、及び、フィードバック容量となるキャパシタＣ３ａ、Ｃ３ｂの並列接続回路をオペアンプＯＰ１の入出力間に接続して構成されている。抵抗Ｒ１ａ、Ｒ１ｂは、入力電圧を定めるために設けられる。また、入力端子Ｉna、ＩnbとオペアンプＯＰ１の反転入力端子及び非反転入力端子との間にはサンプリング容量となるキャパシタＣ１ａ、Ｃ１ｂがそれぞれ接続されている。
【0018】
また、入力端子ＩnaとオペアンプＯＰ１の反転入力端子及び非反転入力端子との間には、スイッチＳ１ａ、Ｓ２ｂがそれぞれ介在して接続されている。入力端子ＩnbとオペアンプＯＰ１の反転入力端子及び非反転入力端子との間には、スイッチＳ２ａ、Ｓ１ｂがそれぞれ介在して接続されている。制御回路１４がスイッチＳ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂをオンオフ制御することでアナログ入力信号Ｖinp、Ｖinmを極性反転してオペアンプＯＰ１に入力させることができる。スイッチＳ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂは、容量結合アンプ１１の入力とキャパシタＣ３ａ、Ｃ３ｂとの間に接続されたチョッピング用の第１スイッチＳＷ１に相当している。なおオペアンプＯＰ１の入出力間にはスイッチを介在して構成していない。
【0019】
容量結合アンプ１１の出力は第一積分器１２に入力されている。言い換えると、第一積分器１２の前段にアナログ入力信号Ｖinp、Ｖinmを増幅する容量結合アンプ１１が接続されていることになる。またオペアンプＯＰ１の出力と第一積分器１２のキャパシタＣ４ａ、Ｃ４ｂの入力との間にはスイッチＳ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂ、Ｓ５ａ、Ｓ５ｂ、Ｓ６ａ、Ｓ６ｂが図示形態に接続されている。スイッチＳ３、Ｓ４は、容量結合アンプ１１の出力と第一積分器１２の入力との間に接続される第２スイッチ相当の構成を示す。スイッチＳ５、Ｓ６は、前述したスイッチＳ３、Ｓ４と第一積分器１２の入力との間に接続された第３スイッチ相当の構成を示す。これらのスイッチＳ３、Ｓ４、Ｓ５、Ｓ６は、例えば容量結合アンプ１１の出力極性について正転／反転を切り替えるスイッチを示す。
【0020】
第一積分器１２は、一段目の積分器を構成しており、いわゆる相関二重サンプリング（ＣＤＳ）型の積分器による。第一積分器１２もまた全差動型のオペアンプＯＰ２を主体として構成される。オペアンプＯＰ１の出力は、前述したスイッチＳ３～Ｓ６と共にキャパシタＣ４に入力されている。
【0021】
オペアンプＯＰ２の入出力間には、短絡切替経路及びキャパシタＣ５の通電経路が並列接続して構成されている。短絡切替経路にはスイッチＳ９がオペアンプＯＰ２の入出力間に構成されている。キャパシタＣ５の通電経路には当該キャパシタＣ５とスイッチＳ１０とが直列接続されており、キャパシタＣ５の充放電の切り替えについてスイッチＳ１０を用いて行うことができる。
【0022】
第一積分器１２の出力は第二積分器１３に入力されている。第二積分器１３もまた全差動型のオペアンプＯＰ３を主体として構成される。オペアンプＯＰ２の出力は、オペアンプＯＰ３の入力にキャパシタＣ６を介在して接続されている。また、オペアンプＯＰ２の出力とオペアンプＯＰ３の入力との間には、スイッチＳ１１ａ、Ｓ１１ｂ、Ｓ１２ａ、Ｓ１２ｂ、Ｓ１３ａ、Ｓ１３ｂ、Ｓ１４ａ、Ｓ１４ｂが図示形態に接続して構成されている。
【0023】
これらのスイッチＳ１１～Ｓ１４は、第一積分器１２のキャパシタＣ５から第二積分器１３のキャパシタＣ６への電荷充電時、又は、キャパシタＣ６の電荷放電時に切り替えられるスイッチを示す。
【0024】
オペアンプＯＰ３の入出力の間にはキャパシタＣ７ａ、Ｃ７ｂがフィードバック容量として接続されている。スイッチＳ１４ａ、Ｓ１４ｂは、キャパシタＣ６からキャパシタＣ７へ充電時に切り替えられるスイッチを示す。オペアンプＯＰ３の出力は量子化器１６の入力に接続されている。また、オペアンプＯＰ３の出力と量子化器１６の入力との間にスイッチは介在されていない。
【0025】
量子化器１６は、第二積分器１３の出力をレベル変換しデジタル信号Ｄoutとする。また、量子化器１６のデジタル信号Ｄoutは、Ｄ／Ａ変換器２０ａ、２０ｂ及び２２０ａ、２２０ｂに入力される。本実施形態のＤ／Ａ変換器２０ａ、２０ｂは、量子化器１６により出力されるデジタル信号Ｄoutに基づいて第一積分器１２にフィードバックする。Ｄ／Ａ変換器２０ａ、２０ｂは、デジタル信号Ｄoutに基づいて電位を出力する回路である。
【0026】
Ｄ／Ａ変換器２０ａ、２０ｂと第一積分器１２を構成するオペアンプＯＰ２の入力との間には、スイッチＳ７ａ、Ｓ７ｂ、及びキャパシタＣ２ａ、Ｃ２ｂが直列接続されており、制御回路１４がスイッチＳ７ａ、Ｓ７ｂをオンしたときに、Ｄ／Ａ変換器２０ａ、２０ｂが第一積分器１２にフィードバックする。オペアンプＯＰ２は第２オペアンプに相当する。
【0027】
またＤ／Ａ変換器２２０ａ、２２０ｂは、量子化器１６により出力されるデジタル信号Ｄoutに基づいて第二積分器１３にフィードバックする。Ｄ／Ａ変換器２２０ａ、２２０ｂは、デジタル信号Ｄoutに基づいて電位を出力する回路である。
【0028】
Ｄ／Ａ変換器２２０ａ、２２０ｂと第二積分器１３を構成するキャパシタＣ６ａ、Ｃ６ｂの入力との間には、スイッチＳ８ａ、Ｓ８ｂ、及びキャパシタＣ２２ａ、Ｃ２２ｂが直列接続されており、制御回路１４がスイッチＳ８ａ、Ｓ８ｂをオンしたときに、Ｄ／Ａ変換器２２０ａ、２２０ｂが第二積分器１３にフィードバックする。
【0029】
次に、制御回路１４の電気的構成を説明すると共に制御信号の生成方法について説明する。図２Ａに示すように、制御回路１４は、マスタクロック生成器２１、分周器２２、同期回路２３、オンオフエッジ生成器２４、クロック生成器２５及び２６を備える。マスタクロック生成器２１は、例えば水晶発振器などを用いて構成されており、高精度にマスタクロックΦ１２を生成し分周器２２及び同期回路２３に出力する。
【0030】
図２ＢにはマスタクロックΦ１２と、各種制御信号Φ１３＿１、Φ１３＿２、Φ１、Φ１ｄ、Φ２、Φ２ｄ、Φ０、元信号Ｔ１～Ｔ４の関係性をタイムチャートによって示している。分周器２２は、マスタクロックΦ１２を入力すると２分周し、同期回路２３に出力する。同期回路２３は、マスタクロックΦ１２と分周器２２の出力とから制御信号Φ１３＿１、Φ１３＿２を生成する。同期回路２３は、分周器２２の出力を互いに９０°移相して得られる制御信号Φ１３＿１、Φ１３＿２をＡＤＣ動作周波数信号として生成し、それぞれオンオフエッジ生成器２４、クロック生成器２６に出力する。ここで、同期回路２３は、マスタクロックΦ１２により同期させながら、且つ、マスタクロックΦ１２を１／２周波数に分周した制御信号Φ１３＿１を生成している。制御信号Φ１３＿１は第３制御信号に相当する。制御信号Φ１３＿２は第４制御信号に相当するもので、その立下りエッジは制御信号Φ０の立下りエッジを規定する信号を示す。
【0031】
オンオフエッジ生成器２４は、前述した制御信号Φ１、Φ１ｄ、Φ２、Φ２ｄの元信号Ｔ１、Ｔ２、Ｔ３、Ｔ４を生成するもので、制御信号Φ１３＿１を０°から所定時間だけ遅延させた制御信号を生成する。元信号Ｔ１、Ｔ２、Ｔ３、Ｔ４は、制御信号Φ１３＿１の立上りエッジを基準として徐々に所定の時間だけ遅延させることで生成される。オンオフエッジ生成器２４は、制御信号Φ１３＿１を第２所定時間だけ遅延させて元信号Ｔ２を生成している。これに代えて、オンオフエッジ生成器２４は、制御信号Φ１を第３所定時間だけ遅延させて元信号Ｔ２を生成するようにしても良い。元信号Ｔ２は第５制御信号に相当するもので、その立上りエッジは制御信号Φ０の立上りエッジを規定する信号を示す。
【0032】
クロック生成器２５は、スイッチドキャパシタ用に用いられるクロック生成器であり、キャパシタＣ１～Ｃ７の充放電を制御するための制御信号Φ１、Φ１ｄ、Φ２、Φ２ｄを生成する。制御信号Φ１は第１制御信号に相当する。オンオフエッジ生成器２４が制御信号Φ１３＿１を遅延させることで元信号Ｔ１、Ｔ３を生成し、クロック生成器２５が元信号Ｔ１、Ｔ３のエッジを用いて制御信号Φ１３＿１と同位相にて制御信号Φ１を生成している。このようにすることで制御信号Φ１３＿１を第１所定時間だけ遅延させて制御信号Φ１を生成している。
【0033】
図２Ｃには、前述の各スイッチに印加する制御信号Φ１、Φ２、Φ１ｄ、Φ２ｄを図示しており、図４には何れのスイッチに制御信号Φ１、Φ２、Φ１ｄ、Φ２ｄを印加するかを対応して示している。またクロック生成器２６は、後述実施形態で説明する容量結合アンプリセット用のクロック生成器であり制御信号Φ０を生成する。制御信号Φ０は、制御信号Φ１ｄの立上りエッジにて規定されており、その後のΦ１３＿２の立下りエッジにて立下がる信号であるが、この制御信号Φ０の使用方法は後述実施形態にて説明する。
【0034】
なお、制御信号Φ１、Φ２は相補的にオンオフする制御信号であり、制御信号Φ１ｄ、Φ２ｄもまた相補的にオンオフする制御信号である。すなわち、これらの制御信号Φ１と制御信号Φ２との間はノンオーバーラップとされており、制御信号Φ１ｄと制御信号Φ２ｄとの間もノンオーバーラップとされている。また、制御信号Φ１ｄ、Φ２ｄは、制御信号Φ１、Φ２に比較して僅かに遅れるように出力される制御信号である。また、制御信号Φ１ｄｉｎ、Φ１ｄｏｕｔは、制御信号Φ１ｄを二分周して生成される制御信号であり、制御信号Φ１ｄの立下りエッジにてオンオフが切り替わる制御信号を示している。また、制御信号Φ２ｄｉｎ、Φ２ｄｏｕｔは、制御信号Φ２ｄを二分周して生成される制御信号であり、制御信号Φ２ｄの立上りエッジにてオンオフが切り替わる制御信号を示している。
【0035】
図２Ｃ、図４に示すように、制御回路１４は制御信号Φ１、Φ２、Φ１ｄ、Φ１ｄｉｎ、Φ１ｄｏｕｔ、Φ２ｄ、Φ２ｄｉｎ、Φ２ｄｏｕｔを、対象のスイッチＳ１ａ、Ｓ１ｂ～Ｓ１５ａ、Ｓ１５ｂに出力することで当該スイッチＳ１ａ、Ｓ１ｂ～Ｓ１５ａ、Ｓ１５ｂをオンオフ制御する。なお、スイッチＳ１ａ、Ｓ１ｂ～Ｓ１５ａ、Ｓ１５ｂの詳細なオンオフ制御内容は図５～図８を参照。
【0036】
【0037】
図３には、容量結合アンプ１１の入力にスイッチＳ１、Ｓ２からなる第１スイッチＳＷ１が接続されており、出力にはスイッチＳ３、Ｓ４からなる第２スイッチＳＷ２が接続されていることを示している。この図３においては、制御信号Φ１、Φ２、Φ１ｄ、Φ２ｄの周波数を所定の基準周波数Ｆｓとして示している。第一積分器１２、第二積分器１３は制御信号Φ１、Φ２、Φ１ｄ、Φ２ｄにより駆動されるため、基準周波数Ｆｓは、第一積分器１２、第二積分器１３の駆動周波数となる。
【0038】
スイッチＳ１、Ｓ２からなる第１スイッチＳＷ１は、制御信号Φ１ｄｉｎ、Φ２ｄｉｎにより駆動されるため、オンオフを繰り返すことで、基準周波数Ｆｓの１／２の周波数Ｆｓ／２にて容量結合アンプ１１の入力容量となるキャパシタＣ１に対して充放電を繰り返し、容量結合アンプ１１の入力にてチョッピング動作する。これにより、容量結合アンプ１１の入力にてチョッピングすることでアナログ入力信号Ｖinp、Ｖinmを変調している。なお、本願で説明する「チョッピング動作」とは、入力接続又は出力接続の極性を切り替えることを広義に示すもので、例えば、後述する図２３～図２５に例示したように極性反転回路Ｘ１～Ｘ３などにより入力接続又は出力接続を切り替えることを示している。
【0039】
スイッチＳ３、Ｓ４からなる第２スイッチＳＷ２は、制御信号Φ１ｄｏｕｔ、Φ２ｄｏｕｔにより駆動される。このため、第２スイッチＳＷ２は所定の基準周波数Ｆｓの１／２の周波数Ｆｓ／２にてオンオフを繰り返し、容量結合アンプ１１の出力にてチョッピング動作し、容量結合アンプ１１の出力とスイッチＳ５、Ｓ６からなる第３スイッチＳＷ３との切り分けを行っている。これにより、第２スイッチＳＷ２により容量結合アンプ１１の出力にてチョッピングすることで復調している。このように、第１スイッチＳＷ１、第２スイッチＳＷ２が、容量結合アンプ１１の前後にそれぞれ周波数Ｆｓ／２にて駆動されるように設けられており、チョッピング周波数を基準周波数Ｆｓの１／２に抑えている。
【0040】
また、第２スイッチＳＷ２の後段にはスイッチＳ５、Ｓ６からなる第３スイッチＳＷ３、スイッチＳ９、Ｓ１０からなる第４スイッチＳＷ４が設けられている。第３スイッチＳＷ３は、制御信号Φ１ｄ、Φ２ｄによりオンオフ駆動されるため、基準周波数Ｆｓにより第一積分器１２の入力にてチョッピング動作し、第２スイッチＳＷ２とキャパシタＣ４との切り分けを行っている。本実施形態では、第３スイッチＳＷ３が切り替えられることで、第一積分器１２は容量結合アンプ１１の復調後の出力信号を入力できる。第４スイッチＳＷ４は、制御信号Φ１、Φ２によりオンオフ駆動され基準周波数Ｆｓにて駆動される。
【0041】
制御回路１４が、基準周波数Ｆｓの所定位相タイミングの制御信号Φ１により第一積分器１２を駆動するときには、第一積分器１２の入力の第３スイッチＳＷ３、及び第一積分器１２を構成する第４スイッチＳＷ４を駆動するタイミングと同一の基準周波数Ｆｓの所定タイミングでチョッピング動作させ、第１スイッチＳＷ１及び第２スイッチＳＷ２を、基準周波数Ｆｓの制御信号Φ１の１／２の周波数Ｆｓ／２にてチョッピング動作させていることになる。
【0042】
＜各スイッチのオンオフ動作と信号処理の流れ説明＞
以下、図５から図８を参照しながら信号処理の流れや動作を簡単に説明する。
図５には制御信号Φ１＝ＯＮ、Φ１ｄ＝ＯＮ、Φ２＝ＯＦＦ、Φ２ｄ＝ＯＦＦ、Φ１ｄｉｎ＝ＯＮ、Φ１ｄｏｕｔ＝ＯＮ、Φ２ｄｉｎ＝ＯＦＦ、Φ２ｄｏｕｔ＝ＯＦＦ時の結線状態を示している。
図２Ｃのタイミングｔ１、ｔ１ｄにおいて、制御信号Φ１、Φ２、Φ１ｄ、Φ２ｄが、Φ１＝ＯＮ、Φ１ｄ＝ＯＮ、Φ２＝ＯＦＦ、Φ２ｄ＝ＯＦＦ、Φ１ｄｉｎ＝ＯＮ、Φ１ｄｏｕｔ＝ＯＮ、Φ２ｄｉｎ＝ＯＦＦ、Φ２ｄｏｕｔ＝ＯＦＦになると、図５に示すように結線接続される。
以下、図５から図８を参照しながら信号処理の流れや動作を簡単に説明する。
図５には制御信号Φ１＝ＯＮ、Φ１ｄ＝ＯＮ、Φ２＝ＯＦＦ、Φ２ｄ＝ＯＦＦ、Φ１ｄｉｎ＝ＯＮ、Φ１ｄｏｕｔ＝ＯＮ、Φ２ｄｉｎ＝ＯＦＦ、Φ２ｄｏｕｔ＝ＯＦＦ時の結線状態を示している。
図２Ｃのタイミングｔ１、ｔ１ｄにおいて、制御信号Φ１、Φ２、Φ１ｄ、Φ２ｄが、Φ１＝ＯＮ、Φ１ｄ＝ＯＮ、Φ２＝ＯＦＦ、Φ２ｄ＝ＯＦＦ、Φ１ｄｉｎ＝ＯＮ、Φ１ｄｏｕｔ＝ＯＮ、Φ２ｄｉｎ＝ＯＦＦ、Φ２ｄｏｕｔ＝ＯＦＦになると、図５に示すように結線接続される。
【0043】
このとき容量結合アンプ１１の出力と第一積分器１２の入力との間はストレート接続される。アナログ入力信号Ｖinp、Ｖinmが容量結合アンプ１１のキャパシタＣ１に入力される。すると、容量結合アンプ１１が、入力信号を増幅した上で、続いて第一積分器１２のサンプリング容量となるキャパシタＣ４にサンプルされる。また、スイッチＳ１０がオフすることからキャパシタＣ５の電荷は保持されたままとなる。
【0044】
その後、図６に示すように、タイミングｔ２、ｔ２ｄにおいて、制御信号Φ１、Φ２、Φ１ｄ、Φ２ｄが、Φ１＝ＯＦＦ、Φ１ｄ＝ＯＦＦ、Φ２＝ＯＮ、Φ２ｄ＝ＯＮ、Φ１ｄｉｎ＝ＯＦＦ、Φ１ｄｏｕｔ＝ＯＦＦ、Φ２ｄｉｎ＝ＯＮ、Φ２ｄｏｕｔ＝ＯＮになると、図６に示すように結線接続される。容量結合アンプ１１の出力と第一積分器１２の入力との間はストレート接続された状態を維持する。
【0045】
このとき、容量結合アンプ１１の入力キャパシタＣ１の入力電圧が変化することから電圧変化分の電荷がキャパシタＣ３に転送されると共に容量結合アンプ１１の出力端子の電圧も変化し、第一積分器１２の入力電圧も変化する。第一積分器１２の入力電圧が変化することでキャパシタＣ５の出力値が変化し、結果として前回までの出力値に今回の変化分を加算して積分出力することになる。
【0046】
他方、制御信号Φ２ｄ＝ＯＮによりスイッチＳ１１がオンすることから、キャパシタＣ５の蓄積電荷がキャパシタＣ６に電荷分配される。さらに、スイッチＳ１４がオンすることから、第二積分器１３は、第一積分器１２の積分出力を入力してさらに積分出力し、オペアンプＯＰ３の出力からキャパシタＣ７に電荷を蓄積させる。第二積分器１３による積分電圧は量子化器１６に入力される。量子化器１６は、このオペアンプＯＰ３による積分電圧に基づいてデジタル信号Ｄoutを生成する。
【0047】
Ｄ／Ａ変換器２０ａ、２０ｂは、デジタル信号Ｄoutに基づいて高電位又は低電位を第一積分器１２にフィードバック出力すると共に、Ｄ／Ａ変換器２２０ａ、２２０ｂは、デジタル信号Ｄoutに基づいて高電位又は低電位を第二積分器１３にフィードバック出力する。このとき、第一積分器１２は、Ｄ／Ａ変換器２０ａ、２０ｂの出力を加算して積分出力すると共に、第二積分器１３は、Ｄ／Ａ変換器２２０ａ、２２０ｂの出力を加算して積分出力する。
【0048】
その後、図２Ｃのタイミングｔ３、ｔ３ｄにおいて、制御信号Φ１、Φ２、Φ１ｄ、Φ２ｄが、Φ１＝ＯＮ、Φ１ｄ＝ＯＮ、Φ２＝ＯＦＦ、Φ２ｄ＝ＯＦＦ、Φ１ｄｉｎ＝ＯＦＦ、Φ１ｄｏｕｔ＝ＯＦＦ、Φ２ｄｉｎ＝ＯＮ、Φ２ｄｏｕｔ＝ＯＮになると、図７に示すように結線接続される。
【0049】
このとき、アナログ入力信号Ｖinm、Ｖinpが容量結合アンプ１１のキャパシタＣ１ｂ、Ｃ１ａに入力される。すると、容量結合アンプ１１が、入力信号を増幅した上で、続いて第一積分器１２のサンプリング容量となるキャパシタＣ４にサンプルされる。また、スイッチＳ１０がオフすることからキャパシタＣ５の電荷は保持されたままとなる。
【0050】
その後、図２Ｃのタイミングｔ４、ｔ４ｄにおいて、制御信号Φ１、Φ２、Φ１ｄ、Φ２ｄが、Φ１＝ＯＦＦ、Φ１ｄ＝ＯＦＦ、Φ２＝ＯＮ、Φ２ｄ＝ＯＮ、Φ１ｄｉｎ＝ＯＮ、Φ１ｄｏｕｔ＝ＯＮ、Φ２ｄｉｎ＝ＯＦＦ、Φ２ｄｏｕｔ＝ＯＦＦになると、図８に示すように結線接続される。容量結合アンプ１１の出力と第一積分器１２の入力との間はクロス接続が維持される。
【0051】
このとき、容量結合アンプ１１の入力キャパシタＣ１の入力電圧が変化することから電圧変化分の電荷がキャパシタＣ３に転送されると共に容量結合アンプ１１の出力端子の電圧も変化し第一積分器１２の入力電圧も変化する。
【0052】
第一積分器１２は、前回までの出力値に今回の変化分を加算して積分出力することになる。他方、制御信号Φ２ｄ＝ＯＮによりスイッチＳ１１がオンすることから、オペアンプＯＰ２の出力電圧がキャパシタＣ６に入力される。さらに、スイッチＳ１４がオンすることから、第二積分器１３は、第一積分器１２の積分出力を入力してさらに積分出力し、オペアンプＯＰ３の出力からキャパシタＣ７に電荷を蓄積させる。第二積分器１３による積分電圧は量子化器１６に入力される。
【0053】
前述同様に、量子化器１６はデジタル信号Ｄoutを定期的に出力することから、Ｄ／Ａ変換器２０ａ、２０ｂ、２２０ａ、２２０ｂはそれぞれ第一積分器１２、第二積分器１３にフィードバック出力できる。以降、図５から図８に示すステータスが順に繰り返される。
【0054】
＜本実施形態の技術的意義＞
このような第１実施形態に係る構成によれば、容量結合アンプ１１の出力にオフセットが発生するものの、第１スイッチＳＷ１のチョッピングにより変調し、第２スイッチＳＷ２のチョッピングにより復調するようにしている。また第３スイッチＳＷ３により容量結合アンプ１１の復調後の出力信号を第一積分器１２に取り込むようにしている。
このような第１実施形態に係る構成によれば、容量結合アンプ１１の出力にオフセットが発生するものの、第１スイッチＳＷ１のチョッピングにより変調し、第２スイッチＳＷ２のチョッピングにより復調するようにしている。また第３スイッチＳＷ３により容量結合アンプ１１の復調後の出力信号を第一積分器１２に取り込むようにしている。
【0055】
このため、その出力信号が正負の変化を繰り返すことになるためＤＣ値は平均値に収束し、オフセットの影響を最終出力に現れないようにできる。これにより、第一積分器１２が入力電圧依存の誤差に対して誤差を持ってしまう場合でも、その影響を受けなくなるので、回路全体としてオフセットの影響を低減できる。
【0056】
また、容量結合アンプ１１の前後のスイッチＳＷ１、ＳＷ２のチョッピング動作の周波数Ｆｓ／２を、第一積分器１２、第二積分器１３のチョッピング動作の基準周波数Ｆｓよりも低下させることで、スイッチＳＷ１、ＳＷ２の駆動周波数を低下させることができる。入力端子Ｉna、Ｉnbの前段に、図３に示したアンチエイリアシングフィルタＦＡを設けることがある。アンチエイリアシングフィルタＦＡは、抵抗ＲＡとキャパシタＣＡとを含むＲＣローパスフィルタにより構成されている。
【0057】
このような図３に示す構成の場合、スイッチＳＷ１、ＳＷ２の駆動周波数を低下させることができれば、アンチエイリアシングフィルタＦＡを構成する抵抗ＲＡに流れる電流量は低下するので、当該抵抗ＲＡによる電圧降下による検出誤差を低減できる。また本実施形態によれば、制御信号φ１din、φ１doutの位相を同一とすると共に制御信号φ２din、φ２doutの位相を同一にしているため、制御信号φ１din、φ１dout、φ２din、φ２doutを作成しやすくなる。
【0058】
（第２実施形態）
第２実施形態について図９から図１６を参照しながら説明する。第１実施形態と異なる部分について説明する。図９に第２実施形態の回路構成例を示しているが、スイッチＳ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂを省きつつ結線を変更しているところが第１実施形態の回路構成、すなわち図１と異なる部分である。
第２実施形態について図９から図１６を参照しながら説明する。第１実施形態と異なる部分について説明する。図９に第２実施形態の回路構成例を示しているが、スイッチＳ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂを省きつつ結線を変更しているところが第１実施形態の回路構成、すなわち図１と異なる部分である。
【0059】
図９の回路構成では、図１に記載のスイッチＳ３ａとスイッチＳ５ａの機能をスイッチＳ５ａにまとめると共に、スイッチＳ３ｂとスイッチＳ５ｂの機能をスイッチＳ５ｂにまとめている。また、図１に記載のスイッチＳ４ｂとスイッチＳ６ａの機能をスイッチＳ６ａにまとめると共に、スイッチＳ４ａとスイッチＳ６ｂの機能をスイッチＳ６ｂにまとめている。
【0060】
また本実施形態においては、各構成要素の結線を図９に示すように変更すると共に、図９に示す各スイッチの制御信号を図１０に示すように変更し、図１１に示すように各スイッチに印加することで、図１３～図１６に示すように順次結線を切替えることができる。なお、図１２には第１実施形態の図３に対応してブロック図を示している。
【0061】
本実施形態の図１３のように回路の結線が切り替えられると、第１実施形態の図５と同様の回路になる。本実施形態の図１４のように結線が切り替えられると、第１実施形態の図６と同様の回路になる。本実施形態の図１５のように結線が切り替えられると、第１実施形態の図７と同様の回路になる。本実施形態の図１６のように結線が切り替えらえると、第１実施形態の図８と同様の回路になる。第１実施形態に示した回路と同様の配線に切り替えられるため詳細な動作説明は省略する。
【0062】
本実施形態では、図１２に示すように、スイッチＳ１、Ｓ２からなる第１スイッチＳＷ１を基準周波数Ｆｓの１／２倍の周波数Ｆｓ／２にてチョッピング動作させ、スイッチＳ５、Ｓ６からなる第２スイッチＳＷ２ａを基準周波数Ｆｓの１／２倍の周波数Ｆｓ／２で且つ第１スイッチＳＷ１の駆動タイミングに対して位相が９０°異なるタイミングにてチョッピング動作させるようにしている。本実施形態においても第１実施形態と同様の作用効果を得られる。
【0063】
本実施形態の図９記載の構成によれば、図１記載のスイッチＳ３ａ、Ｓ５ａの機能を一つのスイッチＳ５ａにまとめることができると共に、図１記載のスイッチＳ３ｂ、Ｓ５ｂの機能を一つのスイッチＳ５ｂにまとめることができる。また、図１記載のスイッチＳ４ｂとスイッチＳ６ａの機能をスイッチＳ６ａにまとめると共に、図１記載のスイッチＳ４ａとスイッチＳ６ｂの機能をスイッチＳ６ｂにまとめることができる。このため、本実施形態では、図１２に示すように、スイッチＳ５及びＳ６からなる第２スイッチＳＷ２ａが切り替えられることで、第一積分器１２は容量結合アンプ１１の復調後の出力信号を取り込むことができる。
【0064】
このため本実施形態は、第１実施形態に比較してスイッチＳ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂを削減できる。第１実施形態に示したスイッチＳ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂは、ＭＯＳトランジスタを使用して構成されるため当該ＭＯＳトランジスタのオン時においてオン抵抗に起因した誤差要因が発生することがある。本実施形態では、スイッチＳ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂを削減できるため、このＭＯＳトランジスタのオン抵抗のばらつきの影響を極力抑制できる。
【0065】
（第３実施形態）
第３実施形態について図１７から図２１を参照しながら説明する。前述実施形態では、容量結合アンプ１１を構成するオペアンプＯＰ１の入出力にフィードバック抵抗Ｒ１ａ、Ｒ１ｂを接続してオペアンプＯＰ１の入力ＤＣ電位を決定するように構成した。本実施形態においては、ΔΣ変調器３１５の容量結合アンプ３１１が、抵抗Ｒ１ａ、Ｒ１ｂに代えてスイッチＳ２０ａ、Ｓ２０ｂをオペアンプＯＰ１の入出力に接続して構成している。スイッチＳ２０ａ、Ｓ２０ｂは、容量結合アンプ１１に備えられるオペアンプＯＰ１の入力をＤＣバイアスするためにオペアンプＯＰ１の入出力をショートするための第５スイッチとして設けられる。
第３実施形態について図１７から図２１を参照しながら説明する。前述実施形態では、容量結合アンプ１１を構成するオペアンプＯＰ１の入出力にフィードバック抵抗Ｒ１ａ、Ｒ１ｂを接続してオペアンプＯＰ１の入力ＤＣ電位を決定するように構成した。本実施形態においては、ΔΣ変調器３１５の容量結合アンプ３１１が、抵抗Ｒ１ａ、Ｒ１ｂに代えてスイッチＳ２０ａ、Ｓ２０ｂをオペアンプＯＰ１の入出力に接続して構成している。スイッチＳ２０ａ、Ｓ２０ｂは、容量結合アンプ１１に備えられるオペアンプＯＰ１の入力をＤＣバイアスするためにオペアンプＯＰ１の入出力をショートするための第５スイッチとして設けられる。
【0066】
制御回路１４は、図１８に示すように、制御信号Φ０によりスイッチＳ２０をオンオフ制御する。制御信号Φ０は、第１実施形態で説明した図２Ａに示したように、容量結合アンプリセット用のクロック生成器２６により生成される。クロック生成器２６は、オンオフエッジ生成器２４が生成した元信号Ｔ１、Ｔ２、Ｔ３、Ｔ４及び制御信号Φ１３＿２を入力する。制御信号Φ０の立上りエッジは、制御信号Φ１ｄの立上りのエッジで規定され、オン時間が制御信号Φ１ｄのオン時間の５０％以下に設定されている。
【0067】
クロック生成器２６は、図２Ｂに示したように、制御信号Φ２ｄの立下りエッジから立上がり、制御信号Φ１３＿２の立下りエッジにて立下がる制御信号Φ０を生成する。このとき、クロック生成器２６は、制御信号Φ１の二倍周波数のマスタクロックΦ１２の立上りエッジから制御信号Φ１３＿２の立下りエッジを作成した後に制御信号Φ０のオフ時のエッジを生成している。これにより、クロック生成器２６は、制御信号Φ１３＿２の立下りエッジから制御信号Φ０の立下りエッジを作成できるため、制御信号Φ０のオン期間を短く実現することができる。
【0068】
このとき、クロック生成器２６は、元信号Ｔ２のエッジにてクロック信号を立上げ、その後、制御信号Φ１３＿２のエッジにおいてクロック信号を立下げても良い。このようにしても制御信号Φ０のオン期間を極力短く生成できる。なお、制御信号Φ０のオフ時のエッジを、マスタクロックΦ１２のオン時のエッジから作成しても良い。
【0069】
これにより、制御回路１４は、制御信号Φ１がオンとなるオン期間、又は、オン期間よりも短い所定時間内でスイッチＳ２０をオンする制御信号Φ０を生成し、制御信号Φ０によりスイッチＳ２０を駆動する。
【0070】
図１９には制御信号Φ１、Φ１ｄ、Φ２、Φ２ｄから生成される制御信号Φ１ｄｉｎ、Φ１ｄｏｕｔ、Φ２ｄｉｎ、Φ２ｄｏｕｔの波形例を示している。クロック生成器２６は、制御信号Φ１ｄｉｎ、Φ１ｄｏｕｔによりスイッチＳ２ａ、Ｓ２ｂ、Ｓ５ａ、Ｓ５ｂ等がオンしている期間中に立下がる制御信号Φ０を生成でき、当該期間中にオペアンプＯＰ１の出力を入力にフィードバックできる。
【0071】
図２０に容量結合アンプ１１、３１１の入力ノード、出力ノードの電圧変化を概略的に示している。図２０の破線が前述実施形態のように抵抗Ｒ１を用いて構成した場合の電圧変化、図２０の実線が本実施形態のようにスイッチＳ２０を用いて構成した場合の電圧変化を示している。
【0072】
スイッチＳ２０を用いて構成した場合には、抵抗Ｒ１を用いて構成した場合に比較して高抵抗の抵抗素子が不要になる。また、ＤＣ電流を通電する必要がなくなるため、ＤＣ電流を流していることに起因したゲイン誤差の発生を防止できる。さらに、ＤＣバイアスの通電時間、すなわち制御信号Φ０のオン時間を短縮できるようになる。
【0073】
なお、本実施形態においては、第２実施形態のΔΣ変調器２１５にスイッチＳ２０を設けたΔΣ変調器３１５の形態を示したが、第１実施形態のΔΣ変調器１５の抵抗Ｒ１ａ、Ｒ１ｂに代えてスイッチＳ２０ａ、Ｓ２０ｂを設けて構成しても良い。
【0074】
（第４実施形態）
第４実施形態について図２１から図２５を参照しながら説明する。図２１に示すΔΣ変調器４１５は、入出力の前後でチョッピングするための極性反転回路Ｘ１（Ｘ１ａ、Ｘ１ｂ）、Ｘ２（Ｘ２ａ、Ｘ２ｂ）、Ｘ３（Ｘ３ａ、Ｘ３ｂ）を備えると共に、制御端子付きの反転回路Ｘ４を備える。
第４実施形態について図２１から図２５を参照しながら説明する。図２１に示すΔΣ変調器４１５は、入出力の前後でチョッピングするための極性反転回路Ｘ１（Ｘ１ａ、Ｘ１ｂ）、Ｘ２（Ｘ２ａ、Ｘ２ｂ）、Ｘ３（Ｘ３ａ、Ｘ３ｂ）を備えると共に、制御端子付きの反転回路Ｘ４を備える。
【0075】
制御回路１４は、極性反転信号flfを図２２に示すように変化させることにより、極性反転回路Ｘ１～Ｘ３のストレート／クロス接続を切り替えると共に反転回路Ｘ４の正転／反転出力を切り替えることで極性反転制御する。
【0076】
図２１に示す極性反転回路Ｘ１（Ｘ１ａ、Ｘ１ｂ）、Ｘ２（Ｘ２ａ、Ｘ２ｂ）、Ｘ３（Ｘ３ａ、Ｘ３ｂ）は、それぞれ図２３から図２５に示す極性反転回路Ｘ１～Ｘ３と等価な回路である。図２３に示す極性反転回路Ｘ１は、結線のストレート／クロス接続を切り替えるスイッチＸ１ａ、Ｘ１ｂを用いて入力端子Ina、Inbの直後に構成され、極性反転信号
flfを入力することでアナログ入力信号Ｖinp、Ｖinmの極性を切り替えることができる。これにより、アナログ入力信号Ｖinp、Ｖinmを入力する入力部をチョッピング動作するように構成している。
flfを入力することでアナログ入力信号Ｖinp、Ｖinmの極性を切り替えることができる。これにより、アナログ入力信号Ｖinp、Ｖinmを入力する入力部をチョッピング動作するように構成している。
【0077】
図２４に示す極性反転回路Ｘ２は、結線のストレート／クロス接続を切り替えるスイッチ（符号なし）を用いてキャパシタＣ５ａ、Ｃ５ｂをスイッチＳ８ａ、Ｓ８ｂとの間で直列結線接続を切り替える回路であり、極性反転信号flfを入力することで接続を切り替えることができる。これにより、第一積分器１２のフィードバック容量の前後をチョッピング動作するように構成している。
【0078】
図２５に示す極性反転回路Ｘ３は、結線のストレート／クロス接続を切り替えるスイッチ（符号なし）を用いてキャパシタＣ７ａ、Ｃ７ｂの結線接続を切り替える回路であり、極性反転信号flfを入力することで接続を切り替えることができる。これにより、第二積分器１３のフィードバック容量の前後をチョッピング動作するように構成している。
【0079】
また、図２１に示す反転回路Ｘ４は、極性反転信号flfを入力することで正転／反転出力を切り替えることができる回路であり、第二積分器１３の出力部をチョッピング動作するように構成している。
【0080】
制御回路１４は、極性反転信号flfを用いてスイッチＸ１ａ、Ｘ１ｂ、Ｘ２ａ、Ｘ２ｂ、Ｘ３ａ、Ｘ３ｂのストレート／クロス接続を順次切り替えることで接続を切り替えることができる。また制御回路１４は、極性反転信号flfを用いて反転回路Ｘ４の有効／無効を切り替えることで正転出力／反転出力を切り替えるように構成されている。
【0081】
制御回路１４は、極性反転信号flfをストレート接続する指令としたときに、２＾ｎ回、例えば、４回、８回、…、１２８回、２５６回繰り返し、その後、クロス接続する指令として極性を反転してさらに２＾ｎ回繰り返す。これらが順次繰り返されることになる。
【0082】
前述したように、キャパシタＣ１ａ、Ｃ１ｂの充放電を繰り返すことにより容量結合アンプ１１がアナログ入力信号Ｖinp、Ｖinmを増幅すると共に第一積分器１２が出力電荷を
積算して出力する。この後、極性反転回路Ｘ１～Ｘ３を用いて接続を反転することで、キャパシタＣ１ａ、Ｃ１ｂ、Ｃ５ａ、Ｃ５ｂ、Ｃ７ａ、Ｃ７ｂに順方向で入力されたオフセットに基づく電荷を逆方向に吐き出すことができる。
積算して出力する。この後、極性反転回路Ｘ１～Ｘ３を用いて接続を反転することで、キャパシタＣ１ａ、Ｃ１ｂ、Ｃ５ａ、Ｃ５ｂ、Ｃ７ａ、Ｃ７ｂに順方向で入力されたオフセットに基づく電荷を逆方向に吐き出すことができる。
【0083】
すると、２＾ｎ回繰り返して順次蓄積されたオフセットを、逆に２＾ｎ回繰り返すことで相殺できるようになり、前述実施形態の構成に比較してもさらにオフセットの影響を低減できる。また本実施形態によれば、量子化器１６（コンパレータ）による取り込みタイミングの自由度を増すことができる。このときのセトリング時間を確保できる。
【0084】
（他の実施形態）
前述実施形態に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。前述した複数の実施形態の構成、機能を組み合わせても良い。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も実施形態と見做すことが可能である。
前述実施形態に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。前述した複数の実施形態の構成、機能を組み合わせても良い。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も実施形態と見做すことが可能である。
【0085】
＜付記＞
例えば、下記のような態様も本願に含まれるものである。
＜態様１＞
サンプリング容量（Ｃ１ａ、Ｃ１ｂ）、フィードバック容量（Ｃ３ａ、Ｃ３ｂ）、オペアンプ（ＯＰ１）を備えて構成されアナログ入力信号を増幅する容量結合アンプ（１１）と、
前記容量結合アンプの後段に一段目の積分器として相関二重サンプリング型の第一積分器（１２）と、
前記第一積分器の後段に第二積分器（１３）と、
前記第二積分器の後段に前記第二積分器の出力値を量子化する量子化器（Ｔ１）と、
前記量子化器の出力をＤ／Ａ変換し、前記第一積分器及び前記第二積分器にフィードバックするＤ／Ａ変換器（２０ａ、２０ｂ、２２０ａ、２２０ｂ）と、
前記容量結合アンプの入力と前記容量結合アンプのサンプリング容量との間に接続されたチョッピング用の第１スイッチ（ＳＷ１、Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ）と、
前記容量結合アンプの出力と前記第一積分器の入力との間に接続されたチョッピング用の第２スイッチ（ＳＷ２、Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂ）と、
前記第２スイッチと前記第一積分器の入力との間に接続された第３スイッチ（ＳＷ３、Ｓ５ａ、Ｓ５ｂ、Ｓ６ａ、Ｓ６ｂ）と、
制御回路（１４）と、を備え、
前記制御回路は、
前記第１スイッチにより前記容量結合アンプの入力にてチョッピングすることで変調すると共に、前記第２スイッチにより前記容量結合アンプの出力にてチョッピングすることで復調し、前記第３スイッチにより前記容量結合アンプの復調後の出力信号を前記第一積分器に取り込ませるΔΣ変調器。
例えば、下記のような態様も本願に含まれるものである。
＜態様１＞
サンプリング容量（Ｃ１ａ、Ｃ１ｂ）、フィードバック容量（Ｃ３ａ、Ｃ３ｂ）、オペアンプ（ＯＰ１）を備えて構成されアナログ入力信号を増幅する容量結合アンプ（１１）と、
前記容量結合アンプの後段に一段目の積分器として相関二重サンプリング型の第一積分器（１２）と、
前記第一積分器の後段に第二積分器（１３）と、
前記第二積分器の後段に前記第二積分器の出力値を量子化する量子化器（Ｔ１）と、
前記量子化器の出力をＤ／Ａ変換し、前記第一積分器及び前記第二積分器にフィードバックするＤ／Ａ変換器（２０ａ、２０ｂ、２２０ａ、２２０ｂ）と、
前記容量結合アンプの入力と前記容量結合アンプのサンプリング容量との間に接続されたチョッピング用の第１スイッチ（ＳＷ１、Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ）と、
前記容量結合アンプの出力と前記第一積分器の入力との間に接続されたチョッピング用の第２スイッチ（ＳＷ２、Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂ）と、
前記第２スイッチと前記第一積分器の入力との間に接続された第３スイッチ（ＳＷ３、Ｓ５ａ、Ｓ５ｂ、Ｓ６ａ、Ｓ６ｂ）と、
制御回路（１４）と、を備え、
前記制御回路は、
前記第１スイッチにより前記容量結合アンプの入力にてチョッピングすることで変調すると共に、前記第２スイッチにより前記容量結合アンプの出力にてチョッピングすることで復調し、前記第３スイッチにより前記容量結合アンプの復調後の出力信号を前記第一積分器に取り込ませるΔΣ変調器。
【0086】
＜態様２＞
前記制御回路は、
基準周波数（Ｆｓ）の所定位相タイミングの第１制御信号（Φ１）により前記第一積分器を駆動するとき、前記第一積分器の入力の前記第３スイッチを駆動するタイミングと同一の前記基準周波数（Ｆｓ）の所定タイミングでチョッピング動作させ、前記第１スイッチ及び前記第２スイッチを、前記基準周波数の第１制御信号（Φ１）の１／２の周波数（Ｆｓ／２）にてチョッピング動作させる態様１記載のΔΣ変調器。
前記制御回路は、
基準周波数（Ｆｓ）の所定位相タイミングの第１制御信号（Φ１）により前記第一積分器を駆動するとき、前記第一積分器の入力の前記第３スイッチを駆動するタイミングと同一の前記基準周波数（Ｆｓ）の所定タイミングでチョッピング動作させ、前記第１スイッチ及び前記第２スイッチを、前記基準周波数の第１制御信号（Φ１）の１／２の周波数（Ｆｓ／２）にてチョッピング動作させる態様１記載のΔΣ変調器。
【0087】
＜態様３＞
サンプリング容量（Ｃ１ａ、Ｃ１ｂ）、フィードバック容量（Ｃ３ａ、Ｃ３ｂ）、オペアンプ（ＯＰ１）を備えて構成されアナログ入力信号を増幅する容量結合アンプ（１１）と、
前記容量結合アンプの後段に一段目の積分器として相関二重サンプリング型の第一積分器（１２）と、
前記第一積分器の後段に第二積分器（１３）と、
前記第二積分器の後段に前記第二積分器の出力を量子化する量子化器（Ｔ１）と、
前記量子化器の出力をＤ／Ａ変換し、前記第一積分器及び前記第二積分器にフィードバックするＤ／Ａ変換器（２０ａ、２０ｂ、２２０ａ、２２０ｂ）と、
前記容量結合アンプの入力と前記容量結合アンプのサンプリング容量との間に接続されたチョッピング用の第１スイッチ（ＳＷ１、Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ）と、
前記容量結合アンプの出力と前記第一積分器の入力との間に接続されたチョッピング用の第２スイッチ（ＳＷ２ａ、Ｓ５ａ、Ｓ５ｂ、Ｓ６ａ、Ｓ６ｂ）と、
制御回路（１４）と、を備え、
前記制御回路は、
前記第１スイッチにより前記容量結合アンプの入力にてチョッピングすることで変調すると共に、
前記第２スイッチにより前記容量結合アンプの出力にてチョッピングすることで復調し、かつ前記容量結合アンプの復調後の出力信号を前記第一積分器に取り込ませるΔΣ変調器。
サンプリング容量（Ｃ１ａ、Ｃ１ｂ）、フィードバック容量（Ｃ３ａ、Ｃ３ｂ）、オペアンプ（ＯＰ１）を備えて構成されアナログ入力信号を増幅する容量結合アンプ（１１）と、
前記容量結合アンプの後段に一段目の積分器として相関二重サンプリング型の第一積分器（１２）と、
前記第一積分器の後段に第二積分器（１３）と、
前記第二積分器の後段に前記第二積分器の出力を量子化する量子化器（Ｔ１）と、
前記量子化器の出力をＤ／Ａ変換し、前記第一積分器及び前記第二積分器にフィードバックするＤ／Ａ変換器（２０ａ、２０ｂ、２２０ａ、２２０ｂ）と、
前記容量結合アンプの入力と前記容量結合アンプのサンプリング容量との間に接続されたチョッピング用の第１スイッチ（ＳＷ１、Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ）と、
前記容量結合アンプの出力と前記第一積分器の入力との間に接続されたチョッピング用の第２スイッチ（ＳＷ２ａ、Ｓ５ａ、Ｓ５ｂ、Ｓ６ａ、Ｓ６ｂ）と、
制御回路（１４）と、を備え、
前記制御回路は、
前記第１スイッチにより前記容量結合アンプの入力にてチョッピングすることで変調すると共に、
前記第２スイッチにより前記容量結合アンプの出力にてチョッピングすることで復調し、かつ前記容量結合アンプの復調後の出力信号を前記第一積分器に取り込ませるΔΣ変調器。
【0088】
＜態様４＞
基準周波数（Ｆｓ）の所定位相タイミングの第１制御信号（Φ１）により前記第一積分器を駆動するとき、
前記第１スイッチを前記基準周波数（Ｆｓ）の１／２倍の周波数（Ｆｓ／２）にてチョッピング動作させ、前記第２スイッチを前記基準周波数の１／２倍の周波数（Ｆｓ／２）で且つ前記第１スイッチの駆動タイミングに対して位相が９０°異なるタイミングにてチョッピング動作させる態様３記載のΔΣ変調器。
基準周波数（Ｆｓ）の所定位相タイミングの第１制御信号（Φ１）により前記第一積分器を駆動するとき、
前記第１スイッチを前記基準周波数（Ｆｓ）の１／２倍の周波数（Ｆｓ／２）にてチョッピング動作させ、前記第２スイッチを前記基準周波数の１／２倍の周波数（Ｆｓ／２）で且つ前記第１スイッチの駆動タイミングに対して位相が９０°異なるタイミングにてチョッピング動作させる態様３記載のΔΣ変調器。
【0089】
＜態様５＞
前記容量結合アンプに備えられる前記オペアンプ（ＯＰ１）の入力をＤＣバイアスするために前記オペアンプ（ＯＰ１）の入出力をショートする第４スイッチ（Ｓ２０）を備え、
前記制御回路は、基準周波数（Ｆｓ）の所定位相タイミングの第１制御信号（Φ１）がオンとなるオン期間、又は、前記オン期間よりも短い所定時間内で前記第４スイッチをオンする第２制御信号（Φ０）を生成し、前記第２制御信号により前記第４スイッチを駆動する態様１から４の何れか一項に記載のΔΣ変調器。
前記容量結合アンプに備えられる前記オペアンプ（ＯＰ１）の入力をＤＣバイアスするために前記オペアンプ（ＯＰ１）の入出力をショートする第４スイッチ（Ｓ２０）を備え、
前記制御回路は、基準周波数（Ｆｓ）の所定位相タイミングの第１制御信号（Φ１）がオンとなるオン期間、又は、前記オン期間よりも短い所定時間内で前記第４スイッチをオンする第２制御信号（Φ０）を生成し、前記第２制御信号により前記第４スイッチを駆動する態様１から４の何れか一項に記載のΔΣ変調器。
【0090】
＜態様６＞
前記制御回路は、
マスタクロック（Φ１２）により同期させ、且つ、前記マスタクロックを１／２周波数に分周した第３制御信号（Φ１３＿１）と、
前記第３制御信号を一定時間遅延させた第４制御信号（Φ１ｄ）と、を生成し、
前記第２制御信号（Φ０）の立上りエッジは、前記第４制御信号（Φ１ｄ）の立上りのエッジで規定され、オン時間が前記第４制御信号（Φ１ｄ）のオン時間の５０％以下である、態様５記載のΔΣ変調器。
前記制御回路は、
マスタクロック（Φ１２）により同期させ、且つ、前記マスタクロックを１／２周波数に分周した第３制御信号（Φ１３＿１）と、
前記第３制御信号を一定時間遅延させた第４制御信号（Φ１ｄ）と、を生成し、
前記第２制御信号（Φ０）の立上りエッジは、前記第４制御信号（Φ１ｄ）の立上りのエッジで規定され、オン時間が前記第４制御信号（Φ１ｄ）のオン時間の５０％以下である、態様５記載のΔΣ変調器。
【0091】
＜態様７＞
前記制御回路は、前記第２制御信号のオフ時のエッジを、前記第１制御信号の二倍周波数のマスタクロック（Φ１２）のオン時又はオフ時のエッジから作成することで前記第２制御信号（Φ０）のオン期間を短く実現する態様５又は６記載のΔΣ変調器。
前記制御回路は、前記第２制御信号のオフ時のエッジを、前記第１制御信号の二倍周波数のマスタクロック（Φ１２）のオン時又はオフ時のエッジから作成することで前記第２制御信号（Φ０）のオン期間を短く実現する態様５又は６記載のΔΣ変調器。
【0092】
＜態様８＞
前記アナログ入力信号を入力する入力部、及び、前記量子化器の出力部後段、をチョッピング動作するように構成している態様１から７の何れか一項に記載のΔΣ変調器。
前記アナログ入力信号を入力する入力部、及び、前記量子化器の出力部後段、をチョッピング動作するように構成している態様１から７の何れか一項に記載のΔΣ変調器。
【0093】
＜態様９＞
前記第一積分器及び前記第二積分器のフィードバック容量の前後、をチョッピング動作するように構成している態様８記載のΔΣ変調器。
前記第一積分器及び前記第二積分器のフィードバック容量の前後、をチョッピング動作するように構成している態様８記載のΔΣ変調器。
【0094】
本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。
【符号の説明】
【0095】
図面中、１１は容量結合アンプ、１２は第一積分器、１３は第二積分器、２０ａ、２０ｂ、２２０ａ、２２０ｂはＤ／Ａ変換器、Ｔ１は量子化器、を示す。
【図1】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】