知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024038171
(43)【公開日】2024-03-19
(54)【発明の名称】半導体装置およびモジュール
(51)【国際特許分類】
H01L 29/78 20060101AFI20240312BHJP
H01L 21/8234 20060101ALI20240312BHJP
H01L 29/12 20060101ALI20240312BHJP
【ＦＩ】
H01L29/78 657Z
H01L27/06 102A
H01L29/78 652Q
H01L29/78 652T
H01L29/78 652N
H01L29/78 653C
【審査請求】有
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023221217
(22)【出願日】2023-12-27
(62)【分割の表示】P 2021152878の分割
【原出願日】2014-11-26
(31)【優先権主張番号】P 2013246474
(32)【優先日】2013-11-28
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】長尾 勝久
(72)【発明者】
【氏名】川本 典明
(57)【要約】 （修正有）
【課題】簡単な構造で、複数の半導体装置を並列に接続して同時に使用してもノイズの発生を低減できる半導体装置を提供する。
【解決手段】半導体装置は、ＳｉＣエピタキシャル層２８に形成された複数のトランジスタセル１８と、複数のトランジスタセルを制御するための電気接続用のゲートパッド４と、ゲートパッドを連続して囲むように、その周囲に形成されたパッド周辺部１２と、ゲートパッドの下方に部分的に配置され、ポリシリコンからなり、ゲートパッドとパッド周辺部とを電気的に接続する内蔵抵抗２１と、電気接続用の複数のソースパッド６と、を備え、ゲートパッドは、パッド周辺部との間に空間が形成されるように、同じ層においてパッド周辺部から物理的に分離され、前記エピタキシャル層の縁部周辺に形成されており、接続部材が接続される接続部分は、ゲートパッドの表面上に選択的に形成されている。
【選択図】図３
【解決手段】半導体装置は、ＳｉＣエピタキシャル層２８に形成された複数のトランジスタセル１８と、複数のトランジスタセルを制御するための電気接続用のゲートパッド４と、ゲートパッドを連続して囲むように、その周囲に形成されたパッド周辺部１２と、ゲートパッドの下方に部分的に配置され、ポリシリコンからなり、ゲートパッドとパッド周辺部とを電気的に接続する内蔵抵抗２１と、電気接続用の複数のソースパッド６と、を備え、ゲートパッドは、パッド周辺部との間に空間が形成されるように、同じ層においてパッド周辺部から物理的に分離され、前記エピタキシャル層の縁部周辺に形成されており、接続部材が接続される接続部分は、ゲートパッドの表面上に選択的に形成されている。
【選択図】図３
【特許請求の範囲】
【請求項1】
半導体層と、
前記半導体層に形成された複数のセルと、
前記複数のセルを制御するための電気接続用の制御パッドと、
前記制御パッドを連続して囲むように、前記制御パッドの周囲に形成されたパッド周辺
部と、
前記制御パッドの下方に部分的に配置されたポリシリコンからなる内蔵抵抗であって、
前記制御パッドと前記パッド周辺部とを電気的に接続する内蔵抵抗と、
電気接続用の複数のソースパッドとを備え、
前記制御パッドと前記パッド周辺部との間に空間が形成されるように、前記制御パッド
は同じ層において前記パッド周辺部から物理的に分離されており、前記制御パッドは、前
記半導体層の縁部周辺に形成されており、
接続部材が接続される接続部分は、前記制御パッドの表面上に選択的に形成されており
、
前記内蔵抵抗は、平面図において前記接続部分を避けた領域に選択的に配置されている
、半導体装置。
前記半導体層に形成された複数のセルと、
前記複数のセルを制御するための電気接続用の制御パッドと、
前記制御パッドを連続して囲むように、前記制御パッドの周囲に形成されたパッド周辺
部と、
前記制御パッドの下方に部分的に配置されたポリシリコンからなる内蔵抵抗であって、
前記制御パッドと前記パッド周辺部とを電気的に接続する内蔵抵抗と、
電気接続用の複数のソースパッドとを備え、
前記制御パッドと前記パッド周辺部との間に空間が形成されるように、前記制御パッド
は同じ層において前記パッド周辺部から物理的に分離されており、前記制御パッドは、前
記半導体層の縁部周辺に形成されており、
接続部材が接続される接続部分は、前記制御パッドの表面上に選択的に形成されており
、
前記内蔵抵抗は、平面図において前記接続部分を避けた領域に選択的に配置されている
、半導体装置。
【請求項2】
前記接続部分が、平面図で前記制御パッドの表面領域の半分以上を占める、請求項１に
記載の半導体装置。
記載の半導体装置。
【請求項3】
前記パッド周辺部から延びるゲートフィンガーをさらに備える、請求項１または２に記
載の半導体装置。
載の半導体装置。
【請求項4】
前記ゲートフィンガーが、前記パッド周辺部から３方向に延びる、請求項３に記載の半
導体装置。
導体装置。
【請求項5】
前記ゲートフィンガーが、前記半導体装置の四隅に延びる部分を有する、請求項４に記
載の半導体装置。
載の半導体装置。
【請求項6】
前記ゲートフィンガーの幅が前記内蔵抵抗器の幅よりも狭い、請求項３～５のいずれか
一項に記載の半導体装置。
一項に記載の半導体装置。
【請求項7】
前記内蔵抵抗は、平面図において長方形の形状を有する、請求項１～６のいずれか一項
に記載の半導体装置。
に記載の半導体装置。
【請求項8】
前記制御パッドがアルミニウムを含む材料から構成されている、請求項１～７のいずれ
か一項に記載の半導体装置。
か一項に記載の半導体装置。
【請求項9】
前記パッド周辺部がアルミニウムを含む材料から構成されている、請求項１～８のいず
れか一項に記載の半導体装置。
れか一項に記載の半導体装置。
【請求項10】
前記ソースパッドのそれぞれは、アルミニウムを含む材料から構成されている、請求項
１～９のいずれか一項に記載の半導体装置。
１～９のいずれか一項に記載の半導体装置。
【請求項11】
前記半導体装置は、平面図において長方形の形状を有し、
前記制御パッドは、平面図で前記半導体装置の１辺の中央付近に設けられている、請求
項１～１０のいずれか一項に記載の半導体装置。
前記制御パッドは、平面図で前記半導体装置の１辺の中央付近に設けられている、請求
項１～１０のいずれか一項に記載の半導体装置。
【請求項12】
前記パッド周辺部が前記制御パッドと同じ厚さを有する、請求項１～１１のいずれか一
項に記載の半導体装置。
項に記載の半導体装置。
【請求項13】
前記内蔵抵抗が、前記制御パッドの下方領域に部分的に配置され、前記内蔵抵抗と前記
制御パッドとの間に層間膜が選択的に配置される、請求項１～１２のいずれか一項に記載
の半導体装置。
制御パッドとの間に層間膜が選択的に配置される、請求項１～１２のいずれか一項に記載
の半導体装置。
【請求項14】
前記接続部分が前記制御パッドの中央部分に形成されている、請求項１～１３のいずれ
か一項に記載の半導体装置。
か一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
特許文献１は、ゲートパッドと、ポリシリコンからなるゲート連結配線と、ゲート連結
配線上に形成され、ゲートパッドと一体的に連なるゲート金属配線とを含む半導体装置を
開示している。ゲートパッドに電圧が印加されると、ゲート金属配線およびゲート連結配
線を介して、能動領域に形成されたＭＯＳＦＥＴに電力が供給される。
配線上に形成され、ゲートパッドと一体的に連なるゲート金属配線とを含む半導体装置を
開示している。ゲートパッドに電圧が印加されると、ゲート金属配線およびゲート連結配
線を介して、能動領域に形成されたＭＯＳＦＥＴに電力が供給される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１０－２３８８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
実用上、互いに並列に接続された複数の半導体装置（チップ）を有するモジュールが使
用される場合がある。モジュールには、各チップのゲートに一括して電気的に接続された
ゲート端子が設けられる。当該ゲート端子に制御電圧を与えることによって、各内蔵チッ
プのゲートに同時に電圧が印加されてスイッチング動作が行われる。
用される場合がある。モジュールには、各チップのゲートに一括して電気的に接続された
ゲート端子が設けられる。当該ゲート端子に制御電圧を与えることによって、各内蔵チッ
プのゲートに同時に電圧が印加されてスイッチング動作が行われる。
【0005】
しかしながら、このようなモジュールでは、オン時にノイズが発生し易いという課題が
ある。これは、ゲート抵抗に関して複数のチップ間でばらつきがあり、オン制御の初期に
おいて、相対的にゲート抵抗が低いチップに電流が集中するためである。また、ゲート抵
抗のばらつきは、チップを製造する際の加工精度（エッチング寸法等）のばらつきによっ
て生じるものであるから、これを排除することは難しい。
ある。これは、ゲート抵抗に関して複数のチップ間でばらつきがあり、オン制御の初期に
おいて、相対的にゲート抵抗が低いチップに電流が集中するためである。また、ゲート抵
抗のばらつきは、チップを製造する際の加工精度（エッチング寸法等）のばらつきによっ
て生じるものであるから、これを排除することは難しい。
【0006】
一方、各チップ内のゲート抵抗よりも大きな抵抗値を有する外付けのゲート抵抗を、チ
ップ一つ一つに対して設けてもよいが、モジュールの構造が複雑になり、組み立てが難し
いという別の課題が発生する。
ップ一つ一つに対して設けてもよいが、モジュールの構造が複雑になり、組み立てが難し
いという別の課題が発生する。
【0007】
そこで、本発明の目的は、簡単な構造で、複数の半導体装置を並列に接続して同時に使
用してもノイズの発生を低減できる半導体装置を提供することである。
用してもノイズの発生を低減できる半導体装置を提供することである。
【課題を解決するための手段】
【0008】
この発明の一実施形態は、半導体層と、前記半導体層に形成された複数のセルと、
前記複数のセルを制御するための電気接続用の制御パッドと、前記制御パッドを連続し
て囲むように、前記制御パッドの周囲に形成されたパッド周辺部と、前記制御パッドの下
方に部分的に配置されたポリシリコンからなる内蔵抵抗であって、前記制御パッドと前記
パッド周辺部とを電気的に接続する内蔵抵抗と、電気接続用の複数のソースパッドとを備
え、前記制御パッドと前記パッド周辺部との間に空間が形成されるように、前記制御パッ
ドは同じ層において前記パッド周辺部から物理的に分離されており、前記制御パッドは、
前記半導体層の縁部周辺に形成されており、接続部材が接続される接続部分は、前記制御
パッドの表面上に選択的に形成されており、前記内蔵抵抗は、平面図において前記接続部
分を避けた領域に選択的に配置されている、半導体装置を提供する。
前記複数のセルを制御するための電気接続用の制御パッドと、前記制御パッドを連続し
て囲むように、前記制御パッドの周囲に形成されたパッド周辺部と、前記制御パッドの下
方に部分的に配置されたポリシリコンからなる内蔵抵抗であって、前記制御パッドと前記
パッド周辺部とを電気的に接続する内蔵抵抗と、電気接続用の複数のソースパッドとを備
え、前記制御パッドと前記パッド周辺部との間に空間が形成されるように、前記制御パッ
ドは同じ層において前記パッド周辺部から物理的に分離されており、前記制御パッドは、
前記半導体層の縁部周辺に形成されており、接続部材が接続される接続部分は、前記制御
パッドの表面上に選択的に形成されており、前記内蔵抵抗は、平面図において前記接続部
分を避けた領域に選択的に配置されている、半導体装置を提供する。
【0009】
この発明の一実施形態では、前記接続部分が、平面図で前記制御パッドの表面領域の半
分以上を占める。
分以上を占める。
【0010】
この発明の一実施形態では、前記パッド周辺部から延びるゲートフィンガーをさらに備
える。
える。
【0011】
この発明の一実施形態では、前記ゲートフィンガーが、前記パッド周辺部から３方向に
延びる。
延びる。
【0012】
この発明の一実施形態では、前記ゲートフィンガーが、前記半導体装置の四隅に延びる
部分を有する。
部分を有する。
【0013】
この発明の一実施形態では、前記ゲートフィンガーの幅が前記内蔵抵抗器の幅よりも狭
い。
い。
【0014】
この発明の一実施形態では、前記内蔵抵抗は、平面図において長方形の形状を有する。
【0015】
この発明の一実施形態では、前記制御パッドがアルミニウムを含む材料から構成されて
いる。
いる。
【0016】
この発明の一実施形態では、前記パッド周辺部がアルミニウムを含む材料から構成され
ている。
ている。
【0017】
この発明の一実施形態では、前記ソースパッドのそれぞれは、アルミニウムを含む材料
から構成されている。
から構成されている。
【0018】
この発明の一実施形態では、前記半導体装置は、平面図において長方形の形状を有し、
前記制御パッドは、平面図で前記半導体装置の１辺の中央付近に設けられている。
前記制御パッドは、平面図で前記半導体装置の１辺の中央付近に設けられている。
【0019】
この発明の一実施形態では、前記パッド周辺部が前記制御パッドと同じ厚さを有する。
【0020】
この発明の一実施形態では、前記内蔵抵抗が、前記制御パッドの下方領域に部分的に配
置され、前記内蔵抵抗と前記制御パッドとの間に層間膜が選択的に配置される。
置され、前記内蔵抵抗と前記制御パッドとの間に層間膜が選択的に配置される。
【0021】
この発明の一実施形態では、前記接続部分が前記制御パッドの中央部分に形成されてい
る。
る。
【0022】
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照し
て次に述べる実施形態の説明により明らかにされる。
て次に述べる実施形態の説明により明らかにされる。
【図面の簡単な説明】
【0023】
【発明を実施するための形態】
【0024】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【0025】
【0026】
半導体装置１は、ＳｉＣが採用された半導体装置であって、たとえば、その最表面を法
線方向から見た平面視（以下、単に「平面視」と言う。）において、四角形のチップ状に
形成されている。
線方向から見た平面視（以下、単に「平面視」と言う。）において、四角形のチップ状に
形成されている。
【0027】
半導体装置１には、アクティブ領域２およびアクティブ領域２を取り囲む終端領域３が
設定されている。アクティブ領域２は、この実施形態では、半導体装置１の内方領域にお
いて平面視略四角形状に形成されているが、その形状は特に制限されない。アクティブ領
域２と終端領域３との間には、半導体装置１の耐圧を向上させるため、ガードリング（図
示せず）が形成されていてもよい。
設定されている。アクティブ領域２は、この実施形態では、半導体装置１の内方領域にお
いて平面視略四角形状に形成されているが、その形状は特に制限されない。アクティブ領
域２と終端領域３との間には、半導体装置１の耐圧を向上させるため、ガードリング（図
示せず）が形成されていてもよい。
【0028】
アクティブ領域２には、本発明の制御パッドの一例としてのゲートメタル４４、ソース
メタル４３および本発明のフィンガーの一例としてのゲートフィンガー５が形成されてい
る。そして、これらを覆うように、半導体装置１の最表面には、パッシベーション膜４０
が形成されている。パッシベーション膜４０には、ゲートメタル４４の一部およびソース
メタル４３の一部を、それぞれ、ゲートパッド４およびソースパッド６として露出させる
開口４１，４２が形成されている。一方、ゲートフィンガー５は、その全体がパッシベー
ション膜４０に覆われている。
メタル４３および本発明のフィンガーの一例としてのゲートフィンガー５が形成されてい
る。そして、これらを覆うように、半導体装置１の最表面には、パッシベーション膜４０
が形成されている。パッシベーション膜４０には、ゲートメタル４４の一部およびソース
メタル４３の一部を、それぞれ、ゲートパッド４およびソースパッド６として露出させる
開口４１，４２が形成されている。一方、ゲートフィンガー５は、その全体がパッシベー
ション膜４０に覆われている。
【0029】
ゲートメタル４４、ゲートフィンガー５およびソースメタル４３は、たとえば、Ａｌ（
アルミニウム）、ＡｌＣｕ（アルミニウム－銅合金）、Ｃｕ（銅）等のメタル配線からな
る。
アルミニウム）、ＡｌＣｕ（アルミニウム－銅合金）、Ｃｕ（銅）等のメタル配線からな
る。
【0030】
ポリシリコンよりも低抵抗なメタル配線でゲートフィンガー５を構成することによって
、ゲートメタル４４から比較的距離がある位置（遠い位置）のトランジスタセル１８（図
２参照）に対しても、ゲート電流を短時間で供給することができる。また、Ａｌであれば
、その加工性が良いので（加工し易いので）、これらの配線の形成工程を簡単にすること
ができる。一方、ＡｌＣｕはＡｌが使用される場合に比べて、半導体装置１のパワーサイ
クル耐性を向上させることができると共に、ゲートパッド４に関してボンディングワイヤ
の接合強度を向上させることもできる。Ｃｕが使用される場合は、ＡｌおよびＡｌＣｕの
場合よりも抵抗率を低減できる利点がある。
、ゲートメタル４４から比較的距離がある位置（遠い位置）のトランジスタセル１８（図
２参照）に対しても、ゲート電流を短時間で供給することができる。また、Ａｌであれば
、その加工性が良いので（加工し易いので）、これらの配線の形成工程を簡単にすること
ができる。一方、ＡｌＣｕはＡｌが使用される場合に比べて、半導体装置１のパワーサイ
クル耐性を向上させることができると共に、ゲートパッド４に関してボンディングワイヤ
の接合強度を向上させることもできる。Ｃｕが使用される場合は、ＡｌおよびＡｌＣｕの
場合よりも抵抗率を低減できる利点がある。
【0031】
ゲートメタル４４は、アクティブ領域２の周縁部（終端領域３との境界付近）の一部に
選択的に形成されている。ゲートフィンガー５は、ゲートパッド４の形成位置から、アク
ティブ領域２の周縁部に沿う方向およびアクティブ領域２の内方に向かう方向に分かれて
延びている。これにより、アクティブ領域２には、ゲートメタル４４を挟んで互いに異な
る方向に延びる複数のゲートフィンガー５で区画された部分およびゲートフィンガー５の
外方領域に、セル領域７，４５が形成されている。
選択的に形成されている。ゲートフィンガー５は、ゲートパッド４の形成位置から、アク
ティブ領域２の周縁部に沿う方向およびアクティブ領域２の内方に向かう方向に分かれて
延びている。これにより、アクティブ領域２には、ゲートメタル４４を挟んで互いに異な
る方向に延びる複数のゲートフィンガー５で区画された部分およびゲートフィンガー５の
外方領域に、セル領域７，４５が形成されている。
【0032】
より具体的には、この実施形態では、ゲートメタル４４は、平面視四角形状に形成され
、アクティブ領域２の一辺８の中央部に選択的に配置されている。なお、アクティブ領域
２の一辺８（ゲートメタル４４が配置された辺）以外の辺は、一辺８の対辺９、およびこ
れらの辺８，９の両端部にそれぞれ連続する辺１０，１１である。
、アクティブ領域２の一辺８の中央部に選択的に配置されている。なお、アクティブ領域
２の一辺８（ゲートメタル４４が配置された辺）以外の辺は、一辺８の対辺９、およびこ
れらの辺８，９の両端部にそれぞれ連続する辺１０，１１である。
【0033】
ゲートフィンガー５は、ゲートメタル４４の周囲を、間隔を空けて取り囲むパッド周辺
部１２と、当該パッド周辺部１２から、アクティブ領域２の当該一辺８に沿う方向および
当該一辺８に直交する方向のそれぞれに延びる第１フィンガー１３および第２フィンガー
１４とを含む。
部１２と、当該パッド周辺部１２から、アクティブ領域２の当該一辺８に沿う方向および
当該一辺８に直交する方向のそれぞれに延びる第１フィンガー１３および第２フィンガー
１４とを含む。
【0034】
パッド周辺部１２は、ゲートメタル４４の周囲に沿う平面視四角環状に形成されている
。
。
【0035】
第１フィンガー１３は、パッド周辺部１２に対して辺１０およびその反対の辺１１に向
かう方向に、辺８に沿って一対形成されている。
かう方向に、辺８に沿って一対形成されている。
【0036】
第２フィンガー１４は、第１フィンガー１３に直交する方向に辺９までアクティブ領域
２を横切る直線状の主部位１５と、当該主部位１５に一体的に接続され、当該接続箇所か
ら第１フィンガー１３に沿って延びる複数の枝部１６とを含む。枝部１６は、この実施形
態では、主部位１５の先端部と主部位１５の途中部の二箇所に接続されて合計二対形成さ
れているが、この数は特に制限されない。
２を横切る直線状の主部位１５と、当該主部位１５に一体的に接続され、当該接続箇所か
ら第１フィンガー１３に沿って延びる複数の枝部１６とを含む。枝部１６は、この実施形
態では、主部位１５の先端部と主部位１５の途中部の二箇所に接続されて合計二対形成さ
れているが、この数は特に制限されない。
【0037】
こうして、アクティブ領域２には、第１フィンガー１３および第２フィンガー１４（主
部位１５および枝部１６）によってセル領域７，４５が区画されている。この実施形態で
は、第２フィンガー１４の主部位１５と中央の枝部１６で形成された交差部の各角に一つ
ずつ、合計４つの内側セル領域７が形成されている。また、アクティブ領域２の周縁とゲ
ートフィンガー５との間には、アクティブ領域２の周縁に沿って環状の外側セル領域４５
が形成されている。
部位１５および枝部１６）によってセル領域７，４５が区画されている。この実施形態で
は、第２フィンガー１４の主部位１５と中央の枝部１６で形成された交差部の各角に一つ
ずつ、合計４つの内側セル領域７が形成されている。また、アクティブ領域２の周縁とゲ
ートフィンガー５との間には、アクティブ領域２の周縁に沿って環状の外側セル領域４５
が形成されている。
【0038】
ソースメタル４３は、内側および外側セル領域７，４５のほぼ全体を覆うように形成さ
れている。パッシベーション膜４０には、ソースパッド６が各内側セル領域７に一つずつ
配置されるように、合計４つの開口４２が形成されている。
れている。パッシベーション膜４０には、ソースパッド６が各内側セル領域７に一つずつ
配置されるように、合計４つの開口４２が形成されている。
【0039】
また、ソースメタル４３には、ゲートメタル４４の形状に応じた凹部１７が形成されて
いる。凹部１７は、ゲートメタル４４が第１フィンガー１３に対してアクティブ領域２の
内方側にセットバックされて配置されており、このゲートメタル４４を回避するために形
成された窪みである。
いる。凹部１７は、ゲートメタル４４が第１フィンガー１３に対してアクティブ領域２の
内方側にセットバックされて配置されており、このゲートメタル４４を回避するために形
成された窪みである。
【0040】
図２は、図１の一点鎖線IIで囲まれた領域の拡大図である。つまり、半導体装置１のゲ
ートパッド４およびその近傍領域を拡大して示す図である。なお、図２では、明瞭化のた
め、実際の平面視では半導体装置１の最表面に露出していない要素の一部を実線で示して
いる。
ートパッド４およびその近傍領域を拡大して示す図である。なお、図２では、明瞭化のた
め、実際の平面視では半導体装置１の最表面に露出していない要素の一部を実線で示して
いる。
【0041】
【0042】
複数のトランジスタセル１８は、この実施形態では、内側および外側セル領域７，４５
のそれぞれにおいて、平面視で行列状に配列されている。ゲートフィンガー５の近傍では
、複数のトランジスタセル１８は、ゲートフィンガー５の形状に合わせて整列している。
たとえば、複数のトランジスタセル１８は、パッド周辺部１２の角部の形状に合わせて屈
曲して整列し、直線状の第２フィンガー１４の主部位１５の形状に合わせて直線状に整列
している。ソースメタル４３は、これら複数のトランジスタセル１８を覆うように形成さ
れている。
のそれぞれにおいて、平面視で行列状に配列されている。ゲートフィンガー５の近傍では
、複数のトランジスタセル１８は、ゲートフィンガー５の形状に合わせて整列している。
たとえば、複数のトランジスタセル１８は、パッド周辺部１２の角部の形状に合わせて屈
曲して整列し、直線状の第２フィンガー１４の主部位１５の形状に合わせて直線状に整列
している。ソースメタル４３は、これら複数のトランジスタセル１８を覆うように形成さ
れている。
【0043】
なお、図２では、明瞭化のため、ソースメタル４３で覆われた複数のトランジスタセル
１８の一部のみを表している。また、複数のトランジスタセル１８の配列形態は、行列状
に限らず、たとえば、ストライプ状、千鳥状等であってもよい。また、各トランジスタセ
ル１８の平面形状は、四角形状に限らず、たとえば、円形状、三角形状、六角形状等であ
ってもよい。
１８の一部のみを表している。また、複数のトランジスタセル１８の配列形態は、行列状
に限らず、たとえば、ストライプ状、千鳥状等であってもよい。また、各トランジスタセ
ル１８の平面形状は、四角形状に限らず、たとえば、円形状、三角形状、六角形状等であ
ってもよい。
【0044】
互いに隣り合うトランジスタセル１８の間には、本発明の制御電極の一例としてのゲー
ト電極１９が形成されている。ゲート電極１９は、内側および外側セル領域７，４５にお
いては、行列状のトランジスタセル１８の各間に配置され、全体として平面視格子状に形
成されている。一方、このゲート電極１９は、内側および外側セル領域７，４５だけでな
く、ゲートフィンガー５が配置された領域にも形成され、当該ゲートフィンガー５の下方
の部分がゲートフィンガー５に対してコンタクトしている。
ト電極１９が形成されている。ゲート電極１９は、内側および外側セル領域７，４５にお
いては、行列状のトランジスタセル１８の各間に配置され、全体として平面視格子状に形
成されている。一方、このゲート電極１９は、内側および外側セル領域７，４５だけでな
く、ゲートフィンガー５が配置された領域にも形成され、当該ゲートフィンガー５の下方
の部分がゲートフィンガー５に対してコンタクトしている。
【0045】
この実施形態では、ゲート電極１９の一部は、第１フィンガー１３および第２フィンガ
ー１４の下方領域に形成され、コンタクト部として第１フィンガー１３および第２フィン
ガー１４に対向している。図２では、明瞭化のため、ゲート電極１９の当該下方領域に形
成された部分を、ハッチングを付した領域で表している。これにより、互いに隣り合う内
側セル領域７のゲート電極１９は、第２フィンガー１４を下方で横切るゲート電極１９を
介して連続している。このゲート電極１９の連続形態は、ゲートメタル４４に隣り合う内
側セル領域７と外側セル領域４５との間に関しても同様である。つまり、これらの領域の
ゲート電極１９は、第１フィンガー１３を下方で横切るゲート電極１９を介して連続して
いる。
ー１４の下方領域に形成され、コンタクト部として第１フィンガー１３および第２フィン
ガー１４に対向している。図２では、明瞭化のため、ゲート電極１９の当該下方領域に形
成された部分を、ハッチングを付した領域で表している。これにより、互いに隣り合う内
側セル領域７のゲート電極１９は、第２フィンガー１４を下方で横切るゲート電極１９を
介して連続している。このゲート電極１９の連続形態は、ゲートメタル４４に隣り合う内
側セル領域７と外側セル領域４５との間に関しても同様である。つまり、これらの領域の
ゲート電極１９は、第１フィンガー１３を下方で横切るゲート電極１９を介して連続して
いる。
【0046】
そして、第１フィンガー１３および第２フィンガー１４は、それぞれ、その下方領域に
配置されたゲート電極１９に対して、ゲートコンタクト２０によって接続されている。ゲ
ートコンタクト２０は、第１フィンガー１３および第２フィンガー１４の各側縁から間隔
を空けたフィンガー中央部において、それぞれの長手方向に沿って直線状に形成されてい
る。
配置されたゲート電極１９に対して、ゲートコンタクト２０によって接続されている。ゲ
ートコンタクト２０は、第１フィンガー１３および第２フィンガー１４の各側縁から間隔
を空けたフィンガー中央部において、それぞれの長手方向に沿って直線状に形成されてい
る。
【0047】
また、この実施形態では、ゲートメタル４４の下方に複数の内蔵抵抗２１が配置されて
いる。複数の内蔵抵抗２１を、ゲートメタル４４の平面形状の重心位置から互いにほぼ等
距離の位置に配置することによって、複数の内蔵抵抗２１の配置に関して対称性を持たす
ことが好ましい。この実施形態では、複数の内蔵抵抗２１は、平面視四角形状のゲートメ
タル４４の重心Ｇから等距離にあるゲートメタル４４の各角部に一つずつ配置されている
。これにより、４つの内蔵抵抗２１に対称性が与えられている。
いる。複数の内蔵抵抗２１を、ゲートメタル４４の平面形状の重心位置から互いにほぼ等
距離の位置に配置することによって、複数の内蔵抵抗２１の配置に関して対称性を持たす
ことが好ましい。この実施形態では、複数の内蔵抵抗２１は、平面視四角形状のゲートメ
タル４４の重心Ｇから等距離にあるゲートメタル４４の各角部に一つずつ配置されている
。これにより、４つの内蔵抵抗２１に対称性が与えられている。
【0048】
このような対称性のパターンは、種々考えられ、たとえば、２つの内蔵抵抗２１が、対
角関係にあるゲートメタル４４の２つの角部に一つずつ配置されていてもよいし、対辺関
係にあるゲートメタル４４の２つの辺に一つずつ互いに向かい合うように配置されていて
もよい。また、たとえば、ゲートメタル４４が平面視円形状の場合には、２つの内蔵抵抗
２１が、当該ゲートメタル４４の直径の両端に一つずつ配置されていてもよいし、ゲート
メタル４４が平面視三角形状の場合には、３つの内蔵抵抗２１が、当該ゲートメタル４４
の３つの角部に一つずつ配置されていてもよい。
角関係にあるゲートメタル４４の２つの角部に一つずつ配置されていてもよいし、対辺関
係にあるゲートメタル４４の２つの辺に一つずつ互いに向かい合うように配置されていて
もよい。また、たとえば、ゲートメタル４４が平面視円形状の場合には、２つの内蔵抵抗
２１が、当該ゲートメタル４４の直径の両端に一つずつ配置されていてもよいし、ゲート
メタル４４が平面視三角形状の場合には、３つの内蔵抵抗２１が、当該ゲートメタル４４
の３つの角部に一つずつ配置されていてもよい。
【0049】
各内蔵抵抗２１は、ゲートメタル４４とゲートフィンガー５（パッド周辺部１２）との
間の環状の隙間領域２６を横切って、これらに跨るように形成されている。これにより、
内蔵抵抗２１は、ゲートメタル４４およびゲートフィンガー５のそれぞれに対向している
。ゲートメタル４４およびゲートフィンガー５（パッド周辺部１２）は、それぞれ、その
下方領域に配置された内蔵抵抗２１に対して、本発明のコンタクトビアの一例としてのパ
ッド側コンタクト２２およびセル側コンタクト２３によって接続されている。
間の環状の隙間領域２６を横切って、これらに跨るように形成されている。これにより、
内蔵抵抗２１は、ゲートメタル４４およびゲートフィンガー５のそれぞれに対向している
。ゲートメタル４４およびゲートフィンガー５（パッド周辺部１２）は、それぞれ、その
下方領域に配置された内蔵抵抗２１に対して、本発明のコンタクトビアの一例としてのパ
ッド側コンタクト２２およびセル側コンタクト２３によって接続されている。
【0050】
この実施形態では、４つの内蔵抵抗２１は、対辺関係にあるゲートメタル４４の２つの
辺の各周縁部２４の下方から、当該辺に直交する外側方向に延びてパッド周辺部１２の下
方に至っている。各内蔵抵抗２１は、平面視四角形状に形成されており、たとえば、２０
０μｍ□以下（２００μｍ×２００μｍ以下）の大きさを有している。実用上、内蔵抵抗
２１の大きさが１つ当たり２００μｍ□以下であれば、ＳｉＣエピタキシャル層２８（図
３ｂ参照）上の領域のうち内蔵抵抗２１のために犠牲になる領域の面積を小さくでき、省
スペース化を図ることができる。
辺の各周縁部２４の下方から、当該辺に直交する外側方向に延びてパッド周辺部１２の下
方に至っている。各内蔵抵抗２１は、平面視四角形状に形成されており、たとえば、２０
０μｍ□以下（２００μｍ×２００μｍ以下）の大きさを有している。実用上、内蔵抵抗
２１の大きさが１つ当たり２００μｍ□以下であれば、ＳｉＣエピタキシャル層２８（図
３ｂ参照）上の領域のうち内蔵抵抗２１のために犠牲になる領域の面積を小さくでき、省
スペース化を図ることができる。
【0051】
また、パッド側コンタクト２２およびセル側コンタクト２３は、それぞれ、ゲートメタ
ル４４およびパッド周辺部１２の辺に沿って互いに平行な直線状に形成されている。
ル４４およびパッド周辺部１２の辺に沿って互いに平行な直線状に形成されている。
【0052】
内蔵抵抗２１をゲートメタル４４の中央部を回避した周縁部２４の下方に配置し、さら
に、内蔵抵抗２１が配置された領域の上方領域をパッシベーション膜４０で覆うことによ
って、ゲートメタル４４の中央部には、内蔵抵抗２１で取り囲まれた本発明のワイヤ領域
としてのゲートパッド４が確保されている。ゲートパッド４は、ボンディングワイヤが接
続される領域である。
に、内蔵抵抗２１が配置された領域の上方領域をパッシベーション膜４０で覆うことによ
って、ゲートメタル４４の中央部には、内蔵抵抗２１で取り囲まれた本発明のワイヤ領域
としてのゲートパッド４が確保されている。ゲートパッド４は、ボンディングワイヤが接
続される領域である。
【0053】
すなわち、この実施形態では、内蔵抵抗２１が配置された、ゲートメタル４４の各角部
を選択的にパッシベーション膜４０で覆い、ゲートメタル４４のその他の部分を開口４１
から露出させている。これにより、半導体装置１の最表面には、各角部が内方に凹んだ平
面視四角形状のゲートパッド４が露出している。このように、内蔵抵抗２１が配置された
領域の上方領域をパッシベーション膜４０で覆うことによって、ボンディングワイヤの接
合時に、ゲートメタル４４における内蔵抵抗２１と重なる部分にボンディングワイヤが誤
って接合されることを防止できる。その結果、ボンディングワイヤの接合時に、超音波等
の衝撃によって内蔵抵抗２１がダメージを受けたり、それによって破壊されたりすること
を抑制することができる。
を選択的にパッシベーション膜４０で覆い、ゲートメタル４４のその他の部分を開口４１
から露出させている。これにより、半導体装置１の最表面には、各角部が内方に凹んだ平
面視四角形状のゲートパッド４が露出している。このように、内蔵抵抗２１が配置された
領域の上方領域をパッシベーション膜４０で覆うことによって、ボンディングワイヤの接
合時に、ゲートメタル４４における内蔵抵抗２１と重なる部分にボンディングワイヤが誤
って接合されることを防止できる。その結果、ボンディングワイヤの接合時に、超音波等
の衝撃によって内蔵抵抗２１がダメージを受けたり、それによって破壊されたりすること
を抑制することができる。
【0054】
図３ａおよび図３ｂは、図２の二点鎖線IIIで囲まれた領域の拡大図であって、図３ａ
は平面図を示し、図３ｂは図３ａの切断線IIIｂ－IIIｂで半導体装置１を切断したときの
断面図を示す。なお、図３ａおよび図３ｂでは、明瞭化のため、各構成要素の縮尺が図１
および図２とは異なる場合があり、図３ａと図３ｂとの間でも各構成要素の縮尺が異なる
場合がある。また、図３ａおよび図３ｂでは、明瞭化のため、実際の平面視では半導体装
置１の最表面に露出していない要素の一部を実線で示している。
は平面図を示し、図３ｂは図３ａの切断線IIIｂ－IIIｂで半導体装置１を切断したときの
断面図を示す。なお、図３ａおよび図３ｂでは、明瞭化のため、各構成要素の縮尺が図１
および図２とは異なる場合があり、図３ａと図３ｂとの間でも各構成要素の縮尺が異なる
場合がある。また、図３ａおよび図３ｂでは、明瞭化のため、実際の平面視では半導体装
置１の最表面に露出していない要素の一部を実線で示している。
【0055】
次に、内蔵抵抗２１およびその近傍領域のより詳細な構成を、半導体装置１の断面構造
と共に説明する。
と共に説明する。
【0056】
半導体装置１は、ＳｉＣ基板２７と、ＳｉＣエピタキシャル層２８とを含む。ＳｉＣエ
ピタキシャル層２８は、ＳｉＣ基板２７に積層されており、この積層構造が本発明のＳｉ
Ｃ半導体層の一例として示されている。
ピタキシャル層２８は、ＳｉＣ基板２７に積層されており、この積層構造が本発明のＳｉ
Ｃ半導体層の一例として示されている。
【0057】
ＳｉＣ基板２７およびＳｉＣエピタキシャル層２８は、それぞれ、ｎ＋型およびｎ－型
のＳｉＣである。ｎ＋型のＳｉＣ基板２７の不純物濃度は、たとえば、１×１０１７ｃｍ
－３～１×１０２１ｃｍ－３である。一方、ｎ－型のＳｉＣエピタキシャル層２８の不純
物濃度は、たとえば、１×１０１４ｃｍ－３～１×１０１７ｃｍ－３である。また、ｎ型
不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以
下、同じ）。
のＳｉＣである。ｎ＋型のＳｉＣ基板２７の不純物濃度は、たとえば、１×１０１７ｃｍ
－３～１×１０２１ｃｍ－３である。一方、ｎ－型のＳｉＣエピタキシャル層２８の不純
物濃度は、たとえば、１×１０１４ｃｍ－３～１×１０１７ｃｍ－３である。また、ｎ型
不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以
下、同じ）。
【0058】
内側セル領域７において、ＳｉＣエピタキシャル層２８の表面部に複数のトランジスタ
セル１８が形成されている。複数のトランジスタセル１８は、ｐ－型ボディ領域２９と、
ｐ－型ボディ領域２９の周縁から間隔を空けた内方領域に選択的に形成されたｎ＋型ソー
ス領域３０と、ｎ＋型ソース領域３０の周縁から間隔を空けた内方領域に選択的に形成さ
れたｐ＋型ボディコンタクト領域３１とを含む。また、ＳｉＣエピタキシャル層２８のｎ
－型の部分は、複数のトランジスタセル１８の共通のドレイン領域となっている。
セル１８が形成されている。複数のトランジスタセル１８は、ｐ－型ボディ領域２９と、
ｐ－型ボディ領域２９の周縁から間隔を空けた内方領域に選択的に形成されたｎ＋型ソー
ス領域３０と、ｎ＋型ソース領域３０の周縁から間隔を空けた内方領域に選択的に形成さ
れたｐ＋型ボディコンタクト領域３１とを含む。また、ＳｉＣエピタキシャル層２８のｎ
－型の部分は、複数のトランジスタセル１８の共通のドレイン領域となっている。
【0059】
図３ａに示すように、平面視では、パッド周辺部１２（ゲートフィンガー５）に沿うト
ランジスタセル１８を除いて、ｐ＋型ボディコンタクト領域３１を取り囲むようにｎ＋型
ソース領域３０が形成され、さらに、ｎ＋型ソース領域３０を取り囲むようにｐ－型ボデ
ィ領域２９が形成されている。ｐ－型ボディ領域２９において、ｎ＋型ソース領域３０を
取り囲む環状の領域は、半導体装置１のオン時にチャネルが形成されるチャネル領域３２
である。なお、図３ａおよび図３ｂは図示しないが、外側セル領域４５の複数のトランジ
スタセル１８も同様の構成を有している。
ランジスタセル１８を除いて、ｐ＋型ボディコンタクト領域３１を取り囲むようにｎ＋型
ソース領域３０が形成され、さらに、ｎ＋型ソース領域３０を取り囲むようにｐ－型ボデ
ィ領域２９が形成されている。ｐ－型ボディ領域２９において、ｎ＋型ソース領域３０を
取り囲む環状の領域は、半導体装置１のオン時にチャネルが形成されるチャネル領域３２
である。なお、図３ａおよび図３ｂは図示しないが、外側セル領域４５の複数のトランジ
スタセル１８も同様の構成を有している。
【0060】
一方、パッド周辺部１２（ゲートフィンガー５）に沿うトランジスタセル１８では、ｐ
－型ボディ領域２９およびｐ＋型ボディコンタクト領域３１が、それぞれ、後述するｐ－
型領域３４およびｐ＋型領域３３に電気的に接続されている。
－型ボディ領域２９およびｐ＋型ボディコンタクト領域３１が、それぞれ、後述するｐ－
型領域３４およびｐ＋型領域３３に電気的に接続されている。
【0061】
ｐ－型ボディ領域２９の不純物濃度は、たとえば、１×１０１４ｃｍ－３～１×１０１
９ｃｍ－３であり、ｎ＋型ソース領域３０の不純物濃度は、たとえば、１×１０１７ｃｍ
－３～１×１０２１ｃｍ－３であり、ｐ＋型ボディコンタクト領域３１の不純物濃度は、
たとえば、１×１０１９ｃｍ－３～１×１０２１ｃｍ－３である。
９ｃｍ－３であり、ｎ＋型ソース領域３０の不純物濃度は、たとえば、１×１０１７ｃｍ
－３～１×１０２１ｃｍ－３であり、ｐ＋型ボディコンタクト領域３１の不純物濃度は、
たとえば、１×１０１９ｃｍ－３～１×１０２１ｃｍ－３である。
【0062】
これらの領域２９～３１を形成するには、たとえば、ＳｉＣエピタキシャル層２８の表
面部に、イオン注入によってｐ－型ボディ領域２９が形成される。その後、ｐ－型ボディ
領域２９の表面部に、ｎ型不純物およびｐ型不純物を順にイオン注入することによって、
ｎ＋型ソース領域３０およびｐ＋型ボディコンタクト領域３１が形成される。これにより
、領域２９～３１からなるトランジスタセル１８が形成される。ｐ型不純物としては、た
とえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる（以下、同じ）。
面部に、イオン注入によってｐ－型ボディ領域２９が形成される。その後、ｐ－型ボディ
領域２９の表面部に、ｎ型不純物およびｐ型不純物を順にイオン注入することによって、
ｎ＋型ソース領域３０およびｐ＋型ボディコンタクト領域３１が形成される。これにより
、領域２９～３１からなるトランジスタセル１８が形成される。ｐ型不純物としては、た
とえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる（以下、同じ）。
【0063】
アクティブ領域２において内側および外側セル領域７，４５以外の領域、具体的には、
ゲートメタル４４、ゲートフィンガー５および隙間領域２６の下方領域では、ＳｉＣエピ
タキシャル層２８の表面部にｐ－型領域３４が形成されている。ｐ－型領域３４の表面部
には、ｐ＋型領域３３が形成されている。
ゲートメタル４４、ゲートフィンガー５および隙間領域２６の下方領域では、ＳｉＣエピ
タキシャル層２８の表面部にｐ－型領域３４が形成されている。ｐ－型領域３４の表面部
には、ｐ＋型領域３３が形成されている。
【0064】
ｐ＋型領域３３は、ＳｉＣエピタキシャル層２８の内蔵抵抗２１に対向する領域におい
て、ｐ－型領域３４のｐ－型部分をＳｉＣ表面に選択的に露出させ、それ以外の領域にお
いては、自身のｐ＋型部分がＳｉＣ表面に選択的に露出するように、ゲートメタル４４等
の下方領域のほぼ全域に亘って形成されている。つまり、ゲートメタル４４およびゲート
フィンガー５は、内蔵抵抗２１が配置された領域においてはｐ－型部分に対向しているが
、それ以外の大部分の領域においては、ｐ＋型部分に対向している。また、ｐ＋型領域３
３およびｐ－型領域３４は、それぞれ、ソースメタル４３の下方まで延びるように形成さ
れており、ソースメタル４３（この実施形態では、ソースパッド６よりも外方部分）の下
方において、ｐ＋型ボディコンタクト領域３１およびｐ－型ボディ領域２９に一体的に繋
がっている。なお、図３ａでは、パッド周辺部１２（ゲートフィンガー５）に沿うトラン
ジスタセル１８のｐ＋型ボディコンタクト領域３１とｐ＋型領域３３とを、ハッチングを
付した領域で表している。実用上、ｐ＋型ボディコンタクト領域３１がソースメタル４３
と共にグランド電位に固定され、これによってｐ＋型領域３３が０Ｖで安定する。そのた
め、この実施形態のように、ゲートメタル４４およびゲートフィンガー５の大部分はｐ＋
型領域３３に対向させておくことが好ましい。
て、ｐ－型領域３４のｐ－型部分をＳｉＣ表面に選択的に露出させ、それ以外の領域にお
いては、自身のｐ＋型部分がＳｉＣ表面に選択的に露出するように、ゲートメタル４４等
の下方領域のほぼ全域に亘って形成されている。つまり、ゲートメタル４４およびゲート
フィンガー５は、内蔵抵抗２１が配置された領域においてはｐ－型部分に対向しているが
、それ以外の大部分の領域においては、ｐ＋型部分に対向している。また、ｐ＋型領域３
３およびｐ－型領域３４は、それぞれ、ソースメタル４３の下方まで延びるように形成さ
れており、ソースメタル４３（この実施形態では、ソースパッド６よりも外方部分）の下
方において、ｐ＋型ボディコンタクト領域３１およびｐ－型ボディ領域２９に一体的に繋
がっている。なお、図３ａでは、パッド周辺部１２（ゲートフィンガー５）に沿うトラン
ジスタセル１８のｐ＋型ボディコンタクト領域３１とｐ＋型領域３３とを、ハッチングを
付した領域で表している。実用上、ｐ＋型ボディコンタクト領域３１がソースメタル４３
と共にグランド電位に固定され、これによってｐ＋型領域３３が０Ｖで安定する。そのた
め、この実施形態のように、ゲートメタル４４およびゲートフィンガー５の大部分はｐ＋
型領域３３に対向させておくことが好ましい。
【0065】
ｐ＋型領域３３およびｐ－型領域３４は、それぞれ、ｐ＋型ボディコンタクト領域３１
およびｐ－型ボディ領域２９と同一の工程で形成され、その不純物濃度および深さも同じ
である。
およびｐ－型ボディ領域２９と同一の工程で形成され、その不純物濃度および深さも同じ
である。
【0066】
ＳｉＣエピタキシャル層２８の表面には、本発明の絶縁膜の一例としてのゲート絶縁膜
３５が形成されている。ゲート絶縁膜３５は、酸化シリコン等の絶縁材料からなり、たと
えば、０．００１μｍ～１μｍの厚さを有している。ゲート絶縁膜３５は、ゲート電極１
９および内蔵抵抗２１をＳｉＣエピタキシャル層２８から絶縁するための共通の絶縁膜で
ある。
３５が形成されている。ゲート絶縁膜３５は、酸化シリコン等の絶縁材料からなり、たと
えば、０．００１μｍ～１μｍの厚さを有している。ゲート絶縁膜３５は、ゲート電極１
９および内蔵抵抗２１をＳｉＣエピタキシャル層２８から絶縁するための共通の絶縁膜で
ある。
【0067】
ゲート絶縁膜３５上には、ゲート電極１９および内蔵抵抗２１が形成されている。ゲー
ト電極１９は、各トランジスタセル１８のチャネル領域３２に、ゲート絶縁膜３５を挟ん
で対向するように形成されている。一方、内蔵抵抗２１は、ｐ－型領域３４の露出ｐ－型
部分に、ゲート絶縁膜３５を挟んで対向するように形成されている。
ト電極１９は、各トランジスタセル１８のチャネル領域３２に、ゲート絶縁膜３５を挟ん
で対向するように形成されている。一方、内蔵抵抗２１は、ｐ－型領域３４の露出ｐ－型
部分に、ゲート絶縁膜３５を挟んで対向するように形成されている。
【0068】
ゲート電極１９および内蔵抵抗２１は、いずれも、ｐ型のポリシリコンからなり、同一
工程で形成されてもよい。この実施形態では、ゲート電極１９および内蔵抵抗２１は、ｐ
型不純物としてＢ（ホウ素）を含んでいる。Ｂ（ホウ素）含有ポリシリコンは、Ｓｉ半導
体装置で一般的に使用されるリン（Ｐ）含有ポリシリコンに対する比抵抗値が大きい。し
たがって、ホウ素含有ポリシリコン（内蔵抵抗２１）は、同じ抵抗値を実現する場合でも
、リン含有ポリシリコンよりも小さな面積で済む。そのため、ＳｉＣエピタキシャル層２
８上における内蔵抵抗２１の占有面積を小さくできるので、スペースの有効利用を図るこ
とができる。
工程で形成されてもよい。この実施形態では、ゲート電極１９および内蔵抵抗２１は、ｐ
型不純物としてＢ（ホウ素）を含んでいる。Ｂ（ホウ素）含有ポリシリコンは、Ｓｉ半導
体装置で一般的に使用されるリン（Ｐ）含有ポリシリコンに対する比抵抗値が大きい。し
たがって、ホウ素含有ポリシリコン（内蔵抵抗２１）は、同じ抵抗値を実現する場合でも
、リン含有ポリシリコンよりも小さな面積で済む。そのため、ＳｉＣエピタキシャル層２
８上における内蔵抵抗２１の占有面積を小さくできるので、スペースの有効利用を図るこ
とができる。
【0069】
ポリシリコンに含まれるｐ型不純物の濃度は、ゲート電極１９および内蔵抵抗２１それ
ぞれの設計抵抗値に合わせて適宜変更できる。当該濃度は、この実施形態では、内蔵抵抗
２１のシート抵抗が１０Ω／□以上となるように設定されている。実用上、内蔵抵抗２１
のシート抵抗が１０Ω／□以上であれば、内蔵抵抗２１の面積を大きくしなくても、内蔵
抵抗２１全体の抵抗値を、複数の半導体装置１間の抵抗値のばらつきよりも簡単に大きく
することができる。たとえば、抵抗値のばらつきが０．１Ω～２０Ωである場合に、小さ
な面積で、内蔵抵抗２１の抵抗値を２Ω～４０Ωとすることができる。その結果、ＳｉＣ
エピタキシャル層２８上の領域のうち、内蔵抵抗２１のために犠牲になる領域の面積を小
さくできるので、他の要素のレイアウトへの影響が少なくて済む。また、この場合、ゲー
ト電極１９の抵抗値および内蔵抵抗２１の抵抗値を合計した抵抗値は、４Ω～５０Ωであ
ることが好ましい。
ぞれの設計抵抗値に合わせて適宜変更できる。当該濃度は、この実施形態では、内蔵抵抗
２１のシート抵抗が１０Ω／□以上となるように設定されている。実用上、内蔵抵抗２１
のシート抵抗が１０Ω／□以上であれば、内蔵抵抗２１の面積を大きくしなくても、内蔵
抵抗２１全体の抵抗値を、複数の半導体装置１間の抵抗値のばらつきよりも簡単に大きく
することができる。たとえば、抵抗値のばらつきが０．１Ω～２０Ωである場合に、小さ
な面積で、内蔵抵抗２１の抵抗値を２Ω～４０Ωとすることができる。その結果、ＳｉＣ
エピタキシャル層２８上の領域のうち、内蔵抵抗２１のために犠牲になる領域の面積を小
さくできるので、他の要素のレイアウトへの影響が少なくて済む。また、この場合、ゲー
ト電極１９の抵抗値および内蔵抵抗２１の抵抗値を合計した抵抗値は、４Ω～５０Ωであ
ることが好ましい。
【0070】
また、ゲート電極１９および内蔵抵抗２１の厚さは、２μｍ以下であることが好ましい
。内蔵抵抗２１の厚さを２μｍ以下にすることによって、内蔵抵抗２１全体の抵抗値を、
複数の半導体装置１間の抵抗値のばらつきよりも簡単に大きくすることができる。逆に、
内蔵抵抗２１が厚すぎると、その抵抗値が低くなり過ぎるため好ましいとは言えない。
。内蔵抵抗２１の厚さを２μｍ以下にすることによって、内蔵抵抗２１全体の抵抗値を、
複数の半導体装置１間の抵抗値のばらつきよりも簡単に大きくすることができる。逆に、
内蔵抵抗２１が厚すぎると、その抵抗値が低くなり過ぎるため好ましいとは言えない。
【0071】
ゲート絶縁膜３５上には、ゲート電極１９および内蔵抵抗２１を覆うように、層間膜３
６が形成されている。層間膜３６は、酸化シリコン等の絶縁材料からなり、たとえば、０
．１μｍ～５μｍの厚さを有している。
６が形成されている。層間膜３６は、酸化シリコン等の絶縁材料からなり、たとえば、０
．１μｍ～５μｍの厚さを有している。
【0072】
また、層間膜３６は、ゲート絶縁膜３５上の領域のうち、ゲート電極１９および内蔵抵
抗２１が配置されていない領域（第１領域）に入り込むように形成されている。これによ
り、内蔵抵抗２１が配置されていない領域において、ＳｉＣエピタキシャル層２８とゲー
トメタル４４との距離（絶縁膜の厚さＴ）を大きくできるので、これらの間の容量を低減
することができる。
抗２１が配置されていない領域（第１領域）に入り込むように形成されている。これによ
り、内蔵抵抗２１が配置されていない領域において、ＳｉＣエピタキシャル層２８とゲー
トメタル４４との距離（絶縁膜の厚さＴ）を大きくできるので、これらの間の容量を低減
することができる。
【0073】
この層間膜３６を貫通するように、パッド側コンタクト２２およびセル側コンタクト２
３が形成されている。パッド側コンタクト２２およびセル側コンタクト２３は、それぞれ
、ゲートメタル４４およびゲートフィンガー５（パッド周辺部１２）と一体的に形成され
たメタルビアからなる。
３が形成されている。パッド側コンタクト２２およびセル側コンタクト２３は、それぞれ
、ゲートメタル４４およびゲートフィンガー５（パッド周辺部１２）と一体的に形成され
たメタルビアからなる。
【0074】
また、層間膜３６には、ｎ＋型ソース領域３１およびｐ＋型ボディコンタクト領域３１
に対してソースメタル４３からコンタクトをとるためのソースコンタクト４６が貫通して
形成されている。ソースコンタクト４６は、ソースメタル４３と一体的に形成されたメタ
ルビアからなる。
に対してソースメタル４３からコンタクトをとるためのソースコンタクト４６が貫通して
形成されている。ソースコンタクト４６は、ソースメタル４３と一体的に形成されたメタ
ルビアからなる。
【0075】
層間膜３６上には、ゲートメタル４４、ゲートフィンガー５およびソースメタル４３が
、互いに間隔を空けて形成されている。
、互いに間隔を空けて形成されている。
【0076】
そして、ゲートメタル４４、ゲートフィンガー５およびソースメタル４３を覆うように
、パッシベーション膜４０が層間膜３６上に形成されている。パッシベーション膜４０に
は、ゲートメタル４４およびソースメタル４３の一部を露出させる開口４１，４２が形成
されている。
、パッシベーション膜４０が層間膜３６上に形成されている。パッシベーション膜４０に
は、ゲートメタル４４およびソースメタル４３の一部を露出させる開口４１，４２が形成
されている。
【0077】
以上のように、半導体装置１によれば、図３ａおよび図３ｂに示すように、ゲートメタ
ル４４とゲートフィンガー５（パッド周辺部１２）との間にポリシリコン抵抗（内蔵抵抗
２１）が介在している。つまり、外部から複数のトランジスタセル１８へ続く電流経路の
途中に、内蔵抵抗２１が介在している。
ル４４とゲートフィンガー５（パッド周辺部１２）との間にポリシリコン抵抗（内蔵抵抗
２１）が介在している。つまり、外部から複数のトランジスタセル１８へ続く電流経路の
途中に、内蔵抵抗２１が介在している。
【0078】
この内蔵抵抗２１の抵抗値を調節することによって、ゲート電極１９の抵抗値および内
蔵抵抗２１の抵抗値を合計した抵抗値（ゲート抵抗）において、内蔵抵抗２１の抵抗値を
支配的にすることができる。そのため、ゲート電極１９の抵抗値にばらつきのある複数の
半導体装置１を並列に接続して使用する場合でも、内蔵抵抗２１の抵抗値を当該ばらつき
よりも大きくしておくことによって、相対的にゲート電極１９の抵抗値が低い半導体装置
１に対する電流の流れ込みを制限することができる。その結果、当該使用時のノイズの発
生を低減することができる。
蔵抵抗２１の抵抗値を合計した抵抗値（ゲート抵抗）において、内蔵抵抗２１の抵抗値を
支配的にすることができる。そのため、ゲート電極１９の抵抗値にばらつきのある複数の
半導体装置１を並列に接続して使用する場合でも、内蔵抵抗２１の抵抗値を当該ばらつき
よりも大きくしておくことによって、相対的にゲート電極１９の抵抗値が低い半導体装置
１に対する電流の流れ込みを制限することができる。その結果、当該使用時のノイズの発
生を低減することができる。
【0079】
しかも、内蔵抵抗２１を構成するポリシリコンは、不純物の注入等によって簡単に抵抗
値を制御できる材料であり、また、その加工に関しても、従来の半導体製造技術によって
確立されている。したがって、内蔵抵抗２１の導入に当たって、半導体装置１自体および
これを備えるモジュールの構造が複雑になることを回避することもできる。
値を制御できる材料であり、また、その加工に関しても、従来の半導体製造技術によって
確立されている。したがって、内蔵抵抗２１の導入に当たって、半導体装置１自体および
これを備えるモジュールの構造が複雑になることを回避することもできる。
【0080】
なお、内蔵抵抗２１に関しても、ゲート電極１９と同様に、半導体装置１を製造する際
の加工精度（エッチング寸法等）のばらつきによって、大きさや厚さにばらつきが生じる
場合があるが、ゲート電極１９に比べて加工寸法が小さいものである。したがって、内蔵
抵抗２１ばらつきが、ノイズ発生のきっかけになることは、ほとんどない。
の加工精度（エッチング寸法等）のばらつきによって、大きさや厚さにばらつきが生じる
場合があるが、ゲート電極１９に比べて加工寸法が小さいものである。したがって、内蔵
抵抗２１ばらつきが、ノイズ発生のきっかけになることは、ほとんどない。
【0081】
また、内蔵抵抗２１がゲートメタル４４の下方でゲートメタル４４に接続されているた
め、外部から複数のトランジスタセル１８へ続く電流経路の入り口部でゲート電流の流れ
込みを制限することができる。これにより、特定のトランジスタセル１８にだけ突入電流
が流れることを防止することができる。
め、外部から複数のトランジスタセル１８へ続く電流経路の入り口部でゲート電流の流れ
込みを制限することができる。これにより、特定のトランジスタセル１８にだけ突入電流
が流れることを防止することができる。
【0082】
たとえば、図２において、内蔵抵抗２１がゲートフィンガー５の第１フィンガー１３や
第２フィンガー１４の途中部に、これらのフィンガー１３，１４の迂回路として形成され
ている場合を考える。この場合、当該内蔵抵抗２１よりもゲートメタル４４に近い側では
、内蔵抵抗２１に到達する前に、フィンガー１３，１４からゲートコンタクト２０を介し
てゲート電極１９に突入電流が流れる場合がある。これに対し、この実施形態のように、
電流経路の入り口部でゲート電流を制限できれば、複数のトランジスタセル１８間におけ
るスイッチング速度のばらつきを低減することができる。
第２フィンガー１４の途中部に、これらのフィンガー１３，１４の迂回路として形成され
ている場合を考える。この場合、当該内蔵抵抗２１よりもゲートメタル４４に近い側では
、内蔵抵抗２１に到達する前に、フィンガー１３，１４からゲートコンタクト２０を介し
てゲート電極１９に突入電流が流れる場合がある。これに対し、この実施形態のように、
電流経路の入り口部でゲート電流を制限できれば、複数のトランジスタセル１８間におけ
るスイッチング速度のばらつきを低減することができる。
【0083】
【0084】
また、図３ａおよび図３ｂに示すように、ＳｉＣエピタキシャル層２８において、内蔵
抵抗２１に対向する領域が、１×１０１９ｃｍ－３以下の不純物濃度を有するｐ－型領域
３４である。そのため、ゲート絶縁膜３５の絶縁破壊を良好に抑制することができる。さ
らに、ｐ－型領域は、ｎ型領域に比べてキャリアを蓄積し難いため、ゲート絶縁膜３５を
挟んで互いに対向する内蔵抵抗２１とｐ－型領域３４との間の容量を低減することもでき
る。
抵抗２１に対向する領域が、１×１０１９ｃｍ－３以下の不純物濃度を有するｐ－型領域
３４である。そのため、ゲート絶縁膜３５の絶縁破壊を良好に抑制することができる。さ
らに、ｐ－型領域は、ｎ型領域に比べてキャリアを蓄積し難いため、ゲート絶縁膜３５を
挟んで互いに対向する内蔵抵抗２１とｐ－型領域３４との間の容量を低減することもでき
る。
【0085】
また、図３ａおよび図３ｂに示すように、ゲートメタル４４と内蔵抵抗２１とは、メタ
ルビアからなるパッド側コンタクト２２で接続されている。そのため、パッド側コンタク
ト２２の位置をＳｉＣエピタキシャル層２８の表面に沿って変更する加工やビアの径を変
更する加工等で、外部から複数のトランジスタセル１８へ続く電流経路において、内蔵抵
抗２１が寄与する抵抗値を簡単に調節することができる。
ルビアからなるパッド側コンタクト２２で接続されている。そのため、パッド側コンタク
ト２２の位置をＳｉＣエピタキシャル層２８の表面に沿って変更する加工やビアの径を変
更する加工等で、外部から複数のトランジスタセル１８へ続く電流経路において、内蔵抵
抗２１が寄与する抵抗値を簡単に調節することができる。
【0086】
たとえば、図３ｂに破線で示すパッド側コンタクト３７のように、パッド側コンタクト
２２よりもパッド周辺部１２に近づけるだけで、内蔵抵抗２１に対するコンタクト位置か
らパッド周辺部１２までの距離をＤ１からＤ２へと簡単に短くすることができる。これに
より、内蔵抵抗２１の抵抗値を小さくすることができる。逆に、パッド周辺部１２から遠
ざければ、内蔵抵抗２１の抵抗値を大きくすることができる。また、図３ａに破線で示す
パッド側コンタクト３８のように、パッド側コンタクト２２よりもビア径を小さくするだ
けで、内蔵抵抗２１へ向かう電流経路の抵抗値を大きくすることができる。逆に、ビア径
を大きくすれば、当該経路の抵抗値を小さくすることができる。
２２よりもパッド周辺部１２に近づけるだけで、内蔵抵抗２１に対するコンタクト位置か
らパッド周辺部１２までの距離をＤ１からＤ２へと簡単に短くすることができる。これに
より、内蔵抵抗２１の抵抗値を小さくすることができる。逆に、パッド周辺部１２から遠
ざければ、内蔵抵抗２１の抵抗値を大きくすることができる。また、図３ａに破線で示す
パッド側コンタクト３８のように、パッド側コンタクト２２よりもビア径を小さくするだ
けで、内蔵抵抗２１へ向かう電流経路の抵抗値を大きくすることができる。逆に、ビア径
を大きくすれば、当該経路の抵抗値を小さくすることができる。
【0087】
しかも、これらの加工は、パッド側コンタクト２２（ビア）を形成する際、距離設計や
ビア径設計に合わせたマスクを使用するだけでよいので、製造工程が複雑になることを防
止することもできる。
ビア径設計に合わせたマスクを使用するだけでよいので、製造工程が複雑になることを防
止することもできる。
【0088】
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施すること
もできる。
もできる。
【0089】
たとえば、前述の実施形態では、トランジスタセル１８がプレーナゲート構造のＭＯＳ
ＦＥＴセルである場合を取り上げたが、トランジスタセル１８は、図４に示すように、ト
レンチゲート構造のＭＯＳＦＥＴセルであってもよい。この場合、ゲート電極１９は、複
数のトランジスタセル１８の各間に形成されたゲートトレンチ３９に、ゲート絶縁膜３５
を介して埋設されている。
ＦＥＴセルである場合を取り上げたが、トランジスタセル１８は、図４に示すように、ト
レンチゲート構造のＭＯＳＦＥＴセルであってもよい。この場合、ゲート電極１９は、複
数のトランジスタセル１８の各間に形成されたゲートトレンチ３９に、ゲート絶縁膜３５
を介して埋設されている。
【0090】
また、トランジスタセル１８は、プレーナゲート構造もしくはトレンチゲート構造のＩ
ＧＢＴセルであってもよい。この場合、ｎ＋型ＳｉＣ基板２７に代えて、ｐ＋型ＳｉＣ基
板２７を用いればよい。
ＧＢＴセルであってもよい。この場合、ｎ＋型ＳｉＣ基板２７に代えて、ｐ＋型ＳｉＣ基
板２７を用いればよい。
【0091】
また、内蔵抵抗２１は、ゲートメタル４４の下方の層間膜３６に埋め込まれている必要
はなく、たとえば、層間膜３６の表面に、ゲートメタル４４とゲートフィンガー５と接続
するポリシリコン配線を、本発明の内蔵抵抗として形成してもよい。
はなく、たとえば、層間膜３６の表面に、ゲートメタル４４とゲートフィンガー５と接続
するポリシリコン配線を、本発明の内蔵抵抗として形成してもよい。
【0092】
また、内蔵抵抗２１の材料として、ポリシリコンに代えて、ゲートメタル４４およびゲ
ートフィンガー５と同じかそれよりも大きい抵抗値を有する材料（たとえば、Ａｌ（アル
ミニウム）、ＡｌＣｕ（アルミニウム－銅合金）、Ｃｕ（銅）等のメタル配線）を用いて
もよい。内蔵抵抗２１がメタルであっても、ゲートメタル４４とゲートフィンガー５との
間の距離を長くできるので、ゲート電極１９の抵抗値および内蔵抵抗２１の抵抗値を合計
した抵抗値を大きくすることができる。
ートフィンガー５と同じかそれよりも大きい抵抗値を有する材料（たとえば、Ａｌ（アル
ミニウム）、ＡｌＣｕ（アルミニウム－銅合金）、Ｃｕ（銅）等のメタル配線）を用いて
もよい。内蔵抵抗２１がメタルであっても、ゲートメタル４４とゲートフィンガー５との
間の距離を長くできるので、ゲート電極１９の抵抗値および内蔵抵抗２１の抵抗値を合計
した抵抗値を大きくすることができる。
【0093】
また、内蔵抵抗２１は、ゲートメタル４４の下方に形成されている必要はなく、たとえ
ば、ゲートフィンガー５の下方に形成されていてもよい。
ば、ゲートフィンガー５の下方に形成されていてもよい。
【0094】
また、内蔵抵抗２１は、ゲートメタル４４の周縁部２４の一部に沿う直線状であっても
よいし、ゲートメタル４４の周縁部２４の全周に沿う環状であってもよい。
よいし、ゲートメタル４４の周縁部２４の全周に沿う環状であってもよい。
【0095】
また、前述の半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい
。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であっ
てもよい。
。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であっ
てもよい。
【0096】
図５は、本発明の一実施形態に係る半導体装置が適用されたモジュールの電気回路を示
す電気回路図である。
す電気回路図である。
【0097】
モジュール１００は、複数の半導体装置（チップ）１０１～１０４と、ドレイン端子１
０５と、ソース端子１０６と、ゲート端子１０７とを含んでいる。各半導体装置１０１～
１０４は、図１～図３に示される半導体装置１から構成されている。各半導体装置１０１
～１０４は、図４に示される半導体装置から構成されていてもよい。複数の半導体装置１
０１～１０４は、並列に接続されている。
０５と、ソース端子１０６と、ゲート端子１０７とを含んでいる。各半導体装置１０１～
１０４は、図１～図３に示される半導体装置１から構成されている。各半導体装置１０１
～１０４は、図４に示される半導体装置から構成されていてもよい。複数の半導体装置１
０１～１０４は、並列に接続されている。
【0098】
各半導体装置１０１～１０４は、並列に接続された複数のトランジスタセル１８（図２
、図３ａおよび図３ｂ参照）と、並列に接続された４つの内蔵抵抗４１（図２、図３ａお
よび図３ｂ参照）を含んでいる。図５では、並列に接続された複数のトランジスタセル１
８を１つのトランジスタセルＴｒで表し、並列に接続された４つの内蔵抵抗４１を１つの
抵抗Ｒで表している。
、図３ａおよび図３ｂ参照）と、並列に接続された４つの内蔵抵抗４１（図２、図３ａお
よび図３ｂ参照）を含んでいる。図５では、並列に接続された複数のトランジスタセル１
８を１つのトランジスタセルＴｒで表し、並列に接続された４つの内蔵抵抗４１を１つの
抵抗Ｒで表している。
【0099】
各半導体装置１０１～１０４のゲート電極は、それに内蔵されている内蔵抵抗Ｒを介し
て、モジュール１００のゲート端子１０７に接続されている。各半導体装置１０１～１０
４のドレイン電極は、モジュール１００のドレイン端子１０５に接続されている。各半導
体装置１０１～１０４のソース電極は、モジュール１００のソース端１０６に接続されて
いる。
て、モジュール１００のゲート端子１０７に接続されている。各半導体装置１０１～１０
４のドレイン電極は、モジュール１００のドレイン端子１０５に接続されている。各半導
体装置１０１～１０４のソース電極は、モジュール１００のソース端１０６に接続されて
いる。
【0100】
このモジュール１００では、各半導体装置１０１～１０４内に、各半導体装置１０１～
１０４内のゲート抵抗よりも大きな抵抗値を有する内蔵抵抗Ｒが内蔵されている。したが
って、このモジュール１００では、各半導体装置１０１～１０４内のゲート抵抗よりも大
きな抵抗値を有する外付けのゲート抵抗を、各半導体装置１０１～１０４に設ける場合に
比べて、モジュールの構造が簡単となる。
１０４内のゲート抵抗よりも大きな抵抗値を有する内蔵抵抗Ｒが内蔵されている。したが
って、このモジュール１００では、各半導体装置１０１～１０４内のゲート抵抗よりも大
きな抵抗値を有する外付けのゲート抵抗を、各半導体装置１０１～１０４に設ける場合に
比べて、モジュールの構造が簡単となる。
【0101】
本発明の実施形態について詳細に説明したが、これらは本発明の技術的内容を明らかに
するために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべ
きではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
するために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべ
きではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
【0102】
この出願は、２０１３年１１月２８日に日本国特許庁に提出された特願２０１３－２４
６４７４号に対応しており、その出願の全開示はここに引用により組み込まれるものとす
る。
６４７４号に対応しており、その出願の全開示はここに引用により組み込まれるものとす
る。
【0103】
この明細書からはさらに以下のような特徴が抽出され得る。
【0104】
「Ａ１」 ＳｉＣ半導体層と、
前記ＳｉＣ半導体層の表面側に形成され、制御パッドに入力される制御電圧をその制御
電極に受けてオン／オフ制御される複数のトランジスタセルと、
前記制御パッドよりも前記ＳｉＣ半導体層側に配置され、前記制御パッドと前記制御電
極とを電気的に接続するとともに、前記複数のトランジスタセルのオン抵抗値のばらつき
を低減するための内蔵抵抗とを含み、
前記制御パッドの表面には、最表面に形成された表面絶縁膜から露出してボンディング
ワイヤが接続される第１のワイヤ領域が選択的に形成されており、
前記内蔵抵抗は、前記ＳｉＣ半導体層の法線方向から見た平面視において、前記第１の
ワイヤ領域を回避した領域に選択的に配置され、
前記複数のトランジスタセルの上方には、前記複数のトランジスタセルの一方の主電極
が接続されかつ前記制御パッドとは異なる主電極パッドが配置されており、
前記主電極パッドの表面には、前記表面絶縁膜から露出してボンディングワイヤが接続
される第２のワイヤ領域が選択的に形成されている、半導体装置。
前記ＳｉＣ半導体層の表面側に形成され、制御パッドに入力される制御電圧をその制御
電極に受けてオン／オフ制御される複数のトランジスタセルと、
前記制御パッドよりも前記ＳｉＣ半導体層側に配置され、前記制御パッドと前記制御電
極とを電気的に接続するとともに、前記複数のトランジスタセルのオン抵抗値のばらつき
を低減するための内蔵抵抗とを含み、
前記制御パッドの表面には、最表面に形成された表面絶縁膜から露出してボンディング
ワイヤが接続される第１のワイヤ領域が選択的に形成されており、
前記内蔵抵抗は、前記ＳｉＣ半導体層の法線方向から見た平面視において、前記第１の
ワイヤ領域を回避した領域に選択的に配置され、
前記複数のトランジスタセルの上方には、前記複数のトランジスタセルの一方の主電極
が接続されかつ前記制御パッドとは異なる主電極パッドが配置されており、
前記主電極パッドの表面には、前記表面絶縁膜から露出してボンディングワイヤが接続
される第２のワイヤ領域が選択的に形成されている、半導体装置。
【0105】
この構成では、制御パッドよりもＳｉＣ半導体層側に配置され、制御パッドと制御電極
とを電気的に接続するとともに、複数のトランジスタセルのオン抵抗値のばらつきを低減
するための内蔵抵抗とを含む。この内蔵抵抗の抵抗値を調節することによって、制御電極
の抵抗値および内蔵抵抗の抵抗値を合計した抵抗値（制御抵抗）において、内蔵抵抗の抵
抗値を支配的にすることができる。そのため、制御電極の抵抗値にばらつきのある複数の
半導体装置を並列に接続して使用する場合でも、内蔵抵抗の抵抗値を当該ばらつきよりも
大きくしておくことによって、相対的に制御電極の抵抗値が低い半導体装置に対する電流
の流れ込みを制限することができる。その結果、当該使用時のノイズの発生を低減するこ
とができる。
とを電気的に接続するとともに、複数のトランジスタセルのオン抵抗値のばらつきを低減
するための内蔵抵抗とを含む。この内蔵抵抗の抵抗値を調節することによって、制御電極
の抵抗値および内蔵抵抗の抵抗値を合計した抵抗値（制御抵抗）において、内蔵抵抗の抵
抗値を支配的にすることができる。そのため、制御電極の抵抗値にばらつきのある複数の
半導体装置を並列に接続して使用する場合でも、内蔵抵抗の抵抗値を当該ばらつきよりも
大きくしておくことによって、相対的に制御電極の抵抗値が低い半導体装置に対する電流
の流れ込みを制限することができる。その結果、当該使用時のノイズの発生を低減するこ
とができる。
【0106】
「Ａ２」 前記制御パッドは、前記表面絶縁膜に周囲を取り囲まれて独立して形成され
ており、
前記内蔵抵抗は、層間膜を介して前記制御パッドの下方領域の前記第１のワイヤ領域を
外れた領域に配置されている、「Ａ１」に記載の半導体装置。
ており、
前記内蔵抵抗は、層間膜を介して前記制御パッドの下方領域の前記第１のワイヤ領域を
外れた領域に配置されている、「Ａ１」に記載の半導体装置。
【0107】
この構成によれば、制御パッドの下方、つまり、外部から複数のセルへ続く電流経路の
入り口部で制御電流の流れ込みを制限することができる。これにより、特定のトランジス
タセルにだけ突入電流が流れることを防止することができる。その結果、複数のトランジ
スタセル間におけるスイッチング速度のばらつきを低減することができる。
入り口部で制御電流の流れ込みを制限することができる。これにより、特定のトランジス
タセルにだけ突入電流が流れることを防止することができる。その結果、複数のトランジ
スタセル間におけるスイッチング速度のばらつきを低減することができる。
【0108】
「Ａ３」 前記内蔵抵抗の一部は、前記制御パッドの下方領域に配置されており、
前記制御パッドの下方領域のうち前記内蔵抵抗が配置されていない第１領域には、前記
層間膜が埋設されている、「Ａ２」に記載の半導体装置。
前記制御パッドの下方領域のうち前記内蔵抵抗が配置されていない第１領域には、前記
層間膜が埋設されている、「Ａ２」に記載の半導体装置。
【0109】
「Ａ４」 前記内蔵抵抗と前記ＳｉＣ半導体層との間に配置された絶縁膜をさらに含み
、
前記第１領域には、前記絶縁膜の延長部で構成された膜が前記層間膜と前記ＳｉＣ半導
体層との間に配置されている、「Ａ３」に記載の半導体装置。
、
前記第１領域には、前記絶縁膜の延長部で構成された膜が前記層間膜と前記ＳｉＣ半導
体層との間に配置されている、「Ａ３」に記載の半導体装置。
【0110】
この構成によれば、内蔵抵抗が配置されていない第１領域において、ＳｉＣ半導体層と
制御パッドとの距離（絶縁膜の厚さ）を大きくできるので、これらの間の容量を低減する
ことができる。
制御パッドとの距離（絶縁膜の厚さ）を大きくできるので、これらの間の容量を低減する
ことができる。
【0111】
「Ａ５」 前記ＳｉＣ半導体層において、前記絶縁膜を挟んで前記内蔵抵抗に対向する
領域には、１×１０１９ｃｍ－３以下の濃度を有する不純物領域が選択的に形成されてい
る、「Ａ４」に記載の半導体装置。
領域には、１×１０１９ｃｍ－３以下の濃度を有する不純物領域が選択的に形成されてい
る、「Ａ４」に記載の半導体装置。
【0112】
この構成によれば、内蔵抵抗に対向する不純物領域の濃度が１×１０１９ｃｍ－３以下
であるため、絶縁膜の絶縁破壊を良好に抑制することができる。その場合、ＳｉＣ半導体
層がｎ型ＳｉＣ半導体層であり、当該半導体層が、絶縁膜を挟んで内蔵抵抗に対向する領
域に１×１０１９ｃｍ－３以下のｐ－型領域を有していることが好ましい。ｐ－型領域は
、ｎ型領域に比べてキャリアを蓄積し難いため、絶縁膜を挟んで互いに対向する内蔵抵抗
とｐ－型領域との間の容量を低減することもできる。
であるため、絶縁膜の絶縁破壊を良好に抑制することができる。その場合、ＳｉＣ半導体
層がｎ型ＳｉＣ半導体層であり、当該半導体層が、絶縁膜を挟んで内蔵抵抗に対向する領
域に１×１０１９ｃｍ－３以下のｐ－型領域を有していることが好ましい。ｐ－型領域は
、ｎ型領域に比べてキャリアを蓄積し難いため、絶縁膜を挟んで互いに対向する内蔵抵抗
とｐ－型領域との間の容量を低減することもできる。
【0113】
「Ａ６」 前記内蔵抵抗の前記一部は、前記制御パッドの周縁部の下方に配置されてお
り、
前記第１のワイヤ領域は、前記周縁部に取り囲まれた前記制御パッドの中央部に形成さ
れている、「Ａ１」～「Ａ５」のいずれかに記載の半導体装置。
り、
前記第１のワイヤ領域は、前記周縁部に取り囲まれた前記制御パッドの中央部に形成さ
れている、「Ａ１」～「Ａ５」のいずれかに記載の半導体装置。
【0114】
「Ａ７」 前記層間膜を貫通し、前記制御パッドと前記内蔵抵抗とを電気的に接続する
コンタクトビアとを含む、「Ａ２」～「Ａ５」のいずれかに記載の半導体装置。
コンタクトビアとを含む、「Ａ２」～「Ａ５」のいずれかに記載の半導体装置。
【0115】
この構成によれば、コンタクトビアの位置をＳｉＣ半導体層の表面に沿って変更する加
工やビアの径を変更する加工等で、外部から複数のトランジスタセルへ続く電流経路にお
いて、内蔵抵抗が寄与する抵抗値を簡単に調節することができる。しかも、これらの加工
は、コンタクトビアを形成する際、距離設計やビア径設計に合わせたマスクを使用するだ
けでよいので、製造工程が複雑になることを防止することもできる。
工やビアの径を変更する加工等で、外部から複数のトランジスタセルへ続く電流経路にお
いて、内蔵抵抗が寄与する抵抗値を簡単に調節することができる。しかも、これらの加工
は、コンタクトビアを形成する際、距離設計やビア径設計に合わせたマスクを使用するだ
けでよいので、製造工程が複雑になることを防止することもできる。
【0116】
「Ａ８」 前記内蔵抵抗は、前記ＳｉＣ半導体層の法線方向から見た平面視において、
互いに対称性を持って複数配置されている、「Ａ１」～「Ａ７」のいずれかに記載の半導
体装置。
互いに対称性を持って複数配置されている、「Ａ１」～「Ａ７」のいずれかに記載の半導
体装置。
【0117】
この構成によれば、特定のトランジスタセルにだけ突入電流が流れることを防止できる
ので、複数のトランジスタセル間におけるスイッチング速度のばらつきを低減することが
できる。
ので、複数のトランジスタセル間におけるスイッチング速度のばらつきを低減することが
できる。
【0118】
「Ａ９」 前記制御電極は、ｐ型のポリシリコンからなる、「Ａ１」～「Ａ８」のいず
れかに記載の半導体装置。
れかに記載の半導体装置。
【0119】
「Ａ１０」 前記制御電極は、ｐ型不純物としてＢ（ホウ素）を含んでいる、「Ａ９」
に記載の半導体装置。
に記載の半導体装置。
【0120】
Ｂ（ホウ素）含有ポリシリコンは、Ｓｉ半導体装置で一般的に使用されるＰ（リン）含
有ポリシリコンに対する比抵抗値が大きい。したがって、ホウ素含有ポリシリコン（内蔵
抵抗）は、同じ抵抗値を実現する場合でも、リン含有ポリシリコンよりも小さな面積で済
む。そのため、ＳｉＣ半導体層上における内蔵抵抗の占有面積を小さくできるので、スペ
ースの有効利用を図ることができる。
有ポリシリコンに対する比抵抗値が大きい。したがって、ホウ素含有ポリシリコン（内蔵
抵抗）は、同じ抵抗値を実現する場合でも、リン含有ポリシリコンよりも小さな面積で済
む。そのため、ＳｉＣ半導体層上における内蔵抵抗の占有面積を小さくできるので、スペ
ースの有効利用を図ることができる。
【0121】
「Ａ１１」 前記内蔵抵抗の抵抗値は、２Ω～４０Ωである、「Ａ１」～「Ａ１０」の
いずれかに記載の半導体装置。
いずれかに記載の半導体装置。
【0122】
「Ａ１２」 前記制御電極の抵抗値および前記内蔵抵抗の抵抗値を合計した抵抗値は、
４Ω～５０Ωである、「Ａ１」～「Ａ１１」のいずれかに記載の半導体装置。
４Ω～５０Ωである、「Ａ１」～「Ａ１１」のいずれかに記載の半導体装置。
【0123】
「Ａ１３」 前記内蔵抵抗のシート抵抗は、１０Ω／□以上である、「Ａ１」～「Ａ１
２」のいずれかに記載の半導体装置。
２」のいずれかに記載の半導体装置。
【0124】
実用上、内蔵抵抗のシート抵抗が１０Ω／□以上であれば、内蔵抵抗の面積を大きくし
なくても、内蔵抵抗全体の抵抗値を、複数の半導体装置間の抵抗値のばらつきよりも簡単
に大きくすることができる。その結果、ＳｉＣ半導体層上の領域のうち内蔵抵抗のために
犠牲になる領域の面積を小さくできるので、他の要素のレイアウトへの影響が少なくて済
む。
なくても、内蔵抵抗全体の抵抗値を、複数の半導体装置間の抵抗値のばらつきよりも簡単
に大きくすることができる。その結果、ＳｉＣ半導体層上の領域のうち内蔵抵抗のために
犠牲になる領域の面積を小さくできるので、他の要素のレイアウトへの影響が少なくて済
む。
【0125】
「Ａ１４」 前記ＳｉＣ半導体層の法線方向から見た平面視において前記内蔵抵抗の大
きさは、１つ当たり２００μｍ□以下である、「Ａ１」～「Ａ１３」のいずれかに記載の
半導体装置。
きさは、１つ当たり２００μｍ□以下である、「Ａ１」～「Ａ１３」のいずれかに記載の
半導体装置。
【0126】
実用上、内蔵抵抗の大きさが１つ当たり２００μｍ□以下であれば、ＳｉＣ半導体層上
の領域のうち内蔵抵抗のために犠牲になる領域の面積を小さくでき、省スペース化を図る
ことができる。
の領域のうち内蔵抵抗のために犠牲になる領域の面積を小さくでき、省スペース化を図る
ことができる。
【0127】
「Ａ１５」 前記内蔵抵抗の厚さは、２μｍ以下である、請求項１～１４のいずれか一
項に記載の半導体装置。
項に記載の半導体装置。
【0128】
内蔵抵抗の厚さを２μｍ以下にすることによって、内蔵抵抗全体の抵抗値を、複数の半
導体装置間の抵抗値のばらつきよりも簡単に大きくすることができる。逆に、内蔵抵抗が
厚すぎると、その抵抗値が低くなり過ぎるため好ましいとは言えない。
導体装置間の抵抗値のばらつきよりも簡単に大きくすることができる。逆に、内蔵抵抗が
厚すぎると、その抵抗値が低くなり過ぎるため好ましいとは言えない。
【0129】
「Ａ１６」 前記制御パッドと同様に前記半導体装置の表面側に配置され、前記複数の
トランジスタセル領域を複数の領域に区画するように前記制御パッドから延びるフィンガ
ーをさらに含み、
前記内蔵抵抗は、前記制御パッドと前記フィンガーとを電気的に接続している、「Ａ１
」～「Ａ１５」のいずれかに記載の半導体装置。
トランジスタセル領域を複数の領域に区画するように前記制御パッドから延びるフィンガ
ーをさらに含み、
前記内蔵抵抗は、前記制御パッドと前記フィンガーとを電気的に接続している、「Ａ１
」～「Ａ１５」のいずれかに記載の半導体装置。
【0130】
このように、制御パッドからフィンガーが延びる形態のデバイスに対しても、本願発明
の特徴を良好に適用することができる。
の特徴を良好に適用することができる。
【0131】
「Ａ１７」 前記フィンガーは、前記制御パッドの周囲を囲むように配置された部分を
有する、「Ａ１６」に記載の半導体装置。
有する、「Ａ１６」に記載の半導体装置。
【0132】
「Ａ１８」 前記フィンガーは、メタル配線からなる、「Ａ１６」に記載の半導体装置
。ポリシリコンよりも低抵抗なメタル配線でフィンガーを構成することによって、制御パ
ッドから比較的距離がある位置のセルに対しても、制御電流を短時間で供給することがで
きる。
。ポリシリコンよりも低抵抗なメタル配線でフィンガーを構成することによって、制御パ
ッドから比較的距離がある位置のセルに対しても、制御電流を短時間で供給することがで
きる。
【0133】
「Ａ１９」 前記メタル配線は、ＡｌまたはＡｌＣｕまたはＣｕのいずれか１つからな
る、「Ａ１７」に記載の半導体装置。
る、「Ａ１７」に記載の半導体装置。
【0134】
前記メタル配線をＡｌから構成した場合、Ａｌは加工し易いので、フィンガーの形成工
程を簡単にすることができる。前記メタル配線をＡｌＣｕから構成した場合、フィンガー
がＡｌ配線の場合に比べて、パワーサイクル耐性を向上させることができる。前記メタル
配線をＣｕから構成した場合、フィンガーがＡｌ配線、ＡｌＣｕ配線の場合に比べて、抵
抗率を低減することができる。
程を簡単にすることができる。前記メタル配線をＡｌＣｕから構成した場合、フィンガー
がＡｌ配線の場合に比べて、パワーサイクル耐性を向上させることができる。前記メタル
配線をＣｕから構成した場合、フィンガーがＡｌ配線、ＡｌＣｕ配線の場合に比べて、抵
抗率を低減することができる。
【0135】
「Ａ２０」 前記トランジスタセルがＭＯＳＦＥＴセルを構成しており、
前記制御パッドは、前記ＭＯＳＦＥＴセルの制御電極に接続され、
前記主電極パッドは前記ＭＯＳＦＥＴセルのソース電極に接続され、
前記ＳｉＣ半導体層の裏面側に形成されたドレイン電極を含む、「Ａ１」～「Ａ１９」
のいずれかに記載の半導体装置。
前記制御パッドは、前記ＭＯＳＦＥＴセルの制御電極に接続され、
前記主電極パッドは前記ＭＯＳＦＥＴセルのソース電極に接続され、
前記ＳｉＣ半導体層の裏面側に形成されたドレイン電極を含む、「Ａ１」～「Ａ１９」
のいずれかに記載の半導体装置。
【0136】
「Ａ２１」 前記ＭＯＳＦＥＴセルは、プレーナゲート構造を含む、「Ａ２０」に記載
の半導体装置。
の半導体装置。
【0137】
「Ａ２２」 前記ＭＯＳＦＥＴセルは、トレンチゲート構造を含む、「Ａ２０」に記載
の半導体装置。
の半導体装置。
【0138】
「Ａ２３」 前記トランジスタセルがＩＧＢＴセルを構成しており、
前記制御パッドは、前記ＩＧＢＴセルの制御電極に接続され、
前記主電極パッドは前記ＩＧＢＴセルのエミッタ電極に接続され、
前記ＳｉＣ半導体層の裏面側に形成されたコレクタ電極を含む、「Ａ１」～「Ａ１９」
のいずれかに記載の半導体装置。
前記制御パッドは、前記ＩＧＢＴセルの制御電極に接続され、
前記主電極パッドは前記ＩＧＢＴセルのエミッタ電極に接続され、
前記ＳｉＣ半導体層の裏面側に形成されたコレクタ電極を含む、「Ａ１」～「Ａ１９」
のいずれかに記載の半導体装置。
【0139】
「Ａ２４」 前記複数のトランジスタセルは、格子状に配置されている、「Ａ１」～「
Ａ２３」のいずれかに記載の半導体装置。
Ａ２３」のいずれかに記載の半導体装置。
【0140】
「Ａ２５」 半導体層と、
前記半導体層の表面側に形成され、制御パッドに入力される制御電圧を制御電極に受け
てオン／オフ制御される複数のトランジスタセルと、
前記複数のトランジスタセルが形成された領域を複数の領域に区画するように前記制御
パッドから延び、前記制御パッドに電気的に接続されたフィンガーと、
前記制御パッドおよび前記フィンガーよりも前記半導体層側に配置され、前記制御パッ
ドと前記フィンガーとを電気的に接続し、前記フィンガーと同じがそれよりも大きい抵抗
値を有する材料からなる内蔵抵抗とを含み、
前記制御パッドの表面には、最表面に形成された表面絶縁膜から露出してボンディング
ワイヤがボンディングされる第１のワイヤ領域が選択的に形成されており、
前記内蔵抵抗は、前記半導体層の法線方向から見た平面視において、前記第１のワイヤ
領域を回避した領域に選択的に配置され、
前記複数のトランジスタセルの上方には、前記複数のトランジスタセルの一方の主電極
が接続されかつ前記制御パッドとは異なる主電極パッドが配置されており、
前記主電極パッドの表面には、前記表面絶縁膜から露出してボンディングワイヤが接続
される第２のワイヤ領域が選択的に形成されている、半導体装置。
前記半導体層の表面側に形成され、制御パッドに入力される制御電圧を制御電極に受け
てオン／オフ制御される複数のトランジスタセルと、
前記複数のトランジスタセルが形成された領域を複数の領域に区画するように前記制御
パッドから延び、前記制御パッドに電気的に接続されたフィンガーと、
前記制御パッドおよび前記フィンガーよりも前記半導体層側に配置され、前記制御パッ
ドと前記フィンガーとを電気的に接続し、前記フィンガーと同じがそれよりも大きい抵抗
値を有する材料からなる内蔵抵抗とを含み、
前記制御パッドの表面には、最表面に形成された表面絶縁膜から露出してボンディング
ワイヤがボンディングされる第１のワイヤ領域が選択的に形成されており、
前記内蔵抵抗は、前記半導体層の法線方向から見た平面視において、前記第１のワイヤ
領域を回避した領域に選択的に配置され、
前記複数のトランジスタセルの上方には、前記複数のトランジスタセルの一方の主電極
が接続されかつ前記制御パッドとは異なる主電極パッドが配置されており、
前記主電極パッドの表面には、前記表面絶縁膜から露出してボンディングワイヤが接続
される第２のワイヤ領域が選択的に形成されている、半導体装置。
【0141】
「Ａ２６」 前記内蔵抵抗は、メタルからなる、「Ａ２５」に記載の半導体装置。
【0142】
「Ａ２７」 「Ａ１」乃至 「Ａ２６」のいずれかに記載の半導体装置を複数個並列接
続したことを特徴とする半導体モジュール。
続したことを特徴とする半導体モジュール。
【符号の説明】
【0143】
１ 半導体装置
２ アクティブ領域
４ ゲートパッド
５ ゲートフィンガー
７ 内側セル領域
１２ パッド周辺部
１３ 第１フィンガー
１４ 第２フィンガー
１５ 主部位
１６ 枝部
１８ トランジスタセル
１９ ゲート電極
２０ ゲートコンタクト
２１ 内蔵抵抗
２２ パッド側コンタクト
２３ セル側コンタクト
２４ 周縁部
２７ ＳｉＣ基板
２８ ＳｉＣエピタキシャル層
２９ ｐ－型ボディ領域
３０ ｎ＋型ボディ領域
３１ ｐ＋型ボディコンタクト領域
３２ チャネル領域
３３ ｐ＋型領域
３４ ｐ－型領域
３５ ゲート絶縁膜
３６ 層間膜
３７ パッド側コンタクト
３８ パッド側コンタクト
３９ ゲートトレンチ
４４ ゲートメタル
２ アクティブ領域
４ ゲートパッド
５ ゲートフィンガー
７ 内側セル領域
１２ パッド周辺部
１３ 第１フィンガー
１４ 第２フィンガー
１５ 主部位
１６ 枝部
１８ トランジスタセル
１９ ゲート電極
２０ ゲートコンタクト
２１ 内蔵抵抗
２２ パッド側コンタクト
２３ セル側コンタクト
２４ 周縁部
２７ ＳｉＣ基板
２８ ＳｉＣエピタキシャル層
２９ ｐ－型ボディ領域
３０ ｎ＋型ボディ領域
３１ ｐ＋型ボディコンタクト領域
３２ チャネル領域
３３ ｐ＋型領域
３４ ｐ－型領域
３５ ゲート絶縁膜
３６ 層間膜
３７ パッド側コンタクト
３８ パッド側コンタクト
３９ ゲートトレンチ
４４ ゲートメタル
【図1】
【図2】
【図3】
【図4】
【図5】
【手続補正書】
【提出日】2024-01-25
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ゲートメタルと、
前記ゲートメタルと間隔を空けて位置するパッド周辺部とを含み、互いに異なる方向に延びる複数のゲートフィンガーと、
平面視において前記ゲートメタルの下方に位置し、各々が前記ゲートメタルおよび前記パッド周辺部に跨る複数の内蔵抵抗と、を含み、
前記複数の内蔵抵抗は、平面視において、前記ゲートメタルの平面形状に対して対称に位置するとともに、前記ゲートメタルの平面形状の重心位置から互いにほぼ等距離に位置する、半導体装置。
前記ゲートメタルと間隔を空けて位置するパッド周辺部とを含み、互いに異なる方向に延びる複数のゲートフィンガーと、
平面視において前記ゲートメタルの下方に位置し、各々が前記ゲートメタルおよび前記パッド周辺部に跨る複数の内蔵抵抗と、を含み、
前記複数の内蔵抵抗は、平面視において、前記ゲートメタルの平面形状に対して対称に位置するとともに、前記ゲートメタルの平面形状の重心位置から互いにほぼ等距離に位置する、半導体装置。
【請求項2】
前記複数の内蔵抵抗として２つの内蔵抵抗を含み、
平面視において、当該２つの内蔵抵抗は、前記ゲートメタルの対辺関係にある２つの辺部に１つずつ位置する、請求項１に記載の半導体装置。
平面視において、当該２つの内蔵抵抗は、前記ゲートメタルの対辺関係にある２つの辺部に１つずつ位置する、請求項１に記載の半導体装置。
【請求項3】
前記複数の内蔵抵抗として２つの内蔵抵抗を含み、
平面視において、当該２つの内蔵抵抗は、前記ゲートメタルの対角関係にある２つの角部に１つずつ位置する、請求項１に記載の半導体装置。
平面視において、当該２つの内蔵抵抗は、前記ゲートメタルの対角関係にある２つの角部に１つずつ位置する、請求項１に記載の半導体装置。
【請求項4】
前記複数の内蔵抵抗の各々は、平面視において四角形状をしている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項5】
前記複数の内蔵抵抗の各々は、２００μｍ□以下の大きさである、請求項４に記載の半導体装置。
【請求項6】
前記ゲートメタルおよび前記ゲートフィンガーを覆い、前記ゲートメタルの一部をゲートパッドとして露出させる開口を有するパッシベーション膜、を含み、
前記パッシベーション膜は、前記複数の内蔵抵抗が位置する領域の上方を覆っている、請求項１～５のいずれか一項に記載半導体装置。
前記パッシベーション膜は、前記複数の内蔵抵抗が位置する領域の上方を覆っている、請求項１～５のいずれか一項に記載半導体装置。
【請求項7】
前記パッシベーション膜は、平面視において、前記ゲートメタルにおける前記複数の内蔵抵抗に重なる領域の間に前記開口を有する、請求項６に記載の半導体装置。
【請求項8】
前記複数の内蔵抵抗の厚さは、２μｍ以下である、請求項１～７のいずれか一項に記載の半導体装置。
【請求項9】
前記ゲートメタルおよび前記ゲートフィンガーは半導体層上に配置されており、前記ゲートメタルおよび前記ゲートフィンガーは、前記半導体層に形成されたｐ型領域に対向している、請求項１～８のいずれか一項に記載の半導体装置。
【請求項10】
前記ｐ型領域は、ソースメタルと同電位である、請求項９に記載の半導体装置。
【請求項11】
前記ゲートメタルおよび前記ゲートフィンガーは半導体層上に配置されており、前記ゲートメタルおよび前記ゲートフィンガーは、前記複数の内蔵抵抗を介して前記半導体層に形成されたｐ型領域に対向している、請求項１～８のいずれか一項に記載の半導体装置。
【請求項12】
前記ｐ型領域は、１×１０
１９
ｃｍ
―３
以下の不純物濃度を有する、請求項１１に記載の半導体装置。
【請求項13】
複数のトランジスタセルを含み、
前記複数のトランジスタセルは、プレーナゲート構造のＭＯＳＦＥＴセル、またはトレンチゲート構造のＭＯＳＦＥＴセルである、請求項１～１２のいずれか一項に記載の半導体装置。
前記複数のトランジスタセルは、プレーナゲート構造のＭＯＳＦＥＴセル、またはトレンチゲート構造のＭＯＳＦＥＴセルである、請求項１～１２のいずれか一項に記載の半導体装置。
【請求項14】
請求項１～１３のいずれか一項に記載の半導体装置を複数備え、
複数の前記半導体装置のゲートメタルそれぞれに接続されるゲート抵抗を含み、
各半導体装置における前記複数の内蔵抵抗の並列回路の抵抗値は、当該半導体装置内のゲート抵抗より大きな抵抗値を有する、モジュール。
複数の前記半導体装置のゲートメタルそれぞれに接続されるゲート抵抗を含み、
各半導体装置における前記複数の内蔵抵抗の並列回路の抵抗値は、当該半導体装置内のゲート抵抗より大きな抵抗値を有する、モジュール。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【0001】
本発明は、半導体装置およびそれを複数備えたモジュールに関する。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【0007】
そこで、本発明の目的は、簡単な構造で、複数の半導体装置を並列に接続して同時に使用してもノイズの発生を低減できる半導体装置およびそれを複数備えたモジュールを提供することである。