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特開2024-38360情報処理装置、プログラム、情報処理方法、および電子回路
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024038360
(43)【公開日】2024-03-19
(54)【発明の名称】情報処理装置、プログラム、情報処理方法、および電子回路
(51)【国際特許分類】
G06F 17/16 20060101AFI20240312BHJP
G06N 99/00 20190101ALI20240312BHJP
【ＦＩ】
G06F17/16 M
G06N99/00 180
【審査請求】有
【請求項の数】21
【出願形態】ＯＬ
(21)【出願番号】P 2024003017
(22)【出願日】2024-01-12
(62)【分割の表示】P 2019164742の分割
【原出願日】2019-09-10
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＨＤＭＩ
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】301063496
【氏名又は名称】東芝デジタルソリューションズ株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118876
【弁理士】
【氏名又は名称】鈴木 順生
(74)【代理人】
【識別番号】100202429
【弁理士】
【氏名又は名称】石原 信人
(72)【発明者】
【氏名】酒井 良哲
(72)【発明者】
【氏名】後藤 隼人
(72)【発明者】
【氏名】辰村 光介
(72)【発明者】
【氏名】遠藤 浩太郎
(72)【発明者】
【氏名】鈴木 賢
(57)【要約】 （修正有）
【課題】組合せ最適化問題の解を実用的な時間内で計算する情報処理装置および電子回路を提供する。
【解決手段】情報処理システムにおいて、情報処理装置である計算サーバは、積和演算部と、更新部と、を備える。積和演算部は、目的関数から導出された式に基づき第３ベクトルの要素を更新する。更新部は、第１ベクトルの要素に、第２ベクトルの対応する要素に重み付けした値を加算することによって第１ベクトルの要素を更新し、絶対値がしきい値より大きい第１ベクトルの要素の値を更新し、第２ベクトルの要素に、更新回数に応じて単調増加する第１係数と第１ベクトルの対応する要素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を重み付けした値を加算することによって第２ベクトルの要素を更新する。
【選択図】図４
【解決手段】情報処理システムにおいて、情報処理装置である計算サーバは、積和演算部と、更新部と、を備える。積和演算部は、目的関数から導出された式に基づき第３ベクトルの要素を更新する。更新部は、第１ベクトルの要素に、第２ベクトルの対応する要素に重み付けした値を加算することによって第１ベクトルの要素を更新し、絶対値がしきい値より大きい第１ベクトルの要素の値を更新し、第２ベクトルの要素に、更新回数に応じて単調増加する第１係数と第１ベクトルの対応する要素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を重み付けした値を加算することによって第２ベクトルの要素を更新する。
【選択図】図４
【特許請求の範囲】
【請求項1】
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づき、第
３ベクトルのそれぞれの要素を更新するように構成され、前記基本式の変数は、第１ベク
トルの要素、または、前記第１ベクトルの要素を第１値もしくは前記第１値より大きい第
２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、積和演算部と
、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトル
の対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新
し、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定し、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定し、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と
前記第１ベクトルの対応する要素との積を重み付けした値、ならびに、前記第３ベクトル
の対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新
するように構成された更新部とを備える、
情報処理装置。
３ベクトルのそれぞれの要素を更新するように構成され、前記基本式の変数は、第１ベク
トルの要素、または、前記第１ベクトルの要素を第１値もしくは前記第１値より大きい第
２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、積和演算部と
、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトル
の対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新
し、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定し、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定し、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と
前記第１ベクトルの対応する要素との積を重み付けした値、ならびに、前記第３ベクトル
の対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新
するように構成された更新部とを備える、
情報処理装置。
【請求項2】
前記更新部は、値が前記第１値より小さい前記第１ベクトルの要素に対応する前記第２
ベクトルの要素、または、前記第２値より大きい前記第１ベクトルの要素に対応する前記
第２ベクトルの要素を、もとの前記第２ベクトルの要素に、第２係数を乗じた値に更新す
るように構成されている、
請求項１に記載の情報処理装置。
ベクトルの要素、または、前記第２値より大きい前記第１ベクトルの要素に対応する前記
第２ベクトルの要素を、もとの前記第２ベクトルの要素に、第２係数を乗じた値に更新す
るように構成されている、
請求項１に記載の情報処理装置。
【請求項3】
前記積和演算部は、第１ベクトルの要素を変数として計算した前記基本式の値を前記第
１関数で変換した値に基づいて前記第３ベクトルのそれぞれの要素を更新するように構成
されている、
請求項１または２に記載の情報処理装置。
１関数で変換した値に基づいて前記第３ベクトルのそれぞれの要素を更新するように構成
されている、
請求項１または２に記載の情報処理装置。
【請求項4】
前記更新部は、前記第１ベクトルのノルム、または、前記第４ベクトルのノルムを前記
第３ベクトルのノルムで除算した第３係数を計算し、
前記第２ベクトルの要素に、前記第１係数と更新された前記第１ベクトルの対応する要
素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を前記第３係数で
重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成さ
れている、
請求項１ないし２のいずれか一項に記載の情報処理装置。
第３ベクトルのノルムで除算した第３係数を計算し、
前記第２ベクトルの要素に、前記第１係数と更新された前記第１ベクトルの対応する要
素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を前記第３係数で
重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成さ
れている、
請求項１ないし２のいずれか一項に記載の情報処理装置。
【請求項5】
前記更新部は、前記第１ベクトルどうしの内積、または、前記第４ベクトルどうしの内
積を、前記第１ベクトルと前記第３ベクトルの内積の絶対値、または、前記第４ベクトル
と前記第３ベクトルの内積の絶対値で除算した第３係数を計算し、
前記第２ベクトルの要素に、前記第１係数と更新された前記第１ベクトルの対応する要
素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を前記第３係数で
重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成さ
れている、
請求項１ないし２のいずれか一項に記載の情報処理装置。
積を、前記第１ベクトルと前記第３ベクトルの内積の絶対値、または、前記第４ベクトル
と前記第３ベクトルの内積の絶対値で除算した第３係数を計算し、
前記第２ベクトルの要素に、前記第１係数と更新された前記第１ベクトルの対応する要
素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を前記第３係数で
重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成さ
れている、
請求項１ないし２のいずれか一項に記載の情報処理装置。
【請求項6】
前記更新部は、前記第３係数がローパスフィルタを通過した後の値である第４係数を計
算し、前記第３係数に代わり、前記第４係数を用いて前記第２ベクトルの要素を更新する
ように構成されている、
請求項４ないし５のいずれか一項に記載の情報処理装置。
算し、前記第３係数に代わり、前記第４係数を用いて前記第２ベクトルの要素を更新する
ように構成されている、
請求項４ないし５のいずれか一項に記載の情報処理装置。
【請求項7】
前記第１値は－１、前記第２値は１であり、
前記目的関数は、イジングモデルのエネルギー式に相当する項を含んでいる、
請求項１ないし６のいずれか一項に記載の情報処理装置。
前記目的関数は、イジングモデルのエネルギー式に相当する項を含んでいる、
請求項１ないし６のいずれか一項に記載の情報処理装置。
【請求項8】
前記目的関数は、多体相互作用の項を含んでいる、
請求項７に記載の情報処理装置。
請求項７に記載の情報処理装置。
【請求項9】
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づく計算
をコンピュータに実行させるプログラムであって、
前記変数が第１ベクトルの要素、または、前記第１ベクトルの要素を第１値もしくは前
記第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素
である、前記基本式に基づき、第３ベクトルのそれぞれの要素を更新するステップと、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトル
の対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新
するステップと、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定するステップと
、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定するステップと
、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と
前記第１ベクトルの対応する要素との積を重み付けした値ならびに、前記第３ベクトルの
対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新す
るステップとを含む、
プログラム。
をコンピュータに実行させるプログラムであって、
前記変数が第１ベクトルの要素、または、前記第１ベクトルの要素を第１値もしくは前
記第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素
である、前記基本式に基づき、第３ベクトルのそれぞれの要素を更新するステップと、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトル
の対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新
するステップと、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定するステップと
、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定するステップと
、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と
前記第１ベクトルの対応する要素との積を重み付けした値ならびに、前記第３ベクトルの
対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新す
るステップとを含む、
プログラム。
【請求項10】
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づく計算
をコンピュータに実行させる情報処理方法であって、
前記変数が第１ベクトルの要素、または、前記第１ベクトルの要素を第１値もしくは前
記第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素
である、前記基本式に基づき、第３ベクトルのそれぞれの要素を更新するステップと、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトル
の対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新
するステップと、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定するステップと
、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定するステップと
、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と
前記第１ベクトルの対応する要素との積を重み付けした値ならびに、前記第３ベクトルの
対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新す
るステップとを含む、
情報処理方法。
をコンピュータに実行させる情報処理方法であって、
前記変数が第１ベクトルの要素、または、前記第１ベクトルの要素を第１値もしくは前
記第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素
である、前記基本式に基づき、第３ベクトルのそれぞれの要素を更新するステップと、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトル
の対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新
するステップと、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定するステップと
、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定するステップと
、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と
前記第１ベクトルの対応する要素との積を重み付けした値ならびに、前記第３ベクトルの
対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新す
るステップとを含む、
情報処理方法。
【請求項11】
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づき、第
３ベクトルのそれぞれの要素を更新するように構成され、前記基本式の変数は、第１ベク
トルの要素または、前記第１ベクトルの要素を第１値もしくは前記第１値より大きい第２
値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、第１回路と、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトル
の対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新
し、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定し、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定し、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と
前記第１ベクトルの対応する要素との積を重み付けした値、ならびに、前記第３ベクトル
の対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新
するように構成された第２回路とを備える、
電子回路。
３ベクトルのそれぞれの要素を更新するように構成され、前記基本式の変数は、第１ベク
トルの要素または、前記第１ベクトルの要素を第１値もしくは前記第１値より大きい第２
値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、第１回路と、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトル
の対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新
し、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定し、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定し、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と
前記第１ベクトルの対応する要素との積を重み付けした値、ならびに、前記第３ベクトル
の対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新
するように構成された第２回路とを備える、
電子回路。
【請求項12】
前記第２回路は、値が前記第１値より小さい前記第１ベクトルの要素に対応する前記第
２ベクトルの要素、または、前記第２値より大きい前記第１ベクトルの要素に対応する前
記第２ベクトルの要素を、もとの前記第２ベクトルの要素に、第２係数を乗じた値に更新
するように構成されている、
請求項１１に記載の電子回路。
２ベクトルの要素、または、前記第２値より大きい前記第１ベクトルの要素に対応する前
記第２ベクトルの要素を、もとの前記第２ベクトルの要素に、第２係数を乗じた値に更新
するように構成されている、
請求項１１に記載の電子回路。
【請求項13】
前記第１回路は、第１ベクトルの要素を変数として計算した前記基本式の値を前記第１
関数で変換した値に基づいて前記第３ベクトルのそれぞれの要素を更新するように構成さ
れている、
請求項１１または１２に記載の電子回路。
関数で変換した値に基づいて前記第３ベクトルのそれぞれの要素を更新するように構成さ
れている、
請求項１１または１２に記載の電子回路。
【請求項14】
前記第１回路の入力側と、前記第２回路の出力側に接続され、前記第４ベクトルまたは
前記第１ベクトルを格納するように構成された第１メモリを備え、
前記第１回路の出力側は、前記第２回路の入力側に接続されている、
請求項１１ないし１３のいずれか一項に記載の電子回路。
前記第１ベクトルを格納するように構成された第１メモリを備え、
前記第１回路の出力側は、前記第２回路の入力側に接続されている、
請求項１１ないし１３のいずれか一項に記載の電子回路。
【請求項15】
前記第１メモリが前記第４ベクトルのそれぞれの要素の値を１ビットの情報で格納する
ように構成されており、
それぞれの前記第１回路は、前記第１メモリから読み出した前記１ビットの情報を符号
付き２進数に復号化するように構成された復号器を含んでいる、
請求項１４に記載の電子回路。
ように構成されており、
それぞれの前記第１回路は、前記第１メモリから読み出した前記１ビットの情報を符号
付き２進数に復号化するように構成された復号器を含んでいる、
請求項１４に記載の電子回路。
【請求項16】
前記第２回路が前記第３ベクトルの要素に基づき、前記第１ベクトルの要素または前記
第２ベクトルの要素または前記第４ベクトルの要素の少なくともいずれかを計算している
ときに、
前記第１回路が、前記第２回路によって前記第１ベクトルの要素および前記第２ベクト
ルの要素および前記第４ベクトルの要素が次回計算されるときに使われる前記第３ベクト
ルの要素を計算するように構成されている、
請求項１４に記載の電子回路。
第２ベクトルの要素または前記第４ベクトルの要素の少なくともいずれかを計算している
ときに、
前記第１回路が、前記第２回路によって前記第１ベクトルの要素および前記第２ベクト
ルの要素および前記第４ベクトルの要素が次回計算されるときに使われる前記第３ベクト
ルの要素を計算するように構成されている、
請求項１４に記載の電子回路。
【請求項17】
それぞれが入力側で前記第１メモリに接続されているＰｂ個（Ｐｂは２以上の整数）の
前記第１回路と、
それぞれが入力側でいずれかの前記第１回路に接続されており、それぞれが出力側で前
記第１メモリに接続されているＰｂ個の前記第２回路とを備えている、
請求項１４ないし１６のいずれか一項に記載の電子回路。
前記第１回路と、
それぞれが入力側でいずれかの前記第１回路に接続されており、それぞれが出力側で前
記第１メモリに接続されているＰｂ個の前記第２回路とを備えている、
請求項１４ないし１６のいずれか一項に記載の電子回路。
【請求項18】
それぞれの前記第１回路は、Ｎ×Ｎ次元の結合係数行列をＰｂ個に分割したＮ／Ｐｂ×
Ｎ次元の第１行列のいずれかと、前記第４ベクトルをＰｂ個に分割した第５ベクトルのい
ずれかとの積である前記第３ベクトルの要素を計算するように構成されており、
それぞれの前記第２回路は、いずれかの前記第１回路が計算した前記第３ベクトルの要
素に基づき、前記第１ベクトルのＮ／Ｐｂ個の要素および前記第２ベクトルのＮ／Ｐｂ個
の要素および前記第４ベクトルのＮ／Ｐｂ個の要素を更新し、更新した前記第４ベクトル
のＮ／Ｐｂ個の要素を前記第１メモリに保存するように構成されている、
請求項１７に記載の電子回路。
Ｎ次元の第１行列のいずれかと、前記第４ベクトルをＰｂ個に分割した第５ベクトルのい
ずれかとの積である前記第３ベクトルの要素を計算するように構成されており、
それぞれの前記第２回路は、いずれかの前記第１回路が計算した前記第３ベクトルの要
素に基づき、前記第１ベクトルのＮ／Ｐｂ個の要素および前記第２ベクトルのＮ／Ｐｂ個
の要素および前記第４ベクトルのＮ／Ｐｂ個の要素を更新し、更新した前記第４ベクトル
のＮ／Ｐｂ個の要素を前記第１メモリに保存するように構成されている、
請求項１７に記載の電子回路。
【請求項19】
それぞれの前記第１回路は、前記第１行列を、Ｐｒ×Ｐｃ次元の複数の第２行列に、前
記第５ベクトルを要素数Ｐｃの複数の第６ベクトルにそれぞれ分割し、それぞれの前記第
２行列と、対応する前記第６ベクトルとの積演算を順次実行することにより、前記第３ベ
クトルの要素を計算するように構成されている、
請求項１８に記載の電子回路。
記第５ベクトルを要素数Ｐｃの複数の第６ベクトルにそれぞれ分割し、それぞれの前記第
２行列と、対応する前記第６ベクトルとの積演算を順次実行することにより、前記第３ベ
クトルの要素を計算するように構成されている、
請求項１８に記載の電子回路。
【請求項20】
前記第１ベクトルのＮ／Ｐｂ個の要素を格納するようにそれぞれが構成されているＰｂ
個の第２メモリと、
いずれかの前記第１行列を格納するようにそれぞれが構成されているＰｂ個の第３メモ
リと、
前記第２ベクトルのＮ／Ｐｂ個の要素を格納するようにそれぞれが構成されているＰｂ
個の第４メモリと、
第６ベクトルのＮ／Ｐｂ個の要素を格納するようにそれぞれが構成されているＰｂ個の
第５メモリとを備え、
それぞれの前記第２メモリは、いずれかの前記第２回路の入力側および出力側に接続さ
れており、それぞれの前記第３メモリは、いずれかの前記第１回路の入力側に接続されて
おり、それぞれの前記第４メモリは、いずれかの前記第２回路の入力側および出力側に接
続されており、それぞれの前記第５メモリは、いずれかの前記第２回路の入力側に接続さ
れている、
請求項１８または１９に記載の電子回路。
個の第２メモリと、
いずれかの前記第１行列を格納するようにそれぞれが構成されているＰｂ個の第３メモ
リと、
前記第２ベクトルのＮ／Ｐｂ個の要素を格納するようにそれぞれが構成されているＰｂ
個の第４メモリと、
第６ベクトルのＮ／Ｐｂ個の要素を格納するようにそれぞれが構成されているＰｂ個の
第５メモリとを備え、
それぞれの前記第２メモリは、いずれかの前記第２回路の入力側および出力側に接続さ
れており、それぞれの前記第３メモリは、いずれかの前記第１回路の入力側に接続されて
おり、それぞれの前記第４メモリは、いずれかの前記第２回路の入力側および出力側に接
続されており、それぞれの前記第５メモリは、いずれかの前記第２回路の入力側に接続さ
れている、
請求項１８または１９に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、情報処理装置、プログラム、情報処理方法、および電子回路に関
する。
する。
【背景技術】
【0002】
組合せ最適化問題とは、複数の組合せの中から目的に最も適した組合せを選ぶ問題であ
る。組合せ最適化問題は、数学的には、「目的関数」と呼ばれる、複数の離散変数を有す
る関数を最大化させる問題、または、当該関数を最小化させる問題に帰着される。組合せ
最適化問題は、金融、物流、交通、設計、製造、生命科学など各種の分野において普遍的
な問題であるが、組合せ数が問題サイズの指数関数のオーダーで増える、いわゆる「組合
せ爆発」のため、必ず最適解を求めることができるとは限らない。また、最適解に近い近
似解を得ることすら難しい場合が多い。
る。組合せ最適化問題は、数学的には、「目的関数」と呼ばれる、複数の離散変数を有す
る関数を最大化させる問題、または、当該関数を最小化させる問題に帰着される。組合せ
最適化問題は、金融、物流、交通、設計、製造、生命科学など各種の分野において普遍的
な問題であるが、組合せ数が問題サイズの指数関数のオーダーで増える、いわゆる「組合
せ爆発」のため、必ず最適解を求めることができるとは限らない。また、最適解に近い近
似解を得ることすら難しい場合が多い。
【0003】
各分野における問題を解決し、社会のイノベーションおよび科学技術の進歩を促進する
ために、組合せ最適化問題の解を実用的な時間内で計算する技術の開発が求められている
。
ために、組合せ最適化問題の解を実用的な時間内で計算する技術の開発が求められている
。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１７－７３１０６号公報
【非特許文献】
【0005】
【非特許文献1】A. Lucas, Front. Physics 2, 5 (2014)
【非特許文献2】M. W. Johnson, et al., Nature 473, 194 (2011).
【非特許文献3】T. Inagaki et al., Science 354, 603 (2016).
【非特許文献4】H. Goto, Sci. Rep. 6, 21686 (2016).
【非特許文献5】M. Yamaoka et al., H. IEEE J. Solid-State Circuits 51, 303 (2016).
【非特許文献6】S. Tsukamoto et al., FUJITSU Sci. Tech. J. 53, 8 (2017).
【非特許文献7】H. Goto, K. Tatsumura, A. R. Dixon, Sci. Adv. 5, eaav2372 (2019).
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の実施形態は、組合せ最適化問題の解を実用的な時間内で計算する情報処理装置
、プログラム、情報処理方法、および電子回路を提供する。
、プログラム、情報処理方法、および電子回路を提供する。
【課題を解決するための手段】
【0007】
本発明の実施形態としての情報処理装置は、目的関数を、すべての項に含まれる変数に
ついて偏微分した形式の基本式に基づき、第３ベクトルのそれぞれの要素を更新するよう
に構成され、前記基本式の変数は、第１ベクトルの要素、または、前記第１ベクトルの要
素を第１値もしくは前記第１値より大きい第２値のいずれかの値をとる第１関数で変換し
た第４ベクトルの要素である、積和演算部と、前記第１ベクトルの要素に、第２ベクトル
の対応する要素、または、前記第２ベクトルの対応する要素に重み付けした値を加算する
ことによって前記第１ベクトルの要素を更新し、値が前記第１値より小さい前記第１ベク
トルの要素を前記第１値に設定し、値が前記第２値より大きい前記第１ベクトルの要素を
前記第２値に設定し、前記第２ベクトルの要素に、更新回数に応じて単調増加または単調
減少する第１係数と前記第１ベクトルの対応する要素との積を重み付けした値、ならびに
、前記第３ベクトルの対応する要素を重み付けした値を加算することによって前記第２ベ
クトルの要素を更新するように構成された更新部とを備える。
ついて偏微分した形式の基本式に基づき、第３ベクトルのそれぞれの要素を更新するよう
に構成され、前記基本式の変数は、第１ベクトルの要素、または、前記第１ベクトルの要
素を第１値もしくは前記第１値より大きい第２値のいずれかの値をとる第１関数で変換し
た第４ベクトルの要素である、積和演算部と、前記第１ベクトルの要素に、第２ベクトル
の対応する要素、または、前記第２ベクトルの対応する要素に重み付けした値を加算する
ことによって前記第１ベクトルの要素を更新し、値が前記第１値より小さい前記第１ベク
トルの要素を前記第１値に設定し、値が前記第２値より大きい前記第１ベクトルの要素を
前記第２値に設定し、前記第２ベクトルの要素に、更新回数に応じて単調増加または単調
減少する第１係数と前記第１ベクトルの対応する要素との積を重み付けした値、ならびに
、前記第３ベクトルの対応する要素を重み付けした値を加算することによって前記第２ベ
クトルの要素を更新するように構成された更新部とを備える。
【図面の簡単な説明】
【0008】
【図1】情報処理システムの構成例を示した図。
【図2】管理サーバの構成例を示したブロック図。
【図3】管理サーバの記憶部に保存されるデータの例を示す図。
【図4】計算サーバの構成例を示したブロック図。
【図5】計算サーバのストレージに保存されるデータの例を示す図。
【図6】最大カット問題を複数回解いた場合におけるカット数の第１の例を示す図。
【図7】ｘｉの絶対値が１を超えないアルゴリズムにおける分岐の例を示す図。
【図8】ｘｉの絶対値が１を超えうるアルゴリズムにおける分岐の例を示す図。
【図9】最大カット問題を複数回解いた場合におけるカット数の第２の例を示す図。
【図10】最大カット問題を複数回解いた場合におけるカット数の第３の例を示す図。
【図11】最大カット問題を複数回解いた場合におけるカット数の第４の例を示す図。
【図12】最大カット問題を複数回解いた場合におけるカット数の第５の例を示す図。
【図13】最大カット問題を複数回解いた場合におけるカット数の第６の例を示す図。
【図14】最大カット問題を複数回解いた場合におけるカット数の第７の例を示す図。
【図15】最大カット問題を複数回解いた場合におけるカット数の第８の例を示す図。
【図16】最大カット問題を複数回解いた場合におけるカット数の第９の例を示す図。
【図17】最大カット問題を複数回解いた場合におけるカット数の第１０の例を示す図。
【図18】最大カット問題を複数回解いた場合におけるカット数の第１１の例を示す図。
【図19】最大カット問題を複数回解いた場合におけるカット数の第１２の例を示す図。
【図20】最大カット問題を複数回解いた場合におけるカット数の第１３の例を示す図。
【図21】マルチプロセッサ構成の例を概略的に示した図。
【図22】ＰＣクラスタを使ってＮ=３６００の全結合イジング問題を解いたときの結果を示した図。
【図23】ＧＰＵを使った構成の例を概略的に示した図。
【図24】ＧＰＵを使ってＮ=３６００の全結合イジング問題を解いたときの結果を示した図。
【図25】情報処理システムが実行する処理の例を示したフローチャート。
【図26】情報処理システムが実行する処理の例を示したフローチャート。
【図27】アルゴリズムの例を示した図。
【図28】電子回路の構成例を示したブロック図。
【図29】行列とベクトルとの積を計算する方法の第１の例を示した図。
【図30】複数の並列化手法の例を示した図。
【図31】回路ブロックＭＭｋの構成例を示した図。
【図32】回路ブロックＴＥｋの構成例を示した図。
【図33】複数の電子回路が接続された構成例を示した図。
【図34】行列とベクトルとの積を計算する方法の第２の例を示した図。
【図35】各電子回路で実行されるアルゴリズムの例を示した図。
【図36】複数の電子回路が実行する処理の例を示すタイミングチャート。
【図37】通信チャネルのより詳細な構成例を示した図。
【図38】リングトポロジに対応したハードウェアの構成例を示したブロック図。
【図39】通信フェーズのタイミングチャートの例を示した図。
【図40】通信フェーズのタイミングチャートの例を示した図。
【発明を実施するための形態】
【0009】
以下、図面を参照しながら、本発明の実施形態について説明する。また、図面において
同一の構成要素は、同じ番号を付し、説明は、適宜省略する。
同一の構成要素は、同じ番号を付し、説明は、適宜省略する。
【0010】
図１は、情報処理システム１００の構成例を示したブロック図である。図１の情報処理
システム１００は、管理サーバ１と、ネットワーク２と、計算サーバ（情報処理装置）３
ａ～３ｃと、ケーブル４ａ～４ｃと、スイッチ５を備えている。また、図１には、情報処
理システム１００と通信可能な情報端末６が示されている。管理サーバ１、計算サーバ３
ａ～３ｃ、情報端末６は、ネットワーク２を介して互いにデータ通信をすることができる
。ネットワーク２は、例えば、複数のコンピュータネットワークが相互に接続されたイン
ターネットである。ネットワーク２は、通信媒体として有線、無線、または、これらの組
み合わせを用いることができる。また、ネットワーク２で使われる通信プロトコルの例と
しては、ＴＣＰ／ＩＰがあるが、通信プロトコルの種類については特に問わない。
システム１００は、管理サーバ１と、ネットワーク２と、計算サーバ（情報処理装置）３
ａ～３ｃと、ケーブル４ａ～４ｃと、スイッチ５を備えている。また、図１には、情報処
理システム１００と通信可能な情報端末６が示されている。管理サーバ１、計算サーバ３
ａ～３ｃ、情報端末６は、ネットワーク２を介して互いにデータ通信をすることができる
。ネットワーク２は、例えば、複数のコンピュータネットワークが相互に接続されたイン
ターネットである。ネットワーク２は、通信媒体として有線、無線、または、これらの組
み合わせを用いることができる。また、ネットワーク２で使われる通信プロトコルの例と
しては、ＴＣＰ／ＩＰがあるが、通信プロトコルの種類については特に問わない。
【0011】
また、計算サーバ３ａ～３ｃは、それぞれケーブル４ａ～４ｃを介してスイッチ５に接
続されている。ケーブル４ａ～４ｃおよびスイッチ５は、計算サーバ間のインターコネク
トを形成している。計算サーバ３ａ～３ｃは、当該インターコネクトを介して互いにデー
タ通信をすることも可能である。スイッチ５は、例えば、Ｉｎｆｉｎｉｂａｎｄのスイッ
チであり、ケーブル４ａ～４ｃは、例えば、Ｉｎｆｉｎｉｂａｎｄのケーブルである。た
だし、Ｉｎｆｉｎｉｂａｎｄのスイッチ／ケーブルの代わりに、有線ＬＡＮのスイッチ／
ケーブルを使ってもよい。ケーブル４ａ～４ｃおよびスイッチ５で使われる通信規格およ
び通信プロトコルについては、特に問わない。情報端末６の例としては、ノートＰＣ、デ
スクトップＰＣ、スマートフォン、タブレット、車載端末などが挙げられる。
続されている。ケーブル４ａ～４ｃおよびスイッチ５は、計算サーバ間のインターコネク
トを形成している。計算サーバ３ａ～３ｃは、当該インターコネクトを介して互いにデー
タ通信をすることも可能である。スイッチ５は、例えば、Ｉｎｆｉｎｉｂａｎｄのスイッ
チであり、ケーブル４ａ～４ｃは、例えば、Ｉｎｆｉｎｉｂａｎｄのケーブルである。た
だし、Ｉｎｆｉｎｉｂａｎｄのスイッチ／ケーブルの代わりに、有線ＬＡＮのスイッチ／
ケーブルを使ってもよい。ケーブル４ａ～４ｃおよびスイッチ５で使われる通信規格およ
び通信プロトコルについては、特に問わない。情報端末６の例としては、ノートＰＣ、デ
スクトップＰＣ、スマートフォン、タブレット、車載端末などが挙げられる。
【0012】
組合せ最適化問題の求解では、並列的な処理および／または処理の分散化を行うことが
できる。したがって、計算サーバ３ａ～３ｃおよび／または計算サーバ３ａ～３ｃのプロ
セッサは、一部の計算処理の一部のステップを分担して実行してもよいし、異なる変数に
ついて同様の計算処理を並列的に実行してもよい。管理サーバ１は、例えば、ユーザによ
って入力された組合せ最適化問題を各計算サーバに処理可能な形式に変換し、計算サーバ
を制御する。そして、管理サーバ１は、各計算サーバから計算結果を取得し、集約した計
算結果を組合せ最適化問題の解に変換する。これにより、ユーザは、組合せ最適化問題の
解を得ることができる。組合せ最適化問題の解は、最適解と、最適解に近い近似解とを含
むものとする。
できる。したがって、計算サーバ３ａ～３ｃおよび／または計算サーバ３ａ～３ｃのプロ
セッサは、一部の計算処理の一部のステップを分担して実行してもよいし、異なる変数に
ついて同様の計算処理を並列的に実行してもよい。管理サーバ１は、例えば、ユーザによ
って入力された組合せ最適化問題を各計算サーバに処理可能な形式に変換し、計算サーバ
を制御する。そして、管理サーバ１は、各計算サーバから計算結果を取得し、集約した計
算結果を組合せ最適化問題の解に変換する。これにより、ユーザは、組合せ最適化問題の
解を得ることができる。組合せ最適化問題の解は、最適解と、最適解に近い近似解とを含
むものとする。
【0013】
図１には、３台の計算サーバが示されているが、これは、情報処理システムに含まれる
計算サーバの台数を限定することを意図していない。また、組合せ最適化問題の求解に使
われる計算サーバの台数についても特に問わない。例えば、情報処理システムに含まれる
計算サーバは１台であってもよい。また、情報処理システムに含まれる複数の計算サーバ
のうち、１台の計算サーバを使って組合せ最適化問題の求解を行ってもよい。また、情報
処理システムに、数百台以上の計算サーバが含まれていてもよい。計算サーバは、データ
センターに設置されたサーバであってもよいし、オフィスに設置されたデスクトップＰＣ
であってもよい。また、計算サーバは異なるローケーションに設置された複数の種類のコ
ンピュータであってもよい。計算サーバとして使われる情報処理装置の種類については特
に問わない。例えば、計算サーバは、汎用的なコンピュータであってもよいし、専用の電
子回路または、これらの組合せであってもよい。
計算サーバの台数を限定することを意図していない。また、組合せ最適化問題の求解に使
われる計算サーバの台数についても特に問わない。例えば、情報処理システムに含まれる
計算サーバは１台であってもよい。また、情報処理システムに含まれる複数の計算サーバ
のうち、１台の計算サーバを使って組合せ最適化問題の求解を行ってもよい。また、情報
処理システムに、数百台以上の計算サーバが含まれていてもよい。計算サーバは、データ
センターに設置されたサーバであってもよいし、オフィスに設置されたデスクトップＰＣ
であってもよい。また、計算サーバは異なるローケーションに設置された複数の種類のコ
ンピュータであってもよい。計算サーバとして使われる情報処理装置の種類については特
に問わない。例えば、計算サーバは、汎用的なコンピュータであってもよいし、専用の電
子回路または、これらの組合せであってもよい。
【0014】
図２は、管理サーバ１の構成例を示したブロック図である。図２の管理サーバ１は、例
えば、中央演算処理装置（ＣＰＵ）とメモリとを含むコンピュータである。管理サーバ１
は、プロセッサ１０と、記憶部１４と、通信回路１５と、入力回路１６と、出力回路１７
とを備えている。プロセッサ１０、記憶部１４、通信回路１５、入力回路１６、出力回路
１７は、互いにバス２０を介して接続されているものとする。プロセッサ１０は、内部の
構成要素として、管理部１１と、変換部１２と、制御部１３を含んでいる。
えば、中央演算処理装置（ＣＰＵ）とメモリとを含むコンピュータである。管理サーバ１
は、プロセッサ１０と、記憶部１４と、通信回路１５と、入力回路１６と、出力回路１７
とを備えている。プロセッサ１０、記憶部１４、通信回路１５、入力回路１６、出力回路
１７は、互いにバス２０を介して接続されているものとする。プロセッサ１０は、内部の
構成要素として、管理部１１と、変換部１２と、制御部１３を含んでいる。
【0015】
プロセッサ１０は、演算を実行し、管理サーバ１の制御を行う電子回路である。プロセ
ッサ１０として、例えば、ＣＰＵ、マイクロプロセッサ、ＡＳＩＣ、ＦＰＧＡ、ＰＬＤま
たはこれらの組み合わせを用いることができる。管理部１１は、ユーザの情報端末６を介
して管理サーバ１の操作を行うためのインタフェースを提供する。管理部１１が提供する
インタフェースの例としては、ＡＰＩ、ＣＬＩ、ウェブページなどが挙げられる。例えば
、ユーザは、管理部１１を介して組合せ最適化問題の情報の入力を行ったり、計算された
組合せ最適化問題の解の閲覧および／またはダウンロードを行ったりすることができる。
変換部１２は、組合せ最適化問題を各計算サーバが処理可能な形式に変換する。制御部１
３は、各計算サーバに制御指令を送信する。制御部１３が各計算サーバから計算結果を取
得した後、変換部１２は、複数の計算結果を集約し、組合せ最適化問題の解に変換する。
ッサ１０として、例えば、ＣＰＵ、マイクロプロセッサ、ＡＳＩＣ、ＦＰＧＡ、ＰＬＤま
たはこれらの組み合わせを用いることができる。管理部１１は、ユーザの情報端末６を介
して管理サーバ１の操作を行うためのインタフェースを提供する。管理部１１が提供する
インタフェースの例としては、ＡＰＩ、ＣＬＩ、ウェブページなどが挙げられる。例えば
、ユーザは、管理部１１を介して組合せ最適化問題の情報の入力を行ったり、計算された
組合せ最適化問題の解の閲覧および／またはダウンロードを行ったりすることができる。
変換部１２は、組合せ最適化問題を各計算サーバが処理可能な形式に変換する。制御部１
３は、各計算サーバに制御指令を送信する。制御部１３が各計算サーバから計算結果を取
得した後、変換部１２は、複数の計算結果を集約し、組合せ最適化問題の解に変換する。
【0016】
記憶部１４は、管理サーバ１のプログラム、プログラムの実行に必要なデータ、プログ
ラムによって生成されたデータを含む各種のデータを記憶する。ここで、プログラムは、
ＯＳとアプリケーションの両方を含むものとする。記憶部１４は、揮発性メモリ、不揮発
性メモリ、またはこれらの組み合わせであってもよい。揮発性メモリの例としては、ＤＲ
ＡＭ、ＳＲＡＭなどがある。不揮発性メモリの例としては、ＮＡＮＤフラッシュメモリ、
ＮＯＲフラッシュメモリ、ＲｅＲＡＭ、ＭＲＡＭが挙げられる。また、記憶部１４として
、ハードディスク、光ディスク、磁気テープまたは外部の記憶装置を使ってもよい。
ラムによって生成されたデータを含む各種のデータを記憶する。ここで、プログラムは、
ＯＳとアプリケーションの両方を含むものとする。記憶部１４は、揮発性メモリ、不揮発
性メモリ、またはこれらの組み合わせであってもよい。揮発性メモリの例としては、ＤＲ
ＡＭ、ＳＲＡＭなどがある。不揮発性メモリの例としては、ＮＡＮＤフラッシュメモリ、
ＮＯＲフラッシュメモリ、ＲｅＲＡＭ、ＭＲＡＭが挙げられる。また、記憶部１４として
、ハードディスク、光ディスク、磁気テープまたは外部の記憶装置を使ってもよい。
【0017】
通信回路１５は、ネットワーク２に接続された各装置との間でデータの送受信を行う。
通信回路１５は、例えば、有線ＬＡＮのＮＩＣ（Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ
Ｃａｒｄ）である。ただし、通信回路１５は、無線ＬＡＮなど、その他の種類の通信回路
であってもよい。入力回路１６は、管理サーバ１へのデータ入力を実現する。入力回路１
６は、外部ポートとして、例えば、ＵＳＢ、ＰＣＩ－Ｅｘｐｒｅｓｓなどを備えているも
のとする。図２の例では、操作装置１８が入力回路１６に接続されている。操作装置１８
は、管理サーバ１に情報を入力するための装置である。操作装置１８は、例えば、キーボ
ード、マウス、タッチパネル、音声認識装置などであるが、これに限られない。出力回路
１７は、管理サーバ１からのデータ出力を実現する。出力回路１７は、外部ポートとして
ＨＤＭＩ、ＤｉｓｐｌａｙＰｏｒｔなどを備えているものとする。図２の例では、表示装
置１９が出力回路１７に接続されている。表示装置１９の例としては、ＬＣＤ（液晶ディ
スプレイ）、有機ＥＬ（有機エレクトロルミネッセンス）ディスプレイ、プロジェクタが
あるが、これに限られない。
通信回路１５は、例えば、有線ＬＡＮのＮＩＣ（Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ
Ｃａｒｄ）である。ただし、通信回路１５は、無線ＬＡＮなど、その他の種類の通信回路
であってもよい。入力回路１６は、管理サーバ１へのデータ入力を実現する。入力回路１
６は、外部ポートとして、例えば、ＵＳＢ、ＰＣＩ－Ｅｘｐｒｅｓｓなどを備えているも
のとする。図２の例では、操作装置１８が入力回路１６に接続されている。操作装置１８
は、管理サーバ１に情報を入力するための装置である。操作装置１８は、例えば、キーボ
ード、マウス、タッチパネル、音声認識装置などであるが、これに限られない。出力回路
１７は、管理サーバ１からのデータ出力を実現する。出力回路１７は、外部ポートとして
ＨＤＭＩ、ＤｉｓｐｌａｙＰｏｒｔなどを備えているものとする。図２の例では、表示装
置１９が出力回路１７に接続されている。表示装置１９の例としては、ＬＣＤ（液晶ディ
スプレイ）、有機ＥＬ（有機エレクトロルミネッセンス）ディスプレイ、プロジェクタが
あるが、これに限られない。
【0018】
管理サーバ１の管理者は、操作装置１８および表示装置１９を使って、管理サーバ１の
メンテナンスを行うことができる。なお、操作装置１８および表示装置１９は、管理サー
バ１に組み込まれたものであってもよい。また、必ず管理サーバ１に操作装置１８および
表示装置１９が接続されていなくてもよい。例えば、管理者は、ネットワーク２と通信可
能な情報端末を用いて管理サーバ１のメンテナンスを行ってもよい。
メンテナンスを行うことができる。なお、操作装置１８および表示装置１９は、管理サー
バ１に組み込まれたものであってもよい。また、必ず管理サーバ１に操作装置１８および
表示装置１９が接続されていなくてもよい。例えば、管理者は、ネットワーク２と通信可
能な情報端末を用いて管理サーバ１のメンテナンスを行ってもよい。
【0019】
図３は、管理サーバ１の記憶部１４に保存されるデータの例を示している。図３の記憶
部１４には、問題データ１４Ａと、計算データ１４Ｂと、管理プログラム１４Ｃと、変換
プログラム１４Ｄと、制御プログラム１４Ｅとが保存されている。例えば、問題データ１
４Ａは、組合せ最適化問題のデータを含む。例えば、計算データ１４Ｂは、各計算サーバ
から収集された計算結果を含む。例えば、管理プログラム１４Ｃは、上述の管理部１１の
機能を実現するプログラムである。例えば、変換プログラム１４Ｄは、上述の変換部１２
の機能を実現するプログラムである。例えば、制御プログラム１４Ｅは、上述の制御部１
３の機能を実現するプログラムである。
部１４には、問題データ１４Ａと、計算データ１４Ｂと、管理プログラム１４Ｃと、変換
プログラム１４Ｄと、制御プログラム１４Ｅとが保存されている。例えば、問題データ１
４Ａは、組合せ最適化問題のデータを含む。例えば、計算データ１４Ｂは、各計算サーバ
から収集された計算結果を含む。例えば、管理プログラム１４Ｃは、上述の管理部１１の
機能を実現するプログラムである。例えば、変換プログラム１４Ｄは、上述の変換部１２
の機能を実現するプログラムである。例えば、制御プログラム１４Ｅは、上述の制御部１
３の機能を実現するプログラムである。
【0020】
図４は、計算サーバの構成例を示したブロックである。図４には、例示的に計算サーバ
３ａの構成が示されている。他の計算サーバは、計算サーバ３ａと同様の構成であっても
よいし、計算サーバ３ａと異なる構成であってもよい。計算サーバ３ａは、例えば、第１
ベクトルと、第２ベクトルと、第３ベクトルの計算を単独で、または、他の計算サーバと
分担して実行する情報処理装置である。計算サーバ３ａは、さらに第１ベクトルのそれぞ
れの要素を符号関数で変換した第４ベクトルの計算を行ってもよい。第３ベクトルのそれ
ぞれの要素の値は、例えば、イジングモデルのエネルギー式から導出された式によって求
められる。例えば、イジングモデルのエネルギー式を、すべての項に含まれる変数につい
て偏微分した形式の式（基本式とよぶ）に基づいて第３ベクトルのそれぞれの要素を計算
することができる。
３ａの構成が示されている。他の計算サーバは、計算サーバ３ａと同様の構成であっても
よいし、計算サーバ３ａと異なる構成であってもよい。計算サーバ３ａは、例えば、第１
ベクトルと、第２ベクトルと、第３ベクトルの計算を単独で、または、他の計算サーバと
分担して実行する情報処理装置である。計算サーバ３ａは、さらに第１ベクトルのそれぞ
れの要素を符号関数で変換した第４ベクトルの計算を行ってもよい。第３ベクトルのそれ
ぞれの要素の値は、例えば、イジングモデルのエネルギー式から導出された式によって求
められる。例えば、イジングモデルのエネルギー式を、すべての項に含まれる変数につい
て偏微分した形式の式（基本式とよぶ）に基づいて第３ベクトルのそれぞれの要素を計算
することができる。
【0021】
ここで、第１ベクトルは、変数ｘｉ（ｉ＝１、２、・・・、Ｎ）を要素とするベクトル
である。また、第２ベクトルは、変数ｙｉ（ｉ＝１、２、・・・、Ｎ）を要素とするベク
トルである。第３ベクトルは、変数ｚｉ（ｉ＝１、２、・・・、Ｎ）を要素とするベクト
ルである。第４ベクトルは、第１ベクトルの要素を第１値もしくは第１値より大きい第２
値のいずれかの値をとる第１関数で変換したベクトルである。上述の符号関数は、第１関
数の一例である。なお、変数ｘｉ、ｙｉ、ｚｉの詳細については、後述する。
である。また、第２ベクトルは、変数ｙｉ（ｉ＝１、２、・・・、Ｎ）を要素とするベク
トルである。第３ベクトルは、変数ｚｉ（ｉ＝１、２、・・・、Ｎ）を要素とするベクト
ルである。第４ベクトルは、第１ベクトルの要素を第１値もしくは第１値より大きい第２
値のいずれかの値をとる第１関数で変換したベクトルである。上述の符号関数は、第１関
数の一例である。なお、変数ｘｉ、ｙｉ、ｚｉの詳細については、後述する。
【0022】
計算サーバ３ａは、例えば、通信回路３１と、共有メモリ３２と、プロセッサ３３Ａ～
３３Ｄと、ストレージ３４と、ホストバスアダプタ３５とを備えている。通信回路３１、
共有メモリ３２、プロセッサ３３Ａ～３３Ｄ、ストレージ３４、ホストバスアダプタ３５
は、バス３６を介して互いに接続されているものとする。
３３Ｄと、ストレージ３４と、ホストバスアダプタ３５とを備えている。通信回路３１、
共有メモリ３２、プロセッサ３３Ａ～３３Ｄ、ストレージ３４、ホストバスアダプタ３５
は、バス３６を介して互いに接続されているものとする。
【0023】
通信回路３１は、ネットワーク２に接続された各装置との間でデータの送受信を行う。
通信回路３１は、例えば、有線ＬＡＮのＮＩＣ（Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ
Ｃａｒｄ）である。ただし、通信回路３１は、無線ＬＡＮなど、その他の種類の通信回路
であってもよい。共有メモリ３２は、プロセッサ３３Ａ～３３Ｄからアクセス可能なメモ
リである。共有メモリ３２の例としては、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリが挙げ
られる。ただし、共有メモリ３２として、不揮発性メモリなどその他の種類のメモリが使
われてもよい。プロセッサ３３Ａ～３３Ｄは、共有メモリ３２を介してデータの共有を行
うことができる。なお、必ず計算サーバ３ａのすべてのメモリが共有メモリとして構成さ
れていなくてもよい。例えば、計算サーバ３ａの一部のメモリは、いずれかのプロセッサ
のみからアクセスできるローカルメモリとして構成されていてもよい。
通信回路３１は、例えば、有線ＬＡＮのＮＩＣ（Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ
Ｃａｒｄ）である。ただし、通信回路３１は、無線ＬＡＮなど、その他の種類の通信回路
であってもよい。共有メモリ３２は、プロセッサ３３Ａ～３３Ｄからアクセス可能なメモ
リである。共有メモリ３２の例としては、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリが挙げ
られる。ただし、共有メモリ３２として、不揮発性メモリなどその他の種類のメモリが使
われてもよい。プロセッサ３３Ａ～３３Ｄは、共有メモリ３２を介してデータの共有を行
うことができる。なお、必ず計算サーバ３ａのすべてのメモリが共有メモリとして構成さ
れていなくてもよい。例えば、計算サーバ３ａの一部のメモリは、いずれかのプロセッサ
のみからアクセスできるローカルメモリとして構成されていてもよい。
【0024】
プロセッサ３３Ａ～３３Ｄは、計算処理を実行する電子回路である。プロセッサは、例
えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐ
ｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍ
ｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉ
ｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のいずれであってもよいし、これらの
組合せであってもよい。また、プロセッサは、ＣＰＵコアまたはＣＰＵスレッドであって
もよい。プロセッサがＣＰＵである場合、計算サーバ３ａが備えるソケット数については
、特に問わない。また、プロセッサは、ＰＣＩ ｅｘｐｒｅｓｓなどのバスを介して計算
サーバ３ａのその他の構成要素に接続されていてもよい。
えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐ
ｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍ
ｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉ
ｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のいずれであってもよいし、これらの
組合せであってもよい。また、プロセッサは、ＣＰＵコアまたはＣＰＵスレッドであって
もよい。プロセッサがＣＰＵである場合、計算サーバ３ａが備えるソケット数については
、特に問わない。また、プロセッサは、ＰＣＩ ｅｘｐｒｅｓｓなどのバスを介して計算
サーバ３ａのその他の構成要素に接続されていてもよい。
【0025】
図４の例では、計算サーバが４つのプロセッサを備えている。ただし、１台の計算サー
バが備えているプロセッサの数はこれとは異なっていてもよい。例えば、計算サーバに実
装されているプロセッサの数および／または種類が異なっていてもよい。
バが備えているプロセッサの数はこれとは異なっていてもよい。例えば、計算サーバに実
装されているプロセッサの数および／または種類が異なっていてもよい。
【0026】
積和演算部５１は、解きたい組合せ最適化問題の目的関数を、すべての項に含まれる変
数について偏微分した形式の基本式に基づき、第３ベクトルのそれぞれの要素を更新する
ように構成されている。ここで、基本式の変数は、第１ベクトルの要素、または、第１ベ
クトルの要素を第１値もしくは第１値より大きい第２値のいずれかの値をとる第１関数で
変換した第４ベクトルの要素である。更新部５０は、例えば、第１ベクトルの要素に、第
２ベクトルの対応する要素、または、第２ベクトルの対応する要素に重み付けした値を加
算することによって第１ベクトルの要素を更新し、値が第１値より小さい第１ベクトルの
要素を第１値に設定し、値が第２値より大きい第１ベクトルの要素を第２値に設定し、第
２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と第１ベク
トルの対応する要素との積を重み付けした値、ならびに、前記第３ベクトルの対応する要
素を重み付けした値を加算することによって第２ベクトルの要素を更新するように構成さ
れている。目的関数として、例えば、イジングモデルのエネルギー式を使うことができる
。ここで、イジングモデルは、多体相互作用を有するものであってもよい。また、第１値
として－１、第２値として＋１を使うことができる。ただし、第１値および／または第２
値はその他の値であってもよい。
数について偏微分した形式の基本式に基づき、第３ベクトルのそれぞれの要素を更新する
ように構成されている。ここで、基本式の変数は、第１ベクトルの要素、または、第１ベ
クトルの要素を第１値もしくは第１値より大きい第２値のいずれかの値をとる第１関数で
変換した第４ベクトルの要素である。更新部５０は、例えば、第１ベクトルの要素に、第
２ベクトルの対応する要素、または、第２ベクトルの対応する要素に重み付けした値を加
算することによって第１ベクトルの要素を更新し、値が第１値より小さい第１ベクトルの
要素を第１値に設定し、値が第２値より大きい第１ベクトルの要素を第２値に設定し、第
２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と第１ベク
トルの対応する要素との積を重み付けした値、ならびに、前記第３ベクトルの対応する要
素を重み付けした値を加算することによって第２ベクトルの要素を更新するように構成さ
れている。目的関数として、例えば、イジングモデルのエネルギー式を使うことができる
。ここで、イジングモデルは、多体相互作用を有するものであってもよい。また、第１値
として－１、第２値として＋１を使うことができる。ただし、第１値および／または第２
値はその他の値であってもよい。
【0027】
図４の例では、プロセッサ３３Ａ～３３Ｃが更新部に相当しており、プロセッサ３３Ｄ
が積和演算部に相当している。ただし、図４に示した更新部／積和演算部とプロセッサと
の対応関係は、一例にしかすぎない。したがって、更新部／積和演算部とプロセッサとの
対応関係はこれとは異なっていてもよい。また、更新部／積和演算部に割り当てられるプ
ロセッサ数については、特に限定しない。後述するように、同一のプロセッサが更新部お
よび積和演算部の役割を兼ね備えていてもよい。計算サーバに複数の種類のプロセッサ（
例えば、ＣＰＵ、ＧＰＵ、ＦＰＧＡ）が実装されている場合には、異なる種類のプロセッ
サを更新部および積和演算部に割り当ててもよい。
が積和演算部に相当している。ただし、図４に示した更新部／積和演算部とプロセッサと
の対応関係は、一例にしかすぎない。したがって、更新部／積和演算部とプロセッサとの
対応関係はこれとは異なっていてもよい。また、更新部／積和演算部に割り当てられるプ
ロセッサ数については、特に限定しない。後述するように、同一のプロセッサが更新部お
よび積和演算部の役割を兼ね備えていてもよい。計算サーバに複数の種類のプロセッサ（
例えば、ＣＰＵ、ＧＰＵ、ＦＰＧＡ）が実装されている場合には、異なる種類のプロセッ
サを更新部および積和演算部に割り当ててもよい。
【0028】
ストレージ３４は、計算サーバ３ａのプログラム、プログラムの実行に必要なデータ、
プログラムによって生成されたデータを含む各種のデータを記憶する。ここで、プログラ
ムは、ＯＳとアプリケーションの両方を含むものとする。ストレージ３４は、揮発性メモ
リ、不揮発性メモリ、またはこれらの組み合わせであってもよい。揮発性メモリの例とし
ては、ＤＲＡＭ、ＳＲＡＭなどがある。不揮発性メモリの例としては、ＮＡＮＤフラッシ
ュメモリ、ＮＯＲフラッシュメモリ、ＲｅＲＡＭ、ＭＲＡＭが挙げられる。また、ストレ
ージ３４として、ハードディスク、光ディスク、磁気テープまたは外部の記憶装置が使わ
れてもよい。
プログラムによって生成されたデータを含む各種のデータを記憶する。ここで、プログラ
ムは、ＯＳとアプリケーションの両方を含むものとする。ストレージ３４は、揮発性メモ
リ、不揮発性メモリ、またはこれらの組み合わせであってもよい。揮発性メモリの例とし
ては、ＤＲＡＭ、ＳＲＡＭなどがある。不揮発性メモリの例としては、ＮＡＮＤフラッシ
ュメモリ、ＮＯＲフラッシュメモリ、ＲｅＲＡＭ、ＭＲＡＭが挙げられる。また、ストレ
ージ３４として、ハードディスク、光ディスク、磁気テープまたは外部の記憶装置が使わ
れてもよい。
【0029】
ホストバスアダプタ３５は、計算サーバ間のデータ通信を実現する。ホストバスアダプ
タ３５は、ケーブル４ａを介してスイッチ５に接続されている。ホストバスアダプタ３５
は、例えば、ＨＣＡ（Ｈｏｓｔ Ｃｈａｎｎｅｌ Ａｄａｐｔｏｒ）である。ホストバス
アダプタ３５、ケーブル４ａ、スイッチ５で高スループットを実現可能なインターコネク
トを形成することにより、並列的な計算処理の速度を向上させることができる。
タ３５は、ケーブル４ａを介してスイッチ５に接続されている。ホストバスアダプタ３５
は、例えば、ＨＣＡ（Ｈｏｓｔ Ｃｈａｎｎｅｌ Ａｄａｐｔｏｒ）である。ホストバス
アダプタ３５、ケーブル４ａ、スイッチ５で高スループットを実現可能なインターコネク
トを形成することにより、並列的な計算処理の速度を向上させることができる。
【0030】
図５は、計算サーバのストレージに保存されるデータの例を示している。図５のストレ
ージ３４には、計算データ３４Ａと、計算プログラム３４Ｂと、制御プログラム３４Ｃと
が保存されている。計算データ３４Ａは、計算サーバ３ａの計算途中のデータまたは計算
結果を含んでいる。なお、計算データ３４Ａの少なくとも一部は、共有メモリ３２、プロ
セッサのキャッシュ、プロセッサのレジスタなど、異なる記憶階層に保存されていてもよ
い。計算プログラム３４Ｂは、所定のアルゴリズムに基づき、各プロセッサにおける計算
処理および、共有メモリ３２およびストレージ３４へのデータの保存処理を実現するプロ
グラムである。制御プログラム３４Ｃは、管理サーバ１の制御部１３から送信された指令
に基づき、計算サーバ３ａを制御し、計算サーバ３ａの計算結果を管理サーバ１に送信す
るプログラムである。
ージ３４には、計算データ３４Ａと、計算プログラム３４Ｂと、制御プログラム３４Ｃと
が保存されている。計算データ３４Ａは、計算サーバ３ａの計算途中のデータまたは計算
結果を含んでいる。なお、計算データ３４Ａの少なくとも一部は、共有メモリ３２、プロ
セッサのキャッシュ、プロセッサのレジスタなど、異なる記憶階層に保存されていてもよ
い。計算プログラム３４Ｂは、所定のアルゴリズムに基づき、各プロセッサにおける計算
処理および、共有メモリ３２およびストレージ３４へのデータの保存処理を実現するプロ
グラムである。制御プログラム３４Ｃは、管理サーバ１の制御部１３から送信された指令
に基づき、計算サーバ３ａを制御し、計算サーバ３ａの計算結果を管理サーバ１に送信す
るプログラムである。
【0031】
次に、組合せ最適化問題の求解に関連する技術について説明する。組合せ最適化問題を
解くために使われる情報処理装置の一例として、イジングマシンが挙げられる。イジング
マシンとは、イジングモデルの基底状態のエネルギーを計算する情報処理装置のことをい
う。これまで、イジングモデルは、主に強磁性体や相転移現象のモデルとして使われるこ
とが多かった。しかし、近年、イジングモデルは、組み合わせ最適化問題を解くためのモ
デルとしての利用が増えている。下記の式（１）は、イジングモデルのエネルギーを示し
ている。
ここで、ｓｉ、ｓｊはスピンである、スピンは、＋１または－１のいずれかの値をとる２
値変数である。Ｎは、スピンの数である。ｈｉは、各スピンに作用する局所磁場である。
Ｊは、スピン間における結合係数の行列である。行列Ｊは、対角成分が０である実対称行
列となっている。したがって、Ｊｉｊは行列Ｊのｉ行ｊ列の要素を示している。なお、式
（１）のイジングモデルは、スピンについての２次式となっているが、スピンの３次以上
の項を含む拡張されたイジングモデル（多体相互作用を有するイジングモデル）を使って
もよい。多体相互作用を有するイジングモデルについては、後述する。
解くために使われる情報処理装置の一例として、イジングマシンが挙げられる。イジング
マシンとは、イジングモデルの基底状態のエネルギーを計算する情報処理装置のことをい
う。これまで、イジングモデルは、主に強磁性体や相転移現象のモデルとして使われるこ
とが多かった。しかし、近年、イジングモデルは、組み合わせ最適化問題を解くためのモ
デルとしての利用が増えている。下記の式（１）は、イジングモデルのエネルギーを示し
ている。
【数1】
値変数である。Ｎは、スピンの数である。ｈｉは、各スピンに作用する局所磁場である。
Ｊは、スピン間における結合係数の行列である。行列Ｊは、対角成分が０である実対称行
列となっている。したがって、Ｊｉｊは行列Ｊのｉ行ｊ列の要素を示している。なお、式
（１）のイジングモデルは、スピンについての２次式となっているが、スピンの３次以上
の項を含む拡張されたイジングモデル（多体相互作用を有するイジングモデル）を使って
もよい。多体相互作用を有するイジングモデルについては、後述する。
【0032】
式（１）のイジングモデルを使うと、エネルギーＥＩｓｉｎｇを目的関数とし、エネル
ギーＥＩｓｉｎｇを可能な限り小さくする解を計算することができる。イジングモデルの
解は、スピンのベクトル（ｓ１、ｓ２、・・・、ｓＮ）の形式で表される。特に、エネル
ギーＥＩｓｉｎｇが最小値となるベクトル（ｓ１、ｓ２、・・・、ｓＮ）は、最適解とよ
ばれる。ただし、計算されるイジングモデルの解は、必ず厳密な最適解でなくてもよい。
以降では、イジングモデルを使ってエネルギーＥＩｓｉｎｇが可能な限り小さくなる近似
解（すなわち、目的関数の値が可能な限り最適値に近くなる近似解）を求める問題をイジ
ング問題とよぶものとする。
ギーＥＩｓｉｎｇを可能な限り小さくする解を計算することができる。イジングモデルの
解は、スピンのベクトル（ｓ１、ｓ２、・・・、ｓＮ）の形式で表される。特に、エネル
ギーＥＩｓｉｎｇが最小値となるベクトル（ｓ１、ｓ２、・・・、ｓＮ）は、最適解とよ
ばれる。ただし、計算されるイジングモデルの解は、必ず厳密な最適解でなくてもよい。
以降では、イジングモデルを使ってエネルギーＥＩｓｉｎｇが可能な限り小さくなる近似
解（すなわち、目的関数の値が可能な限り最適値に近くなる近似解）を求める問題をイジ
ング問題とよぶものとする。
【0033】
式（１）のスピンｓｉは２値変数であるため、式（１＋ｓｉ）／２を使うことにより、
組合せ最適化問題で使われる離散変数（ビット）との変換を容易に行うことができる。し
たがって、組合せ最適化問題をイジング問題に変換し、イジングマシンに計算を行わせる
ことにより、組合せ最適化問題の解を求めることが可能である。０または１のいずれかの
値をとる離散変数（ビット）を変数とする２次の目的関数を最小化する解を求める問題は
、ＱＵＢＯ（Ｑｕａｄｒａｔｉｃ Ｕｎｃｏｎｓｔｒａｉｎｅｄ Ｂｉｎａｒｙ Ｏｐｔ
ｉｍｉｚａｔｉｏｎ、制約なし２値変数２次最適化）問題とよばれる。式（１）で表され
るイジング問題は、ＱＵＢＯ問題と等価であるといえる。
組合せ最適化問題で使われる離散変数（ビット）との変換を容易に行うことができる。し
たがって、組合せ最適化問題をイジング問題に変換し、イジングマシンに計算を行わせる
ことにより、組合せ最適化問題の解を求めることが可能である。０または１のいずれかの
値をとる離散変数（ビット）を変数とする２次の目的関数を最小化する解を求める問題は
、ＱＵＢＯ（Ｑｕａｄｒａｔｉｃ Ｕｎｃｏｎｓｔｒａｉｎｅｄ Ｂｉｎａｒｙ Ｏｐｔ
ｉｍｉｚａｔｉｏｎ、制約なし２値変数２次最適化）問題とよばれる。式（１）で表され
るイジング問題は、ＱＵＢＯ問題と等価であるといえる。
【0034】
例えば、量子アニーラ、コヒーレントイジングマシン、量子分岐マシンなどがイジング
マシンのハードウェア実装として提案されている。量子アニーラは、超伝導回路を使って
量子アニーリングを実現する。コヒーレントイジングマシンは、光パラメトリック発振器
で形成されたネットワークの発振現象を利用する。量子分岐マシンは、カー効果を有する
パラメトリック発振器のネットワークにおける量子力学的な分岐現象を利用する。これら
のハードウェア実装は、計算時間の大幅な短縮を実現する可能性がある一方、大規模化や
安定的な運用が難しいという課題もある。
マシンのハードウェア実装として提案されている。量子アニーラは、超伝導回路を使って
量子アニーリングを実現する。コヒーレントイジングマシンは、光パラメトリック発振器
で形成されたネットワークの発振現象を利用する。量子分岐マシンは、カー効果を有する
パラメトリック発振器のネットワークにおける量子力学的な分岐現象を利用する。これら
のハードウェア実装は、計算時間の大幅な短縮を実現する可能性がある一方、大規模化や
安定的な運用が難しいという課題もある。
【0035】
そこで、広く普及しているデジタルコンピュータを使ってイジング問題の求解を行うこ
とも可能である。デジタルコンピュータは、上述の物理的現象を使ったハードウェア実装
と比べ、大規模化と安定運用が容易である。デジタルコンピュータでイジング問題の求解
を行うためのアルゴリズムの一例として、シミュレーティッドアニーリング（ＳＡ）が挙
げられる。シミュレーティッドアニーリングをより高速に実行する技術の開発が行われて
いる。ただし、一般のシミュレーティッドアニーリングはそれぞれの変数が逐次更新され
る逐次更新アルゴリズムであるため、並列化による計算処理の高速化は難しい。
とも可能である。デジタルコンピュータは、上述の物理的現象を使ったハードウェア実装
と比べ、大規模化と安定運用が容易である。デジタルコンピュータでイジング問題の求解
を行うためのアルゴリズムの一例として、シミュレーティッドアニーリング（ＳＡ）が挙
げられる。シミュレーティッドアニーリングをより高速に実行する技術の開発が行われて
いる。ただし、一般のシミュレーティッドアニーリングはそれぞれの変数が逐次更新され
る逐次更新アルゴリズムであるため、並列化による計算処理の高速化は難しい。
【0036】
上述の課題を踏まえ、デジタルコンピュータにおける並列的な計算によって、規模の大
きい組合せ最適化問題の求解を高速に行うことが可能なシミュレーテッド分岐アルゴリズ
ムが提案されている（例えば、上述の非特許文献７）。以降では、シミュレーテッド分岐
アルゴリズムを使って組合せ最適化問題を解く情報処理装置および電子回路について説明
する。
きい組合せ最適化問題の求解を高速に行うことが可能なシミュレーテッド分岐アルゴリズ
ムが提案されている（例えば、上述の非特許文献７）。以降では、シミュレーテッド分岐
アルゴリズムを使って組合せ最適化問題を解く情報処理装置および電子回路について説明
する。
【0037】
はじめに、シミュレーテッド分岐アルゴリズムの概要について述べる。シミュレーテッ
ド分岐アルゴリズムでは、それぞれＮ個ある２つの変数ｘｉ，ｙｉ（ｉ＝１、２、・・・
、Ｎ）について、下記の式（２）の連立常微分方程式を数値的に解く。Ｎ個の変数ｘｉの
それぞれは、イジングモデルのスピンｓｉに対応している。一方、Ｎ個の変数ｙｉのそれ
ぞれは、運動量に相当している。変数ｘｉ，ｙｉは、いずれも連続変数であるものとする
。
ド分岐アルゴリズムでは、それぞれＮ個ある２つの変数ｘｉ，ｙｉ（ｉ＝１、２、・・・
、Ｎ）について、下記の式（２）の連立常微分方程式を数値的に解く。Ｎ個の変数ｘｉの
それぞれは、イジングモデルのスピンｓｉに対応している。一方、Ｎ個の変数ｙｉのそれ
ぞれは、運動量に相当している。変数ｘｉ，ｙｉは、いずれも連続変数であるものとする
。
【数2】
【0038】
ここで、Ｈは、下記の式（３）のハミルトニアンである。係数Ｄは、離調（ｄｅｔｕｎ
ｉｎｇ）に相当する。係数ｐ（ｔ）は、ポンピング振幅（ｐｕｍｐｉｎｇ ａｍｐｌｉｔ
ｕｄｅ）に相当し、シミュレーテッド分岐アルゴリズムの計算時に更新回数に応じて値が
単調増加する。係数ｐ（ｔ）の初期値は０に設定されていてもよい。係数ｐ（ｔ）は、第
１係数に相当する。係数Ｋは、正のカー係数（Ｋｅｒｒ ｃｏｅｆｆｉｃｉｅｎｔ）に相
当する。ｆｉは、下記の式（４）で表される外力である。式（４）のｚｉは、式（３）の
中のエネルギーＥＩｓｉｎｇに対応する項の括弧内を変数ｘｉで偏微分した式となってい
る。
ここで、係数ｃとして、定数係数を使うことができる。この場合、係数ｃの値を、シミュ
レーテッド分岐アルゴリズムによる計算を実行する前に決める必要がある。例えば、計算
の精度を得るために、係数ｃをＪ（２）行列の最大固有値の逆数に近い値に設定すること
ができる。例えば、ｃ＝０．５Ｄ√（Ｎ／２ｎ）という値を使うことができる。ここで、
ｎは、組合せ最適化問題に係るグラフのエッジ数である。また、α（ｔ）は、ｐ（ｔ）と
ともに増加する係数である。例えば、α（ｔ）として、√（ｐ（ｔ））を使うことができ
る。
ｉｎｇ）に相当する。係数ｐ（ｔ）は、ポンピング振幅（ｐｕｍｐｉｎｇ ａｍｐｌｉｔ
ｕｄｅ）に相当し、シミュレーテッド分岐アルゴリズムの計算時に更新回数に応じて値が
単調増加する。係数ｐ（ｔ）の初期値は０に設定されていてもよい。係数ｐ（ｔ）は、第
１係数に相当する。係数Ｋは、正のカー係数（Ｋｅｒｒ ｃｏｅｆｆｉｃｉｅｎｔ）に相
当する。ｆｉは、下記の式（４）で表される外力である。式（４）のｚｉは、式（３）の
中のエネルギーＥＩｓｉｎｇに対応する項の括弧内を変数ｘｉで偏微分した式となってい
る。
【数3】
【数4】
レーテッド分岐アルゴリズムによる計算を実行する前に決める必要がある。例えば、計算
の精度を得るために、係数ｃをＪ（２）行列の最大固有値の逆数に近い値に設定すること
ができる。例えば、ｃ＝０．５Ｄ√（Ｎ／２ｎ）という値を使うことができる。ここで、
ｎは、組合せ最適化問題に係るグラフのエッジ数である。また、α（ｔ）は、ｐ（ｔ）と
ともに増加する係数である。例えば、α（ｔ）として、√（ｐ（ｔ））を使うことができ
る。
【0039】
なお、シミュレーテッド分岐アルゴリズムを使うことにより、３次以上の目的関数を有
する組合せ最適化問題を解くことも可能である。２値変数を変数とする３次以上の目的関
数を最小化する変数の組合せを求める問題は、ＨＯＢＯ（Ｈｉｇｈｅｒ Ｏｒｄｅｒ Ｂ
ｉｎａｒｙ Ｏｐｔｉｍｉｚａｔｉｏｎ）問題とよばれる。ＨＯＢＯ問題を扱う場合、高
次へ拡張されたイジングモデルにおけるエネルギー式として、下記の式（５）を使うこと
ができる。
ここで、Ｊ（ｎ）はｎ階テンソルであり、式（１）の局所磁場ｈｉと結合係数の行列Ｊを
一般化させたものである。例えば、テンソルＪ（１）は、局所磁場ｈｉのベクトル（第６
ベクトルとよぶ）に相当する。ｎ階テンソルＪ（ｎ）では、複数の添え字に同じ値がある
とき、要素の値は０となる。式（５）では、３次の項までが示されているが、それより高
次の項も式（５）と同様に定義することができる。式（５）は多体相互作用を含むイジン
グモデルのエネルギーに相当している。
する組合せ最適化問題を解くことも可能である。２値変数を変数とする３次以上の目的関
数を最小化する変数の組合せを求める問題は、ＨＯＢＯ（Ｈｉｇｈｅｒ Ｏｒｄｅｒ Ｂ
ｉｎａｒｙ Ｏｐｔｉｍｉｚａｔｉｏｎ）問題とよばれる。ＨＯＢＯ問題を扱う場合、高
次へ拡張されたイジングモデルにおけるエネルギー式として、下記の式（５）を使うこと
ができる。
【数5】
一般化させたものである。例えば、テンソルＪ（１）は、局所磁場ｈｉのベクトル（第６
ベクトルとよぶ）に相当する。ｎ階テンソルＪ（ｎ）では、複数の添え字に同じ値がある
とき、要素の値は０となる。式（５）では、３次の項までが示されているが、それより高
次の項も式（５）と同様に定義することができる。式（５）は多体相互作用を含むイジン
グモデルのエネルギーに相当している。
【0040】
なお、ＱＵＢＯと、ＨＯＢＯはいずれも、制約なし多項式２値変数最適化（ＰＵＢＯ：
Ｐｏｌｙｎｏｍｉａｌ Ｕｎｃｏｎｓｔｒａｉｎｅｄ Ｂｉｎａｒｙ Ｏｐｔｉｍｉｚａ
ｔｉｏｎ）の１種であるといえる。すなわち、ＰＵＢＯのうち、２次の目的関数を有する
組合せ最適化問題は、ＱＵＢＯである。また、ＰＵＢＯのうち、３次以上の目的関数を有
する組合せ最適化問題は、ＨＯＢＯであるといえる。
Ｐｏｌｙｎｏｍｉａｌ Ｕｎｃｏｎｓｔｒａｉｎｅｄ Ｂｉｎａｒｙ Ｏｐｔｉｍｉｚａ
ｔｉｏｎ）の１種であるといえる。すなわち、ＰＵＢＯのうち、２次の目的関数を有する
組合せ最適化問題は、ＱＵＢＯである。また、ＰＵＢＯのうち、３次以上の目的関数を有
する組合せ最適化問題は、ＨＯＢＯであるといえる。
【0041】
シミュレーテッド分岐アルゴリズムを使ってＨＯＢＯ問題を解く場合、上述の式（３）
のハミルトニアンＨを下記の式（６）に、上述の式（４）の外力ｆｉを下記の式（７）に
それぞれ置き換えればよい。
例えば、（７）の２番目の式ｚｉを用いて、第３ベクトルのそれぞれの要素を計算するこ
とができる。この式は、（６）の２番目の式を、すべての項に含まれる変数ｘｉについて
偏微分した形式をとっている。また、第１ベクトルの要素を変数としている。このように
、ハミルトニアンが多体相互作用（３階以上のテンソル）の項を含んでもよい。また、ハ
ミルトニアンとして、多体相互作用（３階以上のテンソル）の項を含まないものを使って
もよい。（７）の２番目の式ｚｉは、ハミルトニアンの中のイジングモデルのエネルギー
に対応する項から導出された基本式の一例である。すなわち、第１値は－１、第２値は１
であってもよく、目的関数は、イジングモデルのエネルギー式に相当する項を含んでいて
もよい。この場合、目的関数は、多体相互作用の項を含んでいてもよい。
のハミルトニアンＨを下記の式（６）に、上述の式（４）の外力ｆｉを下記の式（７）に
それぞれ置き換えればよい。
【数6】
【数7】
とができる。この式は、（６）の２番目の式を、すべての項に含まれる変数ｘｉについて
偏微分した形式をとっている。また、第１ベクトルの要素を変数としている。このように
、ハミルトニアンが多体相互作用（３階以上のテンソル）の項を含んでもよい。また、ハ
ミルトニアンとして、多体相互作用（３階以上のテンソル）の項を含まないものを使って
もよい。（７）の２番目の式ｚｉは、ハミルトニアンの中のイジングモデルのエネルギー
に対応する項から導出された基本式の一例である。すなわち、第１値は－１、第２値は１
であってもよく、目的関数は、イジングモデルのエネルギー式に相当する項を含んでいて
もよい。この場合、目的関数は、多体相互作用の項を含んでいてもよい。
【0042】
シミュレーテッド分岐アルゴリズムでは、ｐ（ｔ）の値を初期値（例えば、０）から所
定の値まで増加させた後における変数ｘｉの符号に基づき、スピンｓｉの値を求めること
ができる。例えば、ｘｉ＞０のときｓｇｎ（ｘｉ）＝１、ｘｉ＜０のときｓｇｎ（ｘｉ）
＝－１となる符号関数を使うと、ｐ（ｔ）の値が所定の値まで増加したとき、変数ｘｉを
符号関数で変換することによってスピンｓｉの値を求めることができる。符号関数として
、例えば、ｘｉ≠０のときに、ｓｇｎ（ｘｉ）＝ｘｉ／｜ｘｉ｜、ｘｉ＝０のときにｓｇ
ｎ（ｘｉ）＝１または－１になる関数を使うことができる。すなわち、更新部５０は、値
が第１値と第２値の間にある第３値より小さい第１ベクトルの要素を第１値に変換し、値
が第３値より大きい第１ベクトルの要素を第２値に変換することによって、組合せ最適化
問題の解を求めるように構成されていてもよい。例えば、更新部５０は、正値である第１
ベクトルの要素を＋１に変換し、負値である第１ベクトルを－１に変換することによって
、組合せ最適化問題の解を求めるように構成されていてもよい。更新部５０が組合せ最適
化問題の解（例えば、イジングモデルのスピンｓｉ）を求めるタイミングについては、特
に問わない。例えば、更新部５０は、第１ベクトル、第２ベクトル、第３ベクトルの更新
回数または第１係数ｐの値がしきい値より大きくなったときに組合せ最適化問題の解を求
めるように構成されていてもよい。イジング問題を解く場合、組合せ最適化問題の解は、
イジングモデルのスピンｓｉに相当する。
定の値まで増加させた後における変数ｘｉの符号に基づき、スピンｓｉの値を求めること
ができる。例えば、ｘｉ＞０のときｓｇｎ（ｘｉ）＝１、ｘｉ＜０のときｓｇｎ（ｘｉ）
＝－１となる符号関数を使うと、ｐ（ｔ）の値が所定の値まで増加したとき、変数ｘｉを
符号関数で変換することによってスピンｓｉの値を求めることができる。符号関数として
、例えば、ｘｉ≠０のときに、ｓｇｎ（ｘｉ）＝ｘｉ／｜ｘｉ｜、ｘｉ＝０のときにｓｇ
ｎ（ｘｉ）＝１または－１になる関数を使うことができる。すなわち、更新部５０は、値
が第１値と第２値の間にある第３値より小さい第１ベクトルの要素を第１値に変換し、値
が第３値より大きい第１ベクトルの要素を第２値に変換することによって、組合せ最適化
問題の解を求めるように構成されていてもよい。例えば、更新部５０は、正値である第１
ベクトルの要素を＋１に変換し、負値である第１ベクトルを－１に変換することによって
、組合せ最適化問題の解を求めるように構成されていてもよい。更新部５０が組合せ最適
化問題の解（例えば、イジングモデルのスピンｓｉ）を求めるタイミングについては、特
に問わない。例えば、更新部５０は、第１ベクトル、第２ベクトル、第３ベクトルの更新
回数または第１係数ｐの値がしきい値より大きくなったときに組合せ最適化問題の解を求
めるように構成されていてもよい。イジング問題を解く場合、組合せ最適化問題の解は、
イジングモデルのスピンｓｉに相当する。
【0043】
例えば、シンプレクティック・オイラー法を使うと、式（２）、（３）、（４）または
、式（２）、（６）、（７）によって与えられる微分方程式を解くことができる。下記の
式（８）に示されているように、シンプレクティック・オイラー法を使う場合、微分方程
式が離散的な漸化式に書き換えられる。
ここで、ｔは、時刻であり、Δｔは、時間ステップ（時間刻み幅）である。式（８）の
非線形項Ｋｘ２ ｉ（ｔ＋Δｔ）は、計算中に変数ｘｉが発散するのを防止する。
、式（２）、（６）、（７）によって与えられる微分方程式を解くことができる。下記の
式（８）に示されているように、シンプレクティック・オイラー法を使う場合、微分方程
式が離散的な漸化式に書き換えられる。
【数8】
非線形項Ｋｘ２ ｉ（ｔ＋Δｔ）は、計算中に変数ｘｉが発散するのを防止する。
【0044】
計算サーバでは、式（８）のアルゴリズムに基づき、それぞれＮ個ある２つの変数ｘｉ
，ｙｉ（ｉ＝１、２、・・・、Ｎ）を更新してもよい。すなわち、計算サーバが更新する
データには、変数ｘｉ（ｉ＝１、２、・・・、Ｎ）を要素とする第１ベクトル（ｘ１，ｘ
２，・・・，ｘＮ）と、変数ｙｉ（ｉ＝１、２、・・・、Ｎ）を要素とする第２ベクトル
（ｙ１，ｙ２，・・・，ｙＮ）と、変数ｚｉ（ｉ＝１、２、・・・、Ｎ）を要素とする第
３ベクトル（ｚ１，ｚ２，・・・，ｚＮ）が含まれていてもよい。計算サーバは、式（８
）のアルゴリズムに基づき、第３ベクトルのそれぞれの要素ｚｉ（ｉ＝１、２、・・・、
Ｎ）と、第１のベクトルのそれぞれの要素ｘｉ（ｉ＝１、２、・・・、Ｎ）と、第２ベク
トルのそれぞれの要素ｙｉ（ｉ＝１、２、・・・、Ｎ）を更新することができる。
，ｙｉ（ｉ＝１、２、・・・、Ｎ）を更新してもよい。すなわち、計算サーバが更新する
データには、変数ｘｉ（ｉ＝１、２、・・・、Ｎ）を要素とする第１ベクトル（ｘ１，ｘ
２，・・・，ｘＮ）と、変数ｙｉ（ｉ＝１、２、・・・、Ｎ）を要素とする第２ベクトル
（ｙ１，ｙ２，・・・，ｙＮ）と、変数ｚｉ（ｉ＝１、２、・・・、Ｎ）を要素とする第
３ベクトル（ｚ１，ｚ２，・・・，ｚＮ）が含まれていてもよい。計算サーバは、式（８
）のアルゴリズムに基づき、第３ベクトルのそれぞれの要素ｚｉ（ｉ＝１、２、・・・、
Ｎ）と、第１のベクトルのそれぞれの要素ｘｉ（ｉ＝１、２、・・・、Ｎ）と、第２ベク
トルのそれぞれの要素ｙｉ（ｉ＝１、２、・・・、Ｎ）を更新することができる。
【0045】
式（８）を参照すると、外力項ｆｉに含まれる、行列またはテンソルの積和演算以外は
、１種類の添え字（ｉ）しか現れていないことがわかる。このため、式（８）のうち、１
種類の添え字（ｉ）しか現れていない部分の演算を並列化することによって、計算時間を
短縮することができる。
、１種類の添え字（ｉ）しか現れていないことがわかる。このため、式（８）のうち、１
種類の添え字（ｉ）しか現れていない部分の演算を並列化することによって、計算時間を
短縮することができる。
【0046】
なお、式（８）では、微分方程式との対応関係を示すために、時刻ｔおよび時間ステッ
プΔｔが使われている。ただし、実際にシンプレクティック・オイラー法をソフトウェア
またはハードウェアに実装する際は、必ず明示的なパラメータとして時刻ｔおよび時間ス
テップΔｔが含まれていなくてもよい。例えば、時間ステップΔｔを１とすれば、実装時
のアルゴリズムから時間ステップΔｔを除去することが可能である。アルゴリズムを実装
する際に、明示的なパラメータとして時間ｔを含めない場合には、式（８）において、ｘ
ｉ（ｔ＋Δｔ）をｘｉ（ｔ）の更新後の値であると解釈すればよい。すなわち、上述の式
（８）および以降の各式における“ｔ”は、更新前の変数の値、“ｔ＋Δｔ”は、更新後
の変数の値を示すものとする。
プΔｔが使われている。ただし、実際にシンプレクティック・オイラー法をソフトウェア
またはハードウェアに実装する際は、必ず明示的なパラメータとして時刻ｔおよび時間ス
テップΔｔが含まれていなくてもよい。例えば、時間ステップΔｔを１とすれば、実装時
のアルゴリズムから時間ステップΔｔを除去することが可能である。アルゴリズムを実装
する際に、明示的なパラメータとして時間ｔを含めない場合には、式（８）において、ｘ
ｉ（ｔ＋Δｔ）をｘｉ（ｔ）の更新後の値であると解釈すればよい。すなわち、上述の式
（８）および以降の各式における“ｔ”は、更新前の変数の値、“ｔ＋Δｔ”は、更新後
の変数の値を示すものとする。
【0047】
次に、シミュレーテッド分岐アルゴリズムをシンプレクティック・オイラー法によって
デジタルコンピュータに実装し、組合せ最適化問題を解いたときの結果を示す。以降では
、最大カット問題のベンチマークセット（Ｇ－ｓｅｔ）のＧ２２を１０００回解いた場合
におけるカット数の平均値と最大値を示す。最大カット問題とは、分割時にカットされる
エッジの重みの合計値を最大化するよう、重み付きグラフのノードを２つのグループに分
割する問題である。最大カット問題は、組合せ最適化問題の一種である。
デジタルコンピュータに実装し、組合せ最適化問題を解いたときの結果を示す。以降では
、最大カット問題のベンチマークセット（Ｇ－ｓｅｔ）のＧ２２を１０００回解いた場合
におけるカット数の平均値と最大値を示す。最大カット問題とは、分割時にカットされる
エッジの重みの合計値を最大化するよう、重み付きグラフのノードを２つのグループに分
割する問題である。最大カット問題は、組合せ最適化問題の一種である。
【0048】
図６は、上述の式（８）のアルゴリズムを使ったときにおける結果を示している。時間
ステップをΔｔ＝０．５、合計時間ステップ数を１００、１０００、１００００、１００
０００、１００００００として計算を行っている。係数について、Ｄ＝Ｋ＝１、ｃ=０．
５Ｄ√（Ｎ／２ｎ）を使った。なお、ｎにはＧ２２のグラフのエッジ数、１９９９０が代
入される。時間ステップ数の増加に応じて係数ｐ（第１係数）の値を０から１に線形に増
加させた。また、変数ｘｉの初期値に０を設定し、変数ｙｉの初期値として［－０．１，
０．１］の範囲の擬似乱数を設定した。
ステップをΔｔ＝０．５、合計時間ステップ数を１００、１０００、１００００、１００
０００、１００００００として計算を行っている。係数について、Ｄ＝Ｋ＝１、ｃ=０．
５Ｄ√（Ｎ／２ｎ）を使った。なお、ｎにはＧ２２のグラフのエッジ数、１９９９０が代
入される。時間ステップ数の増加に応じて係数ｐ（第１係数）の値を０から１に線形に増
加させた。また、変数ｘｉの初期値に０を設定し、変数ｙｉの初期値として［－０．１，
０．１］の範囲の擬似乱数を設定した。
【0049】
図６上側のグラフは、カット数の平均値を示している。一方、図６下側のグラフは、カ
ット数の最大値を示している。図６のいずれのグラフにおいても、縦軸はカット数に、横
軸は時間ステップ数にそれぞれ対応している。図６の両グラフにある水平方向の破線Ｃｍ
ａｘは、Ｇ２２で知られている最大カット数１３３５９を示している。カット数が破線Ｃ
ｍａｘに近いほど、最適解に近い結果が得られているといえる。図６を参照すると、合計
時間ステップ数が大きくなっても最大カット数に到達していない。スピンｓｉが２値変数
ではなく、連続変数ｘｉで表現されていることに起因する誤差があるため、式（８）のア
ルゴリズムを使ったときに得られる解には、最適解との差がある。
ット数の最大値を示している。図６のいずれのグラフにおいても、縦軸はカット数に、横
軸は時間ステップ数にそれぞれ対応している。図６の両グラフにある水平方向の破線Ｃｍ
ａｘは、Ｇ２２で知られている最大カット数１３３５９を示している。カット数が破線Ｃ
ｍａｘに近いほど、最適解に近い結果が得られているといえる。図６を参照すると、合計
時間ステップ数が大きくなっても最大カット数に到達していない。スピンｓｉが２値変数
ではなく、連続変数ｘｉで表現されていることに起因する誤差があるため、式（８）のア
ルゴリズムを使ったときに得られる解には、最適解との差がある。
【0050】
そこで、誤差を減らすために、式（８）のアルゴリズムを改良することができる。具体
的には、更新によって変数ｘｉの絶対値が１より大きくなったとき、変数ｘｉをｓｇｎ（
ｘｉ）に置き換える。すなわち、更新によってｘｉ＞１となったとき、変数ｘｉの値は１
に設定される。また、更新によってｘｉ＜－１となったとき、変数ｘｉの値は－１に設定
される。これにより、変数ｘｉを使ってスピンｓｉをより高い精度で近似することが可能
となる。すなわち、更新部５０は、値が－１より小さい第１ベクトルの要素の値を－１に
設定し、値が＋１より大きい第１ベクトルの要素の値を＋１に設定するように構成されて
いてもよい。このような処理を含めることにより、アルゴリズムは、ｘｉ＝±１の位置に
壁があるＮ粒子の物理モデルと等価になる（図７）。
的には、更新によって変数ｘｉの絶対値が１より大きくなったとき、変数ｘｉをｓｇｎ（
ｘｉ）に置き換える。すなわち、更新によってｘｉ＞１となったとき、変数ｘｉの値は１
に設定される。また、更新によってｘｉ＜－１となったとき、変数ｘｉの値は－１に設定
される。これにより、変数ｘｉを使ってスピンｓｉをより高い精度で近似することが可能
となる。すなわち、更新部５０は、値が－１より小さい第１ベクトルの要素の値を－１に
設定し、値が＋１より大きい第１ベクトルの要素の値を＋１に設定するように構成されて
いてもよい。このような処理を含めることにより、アルゴリズムは、ｘｉ＝±１の位置に
壁があるＮ粒子の物理モデルと等価になる（図７）。
【0051】
さらに、更新によってｘｉ＞１となったとき、変数ｘｉに対応する変数ｙｉに係数ｒを
乗算してもよい。例えば、－１＜ｒ≦０の係数ｒを使うと、上記の壁は、反射係数ｒの壁
となる。特に、ｒ＝０の係数ｒを使った場合、アルゴリズムは、ｘｉ＝±１の位置に完全
非弾性衝突の起こる壁がある物理モデルと等価になる。すなわち、更新部５０は、値が第
１値より小さい第１ベクトルの要素に対応する第２ベクトルの要素、または、第２値より
大きい第１ベクトルの要素に対応する第２ベクトルの要素を、もとの前記第２ベクトルの
要素に、第２係数を乗じた値に更新するように構成されていてもよい。例えば、更新部５
０は、値が－１より小さい第１ベクトルの要素に対応する第２ベクトルの要素、または、
値が１より大きい第１ベクトルの要素に対応する第２ベクトルの要素を、もとの第２ベク
トルの要素に第２係数を乗じた値に更新するように構成されていてもよい。ここで、第２
係数は上述の係数ｒに相当する。
乗算してもよい。例えば、－１＜ｒ≦０の係数ｒを使うと、上記の壁は、反射係数ｒの壁
となる。特に、ｒ＝０の係数ｒを使った場合、アルゴリズムは、ｘｉ＝±１の位置に完全
非弾性衝突の起こる壁がある物理モデルと等価になる。すなわち、更新部５０は、値が第
１値より小さい第１ベクトルの要素に対応する第２ベクトルの要素、または、第２値より
大きい第１ベクトルの要素に対応する第２ベクトルの要素を、もとの前記第２ベクトルの
要素に、第２係数を乗じた値に更新するように構成されていてもよい。例えば、更新部５
０は、値が－１より小さい第１ベクトルの要素に対応する第２ベクトルの要素、または、
値が１より大きい第１ベクトルの要素に対応する第２ベクトルの要素を、もとの第２ベク
トルの要素に第２係数を乗じた値に更新するように構成されていてもよい。ここで、第２
係数は上述の係数ｒに相当する。
【0052】
なお、更新によってｘｉ＞１となったとき、変数ｘｉに対応する変数ｙｉの値を擬似乱
数に設定してもよい。例えば、［－０．１，０．１］の範囲の乱数を使うことができる。
すなわち、更新部５０は、値が第１値より小さい第１ベクトルの要素に対応する第２ベク
トルの要素の値、または、値が第２値より大きい第１ベクトルの要素に対応する第２ベク
トルの要素の値を、擬似乱数に設定するように構成されていてもよい。
数に設定してもよい。例えば、［－０．１，０．１］の範囲の乱数を使うことができる。
すなわち、更新部５０は、値が第１値より小さい第１ベクトルの要素に対応する第２ベク
トルの要素の値、または、値が第２値より大きい第１ベクトルの要素に対応する第２ベク
トルの要素の値を、擬似乱数に設定するように構成されていてもよい。
【0053】
以上のようにして｜ｘｉ｜＞１とならないように更新すると、式（８）の非線形項Ｋｘ
２ ｉ（ｔ＋Δｔ）を除去しても、ｘｉの値が発散することはなくなる。したがって、式（
８）のアルゴリズムに代わり、下記の式（９）のアルゴリズムを使うことが可能となる。
２ ｉ（ｔ＋Δｔ）を除去しても、ｘｉの値が発散することはなくなる。したがって、式（
８）のアルゴリズムに代わり、下記の式（９）のアルゴリズムを使うことが可能となる。
【数9】
【0054】
上述の式（９）のアルゴリズムでは、必ずしも擬似乱数を使う必要がない。また、式（
９）のアルゴリズムは、式（８）と同様、ハミルトン方程式を解くものであり、変数ｙｉ
は運動量に相当する。そのため、シンプレクティック・オイラー法を使うことにより、時
間ステップΔｔとして小さな値を使わなくても、安定的に解を求めることができる。また
、式（９）のアルゴリズムにおいても、３次以上の目的関数を有する組合せ最適化問題を
解くことが可能である。なお、対比のため、図８には、式（８）のアルゴリズムを物理的
なモデルに見立てた場合のグラフを示した。
９）のアルゴリズムは、式（８）と同様、ハミルトン方程式を解くものであり、変数ｙｉ
は運動量に相当する。そのため、シンプレクティック・オイラー法を使うことにより、時
間ステップΔｔとして小さな値を使わなくても、安定的に解を求めることができる。また
、式（９）のアルゴリズムにおいても、３次以上の目的関数を有する組合せ最適化問題を
解くことが可能である。なお、対比のため、図８には、式（８）のアルゴリズムを物理的
なモデルに見立てた場合のグラフを示した。
【0055】
図９は、式（９）のアルゴリズムを使ってＧ－ｓｅｔのＧ２２を１０００回解いたとき
の結果を示している。図９では、式（９）のアルゴリズムを使っている。第２係数ｒの値
は０に設定され、時間ステップはΔｔ＝１に設定されている。その他の計算条件は、図６
と同様であるものとする。なお、式（９）では、非線形項がないため、時間ステップΔｔ
を図８の倍に設定することができた。
の結果を示している。図９では、式（９）のアルゴリズムを使っている。第２係数ｒの値
は０に設定され、時間ステップはΔｔ＝１に設定されている。その他の計算条件は、図６
と同様であるものとする。なお、式（９）では、非線形項がないため、時間ステップΔｔ
を図８の倍に設定することができた。
【0056】
図９上側のグラフは、カット数の平均値を示している。一方、図９下側のグラフは、カ
ット数の最大値を示している。各軸の対応関係および両グラフにある水平方向の破線Ｃｍ
ａｘの定義は、図６と同様である。また、図９の両グラフにおいて実線で示されたデータ
は、式（９）のアルゴリズムの適用時の結果に相当している。一方、図９の両グラフにお
いて破線で示されたデータは、式（８）のアルゴリズムを使ったときの結果に相当する。
ット数の最大値を示している。各軸の対応関係および両グラフにある水平方向の破線Ｃｍ
ａｘの定義は、図６と同様である。また、図９の両グラフにおいて実線で示されたデータ
は、式（９）のアルゴリズムの適用時の結果に相当している。一方、図９の両グラフにお
いて破線で示されたデータは、式（８）のアルゴリズムを使ったときの結果に相当する。
【0057】
図９を参照すると、図６と比べ、カット数の平均値およびカット数の最大値のいずれも
最適解に近づいていることがわかる。ただし、図９の結果でも依然として計算値と最適解
との間に差がある。この誤差は、第３ベクトルの要素の値ｚｉを定義する基本式において
、変数としてスピンｓｉではなく、連続変数ｘｉが使われていることに起因していると考
えられる。特に、高次の項が増えるほど、ｚｉにおける変数ｘどうしの積演算は、誤差を
大きくする原因となりうる。例えば、１より大きい変数を複数回乗算すると、値が１より
著しく大きくなってしまう。
最適解に近づいていることがわかる。ただし、図９の結果でも依然として計算値と最適解
との間に差がある。この誤差は、第３ベクトルの要素の値ｚｉを定義する基本式において
、変数としてスピンｓｉではなく、連続変数ｘｉが使われていることに起因していると考
えられる。特に、高次の項が増えるほど、ｚｉにおける変数ｘどうしの積演算は、誤差を
大きくする原因となりうる。例えば、１より大きい変数を複数回乗算すると、値が１より
著しく大きくなってしまう。
【0058】
そこで、誤差を軽減するために、式（９）のアルゴリズムをさらに改良することができ
る。例えば、下記の式（１０）のように、ｚｉにおいて、連続変数ｘｉに代わって連続変
数ｘｉを符号関数で変換した値ｓｇｎ（ｘｉ）を代入することができる。連続変数ｘｉを
符号関数で変換した値ｓｇｎ（ｘｉ）は、スピンｓｉに相当する。
式（１０）では、ｚｉの１階のテンソルを含む項の係数αを定数（例えば、α＝１）に
してもよい。式（１０）のアルゴリズムは、式（８）、（９）とは異なり、ハミルトン方
程式を解くものではない。式（１０）は、外場によって制御された力学系であると見なす
ことが可能である。式（１０）のアルゴリズムでは、高次の目的関数を有するＨＯＭＯを
扱った場合、ｚｉのどのスピンどうしの積も－１または１のいずれかの値をとるため、積
演算による誤差の発生を防ぐことができる。
る。例えば、下記の式（１０）のように、ｚｉにおいて、連続変数ｘｉに代わって連続変
数ｘｉを符号関数で変換した値ｓｇｎ（ｘｉ）を代入することができる。連続変数ｘｉを
符号関数で変換した値ｓｇｎ（ｘｉ）は、スピンｓｉに相当する。
【数10】
してもよい。式（１０）のアルゴリズムは、式（８）、（９）とは異なり、ハミルトン方
程式を解くものではない。式（１０）は、外場によって制御された力学系であると見なす
ことが可能である。式（１０）のアルゴリズムでは、高次の目的関数を有するＨＯＭＯを
扱った場合、ｚｉのどのスピンどうしの積も－１または１のいずれかの値をとるため、積
演算による誤差の発生を防ぐことができる。
【0059】
上述の式（１０）のアルゴリズムのように、計算サーバが計算するデータは、さらに、
変数ｓｉ（ｉ＝１、２、・・・、Ｎ）を要素とする第４ベクトル（ｓ１，ｓ２，・・・，
ｓＮ）を含んでいてもよい。第１ベクトルのそれぞれの要素を符号関数で変換することに
より、第４ベクトルを得ることができる。すなわち、積和演算部５１は、イジングモデル
のエネルギー式を、すべての項に含まれる変数について偏微分した形式の基本式を使って
、第３ベクトルのそれぞれの要素の値を更新するように構成されていてもよい。ここで、
基本式の変数として、第１ベクトルの要素または、第１ベクトルの要素を符号関数で変換
した第４ベクトルの要素を使うことができる。
変数ｓｉ（ｉ＝１、２、・・・、Ｎ）を要素とする第４ベクトル（ｓ１，ｓ２，・・・，
ｓＮ）を含んでいてもよい。第１ベクトルのそれぞれの要素を符号関数で変換することに
より、第４ベクトルを得ることができる。すなわち、積和演算部５１は、イジングモデル
のエネルギー式を、すべての項に含まれる変数について偏微分した形式の基本式を使って
、第３ベクトルのそれぞれの要素の値を更新するように構成されていてもよい。ここで、
基本式の変数として、第１ベクトルの要素または、第１ベクトルの要素を符号関数で変換
した第４ベクトルの要素を使うことができる。
【0060】
図１０は、式（１０）のアルゴリズムを使ってＧ－ｓｅｔのＧ２２を１０００回解いた
ときの結果を示している。使用されるアルゴリズムの違いを除けば、図１０の計算条件（
例えば、時間ステップΔｔ、各係数）は、図９と同様であるものとする。図１０上側のグ
ラフは、カット数の平均値を示している。一方、図１０下側のグラフは、カット数の最大
値を示している。各軸の対応関係および両グラフにある水平方向の破線Ｃｍａｘの定義は
、図６、図９と同様である。また、図１０の両グラフにおいて実線で示されたデータは、
式（１０）のアルゴリズムの適用時の結果に相当する。一方、図１０の両グラフにおいて
破線で示されたデータは、式（８）のアルゴリズムを使ったときの結果に相当する。
ときの結果を示している。使用されるアルゴリズムの違いを除けば、図１０の計算条件（
例えば、時間ステップΔｔ、各係数）は、図９と同様であるものとする。図１０上側のグ
ラフは、カット数の平均値を示している。一方、図１０下側のグラフは、カット数の最大
値を示している。各軸の対応関係および両グラフにある水平方向の破線Ｃｍａｘの定義は
、図６、図９と同様である。また、図１０の両グラフにおいて実線で示されたデータは、
式（１０）のアルゴリズムの適用時の結果に相当する。一方、図１０の両グラフにおいて
破線で示されたデータは、式（８）のアルゴリズムを使ったときの結果に相当する。
【0061】
図１０を参照すると、カット数の平均値およびカット数の最大値のいずれにおいても、
図９と比べて最適解により近い値が得られることがわかる。図１０下側のグラフを参照す
ると、式（１０）のアルゴリズムを使うことにより、カット数の最大値１３３５９が得ら
れることがわかる。
図９と比べて最適解により近い値が得られることがわかる。図１０下側のグラフを参照す
ると、式（１０）のアルゴリズムを使うことにより、カット数の最大値１３３５９が得ら
れることがわかる。
【0062】
シンプレクティック・オイラー法を使ったシミュレーテッド分岐アルゴリズムには、さ
らに下記の式（１１）のような変形例も存在する。
らに下記の式（１１）のような変形例も存在する。
【数11】
【0063】
式（１１）のアルゴリズムは、外力に相当する項ｆｉの計算方法が上述の各例とは異な
っている。（１１）４番目の式を使って計算された値ｚｉを符号関数で変換し、１で規格
化している。すなわち、積和演算部５１は、第１ベクトルの要素を変数として計算した基
本式の値（ｚｉ）を第１関数で変換した値に基づいて第３ベクトルのそれぞれの要素を更
新するように構成されていてもよい。第１関数として、例えば、符号関数を使うことがで
きる。ただし、後述するように、その他の関数を第１関数として使ってもよい。
っている。（１１）４番目の式を使って計算された値ｚｉを符号関数で変換し、１で規格
化している。すなわち、積和演算部５１は、第１ベクトルの要素を変数として計算した基
本式の値（ｚｉ）を第１関数で変換した値に基づいて第３ベクトルのそれぞれの要素を更
新するように構成されていてもよい。第１関数として、例えば、符号関数を使うことがで
きる。ただし、後述するように、その他の関数を第１関数として使ってもよい。
【0064】
また、式（１１）では、係数ｃの代わりに、関数ｇ（ｔ）が使われている。一般に、第
３ベクトルの要素の値ｚｉの計算結果への寄与度は、問題によって異なる。しかし、式（
１１）では、第３ベクトルの要素の値ｚｉが１で規格化されているため、問題ごとに係数
ｃの値を決定する必要がなくなる。関数ｇ（ｔ）として、例えば、下記の式（１２）を使
うことができる。
式（１２）の関数は、更新回数に応じて、単調増加してから単調減少する。ただし、上
述の式（１２）は一例にすぎず、ｇ（ｔ）として、ｐ（ｔ）をパラメータとする、これと
は異なる関数を使ってもよい。すなわち、積和演算部５１は、第１係数ｐをパラメータと
する第２関数を乗じることによって第３ベクトルのそれぞれの要素を更新するように構成
されていてもよい。
３ベクトルの要素の値ｚｉの計算結果への寄与度は、問題によって異なる。しかし、式（
１１）では、第３ベクトルの要素の値ｚｉが１で規格化されているため、問題ごとに係数
ｃの値を決定する必要がなくなる。関数ｇ（ｔ）として、例えば、下記の式（１２）を使
うことができる。
【数12】
述の式（１２）は一例にすぎず、ｇ（ｔ）として、ｐ（ｔ）をパラメータとする、これと
は異なる関数を使ってもよい。すなわち、積和演算部５１は、第１係数ｐをパラメータと
する第２関数を乗じることによって第３ベクトルのそれぞれの要素を更新するように構成
されていてもよい。
【0065】
図１１は、式（１１）のアルゴリズムを使ってＧ－ｓｅｔのＧ２２を１０００回解いた
ときの結果を示している。使用されるアルゴリズムの違いを除けば、図１１の計算条件（
例えば、時間ステップΔｔ、使われる係数）は、図９と同様であるものとする。図１１上
側のグラフは、カット数の平均値を示している。一方、図１１下側のグラフは、カット数
の最大値を示している。各軸の対応関係および両グラフにある水平方向の破線Ｃｍａｘの
定義は、図６、図９と同様である。また、図１１の両グラフにおいて実線で示されたデー
タは、式（１１）のアルゴリズムの適用時の結果に相当する。一方、図１１の両グラフに
おいて破線で示されたデータは、式（８）のアルゴリズムを使ったときの結果に相当する
。
ときの結果を示している。使用されるアルゴリズムの違いを除けば、図１１の計算条件（
例えば、時間ステップΔｔ、使われる係数）は、図９と同様であるものとする。図１１上
側のグラフは、カット数の平均値を示している。一方、図１１下側のグラフは、カット数
の最大値を示している。各軸の対応関係および両グラフにある水平方向の破線Ｃｍａｘの
定義は、図６、図９と同様である。また、図１１の両グラフにおいて実線で示されたデー
タは、式（１１）のアルゴリズムの適用時の結果に相当する。一方、図１１の両グラフに
おいて破線で示されたデータは、式（８）のアルゴリズムを使ったときの結果に相当する
。
【0066】
図１１を参照すると、カット数の平均値およびカット数の最大値のいずれにおいても、
式（８）のアルゴリズムと比べて最適解により近い値が得られることがわかる。図１１下
側のグラフを参照すると、式（１１）のアルゴリズムを使うことにより、最大値１３３５
９に近い、カット数１３３５８が得られていることがわかる。
式（８）のアルゴリズムと比べて最適解により近い値が得られることがわかる。図１１下
側のグラフを参照すると、式（１１）のアルゴリズムを使うことにより、最大値１３３５
９に近い、カット数１３３５８が得られていることがわかる。
【0067】
式（９）～式（１１）のアルゴリズムでは、基本式（ｚｉの式）の１階のテンソルを含
む項の係数αを定数係数（例えば、α＝１）として計算を行ってもよい。また、式（９）
～式（１１）のアルゴリズムでは、基本式（ｚｉの式）の１階のテンソルを含む項の係数
αとして更新回数に応じて単調減少または単調増加する係数を使ってもよい。この場合、
基本式の１階のテンソルを含む項は、更新回数に応じて単調減少または単調増加する。
む項の係数αを定数係数（例えば、α＝１）として計算を行ってもよい。また、式（９）
～式（１１）のアルゴリズムでは、基本式（ｚｉの式）の１階のテンソルを含む項の係数
αとして更新回数に応じて単調減少または単調増加する係数を使ってもよい。この場合、
基本式の１階のテンソルを含む項は、更新回数に応じて単調減少または単調増加する。
【0068】
上述の式（９）のアルゴリズムおよび式（１０）のアルゴリズムには、係数ｃが含まれ
ている。係数ｃをＪ（２）行列の最大固有値の逆数に近い値にしたい場合、Ｊ（２）行列
の最大固有値を計算するか、Ｊ（２）行列の最大固有値の見積もりを行う必要がある。最
大固有値の計算は、必要な計算量が大きい。一方、最大固有値の見積もりは、値の正確性
が保証されていない。そこで、係数ｃの代わりに上述の式（１２）のような、更新回数に
応じて値が変動する関数を使うことができる。また、係数ｃの代わりに、下記の式（１３
）のように、第１のベクトル（ｘ１、ｘ２、・・・、ｘＮ）および第３ベクトル（ｚ１、
ｚ２、・・・、ｚＮ）に基づいて計算される、近似値ｃ１を使ってもよい。
式（１３）を参照すると、分母と分子がいずれもベクトルのノルムとなっている。式（１
３）のように、ベクトルのノルムとして、ベクトルの各要素の２乗和の平方根である、Ｌ
２ノルムを使うことができる。ただし、ベクトルの要素の絶対値の和である、Ｌ１ノルム
など、その他の定義によるノルムを使ってもよい。
ている。係数ｃをＪ（２）行列の最大固有値の逆数に近い値にしたい場合、Ｊ（２）行列
の最大固有値を計算するか、Ｊ（２）行列の最大固有値の見積もりを行う必要がある。最
大固有値の計算は、必要な計算量が大きい。一方、最大固有値の見積もりは、値の正確性
が保証されていない。そこで、係数ｃの代わりに上述の式（１２）のような、更新回数に
応じて値が変動する関数を使うことができる。また、係数ｃの代わりに、下記の式（１３
）のように、第１のベクトル（ｘ１、ｘ２、・・・、ｘＮ）および第３ベクトル（ｚ１、
ｚ２、・・・、ｚＮ）に基づいて計算される、近似値ｃ１を使ってもよい。
【数13】
３）のように、ベクトルのノルムとして、ベクトルの各要素の２乗和の平方根である、Ｌ
２ノルムを使うことができる。ただし、ベクトルの要素の絶対値の和である、Ｌ１ノルム
など、その他の定義によるノルムを使ってもよい。
【0069】
すなわち、更新部５０は、第１ベクトルのノルムを第３ベクトルのノルムで除算した第
３係数ｃ１を計算し、第２ベクトルの要素に、第１係数ｐ（ｔ＋Δｔ）と更新された第１
ベクトルの対応する要素との積を重み付けした値ならびに、第３ベクトルの対応する要素
を第３係数ｃ１で重み付けした値を加算することによって第２ベクトルの要素を更新する
ように構成されていてもよい。
３係数ｃ１を計算し、第２ベクトルの要素に、第１係数ｐ（ｔ＋Δｔ）と更新された第１
ベクトルの対応する要素との積を重み付けした値ならびに、第３ベクトルの対応する要素
を第３係数ｃ１で重み付けした値を加算することによって第２ベクトルの要素を更新する
ように構成されていてもよい。
【0070】
さらに、係数ｃの代わりに、下記の式（１４）のような内積によって定義される近似値
ｃ´１を使ってもよい。
ｃ´１を使ってもよい。
【数14】
【0071】
すなわち、更新部５０は、第１ベクトルどうしの内積を、第１ベクトルと第３ベクトル
の内積の絶対値で除算した第３係数ｃ´１を計算し、第２ベクトルの要素に、第１係数ｐ
（ｔ＋Δｔ）と更新された第１ベクトルの対応する要素との積を重み付けした値ならびに
、第３ベクトルの対応する要素を第３係数ｃ´１で重み付けした値を加算することによっ
て第２ベクトルの要素を更新するように構成されていてもよい。
の内積の絶対値で除算した第３係数ｃ´１を計算し、第２ベクトルの要素に、第１係数ｐ
（ｔ＋Δｔ）と更新された第１ベクトルの対応する要素との積を重み付けした値ならびに
、第３ベクトルの対応する要素を第３係数ｃ´１で重み付けした値を加算することによっ
て第２ベクトルの要素を更新するように構成されていてもよい。
【0072】
近似値ｃ１、ｃ´１は、各計算タイミングにおける第１ベクトル（ｘ１，ｘ２，・・・
，ｘＮ）および第３ベクトル（ｚ１，ｚ２，・・・，ｚＮ）の値に基づいて計算されるた
め、係数ｃのような定数ではなく、動的に制御される係数となる。なお、第１ベクトル（
ｘ１，ｘ２，・・・，ｘＮ）および第３ベクトル（ｚ１，ｚ２，・・・，ｚＮ）について
は、変数の更新処理で計算されたものを利用することができるため、近似値ｃ１、ｃ´１
を計算したとしても、計算量が大幅に増えることはない。局所磁場のないイジング問題に
おいて、（ｘ１，ｘ２，・・・，ｘＮ）がＪ（２）の最大固有値に対応する固有ベクトル
であるとき、近似値ｃ１、ｃ´１はＪ（２）の最大固有値の逆数に等しくなる。また、（
ｘ１，ｘ２，・・・，ｘＮ）が固有ベクトルからずれていると、近似値ｃ１、ｃ´１はＪ
（２）の最大固有値の逆数より大きな値となるため、解の収束が早まる。
，ｘＮ）および第３ベクトル（ｚ１，ｚ２，・・・，ｚＮ）の値に基づいて計算されるた
め、係数ｃのような定数ではなく、動的に制御される係数となる。なお、第１ベクトル（
ｘ１，ｘ２，・・・，ｘＮ）および第３ベクトル（ｚ１，ｚ２，・・・，ｚＮ）について
は、変数の更新処理で計算されたものを利用することができるため、近似値ｃ１、ｃ´１
を計算したとしても、計算量が大幅に増えることはない。局所磁場のないイジング問題に
おいて、（ｘ１，ｘ２，・・・，ｘＮ）がＪ（２）の最大固有値に対応する固有ベクトル
であるとき、近似値ｃ１、ｃ´１はＪ（２）の最大固有値の逆数に等しくなる。また、（
ｘ１，ｘ２，・・・，ｘＮ）が固有ベクトルからずれていると、近似値ｃ１、ｃ´１はＪ
（２）の最大固有値の逆数より大きな値となるため、解の収束が早まる。
【0073】
図１２は、式（９）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ１を使い、Ｇ
－ｓｅｔのＧ２２を１０００回解いたときの結果を示している。図１３は、式（９）のア
ルゴリズムにおいて、係数ｃの代わりに近似値ｃ´１を使い、Ｇ－ｓｅｔのＧ２２を１０
００回解いたときの結果を示している。図１４は、式（１０）のアルゴリズムにおいて、
係数ｃの代わりに近似値ｃ１を使い、Ｇ－ｓｅｔのＧ２２を１０００回解いたときの結果
を示している。図１５は、式（１０）のアルゴリズムにおいて、係数ｃの代わりに近似値
ｃ´１を使い、Ｇ－ｓｅｔのＧ２２を１０００回解いたときの結果を示している。
－ｓｅｔのＧ２２を１０００回解いたときの結果を示している。図１３は、式（９）のア
ルゴリズムにおいて、係数ｃの代わりに近似値ｃ´１を使い、Ｇ－ｓｅｔのＧ２２を１０
００回解いたときの結果を示している。図１４は、式（１０）のアルゴリズムにおいて、
係数ｃの代わりに近似値ｃ１を使い、Ｇ－ｓｅｔのＧ２２を１０００回解いたときの結果
を示している。図１５は、式（１０）のアルゴリズムにおいて、係数ｃの代わりに近似値
ｃ´１を使い、Ｇ－ｓｅｔのＧ２２を１０００回解いたときの結果を示している。
【0074】
図１２～図１５において、上側のグラフは、カット数の平均値を示している。一方、図
１２～図１５において、下側のグラフは、カット数の最大値を示している。各軸の対応関
係および両グラフにある水平方向の破線Ｃｍａｘの定義は、上述の各グラフと同様である
。図１２～図１５の各グラフにおいて破線で示されたデータは、式（８）のアルゴリズム
を使ったときの結果を示している。
１２～図１５において、下側のグラフは、カット数の最大値を示している。各軸の対応関
係および両グラフにある水平方向の破線Ｃｍａｘの定義は、上述の各グラフと同様である
。図１２～図１５の各グラフにおいて破線で示されたデータは、式（８）のアルゴリズム
を使ったときの結果を示している。
【0075】
図１２～図１５を参照すると、カット数の平均値およびカット数の最大値のいずれにお
いても、式（８）のアルゴリズムと比べて最適解により近い値が得られることがわかる。
特に、式（１０）のアルゴリズムにおいて、近似値ｃ１またはｃ´１を使うと、カット数
の最大値１３３５９が得られていることがわかる。
いても、式（８）のアルゴリズムと比べて最適解により近い値が得られることがわかる。
特に、式（１０）のアルゴリズムにおいて、近似値ｃ１またはｃ´１を使うと、カット数
の最大値１３３５９が得られていることがわかる。
【0076】
なお、式（９）のアルゴリズムおよび式（１０）のアルゴリズムでは、近似値ｃ１およ
びｃ´１の代わりに下記の式（１５）で定義される近似値ｃ２またはｃ´２を使ってもよ
い。
びｃ´１の代わりに下記の式（１５）で定義される近似値ｃ２またはｃ´２を使ってもよ
い。
【数15】
【0077】
すなわち、更新部５０は、第１ベクトルのそれぞれの要素を符号関数で変換した第４ベ
クトルのノルムを、第３ベクトルのノルムで除算した第３係数ｃ２を計算し、第２ベクト
ルの要素に、第１係数ｐ（ｔ＋Δｔ）と更新された第１ベクトルの対応する要素との積を
重み付けした値ならびに、第３ベクトルの対応する要素を第３係数ｃ２で重み付けした値
を加算することによって第２ベクトルの要素を更新するように構成されていてもよい。
クトルのノルムを、第３ベクトルのノルムで除算した第３係数ｃ２を計算し、第２ベクト
ルの要素に、第１係数ｐ（ｔ＋Δｔ）と更新された第１ベクトルの対応する要素との積を
重み付けした値ならびに、第３ベクトルの対応する要素を第３係数ｃ２で重み付けした値
を加算することによって第２ベクトルの要素を更新するように構成されていてもよい。
【0078】
また、更新部５０は、第１ベクトルのそれぞれの要素を符号関数で変換した第４ベクト
ルどうしの内積を、第４ベクトルと第３ベクトルの内積の絶対値で除算した第３係数ｃ´
２を計算し、第２ベクトルの要素に、第１係数ｐ（ｔ＋Δｔ）と更新された前記第１ベク
トルの対応する要素との積を重み付けした値ならびに、第３ベクトルの対応する要素を第
３係数ｃ´２で重み付けした値を加算することによって第２ベクトルの要素を更新するよ
うに構成されていてもよい。
ルどうしの内積を、第４ベクトルと第３ベクトルの内積の絶対値で除算した第３係数ｃ´
２を計算し、第２ベクトルの要素に、第１係数ｐ（ｔ＋Δｔ）と更新された前記第１ベク
トルの対応する要素との積を重み付けした値ならびに、第３ベクトルの対応する要素を第
３係数ｃ´２で重み付けした値を加算することによって第２ベクトルの要素を更新するよ
うに構成されていてもよい。
【0079】
式（１５）の第３ベクトル（ｚ１，ｚ２，・・・，ｚＮ）については、アルゴリズムで
計算されたものを使うことができるため、近似値ｃ２、ｃ´２を求めたとしても、計算量
が大幅に増えることはない。
計算されたものを使うことができるため、近似値ｃ２、ｃ´２を求めたとしても、計算量
が大幅に増えることはない。
【0080】
図１６は、式（１０）のアルゴリズムで係数ｃの代わりに近似値ｃ２を使い、Ｇ－ｓｅ
ｔのＧ２２を１０００回解いたときの結果を示している。図１７は、式（１０）のアルゴ
リズムで係数ｃの代わりに近似値ｃ´２を使い、Ｇ－ｓｅｔのＧ２２を１０００回解いた
ときの結果を示している。図１６および図１７おいて、上側のグラフは、カット数の平均
値を示している。一方、図１６および図１７において、下側のグラフは、カット数の最大
値を示している。各軸の対応関係および両グラフにある水平方向の破線Ｃｍａｘの定義は
、上述の各グラフと同様である。図１６および図１７の各グラフにおいて破線で示された
データは、式（８）のアルゴリズムを使ったときの結果を示している。
ｔのＧ２２を１０００回解いたときの結果を示している。図１７は、式（１０）のアルゴ
リズムで係数ｃの代わりに近似値ｃ´２を使い、Ｇ－ｓｅｔのＧ２２を１０００回解いた
ときの結果を示している。図１６および図１７おいて、上側のグラフは、カット数の平均
値を示している。一方、図１６および図１７において、下側のグラフは、カット数の最大
値を示している。各軸の対応関係および両グラフにある水平方向の破線Ｃｍａｘの定義は
、上述の各グラフと同様である。図１６および図１７の各グラフにおいて破線で示された
データは、式（８）のアルゴリズムを使ったときの結果を示している。
【0081】
図１６および図１７を参照すると、式（８）のアルゴリズムと比べて最適解により近い
値が得られることがわかる。式（１０）のアルゴリズムにおいて、近似値ｃ２またはｃ´
２を使うと、カット数の最大値１３３５９が得られていることがわかる。
値が得られることがわかる。式（１０）のアルゴリズムにおいて、近似値ｃ２またはｃ´
２を使うと、カット数の最大値１３３５９が得られていることがわかる。
【0082】
アルゴリズムの実行中における各ベクトルの値を使って、近似値ｃ１、ｃ´１、ｃ２、
ｃ´２を計算すると、各計算タイミングによって値が激しく変動することがある。近似値
ｃ１、ｃ´１、ｃ２、ｃ´２の変動を抑制するため、近似値ｃ１、ｃ´１、ｃ２、ｃ´２
の代わりに近似値ｃ１、ｃ´１、ｃ２、ｃ´２を所定の規則に基づいて変換した値を使っ
てもよい。例えば、所定の規則として下記の式（１６）を使うことができる。
ここで、γに１より小さい値を設定することができる。式（１６）のｃ（ｔ＋Δｔ）に
は、例えば、上述の式（１３）～（１５）によって計算された近似値が代入される。ｃ（
ｔ＋Δｔ）を、各計算タイミングにおいて振動成分を含む信号をサンプリングした値であ
るとみなすと、ｄ（ｔ＋Δｔ）は、ｃ（ｔ＋Δｔ）が一定帯域のローパスフィルタを通過
した後の値に相当するといえる。
ｃ´２を計算すると、各計算タイミングによって値が激しく変動することがある。近似値
ｃ１、ｃ´１、ｃ２、ｃ´２の変動を抑制するため、近似値ｃ１、ｃ´１、ｃ２、ｃ´２
の代わりに近似値ｃ１、ｃ´１、ｃ２、ｃ´２を所定の規則に基づいて変換した値を使っ
てもよい。例えば、所定の規則として下記の式（１６）を使うことができる。
【数16】
は、例えば、上述の式（１３）～（１５）によって計算された近似値が代入される。ｃ（
ｔ＋Δｔ）を、各計算タイミングにおいて振動成分を含む信号をサンプリングした値であ
るとみなすと、ｄ（ｔ＋Δｔ）は、ｃ（ｔ＋Δｔ）が一定帯域のローパスフィルタを通過
した後の値に相当するといえる。
【0083】
すなわち、更新部５０は、第３係数（近似値ｃ１、ｃ´１、ｃ２、ｃ´２のいずれか）
がローパスフィルタを通過した後の値である第４係数を計算し、第３係数に代わり、第４
係数を用いて第２ベクトルの要素を更新するように構成されていてもよい。
がローパスフィルタを通過した後の値である第４係数を計算し、第３係数に代わり、第４
係数を用いて第２ベクトルの要素を更新するように構成されていてもよい。
【0084】
図１８は、係数ｃの代わりに、近似値ｃ１を式（１６）の規則に基づき変換した値（第
４係数）を使った式（９）のアルゴリズムにおいて、Ｇ－ｓｅｔのＧ２２を１０００回解
いたときの結果を示している。図１９は、係数ｃの代わりに、近似値ｃ１を式（１６）の
規則に基づき変換した値（第４係数）を使った式（１０）のアルゴリズムにおいて、Ｇ－
ｓｅｔのＧ２２を１０００回解いたときの結果を示している。図２０は、係数ｃの代わり
に、近似値ｃ２を式（１６）の規則に基づき変換した値（第４係数）を使った式（１０）
のアルゴリズムにおいて、Ｇ－ｓｅｔのＧ２２を１０００回解いたときの結果を示してい
る。図１８～図２０では、ｄ（ｔ）の初期値を０、γ＝０．１として計算を行った。
４係数）を使った式（９）のアルゴリズムにおいて、Ｇ－ｓｅｔのＧ２２を１０００回解
いたときの結果を示している。図１９は、係数ｃの代わりに、近似値ｃ１を式（１６）の
規則に基づき変換した値（第４係数）を使った式（１０）のアルゴリズムにおいて、Ｇ－
ｓｅｔのＧ２２を１０００回解いたときの結果を示している。図２０は、係数ｃの代わり
に、近似値ｃ２を式（１６）の規則に基づき変換した値（第４係数）を使った式（１０）
のアルゴリズムにおいて、Ｇ－ｓｅｔのＧ２２を１０００回解いたときの結果を示してい
る。図１８～図２０では、ｄ（ｔ）の初期値を０、γ＝０．１として計算を行った。
【0085】
図１８～図２０において、上側のグラフは、カット数の平均値を示している。一方、図
１８～図２０において、下側のグラフは、カット数の最大値を示している。各軸の対応関
係および両グラフにある水平方向の破線Ｃｍａｘの定義は、上述の各グラフと同様である
。図１８～図２０の各グラフにおいて破線で示されたデータは、式（８）のアルゴリズム
を使ったときの結果を示している。
１８～図２０において、下側のグラフは、カット数の最大値を示している。各軸の対応関
係および両グラフにある水平方向の破線Ｃｍａｘの定義は、上述の各グラフと同様である
。図１８～図２０の各グラフにおいて破線で示されたデータは、式（８）のアルゴリズム
を使ったときの結果を示している。
【0086】
図１８～図２０を参照すると、いずれの場合においても、式（８）のアルゴリズムと比
べて最適解により近い値が得られることがわかる。特に図１９および図２０では、カット
数の最大値１３３５９が得られていることがわかる。
べて最適解により近い値が得られることがわかる。特に図１９および図２０では、カット
数の最大値１３３５９が得られていることがわかる。
【0087】
上述では、シミュレーテッド分岐アルゴリズムを用いて、イジングモデルの解を求める
例について説明した。ただし、シミュレーテッド分岐アルゴリズムによる求解が可能な組
合せ最適化問題は、イジング問題に限られない。シミュレーテッド分岐アルゴリズムを用
いることによって、一般的な２値変数の組合せ最適化問題を解くことが可能である。例え
ば、上述の各アルゴリズムは、目的関数の変数が、ａ（第１値）と、ａより大きいｂ（第
２値）のいずれかをとる２値変数である、組合せ最適化問題に適用することが可能である
。例えば、上述の式（９）のアルゴリズムを使った場合、更新によって変数ｘｉがａより
小さくなったとき、変数ｘｉの値をａに設定する。また、更新によって変数ｘｉがｂより
大きくなったとき、変数ｘｉの値をｂに設定する。また、一定の更新回数の後に目的関数
の解を求める場合、符号関数の代わりに、値域がａまたはｂの２値である関数ｆ（ｘｉ）
を使ってもよい。この関数ｆ（ｘｉ）がとる値は、変数ｘｉの値をしきい値ｖ（ａ＜ｖ＜
ｂ）と比較した結果に基づいて決まる。例えば、ｘｉ＜ｖであるならば、ｆ（ｘｉ）＝ａ
となる。また、ｖ＜ｘｉであるならば、ｆ（ｘｉ）＝ｂとなる。例えば、ｘｉ＝ｖである
場合、ｆ（ｘｉ）＝ａまたは、ｆ（ｘｉ）＝ｂとなる。ここで、しきい値ｖの値として、
例えば、（ａ＋ｂ）／２を使うことができる。上述の関数ｆ（ｘｉ）は、第１ベクトルの
要素を第４ベクトルの要素に変換する第1関数として使われてもよい。
例について説明した。ただし、シミュレーテッド分岐アルゴリズムによる求解が可能な組
合せ最適化問題は、イジング問題に限られない。シミュレーテッド分岐アルゴリズムを用
いることによって、一般的な２値変数の組合せ最適化問題を解くことが可能である。例え
ば、上述の各アルゴリズムは、目的関数の変数が、ａ（第１値）と、ａより大きいｂ（第
２値）のいずれかをとる２値変数である、組合せ最適化問題に適用することが可能である
。例えば、上述の式（９）のアルゴリズムを使った場合、更新によって変数ｘｉがａより
小さくなったとき、変数ｘｉの値をａに設定する。また、更新によって変数ｘｉがｂより
大きくなったとき、変数ｘｉの値をｂに設定する。また、一定の更新回数の後に目的関数
の解を求める場合、符号関数の代わりに、値域がａまたはｂの２値である関数ｆ（ｘｉ）
を使ってもよい。この関数ｆ（ｘｉ）がとる値は、変数ｘｉの値をしきい値ｖ（ａ＜ｖ＜
ｂ）と比較した結果に基づいて決まる。例えば、ｘｉ＜ｖであるならば、ｆ（ｘｉ）＝ａ
となる。また、ｖ＜ｘｉであるならば、ｆ（ｘｉ）＝ｂとなる。例えば、ｘｉ＝ｖである
場合、ｆ（ｘｉ）＝ａまたは、ｆ（ｘｉ）＝ｂとなる。ここで、しきい値ｖの値として、
例えば、（ａ＋ｂ）／２を使うことができる。上述の関数ｆ（ｘｉ）は、第１ベクトルの
要素を第４ベクトルの要素に変換する第1関数として使われてもよい。
【0088】
ここまでは、シンプレクティック・オイラー法によって実装されたシミュレーテッド分
岐アルゴリズムの例と、それぞれのアルゴリズムを使って組合せ最適化問題を計算した結
果について説明した。以降では、上述のアルゴリズムの実装例について述べる。
岐アルゴリズムの例と、それぞれのアルゴリズムを使って組合せ最適化問題を計算した結
果について説明した。以降では、上述のアルゴリズムの実装例について述べる。
【0089】
（ＰＣクラスタへの実装例）
はじめに、ＰＣクラスタへ上述のアルゴリズムを実装した例について説明する。ＰＣク
ラスタとは、複数台のコンピュータを接続し、１台のコンピュータでは得られない計算性
能を実現するシステムである。例えば、図１に示した情報処理システム１００は、複数台
の計算サーバおよびプロセッサを含んでおり、ＰＣクラスタとして利用することが可能で
ある。例えば、ＰＣクラスタにおいては、ＭＰＩ（Ｍｅｓｓａｇｅ Ｐａｓｓｉｎｇ Ｉ
ｎｔｅｒｆａｃｅ）を使うことにより、情報処理システム１００のような複数の計算サー
バにメモリが分散して配置されている構成でも並列的な計算を実行することが可能である
。例えば、ＭＰＩを使って管理サーバ１の制御プログラム１４Ｅ、各計算サーバの計算プ
ログラム３４Ｂおよび制御プログラム３４Ｃを実装することができる。
はじめに、ＰＣクラスタへ上述のアルゴリズムを実装した例について説明する。ＰＣク
ラスタとは、複数台のコンピュータを接続し、１台のコンピュータでは得られない計算性
能を実現するシステムである。例えば、図１に示した情報処理システム１００は、複数台
の計算サーバおよびプロセッサを含んでおり、ＰＣクラスタとして利用することが可能で
ある。例えば、ＰＣクラスタにおいては、ＭＰＩ（Ｍｅｓｓａｇｅ Ｐａｓｓｉｎｇ Ｉ
ｎｔｅｒｆａｃｅ）を使うことにより、情報処理システム１００のような複数の計算サー
バにメモリが分散して配置されている構成でも並列的な計算を実行することが可能である
。例えば、ＭＰＩを使って管理サーバ１の制御プログラム１４Ｅ、各計算サーバの計算プ
ログラム３４Ｂおよび制御プログラム３４Ｃを実装することができる。
【0090】
ＰＣクラスタで利用するプロセッサ数がＱである場合、それぞれのプロセッサに、第１
ベクトル（ｘ１，ｘ２，・・・，ｘＮ）に含まれる変数ｘｉのうち、Ｌ個の変数の計算を
行わせることができる。同様に、それぞれのプロセッサに、第２ベクトル（ｙ１，ｙ２，
・・・，ｙＮ）に含まれる変数ｙｉのうち、Ｌ個の変数の計算を行わせることができる。
すなわち、プロセッサ＃ｊ（ｊ＝１，２，・・・，Ｑ）は、変数｛ｘｍ｜ｍ＝（ｊ－１）
Ｌ＋１，（ｊ－１）Ｌ＋２，・・・，ｊＬ｝および｛ｙｍ｜ｍ＝（ｊ－１）Ｌ＋１，（ｊ
－１）Ｌ＋２，・・・，ｊＬ｝の計算を行う。また、プロセッサ＃ｊによる｛ｙｍ｜ｍ＝
（ｊ－１）Ｌ＋１，（ｊ－１）Ｌ＋２，・・・，ｊＬ｝の計算に必要な下記の式（１７）
に示されたテンソルＪ（ｎ）は、プロセッサ＃ｊがアクセス可能な記憶領域（例えば、レ
ジスタ、キャッシュ、メモリなど）に保存されるものとする。
ベクトル（ｘ１，ｘ２，・・・，ｘＮ）に含まれる変数ｘｉのうち、Ｌ個の変数の計算を
行わせることができる。同様に、それぞれのプロセッサに、第２ベクトル（ｙ１，ｙ２，
・・・，ｙＮ）に含まれる変数ｙｉのうち、Ｌ個の変数の計算を行わせることができる。
すなわち、プロセッサ＃ｊ（ｊ＝１，２，・・・，Ｑ）は、変数｛ｘｍ｜ｍ＝（ｊ－１）
Ｌ＋１，（ｊ－１）Ｌ＋２，・・・，ｊＬ｝および｛ｙｍ｜ｍ＝（ｊ－１）Ｌ＋１，（ｊ
－１）Ｌ＋２，・・・，ｊＬ｝の計算を行う。また、プロセッサ＃ｊによる｛ｙｍ｜ｍ＝
（ｊ－１）Ｌ＋１，（ｊ－１）Ｌ＋２，・・・，ｊＬ｝の計算に必要な下記の式（１７）
に示されたテンソルＪ（ｎ）は、プロセッサ＃ｊがアクセス可能な記憶領域（例えば、レ
ジスタ、キャッシュ、メモリなど）に保存されるものとする。
【数17】
【0091】
ここでは、それぞれのプロセッサが第１ベクトルおよび第２ベクトルの一定数の変数を
計算する場合を説明した。ただし、プロセッサによって、計算する第１ベクトルおよび第
２ベクトルの変数の数が異なっていてもよい。例えば、計算サーバに実装されるプロセッ
サによって性能差がある場合、プロセッサの性能に応じて計算対象とする変数の数を決め
ることができる。
計算する場合を説明した。ただし、プロセッサによって、計算する第１ベクトルおよび第
２ベクトルの変数の数が異なっていてもよい。例えば、計算サーバに実装されるプロセッ
サによって性能差がある場合、プロセッサの性能に応じて計算対象とする変数の数を決め
ることができる。
【0092】
すなわち、情報処理装置（例えば、計算サーバ）は、複数のプロセッサを備えていても
よい。更新部５０は、複数のプロセッサを含んでおり、更新部５０の複数のプロセッサの
それぞれは、第１ベクトルの一部の要素の値および第２ベクトルの一部の要素の値を更新
するように構成されていてもよい。
よい。更新部５０は、複数のプロセッサを含んでおり、更新部５０の複数のプロセッサの
それぞれは、第１ベクトルの一部の要素の値および第２ベクトルの一部の要素の値を更新
するように構成されていてもよい。
【0093】
変数ｙｉの値を更新するためには、第１ベクトル（ｘ１，ｘ２，・・・，ｘＮ）または
第１ベクトルの各要素を２値変数に変換した第４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）
のすべての成分の値が必要となる。２値変数への変換は、例えば、符号関数ｓｇｎ（）を
使うことによって行うことができる。そこで、Ａｌｌｇａｔｈｅｒ関数を使い、第１ベク
トル（ｘ１，ｘ２，・・・，ｘＮ）または第４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）の
すべての成分の値をＱ個のプロセッサに共有させることができる。第１ベクトル（ｘ１，
ｘ２，・・・，ｘＮ）または第４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）については、プ
ロセッサ間での値の共有が必要であるものの、第２ベクトル（ｙ１，ｙ２，・・・，ｙＮ
）およびテンソルＪ（ｎ）については、プロセッサ間での値の共有を行うことは必須では
ない。プロセッサ間でのデータの共有は、例えば、プロセッサ間通信を使ったり、共有メ
モリにデータを保存したりすることによって実現することができる。
第１ベクトルの各要素を２値変数に変換した第４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）
のすべての成分の値が必要となる。２値変数への変換は、例えば、符号関数ｓｇｎ（）を
使うことによって行うことができる。そこで、Ａｌｌｇａｔｈｅｒ関数を使い、第１ベク
トル（ｘ１，ｘ２，・・・，ｘＮ）または第４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）の
すべての成分の値をＱ個のプロセッサに共有させることができる。第１ベクトル（ｘ１，
ｘ２，・・・，ｘＮ）または第４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）については、プ
ロセッサ間での値の共有が必要であるものの、第２ベクトル（ｙ１，ｙ２，・・・，ｙＮ
）およびテンソルＪ（ｎ）については、プロセッサ間での値の共有を行うことは必須では
ない。プロセッサ間でのデータの共有は、例えば、プロセッサ間通信を使ったり、共有メ
モリにデータを保存したりすることによって実現することができる。
【0094】
プロセッサ＃ｊは、変数｛ｚｍ｜ｍ＝（ｊ－１）Ｌ＋１，（ｊ－１）Ｌ＋２，・・・，
ｊＬ｝の値を計算する。そして、プロセッサ＃ｊは、計算した｛ｚｍ｜ｍ＝（ｊ－１）Ｌ
＋１，（ｊ－１）Ｌ＋２，・・・，ｊＬ｝の値に基づき、変数｛ｙｍ｜ｍ＝（ｊ－１）Ｌ
＋１，（ｊ－１）Ｌ＋２，・・・，ｊＬ｝を更新する。
ｊＬ｝の値を計算する。そして、プロセッサ＃ｊは、計算した｛ｚｍ｜ｍ＝（ｊ－１）Ｌ
＋１，（ｊ－１）Ｌ＋２，・・・，ｊＬ｝の値に基づき、変数｛ｙｍ｜ｍ＝（ｊ－１）Ｌ
＋１，（ｊ－１）Ｌ＋２，・・・，ｊＬ｝を更新する。
【0095】
上述の各式に示したように、ベクトル（ｚ１，ｚ２，・・・，ｚＮ）の計算では、テン
ソルＪ（ｎ）と、ベクトル（ｘ１，ｘ２，・・・，ｘＮ）または（ｓ１，ｓ２，・・・，
ｓＮ）との積の計算を含む、積和演算が必要である。積和演算は、上述のアルゴリズムに
おいて最も計算量の大きい処理であり、計算速度の向上においてボトルネックとなりうる
。そこで、ＰＣクラスタの実装では、積和演算を、Ｑ＝Ｎ／Ｌ個のプロセッサに分散して
並列的に実行し、計算時間の短縮をはかることができる。
ソルＪ（ｎ）と、ベクトル（ｘ１，ｘ２，・・・，ｘＮ）または（ｓ１，ｓ２，・・・，
ｓＮ）との積の計算を含む、積和演算が必要である。積和演算は、上述のアルゴリズムに
おいて最も計算量の大きい処理であり、計算速度の向上においてボトルネックとなりうる
。そこで、ＰＣクラスタの実装では、積和演算を、Ｑ＝Ｎ／Ｌ個のプロセッサに分散して
並列的に実行し、計算時間の短縮をはかることができる。
【0096】
すなわち、情報処理装置（例えば、計算サーバ）は、複数のプロセッサを備えていても
よい。積和演算部５１は、複数のプロセッサを含み、積和演算部５１の複数のプロセッサ
のそれぞれは、第３ベクトルの一部の要素を更新するように構成されていてもよい。更新
部５０は、複数のプロセッサを含み、更新部５０の複数のプロセッサのそれぞれは、第１
ベクトルの一部の要素および第２ベクトルの一部の要素を更新するように構成されていて
もよい。
よい。積和演算部５１は、複数のプロセッサを含み、積和演算部５１の複数のプロセッサ
のそれぞれは、第３ベクトルの一部の要素を更新するように構成されていてもよい。更新
部５０は、複数のプロセッサを含み、更新部５０の複数のプロセッサのそれぞれは、第１
ベクトルの一部の要素および第２ベクトルの一部の要素を更新するように構成されていて
もよい。
【0097】
図２１は、マルチプロセッサ構成の例を概略的に示している。図２１の複数の計算ノー
ドは、例えば、情報処理システム１００の複数の計算サーバに相当する。また、図２１の
高速リンクは、例えば、情報処理システム１００のケーブル４ａ～４ｃおよびスイッチ５
によって形成された計算サーバ間のインターコネクトに相当する。図２１の共有メモリは
、例えば、共有メモリ３２に相当する。図２１のプロセッサは、例えば、各計算サーバの
プロセッサ３３Ａ～３３Ｄに相当している。なお、図２１には複数の計算ノードが示され
ているが、単一計算ノードの構成を用いることを妨げるものではない。
ドは、例えば、情報処理システム１００の複数の計算サーバに相当する。また、図２１の
高速リンクは、例えば、情報処理システム１００のケーブル４ａ～４ｃおよびスイッチ５
によって形成された計算サーバ間のインターコネクトに相当する。図２１の共有メモリは
、例えば、共有メモリ３２に相当する。図２１のプロセッサは、例えば、各計算サーバの
プロセッサ３３Ａ～３３Ｄに相当している。なお、図２１には複数の計算ノードが示され
ているが、単一計算ノードの構成を用いることを妨げるものではない。
【0098】
図２１には、各構成要素に配置されるデータおよび構成要素間で転送されるデータが示
されている。各プロセッサでは、変数ｘｉ、（ｓｉ）、ｙｉ、ｚｉの値が計算される。ま
た、プロセッサと共有メモリ間では、変数ｘｉまたはｓｉが転送される。各計算ノードの
共有メモリには、例えば、第１ベクトル（ｘ１，ｘ２，・・・，ｘＮ）、第２ベクトル（
ｙ１，ｙ２，・・・，ｙＮ）のＬ個の変数、およびテンソルＪ（ｎ）の一部が保存される
。なお、式（１０）のアルゴリズムを実行する場合、各計算ノードの共有メモリには、第
１ベクトル（ｘ１，ｘ２，・・・，ｘＮ）に代わって第４ベクトル（ｓ１，ｓ２，・・・
，ｓＮ）が保存されていてもよい。そして、計算ノード間を接続する高速リンクでは、例
えば、第１ベクトル（ｘ１，ｘ２，・・・，ｘＮ）が転送される。Ａｌｌｇａｔｈｅｒ関
数を使った場合、各プロセッサで変数ｙｉおよびｚｉを更新するために、第１ベクトル（
ｘ１，ｘ２，・・・，ｘＮ）の全要素が必要だからである。なお、式（１０）のアルゴリ
ズムにしたがって変数ｚｉを更新する場合には、各プロセッサは第４ベクトル（ｓ１，ｓ
２，・・・，ｓＮ）の全要素にアクセスする必要がある。このため、高速リンクでは、第
４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）が転送されてもよい。
されている。各プロセッサでは、変数ｘｉ、（ｓｉ）、ｙｉ、ｚｉの値が計算される。ま
た、プロセッサと共有メモリ間では、変数ｘｉまたはｓｉが転送される。各計算ノードの
共有メモリには、例えば、第１ベクトル（ｘ１，ｘ２，・・・，ｘＮ）、第２ベクトル（
ｙ１，ｙ２，・・・，ｙＮ）のＬ個の変数、およびテンソルＪ（ｎ）の一部が保存される
。なお、式（１０）のアルゴリズムを実行する場合、各計算ノードの共有メモリには、第
１ベクトル（ｘ１，ｘ２，・・・，ｘＮ）に代わって第４ベクトル（ｓ１，ｓ２，・・・
，ｓＮ）が保存されていてもよい。そして、計算ノード間を接続する高速リンクでは、例
えば、第１ベクトル（ｘ１，ｘ２，・・・，ｘＮ）が転送される。Ａｌｌｇａｔｈｅｒ関
数を使った場合、各プロセッサで変数ｙｉおよびｚｉを更新するために、第１ベクトル（
ｘ１，ｘ２，・・・，ｘＮ）の全要素が必要だからである。なお、式（１０）のアルゴリ
ズムにしたがって変数ｚｉを更新する場合には、各プロセッサは第４ベクトル（ｓ１，ｓ
２，・・・，ｓＮ）の全要素にアクセスする必要がある。このため、高速リンクでは、第
４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）が転送されてもよい。
【0099】
ただし、図２１に示したデータの配置および転送は一例にしかすぎない。例えば、各プ
ロセッサが積和演算を含む｛ｚｍ｜ｍ＝（ｊ－１）Ｌ＋１，（ｊ－１）Ｌ＋２，・・・，
ｊＬ｝の計算を並列的に実行しているのであれば、それぞれのプロセッサと共有メモリ間
および計算ノード間で変数ｚｉの値を転送し、共有されたベクトル（ｚ１，ｚ２，・・・
，ｚＮ）を参照し、変数ｙｉの値を計算してもよい。このように、ＰＣクラスタにおける
データの配置方法、転送方法および並列化の実現方法については、特に問わない。
ロセッサが積和演算を含む｛ｚｍ｜ｍ＝（ｊ－１）Ｌ＋１，（ｊ－１）Ｌ＋２，・・・，
ｊＬ｝の計算を並列的に実行しているのであれば、それぞれのプロセッサと共有メモリ間
および計算ノード間で変数ｚｉの値を転送し、共有されたベクトル（ｚ１，ｚ２，・・・
，ｚＮ）を参照し、変数ｙｉの値を計算してもよい。このように、ＰＣクラスタにおける
データの配置方法、転送方法および並列化の実現方法については、特に問わない。
【0100】
すなわち、情報処理装置（例えば、計算サーバ）は、複数のプロセッサからアクセス可
能に構成されている共有メモリを備えていてもよい。この場合、更新部５０は、更新され
た後の第１ベクトルの要素または、更新された後の第１ベクトルのそれぞれの要素を２値
変数に変換した第４ベクトルを共有メモリに保存することができる。
能に構成されている共有メモリを備えていてもよい。この場合、更新部５０は、更新され
た後の第１ベクトルの要素または、更新された後の第１ベクトルのそれぞれの要素を２値
変数に変換した第４ベクトルを共有メモリに保存することができる。
【0101】
次に、ＰＣクラスタに上述の各アルゴリズムを実行させたときにおける結果について説
明する。図２３は、ＰＣクラスタを使ってＮ=３６００の（局所磁場のない）全結合イジ
ング問題を解いたときの結果を示している。図２３の全結合イジング問題では、結合係数
の行列Ｊの各成分の値は、［－１，１］の範囲の一様乱数に設定した。また、合計時間ス
テップ数は、１００００とした。図２３上側の棒グラフは、各アルゴリズムを使って１０
回全結合イジング問題を解いたときにおけるエネルギーＥＩｓｉｎｇの平均値を示してい
る。図２３下側の棒グラフは、各アルゴリズムを使って１０回全結合イジング問題を解い
たときにおける計算時間の平均値を秒単位で示している。
明する。図２３は、ＰＣクラスタを使ってＮ=３６００の（局所磁場のない）全結合イジ
ング問題を解いたときの結果を示している。図２３の全結合イジング問題では、結合係数
の行列Ｊの各成分の値は、［－１，１］の範囲の一様乱数に設定した。また、合計時間ス
テップ数は、１００００とした。図２３上側の棒グラフは、各アルゴリズムを使って１０
回全結合イジング問題を解いたときにおけるエネルギーＥＩｓｉｎｇの平均値を示してい
る。図２３下側の棒グラフは、各アルゴリズムを使って１０回全結合イジング問題を解い
たときにおける計算時間の平均値を秒単位で示している。
【0102】
図２３上側および図２３下側の棒グラフには、左側から右側に向かって、
（ｉ） 式（８）のアルゴリズムが使われた場合、
（ｉｉ） 式（９）のアルゴリズムが使われた場合、
（ｉｉｉ） 式（１０）のアルゴリズムが使われた場合、
（ｉｖ） 式（１１）のアルゴリズムが使われた場合、
（ｖ） 式（９）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ１が使われ
た場合、
（ｖｉ） 式（１０）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ１が使わ
れた場合、
（ｖｉｉ） 式（１０）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ２が使わ
れた場合、
（ｖｉｉｉ） 式（９）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ１を式（１
６）の規則に基づき変換した値（第４係数）が使われた場合、
（ｉｘ） 式（１０）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ１を式（
１６）の規則に基づき変換した値（第４係数）が使われた場合、
（ｘ） 式（１０）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ２を式（
１６）の規則に基づき変換した値が使われた場合の１０のケースの結果が示されている。
（ｉ） 式（８）のアルゴリズムが使われた場合、
（ｉｉ） 式（９）のアルゴリズムが使われた場合、
（ｉｉｉ） 式（１０）のアルゴリズムが使われた場合、
（ｉｖ） 式（１１）のアルゴリズムが使われた場合、
（ｖ） 式（９）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ１が使われ
た場合、
（ｖｉ） 式（１０）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ１が使わ
れた場合、
（ｖｉｉ） 式（１０）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ２が使わ
れた場合、
（ｖｉｉｉ） 式（９）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ１を式（１
６）の規則に基づき変換した値（第４係数）が使われた場合、
（ｉｘ） 式（１０）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ１を式（
１６）の規則に基づき変換した値（第４係数）が使われた場合、
（ｘ） 式（１０）のアルゴリズムにおいて、係数ｃの代わりに近似値ｃ２を式（
１６）の規則に基づき変換した値が使われた場合の１０のケースの結果が示されている。
【0103】
また、図２３上側および図２３下側の棒グラフには、各ケースのそれぞれについて、左
側から右側に向かって、プロセッサ数Ｑが１、３６、７２の場合における結果が示されて
いる。なお、プロセッサ数Ｑが１または３６の場合、ＰＣクラスタの計算ノード数は１で
あった。また、プロセッサ数Ｑが７２の場合、ＰＣクラスタの計算ノード数は２であった
。式（８）のアルゴリズムが使われた場合、式（９）のアルゴリズムが使われた場合、式
（１０）のアルゴリズムが使われた場合において、係数ｃとして定数０．５Ｄ√（３／Ｎ
）を用いた。また、近似値ｃ１またはｃ２を式（１６）の規則に基づき変換した場合にお
いては、γ＝０．１に設定した。
側から右側に向かって、プロセッサ数Ｑが１、３６、７２の場合における結果が示されて
いる。なお、プロセッサ数Ｑが１または３６の場合、ＰＣクラスタの計算ノード数は１で
あった。また、プロセッサ数Ｑが７２の場合、ＰＣクラスタの計算ノード数は２であった
。式（８）のアルゴリズムが使われた場合、式（９）のアルゴリズムが使われた場合、式
（１０）のアルゴリズムが使われた場合において、係数ｃとして定数０．５Ｄ√（３／Ｎ
）を用いた。また、近似値ｃ１またはｃ２を式（１６）の規則に基づき変換した場合にお
いては、γ＝０．１に設定した。
【0104】
図２３上側の棒グラフを参照すると、（ｉｉ）～（ｘ）のケースでは、（ｉ）のケース
と比べ、エネルギーＥＩｓｉｎｇの平均値が低くなっており、最適解により近い解が得ら
れやすいことがわかる。また、図２３下側の棒グラフを参照すると、マルチプロセッサ構
成による並列計算を行うことにより、計算時間が著しく短縮されることがわかる。
と比べ、エネルギーＥＩｓｉｎｇの平均値が低くなっており、最適解により近い解が得ら
れやすいことがわかる。また、図２３下側の棒グラフを参照すると、マルチプロセッサ構
成による並列計算を行うことにより、計算時間が著しく短縮されることがわかる。
【0105】
（ＧＰＵへの実装例）
ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を使って上述の各アル
ゴリズムの計算を行ってもよい。図２４は、ＧＰＵを使った構成の例を概略的に示してい
る。図２４には、互いに高速リンクで接続された複数のＧＰＵが示されている。それぞれ
のＧＰＵには、共有メモリにアクセス可能な複数のコアが搭載されている。また、図２４
３の構成例では、複数のＧＰＵが高速リンクを介して接続されており、ＧＰＵクラスタを
形成している。例えば、ＧＰＵが図１のそれぞれの計算サーバに搭載されている場合、高
速リンクは、ケーブル４ａ～４ｃおよびスイッチ５によって形成された計算サーバ間のイ
ンターコネクトに相当する。なお、図２４の構成例では、複数のＧＰＵが使われているが
、ひとつのＧＰＵを使った場合にも、並列的な計算を実行することが可能である。すなわ
ち、図２４のそれぞれのＧＰＵは、図２１のそれぞれの計算ノードに相当する計算を実行
できる。すなわち、情報処理装置（計算サーバ）のプロセッサは、Ｇｒａｐｈｉｃｓ Ｐ
ｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＧＰＵ）のコアであってもよい。
ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を使って上述の各アル
ゴリズムの計算を行ってもよい。図２４は、ＧＰＵを使った構成の例を概略的に示してい
る。図２４には、互いに高速リンクで接続された複数のＧＰＵが示されている。それぞれ
のＧＰＵには、共有メモリにアクセス可能な複数のコアが搭載されている。また、図２４
３の構成例では、複数のＧＰＵが高速リンクを介して接続されており、ＧＰＵクラスタを
形成している。例えば、ＧＰＵが図１のそれぞれの計算サーバに搭載されている場合、高
速リンクは、ケーブル４ａ～４ｃおよびスイッチ５によって形成された計算サーバ間のイ
ンターコネクトに相当する。なお、図２４の構成例では、複数のＧＰＵが使われているが
、ひとつのＧＰＵを使った場合にも、並列的な計算を実行することが可能である。すなわ
ち、図２４のそれぞれのＧＰＵは、図２１のそれぞれの計算ノードに相当する計算を実行
できる。すなわち、情報処理装置（計算サーバ）のプロセッサは、Ｇｒａｐｈｉｃｓ Ｐ
ｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＧＰＵ）のコアであってもよい。
【0106】
ＧＰＵにおいて、変数ｘｉおよびｙｉ、ならびにテンソルＪ（ｎ）はデバイス変数とし
て定義される。ＧＰＵは、変数ｙｉの更新に必要なテンソルＪ（ｎ）と第１ベクトル（ｘ
１，ｘ２，・・・，ｘＮ）または第４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）の積を、行
列ベクトル積関数によって並列的に計算することができる。なお、行列とベクトルの積演
算を繰り返し実行することにより、テンソルとベクトルの積を求めることができる。また
、第１ベクトル（ｘ１，ｘ２，・・・，ｘＮ）の計算と、第２ベクトル（ｙ１，ｙ２，・
・・，ｙＮ）のうち、積和演算以外の部分については、それぞれのスレッドにｉ番目の要
素（ｘｉ，ｙｉ）の更新処理を実行させ、処理の並列化を実現することができる。
て定義される。ＧＰＵは、変数ｙｉの更新に必要なテンソルＪ（ｎ）と第１ベクトル（ｘ
１，ｘ２，・・・，ｘＮ）または第４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）の積を、行
列ベクトル積関数によって並列的に計算することができる。なお、行列とベクトルの積演
算を繰り返し実行することにより、テンソルとベクトルの積を求めることができる。また
、第１ベクトル（ｘ１，ｘ２，・・・，ｘＮ）の計算と、第２ベクトル（ｙ１，ｙ２，・
・・，ｙＮ）のうち、積和演算以外の部分については、それぞれのスレッドにｉ番目の要
素（ｘｉ，ｙｉ）の更新処理を実行させ、処理の並列化を実現することができる。
【0107】
図２４は、ＧＰＵを使ってＮ=３６００の全結合イジング問題を解いたときの結果を示
している。図２４上側の棒グラフは、各アルゴリズムを使って１０回全結合イジング問題
を解いたときにおけるエネルギーＥＩｓｉｎｇの平均値を示している。図２４下側の棒グ
ラフは、各アルゴリズムを使って１０回全結合イジング問題を解いたときにおける計算時
間の平均値を秒単位で示している。
している。図２４上側の棒グラフは、各アルゴリズムを使って１０回全結合イジング問題
を解いたときにおけるエネルギーＥＩｓｉｎｇの平均値を示している。図２４下側の棒グ
ラフは、各アルゴリズムを使って１０回全結合イジング問題を解いたときにおける計算時
間の平均値を秒単位で示している。
【0108】
図２４上側および図２４下側の棒グラフには、左側から右側に向かって、式（８）のア
ルゴリズムが使われた場合、式（９）のアルゴリズムが使われた場合、式（１０）のアル
ゴリズムが使われた場合、式（１１）のアルゴリズムが使われた場合の４つのケースにお
ける結果が示されている。式（８）のアルゴリズムが使われた場合、式（９）のアルゴリ
ズムが使われた場合、式（１０）のアルゴリズムが使われた場合において、係数ｃとして
定数０．５Ｄ√（３／Ｎ）を用いた。いずれの結果においても合計時間ステップ数は、１
００００である。また、それぞれのアルゴリズムについて、左側が１計算ノードのＰＣク
ラスタ、右側が１ＧＰＵを用いたときの結果が示されている。
ルゴリズムが使われた場合、式（９）のアルゴリズムが使われた場合、式（１０）のアル
ゴリズムが使われた場合、式（１１）のアルゴリズムが使われた場合の４つのケースにお
ける結果が示されている。式（８）のアルゴリズムが使われた場合、式（９）のアルゴリ
ズムが使われた場合、式（１０）のアルゴリズムが使われた場合において、係数ｃとして
定数０．５Ｄ√（３／Ｎ）を用いた。いずれの結果においても合計時間ステップ数は、１
００００である。また、それぞれのアルゴリズムについて、左側が１計算ノードのＰＣク
ラスタ、右側が１ＧＰＵを用いたときの結果が示されている。
【0109】
図２４上側の棒グラフを参照すると、式（９）～式（１１）のアルゴリズムが使われた
場合には、式（８）のアルゴリズムが使われた場合と比べ、エネルギーＥＩｓｉｎｇの平
均値が低くなっており、最適解により近い解が得られやすいことがわかる。また、図２４
下側の棒グラフを参照すると、ＧＰＵによる並列計算を行うことにより、１計算ノードの
ＰＣクラスタと比べて計算時間を著しく短縮できることがわかる。これは、ＧＰＵの計算
の並列度が、一般的なＣＰＵと比べて高いことに起因する。
場合には、式（８）のアルゴリズムが使われた場合と比べ、エネルギーＥＩｓｉｎｇの平
均値が低くなっており、最適解により近い解が得られやすいことがわかる。また、図２４
下側の棒グラフを参照すると、ＧＰＵによる並列計算を行うことにより、１計算ノードの
ＰＣクラスタと比べて計算時間を著しく短縮できることがわかる。これは、ＧＰＵの計算
の並列度が、一般的なＣＰＵと比べて高いことに起因する。
【0110】
【0111】
はじめに、更新部５０は、定数係数に値を設定し、第１ベクトル、第２ベクトルおよび
第１係数ｐを初期化する（ステップＳ１０１）。ステップＳ１０１では、例えば、定数係
数Ｄ、Δｔの値が設定される。係数ｃが定数係数である場合には、係数ｃの値を設定して
もよい。例えば、第１ベクトルおよび第２ベクトルの初期化では、それぞれの要素の値を
［－０．１，＋０．１］の範囲の擬似乱数に設定することができる。例えば、第１係数ｐ
の初期値として、０を使うことができる。なお、第３ベクトルの要素の値の計算で用いら
れる係数αが定数係数でない場合には、ステップＳ１０１で係数αを初期化してもよい。
例えば、係数αの初期値として、０を使うことができる。なお、ステップＳ１０１では、
テンソルＪ（ｎ）の要素の値が設定されてもよい。テンソルＪ（ｎ）の要素の値は、例え
ば、組合せ最適化問題を各計算サーバが処理可能な形式に変換する際に得られる。なお、
上述では、係数ｐとαを更新回数に応じて単調増加させるアルゴリズムについて説明した
。ただし、代わりに係数ｐとαを更新回数に応じて単調減少させるアルゴリズムを使って
もよい。
第１係数ｐを初期化する（ステップＳ１０１）。ステップＳ１０１では、例えば、定数係
数Ｄ、Δｔの値が設定される。係数ｃが定数係数である場合には、係数ｃの値を設定して
もよい。例えば、第１ベクトルおよび第２ベクトルの初期化では、それぞれの要素の値を
［－０．１，＋０．１］の範囲の擬似乱数に設定することができる。例えば、第１係数ｐ
の初期値として、０を使うことができる。なお、第３ベクトルの要素の値の計算で用いら
れる係数αが定数係数でない場合には、ステップＳ１０１で係数αを初期化してもよい。
例えば、係数αの初期値として、０を使うことができる。なお、ステップＳ１０１では、
テンソルＪ（ｎ）の要素の値が設定されてもよい。テンソルＪ（ｎ）の要素の値は、例え
ば、組合せ最適化問題を各計算サーバが処理可能な形式に変換する際に得られる。なお、
上述では、係数ｐとαを更新回数に応じて単調増加させるアルゴリズムについて説明した
。ただし、代わりに係数ｐとαを更新回数に応じて単調減少させるアルゴリズムを使って
もよい。
【0112】
次に、更新部５０は、第１ベクトルの要素の値に第２ベクトルの対応する要素に重み付
けした値を加算し、第１ベクトルの要素の値を更新する（ステップＳ１０２）。例えば、
ステップＳ１０２では、上述の式（９）～（１１）に示したｘｉの式に基づいて第１ベク
トルの要素の値を更新することができる。
けした値を加算し、第１ベクトルの要素の値を更新する（ステップＳ１０２）。例えば、
ステップＳ１０２では、上述の式（９）～（１１）に示したｘｉの式に基づいて第１ベク
トルの要素の値を更新することができる。
【0113】
そして、更新部５０は、第１ベクトルの要素のうち、値が－１より小さい要素の値を－
１に設定する（ステップＳ１０３）。また、更新部５０は、第１ベクトルの要素のうち、
値が＋１より小さい要素の値を＋１に設定する（ステップＳ１０４）。ステップＳ１０３
、ステップＳ１０４の処理は同時に行われてもよい。また、ステップＳ１０３の処理がス
テップＳ１０４の処理の後に実行されてもよい。
１に設定する（ステップＳ１０３）。また、更新部５０は、第１ベクトルの要素のうち、
値が＋１より小さい要素の値を＋１に設定する（ステップＳ１０４）。ステップＳ１０３
、ステップＳ１０４の処理は同時に行われてもよい。また、ステップＳ１０３の処理がス
テップＳ１０４の処理の後に実行されてもよい。
【0114】
図２５には示されていないものの、ステップＳ１０３およびステップＳ１０４のタイミ
ングで、更新部５０は、絶対値が１より大きい第１ベクトルの要素に対応する第２ベクト
ルの要素を、もとの第２ベクトルの要素に、－１より大きく０以下の第２係数ｒを乗じた
値に更新してもよい。ステップＳ１０３およびステップＳ１０４のタイミングで、更新部
５０は、絶対値が１より大きい第１ベクトルの要素に対応する第２ベクトルの要素を、絶
対値が１より小さい擬似乱数に置き換えてもよい。
ングで、更新部５０は、絶対値が１より大きい第１ベクトルの要素に対応する第２ベクト
ルの要素を、もとの第２ベクトルの要素に、－１より大きく０以下の第２係数ｒを乗じた
値に更新してもよい。ステップＳ１０３およびステップＳ１０４のタイミングで、更新部
５０は、絶対値が１より大きい第１ベクトルの要素に対応する第２ベクトルの要素を、絶
対値が１より小さい擬似乱数に置き換えてもよい。
【0115】
次に、積和演算部５１は、第３ベクトルのそれぞれの要素の値を更新する（ステップＳ
１０５）。第３ベクトルの要素は、例えば、上述の式（９）～（１１）に示したｚｉの式
（基本式）に基づいて計算することができる。式（１０）のアルゴリズムに基づき、ｚｉ
の式の変数として、第１ベクトルの要素の値を第１関数（例えば、符号関数）で変換した
値を使うことによって第３ベクトルのそれぞれの要素の値を更新してもよい。この場合、
ステップＳ１０５では、ステップＳ１０２で更新された第１ベクトルを２値変数に変換し
た第４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）を使って第３ベクトルの要素の値を計算す
る。
１０５）。第３ベクトルの要素は、例えば、上述の式（９）～（１１）に示したｚｉの式
（基本式）に基づいて計算することができる。式（１０）のアルゴリズムに基づき、ｚｉ
の式の変数として、第１ベクトルの要素の値を第１関数（例えば、符号関数）で変換した
値を使うことによって第３ベクトルのそれぞれの要素の値を更新してもよい。この場合、
ステップＳ１０５では、ステップＳ１０２で更新された第１ベクトルを２値変数に変換し
た第４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）を使って第３ベクトルの要素の値を計算す
る。
【0116】
そして、更新部５０は、第１係数ｐの値を増やす（ステップＳ１０６）。例えば、ステ
ップＳ１０６では、第１係数ｐに一定の値を加算してもよい。これにより、第１係数ｐの
値を更新回数に応じて単調増加させることができる。なお、係数αが定数係数でない場合
には、ステップＳ１０６で係数αに一定の値を加算してもよい。なお、ステップＳ１０６
のタイミングに、式（１３）～（１５）の方法で第３係数を更新してもよい。また、式（
１６）の方法で第３係数を変換した第４係数を計算してもよい。
ップＳ１０６では、第１係数ｐに一定の値を加算してもよい。これにより、第１係数ｐの
値を更新回数に応じて単調増加させることができる。なお、係数αが定数係数でない場合
には、ステップＳ１０６で係数αに一定の値を加算してもよい。なお、ステップＳ１０６
のタイミングに、式（１３）～（１５）の方法で第３係数を更新してもよい。また、式（
１６）の方法で第３係数を変換した第４係数を計算してもよい。
【0117】
次に、更新部５０は、第２ベクトルの要素の値に第１係数ｐと第１ベクトルの対応する
要素の値との積を重み付けした値ならびに、第３ベクトルの対応する要素を重み付けした
値を加算し、第２ベクトルの要素の値を更新する（ステップＳ１０７）。例えば、ステッ
プＳ１０７では上述の式（９）～（１１）に示したｙｉの式に基づいて、第２ベクトルの
要素の値を更新することができる。第２ベクトルの要素の値の更新では、定数係数ｃ、第
３係数、第４係数のいずれかを使って第３ベクトルの対応する要素を重み付けすることが
できる。
要素の値との積を重み付けした値ならびに、第３ベクトルの対応する要素を重み付けした
値を加算し、第２ベクトルの要素の値を更新する（ステップＳ１０７）。例えば、ステッ
プＳ１０７では上述の式（９）～（１１）に示したｙｉの式に基づいて、第２ベクトルの
要素の値を更新することができる。第２ベクトルの要素の値の更新では、定数係数ｃ、第
３係数、第４係数のいずれかを使って第３ベクトルの対応する要素を重み付けすることが
できる。
【0118】
次に、更新部５０は、第１～第３ベクトルの更新回数または第１係数ｐの値がしきい値
より大きいか否かを判定する（ステップＳ１０８）。ステップＳ１０８の判定で用いられ
るしきい値については、特に限定しない。ステップＳ１０８の判定の結果に応じて、実行
される処理が分岐する。ステップＳ１０８の判定の結果が肯定的である場合（ステップＳ
１０８のＹＥＳ）、処理はステップＳ１０９に進む。ステップＳ１０９では、更新部５０
が正値である第１ベクトルの要素の値を＋１に変換し、負値である第１ベクトルの要素の
値を－１に変換し、イジングモデルのスピンの値が求められる。なお、ステップＳ１０９
の処理は、管理サーバなど、計算サーバ以外の情報処理装置によって実行されてもよい。
この場合、第１ベクトルが計算サーバから管理サーバに送信される。また、ステップＳ１
０８の判定の結果が否定的である場合（ステップＳ１０８のＮＯ）、ステップＳ１０２以
降の処理が再び実行される。
より大きいか否かを判定する（ステップＳ１０８）。ステップＳ１０８の判定で用いられ
るしきい値については、特に限定しない。ステップＳ１０８の判定の結果に応じて、実行
される処理が分岐する。ステップＳ１０８の判定の結果が肯定的である場合（ステップＳ
１０８のＹＥＳ）、処理はステップＳ１０９に進む。ステップＳ１０９では、更新部５０
が正値である第１ベクトルの要素の値を＋１に変換し、負値である第１ベクトルの要素の
値を－１に変換し、イジングモデルのスピンの値が求められる。なお、ステップＳ１０９
の処理は、管理サーバなど、計算サーバ以外の情報処理装置によって実行されてもよい。
この場合、第１ベクトルが計算サーバから管理サーバに送信される。また、ステップＳ１
０８の判定の結果が否定的である場合（ステップＳ１０８のＮＯ）、ステップＳ１０２以
降の処理が再び実行される。
【0119】
図２５および図２６に示したフローチャートは、情報処理システム１００が実行する処
理の一例にしかすぎない。ステップＳ１０２～ステップＳ１０７の処理が実行される順序
は、上述と異なっていてもよい。例えば、後述の電子回路への実施例では、図２５および
図２６に示したフローチャートとは異なる順序でステップＳ１０２～ステップＳ１０７の
処理が実行される。また、ステップＳ１０１～ステップＳ１０９の少なくともいずれかの
処理は、複数のプロセッサ、情報処理装置（コンピュータ）または、電子回路によって並
列的に実行されてもよい。ただし、第３ベクトルの要素（変数ｚｉ）を更新するときに、
最新の更新回における第１ベクトル（ｘ１，ｘ２，・・・，ｘＮ）または第４ベクトル（
ｓ１，ｓ２，・・・，ｓＮ）の全要素の値を参照できるよう、情報処理システム、情報処
理装置（コンピュータ）または、電子回路を実装する必要がある。
理の一例にしかすぎない。ステップＳ１０２～ステップＳ１０７の処理が実行される順序
は、上述と異なっていてもよい。例えば、後述の電子回路への実施例では、図２５および
図２６に示したフローチャートとは異なる順序でステップＳ１０２～ステップＳ１０７の
処理が実行される。また、ステップＳ１０１～ステップＳ１０９の少なくともいずれかの
処理は、複数のプロセッサ、情報処理装置（コンピュータ）または、電子回路によって並
列的に実行されてもよい。ただし、第３ベクトルの要素（変数ｚｉ）を更新するときに、
最新の更新回における第１ベクトル（ｘ１，ｘ２，・・・，ｘＮ）または第４ベクトル（
ｓ１，ｓ２，・・・，ｓＮ）の全要素の値を参照できるよう、情報処理システム、情報処
理装置（コンピュータ）または、電子回路を実装する必要がある。
【0120】
計算されたイジングモデルのスピンの値は、ディスプレイに表示されてもよい。また、
管理サーバ１の変換部１２は、スピンの値を組み合わせ最適化問題の解に変換してもよい
。この場合、管理サーバ１の管理部１１は、組合せ最適化問題の解を情報端末６のディス
プレイに表示させることができる。
管理サーバ１の変換部１２は、スピンの値を組み合わせ最適化問題の解に変換してもよい
。この場合、管理サーバ１の管理部１１は、組合せ最適化問題の解を情報端末６のディス
プレイに表示させることができる。
【0121】
プログラムを使ってシミュレーテッド分岐アルゴリズムを実装してもよい。この場合、
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づく計算を
コンピュータに実行させるプログラムを実装することができる。当該プログラムは、変数
が第１ベクトルの要素または、第１ベクトルの要素を第１値もしくは第１値より大きい第
２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、基本式に基づ
き、第３ベクトルのそれぞれの要素を更新するステップと、第１ベクトルの要素に、第２
ベクトルの対応する要素、または、第２ベクトルの対応する要素に重み付けした値を加算
することによって第１ベクトルの要素を更新するステップと、値が第１値より小さい第１
ベクトルの要素を第１値に設定するステップと、値が第２値より大きい第１ベクトルの要
素を第２値に設定するステップと、第２ベクトルの要素に、更新回数に応じて単調増加ま
たは単調減少する第１係数と第１ベクトルの対応する要素との積を重み付けした値ならび
に、第３ベクトルの対応する要素を重み付けした値を加算することによって第２ベクトル
の要素を更新するステップとを含んでいてもよい。プログラムは、例えば、計算サーバの
ストレージ３４に保存される。そして、計算サーバは、プログラムを実行することにより
、上述の情報処理装置の機能を提供する。
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づく計算を
コンピュータに実行させるプログラムを実装することができる。当該プログラムは、変数
が第１ベクトルの要素または、第１ベクトルの要素を第１値もしくは第１値より大きい第
２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、基本式に基づ
き、第３ベクトルのそれぞれの要素を更新するステップと、第１ベクトルの要素に、第２
ベクトルの対応する要素、または、第２ベクトルの対応する要素に重み付けした値を加算
することによって第１ベクトルの要素を更新するステップと、値が第１値より小さい第１
ベクトルの要素を第１値に設定するステップと、値が第２値より大きい第１ベクトルの要
素を第２値に設定するステップと、第２ベクトルの要素に、更新回数に応じて単調増加ま
たは単調減少する第１係数と第１ベクトルの対応する要素との積を重み付けした値ならび
に、第３ベクトルの対応する要素を重み付けした値を加算することによって第２ベクトル
の要素を更新するステップとを含んでいてもよい。プログラムは、例えば、計算サーバの
ストレージ３４に保存される。そして、計算サーバは、プログラムを実行することにより
、上述の情報処理装置の機能を提供する。
【0122】
また、コンピュータは、下記の情報処理方法によってシミュレーテッド分岐アルゴリズ
ムを実行することができる。情報処理方法は、目的関数を、すべての項に含まれる変数に
ついて偏微分した形式の基本式に基づく計算をコンピュータに実行させるものであっても
よい。当該情報処理方法は、変数が第１ベクトルの要素または、第１ベクトルの要素を第
１値もしくは第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベク
トルの要素である、基本式に基づき、第３ベクトルのそれぞれの要素を更新するステップ
と、第１ベクトルの要素に、第２ベクトルの対応する要素、または、第２ベクトルの対応
する要素に重み付けした値を加算することによって第１ベクトルの要素を更新するステッ
プと、値が第１値より小さい第１ベクトルの要素を第１値に設定するステップと、値が第
２値より大きい第１ベクトルの要素を第２値に設定するステップと、第２ベクトルの要素
に、更新回数に応じて単調増加または単調減少する第１係数と第１ベクトルの対応する要
素との積を重み付けした値ならびに、第３ベクトルの対応する要素を重み付けした値を加
算することによって第２ベクトルの要素を更新するステップをコンピュータに実行させる
ものであってもよい。コンピュータとして、例えば、上述の計算サーバを使うことができ
る。
ムを実行することができる。情報処理方法は、目的関数を、すべての項に含まれる変数に
ついて偏微分した形式の基本式に基づく計算をコンピュータに実行させるものであっても
よい。当該情報処理方法は、変数が第１ベクトルの要素または、第１ベクトルの要素を第
１値もしくは第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベク
トルの要素である、基本式に基づき、第３ベクトルのそれぞれの要素を更新するステップ
と、第１ベクトルの要素に、第２ベクトルの対応する要素、または、第２ベクトルの対応
する要素に重み付けした値を加算することによって第１ベクトルの要素を更新するステッ
プと、値が第１値より小さい第１ベクトルの要素を第１値に設定するステップと、値が第
２値より大きい第１ベクトルの要素を第２値に設定するステップと、第２ベクトルの要素
に、更新回数に応じて単調増加または単調減少する第１係数と第１ベクトルの対応する要
素との積を重み付けした値ならびに、第３ベクトルの対応する要素を重み付けした値を加
算することによって第２ベクトルの要素を更新するステップをコンピュータに実行させる
ものであってもよい。コンピュータとして、例えば、上述の計算サーバを使うことができ
る。
【0123】
（電子回路への実装例）
上述のように、ソフトウェアを使うことによってシミュレーテッド分岐アルゴリズムを
実行する情報処理装置を実現することができる。ただし、上述の各アルゴリズムの少なく
とも一部を電子回路に実装し、処理速度の大幅な向上させてもよい。以下では、シミュレ
ーテッド分岐アルゴリズムを電子回路に実装した例について説明する。電子回路の例とし
ては、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）があ
る。ただし、電子回路は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などその他の種類のものであってもよい。
上述のように、ソフトウェアを使うことによってシミュレーテッド分岐アルゴリズムを
実行する情報処理装置を実現することができる。ただし、上述の各アルゴリズムの少なく
とも一部を電子回路に実装し、処理速度の大幅な向上させてもよい。以下では、シミュレ
ーテッド分岐アルゴリズムを電子回路に実装した例について説明する。電子回路の例とし
ては、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）があ
る。ただし、電子回路は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などその他の種類のものであってもよい。
【0124】
図２７は、電子回路に実装されるアルゴリズムの一例を示している。図２７は、上述の
式（１０）のアルゴリズムの擬似的なコードに相当する。以下では、主に電子回路に式（
１０）のアルゴリズムを実装した場合を例に、説明をする。ただし、電子回路に、式（９
）、式（１１）など、上述で説明したその他のアルゴリズムを実装してもよい。図２７（
ａ）は、それぞれの変数ｘｉ、ｙｉ、ｓｉ（ｉ＝１，２，・・・，Ｎ）を更新する処理（
すなわち、時刻“ｔ”の変数を時刻“ｔ＋Δｔ”の変数にする処理）を示している。それ
ぞれの種類の変数はＮ個あるため、図２７（ａ）では、それぞれの種類の変数について更
新の処理がＮ回実行されている（ループ３７、３８）。図２７（ａ）のループ３７から関
数ＪＳ（）が呼び出されている。関数ＪＳ（）は、図２７（ｂ）に定義されており、Ｊ行
列の行ｉおよびベクトル（ｓ１，ｓ２，・・・，ｓＮ）を引数としている。また、図２７
（ａ）のループ３８から関数ＴＥ（）が呼び出されている。関数ＴＥ（）は、図２７（ｃ
）に定義されている。また、関数ＴＥ（）からは、図２７（ｄ）に定義されている関数Ｆ
Ｘ（）およびＦＹ（）が呼び出されている。なお、並列処理に対応した電子回路を使う場
合、図２７のループ（ｆｏｒ文）の少なくとも一部を、並列的な処理に置き換えて実装す
ることができる。
式（１０）のアルゴリズムの擬似的なコードに相当する。以下では、主に電子回路に式（
１０）のアルゴリズムを実装した場合を例に、説明をする。ただし、電子回路に、式（９
）、式（１１）など、上述で説明したその他のアルゴリズムを実装してもよい。図２７（
ａ）は、それぞれの変数ｘｉ、ｙｉ、ｓｉ（ｉ＝１，２，・・・，Ｎ）を更新する処理（
すなわち、時刻“ｔ”の変数を時刻“ｔ＋Δｔ”の変数にする処理）を示している。それ
ぞれの種類の変数はＮ個あるため、図２７（ａ）では、それぞれの種類の変数について更
新の処理がＮ回実行されている（ループ３７、３８）。図２７（ａ）のループ３７から関
数ＪＳ（）が呼び出されている。関数ＪＳ（）は、図２７（ｂ）に定義されており、Ｊ行
列の行ｉおよびベクトル（ｓ１，ｓ２，・・・，ｓＮ）を引数としている。また、図２７
（ａ）のループ３８から関数ＴＥ（）が呼び出されている。関数ＴＥ（）は、図２７（ｃ
）に定義されている。また、関数ＴＥ（）からは、図２７（ｄ）に定義されている関数Ｆ
Ｘ（）およびＦＹ（）が呼び出されている。なお、並列処理に対応した電子回路を使う場
合、図２７のループ（ｆｏｒ文）の少なくとも一部を、並列的な処理に置き換えて実装す
ることができる。
【0125】
図２７は、壁と複数の粒子ｉ（ｉ＝１，２，・・・，Ｎ）とを含む力学系の状態を計算
するアルゴリズムと見なすことができる。以下では、粒子ｉの運動状態との対応を示しな
がら、アルゴリズムの各ステップで実行される処理を説明する。図２７のアルゴリズムは
、行列ベクトル積を計算する部分（ＭＭパート）と、時間発展（Ｔｉｍｅ－ｅｖｏｌｕｔ
ｉｏｎ）に相当する計算を行う部分（ＴＥパート）とを含む。
するアルゴリズムと見なすことができる。以下では、粒子ｉの運動状態との対応を示しな
がら、アルゴリズムの各ステップで実行される処理を説明する。図２７のアルゴリズムは
、行列ベクトル積を計算する部分（ＭＭパート）と、時間発展（Ｔｉｍｅ－ｅｖｏｌｕｔ
ｉｏｎ）に相当する計算を行う部分（ＴＥパート）とを含む。
【0126】
ＭＭパートでは、それぞれの粒子ｉについて、他の粒子との相互作用によって生ずる運
動量ｙｉの変更量（Δｙｉ）が計算される。ＴＥパートは、それぞれの粒子ｉの位置ｘｉ
および運動量ｙｉを更新する。粒子の位置および運動量の更新処理は、時間ステップΔｔ
の時間発展の計算処理に相当するといえる。
動量ｙｉの変更量（Δｙｉ）が計算される。ＴＥパートは、それぞれの粒子ｉの位置ｘｉ
および運動量ｙｉを更新する。粒子の位置および運動量の更新処理は、時間ステップΔｔ
の時間発展の計算処理に相当するといえる。
【0127】
ＴＥパートでは、粒子ｉの運動量ｙｉにΔｙｉを加算した後、外場（ｅｘｔｅｒｎａｌ
ｆｉｅｌｄ）ｈｉの影響を受けた後の運動量ｙｉを計算する。そして、粒子ｉの運動量
ｙｉに当該粒子の位置ｘｉに依存する量δｙｉ＝ＦＸ（ｘｉ）を加算する。次に、粒子ｉ
の位置ｘｉに当該粒子の運動量ｙｉに依存する量δｘｉ＝ＦＹ（ｙｉ）を加算する。さら
に、粒子ｉが完全非弾性衝突壁（ｘ＝±１．０）に衝突したか否かを判定し、衝突があっ
た場合には粒子ｉの位置ｘｉを壁の位置に配置する処理が実行される。この処理は、電子
回路では、例えば、図３２のコンパレータｃｏｍｐ１およびマルチプレクサＭＵＸ１によ
って実装される。そして、粒子ｉが完全非弾性衝突壁（ｘ＝±１．０）に衝突した場合に
は、運動量ｙｉを０．０に設定する処理が実行される。この処理は、例えば、電子回路で
は、図３２のコンパレータｃｏｍｐ２およびマルチプレクサＭＵＸ２によって実装される
。ＴＥパートの最後に、粒子ｉの位置ｘｉを二値化する処理が実行される。この処理は、
電子回路では、例えば、図３２のコンパレータｃｏｍｐ３およびマルチプレクサＭＵＸ３
によって実装される。
ｆｉｅｌｄ）ｈｉの影響を受けた後の運動量ｙｉを計算する。そして、粒子ｉの運動量
ｙｉに当該粒子の位置ｘｉに依存する量δｙｉ＝ＦＸ（ｘｉ）を加算する。次に、粒子ｉ
の位置ｘｉに当該粒子の運動量ｙｉに依存する量δｘｉ＝ＦＹ（ｙｉ）を加算する。さら
に、粒子ｉが完全非弾性衝突壁（ｘ＝±１．０）に衝突したか否かを判定し、衝突があっ
た場合には粒子ｉの位置ｘｉを壁の位置に配置する処理が実行される。この処理は、電子
回路では、例えば、図３２のコンパレータｃｏｍｐ１およびマルチプレクサＭＵＸ１によ
って実装される。そして、粒子ｉが完全非弾性衝突壁（ｘ＝±１．０）に衝突した場合に
は、運動量ｙｉを０．０に設定する処理が実行される。この処理は、例えば、電子回路で
は、図３２のコンパレータｃｏｍｐ２およびマルチプレクサＭＵＸ２によって実装される
。ＴＥパートの最後に、粒子ｉの位置ｘｉを二値化する処理が実行される。この処理は、
電子回路では、例えば、図３２のコンパレータｃｏｍｐ３およびマルチプレクサＭＵＸ３
によって実装される。
【0128】
図２７のアルゴリズムを参照すると、Ｎ個の粒子に係る変数（例えば、位置および運動
量）を並列的に計算できれば、全般的な処理速度の高速が可能であることがわかる。ただ
し、アルゴリズムの実装を行う際には、他の粒子から独立して変数を計算でき、処理の並
列化が容易である部分と、他の粒子の変数との依存関係があるため、処理の並列化におい
て制約となりうる部分との違いを考慮する必要がある。
量）を並列的に計算できれば、全般的な処理速度の高速が可能であることがわかる。ただ
し、アルゴリズムの実装を行う際には、他の粒子から独立して変数を計算でき、処理の並
列化が容易である部分と、他の粒子の変数との依存関係があるため、処理の並列化におい
て制約となりうる部分との違いを考慮する必要がある。
【0129】
図２７のアルゴリズムの計算複雑性（ｃｏｍｐｕｔａｔｉｏｎａｌ ｃｏｍｐｌｅｘｉ
ｔｙ）について考察する。ＴＥパートの計算複雑性はＯ（Ｎ）である。一方、ＭＭパート
の計算複雑性はＯ（Ｎ２）となっている。ＴＥパートは、逐次的な処理が必要であるもの
の、それぞれの粒子について独立した計算が可能である。このため、ＴＥパートでは、処
理のパイプライン化または時間並列化の手法による処理の高速化が可能である。ＭＭパー
トの処理は、並列的な処理要素（ＰＥ：Ｐｒｏｃｅｓｓｉｎｇ ｅｌｅｍｅｎｔ）と、デ
ータの供給を行うためのメモリサブシステムを使うことにより、処理時間を短縮すること
ができる。
ｔｙ）について考察する。ＴＥパートの計算複雑性はＯ（Ｎ）である。一方、ＭＭパート
の計算複雑性はＯ（Ｎ２）となっている。ＴＥパートは、逐次的な処理が必要であるもの
の、それぞれの粒子について独立した計算が可能である。このため、ＴＥパートでは、処
理のパイプライン化または時間並列化の手法による処理の高速化が可能である。ＭＭパー
トの処理は、並列的な処理要素（ＰＥ：Ｐｒｏｃｅｓｓｉｎｇ ｅｌｅｍｅｎｔ）と、デ
ータの供給を行うためのメモリサブシステムを使うことにより、処理時間を短縮すること
ができる。
【0130】
以下では、複数のＴＥパイプライン回路を使うことによって、ＭＭパートの処理とＴＥ
パートの処理を時間領域においてオーバーラップさせ、処理のさらなる高速化を実現する
構成について説明する。図２７のアルゴリズムを参照すると、第４ベクトル（ｓ１，ｓ２
，・・・，ｓＮ）を更新するためには、ＭＭパートの処理が行われ、すべてのｉ（ｉ＝１
，２，・・・，Ｎ）についてΔｙｉの値が算出されている必要があることがわかる。すな
わち、図２７のアルゴリズムでは、第４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）について
、データ依存性がある。当該データ依存性は、ＭＭパートの処理とＴＥパートの処理の時
間領域におけるオーバーラップ化を妨げる。データ依存性の問題を解決するために、第４
ベクトル（ｓ１，ｓ２，・・・，ｓＮ）の要素の値をダブルバッファ構成のメモリ（メモ
リＳｍｅｍとよぶ）に保存することができる。
パートの処理を時間領域においてオーバーラップさせ、処理のさらなる高速化を実現する
構成について説明する。図２７のアルゴリズムを参照すると、第４ベクトル（ｓ１，ｓ２
，・・・，ｓＮ）を更新するためには、ＭＭパートの処理が行われ、すべてのｉ（ｉ＝１
，２，・・・，Ｎ）についてΔｙｉの値が算出されている必要があることがわかる。すな
わち、図２７のアルゴリズムでは、第４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）について
、データ依存性がある。当該データ依存性は、ＭＭパートの処理とＴＥパートの処理の時
間領域におけるオーバーラップ化を妨げる。データ依存性の問題を解決するために、第４
ベクトル（ｓ１，ｓ２，・・・，ｓＮ）の要素の値をダブルバッファ構成のメモリ（メモ
リＳｍｅｍとよぶ）に保存することができる。
【0131】
図２８は、電子回路の構成例を示したブロック図である。図２８の電子回路２００は、
図２７のアルゴリズムに示したループ処理を実行できるよう、データが回路内の各構成要
素を循環できる構成となっている。電子回路２００では、上述のＮ個の粒子をＰｂ個のグ
ループに分割し、それぞれの粒子に係る変数の更新処理が実行されるものとする（図２９
参照）。電子回路２００は、少なくともＰｂ個の回路ブロックＭＭＴＥ（ＭＭＴＥ１～Ｍ
ＭＴＥＰｂ）を備えている。回路ブロックＭＭＴＥは、各グループに属するＮｂ個（Ｎｂ
＝Ｎ／Ｐｂ）の粒子について、ＭＭパートの処理と、ＴＥパートの処理とを実行する。ま
た、それぞれの回路ブロックＭＭＴＥは、メモリＳｍｅｍに接続されている。
図２７のアルゴリズムに示したループ処理を実行できるよう、データが回路内の各構成要
素を循環できる構成となっている。電子回路２００では、上述のＮ個の粒子をＰｂ個のグ
ループに分割し、それぞれの粒子に係る変数の更新処理が実行されるものとする（図２９
参照）。電子回路２００は、少なくともＰｂ個の回路ブロックＭＭＴＥ（ＭＭＴＥ１～Ｍ
ＭＴＥＰｂ）を備えている。回路ブロックＭＭＴＥは、各グループに属するＮｂ個（Ｎｂ
＝Ｎ／Ｐｂ）の粒子について、ＭＭパートの処理と、ＴＥパートの処理とを実行する。ま
た、それぞれの回路ブロックＭＭＴＥは、メモリＳｍｅｍに接続されている。
【0132】
メモリＳｍｅｍは、それぞれの回路ブロックＭＭＴＥ１～ＭＭＴＥＰｂからグローバル
にアクセス可能な記憶領域を提供する。メモリＳｍｅｍは、例えば、揮発性メモリ、不揮
発性メモリまたはこれらの組合せによって構成されている。ただし、メモリＳｍｅｍで使
われるメモリの種類については特に問わない。それぞれの回路ブロックＭＭＴＥは、メモ
リＳｍｅｍへのデータの書き込みと、メモリＳｍｅｍからのデータ読み出しを並行して行
えるように構成されていてもよい。メモリＳｍｅｍは、Ｐｂ個の領域ＳＢ１，ＳＢ２，・
・・，ＳＢＰｂを含んでいる。また、メモリＳｍｅｍのそれぞれの領域は、ｅｖｅｎバッ
ファと、ｏｄｄバッファとを含むダブルバッファ構成となっている。ｅｖｅｎバッファお
よびｏｄｄバッファは、第１の動作と第２の動作を交互に実行する。それぞれの期間にお
いて、ｅｖｅｎバッファと、ｏｄｄバッファで異なる動作を実行することが可能である。
すなわち、一方のバッファが第１の動作を実行している期間において、他方のバッファは
第２の動作を実行することができる。第１の動作において、バッファは、第４ベクトル（
ｓ１，ｓ２，・・・，ｓＮ）を回路ブロックＭＭＴＥ１～ＭＭＴＥＰｂにブロードキャス
トする。第２の動作において、バッファは、回路ブロックＭＭＴＥ１～ＭＭＴＥＰｂから
受信した更新後の変数ｓｉを記憶領域に保存する。ここで、バッファは、ｅｖｅｎバッフ
ァまたはｏｄｄバッファのいずれかを示すものとする。
にアクセス可能な記憶領域を提供する。メモリＳｍｅｍは、例えば、揮発性メモリ、不揮
発性メモリまたはこれらの組合せによって構成されている。ただし、メモリＳｍｅｍで使
われるメモリの種類については特に問わない。それぞれの回路ブロックＭＭＴＥは、メモ
リＳｍｅｍへのデータの書き込みと、メモリＳｍｅｍからのデータ読み出しを並行して行
えるように構成されていてもよい。メモリＳｍｅｍは、Ｐｂ個の領域ＳＢ１，ＳＢ２，・
・・，ＳＢＰｂを含んでいる。また、メモリＳｍｅｍのそれぞれの領域は、ｅｖｅｎバッ
ファと、ｏｄｄバッファとを含むダブルバッファ構成となっている。ｅｖｅｎバッファお
よびｏｄｄバッファは、第１の動作と第２の動作を交互に実行する。それぞれの期間にお
いて、ｅｖｅｎバッファと、ｏｄｄバッファで異なる動作を実行することが可能である。
すなわち、一方のバッファが第１の動作を実行している期間において、他方のバッファは
第２の動作を実行することができる。第１の動作において、バッファは、第４ベクトル（
ｓ１，ｓ２，・・・，ｓＮ）を回路ブロックＭＭＴＥ１～ＭＭＴＥＰｂにブロードキャス
トする。第２の動作において、バッファは、回路ブロックＭＭＴＥ１～ＭＭＴＥＰｂから
受信した更新後の変数ｓｉを記憶領域に保存する。ここで、バッファは、ｅｖｅｎバッフ
ァまたはｏｄｄバッファのいずれかを示すものとする。
【0133】
このように、電子回路の第１メモリ（メモリＳｍｅｍ）は、第１領域と第２領域とをそ
れぞれＰｂ個ずつ有していてもよい。第１領域および第２領域は、第１領域からＰｂ個の
第１回路（回路ブロックＭＭｋ）に第４ベクトルの要素がブロードキャストされている期
間に、第２領域に第２回路（回路ブロックＴＥｋ）から入力された更新後の第４ベクトル
の要素が保存され、第２領域からＰｂ個の第１回路に第４ベクトルの要素がブロードキャ
ストされている期間に、第１領域に第２回路から入力された更新後の第４ベクトルの要素
が保存されるように構成されていてもよい。
れぞれＰｂ個ずつ有していてもよい。第１領域および第２領域は、第１領域からＰｂ個の
第１回路（回路ブロックＭＭｋ）に第４ベクトルの要素がブロードキャストされている期
間に、第２領域に第２回路（回路ブロックＴＥｋ）から入力された更新後の第４ベクトル
の要素が保存され、第２領域からＰｂ個の第１回路に第４ベクトルの要素がブロードキャ
ストされている期間に、第１領域に第２回路から入力された更新後の第４ベクトルの要素
が保存されるように構成されていてもよい。
【0134】
回路ブロックＭＭＴＥｋ（ｋ＝１，２，・・・，Ｐｂ）は、回路ブロックＭＭｋと、回
路ブロックＴＥｋと、メモリＸＢｋと、メモリＹＢｋと、メモリＨＢｋと、メモリＪＢｋ
とを備える。メモリＸＢｋには、Ｎｂ個の変数ｘｉが格納される。メモリＹＢｋには、Ｎ
ｂ個の変数ｙｉが格納される。メモリＨＢｋには、Ｎｂ個のｈｉの値が格納される。また
、メモリＪＢｋには、Ｊ行列のＮｂ×Ｎ個の要素が格納される。回路ブロックＭＭｋは、
メモリＳｍｅｍとメモリＪＢｋに接続されている。回路ブロックＭＭｋは、メモリＳｍｅ
ｍから受信した第４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）と、メモリＪＢｋから読み出
したＪ行列のＮｂ×Ｎ個の要素を用いて、下記の式（１８）の積和（ＭＡＣ：ｍｕｌｔｉ
ｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算を実行し、Δｙｉを出力する。
路ブロックＴＥｋと、メモリＸＢｋと、メモリＹＢｋと、メモリＨＢｋと、メモリＪＢｋ
とを備える。メモリＸＢｋには、Ｎｂ個の変数ｘｉが格納される。メモリＹＢｋには、Ｎ
ｂ個の変数ｙｉが格納される。メモリＨＢｋには、Ｎｂ個のｈｉの値が格納される。また
、メモリＪＢｋには、Ｊ行列のＮｂ×Ｎ個の要素が格納される。回路ブロックＭＭｋは、
メモリＳｍｅｍとメモリＪＢｋに接続されている。回路ブロックＭＭｋは、メモリＳｍｅ
ｍから受信した第４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）と、メモリＪＢｋから読み出
したＪ行列のＮｂ×Ｎ個の要素を用いて、下記の式（１８）の積和（ＭＡＣ：ｍｕｌｔｉ
ｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算を実行し、Δｙｉを出力する。
【数18】
【0135】
回路ブロックＴＥｋは、メモリＸＢｋと、メモリＹＢｋと、メモリＨＢｋと、メモリＳ
ｍｅｍと、回路ブロックＭＭｋに接続されている。回路ブロックＴＥｋは、メモリＸＢｋ
から読み出した変数ｘｉの値と、メモリＹＢｋから読み出した変数ｙｉの値と、メモリＨ
Ｂｋから読み出したｈｉの値と、回路ブロックＭＭｋから出力されたΔｙｉの値を用いて
、ＴＥパートの処理をパイプライン方式で実行する。そして、回路ブロックＴＥｋは、更
新後の変数ｘｉ、ｙｉ、ｓｉを出力する。また、回路ブロックＴＥｋは、更新後の変数ｘ
ｉ、ｙｉ、ｓｉをそれぞれメモリＸＢｋ、ＹＢｋおよびメモリＳｍｅｍの領域ＳＢｋに書
き出す。回路ブロックＴＥｋの実行する処理により、それぞれのメモリには、変数の更新
後の値が格納される。
ｍｅｍと、回路ブロックＭＭｋに接続されている。回路ブロックＴＥｋは、メモリＸＢｋ
から読み出した変数ｘｉの値と、メモリＹＢｋから読み出した変数ｙｉの値と、メモリＨ
Ｂｋから読み出したｈｉの値と、回路ブロックＭＭｋから出力されたΔｙｉの値を用いて
、ＴＥパートの処理をパイプライン方式で実行する。そして、回路ブロックＴＥｋは、更
新後の変数ｘｉ、ｙｉ、ｓｉを出力する。また、回路ブロックＴＥｋは、更新後の変数ｘ
ｉ、ｙｉ、ｓｉをそれぞれメモリＸＢｋ、ＹＢｋおよびメモリＳｍｅｍの領域ＳＢｋに書
き出す。回路ブロックＴＥｋの実行する処理により、それぞれのメモリには、変数の更新
後の値が格納される。
【0136】
電子回路は、第１回路（回路ブロックＭＭ）と、第２回路（回路ブロックＴＥ）とを備
えていてもよい。例えば、第１回路は、目的関数を、すべての項に含まれる変数について
偏微分した形式の基本式に基づき、第３ベクトルのそれぞれの要素を更新するように構成
されている。ここで、基本式の変数は、例えば、第１ベクトルの要素、または、第１ベク
トルの要素を第１値もしくは第１値より大きい第２値のいずれかの値をとる第１関数で変
換した第４ベクトルの要素である。第２回路は、第１ベクトルの要素に、第２ベクトルの
対応する要素、または、第２ベクトルの対応する要素に重み付けした値を加算することに
よって第１ベクトルの要素を更新し、値が第１値より小さい第１ベクトルの要素を第１値
に設定し、値が第２値より大きい第１ベクトルの要素を第２値に設定し、第２ベクトルの
要素に、更新回数に応じて単調増加または単調減少する第１係数と第１ベクトルの対応す
る要素との積を重み付けした値、ならびに、第３ベクトルの対応する要素を重み付けした
値を加算することによって第２ベクトルの要素を更新するように構成されていてもよい。
ここでは、主に、複数（Ｐｂ個）の第１回路と、Ｐｂ個の第２回路を備えた電子回路を例
に説明する。ただし、電子回路は、少なくともひとつの第１回路と、少なくともひとつの
第２回路とを備えていてもよい。
えていてもよい。例えば、第１回路は、目的関数を、すべての項に含まれる変数について
偏微分した形式の基本式に基づき、第３ベクトルのそれぞれの要素を更新するように構成
されている。ここで、基本式の変数は、例えば、第１ベクトルの要素、または、第１ベク
トルの要素を第１値もしくは第１値より大きい第２値のいずれかの値をとる第１関数で変
換した第４ベクトルの要素である。第２回路は、第１ベクトルの要素に、第２ベクトルの
対応する要素、または、第２ベクトルの対応する要素に重み付けした値を加算することに
よって第１ベクトルの要素を更新し、値が第１値より小さい第１ベクトルの要素を第１値
に設定し、値が第２値より大きい第１ベクトルの要素を第２値に設定し、第２ベクトルの
要素に、更新回数に応じて単調増加または単調減少する第１係数と第１ベクトルの対応す
る要素との積を重み付けした値、ならびに、第３ベクトルの対応する要素を重み付けした
値を加算することによって第２ベクトルの要素を更新するように構成されていてもよい。
ここでは、主に、複数（Ｐｂ個）の第１回路と、Ｐｂ個の第２回路を備えた電子回路を例
に説明する。ただし、電子回路は、少なくともひとつの第１回路と、少なくともひとつの
第２回路とを備えていてもよい。
【0137】
第２回路は、値が第１値と第２値の間にある第３値より小さい第１ベクトルの要素を第
１値に変換し、値が第３値より大きい第１ベクトルの要素を第２値に変換することによっ
て、目的関数の解を求めるように構成されていてもよい。また、第２回路は、第１ベクト
ル、第２ベクトル、第３ベクトルの更新回数または第１係数の値がしきい値より大きくな
ったときに目的関数の解を求めるように構成されていてもよい。さらに、第２回路は、値
が第１値より小さい第１ベクトルの要素に対応する第２ベクトルの要素、または、第２値
より大きい第１ベクトルの要素に対応する第２ベクトルの要素を、もとの第２ベクトルの
要素に、第２係数を乗じた値に更新するように構成されていてもよい。代わりに、第２回
路は、値が第１値より小さい第１ベクトルの要素に対応する第２ベクトルの要素の値、ま
たは、値が第２値より大きい第１ベクトルの要素に対応する第２ベクトルの要素の値を、
擬似乱数に設定するように構成されていてもよい。
１値に変換し、値が第３値より大きい第１ベクトルの要素を第２値に変換することによっ
て、目的関数の解を求めるように構成されていてもよい。また、第２回路は、第１ベクト
ル、第２ベクトル、第３ベクトルの更新回数または第１係数の値がしきい値より大きくな
ったときに目的関数の解を求めるように構成されていてもよい。さらに、第２回路は、値
が第１値より小さい第１ベクトルの要素に対応する第２ベクトルの要素、または、第２値
より大きい第１ベクトルの要素に対応する第２ベクトルの要素を、もとの第２ベクトルの
要素に、第２係数を乗じた値に更新するように構成されていてもよい。代わりに、第２回
路は、値が第１値より小さい第１ベクトルの要素に対応する第２ベクトルの要素の値、ま
たは、値が第２値より大きい第１ベクトルの要素に対応する第２ベクトルの要素の値を、
擬似乱数に設定するように構成されていてもよい。
【0138】
第１回路は、第１ベクトルの要素を変数として計算した基本式の値を第１関数で変換し
た値に基づいて第３ベクトルのそれぞれの要素を更新するように構成されていてもよい。
また、第１回路は、第１係数をパラメータとする第２関数を乗じることによって第３ベク
トルのそれぞれの要素を更新するように構成されていてもよい。
た値に基づいて第３ベクトルのそれぞれの要素を更新するように構成されていてもよい。
また、第１回路は、第１係数をパラメータとする第２関数を乗じることによって第３ベク
トルのそれぞれの要素を更新するように構成されていてもよい。
【0139】
電子回路は、さらに、第１回路の入力側と、第２回路の出力側に接続され、第４ベクト
ルまたは第１ベクトルを格納するように構成された第１メモリを備えていてもよい。ここ
で、第１回路の出力側は、第２回路の入力側に接続されていてもよい。
ルまたは第１ベクトルを格納するように構成された第１メモリを備えていてもよい。ここ
で、第１回路の出力側は、第２回路の入力側に接続されていてもよい。
【0140】
また、電子回路は、第１メモリ（メモリＳｍｅｍ）と、Ｐｂ個（Ｐｂは２以上の整数）
の第１回路（回路ブロックＭＭｋ）と、Ｐｂ個の第２回路（回路ブロックＴＥｋ）とを備
えていてもよい。この場合、Ｐｂ個の第１回路は、それぞれが入力側で第１メモリに接続
されている。Ｐｂ個の第２回路は、それぞれが入力側でいずれかの第１回路に接続されて
おり、それぞれが出力側で第１メモリに接続されている。
の第１回路（回路ブロックＭＭｋ）と、Ｐｂ個の第２回路（回路ブロックＴＥｋ）とを備
えていてもよい。この場合、Ｐｂ個の第１回路は、それぞれが入力側で第１メモリに接続
されている。Ｐｂ個の第２回路は、それぞれが入力側でいずれかの第１回路に接続されて
おり、それぞれが出力側で第１メモリに接続されている。
【0141】
それぞれの第１回路（回路ブロックＭＭｋ）は、例えば、図２９に示されているように
、Ｎ×Ｎ次元の結合係数行列をＰｂ個に分割したＮ／Ｐｂ×Ｐｃ次元の第１行列のいずれ
かと、第４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）をＰｂ個に分割した第５ベクトルのい
ずれかとの積である第３ベクトルの要素Δｙｉを計算するように構成されている。また、
それぞれの第２回路（回路ブロックＴＥｋ）は、いずれかの第１回路が計算した第３ベク
トルの要素Δｙｉに基づき、第１ベクトルのＮ／Ｐｂ個の要素および第２ベクトルのＮ／
Ｐｂ個の要素および第４ベクトルのＮ／Ｐｂ個の要素を更新し、更新した第４ベクトルの
Ｎ／Ｐｂ個の要素を第１メモリに保存するように構成されていてもよい。なお、それぞれ
の第１回路は、上述の第３ベクトルの要素Δｙｉの計算を複数回に分けて実行してもよい
。例えば、それぞれの第１回路は、Ｎ／Ｐｂ×Ｐｃ次元の第１行列を、Ｐｒ×Ｐｃ次元の
複数の第２行列（Ｊサブ行列）に、第５ベクトルを要素数Ｐｃの複数の第６ベクトル（ｓ
サブベクトル）にそれぞれ分割してもよい。そして、それぞれの第１回路は、それぞれの
Ｐｒ×Ｐｃ次元の第２行列と、対応する要素数Ｐｃの第６ベクトルとの積演算を順次実行
することにより、第３ベクトルの要素を計算するように構成されていてもよい。また、そ
れぞれの第２回路は、値が第１値より小さい第１ベクトルの要素を第１値に設定し、値が
第２値より大きい第１ベクトルの要素を第２値に設定するように構成されていてもよい。
、Ｎ×Ｎ次元の結合係数行列をＰｂ個に分割したＮ／Ｐｂ×Ｐｃ次元の第１行列のいずれ
かと、第４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）をＰｂ個に分割した第５ベクトルのい
ずれかとの積である第３ベクトルの要素Δｙｉを計算するように構成されている。また、
それぞれの第２回路（回路ブロックＴＥｋ）は、いずれかの第１回路が計算した第３ベク
トルの要素Δｙｉに基づき、第１ベクトルのＮ／Ｐｂ個の要素および第２ベクトルのＮ／
Ｐｂ個の要素および第４ベクトルのＮ／Ｐｂ個の要素を更新し、更新した第４ベクトルの
Ｎ／Ｐｂ個の要素を第１メモリに保存するように構成されていてもよい。なお、それぞれ
の第１回路は、上述の第３ベクトルの要素Δｙｉの計算を複数回に分けて実行してもよい
。例えば、それぞれの第１回路は、Ｎ／Ｐｂ×Ｐｃ次元の第１行列を、Ｐｒ×Ｐｃ次元の
複数の第２行列（Ｊサブ行列）に、第５ベクトルを要素数Ｐｃの複数の第６ベクトル（ｓ
サブベクトル）にそれぞれ分割してもよい。そして、それぞれの第１回路は、それぞれの
Ｐｒ×Ｐｃ次元の第２行列と、対応する要素数Ｐｃの第６ベクトルとの積演算を順次実行
することにより、第３ベクトルの要素を計算するように構成されていてもよい。また、そ
れぞれの第２回路は、値が第１値より小さい第１ベクトルの要素を第１値に設定し、値が
第２値より大きい第１ベクトルの要素を第２値に設定するように構成されていてもよい。
【0142】
すなわち、電子回路の実装例における、第１回路（回路ブロックＭＭｋ）は、上述の積
和演算部に相当する処理を実行する。また、第１回路（回路ブロックＭＭｋ）は、上述の
更新部に相当する処理を実行する。
和演算部に相当する処理を実行する。また、第１回路（回路ブロックＭＭｋ）は、上述の
更新部に相当する処理を実行する。
【0143】
電子回路は、さらにＰｂ個の第２メモリ（メモリＸＢｋ）と、Ｐｂ個の第３メモリ（メ
モリＪＢｋ）と、Ｐｂ個の第４メモリ（メモリＹＢｋ）と、Ｐｂ個の第５メモリ（メモリ
ＨＢｋ）とを備えていてもよい。それぞれの第２メモリは、第１ベクトルのＮｂ＝Ｎ／Ｐ
ｂ個の要素を格納するように構成されている。それぞれの第３メモリは、いずれかの第１
行列を格納するように構成されている。それぞれの第４メモリは、第２ベクトルのＮ／Ｐ
ｂ個の要素を格納するように構成されている。それぞれの第５メモリは、第６ベクトルの
Ｎ／Ｐｂ個の要素を格納するように構成されている。
モリＪＢｋ）と、Ｐｂ個の第４メモリ（メモリＹＢｋ）と、Ｐｂ個の第５メモリ（メモリ
ＨＢｋ）とを備えていてもよい。それぞれの第２メモリは、第１ベクトルのＮｂ＝Ｎ／Ｐ
ｂ個の要素を格納するように構成されている。それぞれの第３メモリは、いずれかの第１
行列を格納するように構成されている。それぞれの第４メモリは、第２ベクトルのＮ／Ｐ
ｂ個の要素を格納するように構成されている。それぞれの第５メモリは、第６ベクトルの
Ｎ／Ｐｂ個の要素を格納するように構成されている。
【0144】
それぞれの第２メモリは、いずれかの第２回路（回路ブロックＴＥｋ）の入力側および
出力側に接続されている。それぞれの第３メモリは、いずれかの第１回路（回路ブロック
ＭＭｋ）の入力側に接続されている。それぞれの第４メモリは、いずれかの第２回路の入
力側および出力側に接続されている。それぞれの第５メモリは、いずれかの第２回路の入
力側に接続されている。
出力側に接続されている。それぞれの第３メモリは、いずれかの第１回路（回路ブロック
ＭＭｋ）の入力側に接続されている。それぞれの第４メモリは、いずれかの第２回路の入
力側および出力側に接続されている。それぞれの第５メモリは、いずれかの第２回路の入
力側に接続されている。
【0145】
図３０は、複数の並列化手法の例を示している。図３０のタイムチャートには、（ａ）
～（ｄ）の複数のケースが示されている。図３０のタイムチャートの横軸は時刻を示して
いる。時刻は、クロックサイクル数および実行ステップ数に対応している。（ａ）のケー
スは、プロセッサ上で逐次的な処理が行われる場合を示している。（ａ）のケースにおい
て、ＭＭパートを実行するためには、処理ステップあたりＮ×Ｎクロックサイクルが必要
である。一方、（ａ）のケースにおいて、ＴＥパートを実行するためには、処理ステップ
あたりＮ×λＴＥクロックサイクルが必要である。ここで、λＴＥは、ＴＥパートにおい
てそれぞれの粒子ｉについて必要なクロックサイクル数を意味するものとする。
～（ｄ）の複数のケースが示されている。図３０のタイムチャートの横軸は時刻を示して
いる。時刻は、クロックサイクル数および実行ステップ数に対応している。（ａ）のケー
スは、プロセッサ上で逐次的な処理が行われる場合を示している。（ａ）のケースにおい
て、ＭＭパートを実行するためには、処理ステップあたりＮ×Ｎクロックサイクルが必要
である。一方、（ａ）のケースにおいて、ＴＥパートを実行するためには、処理ステップ
あたりＮ×λＴＥクロックサイクルが必要である。ここで、λＴＥは、ＴＥパートにおい
てそれぞれの粒子ｉについて必要なクロックサイクル数を意味するものとする。
【0146】
（ｂ）のケースには、レベルＩの並列化の例が示されている。レベルＩの並列化では、
積和演算において、Ｐｒ個の行と、Ｐｃ個の列を対象とした演算を並列的に実行する回路
ブロックＭＭｋと、パイプラインによって処理を実行する回路ブロックＴＥｋとが用いら
れる。図２９に示されているように、回路ブロックＭＭｋは、Ｐｒ×Ｐｃ次元のＪサブ行
列と、要素数Ｐｃのｓサブベクトルの積の演算をそれぞれのクロックサイクルにおいて実
行する。そして、この積の演算を開始してからＮ／Ｐｃクロックサイクル経過したら、要
素数ＰｒのΔｙサブベクトルを出力する。それぞれのΔｙサブベクトルが出力されるまで
に実行される、Ｎ／Ｐｃクロックサイクルの処理を１フェーズの処理とよぶものとする。
そして、すべてのΔｙｉ（ｉ＝１，２，・・・，Ｎ）の値が求められるまで、Ｎ／Ｐｒフ
ェーズの処理を繰り返し実行する。これより、（ｂ）のケースでは、（ａ）のケースと比
べてＭＭパートの処理速度がＰｒ×Ｐｃ倍となっていることがわかる。ここで、サブ行列
は、アルゴリズムが計算対象としている行列の一部であることを意味している。同様に、
サブベクトルは、アルゴリズムが計算対象としているベクトルの一部であることを意味し
ている。
積和演算において、Ｐｒ個の行と、Ｐｃ個の列を対象とした演算を並列的に実行する回路
ブロックＭＭｋと、パイプラインによって処理を実行する回路ブロックＴＥｋとが用いら
れる。図２９に示されているように、回路ブロックＭＭｋは、Ｐｒ×Ｐｃ次元のＪサブ行
列と、要素数Ｐｃのｓサブベクトルの積の演算をそれぞれのクロックサイクルにおいて実
行する。そして、この積の演算を開始してからＮ／Ｐｃクロックサイクル経過したら、要
素数ＰｒのΔｙサブベクトルを出力する。それぞれのΔｙサブベクトルが出力されるまで
に実行される、Ｎ／Ｐｃクロックサイクルの処理を１フェーズの処理とよぶものとする。
そして、すべてのΔｙｉ（ｉ＝１，２，・・・，Ｎ）の値が求められるまで、Ｎ／Ｐｒフ
ェーズの処理を繰り返し実行する。これより、（ｂ）のケースでは、（ａ）のケースと比
べてＭＭパートの処理速度がＰｒ×Ｐｃ倍となっていることがわかる。ここで、サブ行列
は、アルゴリズムが計算対象としている行列の一部であることを意味している。同様に、
サブベクトルは、アルゴリズムが計算対象としているベクトルの一部であることを意味し
ている。
【0147】
一方、（ｂ）のケースにおいて、回路ブロックＴＥｋは、それぞれのクロックサイクル
で入力されたｘｉ、ｙｉ、ｈｉ、Δｙｉの値に基づき、計算を行う。そして、回路ブロッ
クＴＥｋは、パイプラインレイテンシ（λｐ）の後、更新されたｘｉ、ｙｉ、ｈｉ、Δｙ
ｉの値を出力する。回路ブロックＴＥｋは、ＴＥパートの処理を１回あたりＮ＋λｐクロ
ックサイクルで実行する。（ｂ）のケースにおいて、ＴＥパートの処理速度は、（ａ）の
ケースと比べて約λＴＥ倍となっている。
で入力されたｘｉ、ｙｉ、ｈｉ、Δｙｉの値に基づき、計算を行う。そして、回路ブロッ
クＴＥｋは、パイプラインレイテンシ（λｐ）の後、更新されたｘｉ、ｙｉ、ｈｉ、Δｙ
ｉの値を出力する。回路ブロックＴＥｋは、ＴＥパートの処理を１回あたりＮ＋λｐクロ
ックサイクルで実行する。（ｂ）のケースにおいて、ＴＥパートの処理速度は、（ａ）の
ケースと比べて約λＴＥ倍となっている。
【0148】
（ｃ）のケースには、レベルＩＩの並列化の例が示されている。レベルＩＩの並列化で
は、回路ブロックＭＭｋによる処理と、回路ブロックＴＥｋによる処理とが並列的に実行
される。第１のフェーズで回路ブロックＭＭｋが要素数ＰｒのΔｙサブベクトルを計算し
た後、第２のフェーズで回路ブロックＴＥｋは、ＴＥパートのうち、その要素数ＰｒのΔ
ｙサブベクトルを使って計算可能な変数ｓｉ、ｘｉ、ｙｉの更新後の値を計算する。第２
のフェーズでは、回路ブロックＴＥｋによる変数の計算に並行し、回路ブロックＭＭｋが
次のΔｙサブベクトル（要素数Ｐｒ）を計算する。レベルＩＩの並列化を行う場合、Ｎ／
Ｐｒ＋１個のフェーズの処理を実行することが必要となる。また、レベルＩＩの並列化が
行われた場合、回路ブロックＴＥｋは、最初のフェーズでアイドル状態となる。また、回
路ブロックＭＭｋは、最後のフェーズでアイドル状態となる。
は、回路ブロックＭＭｋによる処理と、回路ブロックＴＥｋによる処理とが並列的に実行
される。第１のフェーズで回路ブロックＭＭｋが要素数ＰｒのΔｙサブベクトルを計算し
た後、第２のフェーズで回路ブロックＴＥｋは、ＴＥパートのうち、その要素数ＰｒのΔ
ｙサブベクトルを使って計算可能な変数ｓｉ、ｘｉ、ｙｉの更新後の値を計算する。第２
のフェーズでは、回路ブロックＴＥｋによる変数の計算に並行し、回路ブロックＭＭｋが
次のΔｙサブベクトル（要素数Ｐｒ）を計算する。レベルＩＩの並列化を行う場合、Ｎ／
Ｐｒ＋１個のフェーズの処理を実行することが必要となる。また、レベルＩＩの並列化が
行われた場合、回路ブロックＴＥｋは、最初のフェーズでアイドル状態となる。また、回
路ブロックＭＭｋは、最後のフェーズでアイドル状態となる。
【0149】
（ｄ）のケースには、レベルＩＩＩの並列化の例が示されている。レベルＩＩＩの並列
化を行いたい場合、電子回路において、回路ブロックＭＭｋと回路ブロックＴＥｋのペア
（回路ブロックＭＭＴＥｋ）をＰｂ個用意する必要がある（例えば、図２８の電子回路２
００）。処理ステップあたりのクロックサイクル数は、Ｎｃｙｃ＿ｓｔｅｐ＝（Ｎ／Ｐｃ
）×（Ｎ／Ｐｒ／Ｐｂ＋１）＋λとなる。ここで、λは、処理ステップのレイテンシであ
る。電子回路２００では、最後の繰り返し処理において、最新のベクトル（ｓ１，ｓ２，
・・・，ｓＮ）がメモリＳｍｅｍに格納されたことを保証するため、λクロックサイクル
待機する必要がある。図３０の（ａ）～（ｄ）のケースを比較すると、レベルＩＩＩの並
列化を採用すると、最も短縮されていることがわかる。
化を行いたい場合、電子回路において、回路ブロックＭＭｋと回路ブロックＴＥｋのペア
（回路ブロックＭＭＴＥｋ）をＰｂ個用意する必要がある（例えば、図２８の電子回路２
００）。処理ステップあたりのクロックサイクル数は、Ｎｃｙｃ＿ｓｔｅｐ＝（Ｎ／Ｐｃ
）×（Ｎ／Ｐｒ／Ｐｂ＋１）＋λとなる。ここで、λは、処理ステップのレイテンシであ
る。電子回路２００では、最後の繰り返し処理において、最新のベクトル（ｓ１，ｓ２，
・・・，ｓＮ）がメモリＳｍｅｍに格納されたことを保証するため、λクロックサイクル
待機する必要がある。図３０の（ａ）～（ｄ）のケースを比較すると、レベルＩＩＩの並
列化を採用すると、最も短縮されていることがわかる。
【0150】
すなわち、電子回路は、第２回路（回路ブロックＴＥｋ）が第３ベクトルの要素Δｙｉ
に基づき、第１ベクトルのＮ／Ｐｂ個の要素または第２ベクトルのＮ／Ｐｂ個の要素また
は第４ベクトルのＮ／Ｐｂ個の要素の少なくともいずれかを計算しているときに、第１回
路（回路ブロックＭＭｋ）が、第２回路によって第１ベクトルのＮ／Ｐｂ個の要素または
第２ベクトルのＮ／Ｐｂ個の要素または第４ベクトルのＮ／Ｐｂ個の要素が次回計算され
るときに使われる第３ベクトルの要素を計算するように構成されていてもよい。
に基づき、第１ベクトルのＮ／Ｐｂ個の要素または第２ベクトルのＮ／Ｐｂ個の要素また
は第４ベクトルのＮ／Ｐｂ個の要素の少なくともいずれかを計算しているときに、第１回
路（回路ブロックＭＭｋ）が、第２回路によって第１ベクトルのＮ／Ｐｂ個の要素または
第２ベクトルのＮ／Ｐｂ個の要素または第４ベクトルのＮ／Ｐｂ個の要素が次回計算され
るときに使われる第３ベクトルの要素を計算するように構成されていてもよい。
【0151】
ここまでは、電子回路２００の概要について説明した。次に、回路ブロックの詳細な構
成について述べる。
成について述べる。
【0152】
図３１は、回路ブロックＭＭｋの構成例を示している。回路ブロックＭＭｋは、Ｐｒ個
の回路ブロックＭＡＣと、バッファΔＹｂｕｆとを備えている。必要に応じ、Ｐｒ個の回
路ブロックＭＡＣを含む回路ブロックを回路ブロックＪＳｋとよぶものとする。Ｐｒ個の
回路ブロックＭＡＣの出力は、バッファΔＹｂｕｆに入力される。回路ブロックＭＡＣは
、それぞれのクロックサイクルにおいてメモリＳｍｅｍのいずれかの領域ＳＢｋ（ｋ＝１
，２，・・・，Ｐｂ）より要素数Ｐｃのｓサブベクトルを読み出す。ｓサブベクトルのＰ
ｃ個の要素の並列的な読み出しを実現するため、メモリＳｍｅｍのそれぞれの領域ＳＢｋ
（ｋ＝１，２，・・・，Ｐｂ）は、さらにＰｃ個のサブ領域に分けられる。Ｐｃ個のサブ
領域は、それぞれ対応するｒｅａｄポートを備えている。また、メモリＳｍｅｍのそれぞ
れの領域ＳＢｋ（ｋ＝１，２，・・・，Ｐｂ）は、Ｐｒ個の回路ブロックＭＡＣにそれぞ
れ接続されている。これらの接続（配線）により、それぞれの領域ＳＢｋ（ｋ＝１，２，
・・・，Ｐｂ）から読み出されたｓサブベクトルのＰｃ個の要素の値を、Ｐｒ個の回路ブ
ロックＭＡＣにブロードキャストすることができる。なお、図３１では、作図の都合上、
領域ＳＢ１以外の領域からＰｒ個の回路ブロックＭＡＣへの接続（配線）が示されていな
い。
の回路ブロックＭＡＣと、バッファΔＹｂｕｆとを備えている。必要に応じ、Ｐｒ個の回
路ブロックＭＡＣを含む回路ブロックを回路ブロックＪＳｋとよぶものとする。Ｐｒ個の
回路ブロックＭＡＣの出力は、バッファΔＹｂｕｆに入力される。回路ブロックＭＡＣは
、それぞれのクロックサイクルにおいてメモリＳｍｅｍのいずれかの領域ＳＢｋ（ｋ＝１
，２，・・・，Ｐｂ）より要素数Ｐｃのｓサブベクトルを読み出す。ｓサブベクトルのＰ
ｃ個の要素の並列的な読み出しを実現するため、メモリＳｍｅｍのそれぞれの領域ＳＢｋ
（ｋ＝１，２，・・・，Ｐｂ）は、さらにＰｃ個のサブ領域に分けられる。Ｐｃ個のサブ
領域は、それぞれ対応するｒｅａｄポートを備えている。また、メモリＳｍｅｍのそれぞ
れの領域ＳＢｋ（ｋ＝１，２，・・・，Ｐｂ）は、Ｐｒ個の回路ブロックＭＡＣにそれぞ
れ接続されている。これらの接続（配線）により、それぞれの領域ＳＢｋ（ｋ＝１，２，
・・・，Ｐｂ）から読み出されたｓサブベクトルのＰｃ個の要素の値を、Ｐｒ個の回路ブ
ロックＭＡＣにブロードキャストすることができる。なお、図３１では、作図の都合上、
領域ＳＢ１以外の領域からＰｒ個の回路ブロックＭＡＣへの接続（配線）が示されていな
い。
【0153】
Ｐｒ個の回路ブロックＭＡＣを含む回路ブロックＪＳｋは、全体としてメモリＪＢｋか
らＰｒ×Ｐｃ次元のＪサブ行列を読み出す。メモリＪＢｋは、Ｐｃ個の領域に分けられて
いる。メモリＪＢｋのＰｃ個の領域は、それぞれ対応するｒｅａｄポートを備えている。
それぞれのｒｅａｄポートは、Ｐｒ個の回路ブロックＭＡＣのそれぞれに接続されている
。Ｐｃ個の領域のそれぞれは、１ワードあたりＰｒ個のＪ行列の要素Ｊｉｊの値を格納し
ている。それぞれのクロックサイクルにおいて、メモリＪＢｋからは、要素Ｊｉｊの値が
Ｐｃ個読み出される。メモリＪＢｋの各領域に対応するｒｅａｄポートでは、データのｐ
ｏｉｎｔ－ｔｏ－ｐｏｉｎｔ通信が行われるため、各ワードに格納されたＰｒ個の要素Ｊ
ｉｊは、それぞれ異なる回路ブロックＭＡＣに転送される。このような構成を採用するこ
とにより、メモリＪＢｋの記憶領域およびｒｅａｄポートを含むアクセスポートを効率的
に利用することができる。
らＰｒ×Ｐｃ次元のＪサブ行列を読み出す。メモリＪＢｋは、Ｐｃ個の領域に分けられて
いる。メモリＪＢｋのＰｃ個の領域は、それぞれ対応するｒｅａｄポートを備えている。
それぞれのｒｅａｄポートは、Ｐｒ個の回路ブロックＭＡＣのそれぞれに接続されている
。Ｐｃ個の領域のそれぞれは、１ワードあたりＰｒ個のＪ行列の要素Ｊｉｊの値を格納し
ている。それぞれのクロックサイクルにおいて、メモリＪＢｋからは、要素Ｊｉｊの値が
Ｐｃ個読み出される。メモリＪＢｋの各領域に対応するｒｅａｄポートでは、データのｐ
ｏｉｎｔ－ｔｏ－ｐｏｉｎｔ通信が行われるため、各ワードに格納されたＰｒ個の要素Ｊ
ｉｊは、それぞれ異なる回路ブロックＭＡＣに転送される。このような構成を採用するこ
とにより、メモリＪＢｋの記憶領域およびｒｅａｄポートを含むアクセスポートを効率的
に利用することができる。
【0154】
Ｐｒ個の回路ブロックＭＡＣは、上述の式（１８）の積和演算を実行し、Ｎ／Ｐｃクロ
ックサイクルごとに（それぞれのフェーズの最終クロックサイクルに）、並列的にＰｒ個
のΔｙｉの値をバッファΔＹｂｕｆに出力する。そして、バッファΔＹｂｕｆは、入力さ
れたＰｒ個のΔｙｉの値を次のフェーズにおいて、逐次（シーケンシャルに）出力する。
すなわち、バッファΔＹｂｕｆは、ｐａｒａｌｌｅｌ－ｉｎｐｕｔ／ｓｅｑｕｅｎｔｉａ
ｌ－ｏｕｔｐｕｔ ｂｕｆｆｅｒの一種であるといえる。図２８の電子回路２００は、合
計でＰｂ×Ｐｒ×Ｐｃ個のＭＡＣ演算回路が含まれている。それぞれのＭＡＣ演算回路は
、メモリＪＢｋのいずれかの領域に対応するｒｅａｄポート（ポートＪｉｎ）と、メモリ
Ｓｍｅｍのいずれかの領域ＳＢｋ（ｋ＝１，２，・・・，Ｐｂ）のいずれかのサブ領域に
対応するｒｅａｄポート（ポートＳｉｎ）に接続されている。また、ＭＡＣ演算回路は、
ｒｅａｄポートごとに、対応する乗算器と、加算器とを備えている（復号器４７）。復号
器４７の詳細については、後述する。
ックサイクルごとに（それぞれのフェーズの最終クロックサイクルに）、並列的にＰｒ個
のΔｙｉの値をバッファΔＹｂｕｆに出力する。そして、バッファΔＹｂｕｆは、入力さ
れたＰｒ個のΔｙｉの値を次のフェーズにおいて、逐次（シーケンシャルに）出力する。
すなわち、バッファΔＹｂｕｆは、ｐａｒａｌｌｅｌ－ｉｎｐｕｔ／ｓｅｑｕｅｎｔｉａ
ｌ－ｏｕｔｐｕｔ ｂｕｆｆｅｒの一種であるといえる。図２８の電子回路２００は、合
計でＰｂ×Ｐｒ×Ｐｃ個のＭＡＣ演算回路が含まれている。それぞれのＭＡＣ演算回路は
、メモリＪＢｋのいずれかの領域に対応するｒｅａｄポート（ポートＪｉｎ）と、メモリ
Ｓｍｅｍのいずれかの領域ＳＢｋ（ｋ＝１，２，・・・，Ｐｂ）のいずれかのサブ領域に
対応するｒｅａｄポート（ポートＳｉｎ）に接続されている。また、ＭＡＣ演算回路は、
ｒｅａｄポートごとに、対応する乗算器と、加算器とを備えている（復号器４７）。復号
器４７の詳細については、後述する。
【0155】
図３２は、回路ブロックＴＥｋの構成例を示している。図３２の回路ブロックＴＥｋは
、入力ポートｘｉｎ、ｙｉｎ、ｈｉｎ、Δｙｉｎと、出力ポートｘｏｕｔ、 ｙｏｕｔ、
ｓｏｕｔとを備えている。ｆｅｅｄｆｏｒｗａｒｄ型組合せ回路によって回路ブロックＴ
Ｅｋを構成することができる。また、回路ブロックＴＥｋは、加算器ＡＤＤ１～ＡＤＤ４
と、乗算器ＭＵＬ１と、演算器ＦＸと、演算器ＦＹと、マルチプレクサＭＵＸ１～ＭＵＸ
３と、コンパレータｃｏｍｐ１～ｃｏｍｐ３とを備えている。加算器ＡＤＤ１～ＡＤＤ４
および乗算器ＭＵＬ１は、いずれも少なくとも２つの入力端子と１つの出力端子を備える
。演算器ＦＸは、入力された信号に対し、図２７（ｄ）に定義された関数ＦＸ（ｎｘ）の
演算を実行した信号を出力するように構成されている。演算器ＦＹは、入力された信号に
対し、図２７（ｄ）に定義された関数ＦＹ（ｎｙ）の演算を実行した信号を出力するよう
に構成されている。マルチプレクサＭＵＸ１は、少なくとも、３つの入力端子と、１つの
制御端子と、１つの出力端子とを備えている。マルチプレクサＭＵＸ２、ＭＵＸ３は、少
なくとも、２つの入力端子と、１つの制御端子と、１つの出力端子とを備えている。
、入力ポートｘｉｎ、ｙｉｎ、ｈｉｎ、Δｙｉｎと、出力ポートｘｏｕｔ、 ｙｏｕｔ、
ｓｏｕｔとを備えている。ｆｅｅｄｆｏｒｗａｒｄ型組合せ回路によって回路ブロックＴ
Ｅｋを構成することができる。また、回路ブロックＴＥｋは、加算器ＡＤＤ１～ＡＤＤ４
と、乗算器ＭＵＬ１と、演算器ＦＸと、演算器ＦＹと、マルチプレクサＭＵＸ１～ＭＵＸ
３と、コンパレータｃｏｍｐ１～ｃｏｍｐ３とを備えている。加算器ＡＤＤ１～ＡＤＤ４
および乗算器ＭＵＬ１は、いずれも少なくとも２つの入力端子と１つの出力端子を備える
。演算器ＦＸは、入力された信号に対し、図２７（ｄ）に定義された関数ＦＸ（ｎｘ）の
演算を実行した信号を出力するように構成されている。演算器ＦＹは、入力された信号に
対し、図２７（ｄ）に定義された関数ＦＹ（ｎｙ）の演算を実行した信号を出力するよう
に構成されている。マルチプレクサＭＵＸ１は、少なくとも、３つの入力端子と、１つの
制御端子と、１つの出力端子とを備えている。マルチプレクサＭＵＸ２、ＭＵＸ３は、少
なくとも、２つの入力端子と、１つの制御端子と、１つの出力端子とを備えている。
【0156】
回路ブロックＴＥｋの入力ポートΔｙｉｎ、ｙｉｎは、それぞれ加算器ＡＤＤ１の第１
入力端子、第２入力端子に接続されている。加算器ＡＤＤ１の出力端子には、加算器ＡＤ
Ｄ２の第１入力端子が接続されている。加算器ＡＤＤ２の第１入力端子には、加算器ＡＤ
Ｄ１の出力端子が接続されている。また、ＡＤＤ２の第２入力端子には、乗算器ＭＵＬの
出力端子が接続されている。回路ブロックＴＥｋの入力ポートｈｉｎは、乗算器ＭＵＬの
第１入力端子に接続されている。
入力端子、第２入力端子に接続されている。加算器ＡＤＤ１の出力端子には、加算器ＡＤ
Ｄ２の第１入力端子が接続されている。加算器ＡＤＤ２の第１入力端子には、加算器ＡＤ
Ｄ１の出力端子が接続されている。また、ＡＤＤ２の第２入力端子には、乗算器ＭＵＬの
出力端子が接続されている。回路ブロックＴＥｋの入力ポートｈｉｎは、乗算器ＭＵＬの
第１入力端子に接続されている。
【0157】
また、加算器ＡＤＤ２の出力端子は、加算器ＡＤＤ３の第１入力端子が接続されている
。加算器ＡＤＤ３の第２入力端子は、演算器ＦＸの出力端子に接続されている。加算器Ａ
ＤＤ３の出力端子には、演算器ＦＹと、マルチプレクサＭＵＸ２が接続されている。演算
器ＦＹの出力端子は、加算器ＡＤＤ４の第２入力端子が接続されている。乗算器ＭＵＬ１
の第１入力端子は、入力ポートｈｉｎに接続されている。また、乗算器ＭＵＬ１の第２入
力端子は、カウンタ５２に接続されている。カウンタ５２は、クロックサイクル数に応じ
て単調増加する第２値を出力するように構成されている。第２値として、例えば、ｃΔｔ
×ａを使うことができる。図２７（ａ）に示したように、ａは更新回数に応じてインクリ
メントされる。一般に、更新回数はクロックサイクル数に比例するため、ｃΔｔ×ａはク
ロックサイクル数に応じて単調増加する値となる。
。加算器ＡＤＤ３の第２入力端子は、演算器ＦＸの出力端子に接続されている。加算器Ａ
ＤＤ３の出力端子には、演算器ＦＹと、マルチプレクサＭＵＸ２が接続されている。演算
器ＦＹの出力端子は、加算器ＡＤＤ４の第２入力端子が接続されている。乗算器ＭＵＬ１
の第１入力端子は、入力ポートｈｉｎに接続されている。また、乗算器ＭＵＬ１の第２入
力端子は、カウンタ５２に接続されている。カウンタ５２は、クロックサイクル数に応じ
て単調増加する第２値を出力するように構成されている。第２値として、例えば、ｃΔｔ
×ａを使うことができる。図２７（ａ）に示したように、ａは更新回数に応じてインクリ
メントされる。一般に、更新回数はクロックサイクル数に比例するため、ｃΔｔ×ａはク
ロックサイクル数に応じて単調増加する値となる。
【0158】
回路ブロックＴＥｋの入力ポートｘｉｎには、演算器ＦＸと、加算器ＡＤＤ４の第１入
力端子とが接続されている。加算器ＡＤＤ４の出力端子には、マルチプレクサＭＵＸ１と
、コンパレータｃｏｍｐ１～ｃｏｍｐ３とが接続されている。コンパレータｃｏｍｐ１～
ｃｏｍｐ３の出力側は、それぞれマルチプレクサＭＵＸ１～ＭＵＸ３の制御端子に接続さ
れている。
力端子とが接続されている。加算器ＡＤＤ４の出力端子には、マルチプレクサＭＵＸ１と
、コンパレータｃｏｍｐ１～ｃｏｍｐ３とが接続されている。コンパレータｃｏｍｐ１～
ｃｏｍｐ３の出力側は、それぞれマルチプレクサＭＵＸ１～ＭＵＸ３の制御端子に接続さ
れている。
【0159】
加算器ＡＤＤ１は、回路ブロックＴＥｋの入力ポートΔｙｉｎ、ｙｉｎのそれぞれの入
力を加算した信号を配線ｎｙ１に出力する。加算器ＡＤＤ２は、配線ｎｙ１、ｎｈ１のそ
れぞれの入力を加算した信号を配線ｎｙ２に出力する。配線ｎｈ１には、乗算器ＭＵＬ１
より、回路ブロックＴＥｋの入力ポートｈｉｎから入力された信号にｃΔｔ×ａを乗じた
信号が出力される。加算器ＡＤＤ３は、配線δｙ、ｎｙ２のそれぞれ入力を加算した信号
を配線ｎｙ３に出力する。配線δｙには、演算器ＦＸより、回路ブロックＴＥｋの入力ポ
ートｘｉｎから入力された信号に、図２７（ｄ）の関数ＦＸ（ｎｘ）の演算を実行した信
号が出力される。加算器ＡＤＤ４は、回路ブロックＴＥｋの入力ポートｘｉｎ、配線δｘ
のそれぞれの入力を加算した信号を配線ｎｘ１に出力する。配線δｘには、演算器ＦＹよ
り、加算器ＡＤＤ３の出力端子から入力された信号に、図２７（ｄ）の関数ＦＹ（ｎｙ）
の演算を実行した結果が出力される。
力を加算した信号を配線ｎｙ１に出力する。加算器ＡＤＤ２は、配線ｎｙ１、ｎｈ１のそ
れぞれの入力を加算した信号を配線ｎｙ２に出力する。配線ｎｈ１には、乗算器ＭＵＬ１
より、回路ブロックＴＥｋの入力ポートｈｉｎから入力された信号にｃΔｔ×ａを乗じた
信号が出力される。加算器ＡＤＤ３は、配線δｙ、ｎｙ２のそれぞれ入力を加算した信号
を配線ｎｙ３に出力する。配線δｙには、演算器ＦＸより、回路ブロックＴＥｋの入力ポ
ートｘｉｎから入力された信号に、図２７（ｄ）の関数ＦＸ（ｎｘ）の演算を実行した信
号が出力される。加算器ＡＤＤ４は、回路ブロックＴＥｋの入力ポートｘｉｎ、配線δｘ
のそれぞれの入力を加算した信号を配線ｎｘ１に出力する。配線δｘには、演算器ＦＹよ
り、加算器ＡＤＤ３の出力端子から入力された信号に、図２７（ｄ）の関数ＦＹ（ｎｙ）
の演算を実行した結果が出力される。
【0160】
コンパレータｃｏｍｐ１～ｃｏｍｐ３は、それぞれ配線ｎｘ１を介して、加算器ＡＤＤ
４の出力端子に接続されている。したがって、コンパレータｃｏｍｐ１～ｃｏｍｐ３には
、いずれも加算器ＡＤＤ４から出力された信号が入力される。コンパレータｃｏｍｐ１、
ｃｏｍｐ２は、更新後に粒子ｉがｘｉ＜－１．０またはｘｉ＞１．０の位置にあるか否か
の判定を行う。これは、粒子ｉが壁に接触したか否かを判定する処理に相当する。コンパ
レータｃｏｍｐ３は、更新後の粒子ｉの位置ｘｉに基づき、スピンｓｉの符号を特定する
。
４の出力端子に接続されている。したがって、コンパレータｃｏｍｐ１～ｃｏｍｐ３には
、いずれも加算器ＡＤＤ４から出力された信号が入力される。コンパレータｃｏｍｐ１、
ｃｏｍｐ２は、更新後に粒子ｉがｘｉ＜－１．０またはｘｉ＞１．０の位置にあるか否か
の判定を行う。これは、粒子ｉが壁に接触したか否かを判定する処理に相当する。コンパ
レータｃｏｍｐ３は、更新後の粒子ｉの位置ｘｉに基づき、スピンｓｉの符号を特定する
。
【0161】
マルチプレクサＭＵＸ１の３つの入力端子は、それぞれ加算器ＡＤＤ４の出力端子（配
線ｎｘ１）、＋１の定数信号を入力する素子、－１の定数信号を入力する素子に接続され
ている。また、マルチプレクサＭＵＸ１の制御端子は、コンパレータｃｏｍｐ１の出力端
子に接続されている。そして、マルチプレクサＭＵＸ１の出力端子は、回路ブロックＴＥ
ｋの出力ポートｘｏｕｔに接続されている。マルチプレクサＭＵＸ１は、コンパレータｃ
ｏｍｐ１から入力される制御信号に基づき、配線ｎｘ１の信号、＋１の定数信号、－１の
定数信号のいずれかを出力ポートｘｏｕｔに出力する。
線ｎｘ１）、＋１の定数信号を入力する素子、－１の定数信号を入力する素子に接続され
ている。また、マルチプレクサＭＵＸ１の制御端子は、コンパレータｃｏｍｐ１の出力端
子に接続されている。そして、マルチプレクサＭＵＸ１の出力端子は、回路ブロックＴＥ
ｋの出力ポートｘｏｕｔに接続されている。マルチプレクサＭＵＸ１は、コンパレータｃ
ｏｍｐ１から入力される制御信号に基づき、配線ｎｘ１の信号、＋１の定数信号、－１の
定数信号のいずれかを出力ポートｘｏｕｔに出力する。
【0162】
マルチプレクサＭＵＸ２の２つの入力端子は、それぞれ、加算器ＡＤＤ３の出力端子（
配線ｎｙ３）、０の定数信号を入力する素子に接続されている。また、マルチプレクサＭ
ＵＸ２の制御素子は、コンパレータｃｏｍｐ２の出力端子に接続されている。そして、マ
ルチプレクサＭＵＸ２の出力端子は、回路ブロックＴＥｋの出力ポートｙｏｕｔに接続さ
れている。マルチプレクサＭＵＸ２は、コンパレータｃｏｍｐ２から入力される制御信号
に基づき、加算器ＡＤＤ３から入力される信号または０の定数信号のいずれかを出力ポー
トｙｏｕｔに出力する。
配線ｎｙ３）、０の定数信号を入力する素子に接続されている。また、マルチプレクサＭ
ＵＸ２の制御素子は、コンパレータｃｏｍｐ２の出力端子に接続されている。そして、マ
ルチプレクサＭＵＸ２の出力端子は、回路ブロックＴＥｋの出力ポートｙｏｕｔに接続さ
れている。マルチプレクサＭＵＸ２は、コンパレータｃｏｍｐ２から入力される制御信号
に基づき、加算器ＡＤＤ３から入力される信号または０の定数信号のいずれかを出力ポー
トｙｏｕｔに出力する。
【0163】
マルチプレクサＭＵＸ３の２つの入力端子は、＋１の定数信号を入力する素子、０の定
数信号を入力する素子に接続されている。また、マルチプレクサＭＵＸ３の制御素子は、
コンパレータｃｏｍｐ３の出力端子に接続されている。そして、そして、マルチプレクサ
ＭＵＸ３の出力端子は、回路ブロックＴＥｋの出力ポートｓｏｕｔに接続されている。マ
ルチプレクサＭＵＸ３は、コンパレータｃｏｍｐ３から入力される制御信号に基づき、＋
１の定数信号または０の定数信号のいずれかを出力ポートｓｏｕｔに出力する。
数信号を入力する素子に接続されている。また、マルチプレクサＭＵＸ３の制御素子は、
コンパレータｃｏｍｐ３の出力端子に接続されている。そして、そして、マルチプレクサ
ＭＵＸ３の出力端子は、回路ブロックＴＥｋの出力ポートｓｏｕｔに接続されている。マ
ルチプレクサＭＵＸ３は、コンパレータｃｏｍｐ３から入力される制御信号に基づき、＋
１の定数信号または０の定数信号のいずれかを出力ポートｓｏｕｔに出力する。
【0164】
このように、それぞれの第２回路（回路ブロックＴＥｋ）は、カウンタと、第１加算器
（加算器ＡＤＤ１）と、第１乗算器（乗算器ＭＵＬ１）と、第２加算器（加算器ＡＤＤ２
）と、第１演算器（演算器ＦＸ）と、第３加算器（加算器ＡＤＤ３）と、第２演算器（演
算器ＦＹ）と、第４加算器（加算器ＡＤＤ４）と、第１コンパレータ（コンパレータｃｏ
ｍｐ１）と、第１マルチプレクサとを備えていてもよい。
（加算器ＡＤＤ１）と、第１乗算器（乗算器ＭＵＬ１）と、第２加算器（加算器ＡＤＤ２
）と、第１演算器（演算器ＦＸ）と、第３加算器（加算器ＡＤＤ３）と、第２演算器（演
算器ＦＹ）と、第４加算器（加算器ＡＤＤ４）と、第１コンパレータ（コンパレータｃｏ
ｍｐ１）と、第１マルチプレクサとを備えていてもよい。
【0165】
カウンタは、クロックサイクル数に応じて単調増加または単調減少する第２値を出力す
るように構成されている。第１加算器は、入力側で第４メモリ（メモリＹＢｋ）および第
１回路（回路ブロックＭＭｋ）に接続されている。第１乗算器は、入力側で第５メモリ（
メモリＨＢｋ）およびカウンタに接続されている。第２加算器は、入力側で第１加算器お
よび第１乗算器に接続されている。第１演算器は、入力側で第２メモリ（メモリＸＢｋ）
に接続され、クロックサイクル数に応じて単調増加または単調減少する第３値を乗じた値
を出力するように構成されている。ここで、第３値として、例えば、（－Ｄ＋ｐ）Δｔを
用いることができる。第３加算器は、入力側で第２加算器および第１演算器に接続されて
いる。第２演算器は、入力側で第３加算器に接続され、第３加算器からの入力に重み付け
した信号を出力するように構成されている。第４加算器は、入力側で第２メモリおよび第
２演算器に接続されている。第１コンパレータは、入力側で第４加算器に接続されている
。第１マルチプレクサは、入力側で第４加算器に接続され、第１コンパレータからの入力
に基づき、第１値（例えば、－１）の定数信号、第２値（例えば、＋１）の定数信号、第
４加算器の出力信号のいずれかを第２メモリに出力するように構成されている。
るように構成されている。第１加算器は、入力側で第４メモリ（メモリＹＢｋ）および第
１回路（回路ブロックＭＭｋ）に接続されている。第１乗算器は、入力側で第５メモリ（
メモリＨＢｋ）およびカウンタに接続されている。第２加算器は、入力側で第１加算器お
よび第１乗算器に接続されている。第１演算器は、入力側で第２メモリ（メモリＸＢｋ）
に接続され、クロックサイクル数に応じて単調増加または単調減少する第３値を乗じた値
を出力するように構成されている。ここで、第３値として、例えば、（－Ｄ＋ｐ）Δｔを
用いることができる。第３加算器は、入力側で第２加算器および第１演算器に接続されて
いる。第２演算器は、入力側で第３加算器に接続され、第３加算器からの入力に重み付け
した信号を出力するように構成されている。第４加算器は、入力側で第２メモリおよび第
２演算器に接続されている。第１コンパレータは、入力側で第４加算器に接続されている
。第１マルチプレクサは、入力側で第４加算器に接続され、第１コンパレータからの入力
に基づき、第１値（例えば、－１）の定数信号、第２値（例えば、＋１）の定数信号、第
４加算器の出力信号のいずれかを第２メモリに出力するように構成されている。
【0166】
また、それぞれの第２回路（回路ブロックＴＥｋ）は、さらに第２コンパレータ（コン
パレータｃｏｍｐ２）と、第２マルチプレクサ（マルチプレクサＭＵＸ２）とを備えてい
てもよい。第２コンパレータは、入力側で第４加算器（加算器ＡＤＤ４）に接続されてい
る。第２マルチプレクサは、入力側で第３加算器（加算器ＡＤＤ３）に接続され、第２コ
ンパレータからの入力に基づき、０の定数信号または第３加算器の出力信号を第４メモリ
（メモリＹＢｋ）に出力するように構成されている。
パレータｃｏｍｐ２）と、第２マルチプレクサ（マルチプレクサＭＵＸ２）とを備えてい
てもよい。第２コンパレータは、入力側で第４加算器（加算器ＡＤＤ４）に接続されてい
る。第２マルチプレクサは、入力側で第３加算器（加算器ＡＤＤ３）に接続され、第２コ
ンパレータからの入力に基づき、０の定数信号または第３加算器の出力信号を第４メモリ
（メモリＹＢｋ）に出力するように構成されている。
【0167】
なお、それぞれの第２回路（回路ブロックＴＥｋ）は、必ず第２コンパレータ（コンパ
レータｃｏｍｐ２）および第２マルチプレクサ（マルチプレクサＭＵＸ２）を備えていな
くてもよい。この場合、第３加算器（加算器ＡＤＤ３）の出力端子は、出力ポートｙｏｕ
ｔに接続される。すなわち、第３加算器の出力信号は、第４メモリ（メモリＹＢｋ）に入
力される。
レータｃｏｍｐ２）および第２マルチプレクサ（マルチプレクサＭＵＸ２）を備えていな
くてもよい。この場合、第３加算器（加算器ＡＤＤ３）の出力端子は、出力ポートｙｏｕ
ｔに接続される。すなわち、第３加算器の出力信号は、第４メモリ（メモリＹＢｋ）に入
力される。
【0168】
また、それぞれの第２回路（回路ブロックＴＥｋ）は、第３コンパレータ（コンパレー
タｃｏｍｐ３）と、第３マルチプレクサ（マルチプレクサＭＵＸ３）とを備えていてもよ
い。第３コンパレータは、入力側で第４加算器（加算器ＡＤＤ４）に接続されている。第
３マルチプレクサは、第３コンパレータからの入力に基づき、＋１の定数信号または０の
定数信号を第１メモリ（メモリＳｍｅｍ）に出力するように構成されている。
タｃｏｍｐ３）と、第３マルチプレクサ（マルチプレクサＭＵＸ３）とを備えていてもよ
い。第３コンパレータは、入力側で第４加算器（加算器ＡＤＤ４）に接続されている。第
３マルチプレクサは、第３コンパレータからの入力に基づき、＋１の定数信号または０の
定数信号を第１メモリ（メモリＳｍｅｍ）に出力するように構成されている。
【0169】
一般に、スピンｓｉの値は、－１または＋１の２値のいずれかをとる。これらの値を符
号付き２進数で表現する場合、少なくとも２ビットの情報が必要となる。ただし、回路中
では、スピンｓｉを０または１の２値変数に符号化してもよい。このような符号化を行う
と、スピンの値は、１ビットの情報で表現することが可能である。１ビットの情報でスピ
ンｓｉの値を表現することにより、配線におけるデータの伝送量や、記憶領域の消費量を
抑制することができる。これにより、例えば、図２８に示した、回路ブロックＴＥｋ（ｋ
＝１，２，・・・，Ｐｂ）の出力側より更新後のスピンｓｉの値をメモリＳｍｅｍに伝送
する配線３９として、複数ビットではなく、１ビットの情報を伝送する配線を用いること
ができる。また、メモリＳｍｅｍでは、１ビットの情報量にそれぞれのスピンｓｉの値を
格納することができる。さらに、メモリＳｍｅｍから読み出されたスピンｓｉの値を回路
ブロックＭＭｋ（ｋ＝１，２，・・・，Ｐｂ）に伝送する配線４０として、複数ビットで
はなく、１ビットの情報を伝送する配線を用いることができる。回路ブロックＭＡＣ１の
入力段にある回路ブロックＭＵＬ（図３１）において符号付き２進数に復号化を行うこと
ができる。これにより、電子回路２００において、配線３９、４０で１ビットの情報量の
伝送を行い、メモリＳｍｅｍに１ビットの情報でスピンｓｉの値を保存したとしても、機
能面への影響は生じない。
号付き２進数で表現する場合、少なくとも２ビットの情報が必要となる。ただし、回路中
では、スピンｓｉを０または１の２値変数に符号化してもよい。このような符号化を行う
と、スピンの値は、１ビットの情報で表現することが可能である。１ビットの情報でスピ
ンｓｉの値を表現することにより、配線におけるデータの伝送量や、記憶領域の消費量を
抑制することができる。これにより、例えば、図２８に示した、回路ブロックＴＥｋ（ｋ
＝１，２，・・・，Ｐｂ）の出力側より更新後のスピンｓｉの値をメモリＳｍｅｍに伝送
する配線３９として、複数ビットではなく、１ビットの情報を伝送する配線を用いること
ができる。また、メモリＳｍｅｍでは、１ビットの情報量にそれぞれのスピンｓｉの値を
格納することができる。さらに、メモリＳｍｅｍから読み出されたスピンｓｉの値を回路
ブロックＭＭｋ（ｋ＝１，２，・・・，Ｐｂ）に伝送する配線４０として、複数ビットで
はなく、１ビットの情報を伝送する配線を用いることができる。回路ブロックＭＡＣ１の
入力段にある回路ブロックＭＵＬ（図３１）において符号付き２進数に復号化を行うこと
ができる。これにより、電子回路２００において、配線３９、４０で１ビットの情報量の
伝送を行い、メモリＳｍｅｍに１ビットの情報でスピンｓｉの値を保存したとしても、機
能面への影響は生じない。
【0170】
ここでは、図３１を参照しながら、１ビットの情報を符号付き２進数に復号化する回路
について説明する。図３１の復号器４７は、回路ブロックＭＡＣ１の入力段にある回路ブ
ロックＭＵＬの詳細な構成を示している。復号器４７は、マルチプレクサＭＵＸと、乗算
器とを備えている。マルチプレクサＭＵＸは、少なくとも、２つの入力端子と、１つの制
御端子と、１つの出力端子とを備えている。乗算器は、２つの入力端子と、１つの出力端
子とを備えている。マルチプレクサＭＵＸの２つの入力端子には、それぞれ＋ｃΔｔの定
数信号を入力する素子、－ｃΔｔの定数信号を入力する素子が接続されている。また、マ
ルチプレクサＭＵＸの制御端子には、メモリＳｍｅｍのいずれかの領域ＳＢｋ（ｋ＝１，
２，・・・，Ｐｂ）いずれかのサブ領域に対応するｒｅａｄポート（ポートＳｉｎ）が接
続されている。そして、マルチプレクサＭＵＸの出力端子は、乗算器の第２入力に接続さ
れている。なお、乗算器の第１入力は、メモリＪＢｋのいずれかの領域に対応するｒｅａ
ｄポート（ポートＪｉｎ）に接続されている。マルチプレクサＭＵＸは、ポートＳｉｎか
ら入力された信号が１であるとき、出力端子より＋ｃΔｔを出力する。また、マルチプレ
クサＭＵＸは、ポートＳｉｎから入力された信号が０であるとき、出力端子より－ｃΔｔ
を出力する。乗算器は、出力端子ＯｕｔよりマルチプレクサＭＵＸから入力された信号と
ポートＪｉｎから入力された信号とを乗算した信号を出力する。
について説明する。図３１の復号器４７は、回路ブロックＭＡＣ１の入力段にある回路ブ
ロックＭＵＬの詳細な構成を示している。復号器４７は、マルチプレクサＭＵＸと、乗算
器とを備えている。マルチプレクサＭＵＸは、少なくとも、２つの入力端子と、１つの制
御端子と、１つの出力端子とを備えている。乗算器は、２つの入力端子と、１つの出力端
子とを備えている。マルチプレクサＭＵＸの２つの入力端子には、それぞれ＋ｃΔｔの定
数信号を入力する素子、－ｃΔｔの定数信号を入力する素子が接続されている。また、マ
ルチプレクサＭＵＸの制御端子には、メモリＳｍｅｍのいずれかの領域ＳＢｋ（ｋ＝１，
２，・・・，Ｐｂ）いずれかのサブ領域に対応するｒｅａｄポート（ポートＳｉｎ）が接
続されている。そして、マルチプレクサＭＵＸの出力端子は、乗算器の第２入力に接続さ
れている。なお、乗算器の第１入力は、メモリＪＢｋのいずれかの領域に対応するｒｅａ
ｄポート（ポートＪｉｎ）に接続されている。マルチプレクサＭＵＸは、ポートＳｉｎか
ら入力された信号が１であるとき、出力端子より＋ｃΔｔを出力する。また、マルチプレ
クサＭＵＸは、ポートＳｉｎから入力された信号が０であるとき、出力端子より－ｃΔｔ
を出力する。乗算器は、出力端子ＯｕｔよりマルチプレクサＭＵＸから入力された信号と
ポートＪｉｎから入力された信号とを乗算した信号を出力する。
【0171】
すなわち、電子回路では、第１メモリ（メモリＳｍｅｍ）が第４ベクトルのそれぞれの
要素の値を１ビットの情報で格納するように構成されていてもよい。このとき、それぞれ
の第１回路（回路ブロックＭＭｋ）は、第１メモリから読み出した１ビットの情報を符号
付き２進数に復号化するように構成された復号器を含んでいてもよい。
要素の値を１ビットの情報で格納するように構成されていてもよい。このとき、それぞれ
の第１回路（回路ブロックＭＭｋ）は、第１メモリから読み出した１ビットの情報を符号
付き２進数に復号化するように構成された復号器を含んでいてもよい。
【0172】
なお、電子回路の第１メモリ（メモリＳｍｅｍ）は、第４ベクトルのそれぞれの要素の
値を符号付き２進数で格納してもよい。この場合、第２回路（回路ブロックＴＥｋ）の第
３マルチプレクサ（マルチプレクサＭＵＸ３）は、第３コンパレータ（コンパレータｃｏ
ｍｐ３）からの入力に応じて、＋１または－１を第１メモリに出力してもよい。この場合
には、それぞれの第１回路（回路ブロックＭＭｋ）において、第１メモリから読み出した
情報を復号化する復号器を実装しなくてもよい。また、第１ベクトルの要素を変数として
第３ベクトルの要素を計算するアルゴリズムを実装する場合、第１メモリに第１ベクトル
のそれぞれの要素の値を格納してもよい。
値を符号付き２進数で格納してもよい。この場合、第２回路（回路ブロックＴＥｋ）の第
３マルチプレクサ（マルチプレクサＭＵＸ３）は、第３コンパレータ（コンパレータｃｏ
ｍｐ３）からの入力に応じて、＋１または－１を第１メモリに出力してもよい。この場合
には、それぞれの第１回路（回路ブロックＭＭｋ）において、第１メモリから読み出した
情報を復号化する復号器を実装しなくてもよい。また、第１ベクトルの要素を変数として
第３ベクトルの要素を計算するアルゴリズムを実装する場合、第１メモリに第１ベクトル
のそれぞれの要素の値を格納してもよい。
【0173】
（複数の電子回路への実装例）
シミュレーテッド分岐アルゴリズムをＮ個の粒子のモデルと見なした場合、シミュレー
テッド分岐アルゴリズムは、Ｎ個の粒子の位置および運動量を繰り返し更新するアルゴリ
ズムであるといえる。すなわち、シミュレーテッド分岐アルゴリズムは、Ｎ個の粒子の位
置および運動量を時間発展させるモデルであると見なせる。ここで、粒子の状態といった
場合には、粒子ｉの位置に相当するｘｉと、粒子ｉの運動量に相当するｙｉのことを意味
するものとする。
シミュレーテッド分岐アルゴリズムをＮ個の粒子のモデルと見なした場合、シミュレー
テッド分岐アルゴリズムは、Ｎ個の粒子の位置および運動量を繰り返し更新するアルゴリ
ズムであるといえる。すなわち、シミュレーテッド分岐アルゴリズムは、Ｎ個の粒子の位
置および運動量を時間発展させるモデルであると見なせる。ここで、粒子の状態といった
場合には、粒子ｉの位置に相当するｘｉと、粒子ｉの運動量に相当するｙｉのことを意味
するものとする。
【0174】
複数の電子回路を使ってＮ個の粒子の状態の計算処理の少なくとも一部を並列に実行し
てもよい。ただし、図２７（ａ）のアルゴリズムでは、ｎｃｙｃｌｅ＝ｕ＋１におけるＮ
個の粒子の状態を計算するためには、ｎｃｙｃｌｅ＝ｕにおけるＮ個の粒子の状態が必要
である。例えば、Ｍ個の電子回路がある場合を想定する。この場合、それぞれの電子回路
は、記憶しているｎｃｙｃｌｅ＝ｕにおけるＮ個の粒子の状態（全粒子の状態）に関する
情報に基づき、ｎｃｙｃｌｅ＝ｕ＋１においてＮ／Ｍ個の粒子の状態を更新することがで
きる。ただし、それぞれの電子回路は、他の電子回路がｎｃｙｃｌｅ＝ｕ＋１において計
算した（Ｎ－Ｎ／Ｍ）個の粒子の状態を参照しないと、ｎｃｙｃｌｅ＝ｕ＋２におけるＮ
／Ｍ個の粒子の状態を計算できない。そこで、それぞれの電子回路が、他の電子回路が計
算した粒子の状態に関する情報を取得できる構成を採用することができる。
てもよい。ただし、図２７（ａ）のアルゴリズムでは、ｎｃｙｃｌｅ＝ｕ＋１におけるＮ
個の粒子の状態を計算するためには、ｎｃｙｃｌｅ＝ｕにおけるＮ個の粒子の状態が必要
である。例えば、Ｍ個の電子回路がある場合を想定する。この場合、それぞれの電子回路
は、記憶しているｎｃｙｃｌｅ＝ｕにおけるＮ個の粒子の状態（全粒子の状態）に関する
情報に基づき、ｎｃｙｃｌｅ＝ｕ＋１においてＮ／Ｍ個の粒子の状態を更新することがで
きる。ただし、それぞれの電子回路は、他の電子回路がｎｃｙｃｌｅ＝ｕ＋１において計
算した（Ｎ－Ｎ／Ｍ）個の粒子の状態を参照しないと、ｎｃｙｃｌｅ＝ｕ＋２におけるＮ
／Ｍ個の粒子の状態を計算できない。そこで、それぞれの電子回路が、他の電子回路が計
算した粒子の状態に関する情報を取得できる構成を採用することができる。
【0175】
図３３は、複数の電子回路が接続された構成例を示している。図３３には、電子回路２
０１～２０８（ＨＷ＿ＣＩＲＣＵＩＴ＃１～＃８）が示されている。図３３は、Ｍ＝８の
場合に相当する。ただし、電子回路の数Ｍは、これとは異なっていてもよい。電子回路２
０１～２０８は、それぞれＳＢカーネル回路４１と、通信回路ｃｈ１と、通信回路ｃｈ２
とを備えている。電子回路２０１～２０８として、例えば、ＦＰＧＡを使うことができる
。ただし、ＡＳＩＣなどを使ってもよく、電子回路の種類については特に問わない。電子
回路２０１～２０８は、上述の電子回路２００の構成要素に加え、通信回路ｃｈ１、ｃｈ
２と、バッファメモリｂｕｆＬと、バッファメモリｂｕｆＲとを備えている。以下では、
上述の電子回路２００との相違点を中心に、複数の電子回路２０１～２０８が接続された
計算システムと、それぞれの電子回路の構成について説明する。
０１～２０８（ＨＷ＿ＣＩＲＣＵＩＴ＃１～＃８）が示されている。図３３は、Ｍ＝８の
場合に相当する。ただし、電子回路の数Ｍは、これとは異なっていてもよい。電子回路２
０１～２０８は、それぞれＳＢカーネル回路４１と、通信回路ｃｈ１と、通信回路ｃｈ２
とを備えている。電子回路２０１～２０８として、例えば、ＦＰＧＡを使うことができる
。ただし、ＡＳＩＣなどを使ってもよく、電子回路の種類については特に問わない。電子
回路２０１～２０８は、上述の電子回路２００の構成要素に加え、通信回路ｃｈ１、ｃｈ
２と、バッファメモリｂｕｆＬと、バッファメモリｂｕｆＲとを備えている。以下では、
上述の電子回路２００との相違点を中心に、複数の電子回路２０１～２０８が接続された
計算システムと、それぞれの電子回路の構成について説明する。
【0176】
図３３の通信回路ｃｈ１、ｃｈ２は、いずれも送信ポートＴＸと、受信ポートＲＸとを
備えている。送信ポートＴＸと、受信ポートＲＸは、それぞれ独立して動作することがで
きる。このため、通信回路ｃｈ１、ｃｈ２は、全二重（ｆｕｌｌ－ｄｕｐｌｅｘ）通信を
行うことが可能である。ＳＢカーネル回路４１は、メモリ４３（Ｓｍｅｍ）と、演算回路
４２（ＳＢ Ｃｏｒｅ）と、バッファメモリｂｕｆＬ、ｂｕｆＲとを備えている。メモリ
４３は、要素数Ｎのベクトル（ｓ１，ｓ２，・・・，ｓＮ）を保存することができる。メ
モリ４３は、上述のメモリＳｍｅｍに相当する。バッファメモリｂｕｆＬ、ｂｕｆＲは、
それぞれメモリ４３に接続されている。演算回路４２（ＳＢ Ｃｏｒｅ）は、Ｐｂ個の回
路ブロックＭＭｋ（第１回路）と、Ｐｂ個の回路ブロックＴＥｋ（第２回路）と、Ｐｂ個
のメモリＸＢｋ（第２メモリ）と、Ｐｂ個のメモリＪＢｋ（第３メモリ）と、Ｐｂ個のメ
モリＹＢｋ（第４メモリ）と、Ｐｂ個のメモリＨＢｋ（第５メモリ）とを含む。すなわち
、演算回路４２（ＳＢ Ｃｏｒｅ）と、メモリ４３は、上述の電子回路２００に相当する
構成要素である。
備えている。送信ポートＴＸと、受信ポートＲＸは、それぞれ独立して動作することがで
きる。このため、通信回路ｃｈ１、ｃｈ２は、全二重（ｆｕｌｌ－ｄｕｐｌｅｘ）通信を
行うことが可能である。ＳＢカーネル回路４１は、メモリ４３（Ｓｍｅｍ）と、演算回路
４２（ＳＢ Ｃｏｒｅ）と、バッファメモリｂｕｆＬ、ｂｕｆＲとを備えている。メモリ
４３は、要素数Ｎのベクトル（ｓ１，ｓ２，・・・，ｓＮ）を保存することができる。メ
モリ４３は、上述のメモリＳｍｅｍに相当する。バッファメモリｂｕｆＬ、ｂｕｆＲは、
それぞれメモリ４３に接続されている。演算回路４２（ＳＢ Ｃｏｒｅ）は、Ｐｂ個の回
路ブロックＭＭｋ（第１回路）と、Ｐｂ個の回路ブロックＴＥｋ（第２回路）と、Ｐｂ個
のメモリＸＢｋ（第２メモリ）と、Ｐｂ個のメモリＪＢｋ（第３メモリ）と、Ｐｂ個のメ
モリＹＢｋ（第４メモリ）と、Ｐｂ個のメモリＨＢｋ（第５メモリ）とを含む。すなわち
、演算回路４２（ＳＢ Ｃｏｒｅ）と、メモリ４３は、上述の電子回路２００に相当する
構成要素である。
【0177】
このように、電子回路は、さらに第１通信回路（通信回路ｃｈ１）と、第２通信回路（
通信回路ｃｈ２）と、第１バッファメモリ（バッファメモリｂｕｆＬ）と、第２バッファ
メモリ（バッファメモリｂｕｆＲ）とを備えていてもよい。第１通信回路は、第１送信ポ
ート（通信回路ｃｈ１の送信ポートＴＸ）と、第１受信ポート（通信回路ｃｈ１の受信ポ
ートＲＸ）とを含む。第２通信回路は、第２送信ポート（通信回路ｃｈ２の送信ポートＴ
Ｘ）と、第２受信ポート（通信回路ｃｈ２の受信ポートＲＸ）とを含む。第１バッファメ
モリは、第１メモリ（メモリ４３）、第２回路（回路ブロックＴＥｋ）、第２受信ポート
および第１送信ポートに接続されている。第２バッファメモリは、第１メモリ、第２回路
（回路ブロックＴＥｋ）、第１受信ポートおよび第２送信ポートに接続されている。
通信回路ｃｈ２）と、第１バッファメモリ（バッファメモリｂｕｆＬ）と、第２バッファ
メモリ（バッファメモリｂｕｆＲ）とを備えていてもよい。第１通信回路は、第１送信ポ
ート（通信回路ｃｈ１の送信ポートＴＸ）と、第１受信ポート（通信回路ｃｈ１の受信ポ
ートＲＸ）とを含む。第２通信回路は、第２送信ポート（通信回路ｃｈ２の送信ポートＴ
Ｘ）と、第２受信ポート（通信回路ｃｈ２の受信ポートＲＸ）とを含む。第１バッファメ
モリは、第１メモリ（メモリ４３）、第２回路（回路ブロックＴＥｋ）、第２受信ポート
および第１送信ポートに接続されている。第２バッファメモリは、第１メモリ、第２回路
（回路ブロックＴＥｋ）、第１受信ポートおよび第２送信ポートに接続されている。
【0178】
図３３を参照すると、電子回路２０１～２０８がリングトポロジを形成するように接続
されていることがわかる。すなわち、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈ（ｈ＝１，２，・・・，
Ｍ）の通信回路ｃｈ２は、ＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ＋１）の通信回路ｃｈ１に接続さ
れる。また、ＨＷ＿ＣＩＲＣＵＩＴ＃Ｍの通信回路ｃｈ２は、ＨＷ＿ＣＩＲＣＵＩＴ＃１
の通信回路ｃｈ１に接続される。電子回路間の接続は、通信ケーブルによって実現されて
もよいし、ボード上の配線によって実現されてもよく、実装方式については問わない。図
３３では、リングトポロジで時計回りの方向に通信が行われるデータリングｒｉｎｇＲと
、リングトポロジで反時計回りの方向に通信が行われるデータリングｒｉｎｇＬが形成さ
れている。このようなトポロジはダブルリングトポロジとよばれる。リングトポロジで時
計回りの通信経路と、リングトポロジで反時計回りの通信経路があるため、図３３の構成
では、単一方向の通信経路しかないシングルリンクトポロジと比べて、約２倍のデータ転
送速度を実現することが可能である。
されていることがわかる。すなわち、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈ（ｈ＝１，２，・・・，
Ｍ）の通信回路ｃｈ２は、ＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ＋１）の通信回路ｃｈ１に接続さ
れる。また、ＨＷ＿ＣＩＲＣＵＩＴ＃Ｍの通信回路ｃｈ２は、ＨＷ＿ＣＩＲＣＵＩＴ＃１
の通信回路ｃｈ１に接続される。電子回路間の接続は、通信ケーブルによって実現されて
もよいし、ボード上の配線によって実現されてもよく、実装方式については問わない。図
３３では、リングトポロジで時計回りの方向に通信が行われるデータリングｒｉｎｇＲと
、リングトポロジで反時計回りの方向に通信が行われるデータリングｒｉｎｇＬが形成さ
れている。このようなトポロジはダブルリングトポロジとよばれる。リングトポロジで時
計回りの通信経路と、リングトポロジで反時計回りの通信経路があるため、図３３の構成
では、単一方向の通信経路しかないシングルリンクトポロジと比べて、約２倍のデータ転
送速度を実現することが可能である。
【0179】
すなわち、計算システムは、複数の電子回路を備えていてもよい。一方の電子回路の第
１送信ポート（通信回路ｃｈ１の送信ポートＴＸ）が他方の電子回路の第２受信ポート（
通信回路ｃｈ２の受信ポートＲＸ）に接続され、一方の電子回路の第１受信ポート（通信
回路ｃｈ１の受信ポートＲＸ）が他方の電子回路の第２送信ポート（通信回路ｃｈ１の送
信ポートＴＸ）に接続され、複数の電子回路でリング状の通信経路が時計回りと反時計周
りの両方向に形成されていてもよい。
１送信ポート（通信回路ｃｈ１の送信ポートＴＸ）が他方の電子回路の第２受信ポート（
通信回路ｃｈ２の受信ポートＲＸ）に接続され、一方の電子回路の第１受信ポート（通信
回路ｃｈ１の受信ポートＲＸ）が他方の電子回路の第２送信ポート（通信回路ｃｈ１の送
信ポートＴＸ）に接続され、複数の電子回路でリング状の通信経路が時計回りと反時計周
りの両方向に形成されていてもよい。
【0180】
図３４は、処理を分散させたときにそれぞれの電子回路で実行されるアルゴリズムの例
を示している。図３４のアルゴリズムでは、カウンタ変数ｎｃｙｃｌｅがインクリメント
されて所定値になるまで、各変数の更新処理が繰り返し行われる。ループ４４では、それ
ぞれの電子回路について、通信回路ｃｈ１、ｃｈ２の送信ポートＴＸでデータを送信する
処理と、通信回路ｃｈ１、ｃｈ２の受信ポートＲＸでデータを受信する処理とが行われて
いる。ループ４５では、それぞれの電子回路に、行列ベクトル積（積和演算）の一部を実
行させている。ループ４６では、それぞれの電子回路に、時間発展（Ｔｉｍｅ－ｅｖｏｌ
ｕｔｉｏｎ）に相当する計算（ＴＥパートの処理）を実行させている。
を示している。図３４のアルゴリズムでは、カウンタ変数ｎｃｙｃｌｅがインクリメント
されて所定値になるまで、各変数の更新処理が繰り返し行われる。ループ４４では、それ
ぞれの電子回路について、通信回路ｃｈ１、ｃｈ２の送信ポートＴＸでデータを送信する
処理と、通信回路ｃｈ１、ｃｈ２の受信ポートＲＸでデータを受信する処理とが行われて
いる。ループ４５では、それぞれの電子回路に、行列ベクトル積（積和演算）の一部を実
行させている。ループ４６では、それぞれの電子回路に、時間発展（Ｔｉｍｅ－ｅｖｏｌ
ｕｔｉｏｎ）に相当する計算（ＴＥパートの処理）を実行させている。
【0181】
図３５は、行列とベクトルとの積を計算する方法の第２の例を示している。図３５は、
電子回路の数Ｍが８である場合における、行列積の計算方法を示している。図３５に示さ
れているように、行列およびベクトルをそれぞれＭ個に分割して積和演算が行われている
。例えば、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈは、Ｎ／Ｍ行Ｎ列の行列Ｊｈを用いて、Ｎ／Ｍ個の
相互作用項（ΔＹｈ）を計算する。
電子回路の数Ｍが８である場合における、行列積の計算方法を示している。図３５に示さ
れているように、行列およびベクトルをそれぞれＭ個に分割して積和演算が行われている
。例えば、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈは、Ｎ／Ｍ行Ｎ列の行列Ｊｈを用いて、Ｎ／Ｍ個の
相互作用項（ΔＹｈ）を計算する。
【0182】
図２７の説明で述べたように、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈ（ｈ＝１，２，・・・，Ｍ）
がそれぞれの変数の更新処理を行うためには、要素数Ｎ（フルサイズ）のベクトル（ｓ１
，ｓ２，・・・，ｓＮ）のデータが必要となる。そこで、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈは、
それぞれの変数の更新処理を行った後、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈが更新したＮ／Ｍ個の
変数｛ｓｍ｜ｍ＝（ｈ－１）Ｎ／Ｍ＋１，（ｈ－１）Ｎ／Ｍ＋２，・・・，ｈＮ／Ｍ｝を
ＨＷ＿ＣＩＲＣＵＩＴ＃ｈに接続されている他の電子回路に送信することができる（送信
モード）。また、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈは、それぞれの変数の更新処理を行った後、
ＣＩＲＣＵＩＴ＃ｈに接続されている他の電子回路が更新したＮ／Ｍ個の変数を受信する
ことができる。
がそれぞれの変数の更新処理を行うためには、要素数Ｎ（フルサイズ）のベクトル（ｓ１
，ｓ２，・・・，ｓＮ）のデータが必要となる。そこで、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈは、
それぞれの変数の更新処理を行った後、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈが更新したＮ／Ｍ個の
変数｛ｓｍ｜ｍ＝（ｈ－１）Ｎ／Ｍ＋１，（ｈ－１）Ｎ／Ｍ＋２，・・・，ｈＮ／Ｍ｝を
ＨＷ＿ＣＩＲＣＵＩＴ＃ｈに接続されている他の電子回路に送信することができる（送信
モード）。また、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈは、それぞれの変数の更新処理を行った後、
ＣＩＲＣＵＩＴ＃ｈに接続されている他の電子回路が更新したＮ／Ｍ個の変数を受信する
ことができる。
【0183】
例えば、ＨＷ＿ＣＩＲＣＵＩＴ＃１がデータリングｒｉｎｇＲについて送信モードにあ
るとき、更新された変数｛ｓｍ｜ｍ＝１，２，・・・，Ｎ／Ｍ｝がＨＷ＿ＣＩＲＣＵＩＴ
＃２に送信される。このとき、ＨＷ＿ＣＩＲＣＵＩＴ＃２は、データリングｒｉｎｇＲに
ついて受信モードになっている。同時に、ＨＷ＿ＣＩＲＣＵＩＴ＃１は、データリングｒ
ｉｎｇＬについて受信モードになっていてもよい。このため、ＨＷ＿ＣＩＲＣＵＩＴ＃１
は、データリングｒｉｎｇＬについて送信モードになっているＨＷ＿ＣＩＲＣＵＩＴ＃２
から、更新された変数｛ｓｍ｜ｍ＝Ｎ／Ｍ＋１，（Ｎ／Ｍ＋２，・・・，２Ｎ／Ｍ｝を受
信してもよい。この後、ＨＷ＿ＣＩＲＣＵＩＴ＃２は、変数｛ｓｍ｜ｍ＝１，２，・・・
，Ｎ／Ｍ｝と、変数｛ｓｍ｜ｍ＝Ｎ／Ｍ＋１，（Ｎ／Ｍ＋２，・・・，２Ｎ／Ｍ｝をＨＷ
＿ＣＩＲＣＵＩＴ＃３に送信することができる。このように、電子回路は、直接接続され
ている他の電子回路に当該電子回路が更新した変数を送信してもよい。これに並行し、電
子回路は、直接接続されている他の電子回路から他の電子回路が更新した変数を受信して
もよい。また、電子回路は、第１の電子回路が更新した変数を第２の電子回路に中継して
もよい。
るとき、更新された変数｛ｓｍ｜ｍ＝１，２，・・・，Ｎ／Ｍ｝がＨＷ＿ＣＩＲＣＵＩＴ
＃２に送信される。このとき、ＨＷ＿ＣＩＲＣＵＩＴ＃２は、データリングｒｉｎｇＲに
ついて受信モードになっている。同時に、ＨＷ＿ＣＩＲＣＵＩＴ＃１は、データリングｒ
ｉｎｇＬについて受信モードになっていてもよい。このため、ＨＷ＿ＣＩＲＣＵＩＴ＃１
は、データリングｒｉｎｇＬについて送信モードになっているＨＷ＿ＣＩＲＣＵＩＴ＃２
から、更新された変数｛ｓｍ｜ｍ＝Ｎ／Ｍ＋１，（Ｎ／Ｍ＋２，・・・，２Ｎ／Ｍ｝を受
信してもよい。この後、ＨＷ＿ＣＩＲＣＵＩＴ＃２は、変数｛ｓｍ｜ｍ＝１，２，・・・
，Ｎ／Ｍ｝と、変数｛ｓｍ｜ｍ＝Ｎ／Ｍ＋１，（Ｎ／Ｍ＋２，・・・，２Ｎ／Ｍ｝をＨＷ
＿ＣＩＲＣＵＩＴ＃３に送信することができる。このように、電子回路は、直接接続され
ている他の電子回路に当該電子回路が更新した変数を送信してもよい。これに並行し、電
子回路は、直接接続されている他の電子回路から他の電子回路が更新した変数を受信して
もよい。また、電子回路は、第１の電子回路が更新した変数を第２の電子回路に中継して
もよい。
【0184】
上述のように、データの中継を含む送信処理および受信処理を、リングトポロジを形成
するように接続された、それぞれの電子回路に行わせることができる。これにより、Ｍ個
の電子回路は、変数の更新処理のそれぞれのイタレーションにおいて、直前に更新された
要素数Ｎ（フルサイズ）の第４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）のデータを使うこ
とができる。ただし、リングトポロジを形成するように接続された複数の電子回路に、デ
ータの中継を含む送信処理および受信処理を行わせ、それぞれの電子回路が変数の更新タ
イミングにおいて同じデータを得られるようにするためには、同期的な動作を実現する必
要がある。
するように接続された、それぞれの電子回路に行わせることができる。これにより、Ｍ個
の電子回路は、変数の更新処理のそれぞれのイタレーションにおいて、直前に更新された
要素数Ｎ（フルサイズ）の第４ベクトル（ｓ１，ｓ２，・・・，ｓＮ）のデータを使うこ
とができる。ただし、リングトポロジを形成するように接続された複数の電子回路に、デ
ータの中継を含む送信処理および受信処理を行わせ、それぞれの電子回路が変数の更新タ
イミングにおいて同じデータを得られるようにするためには、同期的な動作を実現する必
要がある。
【0185】
図３６は、複数の電子回路が実行する処理の例を示すタイミングチャートである。図３
６の横軸は、時刻を示している。処理のそれぞれのイタレーションの期間Ｔｓｔｅｐは、
通信期間Ｔｃｏｍｍと、演算期間Ｔｃｏｒｅとを含んでいる。演算期間Ｔｃｏｒｅでは、
演算回路４２（ＳＢ Ｃｏｒｅ）において、それぞれの変数の更新後の値が計算される。
また、通信期間Ｔｃｏｍｍは、電子回路の数Ｍに等しい数の通信フェーズを含んでいる。
ここでは、説明が複雑化するのを避けるため、Ｍ個の電子回路が同期して動作すると仮定
する。ＨＷ＿ＣＩＲＣＵＩＴ＃ｈの演算回路４２は、演算期間Ｔｃｏｒｅにおいて、Ｎ／
Ｍ個の粒子に対応する変数｛ｓｍ｜ｍ＝（ｈ－１）Ｎ／Ｍ＋１，（ｈ－１）Ｎ／Ｍ＋２，
・・・，ｈＮ／Ｍ｝の値を更新する。
６の横軸は、時刻を示している。処理のそれぞれのイタレーションの期間Ｔｓｔｅｐは、
通信期間Ｔｃｏｍｍと、演算期間Ｔｃｏｒｅとを含んでいる。演算期間Ｔｃｏｒｅでは、
演算回路４２（ＳＢ Ｃｏｒｅ）において、それぞれの変数の更新後の値が計算される。
また、通信期間Ｔｃｏｍｍは、電子回路の数Ｍに等しい数の通信フェーズを含んでいる。
ここでは、説明が複雑化するのを避けるため、Ｍ個の電子回路が同期して動作すると仮定
する。ＨＷ＿ＣＩＲＣＵＩＴ＃ｈの演算回路４２は、演算期間Ｔｃｏｒｅにおいて、Ｎ／
Ｍ個の粒子に対応する変数｛ｓｍ｜ｍ＝（ｈ－１）Ｎ／Ｍ＋１，（ｈ－１）Ｎ／Ｍ＋２，
・・・，ｈＮ／Ｍ｝の値を更新する。
【0186】
次に、通信期間Ｔｃｏｍｍの１通信フェーズで実行される処理について説明する。演算
回路４２は、更新した変数｛ｓｍ｜ｍ＝（ｈ－１）Ｎ／Ｍ＋１，（ｈ－１）Ｎ／Ｍ＋２，
・・・，ｈＮ／Ｍ｝を２つのグループ（グループＳｈ１、Ｓｈ２）に分割し、一方のグル
ープＳｈ１をバッファメモリｂｕｆＬに、他方のグループＳｈ２をバッファメモリｂｕｆ
Ｒに、それぞれ格納する。それぞれの電子回路（ＨＷ＿ＣＩＲＣＵＩＴ＃１～＃Ｍ）は、
データリングｒｉｎｇＬを使って、バッファメモリｂｕｆＬに格納されたデータを、通信
回路ｃｈ１の通信ポートＴＸを介して他の電子回路に送信することができる。また、それ
ぞれの電子回路（ＨＷ＿ＣＩＲＣＵＩＴ＃１～＃Ｍ）は、データリングｒｉｎｇＲを使い
、バッファメモリｂｕｆＲに格納されたデータを、通信回路ｃｈ２の通信ポートＴＸを介
して他の電子回路に送信することができる。バッファメモリｂｕｆＬに格納されたデータ
の送信処理と、バッファメモリｂｕｆＲに格納されたデータの送信処理とが並行して実行
されてもよい。
回路４２は、更新した変数｛ｓｍ｜ｍ＝（ｈ－１）Ｎ／Ｍ＋１，（ｈ－１）Ｎ／Ｍ＋２，
・・・，ｈＮ／Ｍ｝を２つのグループ（グループＳｈ１、Ｓｈ２）に分割し、一方のグル
ープＳｈ１をバッファメモリｂｕｆＬに、他方のグループＳｈ２をバッファメモリｂｕｆ
Ｒに、それぞれ格納する。それぞれの電子回路（ＨＷ＿ＣＩＲＣＵＩＴ＃１～＃Ｍ）は、
データリングｒｉｎｇＬを使って、バッファメモリｂｕｆＬに格納されたデータを、通信
回路ｃｈ１の通信ポートＴＸを介して他の電子回路に送信することができる。また、それ
ぞれの電子回路（ＨＷ＿ＣＩＲＣＵＩＴ＃１～＃Ｍ）は、データリングｒｉｎｇＲを使い
、バッファメモリｂｕｆＲに格納されたデータを、通信回路ｃｈ２の通信ポートＴＸを介
して他の電子回路に送信することができる。バッファメモリｂｕｆＬに格納されたデータ
の送信処理と、バッファメモリｂｕｆＲに格納されたデータの送信処理とが並行して実行
されてもよい。
【0187】
なお、バッファメモリｂｕｆＬ、ｂｕｆＲに格納されたデータをメモリ４３（Ｓｍｅｍ
）に保存してもよい。すなわち、メモリ４３（Ｓｍｅｍ）には、送信ポートＴＸに送信さ
れたデータと同じデータが保存される。また、バッファメモリｂｕｆＬ、ｂｕｆＲに格納
されたデータを送信ポートＴＸに送信する処理と、当該データをメモリ４３（Ｓｍｅｍ）
に保存する処理は、並行して実行されてもよい。このような動作を、“ｓｅｎｄ ＆ ｗ
ｒｉｔｅ動作”とよぶ。
）に保存してもよい。すなわち、メモリ４３（Ｓｍｅｍ）には、送信ポートＴＸに送信さ
れたデータと同じデータが保存される。また、バッファメモリｂｕｆＬ、ｂｕｆＲに格納
されたデータを送信ポートＴＸに送信する処理と、当該データをメモリ４３（Ｓｍｅｍ）
に保存する処理は、並行して実行されてもよい。このような動作を、“ｓｅｎｄ ＆ ｗ
ｒｉｔｅ動作”とよぶ。
【0188】
すなわち、電子回路は、Ｐｂ個の第２回路（回路ブロックＴＥｋ）によって更新された
第４ベクトルを分割し、一方の第１データを第１バッファメモリ（バッファメモリｂｕｆ
Ｌ）に格納し、他方の第２データを第２バッファメモリ（バッファメモリｂｕｆＲ）に格
納するように構成されていてもよい。さらに、電子回路は、第１バッファメモリに格納さ
れた第１データを第１送信ポート（通信回路ｃｈ１の送信ポートＴＸ）より送信し、第２
バッファメモリに格納された第２データを第２送信ポート（通信回路ｃｈ２の送信ポート
ＴＸ）より送信し、第１バッファメモリに格納された第１データと、第２バッファメモリ
に格納された第２データを第１メモリ（メモリ４３）に格納するように構成されていても
よい。
第４ベクトルを分割し、一方の第１データを第１バッファメモリ（バッファメモリｂｕｆ
Ｌ）に格納し、他方の第２データを第２バッファメモリ（バッファメモリｂｕｆＲ）に格
納するように構成されていてもよい。さらに、電子回路は、第１バッファメモリに格納さ
れた第１データを第１送信ポート（通信回路ｃｈ１の送信ポートＴＸ）より送信し、第２
バッファメモリに格納された第２データを第２送信ポート（通信回路ｃｈ２の送信ポート
ＴＸ）より送信し、第１バッファメモリに格納された第１データと、第２バッファメモリ
に格納された第２データを第１メモリ（メモリ４３）に格納するように構成されていても
よい。
【0189】
バッファメモリｂｕｆＬに格納されたデータの送信処理と、バッファメモリｂｕｆＲに
格納されたデータの送信処理とが完了したら、それぞれの電子回路（ＨＷ＿ＣＩＲＣＵＩ
Ｔ＃１～＃Ｍ）は、他の電子回路から送信されたデータを受信し、バッファメモリｂｕｆ
Ｒ、ｂｕｆＬに格納する。すなわち、それぞれの電子回路（ＨＷ＿ＣＩＲＣＵＩＴ＃１～
＃Ｍ）は、データリングｒｉｎｇＬに接続された通信回路ｃｈ２の通信ポートＲＸを介し
て受信したデータを、バッファメモリｂｕｆＬに保存する。また、それぞれの電子回路（
ＨＷ＿ＣＩＲＣＵＩＴ＃１～＃Ｍ）は、データリングｒｉｎｇＲに接続された通信回路ｃ
ｈ１の通信ポートＲＸを介して受信したデータを、バッファメモリｂｕｆＲに保存する。
データリングｒｉｎｇＬに接続された通信回路ｃｈ２の通信ポートＲＸにおけるデータの
受信処理と、データリングｒｉｎｇＲに接続された通信回路ｃｈ１の通信ポートＲＸにお
けるデータの受信処理は同時に実行されてもよい。ここで説明したような、送信処理が行
われた後に受信処理が行われる動作を“ｆｉｒｓｔ－ｓｅｎｄ－ｔｈｅｎ－ｒｅｃｅｉｖ
ｅ”ポリシとよぶ。
格納されたデータの送信処理とが完了したら、それぞれの電子回路（ＨＷ＿ＣＩＲＣＵＩ
Ｔ＃１～＃Ｍ）は、他の電子回路から送信されたデータを受信し、バッファメモリｂｕｆ
Ｒ、ｂｕｆＬに格納する。すなわち、それぞれの電子回路（ＨＷ＿ＣＩＲＣＵＩＴ＃１～
＃Ｍ）は、データリングｒｉｎｇＬに接続された通信回路ｃｈ２の通信ポートＲＸを介し
て受信したデータを、バッファメモリｂｕｆＬに保存する。また、それぞれの電子回路（
ＨＷ＿ＣＩＲＣＵＩＴ＃１～＃Ｍ）は、データリングｒｉｎｇＲに接続された通信回路ｃ
ｈ１の通信ポートＲＸを介して受信したデータを、バッファメモリｂｕｆＲに保存する。
データリングｒｉｎｇＬに接続された通信回路ｃｈ２の通信ポートＲＸにおけるデータの
受信処理と、データリングｒｉｎｇＲに接続された通信回路ｃｈ１の通信ポートＲＸにお
けるデータの受信処理は同時に実行されてもよい。ここで説明したような、送信処理が行
われた後に受信処理が行われる動作を“ｆｉｒｓｔ－ｓｅｎｄ－ｔｈｅｎ－ｒｅｃｅｉｖ
ｅ”ポリシとよぶ。
【0190】
すなわち、電子回路は、第２受信ポート（通信回路ｃｈ２の通信ポートＲＸ）より受信
した第３データを第１バッファメモリ（バッファメモリｂｕｆＬ）に格納し、第１受信ポ
ート（通信回路ｃｈ１の通信ポートＲＸ）より受信した第４データを第２バッファメモリ
に格納（バッファメモリｂｕｆＲ）し、第３データおよび第４データは、第１メモリ（メ
モリ４３）に格納されるように構成されていてもよい。
した第３データを第１バッファメモリ（バッファメモリｂｕｆＬ）に格納し、第１受信ポ
ート（通信回路ｃｈ１の通信ポートＲＸ）より受信した第４データを第２バッファメモリ
に格納（バッファメモリｂｕｆＲ）し、第３データおよび第４データは、第１メモリ（メ
モリ４３）に格納されるように構成されていてもよい。
【0191】
上述のデータリングｒｉｎｇＲ、ｒｉｎｇＬにおけるデータの送信処理（メモリ４３へ
のデータ保存処理を含んでいてもよい）と、その後のデータリングｒｉｎｇＲ、ｒｉｎｇ
Ｌにおけるデータの受信処理とが１通信フェーズに実行される処理である。この１通信フ
ェーズの処理を電子回路の数Ｍに等しい回数だけ繰り返すことにより、Ｍ個の電子回路は
、変数の更新処理のそれぞれのイタレーション（演算期間Ｔｃｏｒｅ）において、最近更
新された要素数Ｎ（フルサイズ）のベクトル（ｓ１，ｓ２，・・・，ｓＮ）のデータを使
うことができるようになる。最近更新された要素数Ｎ（フルサイズ）のベクトル（ｓ１，
ｓ２，・・・，ｓＮ）のデータは、メモリ４３（Ｓｍｅｍ）に保存される。
のデータ保存処理を含んでいてもよい）と、その後のデータリングｒｉｎｇＲ、ｒｉｎｇ
Ｌにおけるデータの受信処理とが１通信フェーズに実行される処理である。この１通信フ
ェーズの処理を電子回路の数Ｍに等しい回数だけ繰り返すことにより、Ｍ個の電子回路は
、変数の更新処理のそれぞれのイタレーション（演算期間Ｔｃｏｒｅ）において、最近更
新された要素数Ｎ（フルサイズ）のベクトル（ｓ１，ｓ２，・・・，ｓＮ）のデータを使
うことができるようになる。最近更新された要素数Ｎ（フルサイズ）のベクトル（ｓ１，
ｓ２，・・・，ｓＮ）のデータは、メモリ４３（Ｓｍｅｍ）に保存される。
【0192】
図３３では、バッファメモリｂｕｆＬから通信回路ｃｈ１の通信ポートＴＸにデータが
直接転送され、通信回路ｃｈ２のポートＲＸから受信されたデータは、直接バッファメモ
リｂｕｆＬに転送されていた。また、図３３では、バッファメモリｂｕｆＲから通信回路
ｃｈ２の通信ポートＴＸにデータが直接転送され、通信回路ｃｈ１の通信ポートＲＸから
受信されたデータは、直接バッファメモリｂｕｆＲに転送されていた。ただし、図３７の
構成例ように、通信回路ｃｈ１、ｃｈ２と、バッファメモリｂｕｆＬ、ｂｕｆＲの間に他
のメモリが配置されていてもよい。
直接転送され、通信回路ｃｈ２のポートＲＸから受信されたデータは、直接バッファメモ
リｂｕｆＬに転送されていた。また、図３３では、バッファメモリｂｕｆＲから通信回路
ｃｈ２の通信ポートＴＸにデータが直接転送され、通信回路ｃｈ１の通信ポートＲＸから
受信されたデータは、直接バッファメモリｂｕｆＲに転送されていた。ただし、図３７の
構成例ように、通信回路ｃｈ１、ｃｈ２と、バッファメモリｂｕｆＬ、ｂｕｆＲの間に他
のメモリが配置されていてもよい。
【0193】
図３７は、通信チャネルのより詳細な構成例を示している。図３７のＨＷ＿ＣＩＲＣＵ
ＩＴ＃ｈは、図３３の電子回路２０１～２０８の構成要素に加え、メモリ４４ａ、４４ｂ
、４５ａ、４５ｂを備えている。なお、図３７の送信器ＴＸ ＰＨＹは、上述の送信ポー
トＴＸに対応する。また、受信器ＲＸ ＰＨＹは、上述の受信ポートＲＸに対応する。メ
モリ４４ａは、通信回路ｃｈ１の通信ポートＴＸと、バッファメモリｂｕｆＬとの間に接
続されている。メモリ４４ｂは、通信回路ｃｈ２の通信ポートＴＸと、バッファメモリｂ
ｕｆＲとの間に接続されている。メモリ４５ａは、通信回路ｃｈ１の通信ポートＲＸと、
バッファメモリｂｕｆＲとの間に接続されている。メモリ４５ｂは、通信回路ｃｈ２の通
信ポートＲＸと、バッファメモリｂｕｆＬとの間に接続されている。メモリ４４ａ、４４
ｂは、ＴＸ ＦＩＦＯメモリに相当する。一方、メモリ４５ａ、４５ｂは、ＲＸ ＦＩＦ
Ｏメモリに相当する。ここで、ＦＩＦＯメモリとは、Ｆｉｒｓｔ－Ｉｎ－Ｆｉｒｓｔ－Ｏ
ｕｔ型メモリである。なお、図３７では、作図の都合上、演算回路４２（ＳＢ Ｃｏｒｅ
）と、メモリ４３（Ｓｍｅｍ）とが省略されている。
ＩＴ＃ｈは、図３３の電子回路２０１～２０８の構成要素に加え、メモリ４４ａ、４４ｂ
、４５ａ、４５ｂを備えている。なお、図３７の送信器ＴＸ ＰＨＹは、上述の送信ポー
トＴＸに対応する。また、受信器ＲＸ ＰＨＹは、上述の受信ポートＲＸに対応する。メ
モリ４４ａは、通信回路ｃｈ１の通信ポートＴＸと、バッファメモリｂｕｆＬとの間に接
続されている。メモリ４４ｂは、通信回路ｃｈ２の通信ポートＴＸと、バッファメモリｂ
ｕｆＲとの間に接続されている。メモリ４５ａは、通信回路ｃｈ１の通信ポートＲＸと、
バッファメモリｂｕｆＲとの間に接続されている。メモリ４５ｂは、通信回路ｃｈ２の通
信ポートＲＸと、バッファメモリｂｕｆＬとの間に接続されている。メモリ４４ａ、４４
ｂは、ＴＸ ＦＩＦＯメモリに相当する。一方、メモリ４５ａ、４５ｂは、ＲＸ ＦＩＦ
Ｏメモリに相当する。ここで、ＦＩＦＯメモリとは、Ｆｉｒｓｔ－Ｉｎ－Ｆｉｒｓｔ－Ｏ
ｕｔ型メモリである。なお、図３７では、作図の都合上、演算回路４２（ＳＢ Ｃｏｒｅ
）と、メモリ４３（Ｓｍｅｍ）とが省略されている。
【0194】
演算回路４２（ＳＢ Ｃｏｒｅ）がバッファメモリｂｕｆＬに格納したデータは、メモ
リ４４ａ（ＴＸ ＦＩＦＯメモリ）を介して、通信回路ｃｈ１の通信ポートＴＸよりＨＷ
＿ＣＩＲＣＵＩＴ＃（ｈ－１）に送信される。演算回路４２がバッファメモリｂｕｆＲに
格納したデータは、メモリ４４ｂ（ＴＸ ＦＩＦＯメモリ）を介して、通信回路ｃｈ２の
通信ポートＴＸよりＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ＋１）に送信される。通信回路ｃｈ１の
通信ポートＲＸで受信したデータは、メモリ４５ａ（ＲＸ ＦＩＦＯメモリ）を介して、
バッファメモリｂｕｆＲに転送される。通信回路ｃｈ２の通信ポートＲＸで受信したデー
タは、メモリ４５ｂ（ＲＸ ＦＩＦＯメモリ）を介して、バッファメモリｂｕｆＬに転送
される。すなわち、通信チャネルは、通信ポートＴＸ、ＴＸ ＦＩＦＯメモリ、バッファ
メモリの組合せまたは、通信ポートＲＸ、ＲＸ ＦＩＦＯメモリ、バッファメモリの組合
せを含む。
リ４４ａ（ＴＸ ＦＩＦＯメモリ）を介して、通信回路ｃｈ１の通信ポートＴＸよりＨＷ
＿ＣＩＲＣＵＩＴ＃（ｈ－１）に送信される。演算回路４２がバッファメモリｂｕｆＲに
格納したデータは、メモリ４４ｂ（ＴＸ ＦＩＦＯメモリ）を介して、通信回路ｃｈ２の
通信ポートＴＸよりＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ＋１）に送信される。通信回路ｃｈ１の
通信ポートＲＸで受信したデータは、メモリ４５ａ（ＲＸ ＦＩＦＯメモリ）を介して、
バッファメモリｂｕｆＲに転送される。通信回路ｃｈ２の通信ポートＲＸで受信したデー
タは、メモリ４５ｂ（ＲＸ ＦＩＦＯメモリ）を介して、バッファメモリｂｕｆＬに転送
される。すなわち、通信チャネルは、通信ポートＴＸ、ＴＸ ＦＩＦＯメモリ、バッファ
メモリの組合せまたは、通信ポートＲＸ、ＲＸ ＦＩＦＯメモリ、バッファメモリの組合
せを含む。
【0195】
ＳＢカーネル回路４１の駆動周波数ＦＳＢｋｅｒｎｅｌと、通信チャネルの駆動周波数
ＦＩＯＰＨＹは、等しくてもよいし、異なっていてもよい。メモリ４４ａ、４４ｂ、４５
ａ、４５ｂ（ＴＸ ＦＩＦＯメモリおよびＲＸ ＦＩＦＯメモリ）は、非対称なｒｅａｄ
／ｗｒｉｔｅスピードのストリーミングデータバッファを形成してもよい。例えば、ＴＸ
ＦＩＦＯメモリのｗｒｉｔｅポートは、周波数ＦＳＢｋｅｒｎｅｌで駆動され、ＴＸ
ＦＩＦＯメモリのｒｅａｄポートは、周波数ＦＩＯＰＨＹで駆動されてもよい。また、Ｒ
Ｘ ＦＩＦＯメモリのｒｅａｄポートは、ｗｒｉｔｅスピードは、周波数ＦＩＯＰＨＹで
駆動され、ＲＸ ＦＩＦＯメモリの周波数ＦＳＢｋｅｒｎｅｌで駆動されてもよい。
ＦＩＯＰＨＹは、等しくてもよいし、異なっていてもよい。メモリ４４ａ、４４ｂ、４５
ａ、４５ｂ（ＴＸ ＦＩＦＯメモリおよびＲＸ ＦＩＦＯメモリ）は、非対称なｒｅａｄ
／ｗｒｉｔｅスピードのストリーミングデータバッファを形成してもよい。例えば、ＴＸ
ＦＩＦＯメモリのｗｒｉｔｅポートは、周波数ＦＳＢｋｅｒｎｅｌで駆動され、ＴＸ
ＦＩＦＯメモリのｒｅａｄポートは、周波数ＦＩＯＰＨＹで駆動されてもよい。また、Ｒ
Ｘ ＦＩＦＯメモリのｒｅａｄポートは、ｗｒｉｔｅスピードは、周波数ＦＩＯＰＨＹで
駆動され、ＲＸ ＦＩＦＯメモリの周波数ＦＳＢｋｅｒｎｅｌで駆動されてもよい。
【0196】
図３８は、リングトポロジに対応したハードウェアの構成例を示したブロック図である
。図３８には、演算回路４２（ＳＢ Ｃｏｒｅ）と、メモリ４３（Ｓｍｅｍ）が示されて
いる。演算回路４２は、上述の電子回路２００の回路ブロックＭＭＴＥ１～ＭＭＴＥＰｂ
に相当する構成および機能を備えている。上述の電子回路２００では、データ依存性の問
題を解決するため、メモリＳｍｅｍはダブルバッファ構成を採用していた。ただし、図３
３および図３７に示している、複数の電子回路への実装例では、バッファメモリｂｕｆＬ
、ｂｕｆＲがデータ依存性の問題を解決する。したがって、メモリ４３として、ダブルバ
ッファ構造のメモリを使わなくてもよい。
。図３８には、演算回路４２（ＳＢ Ｃｏｒｅ）と、メモリ４３（Ｓｍｅｍ）が示されて
いる。演算回路４２は、上述の電子回路２００の回路ブロックＭＭＴＥ１～ＭＭＴＥＰｂ
に相当する構成および機能を備えている。上述の電子回路２００では、データ依存性の問
題を解決するため、メモリＳｍｅｍはダブルバッファ構成を採用していた。ただし、図３
３および図３７に示している、複数の電子回路への実装例では、バッファメモリｂｕｆＬ
、ｂｕｆＲがデータ依存性の問題を解決する。したがって、メモリ４３として、ダブルバ
ッファ構造のメモリを使わなくてもよい。
【0197】
次に、電子回路間で同期をとる方法について説明する。複数の電子回路は、必ず同時に
起動されなくてもよい。また、複数の電子回路のクロックが同期されていなくてもよい。
以下では、異なるタイミングに起動され、クロックが同期していない複数の電子回路が使
われた場合でも、動作タイミングを自発的に同期させる方法について説明する。はじめに
、複数の電子回路が同期して動作する場合（図３９のタイムチャート）について説明した
後、複数の電子回路が時差をもって順次起動した場合（図４０のタイムチャート）につい
て説明する。図３９、図４０のタイムチャートでは、いずれも横軸が時刻に対応している
。
起動されなくてもよい。また、複数の電子回路のクロックが同期されていなくてもよい。
以下では、異なるタイミングに起動され、クロックが同期していない複数の電子回路が使
われた場合でも、動作タイミングを自発的に同期させる方法について説明する。はじめに
、複数の電子回路が同期して動作する場合（図３９のタイムチャート）について説明した
後、複数の電子回路が時差をもって順次起動した場合（図４０のタイムチャート）につい
て説明する。図３９、図４０のタイムチャートでは、いずれも横軸が時刻に対応している
。
【0198】
図３９のタイムチャートにおいて、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈのＳＢカーネル回路４１
は、バッファメモリｂｕｆＬ、ｂｕｆＲに格納されたデータを、ＴＸ ＦＩＦＯ（メモリ
４４ａ、４４ｂ）に書き込む（Ｔｗｒｉｔｅ＿ＴＸ ＦＩＦＯ）。この時点で、送信器Ｔ
Ｘ ＰＨＹによる送信動作が開始する。送信器ＴＸ ＰＨＹは、ＴＸ ＦＩＦＯからデー
タを読み出し、読み出したデータを通信回路ｃｈ１、ｃｈ２のポートＴＸ（ＴＸ ＰＨＹ
）から同時に転送する（Ｔｒｅａｄ＿ＴＸ ＦＩＦＯ）。なお、ＴＸ ＦＩＦＯにデータ
が格納されていない場合、送信器ＴＸ ＰＨＹは、ＴＸ ＦＩＦＯからのデータ読み出し
を行わない。転送されたデータは、物理遅延λＰＨＹの後、ＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ
－１）の通信回路ｃｈ２に対応するＲＸ ＦＩＦＯおよびＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ＋
１）の通信回路ｃｈ１に対応するＲＸ ＦＩＦＯに格納される。なお、物理遅延λＰＨＹ
は、例えば、送信器ＴＸ ＰＨＹの内部レイテンシ、受信器ＲＸ ＰＨＹの内部レイテン
シ、伝送線による遅延を含む。光電変換が行われている場合、物理遅延λＰＨＹは、光電
変換素子における送信時および／または受信時のレイテンシを含んでいてもよい。
は、バッファメモリｂｕｆＬ、ｂｕｆＲに格納されたデータを、ＴＸ ＦＩＦＯ（メモリ
４４ａ、４４ｂ）に書き込む（Ｔｗｒｉｔｅ＿ＴＸ ＦＩＦＯ）。この時点で、送信器Ｔ
Ｘ ＰＨＹによる送信動作が開始する。送信器ＴＸ ＰＨＹは、ＴＸ ＦＩＦＯからデー
タを読み出し、読み出したデータを通信回路ｃｈ１、ｃｈ２のポートＴＸ（ＴＸ ＰＨＹ
）から同時に転送する（Ｔｒｅａｄ＿ＴＸ ＦＩＦＯ）。なお、ＴＸ ＦＩＦＯにデータ
が格納されていない場合、送信器ＴＸ ＰＨＹは、ＴＸ ＦＩＦＯからのデータ読み出し
を行わない。転送されたデータは、物理遅延λＰＨＹの後、ＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ
－１）の通信回路ｃｈ２に対応するＲＸ ＦＩＦＯおよびＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ＋
１）の通信回路ｃｈ１に対応するＲＸ ＦＩＦＯに格納される。なお、物理遅延λＰＨＹ
は、例えば、送信器ＴＸ ＰＨＹの内部レイテンシ、受信器ＲＸ ＰＨＹの内部レイテン
シ、伝送線による遅延を含む。光電変換が行われている場合、物理遅延λＰＨＹは、光電
変換素子における送信時および／または受信時のレイテンシを含んでいてもよい。
【0199】
ＳＢカーネル回路４１は、ＴＸ ＦＩＦＯ（メモリ４４ａ、４４ｂ）へのデータ書き込
み（送信動作）が終わった後に、動作に遷移することができる。受信器ＲＸ ＰＨＹは、
データを受信したら、当該データをＲＸ ＦＩＦＯ（メモリ４５ａ、４５ｂ）に書き込む
。ＳＢカーネル回路４１は、ＲＸ ＦＩＦＯ（メモリ４５ａ、４５ｂ）に格納されている
データを、バッファメモリｂｕｆＬ、ｂｕｆＲに書き込む。ＳＢカーネル回路４１は、ス
トール可能（Ｓｔａｌｌａｂｌｅ）に構成されている。このため、いずれかのＲＸ ＦＩ
ＦＯ（メモリ４５ａ、４５ｂのいずれか）にデータが格納されていない場合、ＳＢカーネ
ル回路４１は、バッファメモリｂｕｆＬ、ｂｕｆＲへの書き込みを行わず、一時的に待機
状態（ｓｔａｌｌ状態）に入ってもよい。図３９のタイムチャートでは、ＳＢカーネル回
路４１が受信動作に遷移する前に、受信器ＲＸ ＰＨＹが受信したデータをＲＸ ＦＩＦ
Ｏに書き込んでいるため、ＲＸ ＦＩＦＯがｅｍｐｔｙにならず、ＳＢカーネル回路４１
のストールは発生しない。
み（送信動作）が終わった後に、動作に遷移することができる。受信器ＲＸ ＰＨＹは、
データを受信したら、当該データをＲＸ ＦＩＦＯ（メモリ４５ａ、４５ｂ）に書き込む
。ＳＢカーネル回路４１は、ＲＸ ＦＩＦＯ（メモリ４５ａ、４５ｂ）に格納されている
データを、バッファメモリｂｕｆＬ、ｂｕｆＲに書き込む。ＳＢカーネル回路４１は、ス
トール可能（Ｓｔａｌｌａｂｌｅ）に構成されている。このため、いずれかのＲＸ ＦＩ
ＦＯ（メモリ４５ａ、４５ｂのいずれか）にデータが格納されていない場合、ＳＢカーネ
ル回路４１は、バッファメモリｂｕｆＬ、ｂｕｆＲへの書き込みを行わず、一時的に待機
状態（ｓｔａｌｌ状態）に入ってもよい。図３９のタイムチャートでは、ＳＢカーネル回
路４１が受信動作に遷移する前に、受信器ＲＸ ＰＨＹが受信したデータをＲＸ ＦＩＦ
Ｏに書き込んでいるため、ＲＸ ＦＩＦＯがｅｍｐｔｙにならず、ＳＢカーネル回路４１
のストールは発生しない。
【0200】
図４０のタイムチャートにおいて、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈのＳＢカーネル回路４１
は、他の電子回路（ＨＷ＿ＣＩＲＣＵＩＴ）の動作状態に関わらず、送信時の動作（ＴＸ
ＦＩＦＯへのデータ書き込み）を実行する。通信回路ｃｈ１、ｃｈ２の送信器ＴＸ Ｐ
ＨＹは、ＴＸ ＦＩＦＯ（メモリ４４ａ、４４ｂ）にデータがあれば、任意のタイミング
でＴＸ ＦＩＦＯ（メモリ４４ａ、４４ｂ）からデータを読み出し、それを送信する。Ｈ
Ｗ＿ＣＩＲＣＵＩＴ＃ｈのＴＸ ＦＩＦＯから読み出されたデータは、物理遅延λＰＨＹ
の後、ＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ－１）の通信回路ｃｈ２に対応するＲＸ ＦＩＦＯと
、ＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ＋１）の通信回路ｃｈ１に対応するＲＸ ＦＩＦＯに格納
される。なお、ＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ－１）の通信回路ｃｈ２およびＨＷ＿ＣＩＲ
ＣＵＩＴ＃（ｈ＋１）の通信回路ｃｈ１では、受信器ＲＸ ＰＨＹがホスト側（ＳＢカー
ネル回路４１側）の制御に関わらず、受信状態となっている。すなわち、受信器ＲＸ Ｐ
ＨＹは、ａｕｔｏ－ｒｕｎモードに設定されている。この場合、受信器ＲＸ ＰＨＹがデ
ータを受信すれば、タイミングに関係なく、受信されたデータがＲＸ ＦＩＦＯに書き込
まれる。
は、他の電子回路（ＨＷ＿ＣＩＲＣＵＩＴ）の動作状態に関わらず、送信時の動作（ＴＸ
ＦＩＦＯへのデータ書き込み）を実行する。通信回路ｃｈ１、ｃｈ２の送信器ＴＸ Ｐ
ＨＹは、ＴＸ ＦＩＦＯ（メモリ４４ａ、４４ｂ）にデータがあれば、任意のタイミング
でＴＸ ＦＩＦＯ（メモリ４４ａ、４４ｂ）からデータを読み出し、それを送信する。Ｈ
Ｗ＿ＣＩＲＣＵＩＴ＃ｈのＴＸ ＦＩＦＯから読み出されたデータは、物理遅延λＰＨＹ
の後、ＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ－１）の通信回路ｃｈ２に対応するＲＸ ＦＩＦＯと
、ＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ＋１）の通信回路ｃｈ１に対応するＲＸ ＦＩＦＯに格納
される。なお、ＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ－１）の通信回路ｃｈ２およびＨＷ＿ＣＩＲ
ＣＵＩＴ＃（ｈ＋１）の通信回路ｃｈ１では、受信器ＲＸ ＰＨＹがホスト側（ＳＢカー
ネル回路４１側）の制御に関わらず、受信状態となっている。すなわち、受信器ＲＸ Ｐ
ＨＹは、ａｕｔｏ－ｒｕｎモードに設定されている。この場合、受信器ＲＸ ＰＨＹがデ
ータを受信すれば、タイミングに関係なく、受信されたデータがＲＸ ＦＩＦＯに書き込
まれる。
【0201】
ＨＷ＿ＣＩＲＣＵＩＴ＃ｈの受信器ＲＸ ＰＨＹは、ＳＢカーネル回路４１によるＴＸ
ＦＩＦＯ（メモリ４４ａ、４４ｂ）へのデータ書き込み（送信動作）が終わった後に受
信動作を開始する。ただし、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈの通信回路ｃｈ１に対応するＲＸ
ＦＩＦＯまたは、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈの通信回路ｃｈ２に対応するＲＸ ＦＩＦ
Ｏのいずれかにデータが格納されていない場合、ＳＢカーネル回路４１は、一時的に待機
状態（ｓｔａｌｌ状態）に入ってもよい。そして、ＳＢカーネル回路４１は、通信回路ｃ
ｈ１に対応するＲＸ ＦＩＦＯまたは、通信回路ｃｈ２に対応するＲＸ ＦＩＦＯの両方
にデータが格納されたら、受信時における動作を再開することができる。すなわち、ＨＷ
＿ＣＩＲＣＵＩＴ＃（ｈ－１）およびＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ＋１）の両方がデータ
の送信を開始する。そして、両方の電子回路（ＨＷ＿ＣＩＲＣＵＩＴ）がデータの送信を
完了した時刻から物理遅延λＰＨＹに等しい期間が経過すると、ＲＸ ＦＩＦＯの両方に
データが格納される。このとき、ＳＢカーネル回路４１は、待機状態（ｓｔａｌｌ状態）
から離脱し、受信時における動作を再開する。ＳＢカーネル回路４１は、ＲＸ ＦＩＦＯ
（メモリ４５ａ、４５ｂ）に格納されているデータを、バッファメモリｂｕｆＬ、ｂｕｆ
Ｒに書き込むことができる。
ＦＩＦＯ（メモリ４４ａ、４４ｂ）へのデータ書き込み（送信動作）が終わった後に受
信動作を開始する。ただし、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈの通信回路ｃｈ１に対応するＲＸ
ＦＩＦＯまたは、ＨＷ＿ＣＩＲＣＵＩＴ＃ｈの通信回路ｃｈ２に対応するＲＸ ＦＩＦ
Ｏのいずれかにデータが格納されていない場合、ＳＢカーネル回路４１は、一時的に待機
状態（ｓｔａｌｌ状態）に入ってもよい。そして、ＳＢカーネル回路４１は、通信回路ｃ
ｈ１に対応するＲＸ ＦＩＦＯまたは、通信回路ｃｈ２に対応するＲＸ ＦＩＦＯの両方
にデータが格納されたら、受信時における動作を再開することができる。すなわち、ＨＷ
＿ＣＩＲＣＵＩＴ＃（ｈ－１）およびＨＷ＿ＣＩＲＣＵＩＴ＃（ｈ＋１）の両方がデータ
の送信を開始する。そして、両方の電子回路（ＨＷ＿ＣＩＲＣＵＩＴ）がデータの送信を
完了した時刻から物理遅延λＰＨＹに等しい期間が経過すると、ＲＸ ＦＩＦＯの両方に
データが格納される。このとき、ＳＢカーネル回路４１は、待機状態（ｓｔａｌｌ状態）
から離脱し、受信時における動作を再開する。ＳＢカーネル回路４１は、ＲＸ ＦＩＦＯ
（メモリ４５ａ、４５ｂ）に格納されているデータを、バッファメモリｂｕｆＬ、ｂｕｆ
Ｒに書き込むことができる。
【0202】
図４０のタイムチャートの動作では、ＲＸ ＦＩＦＯ（メモリ４５ａ、４５ｂ）にデー
タが格納されていない電子回路（ＨＷ＿ＣＩＲＣＵＩＴ）が待機状態（ｓｔａｌｌ状態）
に入り、当該電子回路のＲＸ ＦＩＦＯに他の電子回路より送信されたデータが格納され
たら、ＳＢカーネル回路４１が待機状態（ｓｔａｌｌ状態）から離脱するという動作が繰
り返される。この動作が繰り返されることによって、電子回路間の同期が行われる。電子
回路間で同期をとることによって、起動時刻の違いによるタイミングのずれが１通信フェ
ーズの長さより小さくなるまで、軽減される。
タが格納されていない電子回路（ＨＷ＿ＣＩＲＣＵＩＴ）が待機状態（ｓｔａｌｌ状態）
に入り、当該電子回路のＲＸ ＦＩＦＯに他の電子回路より送信されたデータが格納され
たら、ＳＢカーネル回路４１が待機状態（ｓｔａｌｌ状態）から離脱するという動作が繰
り返される。この動作が繰り返されることによって、電子回路間の同期が行われる。電子
回路間で同期をとることによって、起動時刻の違いによるタイミングのずれが１通信フェ
ーズの長さより小さくなるまで、軽減される。
【0203】
すなわち、電子回路は、さらに第１ＦＩＦＯメモリ（メモリ４４ａ）と、第２ＦＩＦＯ
メモリ（メモリ４５ａ）と、第３ＦＩＦＯ（メモリ４５ｂ）メモリと、第４ＦＩＦＯメモ
リ（メモリ４４ｂ）とを備えていてもよい。第１ＦＩＦＯメモリは、第１送信ポート（通
信回路ｃｈ１の送信ポートＴＸ）と、第１バッファメモリ（バッファメモリｂｕｆＬ）と
の間に接続されている。第２ＦＩＦＯメモリは、第１受信ポート（通信回路ｃｈ１の受信
ポートＲＸ）と、第２バッファメモリ（バッファメモリｂｕｆＲ）との間に接続されてい
る。第３ＦＩＦＯメモリは、第２受信ポート（通信回路ｃｈ２の受信ポートＲＸ）と、第
１バッファメモリとの間に接続されている。第４ＦＩＦＯメモリは、第２送信ポート（通
信回路ｃｈ２の送信ポートＴＸ）と、第２バッファメモリとの間に接続されている。電子
回路は、第２ＦＩＦＯメモリまたは第４ＦＩＦＯメモリの両方にデータが格納されていな
い場合には、待機状態に遷移し、第２ＦＩＦＯメモリまたは第４ＦＩＦＯメモリの両方に
データが格納されている場合には、待機状態が解除されるように構成されていてもよい。
メモリ（メモリ４５ａ）と、第３ＦＩＦＯ（メモリ４５ｂ）メモリと、第４ＦＩＦＯメモ
リ（メモリ４４ｂ）とを備えていてもよい。第１ＦＩＦＯメモリは、第１送信ポート（通
信回路ｃｈ１の送信ポートＴＸ）と、第１バッファメモリ（バッファメモリｂｕｆＬ）と
の間に接続されている。第２ＦＩＦＯメモリは、第１受信ポート（通信回路ｃｈ１の受信
ポートＲＸ）と、第２バッファメモリ（バッファメモリｂｕｆＲ）との間に接続されてい
る。第３ＦＩＦＯメモリは、第２受信ポート（通信回路ｃｈ２の受信ポートＲＸ）と、第
１バッファメモリとの間に接続されている。第４ＦＩＦＯメモリは、第２送信ポート（通
信回路ｃｈ２の送信ポートＴＸ）と、第２バッファメモリとの間に接続されている。電子
回路は、第２ＦＩＦＯメモリまたは第４ＦＩＦＯメモリの両方にデータが格納されていな
い場合には、待機状態に遷移し、第２ＦＩＦＯメモリまたは第４ＦＩＦＯメモリの両方に
データが格納されている場合には、待機状態が解除されるように構成されていてもよい。
【0204】
上述では、シミュレーテッド分岐アルゴリズムの複数の実装例について説明した。ただ
し、シミュレーテッド分岐アルゴリズムのありうる実装例はこれに限らず、その他の構成
が採用されてもよい。また、上述の複数の実装例を組み合わせることによってシミュレー
テッド分岐アルゴリズムを実行する電子回路または情報処理装置を実現してもよい。上述
の実施形態に係る電子回路または情報処理装置を使うことにより、組合せ最適化問題の解
を実用的な時間内で計算することが可能となる。また、上述の実施形態に係る電子回路ま
たは情報処理装置を使うことにより、組合せ最適化問題の最適解または、組合せ最適化問
題の最適解により近い、近似解を計算することができるようになる。
し、シミュレーテッド分岐アルゴリズムのありうる実装例はこれに限らず、その他の構成
が採用されてもよい。また、上述の複数の実装例を組み合わせることによってシミュレー
テッド分岐アルゴリズムを実行する電子回路または情報処理装置を実現してもよい。上述
の実施形態に係る電子回路または情報処理装置を使うことにより、組合せ最適化問題の解
を実用的な時間内で計算することが可能となる。また、上述の実施形態に係る電子回路ま
たは情報処理装置を使うことにより、組合せ最適化問題の最適解または、組合せ最適化問
題の最適解により近い、近似解を計算することができるようになる。
【0205】
特に、上述の情報処理装置、プログラム、情報処理方法、電子回路および計算システム
を用いることにより、ＨＯＢＯ（Ｈｉｇｈｅｒ Ｏｒｄｅｒ Ｂｉｎａｒｙ Ｏｐｔｉｍ
ｉｚａｔｉｏｎ）を含む制約なし多項式２値変数最適化（ＰＵＢＯ：Ｐｏｌｙｎｏｍｉａ
ｌ Ｕｎｃｏｎｓｔｒａｉｎｅｄ Ｂｉｎａｒｙ Ｏｐｔｉｍｉｚａｔｉｏｎ）を解くこ
とができる。３次以上の項を含む目的関数を扱える情報処理装置、プログラム、情報処理
方法、電子回路および計算システムを使えば、ペナルティ関数などを導入して３次以上の
項を含む目的関数を２次の目的関数に変換する必要がなくなる。このため、上述の情報処
理装置、プログラム、情報処理方法、電子回路および計算システムを提供することにより
、各種の組合せ最適化問題の求解をより容易に行うことができるようになる。
を用いることにより、ＨＯＢＯ（Ｈｉｇｈｅｒ Ｏｒｄｅｒ Ｂｉｎａｒｙ Ｏｐｔｉｍ
ｉｚａｔｉｏｎ）を含む制約なし多項式２値変数最適化（ＰＵＢＯ：Ｐｏｌｙｎｏｍｉａ
ｌ Ｕｎｃｏｎｓｔｒａｉｎｅｄ Ｂｉｎａｒｙ Ｏｐｔｉｍｉｚａｔｉｏｎ）を解くこ
とができる。３次以上の項を含む目的関数を扱える情報処理装置、プログラム、情報処理
方法、電子回路および計算システムを使えば、ペナルティ関数などを導入して３次以上の
項を含む目的関数を２次の目的関数に変換する必要がなくなる。このため、上述の情報処
理装置、プログラム、情報処理方法、電子回路および計算システムを提供することにより
、各種の組合せ最適化問題の求解をより容易に行うことができるようになる。
【0206】
なお、本発明の実施形態は、下記の構成例を含んでいてもよい。
【0207】
（構成例１）
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づき、第
３ベクトルのそれぞれの要素を更新するように構成され、前記基本式の変数は、第１ベク
トルの要素、または、前記第１ベクトルの要素を第１値もしくは前記第１値より大きい第
２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、積和演算部と
、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、もしくは、前記第２ベクト
ルの対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更
新し、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定し、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定し、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と
前記第１ベクトルの対応する要素との積を重み付けした値、ならびに、前記第３ベクトル
の対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新
するように構成された更新部とを備える、
情報処理装置。
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づき、第
３ベクトルのそれぞれの要素を更新するように構成され、前記基本式の変数は、第１ベク
トルの要素、または、前記第１ベクトルの要素を第１値もしくは前記第１値より大きい第
２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、積和演算部と
、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、もしくは、前記第２ベクト
ルの対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更
新し、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定し、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定し、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と
前記第１ベクトルの対応する要素との積を重み付けした値、ならびに、前記第３ベクトル
の対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新
するように構成された更新部とを備える、
情報処理装置。
【0208】
（構成例２）
前記更新部は、値が前記第１値と前記第２値の間にある第３値より小さい前記第１ベク
トルの要素を前記第１値に変換し、値が前記第３値より大きい前記第１ベクトルの要素を
前記第２値に変換することによって、組合せ最適化問題の解を求めるように構成されてい
る、
構成例１に記載の情報処理装置。
前記更新部は、値が前記第１値と前記第２値の間にある第３値より小さい前記第１ベク
トルの要素を前記第１値に変換し、値が前記第３値より大きい前記第１ベクトルの要素を
前記第２値に変換することによって、組合せ最適化問題の解を求めるように構成されてい
る、
構成例１に記載の情報処理装置。
【0209】
（構成例３）
前記更新部は、前記第１ベクトル、前記第２ベクトル、前記第３ベクトルの更新回数ま
たは前記第１係数の値がしきい値より大きくなったときに前記組合せ最適化問題の解を求
めるように構成されている、
構成例２に記載の情報処理装置。
前記更新部は、前記第１ベクトル、前記第２ベクトル、前記第３ベクトルの更新回数ま
たは前記第１係数の値がしきい値より大きくなったときに前記組合せ最適化問題の解を求
めるように構成されている、
構成例２に記載の情報処理装置。
【0210】
（構成例４）
前記更新部は、値が前記第１値より小さい前記第１ベクトルの要素に対応する前記第２
ベクトルの要素、または、前記第２値より大きい前記第１ベクトルの要素に対応する前記
第２ベクトルの要素を、もとの前記第２ベクトルの要素に、第２係数を乗じた値に更新す
るように構成されている、
構成例１ないし３のいずれか一項に記載の情報処理装置。
前記更新部は、値が前記第１値より小さい前記第１ベクトルの要素に対応する前記第２
ベクトルの要素、または、前記第２値より大きい前記第１ベクトルの要素に対応する前記
第２ベクトルの要素を、もとの前記第２ベクトルの要素に、第２係数を乗じた値に更新す
るように構成されている、
構成例１ないし３のいずれか一項に記載の情報処理装置。
【0211】
（構成例５）
前記更新部は、値が前記第１値より小さい前記第１ベクトルの要素に対応する前記第２
ベクトルの要素の値、または、値が前記第２値より大きい前記第１ベクトルの要素に対応
する前記第２ベクトルの要素の値を、擬似乱数に設定するように構成されている、
構成例１ないし３のいずれか一項に記載の情報処理装置。
前記更新部は、値が前記第１値より小さい前記第１ベクトルの要素に対応する前記第２
ベクトルの要素の値、または、値が前記第２値より大きい前記第１ベクトルの要素に対応
する前記第２ベクトルの要素の値を、擬似乱数に設定するように構成されている、
構成例１ないし３のいずれか一項に記載の情報処理装置。
【0212】
（構成例６）
前記更新部は、値が－１より小さい前記第１ベクトルの要素に対応する前記第２ベクト
ルの要素、または、値が１より大きい前記第１ベクトルの要素に対応する前記第２ベクト
ルの要素を、もとの前記第２ベクトルの要素に第２係数を乗じた値に更新するように構成
されている、
構成例１ないし３のいずれか一項に記載の情報処理装置。
前記更新部は、値が－１より小さい前記第１ベクトルの要素に対応する前記第２ベクト
ルの要素、または、値が１より大きい前記第１ベクトルの要素に対応する前記第２ベクト
ルの要素を、もとの前記第２ベクトルの要素に第２係数を乗じた値に更新するように構成
されている、
構成例１ないし３のいずれか一項に記載の情報処理装置。
【0213】
（構成例７）
前記積和演算部は、第１ベクトルの要素を変数として計算した前記基本式の値を前記第
１関数で変換した値に基づいて前記第３ベクトルのそれぞれの要素を更新するように構成
されている、
構成例１ないし６のいずれか一項に記載の情報処理装置。
前記積和演算部は、第１ベクトルの要素を変数として計算した前記基本式の値を前記第
１関数で変換した値に基づいて前記第３ベクトルのそれぞれの要素を更新するように構成
されている、
構成例１ないし６のいずれか一項に記載の情報処理装置。
【0214】
（構成例８）
前記積和演算部は、前記第１係数をパラメータとする第２関数を乗じることによって前
記第３ベクトルのそれぞれの要素を更新するように構成されている、
構成例７に記載の情報処理装置。
前記積和演算部は、前記第１係数をパラメータとする第２関数を乗じることによって前
記第３ベクトルのそれぞれの要素を更新するように構成されている、
構成例７に記載の情報処理装置。
【0215】
（構成例９）
前記更新部は、前記第１ベクトルのノルムを前記第３ベクトルのノルムで除算した第３
係数を計算し、
前記第２ベクトルの要素に、前記第１係数と更新された前記第１ベクトルの対応する要
素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を前記第３係数で
重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成さ
れている、
構成例１ないし８のいずれか一項に記載の情報処理装置。
前記更新部は、前記第１ベクトルのノルムを前記第３ベクトルのノルムで除算した第３
係数を計算し、
前記第２ベクトルの要素に、前記第１係数と更新された前記第１ベクトルの対応する要
素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を前記第３係数で
重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成さ
れている、
構成例１ないし８のいずれか一項に記載の情報処理装置。
【0216】
（構成例１０）
前記更新部は、前記第１ベクトルどうしの内積を、前記第１ベクトルと前記第３ベクト
ルの内積の絶対値で除算した第３係数を計算し、
前記第２ベクトルの要素に、前記第１係数と更新された前記第１ベクトルの対応する要
素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を前記第３係数で
重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成さ
れている、
構成例１ないし８のいずれか一項に記載の情報処理装置。
前記更新部は、前記第１ベクトルどうしの内積を、前記第１ベクトルと前記第３ベクト
ルの内積の絶対値で除算した第３係数を計算し、
前記第２ベクトルの要素に、前記第１係数と更新された前記第１ベクトルの対応する要
素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を前記第３係数で
重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成さ
れている、
構成例１ないし８のいずれか一項に記載の情報処理装置。
【0217】
（構成例１１）
前記更新部は、前記第４ベクトルのノルムを、前記第３ベクトルのノルムで除算した第
３係数を計算し、
前記第２ベクトルの要素に、前記第１係数と更新された前記第１ベクトルの対応する要
素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を前記第３係数で
重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成さ
れている、
構成例１ないし８のいずれか一項に記載の情報処理装置。
前記更新部は、前記第４ベクトルのノルムを、前記第３ベクトルのノルムで除算した第
３係数を計算し、
前記第２ベクトルの要素に、前記第１係数と更新された前記第１ベクトルの対応する要
素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を前記第３係数で
重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成さ
れている、
構成例１ないし８のいずれか一項に記載の情報処理装置。
【0218】
（構成例１２）
前記更新部は、前記第４ベクトルどうしの内積を、前記第４ベクトルと前記第３ベクト
ルの内積の絶対値で除算した第３係数を計算し、
前記第２ベクトルの要素に、前記第１係数と更新された前記第１ベクトルの対応する要
素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を前記第３係数で
重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成さ
れている、
構成例１ないし８のいずれか一項に記載の情報処理装置。
前記更新部は、前記第４ベクトルどうしの内積を、前記第４ベクトルと前記第３ベクト
ルの内積の絶対値で除算した第３係数を計算し、
前記第２ベクトルの要素に、前記第１係数と更新された前記第１ベクトルの対応する要
素との積を重み付けした値ならびに、前記第３ベクトルの対応する要素を前記第３係数で
重み付けした値を加算することによって前記第２ベクトルの要素を更新するように構成さ
れている、
構成例１ないし８のいずれか一項に記載の情報処理装置。
【0219】
（構成例１３）
前記更新部は、前記第３係数がローパスフィルタを通過した後の値である第４係数を計
算し、前記第３係数に代わり、前記第４係数を用いて前記第２ベクトルの要素を更新する
ように構成されている、
構成例９ないし１２のいずれか一項に記載の情報処理装置。
前記更新部は、前記第３係数がローパスフィルタを通過した後の値である第４係数を計
算し、前記第３係数に代わり、前記第４係数を用いて前記第２ベクトルの要素を更新する
ように構成されている、
構成例９ないし１２のいずれか一項に記載の情報処理装置。
【0220】
（構成例１４）
前記第１値は－１、前記第２値は１であり、
前記目的関数は、イジングモデルのエネルギー式に相当する項を含んでいる、
構成例１ないし１３のいずれか一項に記載の情報処理装置。
前記第１値は－１、前記第２値は１であり、
前記目的関数は、イジングモデルのエネルギー式に相当する項を含んでいる、
構成例１ないし１３のいずれか一項に記載の情報処理装置。
【0221】
（構成例１５）
前記目的関数は、多体相互作用の項を含んでいる、
構成例１４に記載の情報処理装置。
（構成例１６）
前記基本式の１階のテンソルを含む項は、更新回数に応じて単調減少または単調増加す
る、
構成例１ないし１４のいずれか一項に記載の情報処理装置。
前記目的関数は、多体相互作用の項を含んでいる、
構成例１４に記載の情報処理装置。
（構成例１６）
前記基本式の１階のテンソルを含む項は、更新回数に応じて単調減少または単調増加す
る、
構成例１ないし１４のいずれか一項に記載の情報処理装置。
【0222】
（構成例１７）
複数のプロセッサを備え、
前記更新部は、前記複数のプロセッサを含み、前記更新部の前記複数のプロセッサのそ
れぞれは、前記第１ベクトルの一部の要素および前記第２ベクトルの一部の要素を更新す
るように構成されている、
構成例１ないし１６のいずれか一項に記載の情報処理装置。
複数のプロセッサを備え、
前記更新部は、前記複数のプロセッサを含み、前記更新部の前記複数のプロセッサのそ
れぞれは、前記第１ベクトルの一部の要素および前記第２ベクトルの一部の要素を更新す
るように構成されている、
構成例１ないし１６のいずれか一項に記載の情報処理装置。
【0223】
（構成例１８）
前記積和演算部は、前記複数のプロセッサを含み、前記積和演算部の前記複数のプロセ
ッサのそれぞれは、前記第３ベクトルの一部の要素を更新するように構成されている、
構成例１７に記載の情報処理装置。
前記積和演算部は、前記複数のプロセッサを含み、前記積和演算部の前記複数のプロセ
ッサのそれぞれは、前記第３ベクトルの一部の要素を更新するように構成されている、
構成例１７に記載の情報処理装置。
【0224】
（構成例１９）
前記複数のプロセッサからアクセス可能に構成されている共有メモリを備え、
前記更新部は、更新された後の前記第１ベクトルの要素または、更新された後の前記第
１ベクトルのそれぞれの要素を２値変数に変換した前記第４ベクトルを前記共有メモリに
保存するように構成されている、
構成例１７または１８に記載の情報処理装置。
前記複数のプロセッサからアクセス可能に構成されている共有メモリを備え、
前記更新部は、更新された後の前記第１ベクトルの要素または、更新された後の前記第
１ベクトルのそれぞれの要素を２値変数に変換した前記第４ベクトルを前記共有メモリに
保存するように構成されている、
構成例１７または１８に記載の情報処理装置。
【0225】
（構成例２０）
前記複数のプロセッサは、Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔのコア
である、
構成例１７ないし１９のいずれか一項に記載の情報処理装置。
前記複数のプロセッサは、Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔのコア
である、
構成例１７ないし１９のいずれか一項に記載の情報処理装置。
【0226】
（構成例２１）
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づく計算
をコンピュータに実行させるプログラムであって、
前記変数が第１ベクトルの要素、または、前記第１ベクトルの要素を第１値もしくは前
記第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素
である、前記基本式に基づき、第３ベクトルのそれぞれの要素を更新するステップと、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトル
の対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新
するステップと、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定するステップと
、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定するステップと
、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と
前記第１ベクトルの対応する要素との積を重み付けした値ならびに、前記第３ベクトルの
対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新す
るステップとを含む、
プログラム。
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づく計算
をコンピュータに実行させるプログラムであって、
前記変数が第１ベクトルの要素、または、前記第１ベクトルの要素を第１値もしくは前
記第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素
である、前記基本式に基づき、第３ベクトルのそれぞれの要素を更新するステップと、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトル
の対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新
するステップと、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定するステップと
、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定するステップと
、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と
前記第１ベクトルの対応する要素との積を重み付けした値ならびに、前記第３ベクトルの
対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新す
るステップとを含む、
プログラム。
【0227】
（構成例２２）
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づく計算
をコンピュータに実行させる情報処理方法であって、
前記変数が第１ベクトルの要素、または、前記第１ベクトルの要素を第１値もしくは前
記第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素
である、前記基本式に基づき、第３ベクトルのそれぞれの要素を更新するステップと、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトル
の対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新
するステップと、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定するステップと
、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定するステップと
、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と
前記第１ベクトルの対応する要素との積を重み付けした値ならびに、前記第３ベクトルの
対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新す
るステップとを含む、
情報処理方法。
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づく計算
をコンピュータに実行させる情報処理方法であって、
前記変数が第１ベクトルの要素、または、前記第１ベクトルの要素を第１値もしくは前
記第１値より大きい第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素
である、前記基本式に基づき、第３ベクトルのそれぞれの要素を更新するステップと、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトル
の対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新
するステップと、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定するステップと
、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定するステップと
、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と
前記第１ベクトルの対応する要素との積を重み付けした値ならびに、前記第３ベクトルの
対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新す
るステップとを含む、
情報処理方法。
【0228】
（構成例２３）
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づき、第
３ベクトルのそれぞれの要素を更新するように構成され、前記基本式の変数は、第１ベク
トルの要素、または、前記第１ベクトルの要素を第１値もしくは前記第１値より大きい第
２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、第１回路と、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトル
の対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新
し、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定し、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定し、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と
前記第１ベクトルの対応する要素との積を重み付けした値、ならびに、前記第３ベクトル
の対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新
するように構成された第２回路とを備える、
電子回路。
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づき、第
３ベクトルのそれぞれの要素を更新するように構成され、前記基本式の変数は、第１ベク
トルの要素、または、前記第１ベクトルの要素を第１値もしくは前記第１値より大きい第
２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、第１回路と、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトル
の対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新
し、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定し、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定し、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と
前記第１ベクトルの対応する要素との積を重み付けした値、ならびに、前記第３ベクトル
の対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新
するように構成された第２回路とを備える、
電子回路。
【0229】
（構成例２４）
前記第２回路は、値が前記第１値と前記第２値の間にある第３値より小さい前記第１ベ
クトルの要素を前記第１値に変換し、値が前記第３値より大きい前記第１ベクトルの要素
を前記第２値に変換することによって、前記目的関数の解を求めるように構成されている
、
構成例２３に記載の電子回路。
前記第２回路は、値が前記第１値と前記第２値の間にある第３値より小さい前記第１ベ
クトルの要素を前記第１値に変換し、値が前記第３値より大きい前記第１ベクトルの要素
を前記第２値に変換することによって、前記目的関数の解を求めるように構成されている
、
構成例２３に記載の電子回路。
【0230】
（構成例２５）
前記第２回路は、前記第１ベクトル、前記第２ベクトル、前記第３ベクトルの更新回数
または前記第１係数の値がしきい値より大きくなったときに前記目的関数の解を求めるよ
うに構成されている、
構成例２３または２４に記載の電子回路。
前記第２回路は、前記第１ベクトル、前記第２ベクトル、前記第３ベクトルの更新回数
または前記第１係数の値がしきい値より大きくなったときに前記目的関数の解を求めるよ
うに構成されている、
構成例２３または２４に記載の電子回路。
【0231】
（構成例２６）
前記第２回路は、値が前記第１値より小さい前記第１ベクトルの要素に対応する前記第
２ベクトルの要素、または、前記第２値より大きい前記第１ベクトルの要素に対応する前
記第２ベクトルの要素を、もとの前記第２ベクトルの要素に、第２係数を乗じた値に更新
するように構成されている、
構成例２３ないし２５のいずれか一項に記載の電子回路。
前記第２回路は、値が前記第１値より小さい前記第１ベクトルの要素に対応する前記第
２ベクトルの要素、または、前記第２値より大きい前記第１ベクトルの要素に対応する前
記第２ベクトルの要素を、もとの前記第２ベクトルの要素に、第２係数を乗じた値に更新
するように構成されている、
構成例２３ないし２５のいずれか一項に記載の電子回路。
【0232】
（構成例２７）
前記第２回路は、値が前記第１値より小さい前記第１ベクトルの要素に対応する前記第
２ベクトルの要素の値、または、値が前記第２値より大きい前記第１ベクトルの要素に対
応する前記第２ベクトルの要素の値を、擬似乱数に設定するように構成されている、
構成例２３ないし２５のいずれか一項に記載の電子回路。
前記第２回路は、値が前記第１値より小さい前記第１ベクトルの要素に対応する前記第
２ベクトルの要素の値、または、値が前記第２値より大きい前記第１ベクトルの要素に対
応する前記第２ベクトルの要素の値を、擬似乱数に設定するように構成されている、
構成例２３ないし２５のいずれか一項に記載の電子回路。
【0233】
（構成例２８）
前記第１回路は、第１ベクトルの要素を変数として計算した前記基本式の値を前記第１
関数で変換した値に基づいて前記第３ベクトルのそれぞれの要素を更新するように構成さ
れている、
構成例２３ないし２７のいずれか一項に記載の電子回路。
前記第１回路は、第１ベクトルの要素を変数として計算した前記基本式の値を前記第１
関数で変換した値に基づいて前記第３ベクトルのそれぞれの要素を更新するように構成さ
れている、
構成例２３ないし２７のいずれか一項に記載の電子回路。
【0234】
（構成例２９）
前記第１回路は、前記第１係数をパラメータとする第２関数を乗じることによって前記
第３ベクトルのそれぞれの要素を更新するように構成されている、
構成例２８に記載の電子回路。
前記第１回路は、前記第１係数をパラメータとする第２関数を乗じることによって前記
第３ベクトルのそれぞれの要素を更新するように構成されている、
構成例２８に記載の電子回路。
【0235】
（構成例３０）
前記第１回路の入力側と、前記第２回路の出力側に接続され、前記第４ベクトルまたは
前記第１ベクトルを格納するように構成された第１メモリを備え、
前記第１回路の出力側は、前記第２回路の入力側に接続されている、
構成例２３ないし２９のいずれか一項に記載の電子回路。
前記第１回路の入力側と、前記第２回路の出力側に接続され、前記第４ベクトルまたは
前記第１ベクトルを格納するように構成された第１メモリを備え、
前記第１回路の出力側は、前記第２回路の入力側に接続されている、
構成例２３ないし２９のいずれか一項に記載の電子回路。
【0236】
（構成例３１）
前記第１メモリが前記第４ベクトルのそれぞれの要素の値を１ビットの情報で格納する
ように構成されており、
それぞれの前記第１回路は、前記第１メモリから読み出した前記１ビットの情報を符号
付き２進数に復号化するように構成された復号器を含んでいる、
構成例３０に記載の電子回路。
前記第１メモリが前記第４ベクトルのそれぞれの要素の値を１ビットの情報で格納する
ように構成されており、
それぞれの前記第１回路は、前記第１メモリから読み出した前記１ビットの情報を符号
付き２進数に復号化するように構成された復号器を含んでいる、
構成例３０に記載の電子回路。
【0237】
（構成例３２）
前記第２回路が前記第３ベクトルの要素に基づき、前記第１ベクトルの要素または前記
第２ベクトルの要素または前記第４ベクトルの要素の少なくともいずれかを計算している
ときに、
前記第１回路が、前記第２回路によって前記第１ベクトルの要素および前記第２ベクト
ルの要素および前記第４ベクトルの要素が次回計算されるときに使われる前記第３ベクト
ルの要素を計算するように構成されている、
構成例３０に記載の電子回路。
前記第２回路が前記第３ベクトルの要素に基づき、前記第１ベクトルの要素または前記
第２ベクトルの要素または前記第４ベクトルの要素の少なくともいずれかを計算している
ときに、
前記第１回路が、前記第２回路によって前記第１ベクトルの要素および前記第２ベクト
ルの要素および前記第４ベクトルの要素が次回計算されるときに使われる前記第３ベクト
ルの要素を計算するように構成されている、
構成例３０に記載の電子回路。
【0238】
（構成例３３）
それぞれが入力側で前記第１メモリに接続されているＰｂ個（Ｐｂは２以上の整数）の
前記第１回路と、
それぞれが入力側でいずれかの前記第１回路に接続されており、それぞれが出力側で前
記第１メモリに接続されているＰｂ個の前記第２回路とを備えている、
構成例３０ないし３２のいずれか一項に記載の電子回路。
それぞれが入力側で前記第１メモリに接続されているＰｂ個（Ｐｂは２以上の整数）の
前記第１回路と、
それぞれが入力側でいずれかの前記第１回路に接続されており、それぞれが出力側で前
記第１メモリに接続されているＰｂ個の前記第２回路とを備えている、
構成例３０ないし３２のいずれか一項に記載の電子回路。
【0239】
（構成例３４）
それぞれの前記第１回路は、Ｎ×Ｎ次元の結合係数行列をＰｂ個に分割したＮ／Ｐｂ×
Ｎ次元の第１行列のいずれかと、前記第４ベクトルをＰｂ個に分割した第５ベクトルのい
ずれかとの積である前記第３ベクトルの要素を計算するように構成されており、
それぞれの前記第２回路は、いずれかの前記第１回路が計算した前記第３ベクトルの要
素に基づき、前記第１ベクトルのＮ／Ｐｂ個の要素および前記第２ベクトルのＮ／Ｐｂ個
の要素および前記第４ベクトルのＮ／Ｐｂ個の要素を更新し、更新した前記第４ベクトル
のＮ／Ｐｂ個の要素を前記第１メモリに保存するように構成されている、
構成例３３に記載の電子回路。
それぞれの前記第１回路は、Ｎ×Ｎ次元の結合係数行列をＰｂ個に分割したＮ／Ｐｂ×
Ｎ次元の第１行列のいずれかと、前記第４ベクトルをＰｂ個に分割した第５ベクトルのい
ずれかとの積である前記第３ベクトルの要素を計算するように構成されており、
それぞれの前記第２回路は、いずれかの前記第１回路が計算した前記第３ベクトルの要
素に基づき、前記第１ベクトルのＮ／Ｐｂ個の要素および前記第２ベクトルのＮ／Ｐｂ個
の要素および前記第４ベクトルのＮ／Ｐｂ個の要素を更新し、更新した前記第４ベクトル
のＮ／Ｐｂ個の要素を前記第１メモリに保存するように構成されている、
構成例３３に記載の電子回路。
【0240】
（構成例３５）
それぞれの前記第１回路は、前記第１行列を、Ｐｒ×Ｐｃ次元の複数の第２行列に、前
記第５ベクトルを要素数Ｐｃの複数の第６ベクトルにそれぞれ分割し、それぞれの前記第
２行列と、対応する前記第６ベクトルとの積演算を順次実行することにより、前記第３ベ
クトルの要素を計算するように構成されている、
構成例３４に記載の電子回路。
それぞれの前記第１回路は、前記第１行列を、Ｐｒ×Ｐｃ次元の複数の第２行列に、前
記第５ベクトルを要素数Ｐｃの複数の第６ベクトルにそれぞれ分割し、それぞれの前記第
２行列と、対応する前記第６ベクトルとの積演算を順次実行することにより、前記第３ベ
クトルの要素を計算するように構成されている、
構成例３４に記載の電子回路。
【0241】
（構成例３６）
前記第２回路は、
クロックサイクル数に応じて単調増加する第２値を出力するように構成されたカウンタ
と、
入力側で前記第４メモリおよび前記第１回路に接続された第１加算器と、
入力側で前記第５メモリおよび前記カウンタに接続された第１乗算器と、
入力側で前記第１加算器および前記第１乗算器に接続された第２加算器と、
入力側で前記第２メモリに接続され、前記クロックサイクル数に応じて単調増加する第
３値を乗じた値を出力するように構成された第１演算器と、
入力側で前記第２加算器および前記第１演算器に接続された第３加算器と、
入力側で前記第３加算器に接続され、前記第３加算器からの入力に重み付けした信号を
出力するように構成された第２演算器と、
入力側で前記第２メモリおよび前記第２演算器に接続された第４加算器と、
入力側で前記第４加算器に接続された第１コンパレータと、
入力側で前記第４加算器に接続され、前記第１コンパレータからの入力に基づき、第１
値の定数信号、第２値の定数信号、前記第４加算器の出力信号のいずれかを前記第２メモ
リに出力するように構成された第１マルチプレクサとを含む、
構成例３５に記載の電子回路。
前記第２回路は、
クロックサイクル数に応じて単調増加する第２値を出力するように構成されたカウンタ
と、
入力側で前記第４メモリおよび前記第１回路に接続された第１加算器と、
入力側で前記第５メモリおよび前記カウンタに接続された第１乗算器と、
入力側で前記第１加算器および前記第１乗算器に接続された第２加算器と、
入力側で前記第２メモリに接続され、前記クロックサイクル数に応じて単調増加する第
３値を乗じた値を出力するように構成された第１演算器と、
入力側で前記第２加算器および前記第１演算器に接続された第３加算器と、
入力側で前記第３加算器に接続され、前記第３加算器からの入力に重み付けした信号を
出力するように構成された第２演算器と、
入力側で前記第２メモリおよび前記第２演算器に接続された第４加算器と、
入力側で前記第４加算器に接続された第１コンパレータと、
入力側で前記第４加算器に接続され、前記第１コンパレータからの入力に基づき、第１
値の定数信号、第２値の定数信号、前記第４加算器の出力信号のいずれかを前記第２メモ
リに出力するように構成された第１マルチプレクサとを含む、
構成例３５に記載の電子回路。
【0242】
（構成例３７）
それぞれの前記第２回路は、
入力側で前記第４加算器に接続された第２コンパレータと、
入力側で前記第３加算器に接続され、前記第２コンパレータからの入力に基づき、０の
定数信号または前記第３加算器の出力信号を前記第４メモリに出力するように構成された
第２マルチプレクサとを含む、
構成例３６に記載の電子回路。
それぞれの前記第２回路は、
入力側で前記第４加算器に接続された第２コンパレータと、
入力側で前記第３加算器に接続され、前記第２コンパレータからの入力に基づき、０の
定数信号または前記第３加算器の出力信号を前記第４メモリに出力するように構成された
第２マルチプレクサとを含む、
構成例３６に記載の電子回路。
【0243】
（構成例３８）
それぞれの前記第２回路は、
入力側で前記第４加算器に接続された第３コンパレータと、
前記第３コンパレータからの入力に基づき、＋１の定数信号または０の定数信号を前記
第１メモリに出力するように構成された第３マルチプレクサとを含む、
構成例３７に記載の電子回路。
それぞれの前記第２回路は、
入力側で前記第４加算器に接続された第３コンパレータと、
前記第３コンパレータからの入力に基づき、＋１の定数信号または０の定数信号を前記
第１メモリに出力するように構成された第３マルチプレクサとを含む、
構成例３７に記載の電子回路。
【0244】
（構成例３９）
前記第１メモリは、第１領域と第２領域とをそれぞれＰｂ個ずつ有し、
前記第１領域および前記第２領域は、
前記第１領域からＰｂ個の前記第１回路に前記第４ベクトルの要素がブロードキャスト
されている期間に、前記第２領域に前記第２回路から入力された更新後の前記第４ベクト
ルの要素が保存され、
前記第２領域からＰｂ個の前記第１回路に前記第４ベクトルの要素がブロードキャスト
されている期間に、前記第１領域に前記第２回路から入力された更新後の前記第４ベクト
ルの要素が保存されるように構成されている、
構成例３６ないし３８のいずれか一項に記載の電子回路。
前記第１メモリは、第１領域と第２領域とをそれぞれＰｂ個ずつ有し、
前記第１領域および前記第２領域は、
前記第１領域からＰｂ個の前記第１回路に前記第４ベクトルの要素がブロードキャスト
されている期間に、前記第２領域に前記第２回路から入力された更新後の前記第４ベクト
ルの要素が保存され、
前記第２領域からＰｂ個の前記第１回路に前記第４ベクトルの要素がブロードキャスト
されている期間に、前記第１領域に前記第２回路から入力された更新後の前記第４ベクト
ルの要素が保存されるように構成されている、
構成例３６ないし３８のいずれか一項に記載の電子回路。
【0245】
（構成例４０）
第１送信ポートと、第１受信ポートとを含む第１通信回路と、
第２送信ポートと、第２受信ポートとを含む第２通信回路と、
前記第１メモリ、前記第２回路、前記第２受信ポートおよび前記第１送信ポートに接続
された第１バッファメモリと、
前記第１メモリ、前記第２回路、前記第１受信ポートおよび前記第２送信ポートに接続
された第２バッファメモリとを備える、
構成例３０ないし３９のいずれか一項に記載の電子回路。
第１送信ポートと、第１受信ポートとを含む第１通信回路と、
第２送信ポートと、第２受信ポートとを含む第２通信回路と、
前記第１メモリ、前記第２回路、前記第２受信ポートおよび前記第１送信ポートに接続
された第１バッファメモリと、
前記第１メモリ、前記第２回路、前記第１受信ポートおよび前記第２送信ポートに接続
された第２バッファメモリとを備える、
構成例３０ないし３９のいずれか一項に記載の電子回路。
【0246】
（構成例４１）
Ｐｂ個の前記第２回路によって更新された前記第４ベクトルを分割し、一方の第１デー
タを前記第１バッファメモリに格納し、他方の第２データを前記第２バッファメモリに格
納し、
前記第１バッファメモリに格納された前記第１データを前記第１送信ポートより送信し
、
前記第２バッファメモリに格納された前記第２データを前記第２送信ポートより送信し
、
前記第１バッファメモリに格納された前記第１データと、前記第２バッファメモリに格
納された前記第２データを前記第１メモリに格納するように構成されている、
構成例４０に記載の電子回路。
Ｐｂ個の前記第２回路によって更新された前記第４ベクトルを分割し、一方の第１デー
タを前記第１バッファメモリに格納し、他方の第２データを前記第２バッファメモリに格
納し、
前記第１バッファメモリに格納された前記第１データを前記第１送信ポートより送信し
、
前記第２バッファメモリに格納された前記第２データを前記第２送信ポートより送信し
、
前記第１バッファメモリに格納された前記第１データと、前記第２バッファメモリに格
納された前記第２データを前記第１メモリに格納するように構成されている、
構成例４０に記載の電子回路。
【0247】
（構成例４２）
前記第２受信ポートより受信した第３データを前記第１バッファメモリに格納し、
前記第１受信ポートより受信した第４データを前記第２バッファメモリに格納し、
前記第３データおよび前記第４データは、前記第１メモリに格納されるように構成され
ている、
構成例４１に記載の電子回路。
前記第２受信ポートより受信した第３データを前記第１バッファメモリに格納し、
前記第１受信ポートより受信した第４データを前記第２バッファメモリに格納し、
前記第３データおよび前記第４データは、前記第１メモリに格納されるように構成され
ている、
構成例４１に記載の電子回路。
【0248】
（構成例４３）
前記第１送信ポートと、前記第１バッファメモリとの間に接続された第１ＦＩＦＯメモ
リと、
前記第１受信ポートと、前記第２バッファメモリとの間に接続された第２ＦＩＦＯメモ
リと、
前記第２受信ポートと、前記第１バッファメモリとの間に接続された第３ＦＩＦＯメモ
リと、
前記第２送信ポートと、前記第２バッファメモリとの間に接続された第４ＦＩＦＯメモ
リとを備え、
前記第２ＦＩＦＯメモリまたは前記第４ＦＩＦＯメモリの両方にデータが格納されてい
ない場合には、待機状態に遷移し、
前記第２ＦＩＦＯメモリまたは前記第４ＦＩＦＯメモリの両方にデータが格納されてい
る場合には、前記待機状態が解除されるように構成されている、
構成例４０ないし４２のいずれかに記載の電子回路。
前記第１送信ポートと、前記第１バッファメモリとの間に接続された第１ＦＩＦＯメモ
リと、
前記第１受信ポートと、前記第２バッファメモリとの間に接続された第２ＦＩＦＯメモ
リと、
前記第２受信ポートと、前記第１バッファメモリとの間に接続された第３ＦＩＦＯメモ
リと、
前記第２送信ポートと、前記第２バッファメモリとの間に接続された第４ＦＩＦＯメモ
リとを備え、
前記第２ＦＩＦＯメモリまたは前記第４ＦＩＦＯメモリの両方にデータが格納されてい
ない場合には、待機状態に遷移し、
前記第２ＦＩＦＯメモリまたは前記第４ＦＩＦＯメモリの両方にデータが格納されてい
る場合には、前記待機状態が解除されるように構成されている、
構成例４０ないし４２のいずれかに記載の電子回路。
【0249】
（構成例４４）
構成例４０ないし４３のいずれか一項に記載の電子回路を複数備え、
一方の前記電子回路の前記第１送信ポートが他方の前記電子回路の前記第２受信ポート
に接続され、
一方の前記電子回路の前記第１受信ポートが他方の前記電子回路の前記第２送信ポート
に接続され、
複数の前記電子回路でリング状の通信経路が時計回りと反時計周りの両方向に形成され
ている、
計算システム。
構成例４０ないし４３のいずれか一項に記載の電子回路を複数備え、
一方の前記電子回路の前記第１送信ポートが他方の前記電子回路の前記第２受信ポート
に接続され、
一方の前記電子回路の前記第１受信ポートが他方の前記電子回路の前記第２送信ポート
に接続され、
複数の前記電子回路でリング状の通信経路が時計回りと反時計周りの両方向に形成され
ている、
計算システム。
【0250】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要
旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示され
ている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実
施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実
施形態にわたる構成要素を適宜組み合わせてもよい。
旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示され
ている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実
施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実
施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【0251】
１ 管理サーバ
２ ネットワーク
３ａ、３ｂ、３ｃ 計算サーバ
４ａ、４ｂ、４ｃ ケーブル
５ スイッチ
６ 情報端末
１０ プロセッサ
１１ 管理部
１２ 変換部
１３ 制御部
１４ 記憶部
１４Ａ 問題データ
１４Ｂ 計算データ
１４Ｃ 管理プログラム
１４Ｄ 変換プログラム
１４Ｅ、３４Ｃ 制御プログラム
１５、３１ 通信回路
１６ 入力回路
１７ 出力回路
１８ 操作装置
１９ 表示装置
２０ バス
３２ 共有メモリ
３３Ａ、３３Ｂ、３３Ｃ、３３Ｄ プロセッサ
３４ ストレージ
３４Ａ 計算データ
３４Ｂ 計算プログラム
３５ ホストバスアダプタ
３７、３８、４４、４５、４６ ループ
３９、４０ 配線
４１ ＳＢカーネル回路
４２ 演算回路（ＳＢ ｃｏｒｅ）
４３、４４ａ、４４ｂ、４５ａ、４５ｂ メモリ
４７ 復号器
５０ 更新部
５１ 積和演算部
５２ カウンタ
１００ 情報処理システム
２００、２０１、２０２、２０８ 電子回路
２ ネットワーク
３ａ、３ｂ、３ｃ 計算サーバ
４ａ、４ｂ、４ｃ ケーブル
５ スイッチ
６ 情報端末
１０ プロセッサ
１１ 管理部
１２ 変換部
１３ 制御部
１４ 記憶部
１４Ａ 問題データ
１４Ｂ 計算データ
１４Ｃ 管理プログラム
１４Ｄ 変換プログラム
１４Ｅ、３４Ｃ 制御プログラム
１５、３１ 通信回路
１６ 入力回路
１７ 出力回路
１８ 操作装置
１９ 表示装置
２０ バス
３２ 共有メモリ
３３Ａ、３３Ｂ、３３Ｃ、３３Ｄ プロセッサ
３４ ストレージ
３４Ａ 計算データ
３４Ｂ 計算プログラム
３５ ホストバスアダプタ
３７、３８、４４、４５、４６ ループ
３９、４０ 配線
４１ ＳＢカーネル回路
４２ 演算回路（ＳＢ ｃｏｒｅ）
４３、４４ａ、４４ｂ、４５ａ、４５ｂ メモリ
４７ 復号器
５０ 更新部
５１ 積和演算部
５２ カウンタ
１００ 情報処理システム
２００、２０１、２０２、２０８ 電子回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【手続補正書】
【提出日】2024-02-13
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
目的関数を、すべての項に含まれる変数について偏微分した形式の基本式に基づき、第
３ベクトルのそれぞれの要素を更新するように構成され、前記基本式の変数は、第１ベク
トルの要素、または、前記第１ベクトルの要素を第１値もしくは前記第１値より大きい第
２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、積和演算部と
、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトル
の対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新
し、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定し、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定し、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と
前記第１ベクトルの対応する要素との積を重み付けした値、ならびに、前記第３ベクトル
の対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新
するように構成された更新部とを備える、
情報処理装置。
３ベクトルのそれぞれの要素を更新するように構成され、前記基本式の変数は、第１ベク
トルの要素、または、前記第１ベクトルの要素を第１値もしくは前記第１値より大きい第
２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、積和演算部と
、
前記第１ベクトルの要素に、第２ベクトルの対応する要素、または、前記第２ベクトル
の対応する要素に重み付けした値を加算することによって前記第１ベクトルの要素を更新
し、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定し、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定し、
前記第２ベクトルの要素に、更新回数に応じて単調増加または単調減少する第１係数と
前記第１ベクトルの対応する要素との積を重み付けした値、ならびに、前記第３ベクトル
の対応する要素を重み付けした値を加算することによって前記第２ベクトルの要素を更新
するように構成された更新部とを備える、
情報処理装置。
【手続補正書】
【提出日】2024-02-27
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ハードウェア記述言語により記述され、回路を、目的関数に対応する項に含まれる、位置ベクトルに対応する第１ベクトル、運動量ベクトルに対応する第２ベクトル及び力ベクトルに対応する第３ベクトルを用いて前記目的関数を評価指標とした最適化問題を探索する計算を実行する計算装置としての電子回路にする、回路情報であって、
前記計算装置は、
前記目的関数に基づく基本式から、前記第３ベクトルのそれぞれの要素を計算し、前記基本式の変数が、前記第１ベクトルの要素、又は、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素であり、
前記第１ベクトルの要素を、前記第２ベクトルの対応する要素に基づいて更新し、
前記第２ベクトルの要素を、更新回数に応じた第１係数、前記第１ベクトルの対応する要素、及び、前記第３ベクトルの対応する要素に基づいて更新し、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索する、
ように構成される、回路情報。
前記計算装置は、
前記目的関数に基づく基本式から、前記第３ベクトルのそれぞれの要素を計算し、前記基本式の変数が、前記第１ベクトルの要素、又は、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素であり、
前記第１ベクトルの要素を、前記第２ベクトルの対応する要素に基づいて更新し、
前記第２ベクトルの要素を、更新回数に応じた第１係数、前記第１ベクトルの対応する要素、及び、前記第３ベクトルの対応する要素に基づいて更新し、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索する、
ように構成される、回路情報。
【請求項2】
再構成可能な半導体装置を、目的関数に対応する項に含まれる位置ベクトルに対応する第１ベクトル、運動量ベクトルに対応する第２ベクトル及び力ベクトルに対応する第３ベクトルを用いて、前記目的関数を評価指標とした最適化問題を探索する計算を実行する計算装置にする、前記再構成可能な半導体装置に書き込まれる回路情報であって、
前記計算装置は、
前記目的関数に基づく基本式から、前記第３ベクトルのそれぞれの要素を計算し、前記基本式の変数が、前記第１ベクトルの要素、又は、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素であり、
前記第１ベクトルの要素を、前記第２ベクトルの対応する要素に基づいて更新し、
前記第２ベクトルの要素を、更新回数に応じた第１係数、前記第１ベクトルの対応する要素、及び、前記第３ベクトルの対応する要素に基づいて更新し、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索する、
ように構成される、回路情報。
前記計算装置は、
前記目的関数に基づく基本式から、前記第３ベクトルのそれぞれの要素を計算し、前記基本式の変数が、前記第１ベクトルの要素、又は、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素であり、
前記第１ベクトルの要素を、前記第２ベクトルの対応する要素に基づいて更新し、
前記第２ベクトルの要素を、更新回数に応じた第１係数、前記第１ベクトルの対応する要素、及び、前記第３ベクトルの対応する要素に基づいて更新し、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索する、
ように構成される、回路情報。
【請求項3】
前記計算装置は、値が前記第１値より小さい前記第１ベクトルの要素に対応する前記第２ベクトルの要素、又は、前記第２値より大きい前記第１ベクトルの要素に対応する前記第２ベクトルの要素を、もとの前記第２ベクトルの要素に、第２係数を乗じた値に更新するように構成される、
請求項１又は請求項２に記載の回路情報。
請求項１又は請求項２に記載の回路情報。
【請求項4】
前記計算装置は、前記第１ベクトルの要素を変数として計算した前記基本式の値を前記第１関数で変換した値に基づいて前記第３ベクトルのそれぞれの要素を更新するように構成される、
請求項１から請求項３のいずれかに記載の回路情報。
請求項１から請求項３のいずれかに記載の回路情報。
【請求項5】
前記計算装置に接続され、前記第１ベクトル又は前記第４ベクトルを格納する、第１メモリを備えることが可能である、
請求項１から請求項４のいずれかに記載の回路情報。
請求項１から請求項４のいずれかに記載の回路情報。
【請求項6】
前記第１メモリが前記第４ベクトルのそれぞれの要素の値を１ビットの情報で格納することが可能であり、
前記計算装置は、前記第１メモリから読み出した前記１ビットの情報を符号付き２進数に復号化するように構成された復号器を含む、
請求項５に記載の回路情報。
前記計算装置は、前記第１メモリから読み出した前記１ビットの情報を符号付き２進数に復号化するように構成された復号器を含む、
請求項５に記載の回路情報。
【請求項7】
前記計算装置は、
前記第３ベクトルの要素に基づき、前記第１ベクトルの要素、前記第２ベクトルの要素又は前記第４ベクトルの要素の少なくともいずれかを計算しているタイミングにおいて、前記第１ベクトルの要素、前記第２ベクトルの要素及び前記第４ベクトルの要素が次回計算されるときに使われる前記第３ベクトルの要素を計算する、
ように構成されている、
請求項５に記載の回路情報。
前記第３ベクトルの要素に基づき、前記第１ベクトルの要素、前記第２ベクトルの要素又は前記第４ベクトルの要素の少なくともいずれかを計算しているタイミングにおいて、前記第１ベクトルの要素、前記第２ベクトルの要素及び前記第４ベクトルの要素が次回計算されるときに使われる前記第３ベクトルの要素を計算する、
ように構成されている、
請求項５に記載の回路情報。
【請求項8】
前記計算装置は、それぞれが入力側及び出力側で前記第１メモリに接続されているＰｂ個（Ｐｂは２以上の整数）備えられることが可能である、
請求項５から請求項７のいずれかに記載の回路情報。
請求項５から請求項７のいずれかに記載の回路情報。
【請求項9】
それぞれの前記計算装置は、Ｎ×Ｎ次元の結合係数行列をＰｂ個に分割したＮ／Ｐｂ×Ｎ次元の第１行列のいずれかと、前記第４ベクトルをＰｂ個に分割した第５ベクトルのいずれかとの積である前記第３ベクトルの要素を計算するように構成されており、
それぞれの前記計算装置は、いずれかの前記計算装置が計算した前記第３ベクトルの要素に基づき、前記第１ベクトルのＮ／Ｐｂ個の要素及び前記第２ベクトルのＮ／Ｐｂ個の要素及び前記第４ベクトルのＮ／Ｐｂ個の要素を更新し、更新した前記第４ベクトルのＮ／Ｐｂ個の要素を前記第１メモリに保存するように構成される、
請求項８に記載の回路情報。
それぞれの前記計算装置は、いずれかの前記計算装置が計算した前記第３ベクトルの要素に基づき、前記第１ベクトルのＮ／Ｐｂ個の要素及び前記第２ベクトルのＮ／Ｐｂ個の要素及び前記第４ベクトルのＮ／Ｐｂ個の要素を更新し、更新した前記第４ベクトルのＮ／Ｐｂ個の要素を前記第１メモリに保存するように構成される、
請求項８に記載の回路情報。
【請求項10】
それぞれの前記計算装置は、前記第１行列を、Ｐｒ×Ｐｃ次元の複数の第２行列に、前記第５ベクトルを要素数Ｐｃの複数の第６ベクトルにそれぞれ分割し、それぞれの前記第２行列と、対応する前記第６ベクトルとの積演算を順次実行することにより、前記第３ベクトルの要素を計算するように構成される、
請求項９に記載の回路情報。
請求項９に記載の回路情報。
【請求項11】
それぞれが、前記第１ベクトルのＮ／Ｐｂ個の要素を格納する、前記計算装置と接続されるＰｂ個の第２メモリと、
それぞれが、いずれかの前記第１行列を格納する、Ｐｂ個の第３メモリと、
それぞれが、前記第２ベクトルのＮ／Ｐｂ個の要素を格納する、前記計算装置と接続されるＰｂ個の第４メモリと、
それぞれが、第６ベクトルのＮ／Ｐｂ個の要素を格納する、前記計算装置と接続されるＰｂ個の第５メモリと、
を備える、
請求項９又は請求項１０に記載の回路情報。
それぞれが、いずれかの前記第１行列を格納する、Ｐｂ個の第３メモリと、
それぞれが、前記第２ベクトルのＮ／Ｐｂ個の要素を格納する、前記計算装置と接続されるＰｂ個の第４メモリと、
それぞれが、第６ベクトルのＮ／Ｐｂ個の要素を格納する、前記計算装置と接続されるＰｂ個の第５メモリと、
を備える、
請求項９又は請求項１０に記載の回路情報。
【請求項12】
前記計算装置は、前記第３ベクトルの複数の要素を計算する演算回路を複数含み、前記複数の演算回路を用いて、前記第３ベクトルの複数の要素を同じタイミングで計算する、
請求項１から請求項１１のいずれかに記載の回路情報。
請求項１から請求項１１のいずれかに記載の回路情報。
【請求項13】
前記計算装置は、複数の乗算回路を含み、
前記第３ベクトルの複数の要素の計算は、複数の乗算を含み、前記複数の乗算回路を使って、前記複数の乗算を同じタイミングで計算する、 請求項１から請求項１１のいずれかに記載の回路情報。
前記第３ベクトルの複数の要素の計算は、複数の乗算を含み、前記複数の乗算回路を使って、前記複数の乗算を同じタイミングで計算する、 請求項１から請求項１１のいずれかに記載の回路情報。
【請求項14】
前記計算装置は、前記第２ベクトルの複数の要素を更新する演算回路を複数含み、前記複数の演算回路を用いて、前記第２ベクトルの複数の要素を同じタイミングで計算する、
請求項１から請求項１１のいずれかに記載の回路情報。
請求項１から請求項１１のいずれかに記載の回路情報。
【請求項15】
前記計算装置は、
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定し、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定する、
ことにより、前記第１ベクトルの要素を前記第2ベクトルの対応する要素に基づいて更新する、
請求項１から請求項１４のいずれかに記載の回路情報。
値が前記第１値より小さい前記第１ベクトルの要素を前記第１値に設定し、
値が前記第２値より大きい前記第１ベクトルの要素を前記第２値に設定する、
ことにより、前記第１ベクトルの要素を前記第2ベクトルの対応する要素に基づいて更新する、
請求項１から請求項１４のいずれかに記載の回路情報。
【請求項16】
ハードウェア記述言語により記載された、複数の電子回路のそれぞれの構成を表す回路情報であり、目的関数に対応する項に含まれる、位置ベクトルに対応する第１ベクトル、運動量ベクトルに対応する第２ベクトル及び力ベクトルに対応する第３ベクトルを用いて前記目的関数を評価指標とした最適化問題を探索する計算を実行する電子回路にする、回路情報であって、
前記複数の電子回路のそれぞれは、
前記目的関数に基づく基本式から、前記第３ベクトルのそれぞれの要素を計算し、前記基本式の変数が、前記第１ベクトルの要素、又は、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素であり、
前記第１ベクトルの要素を、前記第２ベクトルの対応する要素に基づいて更新し、
前記第２ベクトルの要素を、更新回数に応じた第１係数、前記第１ベクトルの対応する要素、及び、前記第３ベクトルの対応する要素に基づいて更新し、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索し、
前記の更新の繰り返し実行のそれぞれにおいて、前記第１ベクトルの要素、又は、前記第４ベクトルの要素の内容を相互通信によって、前記複数の電子回路で共有する、
ように構成される、回路情報。
前記複数の電子回路のそれぞれは、
前記目的関数に基づく基本式から、前記第３ベクトルのそれぞれの要素を計算し、前記基本式の変数が、前記第１ベクトルの要素、又は、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素であり、
前記第１ベクトルの要素を、前記第２ベクトルの対応する要素に基づいて更新し、
前記第２ベクトルの要素を、更新回数に応じた第１係数、前記第１ベクトルの対応する要素、及び、前記第３ベクトルの対応する要素に基づいて更新し、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索し、
前記の更新の繰り返し実行のそれぞれにおいて、前記第１ベクトルの要素、又は、前記第４ベクトルの要素の内容を相互通信によって、前記複数の電子回路で共有する、
ように構成される、回路情報。
【請求項17】
複数の再構成可能な半導体装置を動作させるために、前記複数の再構成可能な半導体装置のそれぞれに書き込まれる回路情報であり、目的関数に対応する項に含まれる、位置ベクトルに対応する第１ベクトル、運動量ベクトルに対応する第２ベクトル及び力ベクトルに対応する第３ベクトルを用いて前記目的関数を評価指標とした最適化問題を探索する計算を実行する再構成可能な半導体装置にする、回路情報であって、
前記再構成可能な半導体装置のそれぞれは、
前記目的関数に基づく基本式から、前記第３ベクトルのそれぞれの要素を計算し、前記基本式の変数が、前記第１ベクトルの要素、又は、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素であり、
前記第１ベクトルの要素を、前記第２ベクトルの対応する要素に基づいて更新し、
前記第２ベクトルの要素を、更新回数に応じた第１係数、前記第１ベクトルの対応する要素、及び、前記第３ベクトルの対応する要素に基づいて更新し、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索し、
前記の更新の繰り返し実行のそれぞれにおいて、前記第１ベクトルの要素、又は、前記第４ベクトルの要素の内容を相互通信によって、前記複数の再構成可能な半導体装置で共有する、
ように構成される、回路情報。
前記再構成可能な半導体装置のそれぞれは、
前記目的関数に基づく基本式から、前記第３ベクトルのそれぞれの要素を計算し、前記基本式の変数が、前記第１ベクトルの要素、又は、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素であり、
前記第１ベクトルの要素を、前記第２ベクトルの対応する要素に基づいて更新し、
前記第２ベクトルの要素を、更新回数に応じた第１係数、前記第１ベクトルの対応する要素、及び、前記第３ベクトルの対応する要素に基づいて更新し、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索し、
前記の更新の繰り返し実行のそれぞれにおいて、前記第１ベクトルの要素、又は、前記第４ベクトルの要素の内容を相互通信によって、前記複数の再構成可能な半導体装置で共有する、
ように構成される、回路情報。
【請求項18】
プロセッサ、を備え、目的関数に対応する項に含まれる、位置ベクトルに対応する第１ベクトル、運動量ベクトルに対応する第２ベクトル及び力ベクトルに対応する第３ベクトルを用いて前記目的関数を評価指標とした最適化問題を探索する、情報処理装置であって、
前記プロセッサは、
前記目的関数に基づく基本式から、前記第３ベクトルのそれぞれの要素を計算し、前記基本式の変数が、前記第１ベクトルの要素、又は、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素であり、
前記第１ベクトルの要素を、前記第２ベクトルの対応する要素に基づいて更新し、
前記第２ベクトルの要素を、更新回数に応じた第１係数、前記第１ベクトルの対応する要素、及び、前記第３ベクトルの対応する要素に基づいて更新し、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索する、
情報処理装置。
前記プロセッサは、
前記目的関数に基づく基本式から、前記第３ベクトルのそれぞれの要素を計算し、前記基本式の変数が、前記第１ベクトルの要素、又は、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素であり、
前記第１ベクトルの要素を、前記第２ベクトルの対応する要素に基づいて更新し、
前記第２ベクトルの要素を、更新回数に応じた第１係数、前記第１ベクトルの対応する要素、及び、前記第３ベクトルの対応する要素に基づいて更新し、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索する、
情報処理装置。
【請求項19】
目的関数に対応する項に含まれる、位置ベクトルに対応する第１ベクトル、運動量ベクトルに対応する第２ベクトル及び力ベクトルに対応する第３ベクトルを用いて前記目的関数を評価指標とした最適化問題を探索する電子回路であって、
前記目的関数に基づく基本式から、前記第３ベクトルのそれぞれの要素を計算し、前記基本式の変数が、前記第１ベクトルの要素、又は、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、第１回路と、
前記第１ベクトルの要素を、前記第２ベクトルの対応する要素に基づいて更新し、
前記第２ベクトルの要素を、更新回数に応じた第１係数、前記第１ベクトルの対応する要素、及び、前記第３ベクトルの対応する要素に基づいて更新する第２回路と、を備え、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索する、
電子回路。
前記目的関数に基づく基本式から、前記第３ベクトルのそれぞれの要素を計算し、前記基本式の変数が、前記第１ベクトルの要素、又は、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素である、第１回路と、
前記第１ベクトルの要素を、前記第２ベクトルの対応する要素に基づいて更新し、
前記第２ベクトルの要素を、更新回数に応じた第１係数、前記第１ベクトルの対応する要素、及び、前記第３ベクトルの対応する要素に基づいて更新する第２回路と、を備え、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索する、
電子回路。
【請求項20】
コンピュータが、目的関数に対応する項に含まれる、位置ベクトルに対応する第１ベクトル、運動量ベクトルに対応する第２ベクトル及び力ベクトルに対応する第３ベクトルを用いて前記目的関数を評価指標とした最適化問題を探索する情報処理方法であって、
前記目的関数に基づく基本式から、前記第３ベクトルのそれぞれの要素を計算し、前記基本式の変数が、前記第１ベクトルの要素、又は、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素であり、
前記第１ベクトルの要素を、前記第２ベクトルの対応する要素に基づいて更新し、
前記第２ベクトルの要素を、更新回数に応じた第１係数、前記第１ベクトルの対応する要素、及び、前記第３ベクトルの対応する要素に基づいて更新し、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索する、
情報処理方法。
前記目的関数に基づく基本式から、前記第３ベクトルのそれぞれの要素を計算し、前記基本式の変数が、前記第１ベクトルの要素、又は、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素であり、
前記第１ベクトルの要素を、前記第２ベクトルの対応する要素に基づいて更新し、
前記第２ベクトルの要素を、更新回数に応じた第１係数、前記第１ベクトルの対応する要素、及び、前記第３ベクトルの対応する要素に基づいて更新し、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索する、
情報処理方法。
【請求項21】
コンピュータに、目的関数に対応する項に含まれる、位置ベクトルに対応する第１ベクトル、運動量ベクトルに対応する第２ベクトル及び力ベクトルに対応する第３ベクトルを用いて前記目的関数を評価指標とした最適化問題を探索させるプログラムであって、
前記目的関数に基づく基本式から、前記第３ベクトルのそれぞれの要素を計算させ、前記基本式の変数が、前記第１ベクトルの要素、又は、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素であり、
前記第１ベクトルの要素を、前記第２ベクトルの対応する要素に基づいて更新させ、
前記第２ベクトルの要素を、更新回数に応じた第１係数、前記第１ベクトルの対応する要素、及び、前記第３ベクトルの対応する要素に基づいて更新させ、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索させる、
情報処理方法。
前記目的関数に基づく基本式から、前記第３ベクトルのそれぞれの要素を計算させ、前記基本式の変数が、前記第１ベクトルの要素、又は、前記第１ベクトルの要素を所定の第１値もしくは前記第１値より大きい所定の第２値のいずれかの値をとる第１関数で変換した第４ベクトルの要素であり、
前記第１ベクトルの要素を、前記第２ベクトルの対応する要素に基づいて更新させ、
前記第２ベクトルの要素を、更新回数に応じた第１係数、前記第１ベクトルの対応する要素、及び、前記第３ベクトルの対応する要素に基づいて更新させ、
前記第３ベクトルの計算、前記第１ベクトル及び前記第２ベクトルの更新を繰り返し実行し、前記最適化問題の解を探索させる、
情報処理方法。