特開 2024-38472 電子回路および双安定回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024038472

(43)【公開日】2024-03-19

(54)【発明の名称】電子回路および双安定回路

(51)【国際特許分類】

   G11C 11/417 20060101AFI20240312BHJP

   G11C 14/00 20060101ALI20240312BHJP

   H03K 3/356 20060101ALI20240312BHJP

【ＦＩ】

G11C11/417 100

G11C14/00 230

H03K3/356 D

【審査請求】有

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2024008654

(22)【出願日】2024-01-24

(62)【分割の表示】P 2021522653の分割

【原出願日】2020-03-18

(31)【優先権主張番号】P 2019101720

(32)【優先日】2019-05-30

(33)【優先権主張国・地域又は機関】JP

(31)【優先権主張番号】P 2019186042

(32)【優先日】2019-10-09

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】503360115

【氏名又は名称】国立研究開発法人科学技術振興機構

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】菅原 聡

(72)【発明者】

【氏名】北形 大樹

(72)【発明者】

【氏名】山本 修一郎

(57)【要約】

【課題】消費電力および消費エネルギーを抑制すること。
【解決手段】第１～第４ＦＥＴを各々備える第１及び第２インバータ回路と、第１インバータ回路の出力ノードおよび第２インバータ回路の入力ノードが接続された第１記憶ノードと、第１及び第２インバータ回路の入力ノードおよび第２インバータ回路の出力ノードが接続された第２記憶ノードと、を備え、第１インバータ回路の第４ＦＥＴのゲートは、第１インバータ回路の入力ノードまたは第２インバータ回路の出力ノードに接続され、第２インバータ回路の第４ＦＥＴのゲートは第２インバータ回路の入力ノードまたは第１インバータ回路の出力ノードに接続された双安定回路。
【選択図】図４１

【特許請求の範囲】

【請求項1】

ソースが第１電源線に接続され、ドレインが出力ノードに接続され、ゲートが入力ノードに接続された第１導電型のチャネルの第１ＦＥＴと、
ソースが前記第１電源線との間に電源電圧が供給される第２電源線に接続され、ドレインが中間ノードに接続され、ゲートが前記入力ノードに接続された前記第１導電型と反対の第２導電型のチャネルの第２ＦＥＴと、
ソースが前記中間ノードに接続され、ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続された前記第２導電型のチャネルの第３ＦＥＴと、
ソースおよびドレインの一方が前記中間ノードに接続され、前記ソースおよび前記ドレインの他方が制御ノードに接続された前記第１導電型のチャネルの第４ＦＥＴと、
を各々備える第１インバータ回路および第２インバータ回路と、
前記第１インバータ回路の出力ノードおよび前記第２インバータ回路の入力ノードが接続された第１記憶ノードと、
前記第１インバータ回路の入力ノードおよび前記第２インバータ回路の出力ノードが接続された第２記憶ノードと、を備え、
前記第１インバータ回路の第４ＦＥＴのゲートは、前記第１インバータ回路の入力ノードまたは前記第２インバータ回路の出力ノードに接続され、
前記第２インバータ回路の第４ＦＥＴのゲートは前記第２インバータ回路の入力ノードまたは前記第１インバータ回路の出力ノードに接続された双安定回路。

【請求項2】

請求項１に記載の双安定回路と、
前記電源電圧を、前記双安定回路がデータをライトおよびリード可能な第１電圧と、前記第１電圧より低く前記双安定回路がデータを保持可能な第２電圧と、に切り替えて供給する電源回路と、
を備える電子回路。

【請求項3】

前記電源回路が前記双安定回路に前記第１電圧および前記第２電圧のいずれを供給するときにも、前記制御ノードには定バイアスが供給される請求項２に記載の電子回路。

【請求項4】

前記定バイアスは、前記第１電圧が供給されるときの前記第１電源線の電圧と前記第２電源線の電圧との間のバイアスである請求項３に記載の電子回路。

【請求項5】

前記定バイアスは、前記第１電圧が供給されるときの前記第１電源線の電圧と前記第２電源線の電圧との中間より前記第２電源線の電圧に近い請求項３に記載の電子回路。

【請求項6】

前記第４ＦＥＴがＰチャネルＦＥＴのとき、前記電源回路が前記第１電圧および前記第２電圧を供給するとき前記制御ノードにそれぞれローレベルおよび前記ローレベルより高いハイレベルを供給し、
前記第４ＦＥＴがＮチャネルＦＥＴのとき、前記電源回路が前記第１電圧および前記第２電圧を供給するとき前記制御ノードにそれぞれハイレベルおよび前記ハイレベルより低いローレベルを供給する制御回路を備える請求項２に記載の電子回路。

【請求項7】

ソースが第１電源線に接続され、ドレインが出力ノードに接続され、ゲートが入力ノードに接続された第１導電型のチャネルの第１ＦＥＴと、
ソースが前記第１電源線との間に電源電圧が供給される第２電源線に接続され、ドレインが中間ノードに接続され、ゲートが前記入力ノードに接続された前記第１導電型と反対の第２導電型のチャネルの第２ＦＥＴと、
ソースが前記中間ノードに接続され、ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続された前記第２導電型のチャネルの第３ＦＥＴと、
ソースおよびドレインの一方が前記中間ノードに接続され、前記ソースおよび前記ドレインの他方が制御ノードに接続された第４ＦＥＴと、
を各々備える第１インバータ回路および第２インバータ回路と、
前記第１インバータ回路の出力ノードおよび前記第２インバータ回路の入力ノードが接続された第１記憶ノードと、
前記第１インバータ回路の入力ノードおよび前記第２インバータ回路の出力ノードが接続された第２記憶ノードと、
を備え、
前記第１インバータ回路の第４ＦＥＴのゲートは、前記第１インバータ回路の入力ノード、出力ノード、前記第２インバータ回路の入力ノードおよび出力ノードのいずれか１つのノードに接続され、
前記第２インバータ回路の第４ＦＥＴのゲートは、前記第２インバータ回路の入力ノード、出力ノード、前記第１インバータ回路の入力ノードおよび出力ノードのいずれか１つのノードに接続された双安定回路と、
前記電源電圧を、前記双安定回路がデータをライトおよびリード可能な第１電圧と、前記第１電圧より低く前記双安定回路がデータを保持可能な第２電圧と、に切り替えて供給する電源回路と、
を備え、
前記電源回路が前記双安定回路に前記第１電圧および前記第２電圧のいずれを供給するときにも、前記制御ノードには定バイアスが供給される電子回路。

【請求項8】

前記電源回路は、前記電源電圧を前記第１電圧と前記第２電圧とに切り替えるときに、前記第２電源線には一定の第３電圧を供給し、前記第１電源線に供給する電圧をそれぞれ第４電圧と第５電圧とに切り替える請求項７に記載の電子回路。

【請求項9】

前記定バイアスは、前記第３電圧と前記第４電圧との間のバイアスである請求項８に記載の電子回路。

【請求項10】

前記第１インバータ回路の第４ＦＥＴは、ゲートが前記第１インバータ回路の出力ノードまたは前記第２インバータ回路の入力ノードに接続されているとき前記第２導電型のチャネルのＦＥＴであり、ゲートが前記第１インバータ回路の入力ノードまたは前記第２インバータ回路の出力ノードに接続されているとき前記第１導電型のチャネルのＦＥＴであり、
前記第２インバータ回路の第４ＦＥＴは、ゲートが前記第２インバータ回路の出力ノードまたは前記第１インバータ回路の入力ノードに接続されているとき前記第２導電型のチャネルのＦＥＴであり、ゲートが前記第２インバータ回路の入力ノードまたは前記第１インバータ回路の出力ノードに接続されているとき前記第１導電型のチャネルのＦＥＴである請求項７から９のいずれか一項に記載の電子回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子回路および双安定回路に関し、例えば双安定回路およびその双安定回路を有する複数のメモリセルを備えた電子回路に関する。

【背景技術】

【0002】

不揮発性素子を用いず、ＣＭＯＳ（Complementary Metal Oxide Semiconductor)のみから構成されたインバータを用い、擬似不揮発性ＳＲＡＭ（ＶＮＲ－ＳＲＡＭ）を構成できることが知られている（例えば特許文献１）。ＶＮＲ－ＳＲＡＭでは、超低電圧（ＵＬＶ）リテンションが可能なシュミットトリガ（ＳＴ）モードと通常の電圧でＳＲＡＭと同等の回路性能を実現できるブーステッドインバータ（ＢＩ）モードとを切り替え可能なデュアルモードインバータを用いる。このＵＬＶリテンションをパワーゲーティング（ＰＧ）に用いることができる。

【0003】

双安定回路と不揮発性素子を有するメモリセル（ＮＶ－ＳＲＡＭ）を用いた記憶回路が知られている（例えば特許文献２）。ＮＶ－ＳＲＡＭでは双安定回路のデータを不揮発性素子にストアし、不揮発性素子のデータを双安定回路にリストアする。

【0004】

ＮＶ－ＳＲＡＭにおいて、通常のＳＲＡＭのように双安定回路にデータをライト（書き込み）およびリード（読み出し）するＳＲＡＭ（Static Random Access Memory）動作、電源電圧を低くしてデータを保持するスリープ動作、双安定回路のデータを不揮発性素子にストアするストア動作、メモリセルの電源を遮断するシャットダウン動作および不揮発記憶素子にストアされたデータを双安定回路に書き戻すリストア動作を行なう記憶回路が知られている（例えば特許文献３）。ストア、シャットダウンおよびリストア動作を用いることでセルの記憶内容を失うことなく、電源遮断によるパワーゲーティング（ＰＧ）が可能になる。

【0005】

双安定回路に記憶されているデータと、不揮発性素子にストアされているデータが一致する場合、ストアをスキップする制御（ストアフリー動作）を行なう記憶回路が知られている（例えば特許文献４）。セルアレイを複数のブロックに分割し、ストア動作が終了したブロックの電源を遮断することが知られている（例えば特許文献５）。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】国際公開第２０１６／１５８６９１号

【特許文献2】国際公開第２００９／０２８２９８号

【特許文献3】国際公開第２０１３／１７２０６６号

【特許文献4】国際公開第２０１３／１７２０６５号

【特許文献5】国際公開第２０１６／０２４５２７号

【発明の概要】

【発明が解決しようとする課題】

【0007】

特許文献１のＶＮＲ－ＳＲＡＭでは、ＵＬＶリテンションすることで、セルの記憶内容を失うことなく、待機時電力を削減することができる。これにより、消費電力を抑制できる。しかし、ＶＮＲ－ＳＲＡＭでは、ＰＧ後に不要なデータについてもＵＬＶリテンションするため、ＰＧ時のリーク電流によるエネルギー消費の削減率が制約される。また、ＰＧ時にすべてのセルについてＳＴモードとＢＩモードの切り替えを行う。このため、モード切り替えのための時間（レイテンシ）やエネルギーオーバーヘッドが生じる。これらリーク電流、モード切り替えのためのエネルギー消費は損益分岐時間（ＢＥＴ：Break-even time）の増大を招く。

【0008】

また、特許文献４および５のＮＶ－ＳＲＡＭでは、ストアフリー動作を行うことで，ストア不要なデータのストアを回避できる。しかし、セルアレイの記憶容量が大きくなると、ストア動作を待機するブロックに生じるリーク電流による消費電力によって、ストアフリーの効果は抑制される。また、ストアフリー動作では、ＰＧに不要なデータであっても通常動作時に書き換えのあったデータに対してはストア動作を行ってしまう。このため、不要なエネルギーオーバーヘッドやストアに要するレイテンシのオーバヘッドを生じてしまう。

【0009】

本発明は、上記課題に鑑みなされたものであり、消費電力および消費エネルギーを抑制することを目的とする。

【課題を解決するための手段】

【0010】

本発明は、ソースが第１電源線に接続され、ドレインが出力ノードに接続され、ゲートが入力ノードに接続された第１導電型のチャネルの第１ＦＥＴと、ソースが前記第１電源線との間に電源電圧が供給される第２電源線に接続され、ドレインが中間ノードに接続され、ゲートが前記入力ノードに接続された前記第１導電型と反対の第２導電型のチャネルの第２ＦＥＴと、ソースが前記中間ノードに接続され、ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続された前記第２導電型のチャネルの第３ＦＥＴと、ソースおよびドレインの一方が前記中間ノードに接続され、前記ソースおよび前記ドレインの他方が制御ノードに接続された前記第１導電型のチャネルの第４ＦＥＴと、を各々備える第１インバータ回路および第２インバータ回路と、前記第１インバータ回路の出力ノードおよび前記第２インバータ回路の入力ノードが接続された第１記憶ノードと、前記第１インバータ回路の入力ノードおよび前記第２インバータ回路の出力ノードが接続された第２記憶ノードと、を備え、前記第１インバータ回路の第４ＦＥＴのゲートは、前記第１インバータ回路の入力ノードまたは前記第２インバータ回路の出力ノードに接続され、前記第２インバータ回路の第４ＦＥＴのゲートは前記第２インバータ回路の入力ノードまたは前記第１インバータ回路の出力ノードに接続された双安定回路である。

【0011】

上記構成において、前記電源電圧を、前記双安定回路がデータをライトおよびリード可能な第１電圧と、前記第１電圧より低く前記双安定回路がデータを保持可能な第２電圧と、に切り替えて供給する電源回路と、を備える構成とすることができる。

【0012】

上記構成において、前記電源回路が前記双安定回路に前記第１電圧および前記第２電圧のいずれを供給するときにも、前記制御ノードには定バイアスが供給される構成とすることができる。

【0013】

上記構成において、前記定バイアスは、前記第１電圧が供給されるときの前記第１電源線の電圧と前記第２電源線の電圧との間のバイアスとすることができる。

【0014】

上記構成において、前記定バイアスは、前記第１電圧が供給されるときの前記第１電源線の電圧と前記第２電源線の電圧との中間より前記第２電源線の電圧に近い構成とすることができる。

【0015】

上記構成において、前記第４ＦＥＴがＰチャネルＦＥＴのとき、前記電源回路が前記第１電圧および前記第２電圧を供給するとき前記制御ノードにそれぞれローレベルおよび前記ローレベルより高いハイレベルを供給し、前記第４ＦＥＴがＮチャネルＦＥＴのとき、前記電源回路が前記第１電圧および前記第２電圧を供給するとき前記制御ノードにそれぞれハイレベルおよび前記ハイレベルより低いローレベルを供給する制御回路を備える構成とすることができる。

【0016】

本発明は、ソースが第１電源線に接続され、ドレインが出力ノードに接続され、ゲートが入力ノードに接続された第１導電型のチャネルの第１ＦＥＴと、ソースが前記第１電源線との間に電源電圧が供給される第２電源線に接続され、ドレインが中間ノードに接続され、ゲートが前記入力ノードに接続された前記第１導電型と反対の第２導電型のチャネルの第２ＦＥＴと、ソースが前記中間ノードに接続され、ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続された前記第２導電型のチャネルの第３ＦＥＴと、ソースおよびドレインの一方が前記中間ノードに接続され、前記ソースおよび前記ドレインの他方が制御ノードに接続された第４ＦＥＴと、を各々備える第１インバータ回路および第２インバータ回路と、前記第１インバータ回路の出力ノードおよび前記第２インバータ回路の入力ノードが接続された第１記憶ノードと、前記第１インバータ回路の入力ノードおよび前記第２インバータ回路の出力ノードが接続された第２記憶ノードと、を備え、前記第１インバータ回路の第４ＦＥＴのゲートは、前記第１インバータ回路の入力ノード、出力ノード、前記第２インバータ回路の入力ノードおよび出力ノードのいずれか１つのノードに接続され、前記第２インバータ回路の第４ＦＥＴのゲートは、前記第２インバータ回路の入力ノード、出力ノード、前記第１インバータ回路の入力ノードおよび出力ノードのいずれか１つのノードに接続された双安定回路と、前記電源電圧を、前記双安定回路がデータをライトおよびリード可能な第１電圧と、前記第１電圧より低く前記双安定回路がデータを保持可能な第２電圧と、に切り替えて供給する電源回路と、を備え、前記電源回路が前記双安定回路に前記第１電圧および前記第２電圧のいずれを供給するときにも、前記制御ノードには定バイアスが供給される電子回路である。

【0017】

上記構成において、前記電源回路は、前記電源電圧を前記第１電圧と前記第２電圧とに切り替えるときに、前記第２電源線には一定の第３電圧を供給し、前記第１電源線に供給する電圧をそれぞれ第４電圧と第５電圧とに切り替える構成とすることができる。

【0018】

上記構成において、前記定バイアスは、前記第３電圧と前記第４電圧との間のバイアスとすることができる。

【0019】

上記構成において、前記第１インバータ回路の第４ＦＥＴは、ゲートが前記第１インバータ回路の出力ノードまたは前記第２インバータ回路の入力ノードに接続されているとき前記第２導電型のチャネルのＦＥＴであり、ゲートが前記第１インバータ回路の入力ノードまたは前記第２インバータ回路の出力ノードに接続されているとき前記第１導電型のチャネルのＦＥＴであり、前記第２インバータ回路の第４ＦＥＴは、ゲートが前記第２インバータ回路の出力ノードまたは前記第１インバータ回路の入力ノードに接続されているとき前記第２導電型のチャネルのＦＥＴであり、ゲートが前記第２インバータ回路の入力ノードまたは前記第１インバータ回路の出力ノードに接続されているとき前記第１導電型のチャネルのＦＥＴである構成とすることができる。

【発明の効果】

【0020】

本発明によれば、消費電力および消費エネルギーを抑制することができる。

【図面の簡単な説明】

【0021】

【図1】図１は、実施例１におけるメモリセルの回路図である。

【図2】図２（ａ）および図２（ｂ）は、実施例１における各状態に印加される電圧を示す図である。

【図3】図３は、実施例１における各期間の消費電力を示す図である。

【図4】図４は、実施例１における電子回路を示すブロック図である。

【図5】図５は、実施例１におけるサブアレイのブロック図である。

【図6】図６は、実施例１における動作を示すフローチャートである。

【図7】図７（ａ）は、実施例１におけるリード／ライト動作を示すフローチャート、図７（ｂ）は、実施例１におけるＵＤＦの設定を示すフローチャートである。

【図8】図８は、実施例１におけるストア動作を示すフローチャートである。

【図9】図９（ａ）から図９（ｄ）は、実施例１におけるセルアレイおよびブロックを示す模式図である。

【図10】図１０（ａ）から図１０（ｃ）は、実施例１におけるブロックを示す模式図である。

【図11】図１１（ａ）および図１１（ｂ）は、実施例１におけるそれぞれセルアレイのサイズおよびワードアドレスの例を示す図である。

【図12】図１２は、実施例１における制御回路の例を示すブロック図である。

【図13】図１３（ａ）から図１３（ｅ）は、実施例１における各信号のレベルとパワースイッチの動作を示す図である。

【図14】図１４は、実施例１における制御信号のタイミングチャートである。

【図15】図１５は、実施例１における制御回路２８の別の例のブロック図である。

【図16】図１６（ａ）から図１６（ｃ）は、実施例１、比較例１－１および１－２におけるＳＦＢＦストアフリー割合に対するＢＥＴを示す図、図１６（ｄ）から図１６（ｆ）は、ＳＦＢＦストアフリー割合に対するストアレイテンシを示す図である。

【図17】図１７は、実施例２におけるメモリセルの回路図である。

【図18】図１８（ａ）および図１８（ｂ）は、実施例２における各状態に印加される電圧を示す図である。

【図19】図１９（ａ）および図１９（ｂ）は、実施例２におけるリテンションおよびシャットダウンに印加される電圧を示す図である。

【図20】図２０は、実施例２における各期間の消費電力を示す図である。

【図21】図２１（ａ）および図２１（ｂ）は、実施例２におけるメモリセルの別の例である。

【図22】図２２は、実施例２における電子回路を示すブロック図である。

【図23】図２３は、実施例２におけるサブアレイのブロック図である。

【図24】図２４は、実施例２における動作を示すフローチャートである。

【図25】図２５は、実施例２におけるリテンション動作のタイプＡを示すフローチャートである。

【図26】図２６（ａ）から図２６（ｅ）は、実施例２におけるリテンション動作のタイプＡにおけるセルアレイを示す模式図である。

【図27】図２７（ａ）から図２７（ｅ）は、実施例２におけるリテンション動作のタイプＡにおけるセルアレイおよびブロックを示す模式図である。

【図28】図２８は、実施例２におけるリテンション動作のタイプＢを示すフローチャートである。

【図29】図２９（ａ）から図２９（ｅ）は、実施例２におけるリテンション動作のタイプＢにおけるセルアレイを示す模式図である。

【図30】図３０（ａ）から図３０（ｅ）は、実施例２におけるリテンション動作のタイプＢにおけるセルアレイおよびブロックを示す模式図である。

【図31】図３１は、実施例２におけるリテンション動作のタイプＣを示すフローチャートである。

【図32】図３２（ａ）から図３２（ｅ）は、リテンション動作のタイプＣにおけるセルアレイを示す模式図である。

【図33】図３３（ａ）から図３３（ｅ）は、リテンション動作のタイプＣにおけるセルアレイおよびブロックを示す模式図である。

【図34】図３４は、リテンション動作のタイプＢにおける制御回路の例を示すブロック図である。

【図35】図３５（ａ）から図３５（ｅ）は、リテンション動作のタイプＢにおける各信号のレベルとパワースイッチの動作を示す図である。

【図36】図３６は、リテンション動作のタイプＢにおける制御信号のタイミングチャートである。

【図37】図３７は、リテンション動作のタイプＣにおける制御回路の例を示すブロック図である。

【図38】図３８は、リテンション動作のタイプＣにおける制御信号のタイミングチャートである。

【図39】図３９（ａ）から図３９（ｃ）は、タイプＡからＣおよび比較例２におけるＵＤ割合に対するＢＥＴを示す図、図３９（ｄ）から図３９（ｆ）は、ＵＤ割合に対するレイテンシを示す図である。

【図40】図４０（ａ）から図４０（ｃ）は、タイプＣ、比較例２－１および２－２におけるＵＤ割合に対するスタンバイパワーを示す図である。

【図41】図４１は、実施例３におけるヘッダＰＳ・ＰＤＦＢ・タイプ１のメモリセルの回路図である。

【図42】図４２は、実施例３におけるヘッダＰＳ・ＰＤＦＢ・タイプ２のメモリセルの回路図である。

【図43】図４３（ａ）は、リテンション状態におけるインバータ回路の伝達特性を示す図、図４３（ｂ）は、ＢＩモードにおけるＳＮＭを示す図である。

【図44】図４４（ａ）は、リテンション状態のＳＮＭを示す図、図４４（ｂ）は、ＢＩモードのリーク電力を示す図、図４４（ｃ）および図４４（ｄ）は、ＳＴモードのリーク電力を示す図である。

【図45】図４５は、実施例３におけるフッタＰＳ・ＰＤＦＢ・タイプ２のメモリセルの回路図である。

【図46】図４６は、実施例３におけるフッタＰＳ・ＰＵＦＢ・タイプ１のメモリセルの回路図である。

【図47】図４７は、実施例３におけるヘッダＰＳ・ＰＵＦＢ・タイプ２のメモリセルの回路図である。

【図48】図４８は、実施例３におけるヘッダＰＳ・ＰＵＰＤＦＢのメモリセルの回路図である。

【図49】図４９は、実施例３におけるフッタＰＳ・ＰＵＰＤＦＢのメモリセルの回路図である。

【図50】図５０（ａ）から図５０（ｆ）は、セルに接続されるパワースイッチの配置を示す図である。

【図51】図５１（ａ）から図５１（ｄ）は、セルに接続されるドライバの配置を示す図である。

【図52】図５２（ａ）から図５２（ｃ）は、セルに接続されるドライバの配置を示す図である。

【図53】図５３（ａ）および図５３（ｂ）は、それぞれヘッダＰＳ・ＰＤＦＢ・タイプ１型およびフッタＰＳ・ＰＵＦＢ・タイプ１型の各電圧を示す図である。

【図54】図５４は、実施例４におけるヘッダＰＳ・ＰＤＦＢ・タイプ１型のメモリセルの回路図である。

【図55】図５５は、実施例４におけるフッタＰＳ・ＰＵＦＢ・タイプ1型のメモリセルの回路図である。

【図56】図５６は、実施例４におけるヘッダＰＳ・ＰＵＰＤＦＢ・ＰＤ側タイプ１型のメモリセルの回路図である。

【図57】図５７は、実施例４におけるフッタＰＳ・ＰＵＰＤＦＢ・ＰＵ側タイプ１型のメモリセルの回路図である。

【図58】図５８は、実施例４の変形例１に係る電子回路の回路図である。

【図59】図５９（ａ）および図５９（ｂ）は、フリップフロップ回路のバタフライカーブを示す図である。

【図60】図６０（ａ）は、ＳＮＭを示す図、図６０（ｂ）は、スタンバイパワーを示す図である。

【図61】図６１（ａ）は、シミュレーションしたロジックシステムの概念図、図６１（ｂ）は、システムＡおよびＣの規格化スタンバイパワーを示す図である。

【発明を実施するための形態】

【0022】

以下、図面を参照し実施例について説明する。

【実施例0023】

特許文献３のように、通常のＳＲＡＭ動作（すなわちリード／ライト動作）のときに書き換えられたメモリセルのみにストア動作を行う。この方法では、セルアレイのサイズが大きくなると、ストア動作を待機するメモリセルにおけるリーク電流に起因する消費電力が大きくなる。そこで、書き換えられていないメモリセルをはじめにシャットダウンし、その後、書き換えられたメモリセルにストア動作を行うことが考えられる。しかし、書き換えられたメモリセルのデータがリストア後に不要なデータであってもストア動作を行ってしまう。これにより、消費電力およびレイテンシが増大する。

【0024】

実施例１は、消費電力および消費エネルギーを抑制することを目的とする。具体的には、ＰＧ（パワーゲーティング）時（電源遮断時）、ＰＧへの移行およびＰＧからの復帰における消費電力および消費エネルギーを削減すること、およびＰＧに関するＢＥＴを削減することを目的とする。

【0025】

実施例１では、書き換えられているかいないかにかかわらずストアしなくてもよいデータのメモリセルをはじめにシャットダウンし、その後、残りのメモリセルにストア動作を行う。これにより、消費電力およびレイテンシを抑制できる。

【0026】

より具体的に、セルアレイを複数のブロックに分割する。記憶階層より上位の階層においてブロック毎のストアフリーを判断する。このとき、通常のＳＲＡＭ動作において書き換えがあっても不要なデータであれば、ストアフリーブロックとする。上位の階層はリストア後に不要なデータの存在するブロックを指定するＵＤＦ（Useless Data Flag）を生成する。記憶階層ではＵＤＦに基づき、ブロック毎にシャットダウンおよびストア動作を行う。これにより、効率的に消費電力を抑制できる。

【0027】

以下、実施例１の詳細な例について説明する。
［メモリセルの説明］
図１は、実施例１におけるメモリセルの回路図である。図１に示すように、メモリセル１０は、インバータ回路１４および１６、スピントランスファートルク磁気トンネル接合素子（ＳＴＴ-ＭＴＪ：以下では単に強磁性トンネル接合素子と呼ぶ）ＭＴＪ１およびＭＴＪ２を主に備えている。

【0028】

インバータ回路１４および１６はループ状に接続され双安定回路１２を構成している。インバータ回路１４は、ＦＥＴ（Field Effect Transistor）ｍ１およびｍ２を備えている。インバータ回路１６はＦＥＴｍ３およびｍ４を備えている。ＦＥＴｍ１およびｍ３はＰチャネルＭＯＳＦＥＴであり、ＦＥＴｍ２およびｍ４はＮチャネルＭＯＳＦＥＴである。ＦＥＴｍ１およびｍ３のソースは仮想電源電圧ＶＶＤＤが印加された電源線１５ａに接続され、ＦＥＴｍ２およびｍ４のソースはグランド電圧ＶＧＮＤが印加されたグランド線１５ｂに接続されている。これにより、双安定回路１２には電源電圧（ＶＶＤＤ－ＶＧＮＤ）が供給される。

【0029】

インバータ回路１４と１６が接続されたノードがそれぞれノードＱ、ＱＢである。ノードＱとノードＱＢとは互いに相補ノードである。双安定回路１２は、ノードＱおよびノードＱＢがそれぞれハイレベルおよびローレベル、または、ノードＱおよびノードＱＢがそれぞれローレベルおよびハイレベルとなることにより安定状態となる。双安定回路１２は、安定状態となることにより、データを記憶することができる。

【0030】

ノードＱおよびＱＢは、それぞれＮチャネルＦＥＴｍ５およびｍ６を介しビット線ＢＬおよびＢＬＢに接続されている。ＦＥＴｍ５およびｍ６のゲートはワード線ＷＬに接続されている。ＦＥＴｍ１からｍ６により６トランジスタ（ＦＥＴ）型のＳＲＡＭが形成される。

【0031】

ノードＱと制御線ＣＴＲＬとの間にＦＥＴｍ７と強磁性トンネル接合素子ＭＴＪ１とが接続され、ノードＱＢと制御線ＣＴＲＬとの間にＦＥＴｍ８と強磁性トンネル接合素子ＭＴＪ２とが接続されている。ＦＥＴｍ７およびｍ８のソースおよびドレインの一方は、ノードＱおよびＱＢに、ソースおよびドレインの他方は強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にそれぞれ接続されている。ＦＥＴｍ７およびｍ８のゲートはスイッチ線ＳＲに接続されている。なお、ＦＥＴｍ７およびｍ８は、それぞれ、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２と制御線ＣＴＲＬとの間に接続されていてもよい。また、ＦＥＴｍ７およびｍ８は、設けられていなくてもよい。

【0032】

強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２は、それぞれフリー層１７、トンネル絶縁膜１８およびピン層１９を有している。フリー層１７およびピン層１９は強磁性体からなる。フリー層１７とピン層１９との磁化方向が平行な状態（平行状態）では、ＭＴＪ１およびＭＴＪ２の抵抗値が低くなる。フリー層１７とピン層１９との磁化方向が反平行な状態（反平行状態）では、ＭＴＪ１およびＭＴＪ２の抵抗値が平行状態より高くなる。ＭＴＪ１およびＭＴＪ２は、ＭＴＪ１およびＭＴＪ２の抵抗値によりデータをストアする。後述する仮想電源方式では、フリー層１７が制御線ＣＴＲＬに接続され、仮想接地方式では、ピン層１９が制御線ＣＴＲＬに接続される。仮想電源方式では、ＦＥＴｍ７およびｍ８はＮチャネルＦＥＴであり、仮想接地方式では、ＦＥＴｍ７およびｍ８はＰチャネルＦＥＴである。

【0033】

電源線１５ａと電源１５ｃとの間にパワースイッチ３０が接続されている。パワースイッチ３０は電源線１５ａと電源１５ｃとの間に並列に接続されたパワースイッチＰＳ１およびＰＳ２を含む。パワースイッチＰＳ１およびＰＳ２は例えばそれぞれＰチャネルＦＥＴおよびＮチャネルＦＥＴである。パワースイッチＰＳ１およびＰＳ２のゲートにそれぞれＰＳ制御信号ＶＰＧ１およびＶＰＧ２が印加される。パワースイッチ３０は、グランド線１５ｂとグランド１５ｄとの間に設けられていてもよい。この場合、電源線１５ａには電源の電圧ＶＤＤが印加され、グランド線１５ｂにはグランド電圧ＶＧＮＤ以上の仮想グランド電圧ＶＶＧＮＤが印加される。これを仮想接地方式という。パワースイッチ３０は、電源線１５ａと電源１５ｃとの間と、グランド線１５ｂとグランド１５ｄとの間と、の両方に設けられていてもよい。

【0034】

［各状態の説明］
図２（ａ）および図２（ｂ）は、実施例１における各状態に印加される電圧を示す図である。図２（ａ）のように、リード／ライト状態ではＶＰＧ１およびＶＰＧ２はローレベルＬである。パワースイッチＰＳ１およびＰＳ２はそれぞれオンおよびオフとなる。これにより、電源線１５ａとグランド線１５ｂとの間に供給される電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ２となる。電圧Ｖ２は例えば１．２Ｖである。

【0035】

スリープ状態ではＶＰＧ１およびＶＰＧ２はハイレベルＨである。パワースイッチＰＳ１およびＰＳ２はそれぞれオフおよびオンとなる。これにより、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ２より低い電圧Ｖ１となる。電圧Ｖ１は例えば０．８Ｖである。

【0036】

シャットダウン状態ではＶＰＧ１およびＶＰＧ２はそれぞれハイレベルＨおよびローレベルＬである。パワースイッチＰＳ１およびＰＳ２はオフとなる。電源線１５ａに電源電圧が印加されない。これにより、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ１より低い電圧Ｖ０となる。電圧Ｖ０は例えばほぼ０Ｖである。

【0037】

リード／ライト状態の期間は、通常のＳＲＡＭとして双安定回路１２のデータを書き換え、揮発的にデータを保持する（これを、「データを揮発的に書き換える」という）期間である。双安定回路１２へのデータの書き込みおよび読み出しがＳＲＡＭと同じように行われる。すなわち、ワード線ＷＬをハイレベルとしＦＥＴｍ５およびｍ６を導通状態とすることにより、双安定回路１２にビット線ＢＬおよびＢＬＢのデータが書き込まれる。また、ビット線ＢＬおよびＢＬＢを等電位の浮遊状態としワード線ＷＬをハイレベルとしＦＥＴｍ５およびｍ６を導通状態とすることにより、双安定回路１２のデータをビット線ＢＬおよびＢＬＢに読み出すことができる。電源電圧ＶＶＤＤ－ＶＧＮＤは、双安定回路１２がデータの書き換えが可能でかつデータが保持できる電圧Ｖ２である。

【0038】

スリープ状態の期間は、メモリセル１０がスリープモードの期間である。スリープ状態では、双安定回路１２はデータを保持するのみであり、データの書き換えを行なわない。電源電圧ＶＶＤＤ－ＶＧＮＤは、双安定回路１２がデータの書き換えはできないがデータが保持できる電圧Ｖ１である。電圧Ｖ１は電圧Ｖ２より低いため、消費電力を抑制できる。

【0039】

リード／ライト状態およびスリープ状態では、制御線ＣＴＲＬおよびスイッチ線ＳＲにおける制御信号ＶＣＴＲＬおよびＶＳＲはローレベルであり、ＦＥＴｍ７およびｍ８はオフしている。ＦＥＴｍ５およびｍ６をオフとすることにより、双安定回路１２のデータが保持される。なお、双安定回路１２へのデータの書き込み、読み出し、および保持のとき、スイッチ線ＳＲをローレベルとし、ＦＥＴｍ７およびｍ８をオフとすることが好ましい。これにより、ノードＱおよびＱＢと制御線ＣＴＲＬ間の電流をほぼ遮断し、安定動作を実現し、さらに、消費電力の増大を抑制することができる。

【0040】

図２（ｂ）に示すように、ストア期間は、ストア動作が行なわれる期間であり、双安定回路１２に記憶されたデータを強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアし、これを不揮発的に保持する（これを、「不揮発的にストアする」という）期間である。ストア期間では電源電圧ＶＶＤＤ－ＶＧＮＤはリード／ストア状態と同じ電圧Ｖ２である。制御信号ＶＳＲをハイレベルとする。

【0041】

Ｈストア期間において、制御信号ＶＣＴＲＬをローレベルとする。これにより、ノードＱおよびＱＢのうちハイレベルのノードに対応するＭＴＪが高抵抗となる。Ｌストア期間において、制御信号ＶＣＴＲＬをハイレベルとする。これにより、ノードＱおよびＱＢのうちローレベルのノードに対応するＭＴＪ１およびＭＴＪ２が低抵抗となる。Ｈストア期間とＬストア期間の順番は逆でもよい。このように、双安定回路１２のデータが強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアされる。

【0042】

シャットダウン状態の期間は、メモリセル１０をシャットダウンとする期間である。シャットダウン状態においては、電源電圧ＶＶＤＤ－ＶＧＮＤをほぼ０Ｖである電圧Ｖ０とする。このとき、メモリセル１０にほとんど電流が流れないため、消費電力を抑制することができる。

【0043】

リストア期間においては、制御信号ＶＣＴＲＬをローレベルとし制御信号ＶＳＲをハイレベルとした状態で電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ０から電圧Ｖ２に立ち上げることにより行なわれる。高抵抗の強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に対応するノードＱおよびＱＢがハイレベルとなる。低抵抗のＭＴＪ１およびＭＴＪ２に対応するノードＱおよびＱＢがローレベルとなる。このように、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアされ不揮発的に保持されたデータ（これを、「不揮発的にストアされたデータ」という）が双安定回路１２にリストアされる。

【0044】

制御信号ＶＣＴＲＬおよびＶＳＲのハイレベルは例えばＶＤＤまたはＶＶＤＤ、ローレベルは例えばＶＧＮＤである。制御信号ＶＣＴＲＬにおけるハイレベルはローレベルより高く、制御信号ＶＳＲにおけるハイレベルはローレベルより高い電圧であればよい。

【0045】

図３は、実施例１における各期間の消費電力を示す図である。実線は図１に示したメモリセル１０（ＮＶ－ＳＲＡＭ）を有する記憶回路の消費電力（パワー）を示す。実線の消費電力は、リーク電流に起因する電力とストアおよびリストアに用いる電力を含み、リード／ライト期間におけるリードおよびライトの電力は含んでいない。点線は、ＦＥＴｍ７、ＦＥＴｍ８、ＭＴＪ１およびＭＴＪ２を設けない６トランジスタＳＲＡＭ（６Ｔ－ＳＲＡＭ）セルを用いた記憶回路の消費電力を示している。破線は、６Ｔ－ＳＲＡＭセルを用いた記憶回路のリード／ライト期間の消費電力を示している。破線および点線の消費電力は、リーク電流に起因する電力を含み、リード／ライト期間におけるリードおよびライトの電力は含んでいない。

【0046】

図３に示すように、メモリセル１０の動作期間には、スリープ期間（スリープ状態の期間）、リード／ライト期間（リード／ライト状態の期間）、ストア期間、シャットダウン期間（シャットダウン状態の期間）およびリストア期間がある。スリープ期間およびリード／ライト期間の長さをτ_ＮＬとする。ストア期間、シャットダウン期間およびリストア期間の長さをそれぞれτ_{Ｓｔｏｒｅ}、τ_{Ｓｈｕｔｄｏｗｎ}およびτ_{Ｒｅｓｔｏｒｅ}とする。

【0047】

ＮＶ－ＳＲＡＭのスリープ期間およびリード／ライト期間の消費電力はそれぞれＰ_{Ｓｌｅｅｐ}およびＰ_ＮＬである。ＮＶ－ＳＲＡＭのＰ_{Ｓｌｅｅｐ}およびＰ_ＮＬは６Ｔ－ＳＲＡＭのスリープ期間およびリード／ライト期間の消費電力よりΔＰ_ＮＬ大きい。これは、ＮＶ－ＳＲＡＭではＦＥＴｍ７およびｍ８にリーク電流が流れるためである。

【0048】

ＮＶ－ＳＲＡＭでは、ストア期間にストアのための電力ΔＰ_{Ｓｔｏｒｅ}が生じる。シャットダウン期間に消費電力Ｐ_{Ｓｈｕｔｄｏｗｎ}が生じる。消費電力Ｐ_{Ｓｈｕｔｄｏｗｎ}はリーク電流に起因する。リストア期間にリストアのための電力ΔＰ_{Ｒｅｓｔｏｒｅ}が生じる。６Ｔ－ＳＲＡＭでは、ＮＶ－ＳＲＡＭにおけるストア期間、シャットダウン期間およびリストア期間に相当する期間を、スリープ期間とする。よって、これらの期間の６Ｔ－ＳＲＡＭの消費電力はＰ_{Ｓｌｅｅｐ}－ΔＰ_ＮＬとなる。シャットダウン期間のＮＶ－ＳＲＡＭと６Ｔ－ＳＲＡＭの消費電力の差はΔＰ_{Ｓｈｕｔｄｏｗｎ}である。

【0049】

ＮＶ－ＳＲＡＭセルの６Ｔ－ＳＲＡＭセルに対するエネルギーの増加は、スリープ期間およびリード／ライト期間におけるΔＰ_ＮＬによるエネルギー増加ΔＥ_ＮＬ、ストア期間のΔＰ_{Ｓｔｏｒｅ}によるエネルギー増加ΔＥ_{Ｓｔｏｒｅ}、およびリストア期間のΔＰ_{Ｒｅｓｔｏｒｅ}によるエネルギー増加ΔＥ_{Ｒｅｓｔｏｒｅ}の合計である。ＮＶ－ＳＲＡＭセルがシャットダウンにより節約できるエネルギーは、シャットダウン期間におけるΔＰ_{Ｓｈｕｔｄｏｗｎ}によるエネルギー減少ΔＥ_Ｓａｖｅである。ΔＥ_ＮＬ＋ΔＥ_{Ｓｔｏｒｅ}＋ΔＥ_{Ｒｅｓｔｏｒｅ}がΔＥ_Ｓａｖｅと等しくなるτ_{Ｓｈｕｔｄｏｗｎ}がＢＥＴ（Break-even time）である。双安定回路１２にデータのリード／ライトが行われない待機期間がＢＥＴ以上のときはシャットダウン状態とし、ＢＥＴ以下のときはスリープ状態とする。これにより、極めて高効率にエネルギーを削減できる。

【0050】

［電子回路の説明］
図４は、実施例１における電子回路を示すブロック図である。図４に示すように、電子回路１００は、セルアレイ２０、制御回路２８を備えている。セルアレイ２０は、複数のサブアレイ２２に分割されている。サブアレイ２２の記憶容量は例えば８ｋバイトである。サブアレイ２２には複数のメモリセル１０がマトリックス状に設けられている。サブアレイ２２はバス２５に接続されている。サブアレイ２２の個数は適宜設計可能である。

【0051】

サブアレイ２２にはパワースイッチ３０および周辺回路３８が設けられている。パワースイッチ３０はサブアレイ２２毎に電源電圧を設定する。周辺回路３８はサブアレイ２２毎にストアフリー制御を行う。

【0052】

制御回路２８はＳＦＢＦ（Store Free Block Flag）レジスタ４１およびＵＤＦ（Useless Data Flag）レジスタ４０を備えている。制御回路２８はアドレスに基づきブロックごとにＳＦＢＦを生成しレジスタ４１に格納する。制御回路２８が外部回路から受信したブロック毎のＵＤＦをレジスタ４０に格納する。制御回路２８は、ＰＳ制御信号を用い各サブアレイ２２のパワースイッチ３０を制御することでサブアレイ２２毎にパワーを制御する。このように制御回路２８はパワーマネージメントユニットとして機能する。また、制御回路２８は、ストア制御信号を用い各サブアレイ２２の周辺回路３８を制御することで、サブアレイ２２毎にストアフリー動作を制御する。このように制御回路２８はストアフリーマネージメントユニットとして機能する。さらに、制御回路２８はバス２５を介しサブアレイ２２へのデータの入出力を行う。制御回路２８の少なくとも一部の機能は外部のＣＰＵ（Central Processing Unit）等のプロセッサ回路がソフトウエアと協働で行ってもよい。

【0053】

［サブアレイの説明］
図５は、実施例１におけるサブアレイのブロック図である。図５に示すように、サブアレイ２２は、メモリセル１０を有する複数のブロック２４（例えば８個）に分割されている。ブロック２４の記憶容量は例えば１ｋバイトである。ブロック２４の個数は適宜設計可能である。サブアレイ２２内には複数のメモリセル１０がマトリックス状に配置されている。サブアレイ２２内には、行方向にワード線ＷＬおよびスイッチ線ＳＲが延伸し、列方向にビット線ＢＬ（図１のビット線ＢＬおよびＢＬＢに相当する）および制御線ＣＴＲＬが延伸している。各メモリセル１０には、ワード線ＷＬ、スイッチ線ＳＲ、ビット線ＢＬ、制御線ＣＴＲＬ、電源線１５ａおよびグランド線１５ｂが接続されている。

【0054】

各サブアレイ２２に対応し、パワースイッチ３０および周辺回路３８が設けられている。制御回路２８は、パワースイッチ３０および周辺回路３８を制御する。パワースイッチ３０は、ブロック２４毎に電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ２、Ｖ１およびＶ０にできる。周辺回路３８は、ＷＬデコーダ３１、列デコーダ３２、３６、プリチャージ回路３３、読出書込回路３４およびＳＲデコーダ３５を備えている。

【0055】

リード／ライト期間において、ＷＬデコーダ３１は行アドレスに基づきワード線ＷＬを選択する。列デコーダ３２は列アドレスに基づきビット線ＢＬを選択する。プリチャージ回路３３はビット線ＢＬをプリチャージする。読出書込回路３４は、ＷＬデコーダ３１および列デコーダ３２に選択されたメモリセル１０の双安定回路１２にデータを書き込みまたは双安定回路１２からデータを読み出しバス２５に出力する。

【0056】

ストア期間において、ＳＲデコーダ３５は行アドレスに基づきスイッチ線ＳＲを選択する。列デコーダ３６は列アドレスに基づき制御線ＣＴＲＬを選択する。ＷＬデコーダ３１および列デコーダ３２に選択されたメモリセル１０において双安定回路１２のデータが強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に不揮発的にストアされる。

【0057】

［動作の説明］
図６は、実施例１における動作を示すフローチャートである。図６に示すように、制御回路２８は、外部回路からの指令によりセルアレイ２０の電源を投入する（ステップＳ１０）。例えば、制御回路２８は全てのブロック２４において、制御信号ＶＳＲをハイレベルとすることでＦＥＴｍ７およびｍ８をオンし、かつパワースイッチＰＳ１をオンしＰＳ２をオフする。これにより、セルアレイ２０内の各メモリセル１０において、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２内のデータが双安定回路１２にリストアされる。

【0058】

制御回路２８は、リードおよびライト動作を行う（ステップＳ１２）。制御回路２８は、外部回路からセルアレイ２０をシャットダウンする指示を受けたか否か判定する（ステップＳ１４）。ＮｏのときステップＳ１２に戻る。Ｙｅｓのとき、制御回路２８は、ストア動作およびシャットダウンを行う（ステップＳ１６）。その後終了しステップＳ１０に戻る。

【0059】

［リード／ライト動作の説明］
図６のステップＳ１２における動作について説明する。図７（ａ）は、実施例１におけるリード／ライト動作を示すフローチャートである。図７（ａ）に示すように、制御回路２８はレジスタ４１の全てのブロック２４に対応するＳＦＢＦをリセットする（ステップＳ２０）。例えば制御回路２８は全てのブロック２４に対応するＳＦＢＦをハイレベルＨとする。制御回路２８にライトアドレスが入力される（ステップＳ２２）。制御回路２８は、ライトを行うブロック２４（すなわち書き込みを行うメモリセル１０を含むブロック２４）を選択する（ステップＳ２４）。制御回路２８は、ＷＬデコーダ３１および列デコーダ３２を用い選択されたブロック２４に対応するレジスタ４１にＳＦＢＦをセットする（ステップＳ２６）。例えば制御回路２８は対応するＳＦＢＦをローレベルＬとする。制御回路２８は、読出書込回路３４を用い選択されたブロック２４内のメモリセル１０にデータを書き込む（ステップＳ２８）。制御回路２８は、動作を終了するか判定する（ステップＳ３０）。ＮｏのときステップＳ２２に戻る。Ｙｅｓのとき終了する。

【0060】

［ＵＤＦ設定の説明］
ＵＤＦを設定する動作について説明する。ＵＤＦは、ブロック２４のデータがストアしなくてもよいデータ（すなわち、シャットダウン後にリストアされなくてもよいデータ）であることを示す情報である。図７（ｂ）は、実施例１におけるＵＤＦの設定を示すフローチャートである。図７（ｂ）に示すように、制御回路２８はレジスタ４０の全てのブロック２４に対応するＵＤＦをリセットする（ステップＳ３２）。例えば制御回路２８は全てのブロックに対応するＵＤＦをローレベルＬとする。制御回路２８に外部回路からＵＤＦが入力される（ステップＳ３４）。ＵＤＦは、例えばブロック２４にデータをライトするときに入力される。または、データのリードまたはライトに関係なく、定期的または不定期に入力される。制御回路２８はＵＤＦが指定するブロック２４に対応するレジスタ４０にＵＤＦをセットする（ステップＳ３６）。例えば制御回路２８は対応するＵＤＦをハイレベルＨとする。制御回路２８は、動作を終了するか判定する（ステップＳ３８）。ＮｏのときステップＳ３４に戻る。Ｙｅｓのとき終了する。

【0061】

ＵＤＦは、例えば、外部回路のＣＰＵにおけるＯＳ（Operating System）またはプログラム等のソフトウエアにより生成される。また、ＵＤＦの生成の一部は専用のハードウェア回路が行ってもよい。ＵＤＦを生成するアルゴリズムをコンパイラ上に実装しておき、コンパイラによりＵＤＦを自動的に生成してもよい。ユーザがＵＤＦとなるデータをプログラム上で指定してもよい。ＵＤＦとなるデータを機械学習等により学習させて、ＵＤＦを生成してもよい。これらのＵＤＦの生成の方法を複数組み合わせてもよい。電子回路１００がキャッシュメモリのとき、ストアしなくてもよいデータとは、例えば長期間使われなかったデータ、使用頻度の少ないデータ、またはライト時期が古いデータなどである。

【0062】

［ストア動作の説明］
図６のステップＳ１６の動作について説明する。図８は、実施例１におけるストア動作を示すフローチャートである。

【0063】

図９（ａ）から図９（ｄ）は、実施例１におけるセルアレイおよびブロックを示す模式図である。図９（ａ）から図９（ｄ）において、セルアレイ２０内のサブアレイ２２を３×３の９個、１つのサブアレイ２２内のブロック２４を４×２の８個として説明する。「スリープ」はスリープ状態（すなわちブロック２４内の全てのメモリセル１０がスリープモードの状態）のブロック２４を示す。「ストア」はストア動作中のブロック２４を示す。「ＳＦＢＦシャットダウン」はＳＦＢＦによるシャットダウン状態（すなわち全てのメモリセル１０がシャットダウン状態）のブロック２４を示し、「ＵＤＦシャットダウン」はＵＤＦによるシャットダウン状態のブロック２４を示し、「ストア後シャットダウン」はストア動作後のシャットダウン状態のブロック２４を示す。

【0064】

図１０（ａ）から図１０（ｃ）は、実施例１におけるブロックを示す模式図である。図１０（ａ）から図１０（ｃ）において、ブロック２４ａ内には複数の行２３が設けられている。「スタンバイ」はストアを待機している状態の行２３である。「ストア」はストア動作中の行２３を示す。行２３ａから２３ｃは複数の行２３のうちの特定の行を示す。

【0065】

図８に示すように、図６のステップＳ１６において制御回路２８がストア動作を開始すると、制御回路２８は、各ブロック２４に対応するＵＤＦおよびＳＦＢＦをレジスタ４０および４１からそれぞれ読み出す（ステップＳ４０）。制御回路２８は、ＵＤＦおよびＳＦＢＦの少なくとも一方がセットされた（例えばハイレベルＨ）ブロック２４をストアフリーブロックとして抽出する。ストアフリーブロックを一括してシャットダウンする（ステップＳ４２）。例えば制御回路２８は、パワースイッチ３０にストアフリーブロックの電源電圧ＶＶＤＤ－ＶＧＮＤをＶ０とさせる。

【0066】

図９（ａ）に示すように、制御回路２８は９個のサブアレイ２２の各８個のブロック２４である９×８＝７２個のうち、ＳＦＢＦがセットされている１７個のブロック２４と、ＵＤＦがセットされている１９個のブロック２４と、の合計が３６個のブロック２４を一括してシャットダウンする。残りの３６個のブロック２４をスリープ状態とする。

【0067】

制御回路２８は、ストア動作を実行する最初のブロック２４ａを選択する（ステップＳ４４）。図９（ｂ）に示すように、制御回路２８はサブアレイ２２ａのブロック２４ａを選択し、ストア動作を開始する。

【0068】

選択されたブロック２４ａのストア動作として、制御回路２８は、選択されたブロック２４ａ内を行ごとにストア動作する（ステップＳ４６）。

【0069】

図１０（ａ）に示すように、制御回路２８は最初の行２３ａをストア動作する。他の行２３をスタンバイとする。例えば、制御回路２８は行２３ａのＦＥＴｍ７およびｍ８をオンし、スタンバイ状態の行２３のＦＥＴｍ７およびｍ８をオフする。制御回路２８は、列方向に延伸する制御線ＣＴＲＬにストア動作のための電圧を印加する。これにより、ＦＥＴｍ７およびｍ８がオンかつ制御線ＣＴＲＬに電圧を印加したメモリセル１０において、双安定回路１２のデータが強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に不揮発的にストアされる。制御線ＣＴＲＬには、１列ずつ電圧を印加してもよいし複数列同時に電圧を印加してもよい。行２３ａ内の全てのメモリセル１０のストア動作が終了すると行２３ａのストア動作が終了する。

【0070】

図１０（ｂ）に示すように、制御回路２８は次の行２３ｂをストア動作する。図１０（ｃ）に示すように、制御回路２８は、順に行２３をストア動作し、最後の行２３ｃをストア動作する。全ての行２３のストア動作が終了すると、ブロック２４ａのストア動作が終了する。

【0071】

制御回路２８は、ブロック２４ａをシャットダウンする（ステップＳ４８）。制御回路２８は、選択されたサブアレイ２２内の最後のブロックのストア動作が終了したか判断する（ステップＳ５０）。Ｎｏのとき、次のブロック２４ｂに進み（ステップＳ５２）、ステップＳ４４に戻る。

【0072】

図９（ｃ）に示すように、ステップＳ４４において制御回路２８はブロック２４ｂを選択し、ステップＳ４６においてブロック２４ｂのストア動作を行なう。ステップＳ４８において制御回路２８はブロック２４ｂをシャットダウンする。その後、順次ステップＳ４４からＳ５２を繰り返す。

【0073】

図９（ｄ）に示すように、最後のブロック２４のストア動作が終了し、全てのブロック２４がシャットダウン状態となる。制御回路２８はステップＳ５０においてＹｅｓと判定し、ストア動作を終了する。

【0074】

［制御回路の例］
図１１（ａ）および図１１（ｂ）は、実施例１におけるそれぞれセルアレイのサイズおよびワードアドレスの例を示す図である。図１１（ａ）に示すように、セルアレイ２０のサイズとして、例えば３２ｋバイト、２５６ｋバイトおよび２Ｍバイトとする。１個のブロック２４のサイズを１ｋバイトとし、１個のサブアレイ２２内のブロック２４の個数Ｎｂｌｏｃｋを８とすると、サブアレイ２２の個数ＮＳＡはそれぞれ４個、３２個、２５６個となる。サブアレイ２２のアドレスのビット数Ｘはそれぞれ２ビット、５ビットおよび８ビットとなる。ブロック２４のアドレスのビット数Ｙは３ビットである。

【0075】

図１１（ｂ）に示すように、ワードアドレスは、上位からサブアレイアドレスＸビット、ブロックアドレスＹビットおよび、ブロック内の行アドレス（例えば１ｋバイトのとき７ビット）である。

【0076】

図１２は、実施例１における制御回路の例を示すブロック図である。制御回路２８は、デコーダ４２、レジスタ４０、４１、制御回路４３およびＰＳ制御回路４４を備えている。レジスタ４０および４１のビット数は各々ブロック２４の個数のＮＳＡ×Ｎｂｌｏｃｋ以上である。ＮＳＡ×Ｎｂｌｏｃｋ個のブロック２４のうちブロック２４Ａから２４Ｃについて説明する。

【0077】

ＵＤＦ記憶部４０Ａから４０Ｃはそれぞれブロック２４Ａから２４Ｃに対応する１ビットのラッチ回路である。図７（ｂ）のステップＳ３２において、全ての記憶部４０Ａから４０ＣがローレベルＬにリセットされる。ステップＳ３４において制御回路２８にＵＤＦが入力すると、ステップＳ３６において、対応するブロック２４Ａから２４Ｃの記憶部４０Ａから４０ＣがハイレベルＨにセットされる。

【0078】

ＳＦＢＦ記憶部４１Ａから４１Ｃはそれぞれブロック２４Ａから２４Ｃに対応する１ビットのラッチ回路である。図７（ａ）のステップＳ２０において、全ての記憶部４１Ａから４１ＣがハイレベルＨにリセットされる。ステップＳ２２においてデコーダ４２にライトのアドレス信号が入力する。ステップＳ２４においてサブアレイアドレスＸおよびブロックアドレスＹから対応するブロック２４が選択される。ステップＳ２６において、対応するブロック２４ＡからＣの記憶部４０Ａから４０ＣがローレベルＬにセットされる。

【0079】

制御回路４３は、ストア制御信号ａ、ｂおよびストア制御信号を出力する。ＰＳ制御回路４４は、レジスタ４０および４１に保持されたＵＤＦおよびＳＦＢＦに基づき各ブロック２４Ａから２４ＣのパワースイッチＰＳ１ＡからＰＳ１ＣおよびＰＳ２ＡからＰＳ２Ｃを制御する。

【0080】

ＰＳ制御回路４４は、各々ブロック２４Ａから２４Ｃの個数のＡＮＤ回路５０、ＮＡＮＤ回路５１、ＯＲ回路５２、ＮＯＲ回路５３、ＡＮＤ回路５４、ＡＮＤ回路５５、ＯＲ回路５６、ＯＲ回路５７、ＯＲ回路５８およびＡＮＤ回路５９を備えている。

【0081】

ＰＳ制御回路４４に入力する制御信号ａ、ｂ、ＥＮＮＬＢおよびＥＮＳＬＰは、各々ブロック２４Ａから２４Ｃに共通の制御信号であり、制御信号ＶＣＴＲＬおよびＶＳＲは、各々ブロック２４Ａから２４Ｃごとに独立する信号である。

【0082】

ＡＮＤ回路５０には、ＵＤＦ記憶部４０Ａから４０Ｃの出力信号と制御信号ＥＮＮＬＢが入力する。ＮＡＮＤ回路５１にはＵＤＦ記憶部４０Ａから４０Ｃの出力信号と制御信号ＥＮＮＬＢが入力する。

【0083】

ＯＲ回路５２にはＳＦＢＦ記憶部４１Ａから４１Ｃの出力信号と制御信号ａが入力する。ＮＯＲ回路５３にはＳＦＢＦ記憶部４１Ａから４１Ｃの出力信号と制御信号ｂが入力する。ＡＮＤ回路５４にはＯＲ回路５２の出力信号と制御信号ＥＮＮＬＢが入力する。ＡＮＤ回路５５にはＮＯＲ回路５３の出力信号と制御信号ＥＮＮＬＢが入力する。ＯＲ回路５６にはＡＮＤ回路５４の出力信号と制御信号ＥＮＳＬＰが入力する。ＯＲ回路５７にはＡＮＤ回路５５の出力信号と制御信号ＥＮＳＬＰが入力する。

【0084】

ＯＲ回路５８にはＡＮＤ回路５０の出力信号とＯＲ回路５６の出力信号が入力する。ＯＲ回路５８からＰＳ制御信号ＶＰＧ１ＡからＶＰＧ１Ｃが出力される。ＰＳ制御信号ＶＰＧ１ＡからＶＰＧ１Ｃはそれぞれブロック２４Ａから２４ＣのパワースイッチＰＳ１ＡからＰＳ１Ｃのゲートに入力する。

【0085】

ＡＮＤ回路５９にはＮＡＮＤ回路５１の出力信号とＯＲ回路５７の出力信号が入力する。ＡＮＤ回路５９からＰＳ制御信号ＶＰＧ２ＡからＶＰＧ２Ｃが出力される。ＰＳ制御信号ＶＰＧ２ＡからＶＰＧ２Ｃはそれぞれブロック２４Ａから２４ＣのパワースイッチＰＳ２ＡからＰＳ２Ｃのゲートに入力する。

【0086】

図１３（ａ）から図１３（ｅ）は、実施例１における各信号のレベルとパワースイッチの動作を示す図である。図１３（ａ）に示すように、リード／ライト期間には、制御信号ａ、ｂ、ＥＮＮＬＢおよびＥＮＳＬＰは全てＬである。ブロック２４Ａから２４ＣのＵＤＦをそれぞれＬ、ＬおよびＨであるとする。ブロック２４Ａから２４ＣのＳＦＢＦをそれぞれＬ、ＨおよびＬであるとする。このとき、ＶＰＧ１ＡからＶＰＧ１ＣはＬでありパワースイッチＰＳ１ＡからＰＳ１Ｃはオンである。ＶＰＧ２ＡからＶＰＧ２ＣはＬでありパワースイッチＰＳ２ＡからＰＳ２Ｃはオフである。このように、リード／ライト期間では、ＵＤＦおよびＳＦＢＦによらず、パワースイッチＰＳ１ＡからＰＳ１ＣがオンでありパワースイッチＰＳ２ＡからＰＳ２Ｃがオフである。よって、全ブロック２４Ａから２４Ｃには電源電圧ＶＶＤＤ－ＶＧＮＤとしてリード／ライト用の電圧Ｖ２が印加される。

【0087】

図１３（ｂ）に示すように、スリープ期間には、制御信号ＥＮＳＬＰがＨであり、制御信号ａ、ｂおよびＥＮＮＬＢはＬである。ＶＰＧ１ＡからＶＰＧ１ＣはＨでありパワースイッチＰＳ１ＡからＰＳ１Ｃはオフである。ＶＰＧ２ＡからＶＰＧ２ＣはＨでありパワースイッチＰＳ２ＡからＰＳ２Ｃはオンである。このように、スリープ期間では、ＵＤＦおよびＳＦＢＦによらず、パワースイッチＰＳ１ＡからＰＳ１ＣがオフでありパワースイッチＰＳ２ＡからＰＳ２Ｃがオンである。よって、全ブロック２４Ａから２４Ｃには電源電圧ＶＶＤＤ－ＶＧＮＤとしてスリープ用の電圧Ｖ１が印加される。

【0088】

図８のステップＳ４２において、リード／ライト状態からストアフリーブロック２４Ｂおよび２４Ｃを一括してシャットダウン状態とする。図１３（ｃ）に示すように、図１３（ａ）と比べ、制御信号ａおよびＥＮＮＬＢはＬからＨとなる。制御信号ｂおよびＥＮＳＬＰはＬを維持する。ＶＰＧ１ＡからＶＰＧ１ＣはＬからＨとなりパワースイッチＰＳ１ＡからＰＳ１Ｃはオンからオフとなる。ＶＰＧ２ＡはＬからＨとなり、ＶＰＧ２ＢおよびＶＰＧ２ＣはＬを維持する。パワースイッチＰＳ２Ａはオフからオンし、パワースイッチＰＳ２ＢおよびＰＳ２Ｃはオフを維持する。これにより、ＵＤＦおよびＳＦＢＦの少なくとも一方がＨのブロック２４Ｂおよび２４Ｃの電源電圧ＶＶＤＤ－ＶＧＮＤはＶ０となり、ブロック２４Ｂおよび２４Ｃはシャットダウン状態となる。ＵＤＦおよびＳＦＢＦの両方がＬのブロック２４Ａの電源電圧ＶＶＤＤ－ＶＧＮＤはＶ１となり、ブロック２４Ａはスリープ状態となる。

【0089】

図８のステップＳ４２の状態（この期間をＴ１とする）から、ステップＳ４６において、選択されたブロック２４Ａがストア動作する。図１３（ｄ）に示すようにステップＳ４２からＳ４６において、制御信号ａはＨからＬとなり、制御信号ｂはＬからＨとなる。制御信号ＥＮＮＬＢおよびＥＮＳＬＰはそれぞれＨおよびＬを維持する。ＶＰＧ１ＡはＨからＬとなり、ＰＳ１Ａはオフからオンとなる。ＶＰＧ２ＡはＨからＬとなり、ＰＳ２Ａはオンからオフとなる。ＰＳ１Ｂ、ＰＳ１Ｃ、ＰＳ２ＢおよびＰＳ２Ｃはオフを維持する。ブロック２４Ａの電源電圧ＶＶＤＤ－ＶＧＮＤはスタンバイ用の電圧Ｖ２となり、ブロック２４Ｂおよび２４Ｃの電源電圧ＶＶＤＤ－ＶＧＮＤはＶ０となる。これにより、ブロック２４Ａはストア動作のスタンバイ状態となり、ブロック２４ＢおよびＣはシャットダウン状態を維持する。ブロック２４Ａには制御回路４３から出力されるストア制御信号に応じて制御信号ＶＣＴＲＬおよびＶＳＲが印加される。これにより、図１０（ａ）から図１０（ｃ）のように、対象となるブロック２４Ａのストア動作が実行される。この期間をＴ２とする。

【0090】

図８のステップＳ４８において、ブロック２４Ａのストアが終了すると、制御信号ａはＬからＨとなる。制御信号ｂ、ＥＮＮＬＢおよびＥＮＳＬＰはそれぞれＨ、ＨおよびＬを維持する。ＶＰＧ１ＡはＬからＨとなり、ＰＳ１Ａはオンからオフとなる。これにより、ブロック２４Ａの電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ２から電圧Ｖ０となり、ブロック２４Ａはシャットダウン状態となる。この期間をＴ３とする。図８のステップＳ４４からＳ５２のループを行うことにより、ストア動作対象のブロック２４について、制御信号（ａ、ｂ）を順次（Ｈ、Ｌ）→（Ｌ、Ｈ）→（Ｈ、Ｈ）とする。これにより、ストア動作対象のブロック２４が順次ストア動作される。

【0091】

図１３（ｅ）に示すように、シャットダウン状態においては、制御信号ａ、ｂ、ＥＮＮＬＢおよびＥＮＳＬＰはそれぞれＨ、Ｈ、ＨおよびＬである。ＰＳ１ＡからＰＳ１ＣおよびＰＳ２ＡからＰＳ２Ｃは、ＵＤＦおよびＳＦＢＦによらずオフとなる。これにより、全ブロック２４の電源電圧ＶＶＤＤ－ＶＧＮＤはＶ０であり、全ブロック２４がシャットダウン状態となる。

【0092】

図１４は、実施例１における制御信号のタイミングチャートである。制御信号ａ１～ａｎは各ブロック２４１から２４ｎに対応する制御信号ａであり、制御信号ｂ１～ｂｎは各ブロック２４１から２４ｎに対応する制御信号ｂである。ブロック２４１～２４ｋはストア動作対象のブロックであり、ブロック２４ｋ＋１～ブロック２４ｎはストアフリーブロックである。

【0093】

図１４に示すように、時刻ｔ１０とｔ１１との間はリード／ライト期間であり、制御信号ａ１～ａｎ、ｂ１～ｂｎ、ＥＮＮＬＢおよびＥＮＳＬＰはＬである。時刻ｔ１１とｔ１２との間はスリープ期間であり、制御信号ＥＮＳＬＰはＨであり、他の制御信号はＬである。

【0094】

ストア動作が開始されると、時刻ｔ１３（図８のステップＳ４２）において、制御信号ＥＮＮＬＢおよびａ１～ａｎがＨとなる。これにより、ストア動作対象のブロック２４１～２４ｋは期間Ｔ１のスリープ状態となり、ストアフリーブロック２４ｋ＋１～２４ｎはシャットダウン状態となる。この状態は期間Ｔ１である。

【0095】

時刻ｔ１４において、ストア動作対象のブロック２４１に対応する制御信号ａ１およびｂ１はそれぞれＬおよびＨとなる。時刻ｔ１４とｔ１５との間の期間はブロック２４１の期間Ｔ２であり、ブロック２４１はストア動作されている。時刻ｔ１５において、制御信号ａ１はＨとなりｂ１はＨを維持する。時刻ｔ１５以降の期間はブロック２４１の期間Ｔ３であり、ブロック２４１はシャットダウン状態である。時刻ｔ１５において、ブロック２４２に対応する制御信号ａ２およびｂ２はそれぞれＬおよびＨとなる。時刻ｔ１５とｔ１６との間の期間はブロック２４２の期間Ｔ２であり、ブロック２４２はストア動作されている。時刻ｔ１６において制御信号ａ２はＨとなりｂ２はＨを維持する。時刻ｔ１６以降の期間はブロック２４２の期間Ｔ３であり、ブロック２４２はシャットダウン状態である。

【0096】

ストア動作対象のブロック２４１～２４ｋについて順次ステップＳ４６およびＳ４８を行う。時刻ｔ１７において全てのストア動作対象のブロック２４１～２４ｋについてストア動作が終了すると、全ブロック２４１～２４ｎがシャットダウン状態となる。時刻ｔ１８において、制御信号ａ１～ａｎ、ｂ１～ｂｎ、ＥＮＮＬＢおよびＥＮＳＬＰはＬとなると、リード／ライト期間となる。

【0097】

このように、時刻ｔ１３においてブロック２４１から２４ｋは一括してスリープ状態（期間Ｔ１）となり、ブロック２４ｋ＋１から２４ｎは一括してシャットダウン状態となる。その後、ブロック２４１から２４ｋは順次ストア動作（期間Ｔ２）が行われる。ストア動作の終了したブロックは順次シャットダウン状態（期間Ｔ３）となる。

【0098】

図１５は、実施例１における制御回路２８の別の例のブロック図である。図１５に示すように、制御信号ＥＮＳＬＰをブロック２４Ａから２４Ｃ毎の信号とすることで、ブロック２４Ａから２４Ｃごとにスリープ状態とすることが可能である。その他の構成は図１２と同じであり説明を省略する。

【0099】

［シミュレーション］
実施例１に係る電子回路についてＢＥＴおよびストア動作のレイテンシをシミュレーションした。比較例１－１および比較例１－２についてもシミュレーションした。比較例１－１では、サブアレイ２２およびブロック２４の一括遮断を行なわず、ＳＦＢＦがセットされているブロック２４のストア動作を順次スキップする。比較例１－２では、ＵＤＦによる一括遮断を行わずＳＦＢＦによる一括遮断のみを行なう。

【0100】

シミュレーション条件は以下である。リード／ライト期間、ストア期間およびリストア期間における電源電圧ＶＶＤＤ－ＶＧＮＤである電圧Ｖ２を１．２Ｖとした。スリープ期間における電源電圧ＶＶＤＤ－ＶＧＮＤである電圧Ｖ１および制御線ＣＴＲＬの電圧をそれぞれ０．８Ｖおよび０Ｖとした。ストア期間におけるスイッチ線ＳＲの電圧を０．７５Ｖとした。ストア期間における制御線ＣＴＲＬのハイレベルおよびローレベルの電圧をそれぞれ０．４５Ｖおよび０Ｖとした。サブアレイ２２およびブロック２４の記憶容量をそれぞれ８ｋバイトおよび１ｋバイトとした。

【0101】

セルアレイ２０内の全メモリセルの個数に対するＳＦＢＦによるストアフリーメモリセルの個数の比をＳＦＢＦストアフリー割合（proportion）とした。セルアレイ２０内の全メモリセルの個数に対するＵＤＦによるストアフリーメモリセルの個数の比をＵＤ割合（proportion）とした。セルアレイ２０内に揮発的に書き込まれるメモリセル１０は特定のサブアレイ２２およびブロック２４に集中することを考慮し、ストア動作にかかる時間をストアレイテンシとした。セルアレイ２０の記憶容量が３２ｋバイト、２５６ｋバイトおよび２Ｍバイトについてシミュレーションした。

【0102】

図１６（ａ）から図１６（ｃ）は、実施例１、比較例１－１および１－２におけるＳＦＢＦストアフリー割合に対するＢＥＴを示す図、図１６（ｄ）から図１６（ｆ）は、ＳＦＢＦストアフリー割合に対するストアレイテンシを示す図である。図１６（ａ）に示すように、比較例１－１では、３２ｋバイトのときストアフリー割合が大きくなるとＢＥＴが短くなる。

【0103】

図１６（ｂ）および図１６（ｃ）のように、２５６ｋバイトおよび２Ｍバイトと記憶容量が大きくなると、ＳＦＢＦストアフリー割合が大きくなってもＢＥＴは小さくならない。これは以下の理由のためである。すなわち、記憶容量が大きくなると、ストア動作を待機するブロック２４の数が大きくなる。ストア動作の待機中にもメモリセル１０にはリーク電流が流れる。このため、セルアレイ２０全体でのリーク電流が大きく、ストアフリー割合が大きくなってもＢＥＴは小さくならない。

【0104】

図１６（ｄ）から図１６（ｆ）に示すように、比較例１－１ではストアレイテンシはストアフリー割合によらず一定である。

【0105】

図１６（ａ）から図１６（ｃ）のように、比較例１－２では記憶容量によらずストアフリー割合が大きくなるとＢＥＴが小さくなる。図１６（ｄ）から図１６（ｆ）のように、比較例１－２では記憶容量によらずストアフリー割合が大きくなるとストアレイテンシが短くなる。これらは、比較例１－２では、ストアフリーのブロック２４を最初にシャットダウンするためである。

【0106】

図１６（ａ）から図１６（ｃ）のように、実施例１では、比較例１－１に比べＵＤ割合が大きくなるとＢＥＴが短くなる。図１６（ｄ）から図１６（ｆ）のように、実施例１では、比較例１－１に比べＵＤ割合が大きくなるとストアレイテンシが短くなる。

【0107】

実施例１によれば、図１のように、各々のメモリセル１０は、データを揮発的に記憶する双安定回路１２と、双安定回路１２に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを双安定回路１２にリストアする不揮発性素子と、を有する。図８のステップＳ４２のように、制御回路２８は、セルアレイ２０をシャットダウン（電源遮断）するときに、複数のメモリセル１０のうち揮発的に書き換えられているかいないかにかわらず不揮発的にストアしなくてもよいデータを揮発的に記憶する１または複数の第１メモリセルをシャットダウンする。ステップＳ４４およびＳ４６のように、第１メモリセルをシャットダウンした後、複数のメモリセルのうち残りの１または複数の第２メモリセルにおいて双安定回路１２に揮発的に記憶されたデータを不揮発性素子にストアするストア動作を行う。ステップＳ４８のように、その後制御回路２８は第２メモリセルをシャットダウンする。

【0108】

これにより、揮発的に書き換えられているかいないかにかわらず不揮発的にストアしなくてもよいデータを揮発的に記憶する第１メモリセルをシャットダウンした後、残りの第２メモリセルをストア動作するための消費電力を抑制できる。また、ストアレイテンシを削減できる。

【0109】

図４および図５のように、セルアレイ２０は、各々のブロック２４が少なくとも２つのメモリセル１０を含む複数のブロック２４に分割されている。図８のステップＳ４０のように、制御回路２８は、セルアレイ２０をシャットダウン（電源遮断）するときに、複数のブロック２４からブロック２４内のメモリセル１０が揮発的に書き換えられているかいないかにかわらず、不揮発的にストアしなくてもよいデータを揮発的に記憶する１または複数の第１ブロック（すなわちＵＤＦがセットされたブロック）を抽出する。図８のステップＳ４２および図９（ａ）のように、制御回路２８は、第１ブロックをシャットダウンする。図８のステップＳ４６および図９（ｂ）のように、制御回路２８は、第１ブロックをシャットダウンした後，複数のブロック２４のうち残りの１または複数の第２ブロック内のメモリセル１０において双安定回路１２に記憶されたデータを不揮発性素子にストアするストア動作を行う。図８のステップＳ４８および図９（ｃ）のように、制御回路２８は、ストア動作の終了した第２ブロックをシャットダウンする。

【0110】

このように、ブロック２４毎に、ＵＤＦがセットされた第１ブロックをシャットダウンするため、第１ブロックをストア動作するための消費電力を抑制できる。また、ストアレイテンシを削減できる。また、ＵＤＦがセットされた第１ブロックを最初にシャットダウンするため、ストア動作を待機するときのリーク電流に起因する消費電力を削減できる。

【0111】

図９（ａ）のように、制御回路２８は、抽出された第１ブロックを全てシャットダウンした後、図９（ｂ）から図９（ｄ）のように、残りの第２ブロック内のメモリセル１０においてストア動作を行う。これにより、ＵＤＦがセットされた第１ブロックがシャットダウンを待機するときの消費電力を削減できる。

【0112】

レジスタ４０（記憶回路）は、セルアレイ２０の外に設けられ、外部回路から受信したＵＤＦ（不揮発的にストアしなくてもよいデータを揮発的に記憶する第１ブロックを示す情報）を記憶する。制御回路２８は、ＵＤＦに基づき、第１ブロックを抽出する。これにより、ＵＤＦを記憶する記憶回路を各サブアレイ２２またはブロック２４に設ける方法に比べ、ＵＤＦをバス２５等を介し制御回路２８に転送しなくてもよく、制御が簡単になる。

【0113】

図８のステップＳ４０のように、制御回路２８は、複数のブロック２４から、ＵＤＦがセットされたブロックと、ＳＦＢＦがセットされたブロック２４（すなわちブロック２４内のいずれのメモリセル１０も揮発的に書き換えられていないブロック）と、を第１ブロックとして抽出する。これにより、ＵＤＦがセットされたブロックとＳＦＢＦがセットされたブロックを最初にシャットダウンするため、ストア動作を待機するときのリーク電流に起因する消費電力を削減できる。また、ストアレイテンシを低減できる。

【0114】

レジスタ４１（記憶回路）は、セルアレイ２０の外に設けられている。これにより、ＳＦＢＦを各サブアレイ２２またはブロック２４に記憶する方法に比べ、ＳＦＢＦをバス２５等を介し制御回路２８に転送しなくてもよく、制御が簡単になる。

【0115】

実施例１において、ＭＴＪ１およびＭＴＪ２がノードＱおよびＱＢにそれぞれ接続される例を説明したが、ノードＱまたはＱＢにＭＴＪ１およびＭＴＪ２のいずれか一方が接続されていればよい。メモリセルは、双安定回路１２と不揮発性素子を有していればよい。不揮発性素子としてＭＴＪを例に説明したが、不揮発性素子としては巨大磁気抵抗（ＧＭＲ）素子、ＲｅＲＡＭ（Resistance Random Access Memory）に用いられるような可変抵抗素子、または、ＰＲＡＭ（Phase change RAM）に用いられる相変化素子を用いることができる。

【実施例0116】

特許文献５の技術をセルアレイに適用する場合、ＶＮＲ－ＳＲＡＭのＵＬＶリテンションはＢＩ（ブーステッドインバータ）モードからＳＴ（シュミットトリガ）モードにモードを切り替えた後に電源電圧を低下させることにより行う。セルアレイのサイズが大きくなると、モード切り替えを待機するメモリセルにおけるリーク電流に起因する消費電力が大きくなる。また、待機期間によりレイテンシが増加する。また、メモリセルのデータが不要なデータであってもリテンションを行ってしまう。これにより、消費電力およびレイテンシが増大する。

【0117】

実施例２は、消費電力および消費エネルギーを抑制することを目的とする。具体的には、ＰＧ時（リテンション時）、ＰＧへの移行およびＰＧからの復帰における消費電力および消費エネルギーを削減すること、およびＰＧに関するＢＥＴを削減することを目的とする。

【0118】

実施例２では、セルアレイにデータを書き込むとき、またはデータを処理するときに電源復帰後に不要となるデータの存在するメモリセルをシャットダウンし、残りのメモリセルをリテンションする。これにより、リテンション不要なデータを記憶するメモリセルのモード切り替えが不要なため消費電力およびレイテンシを抑制できる。

【0119】

より具体的に、セルアレイを複数のブロックに分割する。電源復帰後に不要となるデータの存在するメモリセルを有するブロックを指定するＵＤＦを生成する。リテンションのときには、ＵＤＦに基づき、リテンション不要なデータを記憶するブロックをシャットダウンする。その後、その他のブロックにおいてリテンションを行う。これにより、リテンション不要なデータを記憶するブロックのモード切り替えが不要なため消費電力およびレイテンシを抑制できる。また、リテンション不要なデータを記憶するブロックをシャットダウンするため消費電力をより削減できる。

【0120】

以下、実施例２の詳細な例について説明する。
［メモリセルの説明］
図１７は、実施例２におけるメモリセルの回路図である。図１７に示すように、メモリセル１０は、インバータ回路１４および１６を主に備えている。

【0121】

インバータ回路１４および１６はループ状に接続され双安定回路１２を構成している。インバータ回路１４は、ＦＥＴｍ１、ｍ２ａ、ｍ２ｂおよびｍ９を備えている。インバータ回路１６は、ＦＥＴｍ３、ｍ４ａ、ｍ４ｂおよびｍ１０を備えている。ＦＥＴｍ１およびｍ３はＰチャネルＭＯＳＦＥＴであり、ＦＥＴｍ２ａ、ｍ２ｂ、ｍ４ａ、ｍ４ｂ、ｍ９およびｍ１０はＮチャネルＭＯＳＦＥＴである。ＦＥＴｍ１およびｍ３のソースは仮想電源電圧ＶＶＤＤが印加された電源線１５ａに接続され、ドレインはノードＱおよびＱＢに接続されている。ＦＥＴｍ２ａおよびｍ２ｂはノードＱとグランド電圧ＶＧＮＤが印加されたグランド線１５ｂとの間に直列に接続され、ＦＥＴｍ２ｂのソースはグランド線１５ｂにＦＥＴｍ２ａのドレインはノードＱに接続されている。ＦＥＴｍ４ａおよびｍ４ｂも同様にノードＱＢとグランド線１５ｂとの間に接続されている。

【0122】

インバータ回路１４の入力ノードはＦＥＴｍ１、ｍ２ａおよびｍ２ｂが共通に接続されたノードＮ１であり、インバータ回路１４の出力ノードはノードＱである。インバータ回路１６の入力ノードはＦＥＴｍ３、ｍ４ａおよびｍ４ｂが共通に接続されたノードＮ３であり、インバータ回路１６の出力ノードはノードＱＢである。インバータ回路１４の入力ノードおよび出力ノードはそれぞれインバータ回路１６の出力ノードおよび入力ノードに接続されている。

【0123】

ＦＥＴｍ９のソースおよびドレインの一方はＦＥＴｍ２ａとｍ２ｂとの間のノードＮ２に接続され、他方は制御線ＣＴＲＬに接続され、ゲートはノードＱに接続されている。ＦＥＴｍ１０のソースおよびドレインの一方はＦＥＴｍ４ａとｍ４ｂとの間のノードＮ４に接続され、他方は制御線ＣＴＲＬに接続され、ゲートはノードＱＢに接続されている。

【0124】

インバータ２６ａは制御線ＣＴＲＬ用のドライバ２６であり、制御信号ＶＣＴＲＬを反転し、ハイレベルの電圧が電圧ＶＳＣＴＲＬおよびローレベルの電圧が電圧ＶＬＣＴＲＬの制御信号を出力する。制御信号ＶＣＴＲＬがハイレベルのとき制御線ＣＴＲＬはＶＬＣＴＲＬとなり、インバータ回路１４および１６はＢＩモードとなる。制御信号ＶＣＴＲＬがローレベルのとき制御線ＣＴＲＬはＶＳＣＴＲＬとなり、インバータ回路１４および１６はＳＴモードとなる。

【0125】

ノードＱおよびＱＢは、それぞれＭＯＳＦＥＴｍ５およびｍ６を介しビット線ＢＬおよびＢＬＢに接続されている。ＭＯＳＦＥＴｍ５およびｍ６のゲートはワード線ＷＬに接続されている。

【0126】

ＢＩモードは、インバータ回路１４および１６の伝達特性にヒステリシスを実質的に有さず、かつ高速動作可能なモードである。ＳＴモードは、インバータ回路１４および１６の伝達特性にヒステリシスを有し、かつ動作が遅いモードである。なお、ヒステリシスを実質的に有さないとはＳＴモードのような意図的なヒステリシスを有さないことであり、意図しないヒステリシスを有することを許容する。

【0127】

ＢＩモードでは、メモリセル１０は、通常のＳＲＡＭセルとして機能する。ＳＴモードでは、電源電圧（ＶＶＤＤ－ＶＧＮＤ）を例えば０．２Ｖと超低電圧（ＵＬＶ：Ultralow Voltage）としても双安定回路１２のデータを保持する。

【0128】

パワースイッチ３０はパワースイッチＰＳ１、ＰＳ２およびＰＳ３を備えている。パワースイッチＰＳ１およびＰＳ２は高電圧の電源１５ｃｈと電源線１５ａとの間に並列に接続されている。パワースイッチＰＳ１およびＰＳ２は例えばそれぞれＰチャネルＦＥＴおよびＮチャネルＦＥＴである。パワースイッチＰＳ１およびＰＳ２のゲートにそれぞれＰＳ制御信号ＶＰＧ１およびＶＰＧ２が印加される。パワースイッチＰＳ１およびＰＳ２の基板バイアスは例えばそれぞれＶＤＤＨおよびＶＧＮＤである。

【0129】

低電圧の電源１５ｃｌと電源線１５ａとの間にパワースイッチＰＳ３およびＦＥＴｍ１１が直列に接続されている。パワースイッチＰＳ３およびＦＥＴｍ１１はそれぞれＰチャネルＦＥＴおよびＮチャネルＦＥＴである。ＦＥＴｍ１１は負荷として機能する。パワースイッチＰＳ３のゲートにＰＳ制御信号ＶＰＧ３が印加される。パワースイッチＰＳ３およびＦＥＴｍ１１の基板バイアスは例えばそれぞれＶＤＤＬおよびＶＤＤＨである。実施例１と同様に、パワースイッチ３０は、グランド線１５ｂとグランド１５ｄとの間に設けられていてもよい。パワースイッチ３０は、電源線１５ａと電源１５ｃｈおよび１５ｃｌの少なくとも一方との間と、グランド線１５ｂとグランド１５ｄとの間の両方に設けられていてもよい。

【0130】

［各状態の説明］
図１８（ａ）および図１８（ｂ）は、実施例２における各状態に印加される電圧を示す図である。図１８（ａ）のように、スタンバイ状態ではＶＰＧ１、ＶＰＧ２およびＶＰＧ３はそれぞれローレベルＬ、ローレベルＬおよびハイレベルＨである。パワースイッチＰＳ１、ＰＳ２およびＰＳ３はそれぞれオン、オフおよびオフとなる。これにより、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ３となる。電圧Ｖ３は例えば１．２Ｖである。

【0131】

スリープ状態ではＶＰＧ１、ＶＰＧ２およびＶＰＧ３はそれぞれＨ、ＨおよびＨである。パワースイッチＰＳ１、ＰＳ２およびＰＳ３はそれぞれオフ、オンおよびオフとなる。これにより、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ３より低い電圧Ｖ２となる。電圧Ｖ２は例えば０．８Ｖである。

【0132】

リテンション状態ではＶＰＧ１、ＶＰＧ２およびＶＰＧ３はそれぞれＨ、ＬおよびＬである。パワースイッチＰＳ１、ＰＳ２およびＰＳ３はそれぞれオフ、オフおよびオンとなる。これにより、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ２より低い電圧Ｖ１となる。電圧Ｖ１は例えば０．２Ｖである。

【0133】

シャットダウン状態ではＶＰＧ１、ＶＰＧ２およびＶＰＧ３はそれぞれＨ、ＬおよびＨである。パワースイッチＰＳ１、ＰＳ２およびＰＳ３はそれぞれオフ、オフおよびオフとなる。電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ１より低い電圧Ｖ０となる。電圧Ｖ０はほぼ０Ｖである。

【0134】

図１８（ｂ）に示すように、スタンバイ状態では、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ３である。制御信号ＶＣＴＲＬはＬの場合とＨの場合があり、ＶＣＴＲＬがＨのときメモリセル１０はＢＩモードであり、ＶＣＴＲＬがＬのときメモリセル１０はＳＴモードである。スタンバイ（ＢＩ）状態は、実施例１のリード／ライト状態と同じであり、通常のＳＲＡＭとして双安定回路１２のデータを書き換えが可能な状態である。電源電圧ＶＶＤＤ－ＶＧＮＤは、双安定回路１２がデータの書き換えが可能でかつデータが保持できる電圧Ｖ３である。

【0135】

スリープ状態では、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ３より低い電圧Ｖ２である。制御信号ＶＣＴＲＬはＬの場合とＨの場合があり、ＶＣＴＲＬがＨのときメモリセル１０はＢＩモードであり、ＶＣＴＲＬがＬのときメモリセル１０はＳＴモードである。電源電圧ＶＶＤＤ－ＶＧＮＤは、双安定回路１２がデータの書き換えはできないがデータが保持できる電圧Ｖ２である。電圧Ｖ２は電圧Ｖ３より低いため、消費電力を抑制できる。

【0136】

リテンション状態では、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ２より低い電圧Ｖ１である。制御信号ＶＣＴＲＬはＬでありメモリセル１０はＳＴモードである。電源電圧ＶＶＤＤ－ＶＧＮＤは、双安定回路１２がＢＩモードではデータを保持できないが、ＳＴモードではデータが保持できる電圧Ｖ１である。リテンション状態ではメモリセル１０が擬似不揮発性の状態であり、電圧Ｖ１を電圧Ｖ２より低くできるため、消費電力を非常に抑制できる。

【0137】

シャットダウン状態では、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ１より低い電圧Ｖ０である。制御信号ＶＣＴＲＬはＨでありメモリセル１０はＢＩモードである。シャットダウン状態ではメモリセル１０の消費電力はほぼ０である。

【0138】

図１９（ａ）および図１９（ｂ）は、実施例２におけるリテンションおよびシャットダウンに印加される電圧を示す図である。図１９（ａ）に示すように、スタンバイ状態では、電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ３、制御信号ＶＣＴＲＬはＨであり、ＢＩモードである。モード切り替え期間では、まずＶＣＴＲＬをＬとする。これにより、ＳＴモードとなる。その後、電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ１とする。これにより、リテンション状態となる。その後モード切り替え期間において電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ３とする。その後、ＶＣＴＲＬをＨとする。これによりスタンバイ状態に戻る。このようにリテンション状態とする前後にはモード切り替えを行う。

【0139】

図１９（ｂ）に示すように、スタンバイ状態において、電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ０とするとシャットダウン状態となる。このとき、ＶＣＴＲＬはＨを維持しＢＩモードを維持する。電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ３とすると、スタンバイ状態に戻る。

【0140】

図２０は、実施例２における各期間の消費電力を示す図である。実線は図１７に示したメモリセル１０（ＶＮＲ－ＳＲＡＭ）を有する記憶回路の消費電力（パワー）を示す。点線は、６トランジスタＳＲＡＭ（６Ｔ－ＳＲＡＭ）セルを用いた記憶回路の消費電力を示している。

【0141】

図２０に示すように、メモリセル１０の動作期間には、スタンバイ期間、モード切り替え期間およびリテンション期間がある。スタンバイ期間の長さをτ_ＮＬとする。リテンション期間前のモード切り替え期間の長さをτ_ＥＸＴとする。リテンション期間の長さをτ_ＳＤとする。リテンション期間後のモード切り替え期間の長さをτ_ＥＮＴとする。

【0142】

ＶＮＲ－ＳＲＡＭのスタンバイ期間の消費電力は６Ｔ－ＳＲＡＭの消費電力よりＰ_ＬＫＧ大きい。これは、ＦＥＴｍ９およびｍ１０のリーク電流に起因する。ＶＮＲ－ＳＲＡＭでは、モード切り替え期間にモード切り替えのための消費電力が必要となる。リテンション期間では、ＶＮＲ－ＳＲＡＭの消費電力はＰ´_Ｓａｖｅであり、ＶＮＲ－ＳＲＡＭでは６Ｔ－ＳＲＡＭより消費電力をＰ_Ｓａｖｅ削減できる。

【0143】

ＶＮＲ－ＳＲＡＭセルの６Ｔ－ＳＲＡＭセルに対するエネルギーの増加は、スタンバイ期間におけるＰ_ＬＫＧによるエネルギー増加Ｅ_ＬＫＧ、モード切り替え期間のエネルギー増加Ｅ_ＥＸＴおよびＥ_ＥＮＴの合計である。ＶＮＲ－ＳＲＡＭセルがリテンションにより節約できるエネルギーは、リテンション期間におけるＰ_Ｓａｖｅによるエネルギー減少Ｅ_Ｓａｖｅである。Ｅ_ＬＫＧ＋Ｅ_ＥＸＴ＋Ｅ_ＥＮＴ＝Ｐ_Ｓａｖｅ×ＢＥＴとなる。双安定回路１２のリード／ライトが行われない待機期間がＢＥＴ以上のときはリテンション状態とし、ＢＥＴ以下のときはスタンバイ状態とする。これにより、極めて高効率にエネルギーを削減できる。

【0144】

図２１（ａ）および図２１（ｂ）は、実施例２におけるメモリセルの別の例である。図２１（ａ）に示すように、インバータ回路１４は、ＦＥＴｍ１ａ、ｍ１ｂ、ｍ２およびｍ９ａを備え、インバータ回路１６は、ＦＥＴｍ３ａ、ｍ３ｂ、ｍ４およびｍ１０ａを備える。ＦＥＴｍ１ａ、ｍ１ｂ、ｍ３ａ、ｍ３ｂ、ｍ９ａおよびｍ１０ａはＰチャネルＦＥＴであり、ＦＥＴｍ２およびｍ４はＮチャネルＦＥＴである。ＦＥＴｍ９ａのソースおよびドレインの一方はＦＥＴｍ１ａとｍ１ｂとの間のノードＮ２ａに接続され、ＦＥＴｍ１０ａのソースおよびドレインの一方はＦＥＴｍ３ａとｍ３ｂとの間のノードＮ４ａに接続されている。

【0145】

ドライバ２６は、インバータ２６ａの前段にインバータ２６ｃを備えている。ＶＣＴＲＬがＬのとき、インバータ２６ｃはＶＤＤを出力し、インバータ２６ａはＣＴＲＬとしてＶＬＣＴＲＬを出力し、インバータ回路１４および１６はＢＩモードとなる。ＶＣＴＲＬがＨのとき、インバータ２６ｃはＶＧＮＤを出力し、インバータ２６ａはＣＴＲＬとしてＶＳＣＴＲＬを出力し、インバータ回路１４および１６はＳＴモードとなる。その他の構成は図１７と同じであり説明を省略する。インバータ２６ｃの電源電圧および接地電圧をＶＤＤおよびＶＧＮＤとしているが、インバータ２６ａと同様に電源電圧および接地電圧をＶＳＣＴＲＬおよびＶＬＣＴＲＬとしてもよい。ドライバ２６は、インバータ２６ａと２６ｃの代わりに、インバータ２６ａのみを用いて構成してもよい。

【0146】

図２１（ｂ）に示すように、インバータ回路１４は、ＦＥＴｍ１ａ、ｍ１ｂ、ｍ２ａ、ｍ２ｂ、ｍ９およびｍ９ａを備え、インバータ回路１６は、ＦＥＴｍ３ａ、ｍ３ｂ、ｍ４ａ、ｍ４ｂ、ｍ１０およびｍ１０ａを備える。ＦＥＴｍ１ａ、ｍ１ｂ、ｍ３ａ、ｍ３ｂ、ｍ９ａおよびｍ１０ａはＰチャネルＦＥＴであり、ＦＥＴｍ２ａ、ｍ２ｂ、ｍ４ａおよびｍ４ｂ、ｍ９およびｍ１０はＮチャネルＦＥＴである。

【0147】

ＦＥＴｍ９ａおよびＦＥＴｍ１０ａのソースおよびドレインの他方は制御線ＣＴＲＬＰに接続され、ＦＥＴｍ９およびＦＥＴｍ１０のソースおよびドレインの他方は制御線ＣＴＲＬＮに接続されている。ドライバ２６はインバータ２６ａおよび２６ｂを備えている。インバータ２６ａは制御線ＣＴＲＬＮに信号を出力する。インバータ２６ｂはインバータ２６ａの出力を反転し制御線ＣＴＲＬＰに出力する。その他の構成は図１７および図２１（ａ）と同じであり説明を省略する。

【0148】

図２１（ａ）および図２１（ｂ）のように、インバータ回路１４および１６において、ＰチャネルＦＥＴｍ１ａおよびｍ３ａとＮチャネルＦＥＴｍ２およびｍ４との少なくとも一方が直列に複数接続されていてればよい。ＰチャネルＦＥＴｍ９ａおよびｍ１０ａとＮチャネルＦＥＴｍ９およびｍ１０との少なくとも一方が設けられていればよい。

【0149】

［電子回路の説明］
図２２は、実施例２における電子回路を示すブロック図である。図２２に示すように、電子回路１０２は、セルアレイ２０、制御回路２８を備えている。セルアレイ２０は、複数のサブアレイ２２に分割されている。サブアレイ２２の記憶容量は例えば８ｋバイトである。サブアレイ２２には複数のメモリセル１０がマトリックス状に設けられている。サブアレイ２２はバス２５に接続されている。サブアレイ２２の個数は適宜設計可能である。

【0150】

サブアレイ２２にはパワースイッチ３０および周辺回路３８が設けられている。パワースイッチ３０はサブアレイ２２毎に電源電圧を設定する。周辺回路３８はモード制御信号に基づき、各メモリセル１０のモードを制御する。

【0151】

制御回路２８はレジスタ４０を備えている。制御回路２８が外部回路から受信したブロックごとのＵＤＦをレジスタ４０に格納する。制御回路２８は、ＰＳ制御信号を用い各サブアレイ２２のパワースイッチ３０を制御する。制御回路２８はバス２５を介しサブアレイ２２へのデータの入出力を行う。制御回路２８の少なくとも一部の機能は外部のＣＰＵ等のプロセッサ回路がソフトウエアと協働で行ってもよい。

【0152】

［サブアレイの説明］
図２３は、実施例２におけるサブアレイのブロック図である。図２３に示すように、サブアレイ２２は、メモリセル１０を有する複数のブロック２４（例えば８個）に分割されている。ブロック２４の記憶容量は例えば１ｋバイトである。ブロック２４の個数は適宜設計可能である。サブアレイ２２内には複数のメモリセル１０がマトリックス状に配置されている。サブアレイ２２内には、行方向にワード線ＷＬおよび制御線ＣＴＲＬが延伸し、列方向にビット線ＢＬが延伸している。各メモリセル１０には、ワード線ＷＬ、ビット線ＢＬ、制御線ＣＴＲＬ、電源線１５ａおよびグランド線１５ｂが接続されている。

【0153】

各サブアレイ２２に対応し、パワースイッチ３０および周辺回路３８が設けられている。制御回路２８は、パワースイッチ３０および周辺回路３８を制御する。

【0154】

パワースイッチ３０は、ブロック２４毎に電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ３、Ｖ２、Ｖ１およびＶ０にできる。周辺回路３８は、ＷＬデコーダ３１、列デコーダ３２、プリチャージ回路３３および読出書込回路３４を備えている。

【0155】

スタンバイ期間において、ＷＬデコーダ３１は行アドレスに基づきワード線ＷＬを選択する。列デコーダ３２は列アドレスに基づきビット線ＢＬを選択する。プリチャージ回路３３はビット線ＢＬをプリチャージする。読出書込回路３４は、ＷＬデコーダ３１および列デコーダ３２に選択されたメモリセル１０の双安定回路１２にデータを書き込みまたは双安定回路１２からデータを読み出しバス２５に出力する。

【0156】

リテンション期間において、制御回路２８は１または複数のメモリセル１０をＳＴモードとし、ＶＶＤＤを電圧Ｖ１とする。これにより、メモリセル１０はリテンション状態となる。

【0157】

［動作の説明］
図２４は、実施例２における動作を示すフローチャートである。図２４に示すように、制御回路２８は、外部回路からの指令によりセルアレイ２０の電源を投入する（ステップＳ１０）。例えば、制御回路２８は、全てのブロック２４のメモリセル１０をＢＩモードとし、パワースイッチＰＳ１をオンし、パワースイッチＰＳ２およびＰＳ３をオフする。これにより、全てのブロック２４がスタンバイ状態となる。

【0158】

制御回路２８は、スタンバイ状態でリードおよびライト動作を行う（ステップＳ１２）。制御回路２８は、外部回路からセルアレイ２０をシャットダウンする指示を受けたか否か判定する（ステップＳ１４）。ＮｏのときステップＳ１２に戻る。Ｙｅｓのとき、制御回路２８は、リテンション動作およびシャットダウンを行う（ステップＳ１７）。その後終了しステップＳ１０に戻る。

【0159】

［ＵＤＦ設定の説明］
ＵＤＦを設定する動作は実施例１の図７（ｂ）と同じであり説明を省略する。

【0160】

［リテンション動作のタイプＡの説明］
図２４のステップＳ１７の動作としてリテンション動作のタイプＡについて説明する。図２５は、実施例２におけるリテンション動作のタイプＡを示すフローチャートである。図２６（ａ）から図２６（ｅ）は、実施例２におけるリテンション動作のタイプＡにおけるセルアレイを示す模式図である。図２７（ａ）から図２７（ｅ）は、実施例２におけるリテンション動作のタイプＡにおけるセルアレイおよびブロックを示す模式図である。図２６（ａ）から図２６（ｅ）はサブアレイ２２毎にリテンション動作を行う例であり、図２７（ａ）から図２７（ｅ）はブロック２４毎にリテンション動作を行う例である。サブアレイ２２毎にリテンション動作を行う場合もブロック２４毎にリテンション動作を行う場合も基本的な動作は同じである。リテンション動作のタイプＢおよびＣでも同様である。

【0161】

図２４のステップＳ１７において制御回路２８がリテンション動作を開始する。図２５に示すように、このとき、各ブロック２４（またはサブアレイ２２）はスタンバイ（ＢＩ）状態となっている（ステップＳ５４）。例えば制御回路２８は全てのブロック２４（サブアレイ２２）の電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ３とし、制御信号ＶＣＴＲＬをＨとする。図２６（ａ）のように、全てのサブアレイ２２はスタンバイ（ＢＩ）状態である。図２７（ａ）のように、全てのブロック２４はスタンバイ（ＢＩ）状態である。

【0162】

制御回路２８はブロック２４（またはサブアレイ２２）に対応するＵＤＦをレジスタ４０からそれぞれ読み出す（ステップＳ５６）。制御回路２８は、ＵＤＦがセットされた（例えばハイレベルＨの）ブロック２４（サブアレイ２２）を抽出し、一括してシャットダウンする（ステップＳ５８）。例えば制御回路２８は、対応するブロック２４（サブアレイ２２）の電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ０とする。図２６（ｂ）に示すように、制御回路２８は９個のサブアレイ２２のうち、４個のサブアレイ２２を一括してシャットダウン状態とする。図２７（ｂ）に示すように、制御回路２８は７２個のブロック２４のうち、２８個のブロック２４を一括してシャットダウン状態とする。

【0163】

制御回路２８は、ＵＤＦがセットされていない（すなわちリテンション対象の）最初のブロック２４ａ（サブアレイ２２ａ）を選択する（ステップＳ６０）。制御回路２８は最初のブロック２４ａ（サブアレイ２２ａ）をスタンバイ（ＳＴ）状態とする（ステップＳ６２）。例えば制御回路２８はブロック２４ａ（サブアレイ２２ａ）の電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ３とした状態で、制御信号ＶＣＴＲＬをＬとする。図２６（ｃ）に示すように、サブアレイ２２ａはスタンバイ（ＳＴ）状態となる。図２７（ｃ）に示すように、ブロック２４ａはスタンバイ（ＳＴ）状態となる。

【0164】

制御回路２８は最後のブロック２４（サブアレイ２２）か判定する（ステップＳ６４）。Ｎｏのとき、次のブロック２４（サブアレイ２２）に進み（ステップＳ６６）、ステップＳ６０に戻る。順次、リテンション対象のブロック２４（サブアレイ２２）をスタンバイ（ＳＴ）状態とする。図２６（ｄ）のように、全てのリテンション対象のサブアレイ２２がスタンバイ（ＳＴ）状態となる。図２７（ｄ）のように、全てのリテンション対象のブロック２４がスタンバイ（ＳＴ）状態となる。

【0165】

ステップＳ６４においてＹｅｓと判定されると、制御回路２８は全てのリテンション対象のブロック２４（サブアレイ２２）を一括あるいは複数のブロック２４（サブアレイ２２）毎にリテンション状態とする（ステップＳ６８）。図２６（ｅ）のように、全てのリテンション対象のサブアレイ２２がリテンション状態となる。図２７（ｅ）のように、全てのリテンション対象のブロック２４がリテンション状態となる。その後終了する。

【0166】

［リテンション動作のタイプＢの説明］
リテンション動作のタイプＢについて説明する。図２８は、実施例２におけるリテンション動作のタイプＢを示すフローチャートである。図２９（ａ）から図２９（ｅ）は、実施例２におけるリテンション動作のタイプＢにおけるセルアレイを示す模式図である。図３０（ａ）から図３０（ｅ）は、実施例２におけるリテンション動作のタイプＢにおけるセルアレイおよびブロックを示す模式図である。

【0167】

図２８に示すように、制御回路２８は、各ブロック２４（またはサブアレイ２２）をスリープ（ＢＩ）状態とする（ステップＳ７０）。例えば制御回路２８は全てのブロック２４（サブアレイ２２）の電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ２とし、制御信号ＶＣＴＲＬをＨとする。図２９（ａ）のように、全てのサブアレイ２２はスリープ（ＢＩ）状態である。図３０（ａ）のように、全てのブロック２４はスリープ（ＢＩ）状態である。

【0168】

制御回路２８はステップＳ５６において読み出したＵＤＦがセットされた（例えばハイレベルＨの）ブロック２４（サブアレイ２２）を抽出し、一括してシャットダウンする（ステップＳ５８）。図２９（ｂ）に示すように、制御回路２８は４個のサブアレイ２２を一括してシャットダウン状態とする。図３０（ｂ）に示すように、制御回路２８は２８個のブロック２４を一括してシャットダウン状態とする。

【0169】

制御回路２８はステップＳ６０において選択された最初のブロック２４ａ（サブアレイ２２ａ）をスリープ（ＳＴ）状態とする（ステップＳ７２）。例えば制御回路２８はブロック２４ａ（サブアレイ２２ａ）の電源電圧ＶＶＤＤ－ＶＧＮＤを電圧Ｖ２とし、制御信号ＶＣＴＲＬをＬとする。図２９（ｃ）に示すように、サブアレイ２２ａはスリープ（ＳＴ）状態となる。図３０（ｃ）に示すように、ブロック２４ａはスリープ（ＳＴ）状態となる。

【0170】

ステップＳ６４においてＮｏと判定されると、次のブロック２４（サブアレイ２２）についてステップＳ６０およびＳ７２を行う。図２９（ｄ）のように、全てのリテンション対象のサブアレイ２２がスリープ（ＳＴ）状態となる。図３０（ｄ）のように、全てのリテンション対象のブロック２４がスリープ（ＳＴ）状態となる。

【0171】

ステップＳ６４においてＹｅｓと判定されると、制御回路２８は全てのリテンション対象のブロック２４（サブアレイ２２）を一括してリテンション状態とする（ステップＳ６８）。図２９（ｅ）のように、全てのリテンション対象のサブアレイ２２がリテンション状態となる。図３０（ｅ）のように、全てのリテンション対象のブロック２４がリテンション状態となる。その後終了する。その他の動作はリテンション動作のタイプＡと同じである。

【0172】

［リテンション動作のタイプＣの説明］
リテンション動作のタイプＣについて説明する。図３１は、実施例２におけるリテンション動作のタイプＣを示すフローチャートである。図３２（ａ）から図３２（ｅ）は、リテンション動作のタイプＣにおけるセルアレイを示す模式図である。図３３（ａ）から図３３（ｅ）は、リテンション動作のタイプＣにおけるセルアレイおよびブロックを示す模式図である。

【0173】

図３１に示すように、ステップＳ７０、Ｓ５６、Ｓ５８、Ｓ６０、Ｓ７２はリテンション動作のタイプＢと同じであり、図３２（ａ）から図３２（ｃ）および図３３（ａ）から図３３（ｃ）は、図２９（ａ）から図２９（ｃ）および図３０（ａ）から図３０（ｃ）とそれぞれ同じである。

【0174】

ステップＳ７２において、制御回路２８は、リテンション対象の最初のブロック２４ａ（またはサブアレイ２２ａ）をスリープ（ＳＴ）状態とした後、ブロック２４ａ（またはサブアレイ２２ａ）をリテンション状態とする（ステップＳ７４）。図３２（ｄ）に示すように、サブアレイ２２ａはリテンション状態となる。図３３（ｄ）に示すように、ブロック２４ａはリテンション状態となる。

【0175】

その後、リテンション対象のブロック２４（サブアレイ２２）を順次スリープ（ＳＴ）状態とし（ステップＳ７２）、その後リテンション状態とする（ステップＳ７４）。ステップＳ６４においてＹｅｓと判定されたとき、図３２（ｅ）のように、全てのリテンション対象のサブアレイ２２がリテンション状態となる。図３３（ｅ）のように、全てのリテンション対象のブロック２４がリテンション状態となる。その後終了する。その他の動作はリテンション動作のタイプＢと同じである。

【0176】

［リテンション動作のタイプＢの制御回路の例］
図３４は、リテンション動作のタイプＢにおける制御回路の例を示すブロック図である。制御回路２８Ｂは、レジスタ４０、モード制御回路４５およびＰＳ制御回路４４を備えている。レジスタ４０のビット数は各々ブロック２４の個数のＮＳＡ×Ｎｂｌｏｃｋ以上である。ＮＳＡ×Ｎｂｌｏｃｋ個のブロック２４のうちブロック２４Ａから２４Ｂについて説明する。

【0177】

実施例１の図７（ｂ）のステップＳ３２と同様に、全ての記憶部４０Ａから４０ＢがローレベルＬにリセットされる。ステップＳ３４において制御回路２８ＢにＵＤＦが入力すると、ステップＳ３６において、対応するブロック２４Ａから２４Ｂの記憶部４０Ａから４０ＢがハイレベルＨにセットされる。

【0178】

モード制御回路４５は、モード制御信号ＶＣＴＲＬを出力する。ＰＳ制御回路４４は、レジスタ４０に保持されたＵＤＦに基づき各ブロック２４Ａから２４ＢのパワースイッチＰＳ１ＡからＰＳ１Ｂ、ＰＳ２ＡからＰＳ２ＢおよびＰＳ３ＡからＰＳ３Ｂを制御する。

【0179】

ＰＳ制御回路４４は、各々ブロック２４Ａから２４Ｂの個数のＯＲ回路６０、ＡＮＤ回路６１、ＯＲ回路６２、ＯＲ回路６３、ＮＡＮＤ回路６４、ＡＮＤ回路６５、ＡＮＤ回路６６、ＯＲ回路６７、ＯＲ回路６８、ＯＲ回路６９、ＡＮＤ回路７０、ＡＮＤ回路７１、ＯＲ回路７２およびＯＲ回路７３を備えている。

【0180】

ＯＲ回路６０には、ＵＤＦ記憶部４０Ａから４０Ｂの出力信号と制御信号ＥＮＮＬＢが入力する。ＡＮＤ回路６１にはＯＲ回路６０の出力信号と制御信号ＥＮＮＬＢが入力する。ＯＲ回路６２にはＡＮＤ回路６１の出力信号と制御信号ＥＮＳＬＰが入力する。ＯＲ回路６２からＰＳ制御信号ＶＰＧ１ＡからＶＰＧ１Ｂが出力される。ＰＳ制御信号ＶＰＧ１ＡからＶＰＧ１Ｂはそれぞれブロック２４Ａから２４ＢのパワースイッチＰＳ１ＡからＰＳ１Ｂのゲートに入力する。

【0181】

ＯＲ回路６３にはＵＤＦ記憶部４０Ａから４０Ｂの出力信号と制御信号ＥＮＲＢが入力する。ＮＡＮＤ回路６４にはＵＤＦ記憶部４０Ａから４０Ｂの出力信号と制御信号ＥＮＮＬＢが入力する。ＡＮＤ回路６５にはＯＲ回路６３の出力信号とＮＡＮＤ回路６４の出力信号が入力する。ＡＮＤ回路６６にはＡＮＤ回路６５の出力信号と制御信号ＥＮＮＬＢが入力する。ＯＲ回路６７にはＡＮＤ回路６５の出力信号と制御信号ＥＮＳＬＰが入力する。ＯＲ回路６７からＰＳ制御信号ＶＰＧ２ＡからＶＰＧ２Ｂが出力される。ＰＳ制御信号ＶＰＧ２ＡからＶＰＧ２Ｂはそれぞれブロック２４Ａから２４ＢのパワースイッチＰＳ２ＡからＰＳ２Ｂのゲートに入力する。

【0182】

ＯＲ回路６８にはＵＤＦ記憶部４０Ａから４０Ｂの出力信号と制御信号ＥＮＲＢが入力する。ＯＲ回路６９にはＵＤＦ記憶部４０Ａから４０Ｂの出力信号と制御信号ＥＮＮＬＢが入力する。ＡＮＤ回路７０にはＯＲ回路６８の出力信号とＯＲ回路６９の出力信号が入力する。ＡＮＤ回路７１にはＡＮＤ回路７０の出力信号と制御信号ＥＮＮＬＢが入力する。ＯＲ回路７２にはＡＮＤ回路７１の出力信号と制御信号ＥＮＳＬＰが入力する。ＯＲ回路７３にはＯＲ回路７２の出力信号と制御信号ＥＮＲＢが入力する。ＯＲ回路７３からＰＳ制御信号ＶＰＧ３ＡからＶＰＧ３Ｂが出力される。ＰＳ制御信号ＶＰＧ３ＡからＶＰＧ３Ｂはそれぞれブロック２４Ａから２４ＢのパワースイッチＰＳ３ＡからＰＳ３Ｂのゲートに入力する。

【0183】

図３５（ａ）から図３５（ｅ）は、リテンション動作のタイプＢにおける各信号のレベルとパワースイッチの動作を示す図である。図３５（ａ）に示すように、スタンバイ（ＢＩ）状態では、制御信号ＥＮＲＢ、ＥＮＮＬＢ、ＥＮＳＬＰおよびＶＣＴＲＬは、それぞれＨ、Ｌ、ＬおよびＨである。ブロック２４Ａおよび２４ＢのＵＤＦをそれぞれＬおよびＨとする。このとき、ＶＰＧ１ＡからＶＰＧ１ＢはＬでありパワースイッチＰＳ１ＡからＰＳ１Ｂはオンである。ＶＰＧ２ＡからＶＰＧ２ＢはＬでありパワースイッチＰＳ２ＡからＰＳ２Ｂはオフである。ＶＰＧ３ＡからＶＰＧ３ＢはＨでありパワースイッチＰＳ３ＡからＰＳ３Ｂはオフである。このように、スタンバイ（ＢＩ）状態では、ＵＤＦによらず、パワースイッチＰＳ１ＡからＰＳ１ＢがオンでありパワースイッチＰＳ２ＡからＰＳ２ＢおよびＰＳ３ＡからＰＳ３Ｂはオフである。よって、全てのブロック２４Ａから２４Ｂの電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ３である。

【0184】

図３５（ｂ）に示すように、スリープ（ＢＩ）状態では、制御信号ＥＮＲＢ、ＥＮＮＬＢ、ＥＮＳＬＰおよびＶＣＴＲＬは、それぞれＨ、Ｌ、ＨおよびＨである。ＶＰＧ１ＡからＶＰＧ１ＢはＨでありパワースイッチＰＳ１ＡからＰＳ１Ｂはオフである。ＶＰＧ２ＡからＶＰＧ２ＢはＨでありパワースイッチＰＳ２ＡからＰＳ２Ｂはオンである。ＶＰＧ３ＡからＶＰＧ３ＢはＨでありパワースイッチＰＳ３ＡからＰＳ３Ｂはオフである。このように、スリープ（ＢＩ）状態では、ＵＤＦによらず、パワースイッチＰＳ１ＡからＰＳ１ＢおよびＰＳ３ＡからＰＳ３ＢがオフでありパワースイッチＰＳ２ＡからＰＳ２Ｂがオンである。よって全ブロック２４Ａから２４Ｂの電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ２となりスリープ（ＢＩ）状態となる。図２８のステップＳ７０では、図３５（ｂ）のように全ブロックがスリープ（ＢＩ）状態となる。

【0185】

図２８のステップＳ７０、Ｓ５６およびＳ５８においてＵＤＦがＨのブロック２４をスリープ（ＢＩ）状態とし、ＵＤＦがＬのブロックを一括遮断する。図３５（ｃ）に示すように、図３５（ａ）のスタンバイ（ＢＩ）の状態から制御信号ＥＮＮＬＢがＬからＨとなる。ＶＰＧ１ＡからＶＰＧ１ＢがＬからＨとなり、ＶＰＧ２ＡがＬからＨとなる。これにより、パワースイッチＰＳ２Ａはオフからオンになる。パワースイッチＰＳ１ＡおよびＰＳ１Ｂはオンからオフになる。パワースイッチＰＳ２Ｂ、ＰＳ３ＡおよびＰＳ３Ｂはオフを維持する。よって、リテンション対象のブロック２４Ａの電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ３からＶ２となり、ブロック２４Ａはスリープ（ＢＩ）状態となる。ＵＤＦがセットされたブロック２４Ｂの電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ０となり、ブロック２４Ｂはシャットダウン状態となる。

【0186】

図２８のステップＳ７２においてブロック２４Ａをスリープ（ＢＩ）状態からスリープ（ＳＴ）状態に切り替える。図３５（ｄ）に示すように、制御信号ＥＮＲＢ、ＥＮＮＬＢおよびＥＮＳＬＰは図３５（ｃ）の状態を維持する。各パワースイッチの状態は変わらず、ブロック２４Ａおよび２４Ｂの電源電圧ＶＶＤＤ－ＶＧＮＤはそれぞれ電圧Ｖ２およびＶ０が維持される。制御信号ＶＣＴＲＬはＨからＬとなる。これにより、対象となるブロック２４ＡのモードがＢＩモードからＳＴモードに切り替わる。これにより、ブロック２４Ａはスリープ（ＳＴ）状態となる。

【0187】

図２８のステップＳ６０からＳ６６のループを行うことにより、全てのリテンション対象のブロック２４について、スリープ（ＢＩ）状態をスリープ（ＳＴ）状態に切り替える。

【0188】

図２８のステップＳ６８において、全てのリテンション対象のブロック２４Ａをスリープ（ＳＴ）状態からリテンション状態とする。図３５（ｅ）に示すように、制御信号ＥＮＮＬＢ、ＥＮＳＬＰおよびＶＣＴＲＬは図３５（ｄ）の状態を維持し、制御信号ＥＮＲＢをＨからＬとする。これにより、ＶＰＧ２ＡおよびＶＰＧ３ＡがＨからＬとなり、パワースイッチＰＳ２Ａがオンからオフとなり、パワースイッチＰＳ３Ａがオフからオンになる。これにより、リテンション対象のブロック２４Ａの電源電圧ＶＶＤＤ－ＶＧＮＤが電圧Ｖ２から電圧Ｖ１となり、全てのリテンション対象のブロック２４Ａはリテンション状態となる。ブロック２４Ｂの電源電圧ＶＶＤＤ－ＶＧＮＤは電圧Ｖ０が維持される。

【0189】

図３６は、リテンション動作のタイプＢにおける制御信号のタイミングチャートである。制御信号ＶＣＴＲＬ１～ＶＣＴＲＬｎは各ブロック２４１～２４ｎに対応する制御信号ＶＣＴＲＬである。ブロック２４１～２４ｋはリテンション対象のブロックであり、ブロック２４ｋ＋１～ブロック２４ｎはシャットダウン対象のブロックである。

【0190】

図３６に示すように、時刻ｔ２０とｔ２１との間はスタンバイ（ＢＩ）期間であり、制御信号ＥＮＮＬＢおよびＥＮＳＬＰはＬ、ＥＮＲＢおよびＶＣＴＲＬ１～ＶＣＴＲＬｎはＨである。時刻ｔ２１とｔ２２との間はスリープ（ＢＩ）期間であり、制御信号ＥＮＳＬＰはＨである。

【0191】

時刻ｔ２３（図２８のステップＳ５８）において、制御信号ＥＮＮＬＢがＨとなる。これにより、リテンション対象のブロック２４１～２４ｋはスリープ（ＢＩ）状態を維持し、ＵＤＦのブロック２４ｋ＋１～２４ｎはシャットダウン状態となる。この状態は期間Ｔ１である。

【0192】

時刻ｔ２４（図２８のステップＳ７２）において、リテンション対象の最初のブロック２４１の制御信号ＶＣＴＲＬ１がＬとなる。これによりブロック２４１のモードがＢＩモードからＳＴモードに切り替わり、ブロック２４１はスリープ（ＳＴ）状態となる。時刻ｔ２４以降の期間はブロック２４１の期間Ｔ２であり、ブロック２４１がＳＴモードの期間である。時刻ｔ２５において、リテンション対象の２番目のブロック２４２について、制御信号ＶＣＴＲＬ２をＬとする。ブロック２４２はスリープ（ＳＴ）状態となり期間Ｔ２となる。

【0193】

図２８のステップＳ６０からＳ６６のループを行うことにより、全てのリテンション対象のブロック２４１～２４ｋについて順次ステップＳ６８を行う。全てのリテンション対象のブロック２４１～２４ｋについてＢＩモードがＳＴモードに切り替わる。時刻ｔ２６（図２８のステップＳ６８）において、制御信号ＥＮＲＢがＬとなる。これにより、全てのリテンション対象のブロック２４１～２４ｎがリテンション状態となる。

【0194】

時刻ｔ２７において、制御信号ＥＮＲＢがＨとなる。これにより、リテンション対象のブロック２４１～２４ｋはスリープ（ＳＴ）状態となる。制御信号ＶＣＴＲＬ１～ＶＣＴＲＬｋを順次Ｈとする。ブロック２４１～２４ｋは順次スリープ（ＢＩ）状態となる。時刻ｔ２８において、ＳＴモードからＢＩモードへのモードの切り替えが終了する。

【0195】

［リテンション動作のタイプＣの制御回路の例］
図３７は、リテンション動作のタイプＣにおける制御回路の例を示すブロック図である。制御回路２８Ｃは、図３４の制御回路２８Ｂに対し、ＯＲ回路６３、ＮＡＮＤ回路６４およびＡＮＤ回路６５がＮＡＮＤ回路７４に置き換わり、ＯＲ回路６８、６９およびＡＮＤ回路７０がＯＲ回路７５に置き換わっている。モード制御回路４５はブロック２４Ａから２４Ｂ毎に制御信号ＥＮＲＢを出力する。

【0196】

ＮＡＮＤ回路７４にはＵＤＦ記憶部４０Ａから４０Ｂの出力信号と制御信号ＥＮＮＬＢが入力する。ＡＮＤ回路６５にはＮＡＮＤ回路７４の出力信号とブロック２４Ａから２４Ｂ毎の制御信号ＥＮＲＢが入力する。ＯＲ回路７５にはＵＤＦ記憶部４０Ａから４０Ｂの出力信号とブロック２４Ａから２４Ｂ毎の制御信号ＥＮＲＢが入力する。ＯＲ回路７５の出力信号はＡＮＤ回路７１に入力する。その他の構成は図３４の制御回路２８Ｂと同じであり説明を省略する。制御回路２８Ｃではブロック２４Ａから２４Ｂ毎にリテンションすることができる。

【0197】

各信号のレベルとパワースイッチの動作は、図３５（ａ）から図３５（ｅ）と同様であり説明を省略する。

【0198】

図３８は、リテンション動作のタイプＣにおける制御信号のタイミングチャートである。制御信号ＥＮＲＢ１～ＥＮＲＢｎは各ブロック２４１から２４ｎに対応する制御信号ＥＮＲＢである。

【0199】

図３８に示すように、時刻ｔ２０からｔ２３の間では、制御信号ＥＮＲＢ１からＥＮＲＢｎはＨである。その他は図３６と同じである。

【0200】

時刻ｔ２４（図３１のステップＳ７２）において、リテンション対象の最初のブロック２４１について、制御信号ＶＣＴＲＬ１がＬとなる。これによりブロック２４１のモードがＢＩモードからＳＴモードに切り替わり、ブロック２４１はスリープ（ＳＴ）状態となる。時刻ｔ２５において、ブロック２４１について、制御信号ＥＮＲＢ１がＬとなる。これにより、ブロック２４１はリテンション状態となる。リテンション対象の２番目のブロック２４２について、制御信号ＶＣＴＲＬ２がＬとなる。ブロック２４２はスリープ（ＳＴ）状態となる。

【0201】

図３１のステップＳ６０からＳ６６のループを行うことにより、全てのリテンション対象のブロック２４１～２４ｋについて順次ステップＳ７２およびＳ７４を行う。全てのリテンション対象のブロック２４１～２４ｋについてモード切り替えおよびリテンションが終了すると、時刻ｔ２６において、全てのリテンション対象のブロック２４１～２４ｎはリテンション状態となる。

【0202】

時刻ｔ２７以降、各ブロック２４１から２４ｋ毎に、制御信号ＥＮＲＢ１～ＥＮＲＢｋおよび制御信号ＶＣＴＲＬ１～ＶＣＴＲＬｋが順次Ｈとなる。ブロック２４１～２４ｋは順次スリープ（ＢＩ）状態となる。時刻ｔ２８において、ＳＴモードからＢＩモードへのモード切り替えが終了する。

【0203】

［シミュレーション］
実施例２に係る電子回路についてＢＥＴおよびリテンションのスタンバイ（ＢＩ）状態とスタンバイ（ＳＴ）状態とのモード切り替えのレイテンシをシミュレーションした。比較例２についてもシミュレーションした。比較例２では、ＵＤＦによるサブアレイ２２およびブロック２４の一括遮断を行なわず、全てのブロックをスタンバイ（ＢＩ）状態とし、ブロックごとに順次モード切り替えを行う。最後に全てのブロック２４を一括してリテンション状態とする。

【0204】

シミュレーション条件は以下である。ＶＤＤＨ、ＶＤＤＬ、ＶＧＮＤ、ＶＳＣＴＲＬ、ＶＬＣＴＲＬおよびＷＬを、それぞれ１．２Ｖ、０．２Ｖ、０Ｖ、０．３Ｖ、０．１Ｖおよび０Ｖとした。ＶＰＧ１のＨおよびＬをそれぞれ１．４Ｖおよび０Ｖとした。ＶＰＧ２のＨおよびＬをそれぞれ１．２Ｖおよび－０．２Ｖとした。ＶＰＧ３のＨおよびＬをそれぞれ１．４Ｖおよび０Ｖとした。ＶＣＴＲＬのＨおよびＬをそれぞれ１．２Ｖおよび０Ｖとした。ビット線ＢＬおよびＢＬＢはスタンバイ状態およびスリープ状態のとき１．２Ｖとし、リテンション状態およびシャットダウン状態のとき０Ｖとした。モード切り替えのときにドライバ２６を充電する時間として１サブアレイ２２毎に１５ｎｓとした。サブアレイ２２およびブロック２４の記憶容量をそれぞれ８ｋバイトおよび１ｋバイトとした。

【0205】

セルアレイ２０内の全メモリセルの個数に対するＵＤＦがセットされたメモリセルの個数の比をＵＤ割合とした。セルアレイ２０の記憶容量が３２ｋバイト、２５６ｋバイトおよび２Ｍバイトについてシミュレーションした。

【0206】

図３９（ａ）から図３９（ｃ）は、タイプＡからＣおよび比較例２におけるＵＤ割合に対するＢＥＴを示す図、図３９（ｄ）から図３９（ｆ）は、ＵＤ割合に対するレイテンシを示す図である。図３９（ａ）から図３９（ｃ）に示すように、比較例２では、ＵＤ割合によらずＢＥＴは一定である。タイプＡではＵＤ割合が０％のとき比較例２のＢＥＴと同じである。ＵＤ割合が大きくなるとＢＥＴは短くなる。タイプＢではＵＤ割合が０％のとき比較例２よりＢＥＴが小さい。これは、タイプＢでは、リテンションの前に全てのブロックを一括してスリープ（ＢＩ）状態にしているため、リテンションの待機中のブロックのリーク電流による消費電力を抑制できるためである。タイプＣではＵＤ割合が０％のときタイプＢよりＢＥＴが小さい。これは、対象となるブロックごとにスリープ（ＢＩ）状態からスリープ（ＳＴ）状態の切り替えおよびリテンションを順次行うため、スリープ（ＳＴ）状態での待機時間を短くでき消費電力を抑制できるためである。

【0207】

図３９（ｄ）から図３９（ｆ）に示すように、タイプＡからＣでは比較例２に比べＵＤ割合が大きくなるとレイテンシを削減できる。タイプＡからＣの間ではレイテンシは同じである。

【0208】

以上のシミュレーションのように、タイプＡではＢＥＴは長いもののスリープ状態を設定しなくてもよいため制御が簡単である。タイプＢでは、ＢＥＴはタイプＡとＣとの間である。タイプＢの制御はスリープ状態を設定するためタイプＡより複雑であるが、リテンションを一括して行うためタイプＣより簡単である。タイプＣでは、ＢＥＴは短いがリテンションを順次行うため制御が複雑である。

【0209】

次にＵＤＦによる一括シャットダウンを行わず、リテンションを行うときにスタンバイ（ＢＩ）状態で待機する比較例２－１、スリープ（ＢＩ）で待機する比較例２－２およびタイプＣについて、スタンバイ電力をシミュレーションした。

【0210】

図４０（ａ）から図４０（ｃ）は、実施例２におけるＶＮＲ-ＳＲＡＭと６Ｔ－ＳＲＡＭとを比較する図である。６Ｔ－ＳＲＡＭのスタンバイ状態およびスリープ状態のスタンバイ電力と、タイプＣのＶＮＲ－ＳＲＡＭのスタンバイ電力と、を比較している。図４０（ａ）から図４０（ｃ）に示すように、６Ｔ－ＳＲＡＭにおいて、スタンバイ状態からスリープ状態とするとスタンバイ電力は約３０％削減できる。リテンション動作のタイプＣの場合、ＵＤ割合が０％でもスタンバイ電圧を９０％削減できる。ＵＤ割合が１００％の場合、スタンバイ電力を９９％削減できる。

【0211】

実施例２によれば、図１７、図２１（ａ）および図２１（ｂ）のように、メモリセル１０は、伝達特性にヒステリシスを実質的に有さないＢＩモード（第１モード）と伝達特性にヒステリシスを有するＳＴモード（第２モード）とが切り替わるインバータ回路１４（第１インバータ回路）およびインバータ回路１６（第２インバータ回路）を各々備える双安定回路１２を有する。双安定回路１２では、インバータ回路１４の出力ノードおよび入力ノードはインバータ回路１６のそれぞれ入力ノードおよび出力ノードに接続されている。

【0212】

図２５、図２８および図３１のステップＳ５６およびＳ５８のように、制御回路２８は、複数のメモリセル１０のうち保持しなくてもよいデータを記憶する１または複数の第１メモリセルをシャットダウン（電源遮断）する。ステップＳ６２およびＳ７２のように、制御回路２８は、複数のメモリセル１０のうち残りの１または複数の第２メモリセル内の双安定回路１２をＳＴモードとし、ステップＳ６８およびＳ７４のように、ＳＴモードを維持した状態で第２メモリセル内の双安定回路１２に電圧Ｖ１（第２電源電圧）を供給する。電圧Ｖ１は、データをリードおよび／またはライトするときに双安定回路１２に供給される電圧Ｖ３（第１電源電圧）より低くＳＴモードの双安定回路１２がデータを保持できる電圧である。

【0213】

このように、保持しなくてもよいデータを記憶するメモリセルをシャットダウンするため、保持しなくてもよいデータを記憶するメモリセルのモードの切り替えおよびリテンション状態を維持するための消費電力を抑制できる。また、レイテンシを削減できる。

【0214】

図２２および図２３のように、セルアレイ２０は各々のブロック２４が少なくとも２つのメモリセル１０を含む複数のブロック２４に分割されている。図２５、図２８および図３１のステップＳ５６のように、制御回路２８は、複数のブロック２４から保持しなくてもよいデータを記憶する１または複数の第１ブロックを抽出する。ステップＳ５８のように、制御回路２８は、第１ブロックをシャットダウン（電源遮断）する。その後、ステップＳ６２およびＳ７２のように制御回路２８は、複数のブロック２４のうち残りの１または複数の第２ブロック内の双安定回路をＳＴモードとする。ステップＳ６８およびＳ７４のように制御回路２８はＳＴモードを維持した状態で第２ブロック内の双安定回路１２に電圧Ｖ１を供給する。

【0215】

このように、ブロック単位で、ＵＤＦがセットされた第１ブロックをシャットダウンするため、第１ブロックのモードの切り替えおよびリテンション状態を維持するための消費電力を抑制できる。また、レイテンシを削減できる。また、ＵＤＦがセットされた第１ブロックを最初にシャットダウンするため、モード切り替え動作を待機するときのリーク電流に起因する消費電力を削減できる。

【0216】

リテンション動作のタイプＢおよびＣのように、制御回路２８は、リテンション対象のブロックをＳＴモードとする前に、図２８および図３１のステップＳ７０のように、リテンション対象の第２ブロックに電源電圧として電圧Ｖ２（第３電源電圧）を供給する（すなわちスリープ状態とする）。電圧Ｖ２は、電圧Ｖ３より低くかつ電圧Ｖ１より高くＢＩモードの双安定回路１２がデータを保持できる電源電圧である。これにより、シャットダウンおよびリテンションを待機する期間の消費電力を抑制できる。

【0217】

ステップＳ７２のように、制御回路２８は、第２ブロック内の双安定回路１２に電圧Ｖ２を供給した状態で第２ブロック内の双安定回路１２をＳＴモードとする。これにより、リテンションを待機する期間の消費電力を抑制できる。

【0218】

リテンション動作のタイプＣの図３８のように、制御回路２８は、複数の第２ブロック内のうちのブロック２４１（第３ブロック）の双安定回路に電圧Ｖ２を供給した状態でブロック２４１内の双安定回路１２をＳＴモードとし（図３１のステップＳ７２、期間Ｔ２）、ブロック２４１内の双安定回路１２をＳＴモードとした状態で電圧Ｖ１を供給する（ステップＳ７４、期間Ｔ３）。その後、制御回路２８は、複数の第２ブロック内のうちのブロック２４１とは別のブロック２４２（第４ブロック）の双安定回路１２に電圧Ｖ１を供給した状態でブロック２４２内の双安定回路１２をＳＴモードとし、ブロック２４２内の双安定回路１２をＳＴモードとした状態で電圧Ｖ１を供給する。これにより、リテンションを待機する期間を短くでき、消費電力を抑制できる。

【0219】

リテンション動作のタイプＢの図３６のように、制御回路２８は、第２ブロック内の双安定回路１２に電圧Ｖ２を供給した状態で第２ブロック内の双安定回路１２をＳＴモードとした後、第２ブロック内の双安定回路１２をＳＴモードとした状態で電圧Ｖ１を供給する（図２８のステップＳ７４、図３６の時刻ｔ２６）。これにより、タイプＣに比べ制御を簡単にできる。制御回路２８は、複数の第２ブロック内の双安定回路１２をＳＴモードとした状態で電圧Ｖ２を一括して供給してもよい。また、制御回路２８は、複数の第２ブロックを各々１または複数の第２ブロックを含む複数のグループに分割し、分割されたグループ毎に電圧Ｖ２を順次供給してもよい。

【0220】

レジスタ４０（記憶回路）は、セルアレイ２０の外に設けられ、外部回路から受信したＵＤＦ（保持しなくてもよいデータを記憶するブロックを示す情報）を記憶する。制御回路２８は、ＵＤＦに基づき、保持しなくてもよいデータを記憶するブロックを抽出する（ステップＳ５６）。これにより、ＵＤＦを記憶する記憶回路を各サブアレイ２２またはブロック２４に設ける方法に比べ、ＵＤＦをバス２５等を介し制御回路２８に転送しなくてもよく、制御が簡単になる。

【0221】

図１７のように、インバータ回路１４および１６は、ＦＥＴｍ１およびｍ３（第１ＦＥＴ）、ＦＥＴｍ２ｂおよびｍ４ｂ（第２ＦＥＴ）、ＦＥＴｍ２ａおよびｍ４ａ（第３ＦＥＴ）並びにＦＥＴｍ９およびｍ１０（第４ＦＥＴ）を備えている。ＦＥＴｍ１およびｍ３は、Ｐチャネル（第１導電型のチャネル）ＦＥＴであり、ソースが電源線１５ａ（第１電源線）に接続され、ドレインが出力ノードＱおよびＱＢに接続され、ゲートが入力ノードＮ１およびＮ３に接続されている。ＦＥＴｍ２ｂおよびｍ４ｂは、Ｎチャネル（第１導電型の反対の第２導電型のチャネル）ＦＥＴであり、ソースがグランド線１５ｂ（第２電源線）に接続され、ドレインが中間ノードＮ２およびＮ４に接続され、ゲートが入力ノードＮ１およびＮ３に接続されている。ＦＥＴｍ２ａおよびｍ４ａは、ＮチャネルＦＥＴであり、ソースが中間ノードＮ２およびＮ４に接続され、ドレインが出力ノードＱおよびＱＢに接続され、ゲートが入力ノードＮ１およびＮ３に接続されている。ＦＥＴｍ９およびｍ１０（第４ＦＥＴ）は、ＮチャネルＦＥＴであり、ソースおよびドレインの一方が中間ノードＮ２およびＮ４に接続され、ソースおよびドレインの他方が制御線ＣＴＲＬ（制御ノード）に接続され、ゲートが出力ノードＱおよびＱＢに接続されている。これにより、制御線ＣＴＲＬの電圧によりＢＩモードとＳＴモードを切り替えることができる。

【0222】

図２１（ａ）のように、第１ＦＥＴはＦＥＴｍ２およびｍ４であり、第２ＦＥＴはＦＥＴｍ１ａおよびｍ３ａであり、第３ＦＥＴはＦＥＴｍ１ｂおよびｍ３ｂであり、第４ＦＥＴはＦＥＴｍ９ａおよびｍ１０ａでもよい。このとき第１導電型のチャネルはＮチャネル、第２導電型のチャネルはＰチャネルである。

【0223】

図２１（ｂ）のように、第１ＦＥＴは電源線１５ａと出力ノードＱおよびＱＢとの間の直列に接続されたＦＥＴｍ１ａおよびｍ１ｂとｍ３ａおよびｍ３ｂを設けてもよい。