特開 2024-38697 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024038697

(43)【公開日】2024-03-21

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/06 20060101AFI20240313BHJP

   H01L 29/78 20060101ALI20240313BHJP

【ＦＩ】

H01L29/78 652P

H01L29/78 652Q

H01L29/78 652F

H01L29/78 652S

H01L29/78 652D

H01L29/78 652M

H01L29/06 301V

H01L29/06 301F

H01L29/78 652K

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022142921

(22)【出願日】2022-09-08

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】徳田 悟

(57)【要約】

【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置は、ｎ型の半導体基板ＳＵＢ中に形成されたトレンチＴＲと、ｐ型のボディ領域ＰＢと、ｎ型のソース領域ＮＳと、トレンチＴＲの下部に形成されたフィールドプレート電極ＦＰと、トレンチＴＲの上部に形成されたゲート電極ＧＥと、を備える。ゲート電極ＧＥには、ゲート電位が供給され、ソース領域ＮＳおよびボディ領域ＰＢには、ソース電位が供給され、半導体基板ＳＵＢには、ドレイン電位が供給される。フィールドプレート電極ＦＰには、ソース電位よりも高く、且つ、ドレイン電位よりも低い電位が供給される。
【選択図】図４

【特許請求の範囲】

【請求項1】

上面および下面を有する第１導電型の半導体基板と、
前記半導体基板の前記上面に形成されたトレンチと、
断面視において前記トレンチの深さよりも浅くなるように前記半導体基板に形成され、且つ、前記第１導電型とは反対の導電型である第２導電型のボディ領域と、
前記ボディ領域に形成された前記第１導電型のソース領域と、
前記トレンチの内部において、前記トレンチの下部に形成されたフィールドプレート電極と、
前記トレンチの前記内部において、前記トレンチの上部に形成され、且つ、前記フィールドプレート電極から電気的に絶縁されたゲート電極と、
前記トレンチの前記内部において、前記半導体基板と前記フィールドプレート電極との間に形成された第１絶縁膜と、
前記トレンチの前記内部において、前記半導体基板と前記ゲート電極との間に形成されたゲート絶縁膜と、
を備え、
前記ゲート電極には、ゲート電位が供給され、
前記ソース領域および前記ボディ領域のそれぞれには、ソース電位が供給され、
前記半導体基板には、ドレイン電位が供給され、
前記フィールドプレート電極には、前記ソース電位よりも高く、且つ、前記ドレイン電位よりも低い第１電位が供給され、
前記第１絶縁膜の厚さは、前記ゲート絶縁膜の厚さの２倍の厚さよりも薄い、半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
前記第１電位は、前記ドレイン電位よりも前記ゲート電位に近く、
前記第１絶縁膜の厚さは、前記ゲート絶縁膜の厚さよりも厚い、半導体装置。

【請求項3】

請求項１に記載の半導体装置において、
前記第１電位は、前記ゲート電位よりも前記ドレイン電位に近く、
前記第１絶縁膜の厚さは、前記ゲート絶縁膜の厚さよりも薄い、半導体装置。

【請求項4】

請求項１に記載の半導体装置において、
前記半導体基板、前記トレンチ、前記ゲート絶縁膜、前記ゲート電極、前記第１絶縁膜、前記フィールドプレート電極、前記ボディ領域および前記ソース領域を含むＭＯＳＦＥＴを備え、
前記ＭＯＳＦＥＴのオフ動作時に前記フィールドプレート電極に供給される前記第１電位は、前記ＭＯＳＦＥＴのオン動作時に前記フィールドプレート電極に供給される前記第１電位と異なる、半導体装置。

【請求項5】

請求項１に記載の半導体装置において、
前記トレンチを覆うように、前記半導体基板の前記上面上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成されたソース電極と、
平面視において前記ソース電極を囲むように、前記層間絶縁膜上に形成されたフィールドプレート配線と、
平面視において前記フィールドプレート配線を囲むように、前記層間絶縁膜上に形成されたゲート配線と、
前記半導体基板の前記下面下に形成されたドレイン電極と、
を更に備え、
前記フィールドプレート電極の一部は、前記トレンチの前記内部において、前記トレンチの前記下部だけでなく前記トレンチの前記上部にも形成され、且つ、前記フィールドプレート電極のコンタクト部を成し、
前記層間絶縁膜中には、前記ソース領域および前記ボディ領域に達する第１孔と、前記ゲート電極に達する第２孔と、前記コンタクト部に達する第３孔とが形成され、
前記ソース電極は、前記第１孔内に埋め込まれ、前記ソース領域および前記ボディ領域に電気的に接続され、且つ、前記ソース領域および前記ボディ領域に前記ソース電位を供給し、
前記ゲート配線は、前記第２孔内に埋め込まれ、前記ゲート電極に電気的に接続され、且つ、前記ゲート電極に前記ゲート電位を供給し、
前記フィールドプレート配線は、前記第３孔内に埋め込まれ、前記フィールドプレート電極に電気的に接続され、且つ、前記フィールドプレート電極に前記第１電位を供給し、
前記ドレイン電極は、前記半導体基板に前記ドレイン電位を供給する、半導体装置。

【請求項6】

請求項５に記載の半導体装置において、
前記半導体基板には、複数の前記トレンチが形成され、
前記複数の前記トレンチは、それぞれ平面視における第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向に延在する連結部によって、互いに連通し、
前記コンタクト部は、前記第１方向に延在する前記複数の前記トレンチのうちの一部に形成されている、半導体装置。

【請求項7】

請求項１に記載の半導体装置において、
前記トレンチを覆うように、前記半導体基板の前記上面上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成されたソース電極と、
平面視において前記ソース電極を囲むように、前記層間絶縁膜上に形成されたゲート配線と、
平面視において前記ゲート配線を囲むように、前記層間絶縁膜上に形成されたフィールドプレート配線と、
前記半導体基板の前記下面下に形成されたドレイン電極と、
を更に備え、
前記フィールドプレート電極の一部は、前記トレンチの前記内部において、前記トレンチの前記下部だけでなく前記トレンチの前記上部にも形成され、且つ、前記フィールドプレート電極のコンタクト部を成し、
前記層間絶縁膜中には、前記ソース領域および前記ボディ領域に達する第１孔と、前記ゲート電極に達する第２孔と、前記コンタクト部に達する第３孔とが形成され、
前記ソース電極は、前記第１孔内に埋め込まれ、前記ソース領域および前記ボディ領域に電気的に接続され、且つ、前記ソース領域および前記ボディ領域に前記ソース電位を供給し、
前記ゲート配線は、前記第２孔内に埋め込まれ、前記ゲート電極に電気的に接続され、且つ、前記ゲート電極に前記ゲート電位を供給し、
前記フィールドプレート配線は、前記第３孔内に埋め込まれ、前記フィールドプレート電極に電気的に接続され、且つ、前記フィールドプレート電極に前記第１電位を供給し、
前記ドレイン電極は、前記半導体基板に前記ドレイン電位を供給する、半導体装置。

【請求項8】

請求項７に記載の半導体装置において、
前記半導体基板には、複数の前記トレンチが形成され、
前記複数の前記トレンチは、それぞれ平面視における第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向で互いに分離している、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、特に、トレンチの内部にゲート電極およびフィールドプレート電極を備えた半導体装置に関する。

【背景技術】

【0002】

パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のような半導体素子を備えた半導体装置では、トレンチの内部にゲート電極が埋め込まれたトレンチゲート構造が適用されている。トレンチゲート構造の一種として、トレンチの内部において、トレンチの下部にフィールドプレート電極を形成し、トレンチの上部にゲート電極を形成したスプリットゲート構造がある。フィールドプレート電極には、ソース電極に供給（印加）される電位と同じ電位が供給（印加）される。このフィールドプレート電極によって、ドリフト領域において空乏層を広げることで、ドリフト領域を高濃度化することが可能となり、ドリフト領域の低抵抗化が可能となる。

【0003】

例えば、特許文献１には、ゲート電極およびフィールドプレート電極を有するスプリットゲート構造を適用した半導体装置が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１９－１１４６４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

パワーＭＯＳＦＥＴのオン抵抗を低減するために、セルピッチをシュリンクし、ドリフト領域およびチャネル領域を低抵抗化する手法が行われている。しかし、そのような手法では、トレンチおよび各コンタクトホールの寸法をシュリンクする必要があるので、それらの加工が難しくなる。また、シュリンクに伴い、チャージバランス（より具体的には、チャージバランスを示す曲線の傾き）が急峻（不安定）になる虞もある。

【0006】

チャージバランスが急峻になると、ドリフト領域の抵抗値、トレンチの幅およびフィールドプレート電極用の絶縁膜の厚さにバラつきが生じた場合、ソースとドレインとの間の耐圧が大きく変動する。従って、製造マージンを確保することが困難になる。

【0007】

本願の主な目的は、セルピッチのシュリンクを行うことなく、製造マージンを確保しながら、オン抵抗を低減できる技術を提供することにある。それにより、半導体装置の性能を向上させる。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。

【課題を解決するための手段】

【0008】

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

【0009】

一実施の形態に係る半導体装置は、上面および下面を有する第１導電型の半導体基板と、前記半導体基板の前記上面に形成されたトレンチと、断面視において前記トレンチの深さよりも浅くなるように前記半導体基板に形成され、且つ、前記第１導電型とは反対の導電型である第２導電型のボディ領域と、前記ボディ領域に形成された前記第１導電型のソース領域と、前記トレンチの内部において、前記トレンチの下部に形成されたフィールドプレート電極と、前記トレンチの前記内部において、前記トレンチの上部に形成され、且つ、前記フィールドプレート電極から電気的に絶縁されたゲート電極と、前記トレンチの前記内部において、前記半導体基板と前記フィールドプレート電極との間に形成された第１絶縁膜と、前記トレンチの前記内部において、前記半導体基板と前記ゲート電極との間に形成されたゲート絶縁膜と、を備える。ここで、前記ゲート電極には、ゲート電位が供給され、前記ソース領域および前記ボディ領域のそれぞれには、ソース電位が供給され、前記半導体基板には、ドレイン電位が供給され、前記フィールドプレート電極には、前記ソース電位よりも高く、且つ、前記ドレイン電位よりも低い第１電位が供給され、前記第１絶縁膜の厚さは、前記ゲート絶縁膜の厚さの２倍の厚さよりも薄い。

【発明の効果】

【0010】

一実施の形態によれば、半導体装置の性能を向上できる。

【図面の簡単な説明】

【0011】

【図1】実施の形態１における半導体装置を示す平面図である。

【図2】実施の形態１における半導体装置の要部を示す拡大平面図である。

【図3】実施の形態１における半導体装置の要部を示す拡大平面図である。

【図4】実施の形態１における半導体装置を示す断面図である。

【図5】実施の形態１における半導体装置を示す断面図である。

【図6】検討例における半導体装置を示す断面図である。

【図7】本願発明者によるシミュレーションの結果を示す模式図である。

【図8】本願発明者によるシミュレーションの結果を示す模式図である。

【図9】本願発明者によるシミュレーションの測定結果を示す表である。

【図10】本願発明者による検討結果を示す表である。

【図11】実施の形態２における半導体装置を示す平面図である。

【図12】実施の形態２における半導体装置の要部を示す拡大平面図である。

【図13】実施の形態２における半導体装置の要部を示す拡大平面図である。

【図14】実施の形態２における半導体装置を示す断面図である。

【発明を実施するための形態】

【0012】

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0013】

また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。

【0014】

（実施の形態１）
＜半導体装置の構造＞
以下に図１～図５を用いて、実施の形態１における半導体装置１００について説明する。半導体装置１００は、半導体素子としてトレンチゲート構造のＭＯＳＦＥＴを含む。また、実施の形態１のＭＯＳＦＥＴは、ゲート電極ＧＥおよびフィールドプレート電極ＦＰを備えたスプリットゲート構造を成している。

【0015】

図１は、半導体装置１００である半導体チップの平面図である。図２および図３は、図１の拡大領域１Ａを拡大した要部平面図である。図１および図２は、主に半導体基板ＳＵＢの上方に形成される配線パターンを示している。図３は、図２の下方の構造体を示し、半導体基板ＳＵＢに形成されたトレンチゲートの構造を示している。

【0016】

また、半導体装置１００は、セル領域ＣＲと、平面視においてセル領域ＣＲを囲む外周領域ＯＲとを含んでいる。セル領域ＣＲには、複数のＭＯＳＦＥＴのような主要な半導体素子が形成される。外周領域ＯＲには、ゲート配線ＧＷおよびフィールドプレート配線ＦＰＷが設けられている。外周領域ＯＲにおいて、ゲート配線ＧＷは、ゲート電極ＧＥに電気的に接続され、フィールドプレート配線ＦＰＷは、フィールドプレート電極ＦＰに電気的に接続される。

【0017】

図１に示されるように、半導体装置１００の大部分はソース電極ＳＥで覆われている。フィールドプレート配線ＦＰＷは、平面視においてソース電極ＳＥを囲んでいる。ゲート配線ＧＷは、平面視においてフィールドプレート配線ＦＰＷを囲んでいる。

【0018】

ここでは図示していないが、ソース電極ＳＥ、ゲート配線ＧＷおよびフィールドプレート配線ＦＰＷは、ポリイミド膜などの保護膜で覆われている。上記保護膜の一部には開口部が設けられ、その開口部で露出しているソース電極ＳＥ、ゲート配線ＧＷおよびフィールドプレート配線ＦＰＷが、ソースパッドＳＰ、ゲートパッドＧＰおよびフィールドプレートパッドＦＰＰになる。ソースパッドＳＰ上、ゲートパッドＧＰ上およびフィールドプレートパッドＦＰＰ上に、ワイヤまたはクリップ（銅板）などの外部接続用部材が接続されることで、半導体装置１００が、他の半導体チップまたは配線基板などに電気的に接続される。

【0019】

本願の主な特徴は、フィールドプレート電極ＦＰにソース電位以外の他の電位が供給される点にある。そのため、従来技術と異なり、フィールドプレート電極ＦＰに独立の電位を供給するためのフィールドプレート配線ＦＰＷが設けられている。そのようなフィールドプレート電極ＦＰに関する特徴については、後で詳細に説明する。

【0020】

図３に示される孔ＣＨ１～ＣＨ３の位置は、図２に示される孔ＣＨ１～ＣＨ３の位置と一致している。図３に示されるように、セル領域ＣＲおよび外周領域ＯＲにおいて、複数のトレンチＴＲは、Ｙ方向に延在し、Ｘ方向において互いに隣接している。また、Ｙ方向に延在する複数のトレンチＴＲは、Ｘ方向に延在する連結部ＴＲａによって、互いに連通している。トレンチＴＲの内部において、トレンチＴＲの下方（下部）にはフィールドプレート電極ＦＰが形成され、トレンチＴＲの上方（上部）にはゲート電極ＧＥが形成されている。

【0021】

フィールドプレート電極ＦＰの一部は、コンタクト部ＦＰａを成している。コンタクト部ＦＰａを構成するフィールドプレート電極ＦＰは、セル領域ＣＲのトレンチＴＲの内部において、トレンチＴＲの下方だけでなく、トレンチＴＲの上方にも形成されている。

【0022】

図３に示されるように、ゲート電極ＧＥおよびコンタクト部ＦＰａは、半導体基板ＳＵＢから露出している。外周領域ＯＲにおいて、ゲート電極ＧＥ上には、孔ＣＨ２が形成され、コンタクト部ＦＰａ上には、孔ＣＨ３が形成されている。ゲート電極ＧＥは、孔ＣＨ２を介してゲート配線ＧＷに電気的に接続されている。コンタクト部ＦＰａは、孔ＣＨ３を介してフィールドプレート配線ＦＰＷに電気的に接続されている。また、セル領域ＣＲにおいて、ソース領域ＮＳ上およびボディ領域ＰＢ上には、孔ＣＨ１が形成されている。ソース領域ＮＳおよびボディ領域ＰＢは、孔ＣＨ１を介してソース電極ＳＥに電気的に接続されている。

【0023】

上述のように、複数のトレンチＴＲは、連結部ＴＲａによって互いに連通しているので、複数のトレンチＴＲの内部に形成されているフィールドプレート電極ＦＰおよびゲート電極ＧＥは、一体化し、互いに導通している。従って、外周領域ＯＲにおいて、コンタクト部ＦＰａに供給されたフィールドプレート電位は、セル領域ＣＲの全てのフィールドプレート電極ＦＰに供給される。

【0024】

また、コンタクト部ＦＰａによって、外周領域ＯＲのゲート電極ＧＥはＹ方向で分断されることになるが、コンタクト部ＦＰａは、Ｙ方向に延在する複数のトレンチＴＲのうちの一部に形成され、全てのトレンチＴＲには形成されていない。そのため、外周領域ＯＲにおいて供給されたゲート電位は、セル領域ＣＲの全てのゲート電極ＧＥに供給される。

【0025】

なお、連結部ＴＲａは、セル領域ＣＲと外周領域ＯＲとの境界付近に設けられ、孔ＣＨ１と、孔ＣＨ３との間で、各トレンチＴＲを繋いでいる。

【0026】

以下に図４および図５を用いて、半導体装置１００の断面構造について説明する。図４は、図２および図３に示されるＡ－Ａ線およびＢ－Ｂ線に沿った断面図である。図５は、図２および図３に示されるＣ－Ｃ線に沿った断面図である。

【0027】

まず、図４のＡ－Ａ断面を用いて、ＭＯＳＦＥＴが含む基本的な構成について説明する。半導体装置１００は、上面ＴＳおよび下面ＢＳを有するｎ型の半導体基板ＳＵＢを備える。半導体基板ＳＵＢは、低濃度のｎ型のドリフト領域ＮＶを有する。ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成している。なお、ドリフト領域ＮＶは、ｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型の半導体層であってもよい。本願では、そのようなｎ型のシリコン基板およびｎ型の半導体層からなる積層体も半導体基板ＳＵＢであるとして説明する。

【0028】

半導体基板ＳＵＢの上面ＴＳ側において、半導体基板ＳＵＢ中には、半導体基板ＳＵＢの上面ＴＳから所定の深さに達するトレンチＴＲが形成されている。トレンチＴＲの内部において、トレンチＴＲの下方には、絶縁膜ＩＦ１を介してフィールドプレート電極ＦＰが形成され、トレンチＴＲの上方には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。

【0029】

絶縁膜ＩＦ１の上面の位置は、フィールドプレート電極ＦＰの上面の位置よりも低くなっている。ゲート絶縁膜ＧＩは、絶縁膜ＩＦ１上のトレンチＴＲの内部に形成されている。絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰの上面および側面には、絶縁膜ＩＦ２が形成されている。

【0030】

絶縁膜ＩＦ１は、半導体基板ＳＵＢとフィールドプレート電極ＦＰとの間に形成されている。絶縁膜ＩＦ２は、ゲート電極ＧＥとフィールドプレート電極ＦＰとの間に形成されている。ゲート絶縁膜ＧＩは、半導体基板ＳＵＢとゲート電極ＧＥとの間に形成されている。これらの絶縁膜によって、半導体基板ＳＵＢ、ゲート電極ＧＥおよびフィールドプレート電極ＦＰは、互いに電気的に絶縁されている。

【0031】

ゲート電極ＧＥの上面は、半導体基板ＳＵＢの上面ＴＳよりも若干後退している。ゲート電極ＧＥおよびフィールドプレート電極ＦＰは、例えばｎ型の不純物が導入された多結晶シリコン膜からなる。絶縁膜ＩＦ１、絶縁膜ＩＦ２およびゲート絶縁膜ＧＩは、例えば酸化シリコン膜からなる。

【0032】

半導体基板ＳＵＢの上面ＴＳ側において、半導体基板ＳＵＢには、トレンチＴＲの深さよりも浅くなるように、ｐ型のボディ領域ＰＢが形成されている。ボディ領域ＰＢには、ｎ型のソース領域ＮＳが形成されている。ソース領域ＮＳは、ドリフト領域ＮＶよりも高い不純物濃度を有している。

【0033】

半導体基板ＳＵＢの下面ＢＳ側において、半導体基板ＳＵＢには、ｎ型のドレイン領域ＮＤが形成されている。ドレイン領域ＮＤは、ドリフト領域ＮＶよりも高い不純物濃度を有している。半導体基板ＳＵＢの下面ＢＳ下には、ドレイン電極ＤＥが形成されている。ドレイン領域ＮＤおよび半導体基板ＳＵＢには、ドレイン電極ＤＥからドレイン電位が供給される。ドレイン電極ＤＥは、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜若しくは銀膜のような単層の金属膜、または、これらの金属膜を適宜積層させた積層膜からなる。

【0034】

半導体基板ＳＵＢの上面ＴＳ上には、トレンチＴＲを覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。なお、層間絶縁膜ＩＬは、薄い酸化シリコン膜と、リンを含む厚い酸化シリコン膜（ＰＳＧ：Phospho Silicate Glass膜）との積層膜であってもよい。

【0035】

層間絶縁膜ＩＬ中には、ソース領域ＮＳおよびボディ領域ＰＢに達する孔ＣＨ１が形成されている。孔ＣＨ１の底部において、ボディ領域ＰＢには、高濃度拡散領域ＰＲが形成されている。高濃度拡散領域ＰＲは、ボディ領域ＰＢよりも高い不純物濃度を有する。

【0036】

図４のＡ－Ａ断面に示されるように、セル領域ＣＲにおいて、層間絶縁膜ＩＬ上には、ソース電極ＳＥが形成されている。ソース電極ＳＥは、孔ＣＨ１の内部に埋め込まれている。また、ソース電極ＳＥは、ソース領域ＮＳ、ボディ領域ＰＢおよび高濃度拡散領域ＰＲに電気的に接続され、これらにソース電位を供給する。

【0037】

図４のＢ－Ｂ断面および図５に示されるように、フィールドプレート電極ＦＰの一部は、フィールドプレート電極ＦＰのコンタクト部ＦＰａを成している。コンタクト部ＦＰａ以外のフィールドプレート電極ＦＰに接している絶縁膜ＩＦ１の上面の位置は、コンタクト部ＦＰａに接している絶縁膜ＩＦ１の上面の位置よりも低くなっている。また、コンタクト部ＦＰａの上面の位置は、半導体基板ＳＵＢの上面ＴＳの位置よりも高くなっている。なお、コンタクト部ＦＰａの上面の位置は、半導体基板ＳＵＢの上面ＴＳの位置よりも低い、または、同じ高さであってもよい。

【0038】

外周領域ＯＲにおいて、層間絶縁膜ＩＬ中には、ゲート電極ＧＥに達する孔ＣＨ２と、コンタクト部ＦＰａに達する孔ＣＨ３とが形成されている。外周領域ＯＲにおいて、層間絶縁膜ＩＬ上には、フィールドプレート配線ＦＰＷおよびゲート配線ＧＷが形成されている。ゲート配線ＧＷは、孔ＣＨ２の内部に埋め込まれ、ゲート電極ＧＥに電気的に接続され、ゲート電極ＧＥにゲート電位を供給する。フィールドプレート配線ＦＰＷは、孔ＣＨ３の内部に埋め込まれ、コンタクト部ＦＰａに電気的に接続され、フィールドプレート電極ＦＰにフィールドプレート電位を供給する。

【0039】

ソース電極ＳＥ、ゲート配線ＧＷおよびフィールドプレート配線ＦＰＷは、例えば、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とからなる。上記バリアメタル膜は、例えば窒化チタン膜であり、上記導電性膜は、例えばアルミニウム膜である。

【0040】

なお、ソース電極ＳＥ、ゲート配線ＧＷおよびフィールドプレート配線ＦＰＷは、孔ＣＨ１～ＣＨ３の内部を埋め込むプラグ層と、層間絶縁膜ＩＬ上に形成された配線層とから構成されていてもよい。その場合、配線層は、上記バリアメタル膜および上記導電性膜によって構成される。プラグ層は、例えば、窒化チタン膜のようなバリアメタル膜と、タングステン膜のような導電性膜との積層膜によって構成される。

【0041】

＜検討例と、実施の形態１の主な特徴＞
図６は、本願発明者が特許文献１などを基にして検討を行った検討例における半導体装置の断面図である。図６に示されるように、検討例では、実施の形態１の絶縁膜ＩＦ１と比較して、絶縁膜ＩＦ０の厚さが、ゲート絶縁膜ＧＩの厚さよりも十分に厚くなっている。また、検討例では、フィールドプレート配線ＦＰＷが設けられておらず、フィールドプレート電極ＦＰは、ソース電極ＳＥに電気的に接続されている。そのため、検討例のフィールドプレート電極ＦＰには、ソース電位が供給される。

【0042】

以下に図７～図１０を用いて、検討例と実施の形態１との比較を行いながら、実施の形態１の主な特徴について説明する。

【0043】

図７は、検討例および実施の形態１について、ＭＯＳＦＥＴのオフ動作時の電位分布を示している。図８は、検討例および実施の形態１について、ＭＯＳＦＥＴのオン動作時の電位経路を示している。図９は、検討例および実施の形態１について、ブレークダウン電圧ＢＶｄｓｓおよびオン抵抗の測定結果を纏めた表である。

【0044】

ここでは、実施の形態１のフィールドプレート電極ＦＰに供給される電位Ｖｆｐの値が１０Ｖである。ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ２の各々の厚さは、検討例および実施の形態１で互いに同じ厚さであり、例えば３００Åである。また、実施の形態１の絶縁膜ＩＦ１の厚さは、ゲート絶縁膜ＧＩの厚さとほぼ同じ厚さであり、例えば３００Åである。すなわち、絶縁膜ＩＦ１の厚さは、ゲート絶縁膜ＧＩの厚さの２倍の厚さよりも薄い。一方、検討例の絶縁膜ＩＦ０の厚さは、例えば７５０Åである。すなわち、絶縁膜ＩＦ０の厚さは、ゲート絶縁膜ＧＩの厚さの２倍の厚さよりも大きい。

【0045】

また、以降では、ゲート配線ＧＷからゲート電極ＧＥに供給される電位をゲート電位Ｖｇとし、ソース電極ＳＥからソース領域ＮＳに供給される電位をソース電位Ｖｓとし、ドレイン電極ＤＥからドレイン電極ＤＥに供給される電位をドレイン電位Ｖｄとし、フィールドプレート配線ＦＰＷからフィールドプレート電極ＦＰに供給される電位を電位Ｖｆｐとして説明する。なお、本実施の形態では、例えば、ゲート電位Ｖｇは４．５Ｖであり、ソース電位Ｖｓは０Ｖであり、ドレイン電位Ｖｄは２５Ｖである。ただし、前述の各電位値は何れも一例値であり、例えば、ソース電位Ｖｓは０Ｖ以外の値であってもよい。

【0046】

図７に示されるように、実施の形態１では、オフ動作時における電位Ｖｆｐの値（電位値）がソース電位Ｖｓの値（電位値）よりも大きい。すなわち、オフ動作時における電位Ｖｆｐの値は、ソース電位Ｖｓの値とは異なる。より具体的には、オフ動作時における電位Ｖｆｐの値は、ソース電位Ｖｓの値よりも大きく、且つ、ドレイン電位Ｖｄの値よりも小さい。そのため、検討例（電位Ｖｓ＝０Ｖ、電位Ｖｆｐ＝０Ｖ）と比較して、ドレイン電極ＤＥとフィールドプレート電極ＦＰとの間の電位差が低減され、フィールドプレート電極ＦＰの底部付近の電界強度が低減されている。そのため、絶縁膜ＩＦ１を薄膜化しても、アバランシェ降伏電圧は維持され、ドレイン電極ＤＥとソース電極ＳＥとの間の耐圧も維持される。

【0047】

図８に示されるように、実施の形態１では、検討例と比較して、電流がトレンチＴＲの側面および底面に沿って流れやすい傾向がある。検討例では、オン動作時における電位Ｖｆｐの値がソース電位Ｖｓの値と同じ値であるので、半導体基板ＳＵＢと絶縁膜ＩＦ１との界面におけるキャリア（電子）濃度は、他のドリフト領域ＮＶと同等である。従って、電流経路は、比較的均一に広がっている。

【0048】

一方で、実施の形態１では、オン動作時における電位Ｖｆｐの値がソース電位Ｖｓの値よりも大きい。すなわち、オン動作時における電位Ｖｆｐの値は、ソース電位Ｖｓの値とは異なる。より具体的には、オン動作時における電位Ｖｆｐの値は、ソース電位Ｖｓの値よりも大きく、且つ、ドレイン電位Ｖｄの値よりも小さい。そのため、半導体基板ＳＵＢと絶縁膜ＩＦ１との界面において、キャリア（電子）が蓄積する。そのため、電流経路は、トレンチＴＲの側面および底面付近に集中する。従って、ドリフト抵抗が低減され、オン抵抗の低減を図ることができる。特に、絶縁膜ＩＦ１の厚さを薄くする程に、上記界面でキャリアが蓄積し易くなるので、更なるオン抵抗の低減を図れる。

【0049】

また、絶縁膜ＩＦ１の厚さを薄くできる分、トレンチＴＲの幅を縮小することも可能になる。その場合、各トレンチＴＲ間のドリフト領域ＮＶの幅を拡大できるので、更なるオン抵抗の低減を図れる。

【0050】

図９に示されるように、ブレークダウン電圧ＢＶｄｓｓについては、検討例と実施の形態１との間で変化が無い。すなわち、実施の形態１では、アバランシェ降伏電圧は維持されているので、半導体装置１００の信頼性を維持できる。また、実施の形態１では、検討例と比較して、オン抵抗が約２５％低減されている。従って、実施の形態１によれば、セルピッチのシュリンクを行うことなく、製造マージンを確保し、且つ、半導体装置１００の信頼性を維持しながら、半導体装置１００の性能を向上させることができる。

【0051】

図１０は、電位Ｖｆｐの値を変更した際に、最適となる絶縁膜ＩＦ１の厚さを検討したものである。

【0052】

電位Ｖｆｐの値を大きくする程に、ドレイン電極ＤＥとフィールドプレート電極ＦＰとの間の電位差が低減される。従って、絶縁膜ＩＦ１を薄膜化しても、アバランシェ降伏電圧は維持される。例えば、電位Ｖｆｐが５Ｖの際には、絶縁膜ＩＦ１の厚さを、ゲート絶縁膜ＧＩの厚さよりも厚くすることができ、例えば４００Åにすることができる。電位Ｖｆｐが１０Ｖの際には、絶縁膜ＩＦ１の厚さを、ゲート絶縁膜ＧＩの厚さとほぼ同じにすることができ、例えば３００Åにすることもできる。電位Ｖｆｐが１５Ｖの際には、絶縁膜ＩＦ１の厚さを、ゲート絶縁膜ＧＩの厚さよりも薄くすることができ、例えば２００Åにすることもできる。なお、ここで説明した各値は一例値であり、後述する条件の範囲内であれば、この限りではない。

【0053】

すなわち、電位Ｖｆｐの値がゲート電位Ｖｇの値に近い値であれば、絶縁膜ＩＦ１の厚さを厚く設定でき、電位Ｖｆｐの値がドレイン電位Ｖｄの値に近い値であれば、絶縁膜ＩＦ１の厚さを薄く設定できる。言い換えれば、電位Ｖｆｐの値がドレイン電位Ｖｄの値よりもゲート電位Ｖｇの値に近い場合、絶縁膜ＩＦ１の厚さを、ゲート絶縁膜ＧＩの厚さよりも厚く設定することが好ましい。また、電位Ｖｆｐの値がゲート電位Ｖｇの値よりもドレイン電位Ｖｄの値に近い場合、絶縁膜ＩＦ１の厚さを、ゲート絶縁膜ＧＩの厚さよりも薄く設定することが好ましい。

【0054】

なお、オフ動作時およびオン動作時では、絶縁膜ＩＦ１ｂに与える影響度が互いに異なる。すなわち、絶縁膜ＩＦ１の厚さまたは印加する電位Ｖｆｐの値によっては、オン動作時において、絶縁膜ＩＦ１が破壊されるおそれもある。そのため、電位Ｖｆｐの値がゲート電位Ｖｇの値よりもドレイン電位Ｖｄの値に近い場合の例として、電位Ｖｆｐの値は１５Ｖであると説明したが、電位Ｖｆｐの値は、例えば１２．５Ｖでもよい。また、絶縁膜ＩＦ１の厚さをゲート絶縁膜ＧＩの厚さよりも薄く設定する場合の例として、絶縁膜ＩＦ１の厚さが２００Åであると説明したが、絶縁膜ＩＦ１の厚さは、例えば２５０Åでもよい。

【0055】

また、電位Ｖｆｐを可変にすることもでき、ＭＯＳＦＥＴのオフ動作時における電位Ｖｆｐの値を、ＭＯＳＦＥＴのオン動作時における電位Ｖｆｐの値と異ならせてもよい。例えば、オフ動作時には、電位Ｖｆｐが２０Ｖに設定され、オン動作時には、電位Ｖｆｐが１５Ｖに設定されるような仕様にすることもできる。この電位Ｖｆｐの可変動作によって、絶縁膜ＩＦ１の厚さに合わせて、アバランシェ降伏電圧およびオン抵抗のバランスを最適化できる。

【0056】

（実施の形態２）
以下に図１１～図１４を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。

【0057】

図１１は、実施の形態２における半導体装置１００である半導体チップの平面図である。図１２および図１３は、図１の拡大領域２Ａを拡大した要部平面図である。図１３は、図１２の下方の構造体を示し、半導体基板ＳＵＢに形成されたトレンチゲートの構造を示している。図１４は、図１２および図１３に示されるＤ－Ｄ線に沿った断面図である。

【0058】

実施の形態２では、フィールドプレート配線ＦＰＷおよびゲート配線ＧＷの形成位置が、実施の形態１と異なっている。図１１および図１２に示されるように、ゲート配線ＧＷは、平面視においてソース電極ＳＥを囲んでいる。フィールドプレート配線ＦＰＷは、平面視においてゲート配線ＧＷを囲んでいる。

【0059】

実施の形態１では、複数のトレンチＴＲは連結部ＴＲａによって互いに連通していたが、実施の形態２では、図１３に示されるように、連結部ＴＲａが設けられておらず、複数のトレンチＴＲは、Ｘ方向で互いに分離している。

【0060】

それ故、実施の形態１のように、フィールドプレート配線ＦＰＷの外周側にゲート配線ＧＷを配置すると、コンタクト部ＦＰａによって、外周領域ＯＲのゲート電極ＧＥがＹ方向で分断されてしまう。そうすると、孔ＣＨ２を介して外周領域ＯＲのゲート電極ＧＥにゲート配線ＧＷを接続させても、セル領域ＣＲのゲート電極ＧＥへゲート電位Ｖｇを供給できなくなる。

【0061】

図１３および図１４に示されるように、実施の形態２では、ゲート配線ＧＷの外周側にフィールドプレート配線ＦＰＷを配置し、トレンチＴＲの最端部付近にコンタクト部ＦＰａを設けている。孔ＣＨ２を介して外周領域ＯＲのゲート電極ＧＥにゲート配線ＧＷを接続させることで、セル領域ＣＲのゲート電極ＧＥへゲート電位Ｖｇを供給できる。また、孔ＣＨ３を介してコンタクト部ＦＰａにフィールドプレート配線ＦＰＷを接続させることで、セル領域ＣＲのフィールドプレート電極ＦＰへフィールドプレート電位Ｖｆｐを供給できる。

【0062】

このように、複数のトレンチＴＲが実施の形態２のような平面レイアウトであっても、実施の形態１と同様に、フィールドプレート電位Ｖｆｐを、ソース電位Ｖｓ、ゲート電位Ｖｇおよびドレイン電位Ｖｄとは独立して個別に制御できる。従って、実施の形態２においても、実施の形態１と同様の効果を得ることができる。

【0063】

以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

【符号の説明】

【0064】

１００ 半導体装置
１Ａ、２Ａ 拡大領域
ＢＳ 下面
ＣＨ１～ＣＨ３ 孔
ＣＲ セル領域
ＤＥ ドレイン電極
ＦＰ フィールドプレート電極
ＦＰａ コンタクト部
ＦＰＰ フィールドプレートパッド
ＦＰＷ フィールドプレート配線
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＩＦ０、ＩＦ１、ＩＦ２ 絶縁膜
ＩＬ 層間絶縁膜
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＯＲ 外周領域
ＰＢ ボディ領域
ＰＲ 高濃度拡散領域
ＳＥ ソース電極
ＳＰ ソースパッド
ＳＵＢ 半導体基板
ＴＲ トレンチ
ＴＲａ 連結部
ＴＳ 上面

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】