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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024038794
(43)【公開日】2024-03-21
(54)【発明の名称】半導体装置および半導体モジュール
(51)【国際特許分類】
H01L 21/338 20060101AFI20240313BHJP
H01L 29/41 20060101ALI20240313BHJP
H01L 21/28 20060101ALI20240313BHJP
H01L 29/417 20060101ALI20240313BHJP
H01L 21/822 20060101ALI20240313BHJP
【ＦＩ】
H01L29/80 E
H01L29/80 F
H01L29/80 H
H01L29/44 Y
H01L21/28 301B
H01L29/50 J
H01L29/44 P
H01L27/04 C
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2022143077
(22)【出願日】2022-09-08
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】舘 毅
【テーマコード（参考）】
4M104
5F038
5F102
【Ｆターム（参考）】
4M104AA04
4M104AA07
4M104BB02
4M104BB04
4M104BB14
4M104BB30
4M104CC01
4M104EE06
4M104EE14
4M104EE16
4M104EE17
4M104FF10
4M104FF11
4M104GG11
5F038AC04
5F038AC05
5F038CA02
5F038EZ02
5F038EZ20
5F102GA16
5F102GB01
5F102GC01
5F102GD04
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ10
5F102GK04
5F102GK08
5F102GL04
5F102GM04
5F102GQ01
5F102GT06
5F102GV03
5F102GV05
5F102GV07
5F102GV08
(57)【要約】
【課題】装置の設計を変えることなく、必要に応じて、ゲート－ソース間寄生容量を変化させることができる半導体装置を提供する。
【解決手段】半導体装置１０Ａは、半導体基板１１と、半導体基板１１上に形成され、トランジスタと、半導体基板１１上に設けられた絶縁層１２と、絶縁層１２の表面１２Ａに形成され、ソース電極に電気的に接続されたソースパッド４１と、絶縁層１２の表面１２Ａに形成され、ドレイン電極に電気的に接続されたドレインパッドと、絶縁層１２の表面１２Ａに形成され、ゲート電極に接続されたゲートパッドと、絶縁層１２の表面１２Ａに形成された特定パッド４７と、キャパシタ６０とを備える。キャパシタ６０は、トランジスタのソース電極に電気的に接続されたソース側電極６１、および特定パッド４７に電気的に接続され、ソース側電極６１に対向して配置された特定電極６２を含む。
【選択図】図１
【解決手段】半導体装置１０Ａは、半導体基板１１と、半導体基板１１上に形成され、トランジスタと、半導体基板１１上に設けられた絶縁層１２と、絶縁層１２の表面１２Ａに形成され、ソース電極に電気的に接続されたソースパッド４１と、絶縁層１２の表面１２Ａに形成され、ドレイン電極に電気的に接続されたドレインパッドと、絶縁層１２の表面１２Ａに形成され、ゲート電極に接続されたゲートパッドと、絶縁層１２の表面１２Ａに形成された特定パッド４７と、キャパシタ６０とを備える。キャパシタ６０は、トランジスタのソース電極に電気的に接続されたソース側電極６１、および特定パッド４７に電気的に接続され、ソース側電極６１に対向して配置された特定電極６２を含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上に形成され、ソース電極、ドレイン電極、およびゲート電極を含むトランジスタと、
前記半導体基板上に設けられた絶縁層と、
前記絶縁層の表面に形成され、前記ソース電極に電気的に接続されたソースパッドと、
前記絶縁層の表面に形成され、前記ドレイン電極に電気的に接続されたドレインパッドと、
前記絶縁層の表面に形成され、前記ゲート電極に接続されたゲートパッドと、
前記絶縁層の表面に形成された特定パッドと、
前記ソース電極に電気的に接続されたソース側電極、および前記特定パッドに電気的に接続され、前記ソース側電極に対向して配置された特定電極を含むキャパシタと、を備える、半導体装置。
前記半導体基板上に形成され、ソース電極、ドレイン電極、およびゲート電極を含むトランジスタと、
前記半導体基板上に設けられた絶縁層と、
前記絶縁層の表面に形成され、前記ソース電極に電気的に接続されたソースパッドと、
前記絶縁層の表面に形成され、前記ドレイン電極に電気的に接続されたドレインパッドと、
前記絶縁層の表面に形成され、前記ゲート電極に接続されたゲートパッドと、
前記絶縁層の表面に形成された特定パッドと、
前記ソース電極に電気的に接続されたソース側電極、および前記特定パッドに電気的に接続され、前記ソース側電極に対向して配置された特定電極を含むキャパシタと、を備える、半導体装置。
【請求項2】
前記特定電極は、前記絶縁層の一部を挟んで前記ソースパッドに対向して配置された対向部を含み、
前記ソース側電極は、前記ソースパッドによって構成されており、当該ソースパッドにおける前記対向部に対向する被対向部を含む、請求項１に記載の半導体装置。
前記ソース側電極は、前記ソースパッドによって構成されており、当該ソースパッドにおける前記対向部に対向する被対向部を含む、請求項１に記載の半導体装置。
【請求項3】
前記特定電極は、さらに、前記対向部と前記特定パッドとを電気的に接続するための接続部を備え、
前記特定電極は、前記半導体基板の厚さ方向から見て、前記ソースパッドと前記特定パッドとの双方に跨るように設けられている、請求項２に記載の半導体装置。
前記特定電極は、前記半導体基板の厚さ方向から見て、前記ソースパッドと前記特定パッドとの双方に跨るように設けられている、請求項２に記載の半導体装置。
【請求項4】
前記接続部と前記特定パッドとの間の前記絶縁層を貫通して設けられ、前記接続部と前記特定パッドとを電気的に接続するビアを備える、請求項３に記載の半導体装置。
【請求項5】
前記対向部は、前記絶縁層の裏面に形成されている、請求項２に記載の半導体装置。
【請求項6】
前記対向部は、前記絶縁層内に埋め込まれた埋め込み導電層である、請求項２に記載の半導体装置。
【請求項7】
前記特定パッドは、前記絶縁層の表面に互いに離隔して形成された第１特定パッドおよび第２特定パッドを含み、
前記キャパシタは、第１キャパシタおよび第２キャパシタを含み、
前記第１キャパシタは、
前記ソース側電極であって、前記ソース電極に電気的に接続された第１ソース側電極と、
前記特定電極であって、前記第１特定パッドに電気的に接続され、前記第１ソース側電極に対向して配置された第１特定電極とを備え、
前記第２キャパシタは、
前記ソース側電極であって、前記ソース電極に電気的に接続された第２ソース側電極と、
前記特定電極であって、前記第２特定パッドに電気的に接続され、前記第２ソース側電極に対向して配置された第２特定電極とを備える、請求項１に記載の半導体装置。
前記キャパシタは、第１キャパシタおよび第２キャパシタを含み、
前記第１キャパシタは、
前記ソース側電極であって、前記ソース電極に電気的に接続された第１ソース側電極と、
前記特定電極であって、前記第１特定パッドに電気的に接続され、前記第１ソース側電極に対向して配置された第１特定電極とを備え、
前記第２キャパシタは、
前記ソース側電極であって、前記ソース電極に電気的に接続された第２ソース側電極と、
前記特定電極であって、前記第２特定パッドに電気的に接続され、前記第２ソース側電極に対向して配置された第２特定電極とを備える、請求項１に記載の半導体装置。
【請求項8】
前記第１特定電極は、前記絶縁層の一部を挟んで前記ソースパッドに対向して配置された第１対向部を含み、
前記第１ソース側電極は、前記ソースパッドにおける前記第１対向部に対向している第１被対向部を含み、
前記第２特定電極は、前記絶縁層の一部を挟んで前記ソースパッドに対向して配置された第２対向部を含み、
前記第２ソース側電極は、前記ソースパッドにおける前記第２対向部に対向している第２被対向部を含む、請求項７に記載の半導体装置。
前記第１ソース側電極は、前記ソースパッドにおける前記第１対向部に対向している第１被対向部を含み、
前記第２特定電極は、前記絶縁層の一部を挟んで前記ソースパッドに対向して配置された第２対向部を含み、
前記第２ソース側電極は、前記ソースパッドにおける前記第２対向部に対向している第２被対向部を含む、請求項７に記載の半導体装置。
【請求項9】
前記第１キャパシタの容量は、前記第２キャパシタの容量よりも大きい、請求項７に記載の半導体装置。
【請求項10】
前記第１ソース側電極と前記第１特定電極との対向面積は、前記第２ソース側電極と前記第２特定電極との対向面積よりも大きい、請求項８に記載の半導体装置。
【請求項11】
前記絶縁層の表面上において、前記第１特定パッドおよび前記第２特定パッドは、前記ソースパッドを挟んで配置されている、請求項７に記載の半導体装置。
【請求項12】
前記第１特定パッドおよび前記第２特定パッドは、前記半導体基板の厚さ方向から見て、前記ソースパッドが延びる第１方向に離隔して配置され、
前記ゲートパッドは、
前記半導体基板の厚さ方向から見て、前記第１方向と直交する第２方向に前記第１特定パッドと並んで配置された第１ゲートパッドと、
前記第２方向に前記第２特定パッドと並んで配置された第２ゲートパッドと、を含む、請求項７に記載の半導体装置。
前記ゲートパッドは、
前記半導体基板の厚さ方向から見て、前記第１方向と直交する第２方向に前記第１特定パッドと並んで配置された第１ゲートパッドと、
前記第２方向に前記第２特定パッドと並んで配置された第２ゲートパッドと、を含む、請求項７に記載の半導体装置。
【請求項13】
前記絶縁層の表面上において、前記特定パッドは、前記ゲートパッドよりも前記ソースパッドに近い位置に配置されている、請求項１に記載の半導体装置。
【請求項14】
前記絶縁層の表面上において、前記ゲートパッドは、前記ソースパッドよりも前記ドレインパッドに近い位置に配置されている、請求項１に記載の半導体装置。
【請求項15】
前記トランジスタは、
窒化物半導体によって構成された電子走行層と、
前記電子走行層上に形成され、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、
前記電子供給層上の一部に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層と、
前記ゲート層上に形成された前記ゲート電極と、
前記電子供給層に接している前記ソース電極および前記ドレイン電極と、を備え、
前記ゲート層は、前記電子供給層上において、前記ソース電極と前記ドレイン電極との間に位置している、請求項１に記載の半導体装置。
窒化物半導体によって構成された電子走行層と、
前記電子走行層上に形成され、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、
前記電子供給層上の一部に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層と、
前記ゲート層上に形成された前記ゲート電極と、
前記電子供給層に接している前記ソース電極および前記ドレイン電極と、を備え、
前記ゲート層は、前記電子供給層上において、前記ソース電極と前記ドレイン電極との間に位置している、請求項１に記載の半導体装置。
【請求項16】
請求項１～１５のいずれか一項に記載の半導体装置と、
前記半導体装置を封止する封止樹脂と、を備える、半導体モジュール。
前記半導体装置を封止する封止樹脂と、を備える、半導体モジュール。
【請求項17】
前記特定パッドと前記ゲートパッドとを接続する特定ワイヤを備える、請求項１６に記載の半導体モジュール。
【請求項18】
前記特定パッドは、前記ゲートパッドに対して電気的に非接続である、請求項１６に記載の半導体モジュール。
【請求項19】
ソースリード、ドレインリード、およびゲートリードと、
前記ソースリードと前記ソースパッドとを接続するソースワイヤと、
前記ドレインリードと前記ドレインパッドとを接続するドレインワイヤと、
前記ゲートリードと前記ゲートパッドとを接続するゲートワイヤと、を含む、請求項１６に記載の半導体モジュール。
前記ソースリードと前記ソースパッドとを接続するソースワイヤと、
前記ドレインリードと前記ドレインパッドとを接続するドレインワイヤと、
前記ゲートリードと前記ゲートパッドとを接続するゲートワイヤと、を含む、請求項１６に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および半導体モジュールに関する。
【背景技術】
【0002】
一般に、ＧａＮトランジスタなどのトランジスタが形成された半導体装置が知られている（たとえば特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－３７９６７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ブリッジ回路で構成されるインバータ回路および非絶縁型同期整流コンバータ回路などのように、トランジスタを高速スイッチング動作で使用する場合、トランジスタのドレイン－ソース間電圧が急峻に変化する。ドレイン－ソース間電圧が急峻に変化すると、トランジスタのゲート－ソース間電圧が立ち上がることにより、オフ状態のトランジスタが誤ってオン状態となる誤オン、所謂、セルフターンオンが発生する場合がある。
【0005】
セルフターンオンとは、オフ状態のトランジスタのドレイン－ソース間に急峻に電圧が印加されたとき、ゲート－ドレイン間寄生容量Ｃｇｄとゲート－ソース間寄生容量Ｃｇｓとの比で表されるＣｇｄ／Ｃｇｓに応じてゲート－ソース間寄生容量Ｃｇｓに閾値電圧を越えるゲート電圧が印加されることにより、トランジスタがターンオンする現象である。
【0006】
トランジスタが形成された半導体装置において、セルフターンオンを抑制する方法として、ゲート－ソース間寄生容量Ｃｇｓを大きくして上記比Ｃｇｄ／Ｃｇｓを小さくすることが考えられる。一方、ゲート－ソース間寄生容量Ｃｇｓを大きくすると、ゲート駆動に必要な電荷量が増大することにより、電源効率が低下する。そのため、ゲート－ソース間寄生容量Ｃｇｓを大きくした設計の半導体装置は、セルフターンオンが発生しやすい部分に選択的に適用することが好ましい。しかしながら、この場合には、ゲート－ソース間寄生容量Ｃｇｓが異なるように設計された複数種類の半導体装置を用意することが必要になる。
【課題を解決するための手段】
【0007】
本開示の一態様である窒化物半導体装置は、半導体基板と、前記半導体基板上に形成され、ソース電極、ドレイン電極、およびゲート電極を含むトランジスタと、前記半導体基板上に設けられた絶縁層と、前記絶縁層の表面に形成され、前記ソース電極に電気的に接続されたソースパッドと、前記絶縁層の表面に形成され、前記ドレイン電極に電気的に接続されたドレインパッドと、前記絶縁層の表面に形成され、前記ゲート電極に接続されたゲートパッドと、前記絶縁層の表面に形成された特定パッドと、前記ソース電極に電気的に接続されたソース側電極、および前記特定パッドに電気的に接続され、前記ソース側電極に対向して配置された特定電極を含むキャパシタと、を備える。
【発明の効果】
【0008】
本開示によれば、半導体装置の設計を変えることなく、必要に応じて、半導体装置のゲート－ソース間寄生容量を変化させることができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、添付図面を参照して本開示における半導体装置および半導体モジュールの実施形態を説明する。
なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0011】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図していない。
【0012】
【0013】
［半導体装置の概略構造］
図１は、第１実施形態に係る半導体装置１０Ａの概略平面構造を示している。なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ方向に半導体装置１０Ａを視ることをいう。また、図１に示される半導体装置１０Ａにおいて、便宜上、＋Ｚ方向を上、－Ｚ方向を下、＋Ｘ方向を右、－Ｘ方向を左と定義する。
図１は、第１実施形態に係る半導体装置１０Ａの概略平面構造を示している。なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ方向に半導体装置１０Ａを視ることをいう。また、図１に示される半導体装置１０Ａにおいて、便宜上、＋Ｚ方向を上、－Ｚ方向を下、＋Ｘ方向を右、－Ｘ方向を左と定義する。
【0014】
図１に示すように、半導体装置１０Ａは、半導体基板１１と、半導体基板１１上に形成されたトランジスタＴ（図示略）と、半導体基板１１上に設けられた絶縁層１２と含む。
半導体基板１１としては、たとえばシリコン（Ｓｉ）基板を用いることができる。あるいは、Ｓｉ基板に代えて、シリコンカーバイド（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板、またはサファイア基板を用いることもできる。半導体基板１１の厚さは、たとえば２００μｍ以上１５００μｍ以下とすることができる。
半導体基板１１としては、たとえばシリコン（Ｓｉ）基板を用いることができる。あるいは、Ｓｉ基板に代えて、シリコンカーバイド（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板、またはサファイア基板を用いることもできる。半導体基板１１の厚さは、たとえば２００μｍ以上１５００μｍ以下とすることができる。
【0015】
なお、以下の説明において、明示的に別段の記載がない限り、厚さとは、図１のＺ方向に沿った寸法を指す。以下、明示的に別段の記載がない限り、「平面視」とは、半導体基板１１の厚さ方向に上方から視ること、即ち、半導体装置１０ＡをＺ軸に沿って上方から視ることを指す。
【0016】
絶縁層１２は、たとえば窒化シリコン（ＳｉＮ）、二酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）、ＡｌＮ、および酸窒化アルミニウム（ＡｌＯＮ）のうちいずれか１つを含む材料によって構成され得る。一例では、絶縁層１２は、ＳｉＮを含む材料によって形成されている。
【0017】
半導体装置１０Ａは、平面視において、半導体基板１１上における中央部分に位置するアクティブ領域Ａ１と、半導体基板１１上の外周側に位置してアクティブ領域Ａ１を囲む枠状の周辺領域Ａ２とを含む。アクティブ領域Ａ１は、トランジスタＴが形成されている領域であり、周辺領域Ａ２は、トランジスタＴが形成されていない領域である。
【0018】
［トランジスタの詳細］
図２は、図１のＦ２－Ｆ２の断面指示線で半導体装置１０Ａを切断したトランジスタＴの概略断面構造の一例を示す断面図である。なお、図面の見やすさの観点から一部のハッチング線を省略して示している。また、トランジスタＴの上に配置されている絶縁層１２の図示を省略している。
図２は、図１のＦ２－Ｆ２の断面指示線で半導体装置１０Ａを切断したトランジスタＴの概略断面構造の一例を示す断面図である。なお、図面の見やすさの観点から一部のハッチング線を省略して示している。また、トランジスタＴの上に配置されている絶縁層１２の図示を省略している。
【0019】
図２に示すように、トランジスタＴは、窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）である。トランジスタＴは、半導体基板１１上に形成されたバッファ層１４と、バッファ層１４上に形成された電子走行層１６と、電子走行層１６上に形成された電子供給層１８と、を含む。
【0020】
バッファ層１４は、半導体基板１１と電子走行層１６との間の熱膨張係数の不整合によるウェハ反りやクラックの発生を抑制することができる任意の材料によって構成され得る。また、バッファ層１４は、１つまたは複数の窒化物半導体層を含むことができる。バッファ層１４は、たとえば、窒化物アルミニウム（ＡｌＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム（Ａｌ）組成を有するグレーテッドＡｌＧａＮ層のうち少なくとも１つを含んでもよい。たとえば、バッファ層１４は、ＡｌＮの単膜、ＡｌＧａＮの単膜、ＡｌＧａＮ／ＧａＮ超格子構造を有する膜、ＡｌＮ／ＡｌＧａＮ超格子構造を有する膜、またはＡｌＮ／ＧａＮ超格子構造を有する膜などによって構成されていてもよい。
【0021】
一例において、バッファ層１４は、半導体基板１１上に形成されたＡｌＮ層である第１バッファ層と、ＡｌＮ層（第１バッファ層）上に形成されたＡｌＧａＮ層である第２バッファ層を含むことができる。第１バッファ層はたとえば２００ｎｍの厚さを有するＡｌＮ層であってよく、第２バッファ層はたとえば３００ｎｍの厚さを有するグレーテッドＡｌＧａＮ層であってよい。なお、バッファ層１４におけるリーク電流を抑制するために、バッファ層１４の一部に不純物を導入することによってバッファ層１４の表層領域以外を半絶縁性にしてもよい。この場合、不純物は、たとえば炭素（Ｃ）または鉄（Ｆｅ）である。不純物濃度は、たとえば４×１０１６ｃｍ－３以上とすることができる。
【0022】
電子走行層１６は、窒化物半導体によって構成されている。電子走行層１６は、たとえばＧａＮ層であってよい。電子走行層１６の厚さは、たとえば０．５μｍ以上２μｍ以下とすることができる。なお、電子走行層１６におけるリーク電流を抑制するために、電子走行層１６の一部に不純物を導入することによって電子走行層１６の表層領域以外を半絶縁性にしてもよい。この場合、不純物は、たとえばＣである。不純物の濃度は、たとえば４×１０１６ｃｍ－３以上とすることができる。すなわち、電子走行層１６は、不純物濃度の異なる複数のＧａＮ層、一例ではＣドープＧａＮ層およびノンドープＧａＮ層を含むことができる。この場合、ＣドープＧａＮ層は、バッファ層１４上に形成されている。ＣドープＧａＮ層は、０．５μｍ以上２μｍ以下の厚さを有することができる。ＣドープＧａＮ層中のＣ濃度は、５×１０１７ｃｍ－３以上９×１０１９ｃｍ－３以下とすることができる。ノンドープＧａＮ層は、ＣドープＧａＮ層上に形成されている。ノンドープＧａＮ層は、０．０５μｍ以上０．４μｍ以下の厚さを有することができる。ノンドープＧａＮ層は、電子供給層１８と接している。一例では、電子走行層１６は、厚さ０．４μｍのＣドープＧａＮ層と、厚さ０．４μｍのノンドープＧａＮ層とを含む。ＣドープＧａＮ層中のＣ濃度は約２×１０１９ｃｍ－３である。
【0023】
電子供給層１８は、電子走行層１６よりも大きなバンドギャップを有する。電子供給層１８は、たとえばＡｌＧａＮ層であってよい。窒化物半導体では、Ａｌ組成が高いほどバンドギャップが大きくなる。このため、ＡｌＧａＮ層である電子供給層１８は、ＧａＮ層である電子走行層１６よりも大きなバンドギャップを有する。一例では、電子供給層１８は、ＡｌｘＧａ１－ｘＮによって構成されている。つまり、電子供給層１８は、ＡｌｘＧａ１－ｘＮ層であるといえる。ｘは０＜ｘ＜０．４であり、より好ましくは０．１＜ｘ＜０．３である。電子供給層１８は、たとえば５ｎｍ以上２０ｎｍ以下の厚さを有することができる。
【0024】
電子走行層１６と電子供給層１８とは、バルク領域において異なる格子定数を有する。したがって、電子走行層１６と電子供給層１８とは格子不整合系の接合である。電子走行層１６および電子供給層１８の自発分極と、電子走行層１６のヘテロ接合部が受ける圧縮応力に起因するピエゾ分極とによって、電子走行層１６と電子供給層１８との間のヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層１６と電子供給層１８とのヘテロ接合界面に近い位置（たとえば、界面から数ｎｍ程度の距離）において電子走行層１６内には二次元電子ガス（２ＤＥＧ）２０が広がっている。
【0025】
電子供給層１８は、電子走行層１６よりも大きなバンドギャップを有する。電子供給層１８は、たとえばＡｌＧａＮ層であってよい。窒化物半導体では、Ａｌ組成が高いほどバンドギャップが大きくなる。このため、ＡｌＧａＮ層である電子供給層１８は、ＧａＮ層である電子走行層１６よりも大きなバンドギャップを有する。一例では、電子供給層１８は、ＡｌｘＧａ１－ｘＮによって構成されている。つまり、電子供給層１８は、ＡｌｘＧａ１－ｘＮ層であるといえる。ｘは０＜ｘ＜０．４であり、より好ましくは０．１＜ｘ＜０．３である。電子供給層１８は、たとえば５ｎｍ以上２０ｎｍ以下の厚さを有することができる。
【0026】
トランジスタＴは、電子供給層１８上に形成されたゲート層２２と、ゲート層２２上に形成されたゲート電極２４と、電子供給層１８、ゲート層２２、およびゲート電極２４を覆う絶縁層２６と、をさらに含む。絶縁層２６は、平面視でゲート層２２に対してＸ方向の両側に設けられたソース開口部２６Ａおよびドレイン開口部２６Ｂを有する。Ｘ方向は、ソース開口部２６Ａおよびドレイン開口部２６Ｂの離隔方向ともいえる。
【0027】
ゲート層２２は、電子供給層１８よりも小さなバンドギャップを有するとともに、アクセプタ型不純物を含む窒化物半導体によって構成されている。ゲート層２２は、たとえばＡｌＧａＮ層である電子供給層１８よりも小さなバンドギャップを有する任意の材料によって構成され得る。一例では、ゲート層２２は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）である。アクセプタ型不純物は、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、およびＣのうち少なくとも１つを含むことができる。ゲート層２２中のアクセプタ型不純物の最大濃度は、たとえば１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
【0028】
上記のように、ゲート層２２にアクセプタ型不純物が含まれることによって、電子走行層１６および電子供給層１８のエネルギーレベルが引き上げられる。このため、ゲート層２２の直下の領域において、電子走行層１６と電子供給層１８との間のヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルは、フェルミ準位とほぼ同じか、またはそれよりも大きくなる。したがって、ゲート電極２４に電圧を印加していないゼロバイアス時において、ゲート層２２の直下の領域における電子走行層１６には、２ＤＥＧ２０が形成されない。一方、ゲート層２２の直下の領域以外の領域における電子走行層１６には、２ＤＥＧ２０が形成されている。
【0029】
このように、アクセプタ型不純物がドーピングされたゲート層２２の存在によってゲート層２２の直下の領域で２ＤＥＧ２０が空乏化される。その結果、トランジスタＴのノーマリーオフ動作が実現される。ゲート電極２４に適切なオン電圧が印加されると、ゲート電極２４の直下の領域における電子走行層１６に２ＤＥＧ２０によるチャネルが形成されるため、ソース－ドレイン間が導通する。
【0030】
なお、ゲート層２２の断面形状は特に限定されない。たとえば、ゲート層２２は図１におけるＸＺ平面において、矩形状、台形状、またはリッジ状の断面を有することができる。
【0031】
ゲート電極２４は、１つまたは複数の金属層によって構成されている。ゲート電極２４は、一例では窒化チタン（ＴｉＮ）層である。あるいは、ゲート電極２４は、Ｔｉを含む材料によって形成された第１金属層と、第１金属層上に積層され、ＴｉＮを含む材料によって形成された第２金属層とによって構成されていてもよい。ゲート電極２４は、ゲート層２２とショットキー接合を形成することができる。ゲート電極２４は、平面視でゲート層２２よりも小さい領域に形成され得る。ゲート電極２４は、たとえば、５０ｎｍ以上２００ｎｍ以下の厚さを有することができる。
【0032】
絶縁層２６は、電子供給層１８上に形成されている。絶縁層２６は、電子供給層１８を覆っているともいえる。絶縁層２６は、半導体基板１１上に設けられた絶縁層１２の一部である。換言すると、絶縁層２６は、絶縁層１２におけるアクティブ領域Ａ１に位置する部分である。絶縁層２６は、パッシベーション層であるともいえる。絶縁層２６は、ゲート層２２およびゲート電極２４を覆う部分を有する。
【0033】
ソース開口部２６Ａおよびドレイン開口部２６Ｂの各々は、ゲート層２２から離隔されている。ゲート層２２は、ソース開口部２６Ａとドレイン開口部２６Ｂとの間に位置している。ゲート層２２は、Ｘ方向においてドレイン開口部２６Ｂよりもソース開口部２６Ａ寄りに配置されている。つまり、ゲート層２２とドレイン開口部２６ＢとのＸ方向の間の距離は、ゲート層２２とソース開口部２６ＡとのＸ方向の間の距離よりも長い。
【0034】
トランジスタＴは、ソース開口部２６Ａを介して電子供給層１８に接しているソース電極２８と、ドレイン開口部２６Ｂを介して電子供給層１８に接しているドレイン電極３０とをさらに含む。
【0035】
ソース電極２８およびドレイン電極３０は、１つまたは複数の金属層（たとえば、Ｔｉ、Ａｌ、ＡｌＣｕ、ＴｉＮなど）によって構成されている。ソース電極２８およびドレイン電極３０は、それぞれソース開口部２６Ａおよびドレイン開口部２６Ｂを介して２ＤＥＧ２０とオーミック接触している。
【0036】
トランジスタＴは、絶縁層２６上に形成されたフィールドプレート電極３１をさらに含む。フィールドプレート電極３１は、平面視でゲート層２２とドレイン電極３０との間の領域に少なくとも部分的に延在している。フィールドプレート電極３１は、ドレイン電極３０から離隔されている。したがって、フィールドプレート電極３１は、たとえば、平面視でドレイン電極３０（ドレイン開口部２６Ｂ）とゲート層２２との間に位置する端部３１Ａを含む。
【0037】
フィールドプレート電極３１は、ソース電極２８に電気的に接続されている。その一例として、図２の例においては、フィールドプレート電極３１は、ソース電極２８と連続している。この場合、フィールドプレート電極３１は、ソース電極２８と一体的に形成されている。一体的に形成された電極のうち、ソース電極２８は、少なくとも絶縁層２６のソース開口部２６Ａに埋設された部分を含んでいてよく、フィールドプレート電極３１は、残りの部分を含んでいてよい。フィールドプレート電極３１は、ゲート電極２４にゲート電圧が印加されていないゼロバイアス時に、ゲート電極２４の端部近傍の電界集中を緩和する役割を果たす。
【0038】
ここで、図３は、図１のＦ３部分を詳細に示した拡大図であり、図４は、図３のＦ４部分の拡大図である。図４では、ソース電極２８におけるソース開口部２６Ａに埋設された部分、ドレイン電極３０におけるドレイン開口部２６Ｂに埋設された部分、およびゲート電極２４が透過して視えるように図示している。
【0039】
図４に示すように、ソース電極２８、ドレイン電極３０、およびゲート電極２４の各々は、平面視においてＹ方向に沿って延びている。より詳細には、図２に示すＨＥＭＴの断面構造がＹ方向に連続して形成されている。そして、上記のＨＥＭＴの構造がＸ方向およびＹ方向の各々に複数形成されている。なお、図４では図示されていないが、ゲート電極２４の両端部は、アクティブ領域Ａ１から突出して周辺領域Ａ２に位置している。また、図５および図６に示すように、周辺領域Ａ２には、電子供給層１８が形成されてなく、電子走行層１６の上に接して絶縁層１２が形成されている。図５および図６では、半導体基板１１、バッファ層１４、および電子走行層１６を１つの層にまとめて示している。
【0040】
また、本実施形態では、平面視において、ソース電極２８、ドレイン電極３０、およびゲート電極２４が延びる方向であるＹ方向が第１方向であり、Ｙ方向に直交するＸ方向が第２方向である。以下では、Ｙ方向を第１方向と記載し、Ｘ方向を第２方向と記載する場合がある。
【0041】
［ソースパッド、ドレインパッド、ゲートパッド、およびそれらの周辺構造］
図１に示すように、半導体装置１０Ａは、それぞれ絶縁層１２の表面１２Ａに形成された、ソースパッド４１、ドレインパッド４２、およびゲートパッド４３を含む。ソースパッド４１、ドレインパッド４２、およびゲートパッド４３は、たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、ＡｌＣｕ合金、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）のうち少なくとも１つを含む任意の導体材料によって構成することができる。
図１に示すように、半導体装置１０Ａは、それぞれ絶縁層１２の表面１２Ａに形成された、ソースパッド４１、ドレインパッド４２、およびゲートパッド４３を含む。ソースパッド４１、ドレインパッド４２、およびゲートパッド４３は、たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、ＡｌＣｕ合金、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）のうち少なくとも１つを含む任意の導体材料によって構成することができる。
【0042】
ソースパッド４１は、トランジスタＴのソース電極２８に電気的に接続されている電極パッドである。ソースパッド４１は、絶縁層１２の表面１２Ａ上において、アクティブ領域Ａ１の＋Ｘ方向側にアクティブ領域Ａ１と並んで位置するように周辺領域Ａ２に配置されている。ソースパッド４１は、平面視において、Ｙ方向に延びる矩形状である。Ｙ方向におけるソースパッド４１の形成範囲は、Ｙ方向におけるアクティブ領域Ａ１の形成範囲とほぼ等しい。
【0043】
ドレインパッド４２は、トランジスタＴのドレイン電極３０に電気的に接続されている電極パッドである。ドレインパッド４２は、絶縁層１２の表面１２Ａ上において、アクティブ領域Ａ１の－Ｘ方向側にアクティブ領域Ａ１と並んで位置するように周辺領域Ａ２に配置されている。ドレインパッド４２は、平面視において、Ｙ方向に延びる矩形状である。Ｙ方向におけるドレインパッド４２の形成範囲は、Ｙ方向におけるアクティブ領域Ａ１の形成範囲とほぼ等しい。ソースパッド４１およびドレインパッド４２は、アクティブ領域Ａ１を間に挟んで、Ｘ方向に離隔して配置されている。
【0044】
ゲートパッド４３は、トランジスタＴのゲート電極２４に電気的に接続されている電極パッドである。ゲートパッド４３は、第１ゲートパッド４３Ａおよび第２ゲートパッド４３Ｂを含む。
【0045】
第１ゲートパッド４３Ａは、絶縁層１２の表面１２Ａ上において、アクティブ領域Ａ１よりも＋Ｙ方向側にアクティブ領域Ａ１と並んで位置するように周辺領域Ａ２に配置されている。また、第１ゲートパッド４３Ａは、ソースパッド４１よりもドレインパッド４２に近い位置に配置されている。図１に示す一例では、第１ゲートパッド４３Ａは、ドレインパッド４２の＋Ｙ方向側に位置するように配置されている。なお、第１ゲートパッド４３Ａは、ドレインパッド４２と離隔している。
【0046】
第２ゲートパッド４３Ｂは、絶縁層１２の表面１２Ａ上において、アクティブ領域Ａ１よりも－Ｙ方向側にアクティブ領域Ａ１と並んで位置するように周辺領域Ａ２に配置されている。また、第２ゲートパッド４３Ｂは、ソースパッド４１よりもドレインパッド４２に近い位置に配置されている。図１に示す一例では、第２ゲートパッド４３Ｂは、ドレインパッド４２の－Ｙ方向側に位置するように配置されている。なお、第２ゲートパッド４３Ｂは、ドレインパッド４２と離隔している。また、第１ゲートパッド４３Ａおよび第２ゲートパッド４３Ｂは、ドレインパッド４２を間に挟んで、Ｙ方向に離隔して配置されている。
【0047】
第１ゲートパッド４３Ａおよび第２ゲートパッド４３Ｂは、平面視において、Ｘ方向に延びる矩形状である。第１ゲートパッド４３Ａおよび第２ゲートパッド４３Ｂは、ドレインパッド４２よりも－Ｘ方向に突出している。第１ゲートパッド４３Ａおよび第２ゲートパッド４３Ｂは、ドレインパッド４２よりも＋Ｘ方向に突出している。
【0048】
図１及び図３に示すように、半導体装置１０Ａは、ソースパッド４１から延出する複数のソース配線４４、ドレインパッド４２から延出する複数のドレイン配線４５、およびゲートパッド４３から延出するゲート配線４６を含む。図１においては、ソース配線４４およびドレイン配線４５の図示を省略している。
【0049】
ソース配線４４の各々は、ソースパッド４１のアクティブ領域Ａ１側の縁（－Ｘ方向側の縁）からドレインパッド４２に向けてＸ方向に延びている。ソース配線４４の各々は、周辺領域Ａ２およびアクティブ領域Ａ１に跨って設けられるとともに、ソース配線４４の各々の先端は、アクティブ領域Ａ１に位置している。複数のソース配線４４は、Ｙ方向に等間隔に離間して配置されている。なお、ソース配線４４の各々は、ソースパッド４１と一体に形成されている。
【0050】
ドレイン配線４５の各々は、ドレインパッド４２のアクティブ領域Ａ１側の縁（＋Ｘ方向側の縁）からソースパッド４１に向けてＸ方向に延びている。ドレイン配線４５の各々は、周辺領域Ａ２およびアクティブ領域Ａ１に跨って設けられるとともに、ドレイン配線４５の各々の先端は、アクティブ領域Ａ１に位置している。複数のドレイン配線４５は、Ｙ方向に等間隔に離間して配置されている。また、アクティブ領域Ａ１において、複数のソース配線４４と、複数のドレイン配線４５とは、Ｙ方向に沿って交互に配置されている。複数のソース配線４４と、複数のドレイン配線４５とは、Ｙ方向に離間して配置されている。なお、ドレイン配線４５の各々は、ドレインパッド４２と一体に形成されている。
【0051】
図１に示すように、ゲート配線４６は、第１ゲート配線４６Ａおよび第２ゲート配線４６Ｂを含む。第１ゲート配線４６Ａおよび第２ゲート配線４６Ｂは、第１ゲートパッド４３Ａと第２ゲートパッド４３Ｂとを接続する。また、第１ゲート配線４６Ａおよび第２ゲート配線４６Ｂは、全体として、アクティブ領域Ａ１、ソースパッド４１、およびドレインパッド４２を囲む枠状に配置されている。
【0052】
第１ゲート配線４６Ａは、絶縁層１２の表面１２Ａ上において、ドレインパッド４２の－Ｘ方向側に位置するように周辺領域Ａ２に配置されている。第１ゲート配線４６Ａは、第１ゲートパッド４３Ａにおけるドレインパッド４２よりも－Ｘ方向に突出している部分から、第２ゲートパッド４３Ｂにおけるドレインパッド４２よりも－Ｘ方向に突出している部分に向かってＹ方向に延びている。
【0053】
第２ゲート配線４６Ｂは、絶縁層１２の表面１２Ａ上において、アクティブ領域Ａ１およびソースパッド４１を囲むＵ字状に延びている。そして、第２ゲート配線４６Ｂの一方の端部が第１ゲートパッド４３Ａに接続されるとともに、他方の端部が第２ゲートパッド４３Ｂに接続されている。なお、ゲート配線４６は、ゲートパッド４３と一体に形成されている。
【0054】
ここで、図５は、図４のＦ５－Ｆ５の断面指示線で半導体装置１０Ａを切断した概略断面構造の一例を示す断面図である。図６は、図４のＦ６－Ｆ６の断面指示線で半導体装置１０Ａを切断した概略断面構造の一例を示す断面図である。図４および図５では、トランジスタＴの断面構造は、図２の断面構造と比較して簡略化して示している。
【0055】
図４および図５に示すように、ソース配線４４は、Ｚ方向においてソース電極２８と重なる部分４４Ａを有している。ソース配線４４とソース電極２８とが重なる部分４４Ａにおいて、ソース配線４４とソース電極２８との間に位置する絶縁層１２には、絶縁層１２を貫通して設けられ、ソース配線４４とソース電極２８とを電気的に接続するビアＶｓが形成されている。
【0056】
図４および図６に示すように、ドレイン配線４５は、Ｚ方向においてドレイン電極３０と重なる部分４５Ａを有している。ドレイン配線４５とドレイン電極３０とが重なる部分４５Ａにおいて、ドレイン配線４５とドレイン電極３０との間に位置する絶縁層１２には、絶縁層１２を貫通して設けられ、ドレイン配線４５とドレイン電極３０とを電気的に接続するビアＶｄが形成されている。
【0057】
図４～６に示すように、アクティブ領域Ａ１の外周部分には、アクティブ領域Ａ１の中央部分を囲む四角枠状の第１外周ガードリング５１および第２外周ガードリング５２が設けられている。
【0058】
第１外周ガードリング５１の一例は、電子供給層１８上に接して設けられた半導体層５１Ａと、半導体層５１Ａ上に接して設けられた第１導電層５１Ｂと、第１導電層５１Ｂ上において、絶縁層１２内に埋め込まれた第２導電層５１Ｃとを含む。半導体層５１Ａは、たとえば、ゲート層２２と同じ材料により構成されている。第１導電層５１Ｂは、たとえば、ゲート電極２４と同じ材料により構成されている。第２導電層５１Ｃは、たとえば、ソース電極２８およびドレイン電極３０の一方または両方と同じ材料により構成されている。
【0059】
第２外周ガードリング５２は、第１外周ガードリング５１よりもアクティブ領域Ａ１の外周側において、第１外周ガードリング５１を囲むように設けられている。第２外周ガードリング５２の一例は、電子供給層１８上に接して設けられた導電層である。第２外周ガードリング５２は、たとえば、ソース電極２８およびドレイン電極３０の一方または両方と同じ材料により構成されている。
【0060】
図７は、図１のＦ７－Ｆ７の断面指示線で半導体装置１０Ａを切断した概略断面構造の一例を示す断面図である。図７では、絶縁層１２の構造を簡略化して示している。図７に示すように、絶縁層１２の表面１２Ａ上には、保護膜４８が設けられている。保護膜４８は、半導体装置１０Ａにおける各パッドが形成されている側の表面（上面）を覆うように形成されている。また、保護膜４８は、ソースパッド４１、ドレインパッド４２、ゲートパッド４３、および後述する特定パッド４７について、各パッドの一部または全体を露出させる部分を有している。
【0061】
図７に示す一例では、保護膜４８は、特定パッド４７とソースパッド４１との間に位置する第２ゲート配線４６Ｂおよび絶縁層１２の表面１２Ａを覆っている。また、保護膜４８は、特定パッド４７の上面を部分的に覆う部分、およびソースパッド４１の上面を部分的に覆う部分を有していてもよい。保護膜４８は、たとえば、ポリイミドなどの絶縁材料によって構成することができる。なお、図７以外の図においては、保護膜４８の図示を省略している。
【0062】
［特定パッドおよびキャパシタ］
図１および図７に示すように、半導体装置１０Ａは、絶縁層１２の表面１２Ａに形成された特定パッド４７と、キャパシタ６０とを含む。特定パッド４７およびキャパシタ６０は、周辺領域Ａ２に設けられている。
図１および図７に示すように、半導体装置１０Ａは、絶縁層１２の表面１２Ａに形成された特定パッド４７と、キャパシタ６０とを含む。特定パッド４７およびキャパシタ６０は、周辺領域Ａ２に設けられている。
【0063】
図１に示す一例では、特定パッド４７は、絶縁層１２の表面１２Ａ上において、周辺領域Ａ２における、ゲートパッド４３よりもソースパッド４１に近い位置に配置されている。また、特定パッド４７は、絶縁層１２の表面１２Ａ上において、第２ゲート配線４６Ｂを間に挟んで、ソースパッド４１の＋Ｙ方向側にソースパッド４１と並んで位置するように配置されている。
【0064】
特定パッド４７の一例は、平面視において、正方形状である。また、特定パッド４７は、平面視において、正方形状以外の形状、たとえば、矩形状、円形状、楕円形状であってもよい。特定パッド４７のＸ方向の幅の一例は、ソースパッド４１のＸ方向よりも狭い。特定パッド４７のＸ方向の幅は、ソースパッド４１のＸ方向の幅よりも広くてもよいし、ソースパッド４１のＸ方向の幅とほぼ等しくてもよい。
【0065】
キャパシタ６０は、ソース電極２８に電気的に接続されたソース側電極６１と、特定パッド４７に電気的に接続され、ソース側電極６１に対向して配置された特定電極６２とを含む。ソース側電極６１は、ソース電極２８に電気的に接続されているソースパッド４１によって構成されている。キャパシタ６０のソース側電極６１の電位は、ソース電位である。
【0066】
図７に示すように、特定電極６２は、絶縁層１２の裏面１２Ｂに形成されている第３導電層Ｌ１である。なお、絶縁層１２は、表面１２Ａと、表面１２Ａの反対側に位置する裏面１２Ｂとを含む。絶縁層１２の表面１２Ａは、絶縁層１２における＋Ｚ方向側を向く面（上面）であり、半導体基板１１と反対側に位置する面である。絶縁層１２の裏面１２Ｂは、絶縁層１２における－Ｚ方向側、即ち、半導体基板１１側を向く面（下面）である。
【0067】
第３導電層Ｌ１は、たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、ＡｌＣｕ合金、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）のうち少なくとも１つを含む任意の導体材料によって構成することができる。第３導電層Ｌ１の一例は、ゲート電極２４と同じ材料、たとえば、窒化チタン（ＴｉＮ）により構成されている。この場合、第３導電層Ｌ１は、ゲート電極２４と同時にパターニングすることにより形成できる。また、第３導電層Ｌ１の別の一例は、ソース電極２８およびドレイン電極３０の一方または両方と同じ材料、たとえば、ＡｌＣｕ合金により構成されている。この場合、第３導電層Ｌ１は、ソース電極２８およびドレイン電極３０の一方または両方と同時にパターニングすることにより形成できる。
【0068】
【0069】
図１に示す一例では、対向部６２Ａは、平面視において、ソースパッド４１に沿ってＹ方向に延びる矩形状である。対向部６２ＡのＸ方向の幅は、ソースパッド４１のＸ方向の幅よりも狭い。対向部６２ＡのＸ方向の幅は、ソースパッド４１のＸ方向の幅よりも広くてもよい。この場合、対向部６２Ａは、平面視において、ソースパッド４１よりもＸ方向の一方または両方に突出する。また、平面視において、対向部６２Ａの先端（特定パッド４７と反対側の端部）の位置は、ソースパッド４１よりもＹ方向に突出した位置であってもよいし、ソースパッド４１に重なる位置であってもよい。また、対向部６２Ａの平面視の形状は、矩形状でなくてもよい。
【0070】
接続部６２Ｂは、対向部６２Ａから＋Ｙ方向に延出するとともに、その一部が特定パッド４７の下方に位置している。対向部６２Ａおよび接続部６２Ｂを含む特定電極６２は、ソースパッド４１と特定パッド４７との双方に跨るように設けられている。接続部６２Ｂは、Ｚ方向において特定パッド４７と重なる部分を有している。接続部６２Ｂと特定パッド４７とが重なる部分において、接続部６２Ｂと特定パッド４７との間に位置する絶縁層１２には、絶縁層１２を貫通して設けられ、接続部６２Ｂと特定パッド４７とを電気的に接続するビアＶ１が形成されている。
【0071】
キャパシタ６０の特定電極６２の電位は、特定パッド４７の電位に等しく、特定パッド４７に印加される電圧に応じて変化する。また、詳細は後述するが、特定パッド４７は、必要に応じて、ゲートパッド４３に電気的に接続される。この場合、特定電極６２は、特定パッド４７およびゲートパッド４３を介してゲート電極２４に電気的に接続される。そのため、この場合の特定電極６２の電位は、ゲート電位である。
【0072】
ソース側電極６１は、ソースパッド４１における、特定電極６２の対向部６２Ａに対向している被対向部４１Ａを含む。被対向部４１Ａは、ソースパッド４１の一部分であってもよいし、ソースパッド４１の全体であってもよい。ソースパッド４１の全体を被対向部４１Ａとする場合、特定電極６２の対向部６２Ａを、平面視でソースパッド４１と同じまたはそれ以上の大きさに形成するとともに、ソースパッド４１の全体に対向する位置に配置する。また、ソースパッド４１は、上で述べたとおり、絶縁層１２に形成されたビアＶｓを通じてソース電極２８に電気的に接続されている。
【0073】
キャパシタ６０は、第３導電層Ｌ１により形成されている特定電極６２の対向部６２Ａ、ソースパッド４１であるソース側電極６１、および対向部６２Ａとソースパッド４１との間に介在する絶縁層１２とを含む。そして、キャパシタ６０は、対向部６２Ａとソースパッド４１との間に容量を形成する。以下では、キャパシタ６０の容量を、特定容量Ｃｓｐと記載する。
【0074】
特定容量Ｃｓｐは、下記式（１）を用いて算出できる。
Ｃｓｐ＝ε×（Ｓ／ｄ）…（１）
式（１）において、Ｓは、ソース側電極６１と特定電極６２との対向面積である。ｄは、ソース側電極６１と特定電極６２の間の電極間距離である。εは、ソース側電極６１と特定電極６２の間に介在する絶縁層１２の比誘電率である。したがって、特定容量Ｃｓｐは、対向面積Ｓ、電極間距離ｄ、および絶縁層１２の比誘電率εのうちの１つ以上を変更することにより変化させることができる。なお、絶縁層１２の比誘電率εは、絶縁層１２の種類を変更することにより変化させることができる。
Ｃｓｐ＝ε×（Ｓ／ｄ）…（１）
式（１）において、Ｓは、ソース側電極６１と特定電極６２との対向面積である。ｄは、ソース側電極６１と特定電極６２の間の電極間距離である。εは、ソース側電極６１と特定電極６２の間に介在する絶縁層１２の比誘電率である。したがって、特定容量Ｃｓｐは、対向面積Ｓ、電極間距離ｄ、および絶縁層１２の比誘電率εのうちの１つ以上を変更することにより変化させることができる。なお、絶縁層１２の比誘電率εは、絶縁層１２の種類を変更することにより変化させることができる。
【0075】
対向面積Ｓは、たとえば、０．０２ｍｍ２以上０．４ｍｍ２以下である。上記対向面積Ｓは、平面視において、ソースパッド４１における特定電極６２の対向部６２Ａに対向している被対向部４１Ａの面積である。電極間距離ｄは、たとえば、５０ｎｍ以上３０００ｎｍ以下である。本実施形態において、電極間距離ｄは、周辺領域Ａ２における絶縁層１２の厚さに等しい。
【0076】
【0077】
半導体モジュール１００は、ダイパッド１０１と、ダイパッド１０１に実装された半導体装置１０Ａと、半導体装置１０Ａを封止する封止樹脂１０２と、を備える。
ダイパッド１０１は、矩形板状に形成されている。ダイパッド１０１は、たとえば、銅（Ｃｕ）または銅を含む合金により形成されている。封止樹脂１０２は、たとえば、エポキシ樹脂、アクリル樹脂、フェノール樹脂などの絶縁性の樹脂材料によって形成されている。
ダイパッド１０１は、矩形板状に形成されている。ダイパッド１０１は、たとえば、銅（Ｃｕ）または銅を含む合金により形成されている。封止樹脂１０２は、たとえば、エポキシ樹脂、アクリル樹脂、フェノール樹脂などの絶縁性の樹脂材料によって形成されている。
【0078】
半導体モジュール１００は、封止樹脂１０２から部分的に露出するソースリード１０３、ドレインリード１０４、およびゲートリード１０５を含む。ソースリード１０３は、ダイパッド１０１に一体に形成されている。
【0079】
また、半導体モジュール１００は、ソースワイヤ１０６、ドレインワイヤ１０７、およびゲートワイヤ１０８を含む。ソースワイヤ１０６は、ダイパッド１０１とソースパッド４１とを接続する。ドレインワイヤ１０７は、ドレインリード１０４とドレインパッド４２とを接続する。ゲートワイヤ１０８は、ゲートリード１０５とゲートパッド４３（第１ゲートパッド４３Ａ）とを接続する。ソースワイヤ１０６、ドレインワイヤ１０７、およびゲートワイヤ１０８の各々は、封止樹脂１０２により封止されている。
【0080】
また、半導体モジュール１００は、さらに、特定パッド４７とゲートパッド４３（第１ゲートパッド４３Ａ）とを接続する特定ワイヤ１０９を備える。特定ワイヤ１０９は、封止樹脂１０２により封止されている。なお、特定ワイヤ１０９は、任意構成であり、必要に応じて省略できる。
【0081】
ソースワイヤ１０６、ドレインワイヤ１０７、ゲートワイヤ１０８、および特定ワイヤ１０９の各ワイヤは、ワイヤボンディング装置によって形成されるボンディングワイヤであり、たとえば金（Ａｕ），Ａｌ，Ｃｕ等の導体によって形成されている。本実施形態では、各ワイヤは、互いに同一の材料（たとえばＣｕ）によって形成されている。なお、各ワイヤのうち少なくとも１本のワイヤが他のワイヤと異なる材料によって形成されていてもよい。
【0082】
［作用］
次に、第１実施形態の半導体装置１０Ａの作用を説明する。
半導体装置１０Ａは、ソース側電極６１と、絶縁層１２を挟んでソース側電極６１に対向する特定電極６２とを含むキャパシタ６０を備えている。キャパシタ６０のソース側電極６１は、ソース電極２８に電気的に接続されているソースパッド４１である。キャパシタ６０の特定電極６２は、特定パッド４７に電気的に接続されている。上記構成のキャパシタ６０を備える半導体装置１０Ａは、特定パッド４７とゲートパッド４３とが電気的に非接続である第１適用形態と、特定パッド４７とゲートパッド４３とが電気的に接続されている第２適用形態とを有する。
次に、第１実施形態の半導体装置１０Ａの作用を説明する。
半導体装置１０Ａは、ソース側電極６１と、絶縁層１２を挟んでソース側電極６１に対向する特定電極６２とを含むキャパシタ６０を備えている。キャパシタ６０のソース側電極６１は、ソース電極２８に電気的に接続されているソースパッド４１である。キャパシタ６０の特定電極６２は、特定パッド４７に電気的に接続されている。上記構成のキャパシタ６０を備える半導体装置１０Ａは、特定パッド４７とゲートパッド４３とが電気的に非接続である第１適用形態と、特定パッド４７とゲートパッド４３とが電気的に接続されている第２適用形態とを有する。
【0083】
第１適用形態では、特定パッド４７とゲートパッド４３とが電気的に非接続である。より詳細には、特定パッド４７は、無電位（フローティング状態）になるように、他の電極パッドに対して電気的に非接続である。これにより、キャパシタ６０のソース側電極６１の電位はソース電位となり、キャパシタ６０の特定電極６２の電位は無電位となる。この場合、キャパシタ６０の特定容量Ｃｓｐは、半導体装置１０Ａのゲート－ソース間寄生容量Ｃｇｓに影響を与えることはない。したがって、ゲート－ソース間寄生容量Ｃｇｓは、キャパシタ６０が関与しない容量、即ち、半導体装置１０Ａの構造に基づく本来の容量（以下、基本容量と記載する。）になる。
【0084】
第２適用形態では、特定パッド４７とゲートパッド４３とが特定ワイヤ１０９により電気的に接続されている。これにより、キャパシタ６０のソース側電極６１の電位はソース電位となり、キャパシタ６０の特定電極６２の電位はゲート電位となる。この場合、キャパシタ６０の特定容量Ｃｓｐは、ゲート電極２４とソース電極２８との間に発生する容量になる。つまり、キャパシタ６０の特定容量Ｃｓｐが、半導体装置１０Ａのゲート－ソース間寄生容量Ｃｇｓに追加される。これにより、ゲート－ソース間寄生容量Ｃｇｓは、キャパシタ６０の特定容量Ｃｓｐの分だけ、基本容量よりも大きくなる。つまり、第２適用形態では、ゲート－ソース間寄生容量Ｃｇｓが第１適用形態よりも大きくなる。
【0085】
このように、半導体装置１０Ａは、ゲート－ソース間寄生容量Ｃｇｓが異なる２つの適用形態を取り得る。したがって、本実施形態の構成によれば、半導体装置１０Ａの設計を変えることなく、必要に応じて、特定パッド４７とゲートパッド４３とを接続するか否かを選択することにより、半導体装置１０Ａのゲート－ソース間寄生容量を変化させることができる。
【0086】
ゲート－ソース間寄生容量Ｃｇｓが相対的に大きい第２適用形態は、たとえば、セルフターンオンの発生しやすい部分に選択的に用いることができる。一方、ゲート－ソース間寄生容量Ｃｇｓが相対的に小さい第１適用形態は、たとえば、セルフターンオンが発生し難く、電源効率の向上が優先される部分に選択的に用いることができる。
【0087】
一例として、非絶縁型同期整流コンバータ回路におけるハイサイドスイッチとローサイドスイッチに半導体装置１０Ａを適用することを考える。非絶縁型同期整流コンバータ回路の場合、ハイサイドスイッチよりもローサイドスイッチの方が、セルフターンオンが発生しやすい。そのため、ローサイドスイッチとして、ゲート－ソース間寄生容量Ｃｇｓが相対的に大きい第２適用形態の半導体装置１０Ａを採用する。そして、ハイサイドスイッチとして、ゲート－ソース間寄生容量Ｃｇｓが相対的に小さい第１適用形態の半導体装置１０Ａを採用する。
【0088】
これにより、ローサイドスイッチにおいては、ゲート－ソース間寄生容量Ｃｇｓが通常容量よりも大きくなっていることにより、セルフターンオンの発生を抑制できる。一方、ハイサイドスイッチにおいては、ゲート－ソース間寄生容量Ｃｇｓは通常容量であるため、半導体装置１０Ａの本来の電源効率による性能を発揮できる。このように、ローサイドスイッチおよびハイサイドスイッチに適用される半導体装置１０Ａのゲート－ソース間寄生容量Ｃｇｓを異ならせること、およびローサイドスイッチとハイサイドスイッチに適用される半導体装置１０Ａの共通化を図ることを両立できる。
【0089】
［効果］
第１実施形態の半導体装置１０Ａによれば、以下の効果が得られる。
（１－１）
半導体装置１０Ａは、半導体基板１１と、半導体基板１１上に形成され、ソース電極２８、ドレイン電極３０、およびゲート電極２４を含むトランジスタＴと、半導体基板１１上に設けられた絶縁層１２と、絶縁層１２の表面１２Ａに形成され、ソース電極２８に電気的に接続されたソースパッド４１と、絶縁層１２の表面１２Ａに形成され、ドレイン電極３０に電気的に接続されたドレインパッド４２と、絶縁層１２の表面１２Ａに形成され、ゲート電極２４に接続されたゲートパッド４３と、絶縁層１２の表面１２Ａに形成された特定パッド４７と、キャパシタ６０とを備える。キャパシタ６０は、ソース電極２８に電気的に接続されたソース側電極６１、および特定パッド４７に電気的に接続され、ソース側電極６１に対向して配置された特定電極６２を含む。
第１実施形態の半導体装置１０Ａによれば、以下の効果が得られる。
（１－１）
半導体装置１０Ａは、半導体基板１１と、半導体基板１１上に形成され、ソース電極２８、ドレイン電極３０、およびゲート電極２４を含むトランジスタＴと、半導体基板１１上に設けられた絶縁層１２と、絶縁層１２の表面１２Ａに形成され、ソース電極２８に電気的に接続されたソースパッド４１と、絶縁層１２の表面１２Ａに形成され、ドレイン電極３０に電気的に接続されたドレインパッド４２と、絶縁層１２の表面１２Ａに形成され、ゲート電極２４に接続されたゲートパッド４３と、絶縁層１２の表面１２Ａに形成された特定パッド４７と、キャパシタ６０とを備える。キャパシタ６０は、ソース電極２８に電気的に接続されたソース側電極６１、および特定パッド４７に電気的に接続され、ソース側電極６１に対向して配置された特定電極６２を含む。
【0090】
この構成の半導体装置１０Ａは、当該装置を備える半導体モジュール１００を製造する際に、特定パッド４７とゲートパッド４３とを接続するか否かを選択することができる。特定パッド４７とゲートパッド４３とを非接続とした場合、半導体装置１０Ａのゲート－ソース間寄生容量Ｃｇｓは、基本容量になる。一方、特定パッド４７とゲートパッド４３とを接続した場合、ゲート－ソース間寄生容量Ｃｇｓは、キャパシタ６０の容量（特定容量Ｃｓｐ）の分だけ、基本容量よりも大きくなる。このように、半導体装置１０Ａの設計を変えることなく、使用者が上記の選択を必要に応じて行うことによって、ゲート－ソース間寄生容量を変化させることができる。
【0091】
そして、この構成の場合、ゲート－ソース間寄生容量Ｃｇｓが大きいことが望まれる半導体装置、およびゲート－ソース間寄生容量Ｃｇｓが小さいことが望まれる半導体装置の両方に適用できる。そのため、この構成は、ゲート－ソース間寄生容量Ｃｇｓが異なる半導体装置の共通化を図る場合に有用である。
【0092】
（１－２）
特定電極６２は、絶縁層１２の一部を挟んでソースパッド４１に対向して配置された対向部６２Ａを含む。ソース側電極６１は、ソースパッド４１によって構成されており、ソースパッド４１における対向部６２Ａに対向する被対向部４１Ａを含む。
特定電極６２は、絶縁層１２の一部を挟んでソースパッド４１に対向して配置された対向部６２Ａを含む。ソース側電極６１は、ソースパッド４１によって構成されており、ソースパッド４１における対向部６２Ａに対向する被対向部４１Ａを含む。
【0093】
この構成によれば、ソースパッド４１と半導体基板１１との間にキャパシタ６０を配置できる。そのため、キャパシタ６０を設けることに起因する半導体装置１０Ａの大型化を抑制できる。また、この構成によれば、特定電極６２の対向部６２Ａの形成範囲を調整することによって、キャパシタ６０の特定容量Ｃｓｐを容易に調整できる。また、この構成によれば、半導体装置１０Ａにおけるソースパッド４１と半導体基板１１との間以外の部分にキャパシタ６０を設ける構成（後述する図１２に関する記載を参照。）と比較して、ソース側電極６１と特定電極６２との対向面積Ｓを大きく取ることが容易である。
【0094】
（１－３）
特定電極６２は、対向部６２Ａと特定パッド４７とを電気的に接続するための接続部６２Ｂを備える。特定電極６２は、平面視において、ソースパッド４１と特定パッド４７との双方に跨るように設けられている。この構成によれば、ソースパッド４１と半導体基板１１との間に配置されているキャパシタ６０の特定電極６２を特定パッド４７に容易に接続できる。
特定電極６２は、対向部６２Ａと特定パッド４７とを電気的に接続するための接続部６２Ｂを備える。特定電極６２は、平面視において、ソースパッド４１と特定パッド４７との双方に跨るように設けられている。この構成によれば、ソースパッド４１と半導体基板１１との間に配置されているキャパシタ６０の特定電極６２を特定パッド４７に容易に接続できる。
【0095】
（１－４）
半導体装置１０Ａは、接続部６２Ｂと特定パッド４７との間の絶縁層１２を貫通して設けられ、接続部６２Ｂと特定パッド４７とを電気的に接続するビアＶ１を備える。この構成によれば、ソースパッド４１と半導体基板１１との間に配置されているキャパシタ６０の特定電極６２と特定パッド４７とを簡易な構造で接続できる。
半導体装置１０Ａは、接続部６２Ｂと特定パッド４７との間の絶縁層１２を貫通して設けられ、接続部６２Ｂと特定パッド４７とを電気的に接続するビアＶ１を備える。この構成によれば、ソースパッド４１と半導体基板１１との間に配置されているキャパシタ６０の特定電極６２と特定パッド４７とを簡易な構造で接続できる。
【0096】
（１－５）
対向部６２Ａは、絶縁層１２の裏面１２Ｂに形成されている。この構成によれば、ソースパッド４１と半導体基板１１との間に位置する絶縁層１２における厚さ方向の全体をキャパシタ６０に利用できるため、キャパシタ６０の特定容量Ｃｓｐをより大きくできる。
対向部６２Ａは、絶縁層１２の裏面１２Ｂに形成されている。この構成によれば、ソースパッド４１と半導体基板１１との間に位置する絶縁層１２における厚さ方向の全体をキャパシタ６０に利用できるため、キャパシタ６０の特定容量Ｃｓｐをより大きくできる。
【0097】
（１－６）
絶縁層１２の表面１２Ａ上において、特定パッド４７は、ゲートパッド４３よりもソースパッド４１に近い位置に配置されている。この構成によれば、ソースパッド４１に近い位置に特定パッド４７が配置されているため、ソースパッド４１と半導体基板１１との間に配置されているキャパシタ６０の特定電極６２と特定パッド４７との接続が取りやすい。また、特定電極６２の接続部６２Ｂの形状が大型化すること、および複雑化することを抑制できる。
絶縁層１２の表面１２Ａ上において、特定パッド４７は、ゲートパッド４３よりもソースパッド４１に近い位置に配置されている。この構成によれば、ソースパッド４１に近い位置に特定パッド４７が配置されているため、ソースパッド４１と半導体基板１１との間に配置されているキャパシタ６０の特定電極６２と特定パッド４７との接続が取りやすい。また、特定電極６２の接続部６２Ｂの形状が大型化すること、および複雑化することを抑制できる。
【0098】
（１－７）
絶縁層１２の表面１２Ａ上において、ゲートパッド４３は、ソースパッド４１よりもドレインパッド４２に近い位置に配置されている。この構成によれば、ソースパッド４１から離れた位置にゲートパッド４３が配置されるため、周辺領域Ａ２におけるソースパッド４１の近傍に特定パッド４７を配置できるスペースが生じる。そのため、ソースパッド４１に近い位置に特定パッド４７を配置することが容易である。
絶縁層１２の表面１２Ａ上において、ゲートパッド４３は、ソースパッド４１よりもドレインパッド４２に近い位置に配置されている。この構成によれば、ソースパッド４１から離れた位置にゲートパッド４３が配置されるため、周辺領域Ａ２におけるソースパッド４１の近傍に特定パッド４７を配置できるスペースが生じる。そのため、ソースパッド４１に近い位置に特定パッド４７を配置することが容易である。
【0099】
（１－８）
トランジスタＴは、窒化物半導体によって構成された電子走行層１６と、電子走行層１６上に形成され、電子走行層１６よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層１８と、電子供給層１８上の一部に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層２２と、ゲート層２２上に形成されたゲート電極２４と、電子供給層１８に接しているソース電極２８およびドレイン電極３０と、を備える。ゲート層２２は、電子供給層１８上において、ソース電極２８とドレイン電極３０との間に位置している。
トランジスタＴは、窒化物半導体によって構成された電子走行層１６と、電子走行層１６上に形成され、電子走行層１６よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層１８と、電子供給層１８上の一部に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層２２と、ゲート層２２上に形成されたゲート電極２４と、電子供給層１８に接しているソース電極２８およびドレイン電極３０と、を備える。ゲート層２２は、電子供給層１８上において、ソース電極２８とドレイン電極３０との間に位置している。
【0100】
この構成のトランジスタＴ（ＨＥＭＴ）は、他のトランジスタと比較して電子の移動速度が速いため、高速スイッチング素子として適用した場合に、セルフターンオンが発生しやすい。そのため、トランジスタＴがＨＥＭＴである半導体装置１０Ａは、キャパシタ６０によってゲート－ソース間寄生容量Ｃｇｓを大きくすることによるセルフターンオンの抑制効果がより顕著に得られる。
【0101】
（１－９）
半導体モジュール１００は、半導体装置１０Ａと、半導体装置１０Ａを封止する封止樹脂１０２と、を備える。この構成によれば、半導体装置１０Ａを備える半導体モジュール１００が得られる。
半導体モジュール１００は、半導体装置１０Ａと、半導体装置１０Ａを封止する封止樹脂１０２と、を備える。この構成によれば、半導体装置１０Ａを備える半導体モジュール１００が得られる。
【0102】
（１－１０）
半導体モジュール１００は、特定パッド４７とゲートパッド４３とを接続する特定ワイヤ１０９を備える。この構成によれば、半導体装置１０Ａのゲート－ソース間寄生容量Ｃｇｓを大きくできる。そのため、半導体装置１０Ａにおけるセルフターンオンの発生を抑制できる。
半導体モジュール１００は、特定パッド４７とゲートパッド４３とを接続する特定ワイヤ１０９を備える。この構成によれば、半導体装置１０Ａのゲート－ソース間寄生容量Ｃｇｓを大きくできる。そのため、半導体装置１０Ａにおけるセルフターンオンの発生を抑制できる。
【0103】
（１－１１）
半導体モジュール１００の特定パッド４７は、ゲートパッド４３に対して電気的に非接続である。この構成によれば、半導体装置１０Ａのゲート－ソース間寄生容量Ｃｇｓが、半導体装置１０Ａに備えられているキャパシタ６０によって大きくならない。そのため、半導体装置１０Ａは、キャパシタ６０に起因する電源効率の低下を抑制できる。
半導体モジュール１００の特定パッド４７は、ゲートパッド４３に対して電気的に非接続である。この構成によれば、半導体装置１０Ａのゲート－ソース間寄生容量Ｃｇｓが、半導体装置１０Ａに備えられているキャパシタ６０によって大きくならない。そのため、半導体装置１０Ａは、キャパシタ６０に起因する電源効率の低下を抑制できる。
【0104】
＜第２実施形態＞
第２実施形態の半導体装置１０Ｂは、キャパシタ６０における特定電極６２の構成が第１実施形態と異なる。その他の構成については、第１実施形態と同様である。以下では、第１実施形態と同様な構成要素については説明を省略し、第１実施形態と異なる構成要素について説明する。
第２実施形態の半導体装置１０Ｂは、キャパシタ６０における特定電極６２の構成が第１実施形態と異なる。その他の構成については、第１実施形態と同様である。以下では、第１実施形態と同様な構成要素については説明を省略し、第１実施形態と異なる構成要素について説明する。
【0105】
図９は、第２実施形態に係る半導体装置１０Ｂの一部の概略断面図である。図９は、第１実施形態において図７に示されている部分に相当する部分を示している。
図９に示すように、絶縁層１２の裏面１２Ｂには、第３導電層Ｌ１が形成されている。また、ソースパッド４１と半導体基板１１との間に位置する絶縁層１２の内部には、絶縁層１２内に埋め込まれた第４導電層Ｌ２が形成されている。そして、第３導電層Ｌ１と第４導電層Ｌ２との間に位置する絶縁層１２には、絶縁層１２を貫通して設けられ、第３導電層Ｌ１と第４導電層Ｌ２とを電気的に接続するビアＶ２が形成されている。
図９に示すように、絶縁層１２の裏面１２Ｂには、第３導電層Ｌ１が形成されている。また、ソースパッド４１と半導体基板１１との間に位置する絶縁層１２の内部には、絶縁層１２内に埋め込まれた第４導電層Ｌ２が形成されている。そして、第３導電層Ｌ１と第４導電層Ｌ２との間に位置する絶縁層１２には、絶縁層１２を貫通して設けられ、第３導電層Ｌ１と第４導電層Ｌ２とを電気的に接続するビアＶ２が形成されている。
【0106】
本実施形態の特定電極６２の対向部６２Ａは、第４導電層Ｌ２によって形成されている。つまり、対向部６２Ａは、絶縁層１２内に埋め込まれた埋め込み導電層である。特定電極６２の接続部６２Ｂは、第３導電層Ｌ１およびビアＶ２によって形成されている。
【0107】
したがって、キャパシタ６０は、第４導電層Ｌ２により形成されている特定電極６２の対向部６２Ａ、ソースパッド４１であるソース側電極６１、および対向部６２Ａとソースパッド４１との間に介在する絶縁層１２とを含む。この場合、絶縁層１２における厚さ方向の一部、即ち、絶縁層１２の上面１２Ｓと第４導電層Ｌ２との間に位置する部分がキャパシタ６０を構成している。そして、キャパシタ６０は、対向部６２Ａとソースパッド４１との間に容量を形成する。
【0108】
また、第３導電層Ｌ１により形成される接続部６２Ｂは、平面視において、第４導電層Ｌ２により形成される対向部６２Ａと特定パッド４７との双方に跨るように設けられている。そして、接続部６２Ｂは、第１実施形態と同様にビアＶ１を通じて特定パッド４７に電気的に接続されている。
【0109】
第３導電層Ｌ１は、たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、ＡｌＣｕ合金、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）のうち少なくとも１つを含む任意の導体材料によって構成することができる。第３導電層Ｌ１の一例は、ゲート電極２４と同じ材料、たとえば、窒化チタン（ＴｉＮ）により構成されている。この場合、第３導電層Ｌ１は、ゲート電極２４と同時にパターニングすることにより形成できる。
【0110】
第４導電層Ｌ２は、たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、ＡｌＣｕ合金、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）のうち少なくとも１つを含む任意の導体材料によって構成することができる。第４導電層Ｌ２の一例は、ソース電極２８およびドレイン電極３０の一方または両方と同じ材料、たとえば、ＡｌＣｕ合金により構成されている。この場合、第４導電層Ｌ２は、ソース電極２８およびドレイン電極３０の一方または両方と同時にパターニングすることにより形成できる。
【0111】
［効果］
以上記述したように、第２実施形態の半導体装置１０Ｂによれば、（１－５）に記載の効果を除いて、第１実施形態の半導体装置１０Ａと同様の効果を奏する。また、第２実施形態の半導体装置１０Ｂによれば、以下の効果が得られる。
以上記述したように、第２実施形態の半導体装置１０Ｂによれば、（１－５）に記載の効果を除いて、第１実施形態の半導体装置１０Ａと同様の効果を奏する。また、第２実施形態の半導体装置１０Ｂによれば、以下の効果が得られる。
【0112】
（２－１）
対向部６２Ａは、絶縁層１２内に埋め込まれた埋め込み導電層（第４導電層Ｌ２）である。この構成によれば、ソースパッド４１と半導体基板１１との間に位置する絶縁層１２の裏面１２Ｂに配線層などの他の層が設けられている場合に、平面視において、他の層と重なる範囲にも対向部６２Ａを配置することが可能である。したがって、対向部６２Ａの設計の自由度が向上する。
対向部６２Ａは、絶縁層１２内に埋め込まれた埋め込み導電層（第４導電層Ｌ２）である。この構成によれば、ソースパッド４１と半導体基板１１との間に位置する絶縁層１２の裏面１２Ｂに配線層などの他の層が設けられている場合に、平面視において、他の層と重なる範囲にも対向部６２Ａを配置することが可能である。したがって、対向部６２Ａの設計の自由度が向上する。
【0113】
＜第３実施形態＞
第３実施形態の半導体装置１０Ｃは、特定パッド４７の配置、およびキャパシタ６０における特定電極６２の構成が第１実施形態と異なる。その他の構成については、第１実施形態と同様である。以下では、第１実施形態と同様な構成要素については説明を省略し、第１実施形態と異なる構成要素について説明する。
第３実施形態の半導体装置１０Ｃは、特定パッド４７の配置、およびキャパシタ６０における特定電極６２の構成が第１実施形態と異なる。その他の構成については、第１実施形態と同様である。以下では、第１実施形態と同様な構成要素については説明を省略し、第１実施形態と異なる構成要素について説明する。
【0114】
図１０に示すように、半導体装置１０Ｃの特定パッド４７は、絶縁層１２の表面１２Ａに互いに離隔して形成された第１特定パッド４７Ａおよび第２特定パッド４７Ｂを含む。図１０に示す一例では、第１特定パッド４７Ａおよび第２特定パッド４７Ｂは、絶縁層１２の表面１２Ａ上において、周辺領域Ａ２における、ゲートパッド４３よりもソースパッド４１に近い位置に配置されている。
【0115】
絶縁層１２の表面１２Ａ上において、第１特定パッド４７Ａおよび第２特定パッド４７Ｂは、ソースパッド４１が延びるＹ方向に離隔して配置されるとともにソースパッド４１を挟んで配置されている。詳述すると、第１特定パッド４７Ａは、絶縁層１２の表面１２Ａ上において、第２ゲート配線４６Ｂを間に挟んで、ソースパッド４１の＋Ｙ方向側にソースパッド４１と並んで位置するように配置されている。第２特定パッド４７Ｂは、絶縁層１２の表面１２Ａ上において、第２ゲート配線４６Ｂを間に挟んで、ソースパッド４１の－Ｙ方向側にソースパッド４１と並んで位置するように配置されている。また、図１０に示す一例では、ゲートパッド４３の第１ゲートパッド４３Ａと第１特定パッド４７Ａとは、Ｘ方向に並んで配置されている。ゲートパッド４３の第２ゲートパッド４３Ｂと第２特定パッド４７Ｂとは、Ｘ方向に並んで配置されている。
【0116】
第１特定パッド４７Ａおよび第２特定パッド４７Ｂの一例は、平面視において、正方形状である。また、特定パッド４７は、平面視において、正方形状以外の形状、たとえば、矩形状、円形状、楕円形状であってもよい。
【0117】
第１特定パッド４７Ａおよび第２特定パッド４７ＢのＸ方向の幅の一例は、ソースパッド４１のＸ方向の幅よりも狭い。第１特定パッド４７Ａおよび第２特定パッド４７ＢのＸ方向の幅は、ソースパッド４１のＸ方向の幅よりも広くてもよいし、ソースパッド４１のＸ方向の幅にほぼ等しくてもよい。第１特定パッド４７ＡのＸ方向の幅と第２特定パッド４７ＢのＸ方向の幅は、同じであってもよいし、互いに異なっていてもよい。
【0118】
半導体装置１０Ｃのキャパシタ６０は、第１キャパシタ６０Ａおよび第２キャパシタ６０Ｂを含む。
第１キャパシタ６０Ａは、ソース電極２８に電気的に接続された第１ソース側電極６１Ａと、第１特定パッド４７Ａに電気的に接続され、第１ソース側電極６１Ａに対向して配置された第１特定電極６２Ｃとを含む。第１ソース側電極６１Ａは、ソース電極２８に電気的に接続されているソースパッド４１によって構成されている。第１キャパシタ６０Ａの第１ソース側電極６１Ａの電位は、ソース電位である。第１特定電極６２Ｃは、第１実施形態と同様の構成であってもよいし、第２実施形態と同様の構成であってもよい。
第１キャパシタ６０Ａは、ソース電極２８に電気的に接続された第１ソース側電極６１Ａと、第１特定パッド４７Ａに電気的に接続され、第１ソース側電極６１Ａに対向して配置された第１特定電極６２Ｃとを含む。第１ソース側電極６１Ａは、ソース電極２８に電気的に接続されているソースパッド４１によって構成されている。第１キャパシタ６０Ａの第１ソース側電極６１Ａの電位は、ソース電位である。第１特定電極６２Ｃは、第１実施形態と同様の構成であってもよいし、第２実施形態と同様の構成であってもよい。
【0119】
第１特定電極６２Ｃは、絶縁層１２を挟んでソースパッド４１に対向して配置された第１対向部６２Ａ１と、第１対向部６２Ａ１と第１特定パッド４７Ａとを接続するための第１接続部６２Ｂ１とを含む。図１０に示す一例では、第１対向部６２Ａ１は、平面視において、ソースパッド４１に沿ってＹ方向に延びる矩形状である。
【0120】
第１接続部６２Ｂ１は、第１対向部６２Ａ１から＋Ｙ方向に延出するとともに、その一部が第１特定パッド４７Ａの下方に位置している。第１対向部６２Ａ１および第１接続部６２Ｂ１を含む第１特定電極６２Ｃは、平面視において、ソースパッド４１と第１特定パッド４７Ａとの双方に跨るように設けられている。
【0121】
第１接続部６２Ｂ１は、Ｚ方向において第１特定パッド４７Ａと重なる部分を有している。第１接続部６２Ｂ１と第１特定パッド４７Ａとが重なる部分において、第１接続部６２Ｂ１と第１特定パッド４７Ａとの間に位置する絶縁層１２には、絶縁層１２を貫通して設けられ、第１接続部６２Ｂ１と第１特定パッド４７Ａとを電気的に接続するビアＶ１が形成されている。
【0122】
第１ソース側電極６１Ａは、ソースパッド４１における第１特定電極６２Ｃの第１対向部６２Ａ１に対向している第１被対向部４１Ａ１を含む。第１被対向部４１Ａ１は、ソースパッド４１の一部分である。
【0123】
第１キャパシタ６０Ａは、第１特定電極６２Ｃの第１対向部６２Ａ１、ソースパッド４１である第１ソース側電極６１Ａ、および第１対向部６２Ａ１とソースパッド４１との間に介在する絶縁層１２とを含む。第１キャパシタ６０Ａは、第１対向部６２Ａ１とソースパッド４１との間に容量を形成する。
【0124】
第２キャパシタ６０Ｂは、ソース電極２８に電気的に接続された第２ソース側電極６１Ｂと、第２特定パッド４７Ｂに電気的に接続され、第２ソース側電極６１Ｂに対向して配置された第２特定電極６２Ｄとを含む。第２ソース側電極６１Ｂは、ソース電極２８に電気的に接続されているソースパッド４１によって構成されている。つまり、第１ソース側電極６１Ａおよび第２ソース側電極６１Ｂは、共通のソースパッド４１によって構成されている。第２キャパシタ６０Ｂの第２ソース側電極６１Ｂの電位は、ソース電位である。第２特定電極６２Ｄは、第１実施形態と同様の構成であってもよいし、第２実施形態と同様の構成であってもよい。
【0125】
第２特定電極６２Ｄは、絶縁層１２を挟んでソースパッド４１に対向して配置された第２対向部６２Ａ２と、第２対向部６２Ａ２と第２特定パッド４７Ｂとを接続するための第２接続部６２Ｂ２とを含む。第１特定電極６２Ｃの第１対向部６２Ａ１と、第２特定電極６２Ｄの第２対向部６２Ａ２とは、平面視において、互いに重ならない範囲に配置されている。
【0126】
第２接続部６２Ｂ２は、第２対向部６２Ａ２から－Ｙ方向に延出するとともに、その一部が第２特定パッド４７Ｂの下方に位置している部位である。第２対向部６２Ａ２および第２接続部６２Ｂ２を含む第２特定電極６２Ｄは、平面視において、ソースパッド４１と第２特定パッド４７Ｂとの双方に跨るように設けられている。
【0127】
第２接続部６２Ｂ２は、Ｚ方向において第２特定パッド４７Ｂと重なる部分を有している。第２接続部６２Ｂ２と第２特定パッド４７Ｂとが重なる部分において、第２接続部６２Ｂ２と第２特定パッド４７Ｂとの間に位置する絶縁層１２には、絶縁層１２を貫通して設けられ、第２接続部６２Ｂ２と第２特定パッド４７Ｂとを電気的に接続するビアＶ１が形成されている。
【0128】
第２ソース側電極６１Ｂは、ソースパッド４１における第２特定電極６２Ｄの第２対向部６２Ａ２に対向している第２被対向部４１Ａ２を含む。第２被対向部４１Ａ２は、ソースパッド４１の一部分である。第１ソース側電極６１Ａの第１被対向部４１Ａ１と、第２ソース側電極６１Ｂの第２被対向部４１Ａ２とは、平面視において、互いに重ならない範囲に配置されている。
【0129】
第２キャパシタ６０Ｂは、第２特定電極６２Ｄの第２対向部６２Ａ２、ソースパッド４１である第２ソース側電極６１Ｂ、および第２対向部６２Ａ２とソースパッド４１との間に介在する絶縁層１２とを含む。第２キャパシタ６０Ｂは、第２対向部６２Ａ２とソースパッド４１との間に容量を形成する。
【0130】
第１キャパシタ６０Ａの容量（以下、第１特定容量Ｃｓｐ１と記載する。）および第２キャパシタ６０Ｂの容量（以下、第２特定容量Ｃｓｐ２と記載する。）は、任意に設定できる。たとえば、第１特定容量Ｃｓｐ１は、第２特定容量Ｃｓｐ２よりも大きくてもよいし、第２特定容量Ｃｓｐ２よりも小さくてもよいし、第２特定容量Ｃｓｐ２と同じでもよい。第１特定容量Ｃｓｐ１が第２特定容量Ｃｓｐ２よりも大きい場合、これら容量の比率（Ｃｓｐ１／Ｃｓｐ２）は、たとえば、２以上１００以下である。
【0131】
第１特定容量Ｃｓｐ１は、第１ソース側電極６１Ａ（ソースパッド４１）と第１特定電極６２Ｃとの対向面積Ｓ１、第１ソース側電極６１Ａ（ソースパッド４１）と第１特定電極６２Ｃとの電極間距離ｄ１および絶縁層１２の比誘電率εのうちの１つ以上を変更することにより変化させることができる。第２特定容量Ｃｓｐ２は、第２ソース側電極６１Ｂ（ソースパッド４１）と第２特定電極６２Ｄとの対向面積Ｓ２、第２ソース側電極６１Ｂ（ソースパッド４１）と第２特定電極６２Ｄとの電極間距離ｄ２および絶縁層１２の比誘電率εのうちの１つ以上を変更することにより変化させることができる。したがって、第１キャパシタ６０Ａおよび第２キャパシタ６０Ｂにおける上記対向面積同士を異ならせること、上記電極間距離同士を異ならせること、およびそれらの組み合わせによって、第１特定容量Ｃｓｐ１と第２特定容量Ｃｓｐ２の相対的な大きさを調整できる。
【0132】
上記対向面積同士は、たとえば、第１特定電極６２Ｃの第１対向部６２Ａ１の形状と第２特定電極６２Ｄの第２対向部６２Ａ２の形状を異ならせることにより、異ならせることができる。上記電極間距離同士は、たとえば、Ｚ方向における第１対向部６２Ａ１の位置と、第２対向部６２Ａ２とを異ならせることにより、異ならせることができる。たとえば、第１対向部６２Ａ１を、絶縁層１２の裏面１２Ｂに配置される構成（第１実施形態の対向部６２Ａ）とし、第２対向部６２Ａ２を、絶縁層１２内に埋め込まれる構成（第２実施形態の対向部６２Ａ）とする。
【0133】
図１０に示す一例では、第１キャパシタ６０Ａの上記対向面積を、第２キャパシタ６０Ｂの上記対向面積よりも大きくすることにより、第１特定容量Ｃｓｐ１が第２特定容量Ｃｓｐ２よりも大きくなっている。
【0134】
詳述すると、第１特定電極６２Ｃおよび第２特定電極６２Ｄの各々は、平面視においてＹ方向に延びる矩形状に形成されている。そして、第１特定電極６２Ｃの第１対向部６２Ａ１および第２特定電極６２Ｄの第２対向部６２Ａ２は、ソースパッド４１に重なる範囲において、Ｘ方向に並ぶように配置されている。第１特定電極６２Ｃの第１対向部６２Ａ１のＹ方向長さは、第２特定電極６２Ｄの第２対向部６２Ａ２のＹ方向長さと同じである。
【0135】
第１特定電極６２Ｃの第１対向部６２Ａ１のＸ方向長さは、第２特定電極６２Ｄの第２対向部６２Ａ２のＸ方向長さよりも長い。したがって、第１特定電極６２Ｃと第２ソース側電極６１Ｂ（ソースパッド４１）との対向面積は、第２特定電極６２Ｄと第２ソース側電極６１Ｂ（ソースパッド４１）との対向面積よりも大きい。これにより、第１特定容量Ｃｓｐ１が第２特定容量Ｃｓｐ２よりも大きくなっている。第１キャパシタ６０Ａおよび第２キャパシタ６０Ｂにおける上記電極間距離および絶縁層１２の比誘電率は、同じである。
【0136】
なお、第１対向部６２Ａ１および第２対向部６２Ａ２の平面視形状および配置は、第１特定電極６２Ｃの対向面積と第２特定電極６２Ｄの対向面積とが任意の大小関係となるように適宜、設定される。たとえば、第１対向部６２Ａ１および第２対向部６２Ａ２のＸ方向長さを同じとし、Ｙ方向の長さを異ならせてもよい。また、第１対向部６２Ａ１および第２対向部６２Ａ２の平面視形状は、Ｌ字状などの矩形状以外の形状であってもよい。また、第１対向部６２Ａ１および第２対向部６２Ａ２の配置を変更してもよく、たとえば、Ｙ方向に並ぶように配置してもよい。
【0137】
半導体装置１０Ｃは、当該装置を備える半導体モジュール１００を製造する際に、必要に応じて、特定パッド４７（第１特定パッド４７Ａおよび第２特定パッド４７Ｂ）とゲートパッド４３とが電気的に接続される。たとえば、第１特定パッド４７Ａは、特定ワイヤ１０９によって第１ゲートパッド４３Ａに接続されるとともに、第２特定パッド４７Ｂは、特定ワイヤ１０９によって第２ゲートパッド４３Ｂに接続される。なお、第１特定パッド４７Ａと第２ゲートパッド４３Ｂとを接続してもよいし、第２特定パッド４７Ｂと第１ゲートパッド４３Ａとを接続してもよい。
【0138】
［作用］
次に、第３実施形態の半導体装置１０Ｃの作用を説明する。
半導体装置１０Ｃは、第１実施形態と同様に、特定パッド４７（第１特定パッド４７Ａおよび第２特定パッド４７Ｂ）とゲートパッド４３とが電気的に非接続である第１適用形態と、特定パッド４７とゲートパッド４３とが電気的に接続された第２適用形態とを有する。そして、半導体装置１０Ｃは、さらに、第２適用形態として、ゲートパッド４３と第１特定パッド４７Ａおよび第２特定パッド４７Ｂとの接続方法が異なる複数の適用形態を有する。
次に、第３実施形態の半導体装置１０Ｃの作用を説明する。
半導体装置１０Ｃは、第１実施形態と同様に、特定パッド４７（第１特定パッド４７Ａおよび第２特定パッド４７Ｂ）とゲートパッド４３とが電気的に非接続である第１適用形態と、特定パッド４７とゲートパッド４３とが電気的に接続された第２適用形態とを有する。そして、半導体装置１０Ｃは、さらに、第２適用形態として、ゲートパッド４３と第１特定パッド４７Ａおよび第２特定パッド４７Ｂとの接続方法が異なる複数の適用形態を有する。
【0139】
第１に、ゲートパッド４３と第１特定パッド４７Ａとを接続し、ゲートパッド４３と第２特定パッド４７Ｂとを非接続とする。この場合、ゲート－ソース間寄生容量Ｃｇｓは、第１キャパシタ６０Ａの第１特定容量Ｃｓｐ１の分だけ、基本容量よりも大きくなる。
【0140】
第２に、ゲートパッド４３と第１特定パッド４７Ａとを非接続とし、ゲートパッド４３と第２特定パッド４７Ｂとを接続する。この場合、ゲート－ソース間寄生容量Ｃｇｓは、第２キャパシタ６０Ｂの第２特定容量Ｃｓｐ２の分だけ、基本容量よりも大きくなる。
【0141】
第３に、ゲートパッド４３と、第１特定パッド４７Ａおよび第２特定パッド４７Ｂの両方とを接続する。たとえば、第１ゲートパッド４３Ａと第１特定パッド４７Ａ、および第２ゲートパッド４３Ｂと第２特定パッド４７Ｂをそれぞれ接続する。または、第１ゲートパッド４３Ａおよび第２ゲートパッド４３Ｂの一方と第１特定パッド４７Ａおよび第２特定パッド４７Ｂの一方とを接続し、かつ第１特定パッド４７Ａと第２特定パッド４７Ｂとを接続する。この場合、ゲート－ソース間寄生容量Ｃｇｓは、第１キャパシタ６０Ａの第１特定容量Ｃｓｐ１および第２キャパシタ６０Ｂの第２特定容量Ｃｓｐ２を合計した分だけ、基本容量よりも大きくなる。
【0142】
このように、半導体装置１０Ｃは、特定パッド４７とゲートパッド４３とが電気的に接続された第２適用形態として、ゲート－ソース間寄生容量Ｃｇｓが異なる複数の適用形態を取り得る。したがって、本実施形態の構成によれば、半導体装置１０Ｃの設計を変えることなく、必要に応じて、半導体装置１０Ｃのゲート－ソース間寄生容量を多段階で変化させることができる。具体的には、第１特定パッド４７Ａおよび第２特定パッド４７Ｂの各々とゲートパッド４３とを接続するか否かを選択することにより、半導体装置１０Ｃのゲート－ソース間寄生容量を多段階で変化させることができる。
【0143】
［効果］
以上記述したように、第３実施形態の半導体装置１０Ｃによれば、第１実施形態の半導体装置１０Ａと同様の効果を奏する。また、第３実施形態の半導体装置１０Ｃによれば、以下の効果が得られる。
以上記述したように、第３実施形態の半導体装置１０Ｃによれば、第１実施形態の半導体装置１０Ａと同様の効果を奏する。また、第３実施形態の半導体装置１０Ｃによれば、以下の効果が得られる。
【0144】
（３－１）
特定パッド４７は、互いに電気的に接続されていない第１特定パッド４７Ａおよび第２特定パッド４７Ｂを含む。キャパシタ６０は、第１キャパシタ６０Ａおよび第２キャパシタ６０Ｂを含む。第１キャパシタ６０Ａは、ソース電極２８に電気的に接続された第１ソース側電極６１Ａと、第１特定パッド４７Ａに電気的に接続され、第１ソース側電極６１Ａに対向して配置された第１特定電極６２Ｃとを備える。第２キャパシタ６０Ｂは、ソース電極２８に電気的に接続された第２ソース側電極６１Ｂと、第２特定パッド４７Ｂに電気的に接続され、第２ソース側電極６１Ｂに対向して配置された第２特定電極６２Ｄとを備える。
特定パッド４７は、互いに電気的に接続されていない第１特定パッド４７Ａおよび第２特定パッド４７Ｂを含む。キャパシタ６０は、第１キャパシタ６０Ａおよび第２キャパシタ６０Ｂを含む。第１キャパシタ６０Ａは、ソース電極２８に電気的に接続された第１ソース側電極６１Ａと、第１特定パッド４７Ａに電気的に接続され、第１ソース側電極６１Ａに対向して配置された第１特定電極６２Ｃとを備える。第２キャパシタ６０Ｂは、ソース電極２８に電気的に接続された第２ソース側電極６１Ｂと、第２特定パッド４７Ｂに電気的に接続され、第２ソース側電極６１Ｂに対向して配置された第２特定電極６２Ｄとを備える。
【0145】
この構成の半導体装置１０Ｃは、当該装置を備える半導体モジュール１００を製造する際に、ゲートパッド４３と第１特定パッド４７Ａとを接続するか否か、およびゲートパッド４３と第２特定パッド４７Ｂとを接続するか否かを選択することができる。これにより、ゲートパッド４３と特定パッド４７とを接続する第２適用形態として、第１特定パッド４７Ａのみがゲートパッド４３に接続される形態、第２特定パッド４７Ｂのみがゲートパッド４３に接続される形態、並びに第１特定パッド４７Ａおよび第２特定パッド４７Ｂの両方がゲートパッド４３に接続される形態を取ることができる。これにより、半導体装置１０Ｃの設計を変えることなく、使用者が上記の選択を必要に応じて行うことによって、特定パッド４７とゲートパッド４３とが電気的に非接続である第２適用形態を含めて、ゲート－ソース間寄生容量を多段階に変化させることができる。よって、ゲート－ソース間寄生容量のより細かな調整が可能になる。
【0146】
（３－２）
第１特定電極６２Ｃは、絶縁層１２の一部を挟んでソースパッド４１に対向して配置された第１対向部６２Ａ１を含む。第１ソース側電極６１Ａは、ソースパッド４１によって構成されており、ソースパッド４１における第１対向部６２Ａ１に対向している第１被対向部４１Ａ１を含む。第２特定電極６２Ｄは、絶縁層１２の一部を挟んでソースパッド４１に対向して配置された第２対向部６２Ａ２含む。第２ソース側電極６１Ｂは、ソースパッド４１によって構成されており、ソースパッド４１における第２対向部６２Ａ２に対向している第２被対向部４１Ａ２を含む。
第１特定電極６２Ｃは、絶縁層１２の一部を挟んでソースパッド４１に対向して配置された第１対向部６２Ａ１を含む。第１ソース側電極６１Ａは、ソースパッド４１によって構成されており、ソースパッド４１における第１対向部６２Ａ１に対向している第１被対向部４１Ａ１を含む。第２特定電極６２Ｄは、絶縁層１２の一部を挟んでソースパッド４１に対向して配置された第２対向部６２Ａ２含む。第２ソース側電極６１Ｂは、ソースパッド４１によって構成されており、ソースパッド４１における第２対向部６２Ａ２に対向している第２被対向部４１Ａ２を含む。
【0147】
この構成によれば、ソースパッド４１と半導体基板１１との間に第１キャパシタ６０Ａおよび第２キャパシタ６０Ｂを配置できる。そのため、第１キャパシタ６０Ａおよび第２キャパシタ６０Ｂを設けることに起因する半導体装置１０Ｃの大型化を抑制できる。
【0148】
（３－３）
第１キャパシタ６０Ａの容量（第１特定容量Ｃｓｐ１）は、第２キャパシタ６０Ｂの容量（第２特定容量Ｃｓｐ２）よりも大きい。
第１キャパシタ６０Ａの容量（第１特定容量Ｃｓｐ１）は、第２キャパシタ６０Ｂの容量（第２特定容量Ｃｓｐ２）よりも大きい。
【0149】
この構成によれば、第１特定パッド４７Ａおよび第２特定パッド４７Ｂのうちの第１特定パッド４７Ａのみがゲートパッド４３に接続される形態と、第２特定パッド４７Ｂのみがゲートパッド４３に接続される形態との間で、ゲート－ソース間寄生容量を異ならせることができる。そのため、半導体装置１０Ｃのゲート－ソース間寄生容量を、さらに多段階で変化させることができる。
【0150】
（３－４）
第１ソース側電極６１Ａと第１特定電極６２Ｃとの対向面積は、第２ソース側電極６１Ｂと第２特定電極６２Ｄとの対向面積よりも大きい。この構成によれば、第１特定電極６２Ｃの第１対向部６２Ａ１および第２特定電極６２Ｄの第２対向部６２Ａ２の平面視形状を調整する、という簡易な方法によって、第１キャパシタ６０Ａの容量を第２キャパシタ６０Ｂの容量よりも大きくできる。
第１ソース側電極６１Ａと第１特定電極６２Ｃとの対向面積は、第２ソース側電極６１Ｂと第２特定電極６２Ｄとの対向面積よりも大きい。この構成によれば、第１特定電極６２Ｃの第１対向部６２Ａ１および第２特定電極６２Ｄの第２対向部６２Ａ２の平面視形状を調整する、という簡易な方法によって、第１キャパシタ６０Ａの容量を第２キャパシタ６０Ｂの容量よりも大きくできる。
【0151】
（３－５）
絶縁層１２の表面１２Ａ上において、第１特定パッド４７Ａおよび第２特定パッド４７Ｂは、ソースパッド４１を挟んで配置されている。
絶縁層１２の表面１２Ａ上において、第１特定パッド４７Ａおよび第２特定パッド４７Ｂは、ソースパッド４１を挟んで配置されている。
【0152】
この構成によれば、第１特定電極６２Ｃと第１特定パッド４７Ａとの接続、および第２特定電極６２Ｄと第２特定パッド４７Ｂとの接続が取りやすい。また、第１特定電極６２Ｃの第１接続部６２Ｂ１の形状および第２特定電極６２Ｄの第２接続部６２Ｂ２の形状がそれぞれ大型化すること、および複雑化することを抑制できる。
【0153】
（３－６）
第１特定パッド４７Ａおよび第２特定パッド４７Ｂは、平面視において、ソースパッド４１が延びるＹ方向に離隔して配置されている。ゲートパッド４３は、平面視において、Ｘ方向に第１特定パッド４７Ａと並んで配置された第１ゲートパッド４３Ａと、Ｘ方向に第２特定パッド４７Ｂと並んで配置された第２ゲートパッド４３Ｂと、を含む。
第１特定パッド４７Ａおよび第２特定パッド４７Ｂは、平面視において、ソースパッド４１が延びるＹ方向に離隔して配置されている。ゲートパッド４３は、平面視において、Ｘ方向に第１特定パッド４７Ａと並んで配置された第１ゲートパッド４３Ａと、Ｘ方向に第２特定パッド４７Ｂと並んで配置された第２ゲートパッド４３Ｂと、を含む。
【0154】
この構成によれば、ゲートパッド４３が２つ設けられるとともに、それら２つのゲートパッド４３（第１ゲートパッド４３Ａおよび第２ゲートパッド４３Ｂ）をそれぞれ、第１特定パッド４７Ａおよび第２特定パッド４７Ｂに近い位置に配置できる。そのため、特定ワイヤ１０９を用いてゲートパッド４３と特定パッド４７とを接続する際に、第１ゲートパッド４３Ａと第１特定パッド４７Ａとを接続し、第２ゲートパッド４３Ｂと第２特定パッド４７Ｂとを接続する方法を採用することにより、ゲートパッド４３と特定パッド４７とを接続する特定ワイヤ１０９を短くできる。
【0155】
＜変更例＞
上記各実施形態は例えば以下のように変更できる。上記各実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記各実施形態と共通する部分については、上記各実施形態と同一の符号を付してその説明を省略する。
上記各実施形態は例えば以下のように変更できる。上記各実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記各実施形態と共通する部分については、上記各実施形態と同一の符号を付してその説明を省略する。
【0156】
・特定パッド４７とゲートパッド４３とを接続する構成は、特定ワイヤ１０９を用いた構成に限定されない。たとえば、半導体モジュール１００は、チップサイズパッケージのように、特定パッド４７とゲートパッド４３とを接続する特定ワイヤ１０９を備えない構成であってもよい。特定パッド４７とゲートパッド４３とを、特定ワイヤ１０９を用いずに接続する構成の一例を図１１に示す。
【0157】
図１１は、プリント配線基板などの実装基板２００に対して半導体装置１０Ａが表面実装されている状態を、実装基板２００側から視た平面図である。図１１では、半導体装置１０Ａが透過して視えるように実装基板２００を破線で示している。
【0158】
実装基板２００は、半導体装置１０Ａが実装される実装表面を有する。実装基板２００の実装表面には、第１基板配線２０１、第２基板配線２０２、および第３基板配線２０３が形成されている。第１基板配線２０１は、実装基板２００の実装表面における、半導体装置１０Ａのソースパッド４１に対向する位置に配置されている部分を有する。第２基板配線２０２は、実装基板２００の実装表面における、半導体装置１０Ａのドレインパッド４２に対向する位置に配置されている部分を有する。
【0159】
第３基板配線２０３は、実装基板２００の実装表面における、半導体装置１０Ａの第１ゲートパッド４３Ａに対向する位置に配置されている第１部分２０３Ａ、および特定パッド４７に対向する部分に配置されている第２部分２０３Ｂを有する。この場合、実装基板２００側に設けられている第３基板配線２０３を通じて、特定パッド４７と第１ゲートパッド４３Ａ（ゲートパッド４３）とが電気的に接続される。
【0160】
・第２実施形態の半導体装置１０Ｂにおいて、特定電極６２の接続部６２Ｂは、対向部６２Ａと同じ第４導電層Ｌ２であってもよい。
・第３実施形態の半導体装置１０Ｃにおいて、キャパシタ６０は、３以上のキャパシタを有していてもよい。
・第３実施形態の半導体装置１０Ｃにおいて、キャパシタ６０は、３以上のキャパシタを有していてもよい。
【0161】
・キャパシタ６０は、ソース側電極６１とは別に構成されるものであってもよい。また、キャパシタ６０は、ソースパッド４１と半導体基板１１との間以外の部分に配置されるものであってもよい。
【0162】
たとえば、図１２に示す一変更例のキャパシタ６０は、特定パッド４７と半導体基板１１との間に容量を形成するように構成されている。当該変更例の特定電極６２は、特定パッド４７によって構成されるとともに、ソース側電極６１は、第３導電層Ｌ１によって構成されている。ソース側電極６１は、絶縁層１２を挟んで特定パッド４７に対向するソース対向部６１Ｃと、ソース対向部６１Ｃから延出するソース接続部６１Ｄを有する。ソース接続部６１Ｄの一部は、ソースパッド４１の下方に位置している。Ｚ方向にソース接続部６１Ｄとソースパッド４１とが重なる部分において、ソース接続部６１Ｄとソースパッド４１との間に位置する絶縁層１２には、ソース接続部６１Ｄとソースパッド４１とを電気的に接続するビアＶ３が形成されている。この場合、キャパシタ６０は、特定電極６２と特定パッド４７との間に容量を形成する。
【0163】
また、上記変更例において、第３導電層Ｌ１により構成されているソース側電極６１に代えて、絶縁層１２内に埋め込まれた第４導電層Ｌ２（図９参照）により構成されるソース側電極６１としてもよい。
【0164】
また、キャパシタ６０は、第３導電層Ｌ１および第４導電層Ｌ２の間に容量を形成する構成であってもよい。この場合、第３導電層Ｌ１および第４導電層Ｌ２のうちの一方によって、特定パッド４７に電気的に接続される特定電極６２が構成され、他方によってソース電極２８に電気的に接続されるソース側電極６１が構成される。
【0165】
また、キャパシタ６０は、絶縁層１２の外部において、ソースパッド４１および特定パッド４７に実装されている外部キャパシタであってもよい。この場合、外部キャパシタを構成する２つの電極のうち、ソースパッド４１に接続されている電極がソース側電極６１となり、特定パッド４７に接続されている電極が特定電極６２となる。
【0166】
・ソースパッド４１、ドレインパッド４２、ゲートパッド４３、および特定パッド４７の各電極パッドに関して、その平面視形状、数、および絶縁層１２の表面１２Ａ上における配置は、上記実施形態に限定されない。
【0167】
・特定パッド４７とゲートパッド４３とが電気的に非接続である第１適用形態に関して、特定パッド４７を無電位（フローティング状態）とすることに代えて、特定パッド４７をワイヤなどによりソースパッド４１に電気的に接続してもよい。この場合、特定パッド４７および特定電極６２の電位は、ソース電位になる。
【0168】
・上記各実施形態では、トランジスタＴは、窒化物半導体を用いたＨＥＭＴであるが、各実施形態の半導体装置は、トランジスタＴとして任意のトランジスタを適用可能である。
【0169】
本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」との双方の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。
【0170】
本開示で使用されるＺ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図２，図３に示される構造）は、本明細書で説明されるＺ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ方向が鉛直方向であってもよく、またはＹ方向が鉛直方向であってもよい。
【0171】
本開示における「第１」、「第２」、「第３」等の用語は、単に対象物を区別するために用いられており、対象物を順位づけするものではない。
＜付記＞
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
＜付記＞
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
【0172】
［付記１］
半導体基板（１１）と、
前記半導体基板上に形成され、ソース電極（２８）、ドレイン電極（３０）、およびゲート電極（２４）を含むトランジスタ（Ｔ）と、
前記半導体基板（１１）上に設けられた絶縁層（１２）と、
前記絶縁層（１２）の表面（１２Ａ）に形成され、前記ソース電極（２８）に電気的に接続されたソースパッド（４１）と、
前記絶縁層（１２）の表面（１２Ａ）に形成され、前記ドレイン電極（３０）に電気的に接続されたドレインパッド（４２）と、
前記絶縁層（１２）の表面（１２Ａ）に形成され、前記ゲート電極（２４）に接続されたゲートパッド（４３）と、
前記絶縁層（１２）の表面（１２Ａ）に形成された特定パッド（４７）と、
前記ソース電極（２８）に電気的に接続されたソース側電極（６１）、および前記特定パッド（４７）に電気的に接続され、前記ソース側電極（６１）に対向して配置された特定電極（６２）を含むキャパシタ（６０）と、を備える、半導体装置（１０Ａ，１０Ｂ，１０Ｃ）。
半導体基板（１１）と、
前記半導体基板上に形成され、ソース電極（２８）、ドレイン電極（３０）、およびゲート電極（２４）を含むトランジスタ（Ｔ）と、
前記半導体基板（１１）上に設けられた絶縁層（１２）と、
前記絶縁層（１２）の表面（１２Ａ）に形成され、前記ソース電極（２８）に電気的に接続されたソースパッド（４１）と、
前記絶縁層（１２）の表面（１２Ａ）に形成され、前記ドレイン電極（３０）に電気的に接続されたドレインパッド（４２）と、
前記絶縁層（１２）の表面（１２Ａ）に形成され、前記ゲート電極（２４）に接続されたゲートパッド（４３）と、
前記絶縁層（１２）の表面（１２Ａ）に形成された特定パッド（４７）と、
前記ソース電極（２８）に電気的に接続されたソース側電極（６１）、および前記特定パッド（４７）に電気的に接続され、前記ソース側電極（６１）に対向して配置された特定電極（６２）を含むキャパシタ（６０）と、を備える、半導体装置（１０Ａ，１０Ｂ，１０Ｃ）。
【0173】
［付記２］
前記特定電極（６２）は、前記絶縁層（１２）の一部を挟んで前記ソースパッド（４１）に対向して配置された対向部（６２Ａ，６２Ａ１，６２Ａ２）を含み、
前記ソース側電極（６１）は、前記ソースパッド（４７）によって構成されており、当該ソースパッド（４７）における前記対向部（６２Ａ，６２Ａ１，６２Ａ２）に対向する被対向部（４１Ａ，４１Ａ１，４１Ａ２）を含む、付記１に記載の半導体装置（１０Ａ，１０Ｂ，１０Ｃ）。
前記特定電極（６２）は、前記絶縁層（１２）の一部を挟んで前記ソースパッド（４１）に対向して配置された対向部（６２Ａ，６２Ａ１，６２Ａ２）を含み、
前記ソース側電極（６１）は、前記ソースパッド（４７）によって構成されており、当該ソースパッド（４７）における前記対向部（６２Ａ，６２Ａ１，６２Ａ２）に対向する被対向部（４１Ａ，４１Ａ１，４１Ａ２）を含む、付記１に記載の半導体装置（１０Ａ，１０Ｂ，１０Ｃ）。
【0174】
［付記３］
前記特定電極（６２）は、さらに、前記対向部（６２Ａ，６２Ａ１，６２Ａ２）と前記特定パッド（４７）とを電気的に接続するための接続部（６２Ｂ，６２Ｂ１，６２Ｂ２）を備え、
前記特定電極（６２）は、前記半導体基板（１１）の厚さ方向から見て、前記ソースパッド（４１）と前記特定パッド（４７）との双方に跨るように設けられている、付記２に記載の半導体装置（１０Ａ，１０Ｂ，１０Ｃ）。
前記特定電極（６２）は、さらに、前記対向部（６２Ａ，６２Ａ１，６２Ａ２）と前記特定パッド（４７）とを電気的に接続するための接続部（６２Ｂ，６２Ｂ１，６２Ｂ２）を備え、
前記特定電極（６２）は、前記半導体基板（１１）の厚さ方向から見て、前記ソースパッド（４１）と前記特定パッド（４７）との双方に跨るように設けられている、付記２に記載の半導体装置（１０Ａ，１０Ｂ，１０Ｃ）。
【0175】
［付記４］
前記接続部（６２Ｂ，６２Ｂ１，６２Ｂ２）と前記特定パッド（４７）との間の前記絶縁層（１２）を貫通して設けられ、前記接続部（６２Ｂ，６２Ｂ１，６２Ｂ２）と前記特定パッド（４７）とを電気的に接続するビア（Ｖ１）を備える、付記３に半導体装置（１０Ａ，１０Ｂ，１０Ｃ）。
前記接続部（６２Ｂ，６２Ｂ１，６２Ｂ２）と前記特定パッド（４７）との間の前記絶縁層（１２）を貫通して設けられ、前記接続部（６２Ｂ，６２Ｂ１，６２Ｂ２）と前記特定パッド（４７）とを電気的に接続するビア（Ｖ１）を備える、付記３に半導体装置（１０Ａ，１０Ｂ，１０Ｃ）。
【0176】
［付記５］
前記対向部（６２Ａ，６２Ａ１，６２Ａ２）は、前記絶縁層（１２Ａ）の裏面に形成されている、付記２～４のいずれか１つに記載の半導体装置（１０Ａ，１０Ｃ）。
前記対向部（６２Ａ，６２Ａ１，６２Ａ２）は、前記絶縁層（１２Ａ）の裏面に形成されている、付記２～４のいずれか１つに記載の半導体装置（１０Ａ，１０Ｃ）。
【0177】
［付記６］
前記対向部（６２Ａ，６２Ａ１，６２Ａ２）は、前記絶縁層（１２）内に埋め込まれた埋め込み導電層（Ｌ２）である、付記２～４のいずれか１つに記載の半導体装置（１０Ｂ，１０Ｃ）。
前記対向部（６２Ａ，６２Ａ１，６２Ａ２）は、前記絶縁層（１２）内に埋め込まれた埋め込み導電層（Ｌ２）である、付記２～４のいずれか１つに記載の半導体装置（１０Ｂ，１０Ｃ）。
【0178】
［付記７］
前記ソース側電極（６１）は、前記ソースパッド（４７）とは別に設けられている付記１に記載の半導体装置。
前記ソース側電極（６１）は、前記ソースパッド（４７）とは別に設けられている付記１に記載の半導体装置。
【0179】
［付記８］
前記特定パッド（４７）は、前記絶縁層（１２）の表面（１２Ａ）に互いに離隔して形成された第１特定パッド（４７Ａ）および第２特定パッド（４７Ｂ）を含み、
前記キャパシタ（６０）は、第１キャパシタ（６０Ａ）および第２キャパシタ（６０Ｂ）を含み、
前記第１キャパシタ（６０Ａ）は、
前記ソース側電極（６１）であって、前記ソース電極（２８）に電気的に接続された第１ソース側電極（６１Ａ）と、
前記特定電極（６２）であって、前記第１特定パッド（４７Ａ）に電気的に接続され、前記第１ソース側電極（６１Ａ）に対向して配置された第１特定電極（６２Ｃ）とを備え、
前記第２キャパシタ（６０Ｂ）は、
前記ソース側電極（６１）であって、前記ソース電極（２８）に電気的に接続された第２ソース側電極（６１Ｂ）と、
前記特定電極（６２）であって、前記第２特定パッド（４７Ｂ）に電気的に接続され、前記第２ソース側電極（６１Ｂ）に対向して配置された第２特定電極（６２Ｄ）とを備える、付記１～７のいずれか１つに記載の半導体装置（１０Ｃ）。
前記特定パッド（４７）は、前記絶縁層（１２）の表面（１２Ａ）に互いに離隔して形成された第１特定パッド（４７Ａ）および第２特定パッド（４７Ｂ）を含み、
前記キャパシタ（６０）は、第１キャパシタ（６０Ａ）および第２キャパシタ（６０Ｂ）を含み、
前記第１キャパシタ（６０Ａ）は、
前記ソース側電極（６１）であって、前記ソース電極（２８）に電気的に接続された第１ソース側電極（６１Ａ）と、
前記特定電極（６２）であって、前記第１特定パッド（４７Ａ）に電気的に接続され、前記第１ソース側電極（６１Ａ）に対向して配置された第１特定電極（６２Ｃ）とを備え、
前記第２キャパシタ（６０Ｂ）は、
前記ソース側電極（６１）であって、前記ソース電極（２８）に電気的に接続された第２ソース側電極（６１Ｂ）と、
前記特定電極（６２）であって、前記第２特定パッド（４７Ｂ）に電気的に接続され、前記第２ソース側電極（６１Ｂ）に対向して配置された第２特定電極（６２Ｄ）とを備える、付記１～７のいずれか１つに記載の半導体装置（１０Ｃ）。
【0180】
［付記９］
前記第１特定電極（６２Ｃ）は、前記絶縁層（１２）の一部を挟んで前記ソースパッド（４１）に対向して配置された第１対向部（６２Ａ１）を含み、
前記第１ソース側電極（６１Ａ）は、前記ソースパッド（４７）によって構成されており、当該ソースパッド（４１）における前記第１対向部に対向している第１被対向部（４１Ａ１）を含み、
前記第２特定電極（６２Ｄ）は、前記絶縁層の一部を挟んで前記ソースパッドに対向して配置された第２対向部（６２Ａ２）を含み、
前記第２ソース側電極（６１Ｂ）は、前記ソースパッド（４７）によって構成されており、当該ソースパッド（４１）における前記第２対向部（６２Ａ２）に対向している第２被対向部（４１Ａ２）を含む、付記８に記載の半導体装置（１０Ｃ）。
前記第１特定電極（６２Ｃ）は、前記絶縁層（１２）の一部を挟んで前記ソースパッド（４１）に対向して配置された第１対向部（６２Ａ１）を含み、
前記第１ソース側電極（６１Ａ）は、前記ソースパッド（４７）によって構成されており、当該ソースパッド（４１）における前記第１対向部に対向している第１被対向部（４１Ａ１）を含み、
前記第２特定電極（６２Ｄ）は、前記絶縁層の一部を挟んで前記ソースパッドに対向して配置された第２対向部（６２Ａ２）を含み、
前記第２ソース側電極（６１Ｂ）は、前記ソースパッド（４７）によって構成されており、当該ソースパッド（４１）における前記第２対向部（６２Ａ２）に対向している第２被対向部（４１Ａ２）を含む、付記８に記載の半導体装置（１０Ｃ）。
【0181】
［付記１０］
前記第１キャパシタ（６０Ａ）の容量は、前記第２キャパシタ（６０Ｂ）の容量よりも大きい、付記７または付記９に記載の半導体装置（１０Ｃ）。
前記第１キャパシタ（６０Ａ）の容量は、前記第２キャパシタ（６０Ｂ）の容量よりも大きい、付記７または付記９に記載の半導体装置（１０Ｃ）。
【0182】
［付記１１］
前記第１ソース側電極（６１Ａ）と前記第１特定電極（６２Ｃ）との対向面積は、前記第２ソース側電極（６１Ｂ）と前記第２特定電極（６２Ｄ）との対向面積よりも大きい、付記８または付記１０に記載の半導体装置（１０Ｃ）。
前記第１ソース側電極（６１Ａ）と前記第１特定電極（６２Ｃ）との対向面積は、前記第２ソース側電極（６１Ｂ）と前記第２特定電極（６２Ｄ）との対向面積よりも大きい、付記８または付記１０に記載の半導体装置（１０Ｃ）。
【0183】
［付記１２］
前記絶縁層（１２）の表面（１２Ａ）上において、前記第１特定パッド（４７Ａ）および前記第２特定パッド（４７Ｂ）は、前記ソースパッド（４１）を挟んで配置されている、付記８～１１のいずれか１つに記載の半導体装置（１０Ｃ）。
前記絶縁層（１２）の表面（１２Ａ）上において、前記第１特定パッド（４７Ａ）および前記第２特定パッド（４７Ｂ）は、前記ソースパッド（４１）を挟んで配置されている、付記８～１１のいずれか１つに記載の半導体装置（１０Ｃ）。
【0184】
［付記１３］
前記第１特定パッド（４７Ａ）および前記第２特定パッド（４７Ｂ）は、前記半導体基板（１１）の厚さ方向（Ｚ方向）から見て、前記ソースパッド（４１）が延びる第１方向（Ｙ方向）に離隔して配置され、
前記ゲートパッド（４３）は、
前記半導体基板（１１）の厚さ方向（Ｚ方向）から見て、前記第１方向（Ｙ方向）と直交する第２方向（Ｘ方向）に前記第１特定パッド（４７Ａ）と並んで配置された第１ゲートパッド（４３Ａ）と、
前記第２方向（Ｘ方向）に前記第２特定パッド（４７Ｂ）と並んで配置された第２ゲートパッド（４３Ｂ）と、を含む、付記８～１２のいずれか１つに記載の半導体装置（１０Ｃ）。
前記第１特定パッド（４７Ａ）および前記第２特定パッド（４７Ｂ）は、前記半導体基板（１１）の厚さ方向（Ｚ方向）から見て、前記ソースパッド（４１）が延びる第１方向（Ｙ方向）に離隔して配置され、
前記ゲートパッド（４３）は、
前記半導体基板（１１）の厚さ方向（Ｚ方向）から見て、前記第１方向（Ｙ方向）と直交する第２方向（Ｘ方向）に前記第１特定パッド（４７Ａ）と並んで配置された第１ゲートパッド（４３Ａ）と、
前記第２方向（Ｘ方向）に前記第２特定パッド（４７Ｂ）と並んで配置された第２ゲートパッド（４３Ｂ）と、を含む、付記８～１２のいずれか１つに記載の半導体装置（１０Ｃ）。
【0185】
［付記１４］
前記絶縁層（１２）の表面（１２Ａ）上において、前記特定パッド（４７）は、前記ゲートパッド（４３）よりも前記ソースパッド（４１）に近い位置に配置されている、付記１～１３のいずれか１つに記載の半導体装置（１０Ａ，１０Ｂ，１０Ｃ）。
前記絶縁層（１２）の表面（１２Ａ）上において、前記特定パッド（４７）は、前記ゲートパッド（４３）よりも前記ソースパッド（４１）に近い位置に配置されている、付記１～１３のいずれか１つに記載の半導体装置（１０Ａ，１０Ｂ，１０Ｃ）。
【0186】
［付記１５］
前記絶縁層（１２）の表面（１２Ａ）上において、前記ゲートパッド（４３）は、前記ソースパッド（４１）よりも前記ドレインパッド（４２）に近い位置に配置されている、付記１～１４のいずれか１つに記載の半導体装置（１０Ａ，１０Ｂ，１０Ｃ）。
前記絶縁層（１２）の表面（１２Ａ）上において、前記ゲートパッド（４３）は、前記ソースパッド（４１）よりも前記ドレインパッド（４２）に近い位置に配置されている、付記１～１４のいずれか１つに記載の半導体装置（１０Ａ，１０Ｂ，１０Ｃ）。
【0187】
［付記１６］
前記トランジスタ（Ｔ）は、
窒化物半導体によって構成された電子走行層（１６）と、
前記電子走行層（１６）上に形成され、前記電子走行層（１６）よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層（１８）と、
前記電子供給層（１８）上の一部に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層（２２）と、
前記ゲート層上に形成された前記ゲート電極（２４）と、
前記電子供給層（１８）に接している前記ソース電極（２８）および前記ドレイン電極（３０）と、を備え、
前記ゲート層（２２）は、前記電子供給層（１８）上において、前記ソース電極（２８）と前記ドレイン電極（３０）との間に位置している、付記１～１５のいずれか１つに記載の半導体装置（１０Ａ，１０Ｂ，１０Ｃ）。
前記トランジスタ（Ｔ）は、
窒化物半導体によって構成された電子走行層（１６）と、
前記電子走行層（１６）上に形成され、前記電子走行層（１６）よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層（１８）と、
前記電子供給層（１８）上の一部に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層（２２）と、
前記ゲート層上に形成された前記ゲート電極（２４）と、
前記電子供給層（１８）に接している前記ソース電極（２８）および前記ドレイン電極（３０）と、を備え、
前記ゲート層（２２）は、前記電子供給層（１８）上において、前記ソース電極（２８）と前記ドレイン電極（３０）との間に位置している、付記１～１５のいずれか１つに記載の半導体装置（１０Ａ，１０Ｂ，１０Ｃ）。
【0188】
［付記１７］
複数のトランジスタ（Ｔ）が形成されたアクティブ領域（Ａ１）、前記アクティブ領域（Ａ１）を囲む周辺領域（Ａ２）と、前記周辺領域（Ａ２）に前記アクティブ領域（Ａ１）を挟むように配置された前記ソースパッド（４１）および前記ドレインパッド（４２）と、を備えた、付記１～１６のいずれか１つに記載の半導体装置（１０Ａ，１０Ｂ，１０Ｃ）。
複数のトランジスタ（Ｔ）が形成されたアクティブ領域（Ａ１）、前記アクティブ領域（Ａ１）を囲む周辺領域（Ａ２）と、前記周辺領域（Ａ２）に前記アクティブ領域（Ａ１）を挟むように配置された前記ソースパッド（４１）および前記ドレインパッド（４２）と、を備えた、付記１～１６のいずれか１つに記載の半導体装置（１０Ａ，１０Ｂ，１０Ｃ）。
【0189】
［付記１８］
前記ソースパッド（４１）から前記ドレインパッド（４２）に向けて延びる複数のソース配線（４４）と、
前記ドレインパッド（４２）から前記ソースパッド（４１）に向けて延びる複数のドレイン配線（４５）と、を備え、
前記複数のソース配線（４４）と前記複数のドレイン配線（４５）は、前記第１方向（Ｙ方向）に沿って交互に配置され、
前記ソース電極（２８）は前記ソース配線（４４）に接続され、
前記ドレイン電極（３０）は前記ドレイン配線（４５）に接続されている、付記１～１７のいずれか１つに記載の半導体装置（１０Ａ，１０Ｂ，１０Ｃ）。
前記ソースパッド（４１）から前記ドレインパッド（４２）に向けて延びる複数のソース配線（４４）と、
前記ドレインパッド（４２）から前記ソースパッド（４１）に向けて延びる複数のドレイン配線（４５）と、を備え、
前記複数のソース配線（４４）と前記複数のドレイン配線（４５）は、前記第１方向（Ｙ方向）に沿って交互に配置され、
前記ソース電極（２８）は前記ソース配線（４４）に接続され、
前記ドレイン電極（３０）は前記ドレイン配線（４５）に接続されている、付記１～１７のいずれか１つに記載の半導体装置（１０Ａ，１０Ｂ，１０Ｃ）。
【0190】
［付記１９］
ダイパッド（１０１）と、
前記ダイパッド（１０１）に実装された、付記１～１８のいずれか１つに記載の半導体装置（１０Ａ，１０Ｂ，１０Ｃ）と、
前記半導体装置（１０Ａ，１０Ｂ，１０Ｃ）を封止する封止樹脂（１０２）と、を備える、半導体モジュール（１００）。
ダイパッド（１０１）と、
前記ダイパッド（１０１）に実装された、付記１～１８のいずれか１つに記載の半導体装置（１０Ａ，１０Ｂ，１０Ｃ）と、
前記半導体装置（１０Ａ，１０Ｂ，１０Ｃ）を封止する封止樹脂（１０２）と、を備える、半導体モジュール（１００）。
【0191】
［付記２０］
前記特定パッド（４７）と前記ゲートパッド（４３）とを接続する特定ワイヤ（１０９）を備える、付記１９に記載の半導体モジュール（１００）。
前記特定パッド（４７）と前記ゲートパッド（４３）とを接続する特定ワイヤ（１０９）を備える、付記１９に記載の半導体モジュール（１００）。
【0192】
［付記２１］
前記特定パッド（４７）は、前記ゲートパッド（４３）に対して電気的に非接続である、付記１８または付記１９に記載の半導体モジュール（１００）。
前記特定パッド（４７）は、前記ゲートパッド（４３）に対して電気的に非接続である、付記１８または付記１９に記載の半導体モジュール（１００）。
【0193】
［付記２２］
ソースリード（１０３）、ドレインリード（１０４）、およびゲートリード（１０５）と、
前記ソースリード（１０３）と前記ソースパッド（４１）とを接続するソースワイヤ（１０６）と、
前記ドレインリード（１０４）と前記ドレインパッド（４２）とを接続するドレインワイヤ（１０７）と、
前記ゲートリード（１０５）と前記ゲートパッド（４３）とを接続するゲートワイヤ（１０８）と、を含む、付記１８～２１のいずれか１つに記載の半導体モジュール（１００）。
ソースリード（１０３）、ドレインリード（１０４）、およびゲートリード（１０５）と、
前記ソースリード（１０３）と前記ソースパッド（４１）とを接続するソースワイヤ（１０６）と、
前記ドレインリード（１０４）と前記ドレインパッド（４２）とを接続するドレインワイヤ（１０７）と、
前記ゲートリード（１０５）と前記ゲートパッド（４３）とを接続するゲートワイヤ（１０８）と、を含む、付記１８～２１のいずれか１つに記載の半導体モジュール（１００）。
【符号の説明】
【0194】
Ａ１…アクティブ領域
Ａ２…周辺領域
Ｄ…電極間距離
Ｌ１…第３導電層
Ｌ２…第４導電層
Ｔ…トランジスタ
Ｖｄ，Ｖｓ，Ｖ１，Ｖ２，Ｖ３…ビア
１０Ａ，１０Ｂ，１０Ｃ…半導体装置
１１…半導体基板
１２…絶縁層
１２Ａ…表面
１２Ｂ…裏面
１４…バッファ層
１６…電子走行層
１８…電子供給層
２０…２ＤＥＧ（二次元電子ガス）
２２…ゲート層
２４…ゲート電極
２６…絶縁層
２６Ａ…ソース開口部
２６Ｂ…ドレイン開口部
２８…ソース電極
３０…ドレイン電極
３１…フィールドプレート電極
３１Ａ…端部
４１…ソースパッド
４１Ａ…被対向部
４１Ａ１…第１被対向部
４１Ａ２…第２被対向部
４２…ドレインパッド
４３…ゲートパッド
４３Ａ…第１ゲートパッド
４３Ｂ…第２ゲートパッド
４４…ソース配線
４４Ａ…重なる部分
４５…ドレイン配線
４５Ａ…重なる部分
４６…ゲート配線
４６Ａ…第１ゲート配線
４６Ｂ…第２ゲート配線
４７…特定パッド
４７Ａ…第１特定パッド
４７Ｂ…第２特定パッド
４８…保護膜
５１…第１外周ガードリング
５１Ａ…半導体層
５１Ｂ…第１導電層
５１Ｃ…第２導電層
５２…第２外周ガードリング
６０…キャパシタ
６０Ａ…第１キャパシタ
６０Ｂ…第２キャパシタ
６１…ソース側電極
６１Ａ…第１ソース側電極
６１Ｂ…第２ソース側電極
６１Ｃ…ソース対向部
６１Ｄ…ソース接続部
６２…特定電極
６２Ａ…対向部
６２Ａ１…第１対向部
６２Ａ２…第２対向部
６２Ｂ…接続部
６２Ｂ１…第１接続部
６２Ｂ２…第２接続部
６２Ｃ…第１特定電極
６２Ｄ…第２特定電極
６３…埋め込み導電層
１００…半導体モジュール
１０１…ダイパッド
１０２…封止樹脂
１０３…ソースリード
１０４…ドレインリード
１０５…ゲートリード
１０６…ソースワイヤ
１０７…ドレインワイヤ
１０８…ゲートワイヤ
１０９…特定ワイヤ
２００…実装基板
２０１…第１基板配線
２０２…第２基板配線
２０３…第３基板配線
２０３Ａ…第１部分
２０３Ｂ…第２部分
Ａ２…周辺領域
Ｄ…電極間距離
Ｌ１…第３導電層
Ｌ２…第４導電層
Ｔ…トランジスタ
Ｖｄ，Ｖｓ，Ｖ１，Ｖ２，Ｖ３…ビア
１０Ａ，１０Ｂ，１０Ｃ…半導体装置
１１…半導体基板
１２…絶縁層
１２Ａ…表面
１２Ｂ…裏面
１４…バッファ層
１６…電子走行層
１８…電子供給層
２０…２ＤＥＧ（二次元電子ガス）
２２…ゲート層
２４…ゲート電極
２６…絶縁層
２６Ａ…ソース開口部
２６Ｂ…ドレイン開口部
２８…ソース電極
３０…ドレイン電極
３１…フィールドプレート電極
３１Ａ…端部
４１…ソースパッド
４１Ａ…被対向部
４１Ａ１…第１被対向部
４１Ａ２…第２被対向部
４２…ドレインパッド
４３…ゲートパッド
４３Ａ…第１ゲートパッド
４３Ｂ…第２ゲートパッド
４４…ソース配線
４４Ａ…重なる部分
４５…ドレイン配線
４５Ａ…重なる部分
４６…ゲート配線
４６Ａ…第１ゲート配線
４６Ｂ…第２ゲート配線
４７…特定パッド
４７Ａ…第１特定パッド
４７Ｂ…第２特定パッド
４８…保護膜
５１…第１外周ガードリング
５１Ａ…半導体層
５１Ｂ…第１導電層
５１Ｃ…第２導電層
５２…第２外周ガードリング
６０…キャパシタ
６０Ａ…第１キャパシタ
６０Ｂ…第２キャパシタ
６１…ソース側電極
６１Ａ…第１ソース側電極
６１Ｂ…第２ソース側電極
６１Ｃ…ソース対向部
６１Ｄ…ソース接続部
６２…特定電極
６２Ａ…対向部
６２Ａ１…第１対向部
６２Ａ２…第２対向部
６２Ｂ…接続部
６２Ｂ１…第１接続部
６２Ｂ２…第２接続部
６２Ｃ…第１特定電極
６２Ｄ…第２特定電極
６３…埋め込み導電層
１００…半導体モジュール
１０１…ダイパッド
１０２…封止樹脂
１０３…ソースリード
１０４…ドレインリード
１０５…ゲートリード
１０６…ソースワイヤ
１０７…ドレインワイヤ
１０８…ゲートワイヤ
１０９…特定ワイヤ
２００…実装基板
２０１…第１基板配線
２０２…第２基板配線
２０３…第３基板配線
２０３Ａ…第１部分
２０３Ｂ…第２部分
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】