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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024038856
(43)【公開日】2024-03-21
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G06F 11/10 20060101AFI20240313BHJP
【ＦＩ】
G06F11/10 648
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022143180
(22)【出願日】2022-09-08
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】佐貫 朋也
(72)【発明者】
【氏名】藤澤 俊雄
(72)【発明者】
【氏名】中塚 圭祐
(57)【要約】
【課題】メモリデバイスの信頼性を向上させる。
【解決手段】実施形態のメモリシステムは、不揮発性半導体記憶装置と、メモリコントローラとを含む。不揮発性半導体記憶装置は、複数のページに対応する複数のメモリセルを有する。メモリコントローラは、不揮発性半導体記憶装置を制御する。複数のページは、第１ページを含む。メモリコントローラは、第１ページに記憶された第１データを不揮発性半導体記憶装置から読み出し、読み出された第１データに含まれたフェイルビットを訂正し、第１データの訂正したフェイルビットに関する情報を含む第１スペアデータを生成し、第１スペアデータを不揮発性半導体記憶装置に記憶させる。
【選択図】図９
【解決手段】実施形態のメモリシステムは、不揮発性半導体記憶装置と、メモリコントローラとを含む。不揮発性半導体記憶装置は、複数のページに対応する複数のメモリセルを有する。メモリコントローラは、不揮発性半導体記憶装置を制御する。複数のページは、第１ページを含む。メモリコントローラは、第１ページに記憶された第１データを不揮発性半導体記憶装置から読み出し、読み出された第１データに含まれたフェイルビットを訂正し、第１データの訂正したフェイルビットに関する情報を含む第１スペアデータを生成し、第１スペアデータを不揮発性半導体記憶装置に記憶させる。
【選択図】図９
【特許請求の範囲】
【請求項1】
複数のページに対応する複数のメモリセルを有する少なくとも１つのメモリデバイスを含む不揮発性半導体記憶装置と、
前記不揮発性半導体記憶装置を制御するメモリコントローラと、を備え、
前記複数のページは、第１ページを含み、
前記メモリコントローラは、前記第１ページに記憶された第１データを前記不揮発性半導体記憶装置から読み出し、読み出された第１データに含まれたフェイルビットを訂正し、前記第１データの訂正したフェイルビットに関する情報を含む第１スペアデータを生成し、前記第１スペアデータを前記不揮発性半導体記憶装置に記憶させる、
メモリシステム。
前記不揮発性半導体記憶装置を制御するメモリコントローラと、を備え、
前記複数のページは、第１ページを含み、
前記メモリコントローラは、前記第１ページに記憶された第１データを前記不揮発性半導体記憶装置から読み出し、読み出された第１データに含まれたフェイルビットを訂正し、前記第１データの訂正したフェイルビットに関する情報を含む第１スペアデータを生成し、前記第１スペアデータを前記不揮発性半導体記憶装置に記憶させる、
メモリシステム。
【請求項2】
前記メモリコントローラは、前記第１ページの読み出し動作において、前記第１ページに記憶された前記第１データと、前記第１スペアデータとを前記不揮発性半導体記憶装置から読み出し、前記第１スペアデータに基づいて、前記読み出された第１データに含まれたフェイルビットを訂正する、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項3】
前記読み出された第１データには、前記フェイルビットを含む第２データと、前記第２データと異なる第３データと、が含まれ、
前記第１スペアデータは前記第２データに基づいて生成され、
前記第１スペアデータは前記第３データに基づかない
請求項１に記載のメモリシステム。
前記第１スペアデータは前記第２データに基づいて生成され、
前記第１スペアデータは前記第３データに基づかない
請求項１に記載のメモリシステム。
【請求項4】
前記第１スペアデータは、訂正されたフェイルビットの訂正後のビットの情報と、前記訂正されたフェイルビットのアドレス情報とを含む、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項5】
前記第１スペアデータは、前記読み出された第１データを用いて生成されたパリティを含む、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項6】
前記複数のページは、前記第１ページと異なり且つ前記第１スペアデータが記憶された第２ページを含む、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項7】
前記不揮発性半導体記憶装置は、前記第１ページを有する第１メモリデバイスと、前記第２ページを有する第２メモリデバイスとを含む、
請求項６に記載のメモリシステム。
請求項６に記載のメモリシステム。
【請求項8】
前記メモリコントローラは、前記第１ページの読み出し動作において、前記第１メモリデバイスによる前記第１ページの読み出しと、前記第２メモリデバイスによる前記第２ページの読み出しとを並列に実行させる、
請求項７に記載のメモリシステム。
請求項７に記載のメモリシステム。
【請求項9】
前記複数のページは、第３ページを含み、
前記メモリコントローラは、前記第３ページに記憶された第２データを前記不揮発性半導体記憶装置から読み出し、読み出された第２データに含まれたフェイルビットを訂正し、前記第２データの訂正したフェイルビットに関する情報を含む第２スペアデータを生成し、前記第１スペアデータを前記第２ページに記憶させる際に、前記第２スペアデータも前記第２ページに記憶させる、
請求項６に記載のメモリシステム。
前記メモリコントローラは、前記第３ページに記憶された第２データを前記不揮発性半導体記憶装置から読み出し、読み出された第２データに含まれたフェイルビットを訂正し、前記第２データの訂正したフェイルビットに関する情報を含む第２スペアデータを生成し、前記第１スペアデータを前記第２ページに記憶させる際に、前記第２スペアデータも前記第２ページに記憶させる、
請求項６に記載のメモリシステム。
【請求項10】
前記第２ページは、前記第１スペアデータと前記第２スペアデータとに基づいて生成されたパリティを含む、
請求項９に記載のメモリシステム。
請求項９に記載のメモリシステム。
【請求項11】
前記メモリコントローラは、前記第１スペアデータを前記第１ページに記憶させる、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項12】
前記メモリデバイスは、前記第１スペアデータを前記第１ページに記憶させる書き込み動作において、前記第１データが記憶された複数のメモリセルを書き込み禁止に設定する、
請求項１１に記載のメモリシステム。
請求項１１に記載のメモリシステム。
【請求項13】
前記メモリコントローラは、外部のホストデバイスからの命令に依らずに、前記複数のページのそれぞれに対する読み出し動作を定期的に実行し、読み出したデータの訂正結果に基づいて前記複数のページのそれぞれのフェイルビット数を確認し、前記フェイルビット数に基づいて、フェイルビットに関する情報を含むスペアデータを生成する、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項14】
前記メモリコントローラは、前記読み出された第１ページのデータに含まれたフェイルビット数が、第１の閾値以上且つ前記第１の閾値よりも大きい第２の閾値未満である場合に、前記第１スペアデータを生成する、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項15】
前記メモリコントローラは、前記読み出された第１ページのデータに含まれたフェイルビット数が、前記第１の閾値未満である場合に、前記第１スペアデータを生成しない、
請求項１４に記載のメモリシステム。
請求項１４に記載のメモリシステム。
【請求項16】
前記複数のページは、第４ページを含み、
前記メモリコントローラは、前記読み出された第１ページのデータに含まれたフェイルビット数が、前記第２の閾値以上である場合に、訂正された前記第１データを前記第４ページに記憶させる、
請求項１４に記載のメモリシステム。
前記メモリコントローラは、前記読み出された第１ページのデータに含まれたフェイルビット数が、前記第２の閾値以上である場合に、訂正された前記第１データを前記第４ページに記憶させる、
請求項１４に記載のメモリシステム。
【請求項17】
前記メモリコントローラは、外部のホストデバイスから受け取った論理アドレスと、前記複数のページの物理アドレスとを関連付けるルックアップテーブルを有し、
前記ルックアップテーブルは、前記第１ページの物理アドレスを含む第１エントリと、前記第１エントリと関連付けられた前記第１スペアデータの物理アドレスとを含み、且つ前記第１エントリと関連付けられた第２エントリとを含む、
請求項１に記載のメモリシステム。
前記ルックアップテーブルは、前記第１ページの物理アドレスを含む第１エントリと、前記第１エントリと関連付けられた前記第１スペアデータの物理アドレスとを含み、且つ前記第１エントリと関連付けられた第２エントリとを含む、
請求項１に記載のメモリシステム。
【請求項18】
前記ルックアップテーブルは、前記第１スペアデータの前記物理アドレスを含み、且つ前記第１エントリと関連付けられた第２エントリとを含む、
請求項１７に記載のメモリシステム。
請求項１７に記載のメモリシステム。
【請求項19】
前記第１スペアデータの前記物理アドレスは、前記第１エントリに含まれる、
請求項１７に記載のメモリシステム。
請求項１７に記載のメモリシステム。
【請求項20】
前記複数のメモリセルは、５ビット以上のデータを記憶するメモリセルを含む、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、メモリシステムに関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１８／０２５３３４７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリデバイスの信頼性を向上させる。
【課題を解決するための手段】
【0005】
実施形態のメモリシステムは、不揮発性半導体記憶装置と、メモリコントローラとを含む。不揮発性半導体記憶装置は、複数のページに対応する複数のメモリセルを有する。メモリコントローラは、不揮発性半導体記憶装置を制御する。複数のページは、第１ページを含む。メモリコントローラは、第１ページに記憶された第１データを不揮発性半導体記憶装置から読み出し、読み出された第１データに含まれたフェイルビットを訂正し、第１データの訂正したフェイルビットに関する情報を含む第１スペアデータを生成し、第１スペアデータを不揮発性半導体記憶装置に記憶させる。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステムの全体構成の一例を示すブロック図。
【図2】第１実施形態に係るメモリデバイスの構成の一例を示すブロック図。
【図3】第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
【図4】第１実施形態に係るメモリデバイスにおけるメモリセルトランジスタの閾値電圧分布の一例を示す模式図。
【図5】第１実施形態に係るメモリシステムにおける１ページの構成の一例を示す模式図。
【図6】第１実施形態に係るメモリシステムにおけるスペアページの構成の一例を示す模式図。
【図7】第１実施形態に係るメモリシステムにおけるＬＵＴの構成の一例を示すテーブル。
【図8】第１実施形態に係るメモリシステムの読み出し動作の一例を示すフローチャート。
【図9】第１実施形態に係るメモリシステムのパトロール動作の一例を示すフローチャート。
【図10】第１実施形態に係るメモリシステムのパトロール読み出し処理の一例を示すフローチャート。
【図11】第１実施形態に係るメモリシステムのスペアデータ書き込み処理の一例を示すフローチャート。
【図12】第１実施形態に係るメモリシステムのスペアデータ書き込み処理の具体例を示す概略図。
【図13】第１実施形態に係るメモリシステムのスペアデータ書き込み処理によるＬＵＴの変化の一例を示す概略図。
【図14】第１実施形態に係るメモリシステムのリフレッシュ動作の一例を示すフローチャート。
【図15】第１実施形態に係るメモリシステムのリフレッシュ動作によるＬＵＴの変化の一例を示す概略図。
【図16】第２実施形態に係るメモリシステムにおけるスペアページの構成の一例を示す模式図。
【図17】第２実施形態に係るメモリシステムの読み出し動作の一例を示すフローチャート。
【図18】第２実施形態に係るメモリシステムの読み出し動作の具体例を示す概略図。
【図19】第３実施形態に係るメモリシステムにおける１ページの構成の一例を示す模式図。
【図20】第３実施形態に係るメモリシステムにおいて１ページに記憶される情報の構成の一例を示す模式図。
【図21】第３実施形態に係るメモリシステムにおけるＬＵＴの構成の一例を示すテーブル。
【図22】第３実施形態に係るメモリシステムの読み出し動作の一例を示すフローチャート。
【図23】第３実施形態に係るメモリシステムのスペアデータ書き込み処理の一例を示すフローチャート。
【図24】第３実施形態に係るメモリシステムのスペアデータ書き込み処理の具体例を示す概略図。
【図25】第３実施形態に係るメモリシステムのスペアデータ書き込み処理によるＬＵＴの変化の一例を示す概略図。
【図26】第３実施形態に係るメモリシステムのリフレッシュ動作によるＬＵＴの変化の一例を示す概略図。
【図27】第４実施形態に係るメモリシステムにおいて１ページに記憶される情報の構成の一例を示す模式図。
【図28】第４実施形態に係るメモリシステムの読み出し動作の一例を示すフローチャート。
【図29】第４実施形態に係るメモリシステムの読み出し動作の具体例を示す概略図。
【発明を実施するための形態】
【0007】
以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。構成の図示は、適宜省略されている。本明細書において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字や文字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。
【0008】
＜１＞第１実施形態
第１実施形態に係るメモリシステム１は、複数のページの各々で検出されたフェイルビットを訂正するための情報を、他のページにまとめて記憶させる機能を有する。以下に、第１実施形態に係るメモリシステム１の詳細について説明する。
第１実施形態に係るメモリシステム１は、複数のページの各々で検出されたフェイルビットを訂正するための情報を、他のページにまとめて記憶させる機能を有する。以下に、第１実施形態に係るメモリシステム１の詳細について説明する。
【0009】
＜１－１＞構成
＜１－１－１＞メモリシステム１の全体構成
図１は、第１実施形態に係るメモリシステム１の全体構成の一例を示すブロック図である。図１に示すように、メモリシステム１は、外部のホストデバイス３０に接続され、ホストデバイス３０からの命令に応じた動作を実行可能に構成される。メモリシステム１は、例えば、メモリセット１０及びメモリコントローラ２０を備える。
＜１－１－１＞メモリシステム１の全体構成
図１は、第１実施形態に係るメモリシステム１の全体構成の一例を示すブロック図である。図１に示すように、メモリシステム１は、外部のホストデバイス３０に接続され、ホストデバイス３０からの命令に応じた動作を実行可能に構成される。メモリシステム１は、例えば、メモリセット１０及びメモリコントローラ２０を備える。
【0010】
メモリセット１０は、互いに異なる半導体チップに設けられた複数のメモリデバイスＭＤ０～１５を含む。メモリセット１０に含まれたメモリデバイスＭＤの個数は、任意の個数に設計され得る。各メモリデバイスＭＤは、例えば、データを不揮発に記憶するＮＡＮＤ型フラッシュメモリである。各メモリデバイスＭＤは、ページ単位でデータを記憶し得る。メモリデバイスＭＤの詳細な構成については後述する。
【0011】
メモリコントローラ２０は、各メモリデバイスＭＤを独立に制御可能に構成される。メモリコントローラ２０は、ホストデバイス３０からの命令に応じて、読み出し動作、書き込み動作、及び消去動作などの実行を各メモリデバイスＭＤに命令し得る。メモリコントローラ２０は、例えば、ＳｏＣ（System on Chip）である。
【0012】
メモリコントローラ２０は、例えば、ＣＰＵ（Central Processing Unit）２１、ＲＯＭ（Read Only Memory）２２、バッファメモリ２３、ＲＡＭ（Random Access Memory）２４、ＥＣＣ（Error Correction Code）回路２５、ホストインターフェース回路２６、及びＮＡＮＤインターフェース回路２７を含む。
【0013】
ＣＰＵ２１は、メモリコントローラ２０全体の動作を制御する回路である。ＣＰＵ２１は、例えば、ホストデバイス３０から受信した命令に応じたコマンドを発行して、発行したコマンドをメモリデバイスＭＤに送信する。また、ＣＰＵ２１は、メモリデバイスＭＤの記憶空間を管理するための様々な処理を実行する。このような処理としては、パトロール動作、ガベージコレクション、ウェアレベリングなどが挙げられる。パトロール動作は、複数のページの各々で検出されたフェイルビットを訂正するための情報を、他のページにまとめて記憶させる処理を含む。パトロール動作の詳細については後述する。
【0014】
ＲＯＭ２２は、データを不揮発に保持する読み出し専用の記憶装置である。ＲＯＭ２２は、例えば、メモリコントローラ２０の制御プログラムや制御データなどを記憶する。
【0015】
バッファメモリ２３は、一時的な記憶領域としても使用される記憶装置である。バッファメモリ２３は、例えば、ホストデバイス３０から書き込みを指示されたデータ（以下、“書き込みデータ”と呼ぶ）や、メモリデバイスＭＤから読み出されたデータ（以下、“読み出しデータ”と呼ぶ）などを一時的に記憶する。バッファメモリ２３は、メモリコントローラ２０に外部接続されてもよい。バッファメモリ２３としては、例えば、ＤＲＡＭ（Dynamic Random Access Memory）が使用される。
【0016】
ＲＡＭ２４は、ＣＰＵ２１の作業領域として使用される記憶装置である。ＲＡＭ２４は、例えば、メモリデバイスＭＤの記憶領域を管理するためのルックアップテーブル（ＬＵＴ：Look Up Table）２８を記憶する。ＬＵＴ２８は、メモリシステム１のパワーオン時に、メモリセット１０から読み出される。ＬＵＴ２８は、メモリシステム１のパワーオフ時に、メモリセット１０に記憶される。ＬＵＴ２８は、メモリシステム１の動作に応じて適宜書き換えられる。ＣＰＵ２１は、ＬＵＴ２８の差分を生成し、メモリセット１０に適宜バックアップしてもよい。ＲＡＭ２４としては、例えば、ＤＲＡＭやＳＲＡＭ（Static Random Access Memory）などが使用される。
【0017】
ＥＣＣ回路２５は、データのエラー訂正に関する処理を実行する回路である。ＥＣＣ回路２５は、書き込み動作において、ホストデバイス３０から受信した書き込みデータのページ毎にパリティを生成する。生成されたパリティは、書き込みデータに付加され、メモリデバイスＭＤに書き込まれる。ＥＣＣ回路２５は、読み出し動作において、メモリデバイスＭＤから受信した読み出しデータ（データ及びパリティの組）に基づいて、シンドロームを生成する。そして、ＥＣＣ回路２５は、生成したシンドロームに基づいて読み出しデータのエラーを検出し、検出したエラーを訂正する。以下では、検出されたエラーのことを、“フェイルビットＦＢ”と呼ぶ。データのエラー訂正に関する処理は、“エラー訂正処理”、又は“ＥＣＣ（Error Checking and Correcting）処理”と呼ばれてもよい。
【0018】
ホストインターフェース回路２６は、ホストデバイス３０と接続されるハードウェアインターフェースである。ホストインターフェース回路２６は、メモリコントローラ２０とホストデバイス３０との間の通信を司る。ホストインターフェース回路２６は、例えば、ＳＡＴＡ（Serial Advanced Technology Attachment）、ＳＡＳ（Serial Attached SCSI）、ＰＣＩｅ（PCI Express）ＴＭなどの通信インターフェイス規格をサポートする。
【0019】
ＮＡＮＤインターフェース回路２７は、各メモリデバイスＭＤと接続されるハードウェアインターフェースである。ＮＡＮＤインターフェース回路２７は、メモリコントローラ２０とメモリセット１０との通信を司る。ＮＡＮＤインターフェース回路２７とメモリデバイスＭＤとの間の接続は、ＮＡＮＤインターフェイス規格をサポートする。
【0020】
ＮＡＮＤインターフェース回路２７には、例えば、並列に制御可能なチャネルＣＨ０～ＣＨ３が接続される。チャネルＣＨ０は、メモリデバイスＭＤ０、ＭＤ４、ＭＤ８及びＭＤ１２に接続される。チャネルＣＨ１は、メモリデバイスＭＤ１、ＭＤ５、ＭＤ９及びＭＤ１３に接続される。チャネルＣＨ２は、メモリデバイスＭＤ２、ＭＤ６、ＭＤ１０及びＭＤ１４に接続される。チャネルＣＨ３は、メモリデバイスＭＤ３、ＭＤ７、ＭＤ１１及びＭＤ１５に接続される。並列に制御され得る複数のメモリデバイスＭＤの組は、例えば、“バンク”と呼ばれる。本例では、メモリセット１０が、４つのバンクＢ０～Ｂ３を含む。バンクＢ０は、メモリデバイスＭＤ０～ＭＤ３を含む。バンクＢ１は、メモリデバイスＭＤ４～ＭＤ７を含む。バンクＢ２は、メモリデバイスＭＤ８～ＭＤ１１を含む。バンクＢ３は、メモリデバイスＭＤ１２～ＭＤ１５を含む。同じチャネルＣＨに接続された複数のメモリデバイスＭＤは、メモリデバイスＭＤとＮＡＮＤインターフェース回路２７との間の通信を伴う動作を除き、並列に動作し得る。なお、メモリセット１０が備えるメモリデバイスＭＤの数や、バンク及びチャネルの構成は、任意に設計され得る。
【0021】
＜１－１－２＞メモリデバイスＭＤの構成
図２は、第１実施形態に係るメモリデバイスＭＤの構成の一例を示すブロック図である。図２に示すように、メモリデバイスＭＤは、例えば、メモリセルアレイ１０１、入出力回路１０２、レジスタ回路１０３、ロジック制御回路１０４、シーケンサ１０５、レディビジー制御回路１０６、ドライバ回路１０７、ロウデコーダモジュール１０８、及びセンスアンプモジュール１０９を含む。
図２は、第１実施形態に係るメモリデバイスＭＤの構成の一例を示すブロック図である。図２に示すように、メモリデバイスＭＤは、例えば、メモリセルアレイ１０１、入出力回路１０２、レジスタ回路１０３、ロジック制御回路１０４、シーケンサ１０５、レディビジー制御回路１０６、ドライバ回路１０７、ロウデコーダモジュール１０８、及びセンスアンプモジュール１０９を含む。
【0022】
メモリセルアレイ１０１は、複数のブロックＢＬＫ０～ＢＬＫｎ（“ｎ”は、１以上の整数）を含む。ブロックＢＬＫは、複数のメモリセルの集合である。ブロックＢＬＫは、複数のページを含む。ページは、データの読み出し及び書き込みが実行される単位である。図示が省略されているが、メモリセルアレイ１０１には、複数のビット線ＢＬ０～ＢＬｍ（“ｍ”は１以上の整数）と、複数のワード線ＷＬとが設けられる。各メモリセルは、例えば、１つのビット線ＢＬと１つのワード線ＷＬとに関連付けられる。
【0023】
入出力回路１０２は、メモリコントローラ２０との間の入出力信号Ｉ／Ｏの送受信を司るインターフェース回路である。入出力回路１０２は、例えば、８ビットの信号（Ｉ／Ｏ０～Ｉ／Ｏ７）を並列に入出力し得る。入出力信号Ｉ／Ｏは、データ、ステータス情報、アドレス情報、コマンドなどを含み得る。入出力回路１０２は、データを、センスアンプモジュール１０９とメモリコントローラ２０とのそれぞれとの間で入出力し得る。入出力回路１０２は、レジスタ回路１０３から転送されたステータス情報を、メモリコントローラ２０に出力し得る。入出力回路１０２は、メモリコントローラ２０から転送されたアドレス情報及びコマンドのそれぞれを、レジスタ回路１０３に出力し得る。
【0024】
レジスタ回路１０３は、ステータス情報、アドレス情報、及びコマンドなどを一時的に記憶可能な回路である。ステータス情報は、メモリコントローラ２０からの指示に基づいて入出力回路１０２に転送され、メモリコントローラ２０に出力される。アドレス情報は、ブロックアドレス、ページアドレス、カラムアドレスなどを含み得る。ブロックアドレスは、各ブロックＢＬＫに割り当てられる。各ブロックＢＬＫは、ブロックアドレスに基づいて特定され得る。ページアドレスは、例えば、各ワード線ＷＬに割り当てられる。各ページは、ページアドレスに基づいて特定され得る。カラムアドレスは、各ビット線ＢＬに割り当てられる。ページ内の各メモリセルは、カラムアドレスに基づいて特定され得る。コマンドは、メモリデバイスＭＤの各種動作に関する命令を含む。
【0025】
ロジック制御回路１０４は、メモリコントローラ２０から受信した制御信号に基づいて、入出力回路１０２及びシーケンサ１０５のそれぞれを制御する。このような制御信号としては、例えば、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ及びＷＰｎが使用される。信号ＣＥｎは、メモリデバイスＭＤをイネーブルにする信号である。信号ＣＬＥは、受け取った入出力信号Ｉ／ＯがコマンドＣＭＤであることを入出力回路１０２に通知する信号である。信号ＡＬＥは、受け取った入出力信号Ｉ／Ｏがアドレス情報ＡＤＤであることを入出力回路１０２に通知する信号である。信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を入出力回路１０２に命令する信号である。信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を入出力回路１０２に命令する信号である。信号ＷＰｎは、電源のオンオフ時にメモリデバイスＭＤを保護状態にする信号である。
【0026】
シーケンサ１０５は、メモリデバイスＭＤの全体の動作を制御する回路である。例えば、シーケンサ１０５は、レジスタ回路１０３に記憶されたコマンド及びアドレス情報に基づいて、読み出し動作、書き込み動作、消去動作などを実行する。また、シーケンサ１０５は、メモリデバイスＭＤの動作及び状態に基づいて、レジスタ回路１０３内のステータス情報を更新する。
【0027】
レディビジー制御回路１０６は、シーケンサ１０５の動作状態に基づいて、信号ＲＢｎを生成する。信号ＲＢｎは、メモリデバイスＭＤがレディ状態であるかビジー状態であるかを、メモリコントローラ２０に通知する信号である。“レディ状態”は、メモリデバイスＭＤがメモリコントローラ２０からの命令を受け付ける状態である。“ビジー状態”は、メモリデバイスＭＤがメモリコントローラ２０からの命令を受け付けない状態である。
【0028】
ドライバ回路１０７は、シーケンサ１０５の制御に基づいて、読み出し動作、書き込み動作、消去動作などで使用される電圧を生成する。そして、ドライバ回路１０７は、生成した電圧を、メモリセルアレイ１０１、ロウデコーダモジュール１０８、及びセンスアンプモジュール１０９に供給する。
【0029】
ロウデコーダモジュール１０８は、メモリセルアレイ１０１に設けられたロウ方向の配線（ワード線ＷＬなど）に接続された回路である。ロウデコーダモジュール１０８は、複数のブロックＢＬＫ０～ＢＬＫｎにそれぞれ関連付けられた複数のロウデコーダＲＤ０～ＲＤｎを含む。各ロウデコーダＲＤは、ブロックアドレスをデコード可能なブロックデコーダを含む。ロウデコーダモジュール１０８は、各ロウデコーダＲＤのブロックデコーダのデコード結果に基づいて、ブロックＢＬＫを選択する。ロウデコーダモジュール１０８は、例えば、選択されたブロックＢＬＫ内のワード線ＷＬなどに、関連付けられたロウデコーダＲＤを介して、ドライバ回路１０７から供給された電圧を転送する。
【0030】
センスアンプモジュール１０９は、メモリセルアレイ１０１に設けられたカラム方向の配線（ビット線ＢＬ）に接続された回路である。センスアンプモジュール１０９は、複数のビット線ＢＬ０～ＢＬｍにそれぞれ関連付けられた複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍを含む。各センスアンプユニットＳＡＵは、関連付けられたビット線ＢＬに電圧を印加する機能と、ビット線ＢＬの電圧に基づいてデータを判定する機能と、データを一時的に記憶する機能を有する。センスアンプモジュール１０９は、読み出し動作において、メモリセルアレイ１０１からデータを読み出し、読み出したデータを入出力回路１０２に転送する。また、センスアンプモジュール１０９は、書き込み動作において、入出力回路１０２から受け取ったデータに基づいて、ビット線ＢＬに所望の電圧を印加する。
【0031】
なお、メモリデバイスＭＤにおいて、メモリセルアレイ１０１、ロウデコーダモジュール１０８、及びセンスアンプモジュール１０９の組は、例えば、“プレーン”とも呼ばれる。各メモリデバイスＭＤは、複数のプレーンを備えていてもよい。メモリデバイスＭＤは、複数のプレーンに対して並列に読み出し動作、書き込み動作、消去動作を実行し得る。プレーンは、メモリセルアレイ１０１、ロウデコーダモジュール１０８、及びセンスアンプモジュール１０９以外の回路を含んでいてもよい。
【0032】
＜１－１－３＞メモリセルアレイ１０１の回路構成
図３は、第１実施形態に係るメモリデバイスＭＤが備えるメモリセルアレイ１０１の回路構成の一例を示す回路図である。図３は、メモリセルアレイ１０１に含まれた複数のブロックＢＬＫのうち１つを示している。図３に示すように、ブロックＢＬＫには、複数のビット線ＢＬ０～ＢＬｍと、複数のワード線ＷＬ０～ＷＬ７と、選択ゲート線ＳＧＤ０～ＳＧＤ４と、選択ゲート線ＳＧＳと、ソース線ＳＬとが設けられる。選択ゲート線ＳＧＤ０～ＳＧＤ４及びＳＧＳとワード線ＷＬ０～ＷＬ７とは、ブロックＢＬＫ毎に設けられる。ビット線ＢＬ０～ＢＬｍは、複数のブロックＢＬＫで共有される。ソース線ＳＬは、複数のブロックＢＬＫで共有されてもよいし、分割されてもよい。
図３は、第１実施形態に係るメモリデバイスＭＤが備えるメモリセルアレイ１０１の回路構成の一例を示す回路図である。図３は、メモリセルアレイ１０１に含まれた複数のブロックＢＬＫのうち１つを示している。図３に示すように、ブロックＢＬＫには、複数のビット線ＢＬ０～ＢＬｍと、複数のワード線ＷＬ０～ＷＬ７と、選択ゲート線ＳＧＤ０～ＳＧＤ４と、選択ゲート線ＳＧＳと、ソース線ＳＬとが設けられる。選択ゲート線ＳＧＤ０～ＳＧＤ４及びＳＧＳとワード線ＷＬ０～ＷＬ７とは、ブロックＢＬＫ毎に設けられる。ビット線ＢＬ０～ＢＬｍは、複数のブロックＢＬＫで共有される。ソース線ＳＬは、複数のブロックＢＬＫで共有されてもよいし、分割されてもよい。
【0033】
ブロックＢＬＫは、例えば、５つのストリングユニットＳＵ０～ＳＵ４を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられる。すなわち、各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳにより共有される。各ＮＡＮＤストリングＮＳは、関連付けられたビット線ＢＬとソース線ＳＬとの間に接続される。
【0034】
各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴＤ及びＳＴＳを含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を有するメモリセルであり、データを不揮発に保持（記憶）する。メモリセルトランジスタＭＴの閾値電圧は、電荷蓄積層に注入された電荷量に基づいて変更され得る。メモリセルトランジスタＭＴは、閾値電圧に応じたデータを記憶する。選択トランジスタＳＴＤ及びＳＴＳのそれぞれは、ストリングユニットＳＵの選択に使用される。
【0035】
各ＮＡＮＤストリングＮＳでは、選択トランジスタＳＴＤ、メモリセルトランジスタＭＴ７～ＭＴ０、及び選択トランジスタＳＴＳが、この順番に、直列に接続される。具体的には、選択トランジスタＳＴＤのドレイン及びソースは、関連付けられたビット線ＢＬと、メモリセルトランジスタＭＴ７のドレインとにそれぞれ接続される。選択トランジスタＳＴＳのドレイン及びソースは、メモリセルトランジスタＭＴ０のソースと、ソース線ＳＬとにそれぞれ接続される。メモリセルトランジスタＭＴ０～ＭＴ７は、選択トランジスタＳＴＤ及びＳＴＳの間で直列に接続される。
【0036】
選択ゲート線ＳＧＤ０～ＳＧＤ４は、それぞれストリングユニットＳＵ０～ＳＵ４に関連付けられる。各選択ゲート線ＳＧＤは、関連付けられたストリングユニットＳＵに含まれた複数の選択トランジスタＳＴＤのそれぞれのゲートに接続される。選択ゲート線ＳＧＳは、関連付けられたブロックＢＬＫに含まれた複数の選択トランジスタＳＴＳのそれぞれのゲートに接続される。ワード線ＷＬ０～ＷＬ７は、関連付けられたブロックＢＬＫに含まれた複数のメモリセルトランジスタＭＴ０～ＭＴ７のそれぞれの制御ゲートにそれぞれ接続される。
【0037】
本明細書では、同一のストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合のことを、“セルユニットＣＵ”と呼ぶ。本明細書では、セルユニットＣＵに含まれた複数のメモリセルトランジスタＭＴの各々の１ビットデータの集合が、“１ページ”若しくは“１ページデータ”として定義される。セルユニットＣＵは、各メモリセルトランジスタＭＴが記憶するデータのビット数に応じて２ページデータ以上の記憶容量を有し得る。
【0038】
なお、第１実施形態に係るメモリデバイスＭＤが備えるメモリセルアレイ１０１の回路構成は、その他の構成であってもよい。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴＤ及びＳＴＳのそれぞれの数は、任意の数に設計され得る。
【0039】
＜１－１－４＞メモリセルトランジスタＭＴの閾値電圧分布
図４は、第１実施形態に係るメモリデバイスＭＤにおけるメモリセルトランジスタＭＴの閾値電圧分布の一例を示す模式図である。図４の（１）～（７）は、それぞれ１ビットデータ～７ビットデータがメモリセルトランジスタＭＴに記憶される場合のメモリセルトランジスタＭＴの閾値電圧分布を示している。図４に示された各分布図の横軸は、メモリセルトランジスタＭＴの閾値電圧（Ｖｔｈ）に対応する。図４に示された各分布図の縦軸は、メモリセルトランジスタＭＴの数（ＮＭＴｓ）に対応する。図４に示すように、メモリセルトランジスタＭＴの閾値電圧分布では、１つのメモリセルトランジスタＭＴが記憶するデータのビット数に応じた複数のステートが形成される。
図４は、第１実施形態に係るメモリデバイスＭＤにおけるメモリセルトランジスタＭＴの閾値電圧分布の一例を示す模式図である。図４の（１）～（７）は、それぞれ１ビットデータ～７ビットデータがメモリセルトランジスタＭＴに記憶される場合のメモリセルトランジスタＭＴの閾値電圧分布を示している。図４に示された各分布図の横軸は、メモリセルトランジスタＭＴの閾値電圧（Ｖｔｈ）に対応する。図４に示された各分布図の縦軸は、メモリセルトランジスタＭＴの数（ＮＭＴｓ）に対応する。図４に示すように、メモリセルトランジスタＭＴの閾値電圧分布では、１つのメモリセルトランジスタＭＴが記憶するデータのビット数に応じた複数のステートが形成される。
【0040】
１つのメモリセルトランジスタＭＴに１ビットデータが記憶される場合（１ｂｉｔ／ｃｅｌｌ）、メモリセルトランジスタＭＴの閾値電圧分布は、図４の（１）に示すように、２個のステートＳ０及びＳ１を有する。１ｂｉｔ／ｃｅｌｌでは、互いに異なる１ビットデータが、２個のステートＳ０及びＳ１のそれぞれに割り当てられる。
【0041】
１つのメモリセルトランジスタＭＴに２ビットデータが記憶される場合（２ｂｉｔ／ｃｅｌｌ）、メモリセルトランジスタＭＴの閾値電圧分布は、図４の（２）に示すように、４個のステートＳ０～Ｓ３を有する。２ｂｉｔ／ｃｅｌｌでは、互いに異なる２ビットデータが、４個のステートＳ０～Ｓ３のそれぞれに割り当てられる。
【0042】
１つのメモリセルトランジスタＭＴに３ビットデータが記憶される場合（３ｂｉｔ／ｃｅｌｌ）、メモリセルトランジスタＭＴの閾値電圧分布は、図４の（３）に示すように、８個のステートＳ０～Ｓ７を有する。３ｂｉｔ／ｃｅｌｌでは、互いに異なる３ビットデータが、８個のステートＳ０～Ｓ７のそれぞれに割り当てられる。
【0043】
１つのメモリセルトランジスタＭＴに４ビットデータが記憶される場合（４ｂｉｔ／ｃｅｌｌ）、メモリセルトランジスタＭＴの閾値電圧分布は、図４の（４）に示すように、１６個のステートＳ０～Ｓ１５を有する。４ｂｉｔ／ｃｅｌｌでは、互いに異なる４ビットデータが、１６個のステートＳ０～Ｓ１５のそれぞれに割り当てられる。
【0044】
１つのメモリセルトランジスタＭＴに５ビットデータが記憶される場合（５ｂｉｔ／ｃｅｌｌ）、メモリセルトランジスタＭＴの閾値電圧分布は、図４の（５）に示すように、３２個のステートＳ０～Ｓ３１を有する。５ｂｉｔ／ｃｅｌｌでは、互いに異なる５ビットデータが、３２個のステートＳ０～Ｓ３１のそれぞれに割り当てられる。
【0045】
１つのメモリセルトランジスタＭＴに６ビットデータが記憶される場合（６ｂｉｔ／ｃｅｌｌ）、メモリセルトランジスタＭＴの閾値電圧分布は、図４の（６）に示すように、６４個のステートＳ０～Ｓ６３を有する。６ｂｉｔ／ｃｅｌｌでは、互いに異なる６ビットデータが、６４個のステートＳ０～Ｓ６３のそれぞれに割り当てられる。
【0046】
１つのメモリセルトランジスタＭＴに７ビットデータが記憶される場合（７ｂｉｔ／ｃｅｌｌ）、メモリセルトランジスタＭＴの閾値電圧分布は、図４の（７）に示すように、１２８個のステートＳ０～Ｓ１２７を有する。７ｂｉｔ／ｃｅｌｌでは、互いに異なる７ビットデータが、１２８個のステートＳ０～Ｓ１２７のそれぞれに割り当てられる。
【0047】
なお、メモリセルトランジスタＭＴには、８ビット以上のデータが記憶されても良い。メモリセルトランジスタＭＴがｋビットデータ（ｋは１以上の整数）を記憶する場合、メモリセルトランジスタＭＴの閾値電圧分布は、少なくとも２ｋ個のステートが設けられる。また、隣り合うステートの間には、ベリファイ電圧と読み出し電圧とが設定される。
【0048】
メモリデバイスＭＤは、書き込み動作において、メモリセルトランジスタＭＴの閾値電圧を上昇させるプログラム動作と、ベリファイ電圧を用いた読み出し動作との組を繰り返し実行する。これにより、メモリデバイスＭＤは、メモリセルトランジスタＭＴの閾値電圧を記憶させるデータのステートに対応する電圧に設定することができ、メモリセルトランジスタＭＴにデータを記憶させることができる。
【0049】
メモリデバイスＭＤは、読み出し動作において、少なくとも１つの読み出し電圧を用いた読み出し動作を実行する。そして、メモリデバイスＭＤは、読み出し電圧が印加されたメモリセルトランジスタＭＴがオンしたか否かに基づいて、当該メモリセルトランジスタＭＴの閾値電圧に対応するステートを特定する。これにより、メモリデバイスＭＤは、各メモリセルトランジスタＭＴに記憶されたデータを判定することができる。
【0050】
＜１－１－５＞ページの構成
図５は、第１実施形態に係るメモリシステム１における１ページの構成の一例を示す模式図である。図５に示すように、１ページは、例えば、データ領域ＤＳＲと、パリティ領域ＰＳＲとを含む。データ領域ＤＳＲは、データが格納（記憶）される領域である。パリティ領域ＰＳＲは、パリティが格納（記憶）される領域である。パリティ領域ＰＳＲのサイズは、ＥＣＣ処理で要求されるエラー訂正能力に基づいて設計される。
図５は、第１実施形態に係るメモリシステム１における１ページの構成の一例を示す模式図である。図５に示すように、１ページは、例えば、データ領域ＤＳＲと、パリティ領域ＰＳＲとを含む。データ領域ＤＳＲは、データが格納（記憶）される領域である。パリティ領域ＰＳＲは、パリティが格納（記憶）される領域である。パリティ領域ＰＳＲのサイズは、ＥＣＣ処理で要求されるエラー訂正能力に基づいて設計される。
【0051】
第１実施形態に係るメモリシステム１では、書き込みデータを記憶するページと、データの訂正に使用されるページとが設けられ得る。以下では、書き込みデータを記憶するページのことを、“メインページＭＰ”と呼ぶ。データの訂正に使用されるページのことを、“スペアページＳＰ”と呼ぶ。メインページＭＰは、ホストデバイス３０から書き込みが要求されたデータと、当該データに基づいて生成されたパリティとを含む。スペアページＳＰは、少なくとも１つのメインページＭＰに関連付けられて設けられる。スペアページＳＰは、関連付けられたメインページＭＰにおいて検出されたフェイルビットの訂正に使用される情報を含む。なお、メインページＭＰには、スペアページＳＰが関連付けられていなくてもよいし、複数のスペアページＳＰが関連付けられていてもよい。
【0052】
（スペアページＳＰの構成）
図６は、第１実施形態に係るメモリシステム１におけるスペアページＳＰの構成の一例を示す模式図である。図６は、スペアページＳＰが３つのメインページＭＰ１～ＭＰ３に関連付けられた情報を格納（記憶）している場合を例示している。図６に示すように、スペアページＳＰのデータ領域ＤＳＲは、スペアデータＳＤ１、ＳＤ２及びＳＤ３を格納（記憶）する。スペアページＳＰのパリティ領域ＰＳＲは、当該スペアページＳＰのデータ領域ＤＳＲに格納されたデータに基づいて生成されたパリティを記憶する。
図６は、第１実施形態に係るメモリシステム１におけるスペアページＳＰの構成の一例を示す模式図である。図６は、スペアページＳＰが３つのメインページＭＰ１～ＭＰ３に関連付けられた情報を格納（記憶）している場合を例示している。図６に示すように、スペアページＳＰのデータ領域ＤＳＲは、スペアデータＳＤ１、ＳＤ２及びＳＤ３を格納（記憶）する。スペアページＳＰのパリティ領域ＰＳＲは、当該スペアページＳＰのデータ領域ＤＳＲに格納されたデータに基づいて生成されたパリティを記憶する。
【0053】
スペアデータＳＤ１、ＳＤ２及びＳＤ３は、それぞれメインページＭＰ１、ＭＰ２及びＭＰ３に関連付けられている。すなわち、スペアデータＳＤ１、ＳＤ２及びＳＤ３は、それぞれメインページＭＰ１、ＭＰ２及びＭＰ３において検出されたフェイルビットの訂正に使用される情報を含む。以下に、メインページＭＰ１とスペアデータＳＤ１との組を代表として、スペアデータＳＤに記憶される情報の具体例について説明する。
【0054】
図６には、メインページＭＰ１に対するＥＣＣ処理により、フェイルビットＦＢ１、ＦＢ２及びＦＢ３が検出された場合が例示されている。この場合、スペアデータＳＤ１は、フェイルビットＦＢ１に関する訂正データＣＤ１及びカラムアドレスＣＡ１の組（ＣＤ１＋ＣＡ１）と、フェイルビットＦＢ２に関する訂正データＣＤ２及びカラムアドレスＣＡ２の組（ＣＤ２＋ＣＡ２）と、フェイルビットＦＢ３に関する訂正データＣＤ３及びカラムアドレスＣＡ３の組（ＣＤ３＋ＣＡ３）とを含む。訂正データＣＤ１、ＣＤ２及びＣＤ３は、それぞれフェイルビットＦＢ１、ＦＢ２及びＦＢ３の訂正後のデータに対応する。
【0055】
なお、スペアデータＳＤ２及びＳＤ３は、スペアデータＳＤ１と同様に、関連付けられたメインページＭＰにおいて検出されたフェイルビットＦＢの訂正に使用される情報を含み得る。各スペアデータＳＤは、少なくとも１つのフェイルビットＦＢの訂正に使用される情報（訂正データＣＤ及びカラムアドレスＣＡの組）を含んでいればよい。訂正対象のビットの位置が特定可能であれば、訂正データＣＤと、カラムアドレスＣＡ以外のアドレス情報とが組み合わされてもよい。同じページに格納された複数のスペアデータＳＤの間で、関連付けられたフェイルビットＦＢの数は、異なっていてもよい。第１実施形態において、スペアページＳＰが含むスペアデータＳＤの数は、複数であることが好ましい。
【0056】
＜１－１－６＞ＬＵＴ２８の構成
以下に、ＬＵＴ２８の具体的な構成の一例について説明する。
以下に、ＬＵＴ２８の具体的な構成の一例について説明する。
【0057】
ＬＵＴ２８は、ＬＣＡ（Logical Cluster Address）をインデックスとしたテーブルである。ＬＣＡは、ＬＢＡ（Logical Block Address）をクラスタ（Cluster）単位にまとめたアドレスである。クラスタ（Cluster）は、例えば、開始ＬＢＡから連続する４ＫｉＢのユーザデータであり、メディア（Media）上のアドレス管理の最小単位である。“メディア（Media）”は、スーパーブロック（Super Block）とも呼ばれ、複数のブロックＢＬＫをまとめたものである。複数のブロックＢＬＫは、メモリデバイスＭＤに割り当てられた複数のＰＢＡ（Physical Block Address）に対応付けられる。メモリシステム１は、スーパーブロック単位で、メモリデバイスＭＤの書き込み／消去を管理し得る。ＬＵＴ２８の各エントリには、ＭＣＡ（Media Cluster Address）が記憶される。ＭＣＡは、メディアに書き込まれたデータ（クラスタ）の記憶先を示す物理アドレスである。
【0058】
メモリコントローラ２０は、メモリデバイスＭＤに対してデータの読み出しを行う場合に、ホストデバイス３０により発行されたコマンドのＬＣＡをインデックスとしてＬＵＴ２８にアクセスして、ＭＣＡを取得する。そして、メモリコントローラ２０は、取得したＭＣＡを対象として、読み出しを行う。また、メモリコントローラ２０は、メモリデバイスＭＤに対してデータの書き込みを行う場合、メモリコントローラ２０内で管理しているデータを書き込み可能なメディアのＭＣＡを特定する。そして、メモリコントローラ２０は、特定したＭＣＡにデータを書き込む。それから、メモリコントローラ２０は、書き込んだデータのＬＣＡをインデックスとして、ＬＵＴ２８のエントリを、データを書きこんだＭＣＡに更新する。つまり、ＬＵＴ２８は、データ（クラスタ）がメモリデバイスＭＤ内のユーザデータの記憶領域に書き込まれる度に更新される。
【0059】
以下では、ホストデバイス３０により指定される論理アドレスに関する情報のことを、単に“ＬＢＡ”と呼ぶ。メモリデバイスＭＤに割り当てられた物理アドレスに関する情報のことを、単に“ＰＢＡ”と呼ぶ。
【0060】
図７は、第１実施形態に係るメモリシステム１におけるＬＵＴ２８の構成の一例を示すテーブルである。図７に示すように、ＬＵＴ２８は、項目（カラム）として、例えば、“ＩＤ（識別子）”、“ＬＢＡ”、“有効”、“ＰＢＡ”、“スペア利用”、“スペアＩＤ”を有する。なお、以下で参照される図面のテーブルに記載された“ｚｚ”は、何らかの数値が記録されていることを示している。以下で参照される図面のテーブルに記載された“－”は、そのフィールドがブランク（空き）であることを示している。
【0061】
“ＩＤ”は、ＬＵＴ２８のエントリの識別子である。“有効”は、エントリに含まれた情報が有効であるか否かを示す情報である。本例では、“有効”に“○”が格納されている場合、エントリに含まれた情報が有効であることを示している。“有効”に“×”が格納されている場合、そのレコードに含まれた情報が無効であることを示している。“ＬＢＡ”は、エントリに関連付けられた論理アドレスに対応する。“ＰＢＡ”は、エントリに関連付けられた物理アドレスに対応する。“ＰＢＡ”は、例えば、チップアドレス、ブロックアドレス、ページアドレス、及びカラムアドレスを含む。チップアドレスは、複数のメモリデバイスＭＤのそれぞれに割り当てられる。各メモリデバイスＭＤは、チップアドレスに基づいて特定され得る。なお、“ＰＢＡ”の構成は、データの書き込み先が特定可能であればよい。“ＰＢＡ”としては、以上で説明された構成以外のパラメータが使用されてもよい。
【0062】
“スペア利用”は、エントリのＬＢＡに対応付けられたスペアデータＳＤが生成されているか否かを示す情報である。本例では、“スペア利用”に“○”が格納されている場合、当該エントリのＬＢＡに関連付けられたスペアデータＳＤが生成されていることを示している。“スペアＩＤ”は、スペアデータＳＤが格納されているＬＵＴ２８のエントリの位置を示す情報である。本例では、“スペア利用”に“○”が格納されている場合に、“スペアＩＤ”に情報が記録される。メインページＭＰに対応するエントリの“スペア利用”に“○”が格納されていない場合、そのエントリのＬＢＡは、スペアデータＳＤを有しない。メインページＭＰに対応するエントリの“スペア利用”に“○”が格納されている場合、そのエントリのＬＢＡには、少なくとも１つのスペアページＳＰが関連付けられている。
【0063】
本例では、“ＩＤ＝２”のエントリにおいて、“スペアＩＤ＝５５”が記録されている。この場合、“ＩＤ＝２”のエントリは、あるＬＢＡに関連付けられたメインページＭＰに対応する。そして、“スペアＩＤ＝５５”に基づいて参照される“ＩＤ＝５５”のエントリが、当該メインページＭＰのスペアデータＳＤの書き込み先を示す情報に対応する。メインページＭＰに複数のスペアデータＳＤが関連付けられる場合、“ＩＤ＝５５”のエントリの“スペア利用”に“○”が格納され、“ＩＤ＝５５”のエントリの“スペアＩＤ”により示されるエントリに、続くスペアデータＳＤのＰＢＡが格納される。
【0064】
なお、ＬＵＴ２８において、メインページＭＰとスペアデータＳＤ（スペアページＳＰ）とを関連付けるフォーマットは、これに限定されない。ＬＵＴ２８のフォーマットは、少なくともメインページＭＰの情報とスペアデータＳＤの情報とを関連付けて管理できればよい。メインページＭＰのエントリに、複数のスペアデータＳＤ（スペアページＳＰ）の使用有無に関する情報と、複数のスペアデータＳＤのＰＢＡに関する情報とが格納されてもよい。また、メモリコントローラ２０は、メインページＭＰに対応付けられたＬＵＴ２８と、スペアページＳＰに対応付けられたＬＵＴ２８とを個別に備えていてもよい。
【0065】
＜１－２＞動作
以下に、第１実施形態に係るメモリシステム１の動作について説明する。
以下に、第１実施形態に係るメモリシステム１の動作について説明する。
【0066】
＜１－２－１＞読み出し動作
メモリシステム１では、読み出し動作の処理が、スペアデータＳＤの有無に応じて変化する。図８は、第１実施形態に係るメモリシステム１の読み出し動作の一例を示すフローチャートである。以下に、図８を参照して、第１実施形態に係るメモリシステム１の読み出し動作のフローについて説明する。
メモリシステム１では、読み出し動作の処理が、スペアデータＳＤの有無に応じて変化する。図８は、第１実施形態に係るメモリシステム１の読み出し動作の一例を示すフローチャートである。以下に、図８を参照して、第１実施形態に係るメモリシステム１の読み出し動作のフローについて説明する。
【0067】
メモリコントローラ２０は、例えば、ホストデバイス３０から読み出し要求を受信すると、読み出し動作の一連の処理を開始する（開始）。メモリコントローラ２０がホストデバイス３０から受信する読み出し要求は、読み出し対象の論理アドレスを含む。
【0068】
読み出し要求を受信したメモリコントローラ２０は、ＬＵＴ２８を参照して、読み出し対象の論理アドレスに対応するエントリを検索する（ＳＴ１００）。そして、メモリコントローラ２０は、検索により特定されたエントリから、読み出し対象のＰＢＡを特定する。
【0069】
次に、メモリコントローラ２０は、特定されたＰＢＡの読み出し動作を予約する（ＳＴ１０１）。ＳＴ１０１において予約される読み出し動作は、メインページＭＰの読み出し動作に対応する。
【0070】
次に、メモリコントローラ２０は、特定されたエントリから、スペアデータＳＤがあるか否かを確認する（ＳＴ１０２）。メモリコントローラ２０は、スペアデータＳＤがあるか否かを、例えば、ＳＴ１００の処理において特定されたエントリの“スペア利用”のカラムを参照することによって確認する。
【0071】
ＳＴ１０２の処理において、スペアデータＳＤがあることが確認されなかった場合（ＳＴ１０２：ＮＯ）、メモリコントローラ２０は、ＳＴ１０４の処理に進む。
【0072】
ＳＴ１０２の処理において、スペアデータＳＤがあることが確認された場合（ＳＴ１０２：ＹＥＳ）、メモリコントローラ２０は、スペアページＳＰのＰＢＡの読み出し動作を予約する（ＳＴ１０３）。メモリコントローラ２０は、スペアページＳＰのＰＢＡを、例えば、ＳＴ１０１の処理において特定されたエントリの“スペアＩＤ”のカラムに格納された情報に基づいて特定されたエントリから特定する。ＳＴ１０３の処理が完了すると、メモリコントローラ２０は、ＳＴ１０４の処理に進む。
【0073】
ＳＴ１０４の処理において、メモリコントローラ２０は、予約した読み出し動作を実行する。具体的には、メモリコントローラ２０は、予約した読み出し動作に基づくコマンド及びアドレス情報を、読み出し対象のページを備えるメモリデバイスＭＤに送信する。すると、メモリデバイスＭＤは、受信したコマンド及びアドレス情報に基づいて、アドレス情報により指定されたページからデータを読み出す。そして、メモリデバイスＭＤは、読み出したデータをメモリコントローラ２０に送信する。メモリコントローラ２０は、少なくとも１つのメモリデバイスＭＤ（すなわち、メモリセット１０）から受信したデータをバッファメモリ２３に記憶させる。ＳＴ１０４の処理は、少なくともメインページＭＰを対象とした読み出し動作を含む。ＳＴ１０４の処理において、メモリシステム１は、メインページＭＰとスペアページＳＰとが異なるメモリデバイスＭＤ、又は同じメモリデバイスＭＤで異なるプレーンに割り当てられている場合に、メインページＭＰを対象とした読み出し動作と、スペアページＳＰを対象とした読み出し動作とを並列に実行してもよい。
【0074】
次に、メモリコントローラ２０は、メインページＭＰのエラー訂正（ＥＣＣ）処理を実行する（ＳＴ１０５）。
【0075】
次に、メモリコントローラ２０は、ＳＴ１０５の処理において、エラー訂正に失敗したか否かを確認する（ＳＴ１０６）。
【0076】
エラー訂正に失敗していない、すなわちエラー訂正に成功した場合（ＳＴ１０６：ＮＯ）、メモリコントローラ２０は、例えば、訂正したメインページＭＰの読み出しデータをホストデバイス３０に送信し、読み出し動作の一連の処理を終了する（終了）。
【0077】
エラー訂正に失敗した場合（ＳＴ１０６：ＹＥＳ）、メモリコントローラ２０は、ＳＴ１０６の処理により読み出されたスペアページＳＰのエラー訂正処理を実行する（ＳＴ１０７）。本例では、ＳＴ１０７におけるエラー訂正処理が成功するものと仮定する。
【0078】
ＳＴ１０７の処理が完了すると、メモリコントローラ２０は、スペア反映処理を実行する（ＳＴ１０８）。スペア反映処理は、スペアページＳＰの読み出しデータから、メインページＭＰに関連付けられたスペアデータＳＤを抽出する。そして、メモリコントローラ２０は、抽出されたスペアデータＳＤに含まれた訂正データＣＤを、関連付けられたカラムアドレスＣＡに基づいて、メインページＭＰの読み出しデータに反映させる。
【0079】
ＳＴ１０８の処理が完了すると、メモリコントローラ２０は、メインページＭＰの再エラー訂正処理を実行する（ＳＴ１０９）。具体的には、メモリコントローラ２０は、再エラー訂正処理において、訂正データＣＤが反映されたメインページＭＰの読み出しデータに対して、メインページＭＰのパリティを用いたエラー訂正処理を実行する。このエラー訂正処理が成功した場合に、メモリコントローラ２０は、例えば、訂正したメインページＭＰの読み出しデータをホストデバイス３０に送信し、図８の一連の処理を終了する（終了）。
【0080】
以上の説明では、読み出し動作がホストデバイス３０の要求に基づいて実行される場合について例示したが、これに限定されない。以上で説明された読み出し動作は、メモリコントローラ２０が自発的に実行する読み出し動作においても適用され得る。この場合、メモリコントローラ２０とホストデバイス３０との間の信号のやりとりが省略される。
【0081】
なお、第１実施形態において、メモリコントローラ２０は、スペアページＳＰの読み出し動作が実行された場合に、ステップＳＴ１０５及びＳＴ１０６の処理を省略しても良い。この場合、メモリコントローラ２０は、ＳＴ１０４の処理の後に、ＳＴ１０７の処理を実行する。これにより、メモリシステム１は、ＳＴ１０５及びＳＴ１０６の処理に要する時間を省略することができ、ＳＴ１０５及びＳＴ１０６の処理を経由してＳＴ１０７の処理を実行する場合よりも読み出し動作を高速化させることができる。
【0082】
＜１－２－２＞パトロール動作
第１実施形態に係るメモリシステム１は、ホストデバイス３０からの命令に基づいた動作を実行していない期間において、自発的にパトロール動作を実行する。言い換えると、第１実施形態に係るメモリシステム１は、バックグラウンド動作中に、ホストデバイス３０からの命令とは独立してパトロール動作を実行する。
第１実施形態に係るメモリシステム１は、ホストデバイス３０からの命令に基づいた動作を実行していない期間において、自発的にパトロール動作を実行する。言い換えると、第１実施形態に係るメモリシステム１は、バックグラウンド動作中に、ホストデバイス３０からの命令とは独立してパトロール動作を実行する。
【0083】
パトロール動作は、フェイルビットが増加しているページを検出する動作である。メモリシステム１は、パトロール動作において、エラー訂正ができなくなる前に、フェイルビットが増加しているページのスペアデータＳＤを生成する。また、メモリシステム１は、パトロール動作において、ページの状態（例えば、フェイルビットＦＢの数）に応じてリフレッシュ動作を実行する。メモリシステム１は、パトロール動作において、ページ毎に読み出し電圧を補正してもよい。
【0084】
【0085】
メモリコントローラ２０は、例えば、メモリシステム１がアイドル状態である場合に、所定のスケジュールに基づいてパトロール動作を開始する（開始）。
【0086】
まず、メモリコントローラ２０は、パトロール対象のアドレスを選択する（ＳＴ１１０）。パトロール対象のアドレスは、例えば、全てのブロックＢＬＫ内の全てのページである。これに限定されず、パトロール対象のアドレスとしては、各ブロックＢＬＫから抽出された代表のページが選択されても良い。パトロール対象のアドレスの設定は、パトロール動作が実行される期間毎に変更されてもよい。
【0087】
次に、メモリコントローラ２０は、パトロール読み出し処理を実行する（ＳＴ１１１）。パトロール読み出し処理は、パトロール動作の対象のページを読み出すことが可能であるか否かを確認する処理である。パトロール読み出し処理は、履歴テーブルを参照して実行される。履歴テーブルは、例えば、ワード線ＷＬ毎に、当該パトロール期間においてパトロール読み出し処理が実行されたか否かを示す情報を保持する。履歴テーブルは、少なくともＣＰＵ２１によって参照することが可能な領域に格納されていれば良く、例えばＲＡＭ２４に格納される。パトロール読み出し処理の詳細については後述する。
【0088】
次に、メモリコントローラ２０は、スペアデータＳＤのバッファ量が所定の閾値を超えたか否かを確認する（ＳＴ１１２）。この所定の閾値は、例えば、バッファメモリ２３のサイズに応じて設定される。この所定の閾値としては、例えば、複数のスペアデータＳＤの合計のサイズが少なくとも１ページ以上となる値が設定される。
【0089】
ＳＴ１１２の処理において、スペアデータＳＤのバッファ量が所定の閾値を超えていなかった場合（ＳＴ１１２：ＮＯ）、メモリコントローラ２０は、ＳＴ１１４の処理に進む。
【0090】
ＳＴ１１２の処理において、スペアデータＳＤのバッファ量が所定の閾値を超えていた場合（ＳＴ１１２：ＹＥＳ）、メモリコントローラ２０は、スペアデータ書き込み処理を実行する（ＳＴ１１３）。スペアデータ書き込み処理は、複数のスペアデータＳＤを、ページ単位で書き込む処理である。スペアデータ書き込み処理の詳細については後述する。ＳＴ１１３の処理が完了すると、メモリコントローラ２０は、ＳＴ１１４の処理に進む。
【0091】
ＳＴ１１４の処理において、メモリコントローラ２０は、スケジュールされた全てのパトロール読み出し処理が完了したか否かを確認する。
【0092】
ＳＴ１１４の処理において、スケジュールされた全てのパトロール読み出し処理が完了していなかった場合（ＳＴ１１４：ＮＯ）、メモリコントローラ２０は、ＳＴ１１０の処理に進む。すなわち、メモリコントローラ２０は、次のパトロール対象のアドレスを選択してパトロール読み出し処理を実行し、スペアデータＳＤのバッファ量に基づいて適宜スペアデータ書き込み処理を実行する。
【0093】
ＳＴ１１４の処理において、スケジュールされた全てのパトロール読み出し処理が完了していた場合（ＳＴ１１４：ＹＥＳ）、メモリコントローラ２０は、図９の一連の処理を終了する（終了）。
【0094】
＜１－２－３＞パトロール読み出し処理
図１０は、第１実施形態に係るメモリシステム１のパトロール読み出し処理の一例を示すフローチャートである。以下に、図１０を参照して、第１実施形態に係るメモリシステム１のパトロール読み出し処理のフローについて説明する。
図１０は、第１実施形態に係るメモリシステム１のパトロール読み出し処理の一例を示すフローチャートである。以下に、図１０を参照して、第１実施形態に係るメモリシステム１のパトロール読み出し処理のフローについて説明する。
【0095】
パトロール読み出し処理が開始すると、まず、メモリコントローラ２０は、選択されたアドレスの読み出し動作を実行する（ＳＴ１２０）。この選択されたアドレスは、図９のＳＴ１１０の処理により選択されたアドレスに対応する。第１実施形態において、ＳＴ１２０の処理における読み出し動作は、図８を用いて説明された読み出し動作に対応する。
【0096】
次に、メモリコントローラ２０は、フェイルビット数ＮＦＢと訂正後の値とを決定する（ＳＴ１２１）。フェイルビット数ＮＦＢは、読み出し動作において実行されたエラー訂正処理により訂正されたフェイルビットＦＢの数に応じて決定される。訂正後の値は、読み出し動作において実行されたエラー訂正処理により訂正されたビットの値に対応する。なお、ＳＴ１２１の処理において、メモリコントローラ２０は、訂正された各ビットのアドレスも管理する。
【0097】
次に、メモリコントローラ２０は、フェイルビット数ＮＦＢと、所定の閾値とを比較する（ＳＴ１２２）。本例では、ＳＴ１２２の処理で使用される所定の閾値としては、“ＴＨ１”と、“ＴＨ１”よりも大きい“ＴＨ２”とが使用される。
【0098】
ＳＴ１２２の処理において、フェイルビット数ＮＦＢがＴＨ１よりも小さい場合（ＳＴ１２２：ＮＦＢ＜ＴＨ１）、メモリコントローラ２０は、図１０の一連の処理を終了する（リターン）。
【0099】
ＳＴ１２２の処理において、フェイルビット数ＮＦＢがＴＨ１以上であり且つＴＨ２よりも小さい場合（ＳＴ１２２：ＴＨ１≦ＮＦＢ＜ＴＨ２）、メモリコントローラ２０は、ＳＴ１２３の処理に進む。
【0100】
ＳＴ１２２の処理において、フェイルビット数ＮＦＢがＴＨ２以上である場合（ＳＴ１２２：ＴＨ２≦ＮＦＢ）、メモリコントローラ２０は、ＳＴ１２６の処理に進む。
【0101】
ＳＴ１２３の処理において、メモリコントローラ２０は、スペアデータ数（すなわち、選択されたアドレスに対応付けられたスペアデータＳＤの数）が所定の個数以下であるか否かを確認する。
【0102】
ＳＴ１２３の処理において、スペアデータ数が所定の個数以下でない場合（ＳＴ１２３：ＮＯ）、メモリコントローラ２０は、ＳＴ１２６の処理に進む。
【0103】
ＳＴ１２３の処理において、スペアデータ数が所定の個数以下である場合（ＳＴ１２３：ＹＥＳ）、メモリコントローラ２０は、ＳＴ１２４の処理に進む。
【0104】
ＳＴ１２４の処理において、メモリコントローラ２０は、スペアデータＳＤを生成する。具体的には、メモリコントローラ２０は、ＳＴ１２１の処理において決定された訂正後の値に基づいて、少なくとも１つの訂正データＣＤ及びカラムアドレスＣＡの組の情報を含むスペアデータＳＤを生成する。
【0105】
ＳＴ１２４の処理が完了すると、メモリコントローラ２０は、スペアデータＳＤをバッファリングする（ＳＴ１２５）。具体的には、メモリコントローラ２０は、例えば、訂正データＣＤ及びカラムアドレスＣＡを含むスペアデータＳＤをバッファメモリ２３に記憶させる。ＳＴ１２５の処理が完了すると、メモリコントローラ２０は、図１０の一連の処理を終了する（リターン）。
【0106】
ＳＴ１２６の処理において、メモリコントローラ２０は、リフレッシュ動作を実行する。リフレッシュ動作は、訂正された読み出しデータを、他のページに書き込む動作を含む。リフレッシュ動作の詳細については後述する。ＳＴ１２６の処理が完了すると、メモリコントローラ２０は、図１０の一連の処理を終了する（リターン）。
【0107】
なお、パトロール読み出し処理は、メモリセルトランジスタＭＴが複数ビットデータを記憶する場合に、全てのビットを対象として実行されることが好ましい。すなわち、メモリコントローラ２０は、例えば、２ｂｉｔ／ｃｅｌｌ以上である場合に、ＳＴ１２０の処理において、複数ビットデータにそれぞれ対応した複数のページのそれぞれの読み出し動作を実行する。このとき、メモリシステム１は、同じセルユニットＣＵに記憶された複数ページのデータを、シーケンシャルに読み出してもよい。
【0108】
＜１－２－４＞スペアデータ書き込み処理
図１１は、第１実施形態に係るメモリシステム１のスペアデータ書き込み処理の一例を示すフローチャートである。以下に、図１１を参照して、第１実施形態に係るメモリシステム１のスペアデータ書き込み処理のフローについて説明する。
図１１は、第１実施形態に係るメモリシステム１のスペアデータ書き込み処理の一例を示すフローチャートである。以下に、図１１を参照して、第１実施形態に係るメモリシステム１のスペアデータ書き込み処理のフローについて説明する。
【0109】
スペアデータ書き込み処理が開始すると（開始）、まず、メモリコントローラ２０は、複数のスペアデータＳＤを含むスペアページＳＰの書き込み先を決定する（ＳＴ１３０）。
【0110】
次に、メモリコントローラ２０は、決定した書き込み先のメモリデバイスＭＤに対して書き込み動作の実行を指示する（ＳＴ１３１）。
【0111】
次に、メモリコントローラ２０は、ＳＴ１３１の処理において、書き込みに成功したか否かを確認する（ＳＴ１３２）。
【0112】
ＳＴ１３２の処理において、書き込みに成功していなかった場合（ＳＴ１３２：ＮＯ）、メモリコントローラ２０は、ＳＴ１３０の処理に進む。つまり、メモリコントローラ２０は、書き込み先のアドレスを変更して、スペアページＳＰの書き込み動作を実行する。
【0113】
ＳＴ１３２の処理において、書き込みに成功していた場合（ＳＴ１３２：ＹＥＳ）、メモリコントローラ２０は、スペアページＳＰの書き込み先の情報をＬＵＴ２８に記録する（ＳＴ１３３）。
【0114】
次に、メモリコントローラ２０は、スペアページＳＰに含まれた各スペアデータＳＤと、対応するメインページＭＰとの関連付け処理を実行する（ＳＴ１３４）。ＳＴ１３４の処理において、メモリコントローラ２０は、ＬＵＴ２８に、各スペアデータＳＤと対応するメインページＭＰとを関連付けた情報を記録する。
【0115】
図１２は、第１実施形態に係るメモリシステム１のスペアデータ書き込み処理の具体例を示す概略図である。図１２の（１）は、ページアドレスＰＡ１～ＰＡ４に記憶されている情報を示している。図１２の（１）に示すように、ページアドレスＰＡ１～ＰＡ３は、それぞれメインページＭＰ１～ＭＰ３に対応する。メインページＭＰ１は、フェイルビットＦＢ１～ＦＢ３を含む。メインページＭＰ２は、フェイルビットＦＢ４～ＦＢ６を含む。メインページＭＰ３は、フェイルビットＦＢ７～ＦＢ９を含む。ページアドレスＰＡ４は、データ領域ＤＳＲ及びパリティ領域ＰＳＲのそれぞれが空き状態である。ＴＨ１＝３である場合、メモリコントローラ２０は、メインページＭＰ１～ＭＰ３のそれぞれのスペアデータＳＤを生成し、バッファリングする。ＳＴ１１３の処理によりスペアデータ書き込み処理が実行されると、図１２の（１）は、図１２の（２）の状態に遷移する。
【0116】
図１２の（２）に示すように、本例では、ページアドレスＰＡ４に、スペアページＳＰが書き込まれる。ページアドレスＰＡ４のデータ領域ＤＳＲには、メインページＭＰ１～ＭＰ３にそれぞれ対応するスペアデータＳＤ１～ＳＤ３が記憶されている。ページアドレスＰＡ４のパリティ領域ＰＳＲには、スペアデータＳＤ１～ＳＤ３に基づいて生成されたパリティが記憶されている。スペアデータＳＤ１は、フェイルビットＦＢ１～ＦＢ３に対応する訂正データＣＤ及びカラムアドレス（すなわち、ＣＤ１＋ＣＡ１、ＣＤ２＋ＣＡ２、及びＣＤ３＋ＣＡ３）を含む。スペアデータＳＤ２は、フェイルビットＦＢ４～ＦＢ６に対応する訂正データＣＤ及びカラムアドレス（すなわち、ＣＤ４＋ＣＡ４、ＣＤ５＋ＣＡ５、及びＣＤ６＋ＣＡ６）を含む。スペアデータＳＤ３は、フェイルビットＦＢ７～ＦＢ９に対応する訂正データＣＤ及びカラムアドレス（すなわち、ＣＤ７＋ＣＡ７、ＣＤ８＋ＣＡ８、及びＣＤ９＋ＣＡ９）を含む。
【0117】
図１３は、第１実施形態に係るメモリシステム１のスペアデータ書き込み処理によるＬＵＴ２８の変化の一例を示す概略図であり、スペアデータＳＤの生成前後のＬＵＴ２８の変化を例示している。図１３の（１）は、ＬＵＴ２８において、ＩＤ＝２のエントリに“ＬＢＡ＝１００”、“チップアドレス＝ＭＤ０”、“ブロックアドレス＝ＢＬＫ１”、“ページアドレス＝ＰＡ１”、“カラムアドレス＝ＣＡｘｘ”が記憶され、スペア利用及びスペアＩＤのカラムが空きである場合を示している。また、ＩＤ＝５５のエントリは、未使用の状態となっている。
【0118】
ＳＴ１３３及びＳ１３４の処理によりスペアデータ書き込み処理が実行されると、図１３の（１）に示されたＬＢＡ２８は、図１３の（２）の状態に更新される。図１３の（２）に示すように、本例では、ＩＤ＝２のエントリに関連付けられたスペアデータＳＤのアドレス情報が、ＩＤ＝５５に記憶されている。この場合、ＩＤ＝２のエントリにおいて、“スペア利用＝○”及び“スペアＩＤ＝５５”が記録される。そして、ＩＤ＝５５のエントリにおいて、“ＬＢＡ＝１００”、“チップアドレス＝ＭＤ１”、“ブロックアドレス＝ＢＬＫ２”、“ページアドレス＝ＰＡ４”、“カラムアドレス＝ＣＡｙｙ”が記憶される。このように、本例では、メインページＭＰのエントリとスペアページＳＰのエントリとで、同じＬＢＡが記録され、その他のアドレス情報が異なっている。
【0119】
＜１－２－５＞リフレッシュ動作
図１４は、第１実施形態に係るメモリシステム１のリフレッシュ動作の一例を示すフローチャートである。以下に、図１４を参照して、第１実施形態に係るメモリシステム１のリフレッシュ動作のフローについて説明する。
図１４は、第１実施形態に係るメモリシステム１のリフレッシュ動作の一例を示すフローチャートである。以下に、図１４を参照して、第１実施形態に係るメモリシステム１のリフレッシュ動作のフローについて説明する。
【0120】
リフレッシュ動作が開始すると（開始）、まず、メモリコントローラ２０は、訂正されたデータの書き込み先を決定する（ＳＴ１４０）。
【0121】
次に、メモリコントローラ２０は、決定した書き込み先のメモリデバイスＭＤに対して書き込み動作の実行を指示する（ＳＴ１４１）。
【0122】
次に、メモリコントローラ２０は、ＳＴ１４１の処理において、書き込みに成功したか否かを確認する（ＳＴ１４２）。
【0123】
ＳＴ１４２の処理において、書き込みに成功していなかった場合（ＳＴ１４２：ＮＯ）、メモリコントローラ２０は、ＳＴ１４０の処理に進む。つまり、メモリコントローラ２０は、書き込み先のアドレスを変更して、訂正されたデータの書き込み動作を実行する。
【0124】
ＳＴ１４２の処理において、書き込みに成功していた場合（ＳＴ１４２：ＹＥＳ）、メモリコントローラ２０は、訂正されたデータの書き込み先の情報をＬＵＴ２８に記録する（ＳＴ１４３）。
【0125】
次に、メモリコントローラ２０は、リフレッシュ動作前のメインページＭＰとスペアデータＳＤの書き込み先の情報を、ＬＵＴ２８内で無効化する（ＳＴ１４４）。
【0126】
図１５は、第１実施形態に係るメモリシステム１のリフレッシュ動作によるＬＵＴ２８の変化の一例を示す概略図であり、第１実施形態におけるリフレッシュ動作前後のＬＵＴ２８の変化を例示している。図１５の（１）に示されたＬＢＡ２８では、ＩＤ＝２のエントリとＩＤ＝５５のエントリとに、図１３の（２）に示された情報と同じ情報が記憶されている。また、ＩＤ＝７０のエントリは、未使用の状態となっている。
【0127】
ＳＴ１４３及びＳ１４４の処理によりリフレッシュ動作が実行されると、図１５の（１）に示されたＬＢＡ２８は、図１５の（２）の状態に更新される。図１５の（２）に示すように、本例では、リフレッシュ動作が実行されたＬＢＡ＝１００に対応するデータの書き込み先のアドレス情報が、ＩＤ＝７０のエントリに記憶されている。また、ＩＤ＝７０のエントリが有効化され（“有効＝○”）、メインページＭＰに対応するＩＤ＝２のエントリと、スペアページＳＰに対応するＩＤ＝５５のエントリとのそれぞれが無効化されている（“有効＝×”）。なお、メモリコントローラ２０は、あるエントリで“有効”のカラムが無効に設定されている場合に、当該エントリにおいてスペア利用のカラムも無効と認識する。このため、無効化されたエントリにおけるスペア利用のカラムは、無効化されたことを示す情報に更新されてもよいし、されなくてもよい。
【0128】
＜１－３＞第１実施形態の効果
以上で説明された第１実施形態に係るメモリシステム１に依れば、メモリデバイスＭＤの信頼性を向上させることができる。以下に、第１実施形態の効果の詳細について説明する。
以上で説明された第１実施形態に係るメモリシステム１に依れば、メモリデバイスＭＤの信頼性を向上させることができる。以下に、第１実施形態の効果の詳細について説明する。
【0129】
ＮＡＮＤ型フラッシュメモリは、低コストな不揮発性メモリであり、様々なアプリケーションにおいて大容量のストレージとして用いられる。ＮＡＮＤ型フラッシュメモリのコストを抑制する方法としては、多値化技術が使用されている。多値化技術は、１つのメモリセルトランジスタＭＴに複数ビットデータを記憶させる技術である。図４を用いて説明されたように、メモリセルトランジスタＭＴの閾値電圧分布のステート数を増やすことによって、例えば、７ｂｉｔ／ｃｅｌｌが実現され得る。
【0130】
一方で、メモリセルトランジスタＭＴから読み出されるデータのエラーは、時間経過に伴い増加する傾向を有する。このようなデータリテンション特性の影響は、メモリセルトランジスタＭＴが記憶するデータのビット数が多くなるほど、すなわち多値化するほど大きくなる。メモリシステムでは、データリテンションの対策のために、リフレッシュ動作が実行される。リフレッシュ動作は、メモリデバイスに書き込まれた有効なデータがデータリテンションにより読み出せなくなる前に、新しいブロックＢＬＫに書き直す動作である。メモリシステムは、リフレッシュ動作を実行するトリガーとして、例えば、所定の周期でパトロール動作を実行する。そして、メモリシステムは、パトロール動作において、フェイルビットを多く含むページを検出し、当該ページのリフレッシュ動作を実行する。
【0131】
しかしながら、リフレッシュ動作は、有効なデータは保持できるが、書き込み及び消去（Ｗ／Ｅ）回数が増加し、メモリセルトランジスタＭＴの疲弊（データリテンション特性の劣化）の要因となり得る。例えば、メモリセルトランジスタＭＴのＷ／Ｅ回数のスペックは、４ｂｉｔ／ｃｅｌｌでは、例えば数千回である。一方で、５ｂｉｔ／ｃｅｌｌ及び６ｂｉｔ／ｃｅｌｌの場合のＷ／Ｅ回数のスペックは、例えば数百回程度である。また、７ｂｉｔ／ｃｅｌｌの場合のＷ／Ｅ回数のスペックは、例えば数十回程度である。このように、リフレッシュ動作によるＷ／Ｅ回数の増加は、多値化するほど、メモリシステム１の寿命に対する影響が大きくなる。従って、メモリセルトランジスタＭＴにより多くのデータを記憶させるためには、リフレッシュ動作の回数が少なくなることが好ましい。
【0132】
そこで、第１実施形態に係るメモリシステム１は、パトロール読み出し処理により検出されたフェイルビット数ＮＦＢに応じて、検出されたフェイルビットＦＢを訂正可能なスペアデータＳＤを生成する。そして、メモリシステム１は、複数のページに対応してそれぞれ生成された複数のスペアデータＳＤを、有効なデータが記憶されたページとは別の空きページにまとめて書き込む。言い換えると、メモリシステム１は、パトロール読み出し処理でフェイルビットＦＢのあるページに対してリフレッシュ動作を実行する前に、スペアデータＳＤの生成と、スペアデータ書き込み処理を実行する。
【0133】
第１実施形態に係るメモリシステム１は、スペアデータＳＤを用いることによって、データリテンション特性によりフェイルビット数ＮＦＢが増加したページのデータを訂正することができ、正確なデータを取得することができる。また、第１実施形態に係るメモリシステム１は、スペアデータＳＤによりリフレッシュ動作を実行するまでの期間が延びるため、Ｗ／Ｅ回数を減らすことができる。さらに、スペアデータＳＤを生成し、複数のスペアデータＳＤを１ページにまとめて記憶させることによって、データの訂正に必要なデータ量を抑制することができ、空き領域の使用効率を向上させることができる。
【0134】
以上のように、第１実施形態に係るメモリシステム１は、リフレッシュ動作の回数を減らすことができ、全体のＷ／Ｅ回数を減らすことができる。その結果、第１実施形態に係るメモリシステム１は、メモリセルトランジスタＭＴを５ｂｉｔ／ｃｅｌｌ～７ｂｉｔ／ｃｅｌｌのように多値化した場合においても、データの信頼性を維持し、且つメモリセルトランジスタＭＴの寿命を延ばすことができる。従って、第１実施形態に係るメモリシステム１は、メモリデバイスＭＤの信頼性を向上させることができ、５ｂｉｔ／ｃｅｌｌ以上の多値化を実用化することができる。
【0135】
＜２＞第２実施形態
第２実施形態に係るメモリシステム１は、メインページＭＰで検出されたフェイルビットが考慮された新パリティを含むスペアデータＳＤを生成する。以下に、第２実施形態に係るメモリシステム１の詳細について、第１実施形態と異なる点を説明する。
第２実施形態に係るメモリシステム１は、メインページＭＰで検出されたフェイルビットが考慮された新パリティを含むスペアデータＳＤを生成する。以下に、第２実施形態に係るメモリシステム１の詳細について、第１実施形態と異なる点を説明する。
【0136】
＜２－１＞構成
第２実施形態に係るメモリシステム１の構成は、例えば、スペアページＳＰの構成を除いて、第１実施形態に係るメモリシステム１と同様である。以下に、第２実施形態におけるスペアページＳＰの構成について説明する。
第２実施形態に係るメモリシステム１の構成は、例えば、スペアページＳＰの構成を除いて、第１実施形態に係るメモリシステム１と同様である。以下に、第２実施形態におけるスペアページＳＰの構成について説明する。
【0137】
図１６は、第２実施形態に係るメモリシステム１におけるスペアページＳＰの構成の一例を示す模式図である。図１６は、スペアページＳＰが３つのメインページＭＰ１～ＭＰ３に関連付けられた情報を格納（記憶）している場合を例示している。
【0138】
図１６に示すように、スペアページＳＰのデータ領域ＤＳＲは、スペアデータＳＤ１、ＳＤ２及びＳＤ３を記憶する。スペアページＳＰのパリティ領域ＰＳＲは、当該スペアページＳＰのデータ領域ＤＳＲに格納されたデータに基づいて生成されたパリティを記憶する。スペアデータＳＤ１、ＳＤ２及びＳＤ３は、それぞれメインページＭＰ１、ＭＰ２及びＭＰ３に関連付けられている。第２実施形態において、各スペアデータＳＤは、関連付けられたメインページＭＰにおいて検出されたフェイルビットＦＢの訂正に使用される情報と、フェイルビットＦＢが検出されたメインページＭＰのデータ領域ＤＳＲのパリティ（以下、新パリティと呼ぶ）とを含む。
【0139】
図１６には、メインページＭＰ１に対するＥＣＣ処理により、フェイルビットＦＢ１、ＦＢ２及びＦＢ３が検出された場合が例示されている。この場合、スペアデータＳＤ１は、第１実施形態と同様に、フェイルビットＦＢ１に関する訂正データＣＤ１及びカラムアドレスＣＡ１の組（ＣＤ１＋ＣＡ１）と、フェイルビットＦＢ２に関する訂正データＣＤ２及びカラムアドレスＣＡ２の組（ＣＤ２＋ＣＡ２）と、フェイルビットＦＢ３に関する訂正データＣＤ３及びカラムアドレスＣＡ３の組（ＣＤ３＋ＣＡ３）とを含む。そして、第２実施形態では、スペアデータＳＤ１が、フェイルビットＦＢが検出されたメインページＭＰ１のデータ領域ＤＳＲのパリティをさらに含む。
【0140】
なお、スペアデータＳＤ２及びＳＤ３は、スペアデータＳＤ１と同様に、関連付けられたメインページＭＰにおいて検出されたフェイルビットＦＢの訂正に使用される情報と、新パリティとを含み得る。各スペアデータＳＤは、少なくとも１つのフェイルビットＦＢの訂正に使用される情報（訂正データＣＤ及びカラムアドレスＣＡの組）と、対応付けられたメインページＭＰのデータ領域ＤＳＲの新パリティとを含んでいればよい。訂正対象のビットの位置が特定可能であれば、訂正データＣＤと、カラムアドレスＣＡ以外のアドレス情報とが組み合わされてもよい。同じページに格納された複数のスペアデータＳＤの間で、関連付けられたフェイルビットＦＢの数は、異なっていてもよい。第２実施形態において、スペアページＳＰが含むスペアデータＳＤの数は、複数であることが好ましい。
【0141】
＜２－２＞動作
第２実施形態に係るメモリシステム１の動作は、例えば、読み出し動作を除いて、第１実施形態に係るメモリシステム１と同様である。以下に、第２実施形態における読み出し動作について説明する。
第２実施形態に係るメモリシステム１の動作は、例えば、読み出し動作を除いて、第１実施形態に係るメモリシステム１と同様である。以下に、第２実施形態における読み出し動作について説明する。
【0142】
【0143】
メモリコントローラ２０は、第１実施形態と同様に、例えば、ホストデバイス３０から読み出し要求を受信すると、読み出し動作の一連の処理を開始する（開始）。
【0144】
まず、メモリコントローラ２０は、第１実施形態と同様に、ＬＵＴ２８を参照して、読み出し対象の論理アドレスに対応するエントリを検索する（ＳＴ１００）。
【0145】
次に、メモリコントローラ２０は、第１実施形態と同様に、特定されたＰＢＡの読み出し動作を予約する（ＳＴ１０１）。
【0146】
次に、メモリコントローラ２０は、第１実施形態と同様に、特定されたエントリから、スペアデータＳＤがあるか否かを確認する（ＳＴ１０２）。
【0147】
ＳＴ１０２の処理において、スペアデータＳＤがあることが確認されなかった場合（ＳＴ１０２：ＮＯ）、メモリコントローラ２０は、ＳＴ１０４の処理に進む。
【0148】
ＳＴ１０２の処理において、スペアデータＳＤがあることが確認された場合（ＳＴ１０２：ＹＥＳ）、メモリコントローラ２０は、第１実施形態と同様に、スペアページＳＰのＰＢＡの読み出し動作を予約する（ＳＴ１０３）。ＳＴ１０３の処理が完了すると、メモリコントローラ２０は、ＳＴ１０４の処理に進む。
【0149】
ＳＴ１０４の処理において、メモリコントローラ２０は、第１実施形態と同様に、予約した読み出し動作を実行する。
【0150】
次に、メモリコントローラ２０は、ＳＴ１０４の処理において、スペアデータＳＤを読み出したか否かを確認する（ＳＴ２００）。言い換えると、メモリコントローラ２０は、ＳＴ２００の処理の時点で、ＳＴ１０３の処理を経由したか否かを確認する。
【0151】
ＳＴ１０４の処理においてスペアデータＳＤを読み出していない、すなわちスペアデータＳＤの読み出し動作が実行されていない場合（ＳＴ２００：ＮＯ）、メモリコントローラ２０は、第１実施形態と同様に、メインページＭＰのエラー訂正（ＥＣＣ）処理を実行する（ＳＴ１０５）。メモリコントローラ２０は、ＳＴ１０５のエラー訂正処理に成功すると、例えば、訂正したメインページＭＰの読み出しデータをホストデバイス３０に送信し、読み出し動作の一連の処理を終了する（終了）。
【0152】
ＳＴ１０４の処理においてスペアデータＳＤを読み出している、すなわちスペアデータＳＰの読み出し動作が実行されている場合（ＳＴ２００：ＹＥＳ）、メモリコントローラ２０は、スペアページＳＰのエラー訂正（ＥＣＣ）処理を実行する（ＳＴ２０１）。本例では、ＳＴ２０１におけるエラー訂正処理が成功するものと仮定する。
【0153】
ＳＴ２０１の処理が完了すると、メモリコントローラ２０は、新パリティを用いて、メインページＭＰのエラー訂正処理を実行する（ＳＴ２０２）。具体的には、メモリコントローラ２０は、スペアページＳＰ内の関連付けられたスペアデータＳＤに含まれた新パリティを用いて、メインページＭＰのデータ領域ＤＳＲに対応する読み出しデータのエラー訂正処理を実行する。ＳＴ２０２の処理において、エラー訂正に成功すると、メモリコントローラ２０は、スペアデータＳＤに含まれた訂正データＣＤにより訂正可能なフェイルビットのみを含むデータを生成することができる。
【0154】
ＳＴ２０２の処理が完了すると、メモリコントローラ２０は、スペア反映処理を実行する（ＳＴ２０３）。すなわち、メモリコントローラ２０は、訂正されたスペアページＳＰから抽出されたスペアデータＳＤに含まれた訂正データＣＤを、関連付けられたカラムアドレスＣＡに基づいて、ＳＴ２０２の処理において生成されたデータに反映させる。そして、メモリコントローラ２０は、例えば、スペアデータＳＤにより訂正されたデータをホストデバイス３０に送信し、図１７の一連の処理を終了する（終了）。
【0155】
以上の説明では、読み出し動作がホストデバイス３０の要求に基づいて実行される場合について例示したが、これに限定されない。以上で説明された読み出し動作は、メモリコントローラ２０が自発的に実行する読み出し動作においても適用され得る。この場合、メモリコントローラ２０とホストデバイス３０との間の信号のやりとりが省略される。
【0156】
図１８は、第２実施形態に係るメモリシステム１の読み出し動作の具体例を示す概略図である。図１８は、図１６に示されたスペアページＳＰを利用して、メインページＭＰ１のデータを読み出す場合の動作を示している。図１８に示すように、まず、メモリコントローラ２０は、メインページＭＰ１とスペアページＳＰと読み出す（Ｓ１０４）。そして、メモリコントローラ２０は、Ｓ２０１の処理によって、スペアページＳＰのパリティ領域ＰＳＲのパリティを用いて、スペアページＳＰのデータ領域ＤＳＲに記憶されたデータのエラー訂正処理を実行する。これにより、メモリコントローラ２０は、メインページＭＰ１に関連付けられ、少なくとも１つの訂正データＣＤと新パリティとを含むスペアデータＳＤ１を取得することができる。
【0157】
その後、メモリコントローラ２０は、Ｓ２０２の処理によって、スペアデータＳＤ１に含まれた新パリティを用いて、メインページＭＰ１のデータ領域ＤＳＲに記憶されたデータのエラー訂正処理を実行する。なお、この場合、メインページＭＰ１のパリティ領域ＰＳＲに記憶されたパリティは無効化されている。すると、メモリコントローラ２０は、フェイルビットＦＢ１～ＦＢ３を含むデータを取得することができる。それから、メモリコントローラ２０は、Ｓ２０３の処理によって、スペアデータＳＤ１に含まれた訂正データＣＤ１～ＣＤ３を、それぞれカラムアドレスＣＡ１～ＣＡ３に基づいて、Ｓ２０２の処理により取得されたデータに反映させる。その結果、メモリコントローラ２０は、フェイルビットＦＢ１～ＦＢ３がそれぞれ訂正データＣＤ１～ＣＤ３に置き換えられたデータ、すなわちフェイルビットＦＢを含まないデータを取得することができる。
【0158】
＜２－３＞第２実施形態の効果
第２実施形態に係るメモリシステム１は、第１実施形態と同様に、メモリデバイスＭＤの信頼性を向上させることができる。また、第２実施形態に係るメモリシステム１は、第１実施形態よりもエラー訂正処理の回数が少なくなるため、読み出し動作を第１実施形態よりも高速化させることができる。
第２実施形態に係るメモリシステム１は、第１実施形態と同様に、メモリデバイスＭＤの信頼性を向上させることができる。また、第２実施形態に係るメモリシステム１は、第１実施形態よりもエラー訂正処理の回数が少なくなるため、読み出し動作を第１実施形態よりも高速化させることができる。
【0159】
＜３＞第３実施形態
第３実施形態に係るメモリシステム１は、第１実施形態で説明されたスペアデータＳＤを、メインページＭＰの余剰領域に記憶させる。以下に、第３実施形態に係るメモリシステム１の詳細について、第１実施形態と異なる点を説明する。
第３実施形態に係るメモリシステム１は、第１実施形態で説明されたスペアデータＳＤを、メインページＭＰの余剰領域に記憶させる。以下に、第３実施形態に係るメモリシステム１の詳細について、第１実施形態と異なる点を説明する。
【0160】
＜３－１＞構成
第３実施形態に係るメモリシステム１の構成は、例えば、ページの構成と、ＬＵＴ２８の構成とを除いて、第１実施形態に係るメモリシステム１と同様である。以下に、第３実施形態におけるページの構成とＬＵＴ２８の構成とについて順に説明する。
第３実施形態に係るメモリシステム１の構成は、例えば、ページの構成と、ＬＵＴ２８の構成とを除いて、第１実施形態に係るメモリシステム１と同様である。以下に、第３実施形態におけるページの構成とＬＵＴ２８の構成とについて順に説明する。
【0161】
＜３－１－１＞ページの構成
第３実施形態に係るメモリシステム１では、第１実施形態で説明されたメインページＭＰとスペアページＳＰとの組が、同じ１ページに記憶される。
第３実施形態に係るメモリシステム１では、第１実施形態で説明されたメインページＭＰとスペアページＳＰとの組が、同じ１ページに記憶される。
【0162】
図１９は、第３実施形態に係るメモリシステム１における１ページの構成の一例を示す模式図である。図１９に示すように、第３実施形態における１ページは、例えば、データ領域ＤＳＲと、パリティ領域ＰＳＲと、スペア領域ＳＳＲとを含む。スペア領域ＳＳＲは、スペアデータＳＤに関連するデータを記憶可能な領域である。スペア領域ＳＳＲは、スペアデータＳＤが生成されていないＬＢＡに関連付けられたページにおいて、空き（ブランク）である。一方で、スペア領域ＳＳＲは、スペアデータＳＤが生成されているＬＢＡに関連付けられたページにおいて、当該ページのスペアデータＳＤを含む。
【0163】
図２０は、第３実施形態に係るメモリシステム１において１ページに記憶される情報の構成の一例を示す模式図である。図２０は、１ページにデータと当該データに関連付けられたスペアデータＳＤとが記憶されている場合を例示している。
【0164】
図２０に示すように、第３実施形態におけるデータ領域ＤＳＲは、（ユーザ）データを記憶する。第３実施形態におけるパリティ領域ＰＳＲは、データ領域ＤＳＲに記憶されたデータに基づいて生成されたパリティ（以下、“第１パリティ”と呼ぶ）を記憶する。スペア領域ＳＳＲは、スペアデータＳＤを記憶する。第３実施形態におけるスペアデータＳＤは、関連付けられたデータにおいて検出されたフェイルビットＦＢの訂正に使用される情報と、当該情報に基づいて生成されたパリティ（以下、“第２パリティ”と呼ぶ）とを含む。
【0165】
図２０には、データ領域ＤＳＲに記憶されたデータに対するＥＣＣ処理により、フェイルビットＦＢ１、ＦＢ２及びＦＢ３が検出された場合が例示されている。この場合、スペアデータＳＤは、第１実施形態と同様に、フェイルビットＦＢ１に関する訂正データＣＤ１及びカラムアドレスＣＡ１の組（ＣＤ１＋ＣＡ１）と、フェイルビットＦＢ２に関する訂正データＣＤ２及びカラムアドレスＣＡ２の組（ＣＤ２＋ＣＡ２）と、フェイルビットＦＢ３に関する訂正データＣＤ３及びカラムアドレスＣＡ３の組（ＣＤ３＋ＣＡ３）と、第２パリティとを含む。
【0166】
なお、第３実施形態において、スペア領域ＳＳＲには、２つ以上のスペアデータＳＤが記憶されていてもよい。訂正対象のビットの位置が特定可能であれば、訂正データＣＤと、カラムアドレスＣＡ以外のアドレス情報とが組み合わされてもよい。同じページに格納された複数のスペアデータＳＤの間で、関連付けられたフェイルビットＦＢの数は、異なっていてもよい。
【0167】
＜３－１－２＞ＬＵＴ２８の構成
図２１は、第３実施形態に係るメモリシステム１におけるＬＵＴ２８の構成の一例を示すテーブルである。図２１に示すように、第３実施形態におけるＬＵＴ２８は、項目（カラム）として、例えば、“ＩＤ（識別子）”、“ＬＢＡ”、“有効”、“ＰＢＡ”、“スペア利用”、及び“スペアアドレス”を有する。第３実施形態における“ＩＤ（識別子）”、“ＬＢＡ”、“有効”、“ＰＢＡ”、及び“スペア利用”のそれぞれは、第１実施形態のＬＵＴ２８と同様である。“スペアアドレス”は、エントリのＬＢＡに対応付けられたスペアデータＳＤが生成されている場合に、スペアデータＳＤが記憶されたアドレス情報を示している。スペアアドレスは、例えば、カラムアドレスである。
図２１は、第３実施形態に係るメモリシステム１におけるＬＵＴ２８の構成の一例を示すテーブルである。図２１に示すように、第３実施形態におけるＬＵＴ２８は、項目（カラム）として、例えば、“ＩＤ（識別子）”、“ＬＢＡ”、“有効”、“ＰＢＡ”、“スペア利用”、及び“スペアアドレス”を有する。第３実施形態における“ＩＤ（識別子）”、“ＬＢＡ”、“有効”、“ＰＢＡ”、及び“スペア利用”のそれぞれは、第１実施形態のＬＵＴ２８と同様である。“スペアアドレス”は、エントリのＬＢＡに対応付けられたスペアデータＳＤが生成されている場合に、スペアデータＳＤが記憶されたアドレス情報を示している。スペアアドレスは、例えば、カラムアドレスである。
【0168】
本例では、“ＩＤ＝２”のエントリにおいて、“スペアアドレス＝ＣＡｘｙ”が記録されている。ＣＡｘｙは、“ＩＤ＝２”のエントリにおいて示されたデータのＰＢＡのカラムアドレスＣＡｘｘと異なっている。つまり、メモリコントローラ２０は、“スペア利用”に“○”が格納されたエントリにおいて、データのＰＢＡと、スペアデータＳＤのスペアアドレスとに基づいて、同じページに記憶されたデータとスペアデータＳＤとのそれぞれの記憶位置を特定することができる。なお、スペアアドレスとしては、スペアデータＳＤの記憶位置が特定可能であれば、その他の情報が使用されてもよい。
【0169】
なお、ＬＵＴ２８において、データとスペアデータＳＤとを関連付けるフォーマットは、これに限定されない。ＬＵＴ２８のフォーマットは、少なくともデータの情報とスペアデータＳＤの情報とを関連付けて管理できればよい。ページのエントリに、複数のスペアデータＳＤの使用有無に関する情報と、複数のスペアデータＳＤのスペアアドレスに関する情報とが格納されてもよい。また、メモリコントローラ２０は、データに対応付けられたＬＵＴ２８と、スペアデータＳＤに対応付けられたＬＵＴ２８とを個別に備えていてもよい。この場合、スペアデータＳＤに対応付けられたＬＵＴ２８は、スペアデータＳＤに対応付けられたスペアアドレスと、データに対応付けられたＰＢＡのチップアドレス、ブロックアドレス、及びページアドレスとを含む。
【0170】
＜３－２＞動作
第３実施形態に係るメモリシステム１の動作は、例えば、読み出し動作と、スペアデータ書き込み処理とを除いて、第１実施形態に係るメモリシステム１と同様である。以下に、第３実施形態における読み出し動作とスペアデータ書き込み処理とについて順に説明する。
第３実施形態に係るメモリシステム１の動作は、例えば、読み出し動作と、スペアデータ書き込み処理とを除いて、第１実施形態に係るメモリシステム１と同様である。以下に、第３実施形態における読み出し動作とスペアデータ書き込み処理とについて順に説明する。
【0171】
＜３－２－１＞読み出し動作
図２２は、第３実施形態に係るメモリシステム１の読み出し動作の一例を示すフローチャートである。以下に、図２２を参照して、第１実施形態に係るメモリシステム１の読み出し動作のフローについて説明する。
図２２は、第３実施形態に係るメモリシステム１の読み出し動作の一例を示すフローチャートである。以下に、図２２を参照して、第１実施形態に係るメモリシステム１の読み出し動作のフローについて説明する。
【0172】
メモリコントローラ２０は、第１実施形態と同様に、例えば、ホストデバイス３０から読み出し要求を受信すると、読み出し動作の一連の処理を開始する（開始）。
【0173】
まず、メモリコントローラ２０は、第１実施形態と同様に、ＬＵＴ２８を参照して、読み出し対象の論理アドレスに対応するエントリを検索する（ＳＴ１００）。
【0174】
次に、メモリコントローラ２０は、第１実施形態と同様に、特定されたＰＢＡの読み出し動作を予約する（ＳＴ１０１）。
【0175】
次に、メモリコントローラ２０は、第１実施形態と同様に、特定されたエントリから、スペアデータＳＤがあるか否かを確認する（ＳＴ１０２）。
【0176】
ＳＴ１０２の処理において、スペアデータＳＤがあることが確認されなかった場合（ＳＴ１０２：ＮＯ）、メモリコントローラ２０は、ＳＴ３０１の処理に進む。
【0177】
ＳＴ１０２の処理において、スペアデータＳＤがあることが確認された場合（ＳＴ１０２：ＹＥＳ）、メモリコントローラ２０は、スペアページＳＰのＰＢＡ、すなわちスペアページＳＰのスペアアドレスの読み出し動作を予約する（ＳＴ３００）。具体的には、ＳＴ３００の処理において、メモリコントローラ２０は、ＳＴ１０１で予約された読み出し動作に対して、読み出し対象のカラムアドレスを追加する。ＳＴ３００の処理が完了すると、メモリコントローラ２０は、ＳＴ３０１の処理に進む。
【0178】
ＳＴ３０１の処理において、メモリコントローラ２０は、予約した読み出し動作を実行する。具体的には、メモリコントローラ２０は、予約した読み出し動作に基づくコマンド及びアドレス情報を、読み出し対象のページを備えるメモリデバイスＭＤに送信する。すると、メモリデバイスＭＤは、受信したコマンド及びアドレス情報に基づいて、アドレス情報により指定されたページからデータを読み出す。そして、メモリデバイスＭＤは、読み出したデータをメモリコントローラ２０に送信する。メモリコントローラ２０は、メモリデバイスＭＤから受信したデータをバッファメモリ２３に記憶させる。
【0179】
次に、メモリコントローラ２０は、データ領域ＤＳＲのエラー訂正（ＥＣＣ）処理を実行する（ＳＴ３０２）。言い換えると、ＳＴ３０２の処理において、メモリコントローラ２０は、パリティ領域ＰＳＲから読み出されたパリティを用いて、データ領域ＤＳＲから読み出されたデータのエラー訂正処理を実行する。
【0180】
次に、メモリコントローラ２０は、ＳＴ３０２の処理において、エラー訂正に失敗したか否かを確認する（ＳＴ３０３）。
【0181】
エラー訂正に失敗していない、すなわちエラー訂正に成功した場合（ＳＴ３０３：ＮＯ）、メモリコントローラ２０は、例えば、ＳＴ３０２の処理により訂正されたデータをホストデバイス３０に送信し、読み出し動作の一連の処理を終了する（終了）。
【0182】
エラー訂正に失敗した場合（ＳＴ３０３：ＹＥＳ）、メモリコントローラ２０は、ＳＴ３０１の処理により読み出されたスペア領域ＳＳＲのエラー訂正処理を実行する（ＳＴ３０４）。言い換えると、ＳＴ３０４の処理において、メモリコントローラ２０は、スペア領域ＳＳＲから読み出されたスペアデータＳＤに含まれたパリティを用いて、スペアデータＳＤに含まれた訂正データＣＤ及びカラムアドレスＣＡのエラー訂正処理を実行する。本例では、ＳＴ３０４におけるエラー訂正処理が成功するものと仮定する。
【0183】
ＳＴ３０４の処理が完了すると、メモリコントローラ２０は、スペア反映処理を実行する（ＳＴ３０５）。ＳＴ３０５の処理において、メモリコントローラ２０は、訂正されたスペアデータＳＤに含まれた訂正データＣＤを、関連付けられたカラムアドレスＣＡに基づいて、ＳＴ３０１の処理においてデータ領域ＤＳＲから読み出されたデータに反映させる。
【0184】
ＳＴ３０５の処理が完了すると、メモリコントローラ２０は、データ領域ＤＳＲの再エラー訂正処理を実行する（ＳＴ３０６）。具体的には、メモリコントローラ２０は、再エラー訂正処理において、訂正データＣＤが反映されたデータ領域ＤＳＲの読み出しデータに対して、パリティ領域ＰＳＲのパリティを用いたエラー訂正処理を実行する。このエラー訂正処理が成功した場合に、メモリコントローラ２０は、例えば、訂正したデータをホストデバイス３０に送信し、読み出し動作の一連の処理を終了する（終了）。
【0185】
以上の説明では、読み出し動作がホストデバイス３０の要求に基づいて実行される場合について例示したが、これに限定されない。以上で説明された読み出し動作は、メモリコントローラ２０が自発的に実行する読み出し動作においても適用され得る。この場合、メモリコントローラ２０とホストデバイス３０との間の信号のやりとりが省略される。
【0186】
なお、第３実施形態において、メモリコントローラ２０は、スペアデータＳＤの読み出しが実行された場合に、ステップＳＴ３０２及びＳ３０３の処理を省略しても良い。この場合、メモリコントローラ２０は、ＳＴ３０１の処理の後に、ＳＴ３０４の処理を実行する。これにより、メモリシステム１は、ＳＴ３０２及びＳＴ３０３の処理に要する時間を省略することができ、ＳＴ３０２及びＳＴ３０３の処理を経由してＳＴ３０４の処理を実行する場合よりも読み出し動作を高速化させることができる。
【0187】
＜３－２－２＞スペアデータ書き込み処理
図２３は、第３実施形態に係るメモリシステム１のスペアデータ書き込み処理の一例を示すフローチャートである。以下に、図２３を参照して、第３実施形態に係るメモリシステム１のスペアデータ書き込み処理のフローについて説明する。
図２３は、第３実施形態に係るメモリシステム１のスペアデータ書き込み処理の一例を示すフローチャートである。以下に、図２３を参照して、第３実施形態に係るメモリシステム１のスペアデータ書き込み処理のフローについて説明する。
【0188】
スペアデータ書き込み処理が開始すると（開始）、まず、メモリコントローラ２０は、関連付けられたデータの書き込み先ページを特定する（ＳＴ３１０）。
【0189】
次に、メモリコントローラ２０は、書き込み先のメモリデバイスＭＤに対して書き込み動作の実行を指示し、データ領域ＤＳＲ及びパリティ領域ＰＳＲを書き込み禁止に設定した書き込み動作を実行する（ＳＴ３１１）。
【0190】
次に、メモリコントローラ２０は、スペアデータＳＤが作成されたことをＬＵＴ２８に記録する（ＳＴ３１２）。ＳＴ３１２の処理が完了すると、メモリコントローラ２０は、図２３の一連の処理を終了する（リターン）。
【0191】
なお、第３実施形態において、メモリコントローラ２０は、スペアデータＳＤが作成されたタイミングで、スペアデータ書き込み処理を実行してもよいし、スペアデータＳＤがある程度バッファされたタイミングでスペアデータ書き込み処理を実行してもよい。スペアデータＳＤが作成されたタイミングでスペアデータ書き込み処理を実行される場合には、ＳＴ１２５の処理が、スペアデータ書き込み処理に置き換えられる。
【0192】
図２４は、第３実施形態に係るメモリシステム１のスペアデータ書き込み処理の具体例を示す概略図である。図２４の（１）は、ページアドレスＰＡ１に対応するページのスペアデータ書き込み処理前の状態と、対応する閾値電圧分布を示している。図２４の（１）に示すように、データ領域ＤＳＲに、データが記憶されている。パリティ領域ＰＳＲに、パリティが記憶されている。スペア領域ＳＳＲは、空き状態である。この場合、データ領域ＤＳＲ及びパリティ領域ＰＳＲの組に含まれた複数のメモリセルトランジスタＭＴの閾値電圧分布は、複数のステートＳ０～Ｓ（Ｎ）（Ｎは１以上の整数）を形成している。一方で、スペア領域ＳＳＲに含まれた複数のメモリセルトランジスタＭＴの閾値電圧分布は、ステートＳ０のみを有する。
【0193】
スペアデータ書き込み処理が実行されると、図２４の（１）に示された１ページの状態は、図２４の（２）の状態に更新される。図２４の（２）に示すように、スペアデータ書き込み処理が実行されると、ページアドレスＰＡ１のスペア領域ＳＳＲに、スペアデータＳＤが書き込まれる。つまり、スペア領域ＳＳＲに含まれた複数のメモリセルトランジスタＭＴの閾値電圧分布に、ステートＳ０～Ｓ（Ｎ）が形成される。一方で、データ領域ＤＳＲ及びパリティ領域ＰＳＲは、スペアデータ書き込み処理において書き込み禁止に設定される。このため、データ領域ＤＳＲ及びパリティ領域ＰＳＲに含まれた複数のメモリセルトランジスタＭＴの閾値電圧分布は、図２４の（１）の状態からの変動が抑制される。
【0194】
図２５は、第３実施形態に係るメモリシステム１のスペアデータ書き込み処理によるＬＵＴ２８の変化の一例を示す概略図であり、リフレッシュ動作前後のＬＵＴ２８の変化を例示している。図２５の（１）は、ＬＵＴ２８において、ＩＤ＝２のエントリに“ＬＢＡ＝１００”、“チップアドレス＝ＭＤ０”、“ブロックアドレス＝ＢＬＫ１”、“ページアドレス＝ＰＡ１”、“カラムアドレス＝ＣＡｘｘ”が記憶され、スペア利用及びスペアアドレスのカラムが空きである場合を示している。
【0195】
ＳＴ３１２の処理によりスペアデータ書き込み処理が実行されると、図２５の（１）に示されたＬＢＡ２８は、図２５の（２）の状態に更新される。図２５の（２）に示すように、本例では、ＩＤ＝２のエントリにおいて、“スペア利用＝○”及び“スペアアドレス＝ＣＡｘｙ”が記録される。カラムアドレスＣＡｘｘとＣＡｘｙとは、同じページで異なるメモリセルトランジスタＭＴの組の範囲を示している。具体的には、カラムアドレスＣＡｘｘは、データ領域ＤＳＲ及びパリティ領域ＰＳＲの位置に対応する。カラムアドレスＣＡｘｙは、スペア領域ＳＳＲの位置に対応する。
【0196】
＜３－２－３＞リフレッシュ動作
図２６は、第３実施形態に係るメモリシステム１のリフレッシュ動作によるＬＵＴ２８の変化の一例を示す概略図であり、第３実施形態におけるリフレッシュ動作前後のＬＵＴ２８の変化を例示している。図２６の（１）に示されたＬＢＡ２８では、ＩＤ＝２のエントリに、図２５の（２）に示された情報と同じ情報が記憶されている。また、ＩＤ＝７０のエントリは、未使用の状態となっている。
図２６は、第３実施形態に係るメモリシステム１のリフレッシュ動作によるＬＵＴ２８の変化の一例を示す概略図であり、第３実施形態におけるリフレッシュ動作前後のＬＵＴ２８の変化を例示している。図２６の（１）に示されたＬＢＡ２８では、ＩＤ＝２のエントリに、図２５の（２）に示された情報と同じ情報が記憶されている。また、ＩＤ＝７０のエントリは、未使用の状態となっている。
【0197】
ＳＴ１４３及びＳ１４４の処理によりリフレッシュ動作が実行されると、図２６の（１）に示されたＬＢＡ２８は、図２６の（２）の状態に更新される。図２６の（２）に示すように、本例では、リフレッシュ動作が実行されたＬＢＡ＝１００に対応するデータの書き込み先のアドレス情報が、ＩＤ＝７０のエントリに記憶されている。また、ＩＤ＝７０のエントリが有効化され（“有効＝○”）、リフレッシュ動作の対象のページに対応するＩＤ＝２のエントリが無効化されている（“有効＝×”）。
【0198】
＜３－３＞第３実施形態の効果
第３実施形態に係るメモリシステム１は、第１実施形態と同様に、メモリデバイスＭＤの信頼性を向上させることができる。また、第３実施形態に係るメモリシステム１は、スペア領域ＳＳＲが予め確保されていることによって、ＬＵＴ２８によるアドレス管理を第１実施形態よりも簡易化させることができる。さらに、第３実施形態に係るメモリシステム１は、１ページの読み出し動作で、データ領域ＤＳＲのデータとスペア領域ＳＳＲのスペアデータＳＤとを一括で読み出すことができるため、読み出し動作を第１実施形態よりも高速化させることができる。
第３実施形態に係るメモリシステム１は、第１実施形態と同様に、メモリデバイスＭＤの信頼性を向上させることができる。また、第３実施形態に係るメモリシステム１は、スペア領域ＳＳＲが予め確保されていることによって、ＬＵＴ２８によるアドレス管理を第１実施形態よりも簡易化させることができる。さらに、第３実施形態に係るメモリシステム１は、１ページの読み出し動作で、データ領域ＤＳＲのデータとスペア領域ＳＳＲのスペアデータＳＤとを一括で読み出すことができるため、読み出し動作を第１実施形態よりも高速化させることができる。
【0199】
＜４＞第４実施形態
第４実施形態に係るメモリシステム１は、第２実施形態で説明されたスペアデータＳＤを、第３実施形態と同様にページのスペア領域ＳＳＲに記憶させる。以下に、第４実施形態に係るメモリシステム１の詳細について、第１～第３実施形態と異なる点を説明する。
第４実施形態に係るメモリシステム１は、第２実施形態で説明されたスペアデータＳＤを、第３実施形態と同様にページのスペア領域ＳＳＲに記憶させる。以下に、第４実施形態に係るメモリシステム１の詳細について、第１～第３実施形態と異なる点を説明する。
【0200】
＜４－１＞構成
第４実施形態に係るメモリシステム１の構成は、例えば、ページの構成を除いて、第３実施形態に係るメモリシステム１と同様である。以下に、第４実施形態におけるページの構成について説明する。
第４実施形態に係るメモリシステム１の構成は、例えば、ページの構成を除いて、第３実施形態に係るメモリシステム１と同様である。以下に、第４実施形態におけるページの構成について説明する。
【0201】
第４実施形態における１ページは、第３実施形態と同様に、データ領域ＤＳＲと、パリティ領域ＰＳＲと、スペア領域ＳＳＲとを含む。図２７は、第４実施形態に係るメモリシステム１において１ページに記憶される情報の構成の一例を示す模式図である。図２７は、１ページにデータと当該データに関連付けられたスペアデータＳＤとが記憶されている場合を例示している。
【0202】
図２０に示すように、第４実施形態におけるデータ領域ＤＳＲは、（ユーザ）データを記憶する。第４実施形態におけるパリティ領域ＰＳＲは、第１パリティを記憶する。第４実施形態におけるスペア領域ＳＳＲは、スペアデータＳＤを記憶する。第４実施形態におけるスペアデータＳＤは、関連付けられたデータにおいて検出されたフェイルビットＦＢの訂正に使用される情報と、関連付けられたデータ領域ＤＳＲにおいて、フェイルビットＦＢが検出されたデータのパリティ（以下、“新パリティ”と呼ぶ）と、当該情報と新パリティとに基づいて生成されたパリティ（以下、“第２パリティ”と呼ぶ）とを含む。
【0203】
図２０には、メインページＭＰ１に対するＥＣＣ処理により、フェイルビットＦＢ１、ＦＢ２及びＦＢ３が検出された場合が例示されている。この場合、スペアデータＳＤ１は、第１実施形態と同様に、フェイルビットＦＢ１に関する訂正データＣＤ１及びカラムアドレスＣＡ１の組（ＣＤ１＋ＣＡ１）と、フェイルビットＦＢ２に関する訂正データＣＤ２及びカラムアドレスＣＡ２の組（ＣＤ２＋ＣＡ２）と、フェイルビットＦＢ３に関する訂正データＣＤ３及びカラムアドレスＣＡ３の組（ＣＤ３＋ＣＡ３）と、スペアデータＳＤとを含む。
【0204】
なお、第４実施形態において、スペア領域ＳＳＲには、２つ以上のスペアデータＳＤが記憶されていてもよい。各スペアデータＳＤが記憶する訂正データＣＤは、訂正対象のビットの位置が特定可能であれば、訂正データＣＤと、カラムアドレスＣＡ以外のアドレス情報とが組み合わされてもよい。同じページに格納された複数のスペアデータＳＤの間で、関連付けられたフェイルビットＦＢの数は、異なっていてもよい。
【0205】
＜４－２＞動作
第４実施形態に係るメモリシステム１の動作は、例えば、読み出し動作を除いて、第３実施形態に係るメモリシステム１と同様である。以下に、第４実施形態における読み出し動作について説明する。
第４実施形態に係るメモリシステム１の動作は、例えば、読み出し動作を除いて、第３実施形態に係るメモリシステム１と同様である。以下に、第４実施形態における読み出し動作について説明する。
【0206】
【0207】
メモリコントローラ２０は、第１実施形態と同様に、例えば、ホストデバイス３０から読み出し要求を受信すると、読み出し動作の一連の処理を開始する（開始）。
【0208】
まず、メモリコントローラ２０は、第１実施形態と同様に、ＬＵＴ２８を参照して、読み出し対象の論理アドレスに対応するエントリを検索する（ＳＴ１００）。
【0209】
次に、メモリコントローラ２０は、第１実施形態と同様に、特定されたＰＢＡの読み出し動作を予約する（ＳＴ１０１）。
【0210】
次に、メモリコントローラ２０は、第１実施形態と同様に、特定されたエントリから、スペアデータＳＤがあるか否かを確認する（ＳＴ１０２）。
【0211】
ＳＴ１０２の処理において、スペアデータＳＤがあることが確認されなかった場合（ＳＴ１０２：ＮＯ）、メモリコントローラ２０は、ＳＴ３０１の処理に進む。
【0212】
ＳＴ１０２の処理において、スペアデータＳＤがあることが確認された場合（ＳＴ１０２：ＹＥＳ）、メモリコントローラ２０は、第３実施形態と同様に、スペアデータＳＤのＰＢＡの読み出し動作を予約する（ＳＴ３００）。ＳＴ３００の処理が完了すると、メモリコントローラ２０は、ＳＴ３０１の処理に進む。
【0213】
ＳＴ３０１の処理において、メモリコントローラ２０は、第３実施形態と同様に、予約した読み出し動作を実行する。
【0214】
次に、メモリコントローラ２０は、ＳＴ３０１の処理において、スペアデータＳＤを読み出したか否かを確認する（ＳＴ４００）。言い換えると、メモリコントローラ２０は、ＳＴ４００の処理の時点で、ＳＴ３００の処理を経由したか否かを確認する。
【0215】
ＳＴ４００の処理においてスペアデータＳＤを読み出していない場合（ＳＴ４００：ＮＯ）、メモリコントローラ２０は、第３実施形態と同様に、データ領域ＤＳＲのエラー訂正（ＥＣＣ）処理を実行する（ＳＴ３０２）。メモリコントローラ２０は、ＳＴ３０２のエラー訂正処理に成功すると、例えば、訂正したデータをホストデバイス３０に送信し、図２８の一連の処理を終了する（終了）。
【0216】
ＳＴ４００の処理においてスペアデータＳＤを読み出している場合（ＳＴ７００：ＹＥＳ）、メモリコントローラ２０は、スペア領域ＳＳＲのエラー訂正（ＥＣＣ）処理を実行する（ＳＴ４０１）。本例では、ＳＴ４０１におけるエラー訂正処理が成功するものと仮定する。
【0217】
ＳＴ４０１の処理が完了すると、メモリコントローラ２０は、新パリティを用いて、データ領域ＤＳＲのエラー訂正処理を実行する（ＳＴ４０２）。具体的には、メモリコントローラ２０は、スペアデータＳＤに含まれた新パリティを用いて、データ領域ＤＳＲから読み出されたデータのエラー訂正処理を実行する。ＳＴ４０２の処理において、エラー訂正に成功すると、メモリコントローラ２０は、スペアデータＳＤに含まれた訂正データＣＤにより訂正可能なフェイルビットのみを含むデータを生成することができる。
【0218】
ＳＴ４０２の処理が完了すると、メモリコントローラ２０は、スペア反映処理を実行する（ＳＴ４０３）。すなわち、メモリコントローラ２０は、訂正されたスペアデータＳＤに含まれた訂正データＣＤを、関連付けられたカラムアドレスＣＡに基づいて、ＳＴ４０２の処理において生成されたデータに反映させる。そして、メモリコントローラ２０は、例えば、スペアデータＳＤにより訂正されたデータをホストデバイス３０に送信し、読み出し動作の一連の処理を終了する（終了）。
【0219】
以上の説明では、読み出し動作がホストデバイス３０の要求に基づいて実行される場合について例示したが、これに限定されない。以上で説明された読み出し動作は、メモリコントローラ２０が自発的に実行する読み出し動作においても適用され得る。この場合、メモリコントローラ２０とホストデバイス３０との間の信号のやりとりが省略される。
【0220】
図２９は、第４実施形態に係るメモリシステム１の読み出し動作の具体例を示す概略図。図２９は、図２７に示されたスペアデータＳＤを利用して、データを読み出す場合の動作を示している。図２９に示すように、まず、メモリコントローラ２０は、１ページに記憶されたデータを読み出す（Ｓ３０１）。そして、メモリコントローラ２０は、Ｓ４０１の処理によって、スペア領域ＳＳＲの第２パリティを用いて、スペア領域ＳＳＲに記憶された情報のエラー訂正処理を実行する。これにより、メモリコントローラ２０は、当該ページの訂正データＣＤ及び新パリティを取得することができる。
【0221】
その後、メモリコントローラ２０は、Ｓ４０２の処理によって、スペアデータＳＤに含まれた新パリティを用いて、データ領域ＤＳＲに記憶されたデータのエラー訂正処理を実行する。なお、この場合、パリティ領域ＰＳＲに記憶された第１パリティは無効化されている。すると、メモリコントローラ２０は、フェイルビットＦＢ１～ＦＢ３を含むデータを取得することができる。それから、メモリコントローラ２０は、Ｓ４０３の処理によって、スペアデータＳＤに含まれた訂正データＣＤ１～ＣＤ３を、それぞれカラムアドレスＣＡ１～ＣＡ３に基づいて、Ｓ４０２の処理により取得されたデータに反映させる。その結果、メモリコントローラ２０は、フェイルビットＦＢ１～ＦＢ３がそれぞれ訂正データＣＤ１～ＣＤ３に置き換えられたデータ、すなわちフェイルビットＦＢを含まないデータを取得することができる。
【0222】
なお、第４実施形態において、ページが複数のスペアデータＳＤを含む場合、当該ページにおいて最後に記憶されたスペアデータＳＤに含まれた新パリティが、データ領域ＤＳＲにおいて検出されたフェイルビットＦＢの情報が最新であるデータに対するパリティに対応する。すなわち、ページが複数のスペアデータＳＤを含む場合、メモリコントローラ２０は、ＳＴ４０２の処理において、最後に記憶されたスペアデータＳＤに含まれた新パリティを用いて、データ領域ＤＳＲのデータのエラー訂正処理を実行する。第４実施形態において同じページに複数のスペアデータＳＤが存在する場合、最後に記憶されたスペアデータＳＤに、当該ページの全ての訂正データＣＤが記憶されてもよく、複数のスペアデータＳＤが、互いに重複しないように訂正データＣＤの情報を記憶してもよい。
【0223】
＜４－３＞第４実施形態の効果
第４実施形態に係るメモリシステム１は、第１実施形態と同様に、メモリデバイスＭＤの信頼性を向上させることができる。また、第４実施形態に係るメモリシステム１は、スペア領域ＳＳＲが予め確保されていることによって、ＬＵＴ２８によるアドレス管理を第１実施形態よりも簡易化させることができる。さらに、第４実施形態に係るメモリシステム１は、第３実施形態よりもエラー訂正処理の回数が少なくなるため、読み出し動作を第３実施形態よりも高速化させることができる。
第４実施形態に係るメモリシステム１は、第１実施形態と同様に、メモリデバイスＭＤの信頼性を向上させることができる。また、第４実施形態に係るメモリシステム１は、スペア領域ＳＳＲが予め確保されていることによって、ＬＵＴ２８によるアドレス管理を第１実施形態よりも簡易化させることができる。さらに、第４実施形態に係るメモリシステム１は、第３実施形態よりもエラー訂正処理の回数が少なくなるため、読み出し動作を第３実施形態よりも高速化させることができる。
【0224】
＜５＞その他
本明細書において、入出力回路１０２、ロジック制御回路１０４、シーケンサ１０５、レディビジー制御回路１０６、及びドライバ回路１０７を含んだ要素が、“コントローラ”または“制御回路”と呼ばれても良い。つまり、メモリデバイスＭＤのコントローラが、外部のメモリコントローラ２０からの指示に基づいて、メモリセルトランジスタＭＴへの書き込み動作を実行し得る。本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。メモリセット１０は、“不揮発性メモリデバイス”、“不揮発性メモリ”、“不揮発性記憶装置”、“不揮発性半導体記憶装置”、又は“不揮発性半導体メモリ”と呼ばれてもよい。エラー訂正に使用されるパリティが、“パリティビット”、“パリティ符号”、又は“パリティデータ”と呼ばれてもよい。
本明細書において、入出力回路１０２、ロジック制御回路１０４、シーケンサ１０５、レディビジー制御回路１０６、及びドライバ回路１０７を含んだ要素が、“コントローラ”または“制御回路”と呼ばれても良い。つまり、メモリデバイスＭＤのコントローラが、外部のメモリコントローラ２０からの指示に基づいて、メモリセルトランジスタＭＴへの書き込み動作を実行し得る。本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。メモリセット１０は、“不揮発性メモリデバイス”、“不揮発性メモリ”、“不揮発性記憶装置”、“不揮発性半導体記憶装置”、又は“不揮発性半導体メモリ”と呼ばれてもよい。エラー訂正に使用されるパリティが、“パリティビット”、“パリティ符号”、又は“パリティデータ”と呼ばれてもよい。
【0225】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0226】
１…メモリシステム、１０…メモリセット、２０…メモリコントローラ、２１…ＣＰＵ、２２…ＲＯＭ、２３…バッファメモリ、２４…ＲＡＭ、２５…ＥＣＣ回路、２６…ホストインターフェース回路、２７…ＮＡＮＤインターフェース回路、３０…ホストデバイス、ＣＨ…チャネル、ＭＤ…メモリデバイス、１０１…メモリセルアレイ、１０２…入出力回路、１０３…レジスタ回路、１０４…ロジック制御回路、１０５…シーケンサ、１０６…レディビジー制御回路、１０７…ドライバ回路、１０８…ロウデコーダモジュール、１０９…センスアンプモジュール、ＢＬＫ…ブロック、ＷＬ…ワード線、ＢＬ…ビット線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＭＴ…メモリセルトランジスタ、ＲＤ…ロウデコーダ、ＳＡＵ…センスアンプユニット、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＦＢ…フェイルビット、ＭＰ…メインページ、ＳＰ…スペアページ、ＳＤ…スペアデータ、ＣＤ…訂正データ、ＣＡ…カラムアドレス
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
