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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024038870
(43)【公開日】2024-03-21
(54)【発明の名称】半導体記憶装置およびその製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20240313BHJP
H01L 21/336 20060101ALI20240313BHJP
【ＦＩ】
H01L27/11582
H01L29/78 371
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022143201
(22)【出願日】2022-09-08
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(72)【発明者】
【氏名】濱田 龍文
(72)【発明者】
【氏名】満野 陽介
(72)【発明者】
【氏名】九鬼 知博
(72)【発明者】
【氏名】森川 雄介
(72)【発明者】
【氏名】増田 亮二
(72)【発明者】
【氏名】佐藤 弘康
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083JA03
5F083JA04
5F083JA19
5F083JA35
5F083JA39
5F083JA40
5F083MA06
5F083MA16
5F083MA19
5F083PR40
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH13
(57)【要約】
【課題】メモリセルアレイの特性の劣化を抑制することができる半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体記憶装置は、第１絶縁層と第１導電層とが第１方向に交互に積層された積層体を備える。柱状体は、積層体内を第１方向に延伸する第１絶縁体部、第１絶縁体部と積層体との間に設けられた第１半導体部、および、第１半導体部と積層体との間に設けられた第２絶縁体部と、第２絶縁体部と積層体との間に設けられた第３絶縁体部とを含み、第１端部と該第１端部の反対側にある第２端部とを有する。第２導電層は、積層体上に設けられ、柱状体の第１端部において第１半導体部に電気的に接続されている。第１絶縁体部は、柱状体の第１端部において第１半導体部の内側を閉塞しており、第１端部よりも第２端部に近い位置において第１半導体部の内側に空間を有する。
【選択図】図７
【解決手段】本実施形態による半導体記憶装置は、第１絶縁層と第１導電層とが第１方向に交互に積層された積層体を備える。柱状体は、積層体内を第１方向に延伸する第１絶縁体部、第１絶縁体部と積層体との間に設けられた第１半導体部、および、第１半導体部と積層体との間に設けられた第２絶縁体部と、第２絶縁体部と積層体との間に設けられた第３絶縁体部とを含み、第１端部と該第１端部の反対側にある第２端部とを有する。第２導電層は、積層体上に設けられ、柱状体の第１端部において第１半導体部に電気的に接続されている。第１絶縁体部は、柱状体の第１端部において第１半導体部の内側を閉塞しており、第１端部よりも第２端部に近い位置において第１半導体部の内側に空間を有する。
【選択図】図７
【特許請求の範囲】
【請求項1】
第１絶縁層と第１導電層とが第１方向に交互に積層された積層体と、
前記積層体内を前記第１方向に延伸する第１絶縁体部、前記第１絶縁体部と前記積層体との間に設けられた第１半導体部、および、前記第１半導体部と前記積層体との間に設けられた第２絶縁体部と、前記第２絶縁体部と前記積層体との間に設けられた第３絶縁体部とを含み、第１端部と該第１端部の反対側にある第２端部とを有する柱状体と、
前記積層体上に設けられ、前記柱状体の前記第１端部において前記第１半導体部に電気的に接続された第２導電層とを備え、
前記第１絶縁体部は、前記柱状体の前記第１端部において前記第１半導体部の内側を閉塞しており、前記第１端部よりも前記第２端部に近い位置において前記第１半導体部の内側に空間を有する、半導体記憶装置。
前記積層体内を前記第１方向に延伸する第１絶縁体部、前記第１絶縁体部と前記積層体との間に設けられた第１半導体部、および、前記第１半導体部と前記積層体との間に設けられた第２絶縁体部と、前記第２絶縁体部と前記積層体との間に設けられた第３絶縁体部とを含み、第１端部と該第１端部の反対側にある第２端部とを有する柱状体と、
前記積層体上に設けられ、前記柱状体の前記第１端部において前記第１半導体部に電気的に接続された第２導電層とを備え、
前記第１絶縁体部は、前記柱状体の前記第１端部において前記第１半導体部の内側を閉塞しており、前記第１端部よりも前記第２端部に近い位置において前記第１半導体部の内側に空間を有する、半導体記憶装置。
【請求項2】
前記積層体は、前記第２導電層に近い第１積層体と、前記第１積層体よりも前記第２導電層から離間した第２積層体とを含み、
前記柱状体は、前記第１積層体内を前記第１方向に延伸する第１柱状体と、前記第２積層体内を前記第１方向に延伸する第２柱状体とを含み、
前記第１積層体において前記第１柱状体内の前記第１絶縁体部は、前記第１柱状体の前記第１端部において前記第１半導体部の内側を閉塞しており、前記第１端部よりも前記第２端部に近い位置において前記第１および第２柱状体の前記第１絶縁体部は、その内部に空間を有する、請求項１に記載の半導体記憶装置。
前記柱状体は、前記第１積層体内を前記第１方向に延伸する第１柱状体と、前記第２積層体内を前記第１方向に延伸する第２柱状体とを含み、
前記第１積層体において前記第１柱状体内の前記第１絶縁体部は、前記第１柱状体の前記第１端部において前記第１半導体部の内側を閉塞しており、前記第１端部よりも前記第２端部に近い位置において前記第１および第２柱状体の前記第１絶縁体部は、その内部に空間を有する、請求項１に記載の半導体記憶装置。
【請求項3】
前記積層体は、前記第２導電層に近い第１積層体と、前記第１積層体よりも前記第２導電層から離間した第２積層体とを含み、
前記柱状体は、前記第１積層体内を前記第１方向に延伸する第１柱状体と、前記第２積層体内を前記第１方向に延伸する第２柱状体とを含み、
前記第１積層体において前記第１柱状体内の前記第１絶縁体部は、前記第１半導体部の内部を充填しており、
前記第２積層体において前記第２柱状体の前記第１絶縁体部は、その内側に空間を有する、請求項１に記載の半導体記憶装置。
前記柱状体は、前記第１積層体内を前記第１方向に延伸する第１柱状体と、前記第２積層体内を前記第１方向に延伸する第２柱状体とを含み、
前記第１積層体において前記第１柱状体内の前記第１絶縁体部は、前記第１半導体部の内部を充填しており、
前記第２積層体において前記第２柱状体の前記第１絶縁体部は、その内側に空間を有する、請求項１に記載の半導体記憶装置。
【請求項4】
前記第１方向の断面における前記柱状体の幅は、前記第２導電層に近づく従って小さくなる、請求項１に記載の半導体記憶装置。
【請求項5】
前記第１端部における前記第１絶縁体部の厚みは、前記空間の部分における前記第１半導体部の内壁にある前記第１絶縁体部の膜厚よりも厚い、請求項１に記載の半導体記憶装置。
【請求項6】
前記積層体は、前記第２導電層に近い第１積層体と、前記第１積層体よりも前記第２導電層から離間した第２積層体と、前記第２積層体よりも前記第２導電層から離間した第３積層体とを含み、
前記柱状体は、前記第１積層体内を前記第１方向に延伸する第１柱状体と、前記第２積層体内を前記第１方向に延伸する第２柱状体と、前記第３積層体内を前記第１方向に延伸する第３柱状体とを含み、
前記第１積層体において前記第１柱状体内の前記第１絶縁体部は、前記第１半導体部の内部を充填しており、
前記第２積層体において前記第２柱状体内の前記第１絶縁体部は、その内側において空間があり、
前記第３積層体において前記第３柱状体内の前記第１絶縁体部は、前記第１半導体部の内部を充填している、請求項１に記載の半導体記憶装置。
前記柱状体は、前記第１積層体内を前記第１方向に延伸する第１柱状体と、前記第２積層体内を前記第１方向に延伸する第２柱状体と、前記第３積層体内を前記第１方向に延伸する第３柱状体とを含み、
前記第１積層体において前記第１柱状体内の前記第１絶縁体部は、前記第１半導体部の内部を充填しており、
前記第２積層体において前記第２柱状体内の前記第１絶縁体部は、その内側において空間があり、
前記第３積層体において前記第３柱状体内の前記第１絶縁体部は、前記第１半導体部の内部を充填している、請求項１に記載の半導体記憶装置。
【請求項7】
前記第１絶縁体部は、前記第１端部において前記第１半導体部よりも前記第２端部側へ窪んで窪み部を形成し、
前記第２導電層は、前記窪み部に埋め込まれて前記第１半導体部の内側面に接続している、請求項１から請求項６のいずれか一項に記載の半導体記憶装置。
前記第２導電層は、前記窪み部に埋め込まれて前記第１半導体部の内側面に接続している、請求項１から請求項６のいずれか一項に記載の半導体記憶装置。
【請求項8】
前記第１積層体の前記第１絶縁体部は、前記第２積層体の前記第１絶縁体部と分離されている、請求項２または請求項６に記載の半導体記憶装置。
【請求項9】
材料膜上に第１絶縁層と第１犠牲膜とを第１方向に交互に積層して第１積層体を形成し、
前記第１積層体内を第１方向に延伸し、前記材料膜に達する第１ホールを形成し、
前記第１ホールの内壁に第２絶縁体部、第３絶縁体部および第１半導体部を形成し、
前記第１ホール内の前記第１半導体部の上部内壁にプラズマ処理を行うことでパシベーションを形成し、
前記パシベーションの無い前記第１半導体部の下部内壁に第１絶縁体部を形成し、
第１絶縁体部を前記第１ホール内の前記第１半導体部内全体に堆積することを具備する、半導体記憶装置の製造方法。
前記第１積層体内を第１方向に延伸し、前記材料膜に達する第１ホールを形成し、
前記第１ホールの内壁に第２絶縁体部、第３絶縁体部および第１半導体部を形成し、
前記第１ホール内の前記第１半導体部の上部内壁にプラズマ処理を行うことでパシベーションを形成し、
前記パシベーションの無い前記第１半導体部の下部内壁に第１絶縁体部を形成し、
第１絶縁体部を前記第１ホール内の前記第１半導体部内全体に堆積することを具備する、半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【0002】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、メモリセルを３次元的に配列した立体型メモリセルアレイを備える場合がある。このようなメモリセルアレイのメモリホール内にボイドまたはシーム等の空間が残ると、その後に形成されるソース層の金属材料がメモリホール内の空間に進入し、メモリセルアレイの特性を劣化させる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許公開第２０２０／０２５８９０４号公報
【特許文献2】米国特許公開第２０２０／０２５８８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリセルアレイの特性の劣化を抑制することができる半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【0005】
本実施形態による半導体記憶装置は、第１絶縁層と第１導電層とが第１方向に交互に積層された積層体を備える。柱状体は、積層体内を第１方向に延伸する第１絶縁体部、第１絶縁体部と積層体との間に設けられた第１半導体部、および、第１半導体部と積層体との間に設けられた第２絶縁体部と、第２絶縁体部と積層体との間に設けられた第３絶縁体部とを含み、第１端部と該第１端部の反対側にある第２端部とを有する。第２導電層は、積層体上に設けられ、柱状体の第１端部において第１半導体部に電気的に接続されている。第１絶縁体部は、柱状体の第１端部において第１半導体部の内側を閉塞しており、第１端部よりも第２端部に近い位置において第１半導体部の内側に空間を有する。
【図面の簡単な説明】
【0006】
【図1】半導体記憶装置およびメモリコントローラを示すブロック図。
【図2】メモリセルアレイの一部の等価回路を示す図。
【図3】第１実施形態の半導体記憶装置の一部を示す平面図。
【図4】第１実施形態の半導体記憶装置の一部を示す断面図。
【図5】第１実施形態の半導体記憶装置の柱状体を示す断面図。
【図6】第１実施形態の半導体記憶装置の一部を示す断面図。
【図7】柱状体の構成例を示す断面図。
【図8】第２実施形態による柱状体の構成例を示す断面図。
【図9】第３実施形態による柱状体の構成例を示す断面図。
【図10】第４実施形態による柱状体の構成例を示す断面図。
【図11】第５実施形態による柱状体の構成例を示す断面図。
【図12】第４実施形態の製造方法の一例を示す断面図。
【図26】第５実施形態の製造方法の一例を示す断面図。
【図27】第１実施形態の製造方法の一例を示す断面図。
【図31】第２実施形態の製造方法の一例を示す断面図。
【発明を実施するための形態】
【0007】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
(第１実施形態)
図１は、半導体記憶装置１およびメモリコントローラ２を示すブロック図である。半導体記憶装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、例えば、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備える。
図１は、半導体記憶装置１およびメモリコントローラ２を示すブロック図である。半導体記憶装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、例えば、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備える。
【0009】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ(ｎは１以上の整数)を含む。各ブロックＢＬＫは、不揮発性のメモリセルトランジスタＭＴ(図２参照)の集合である。メモリセルアレイ１０には、複数のビットライン及び複数のワードラインが設けられている。各メモリセルトランジスタＭＴは、１本のビットラインと１本のワードラインとに接続されている。メモリセルアレイ１０の詳細な構成については後述する。
【0010】
ロウデコーダ１１は、外部のメモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて、１つのブロックＢＬＫを選択する。ロウデコーダ１１は、複数のワードラインのそれぞれに、所望の電圧を印可することで、メモリセルアレイ１０に対するデータの書き込み動作及び読み出し動作を制御する。
【0011】
センスアンプ１２は、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビットラインに所望の電圧を印加する。センスアンプ１２は、ビットラインの電圧に基づいてメモリセルトランジスタＭＴに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。
【0012】
シーケンサ１３は、メモリコントローラ２から受信したコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。
【0013】
以上で説明した半導体記憶装置１及びメモリコントローラ２は、これらの組み合わせにより１つの半導体装置を構成してもよい。半導体装置は、例えばＳＤ(登録商標)カードのようなメモリカードや、ＳＳＤ(Solid State Drive)等が挙げられる。
【0014】
次に、メモリセルアレイ１０の電気的な構成について説明する。
図２は、メモリセルアレイ１０の一部の等価回路を示す図である。図２は、メモリセルアレイ１０に含まれた一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数(例えば４つ)のストリングＳＴＲ０～ＳＴＲ３を含む。
図２は、メモリセルアレイ１０の一部の等価回路を示す図である。図２は、メモリセルアレイ１０に含まれた一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数(例えば４つ)のストリングＳＴＲ０～ＳＴＲ３を含む。
【0015】
各ストリングＳＴＲ０～ＳＴＲ３は、複数のＮＡＮＤストリングＮＳの集合体である。各ＮＡＮＤストリングＮＳの一端は、ビットラインＢＬ０～ＢＬｍ(ｍは１以上の整数)のいずれかに接続されている。ＮＡＮＤストリングＮＳの他端は、ソースラインＳＬに接続されている。各ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＴ０～ＭＴｎ(ｎは１以上の整数)、第１選択トランジスタＳ１、及び第２選択トランジスタＳ２を含む。
【0016】
複数のメモリセルトランジスタＭＴ０～ＭＴｎは、電気的に互いに直列に接続されている。メモリセルトランジスタＭＴは、制御ゲート及びメモリ膜(例えば電荷蓄積膜)を含み、データを不揮発に記憶する。メモリセルトランジスタＭＴは、制御ゲートに印加された電圧に応じて、メモリ膜の状態を変化させる(例えば電荷蓄積膜に電荷を蓄積する)。メモリセルトランジスタＭＴの制御ゲートは、対応するワードラインＷＬ０～ＷＬｎのいずれかに接続されている。メモリセルトランジスタＭＴは、ワードラインＷＬを介して、ロウデコーダ１１と電気的に接続されている。
【0017】
各ＮＡＮＤストリングＮＳにおける第１選択トランジスタＳ１は、複数のメモリセルトランジスタＭＴ０～ＭＴｎと、いずれかのビットラインＢＬ０～ＢＬｍとの間に接続されている。第１選択トランジスタＳ１のドレインは、いずれかのビットラインＢＬ０～ＢＬｍに接続されている。第１選択トランジスタＳ１のソースは、メモリセルトランジスタＭＴｎに接続されている。各ＮＡＮＤストリングＮＳにおける第１選択トランジスタＳ１の制御ゲートは、いずれかの選択ゲートラインＳＧＤ０～ＳＧＤ３に接続されている。第１選択トランジスタＳ１は、選択ゲートラインＳＧＤを介して、ロウデコーダ１１と電気的に接続されている。第１選択トランジスタＳ１は、所定の電圧が選択ゲートラインＳＧＤ０～ＳＧＤ３のいずれかに印加された場合に、ＮＡＮＤストリングＮＳとビットラインＢＬとを接続する。
【0018】
各ＮＡＮＤストリングＮＳにおける第２選択トランジスタＳ２は、複数のメモリセルトランジスタＭＴ０～ＭＴｎと、ソース層ＳＬとの間に接続されている。第２選択トランジスタＳ２のドレインは、メモリセルトランジスタＭＴ０に接続されている。第２選択トランジスタＳ２のソースは、ソース層ＳＬに接続されている。第２選択トランジスタＳ２の制御ゲートは、選択ゲートラインＳＧＳに接続されている。第２選択トランジスタＳ２は、選択ゲートラインＳＧＳを介して、ロウデコーダ１１と電気的に接続されている。第２選択トランジスタＳ２は、所定の電圧が選択ゲートラインＳＧＳに印加された場合に、ＮＡＮＤストリングＮＳとソース層ＳＬとを接続する。
【0019】
なお、メモリセルアレイ１０は、上記で説明した以外のその他の回路構成であってもよい。例えば、各ブロックＢＬＫが含む各ストリングＳＴＲの個数、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、ならびに選択トランジスタＳＴＤ及びＳＴＳの個数は、変更されてもよい。また、ＮＡＮＤストリングＮＳが１つ以上のダミートランジスタを含んでいてもよい。
【0020】
【0021】
図４に示すように、半導体記憶装置１は、メモリチップＭＣと回路チップＣＣとが貼り合わされた３次元メモリである。メモリチップＭＣと回路チップＣＣとは、界面Ｓを挟んで貼り合わされている。すなわち、メモリチップＭＣの下面と回路チップＣＣの上面とが貼り合わされている。
【0022】
メモリチップＭＣの領域は、例えばメモリ領域ＭＲ、引出領域ＨＲ(不図示)、およびパッド領域ＰＲ(不図示)に分けられる。メモリ領域ＭＲは、データを記憶する複数のメモリセルトランジスタＭＴ(図２参照)が３次元的に配列された領域である。メモリ領域ＭＲは、メモリチップＭＣの大部分を占めており、データの記憶に使用される。
【0023】
図３に示すように、半導体記憶装置１は、メモリ領域ＭＲにおいて、積層体２０と、複数のスリットＳＬＴ、複数の柱状体ＣＬ、及び複数のビットラインＢＬ(図４参照)を有する。メモリ領域ＭＲにおける複数の柱状体ＣＬのそれぞれは、上述のＮＡＮＤストリングＮＳ(図２参照)に対応する。
【0024】
メモリ領域ＭＲは、スリットＳＬＴによって複数のブロックＢＬＫに区分されている。すなわち、スリットＳＬＴによって区切られた領域が、１つのブロックＢＬＫに対応している。柱状体ＣＬは、メモリ領域ＭＲ内において、Ｚ方向からの平面視で点在する。複数の柱状体ＣＬは、例えば、Ｚ方向からの平面視でＹ方向にジグザグ状（千鳥状）に配列されいる。柱状体ＣＬは、Ｚ方向からの平面視で、例えば、円状又は楕円状である。
【0025】
尚、半導体記憶装置１のメモリ領域ＭＲにおける平面レイアウトは、図３の示すレイアウトに限らず、その他のレイアウトであってもよい。例えば、隣り合うスリットＳＬＴ間における柱状体ＣＬの個数及び配置は、適宜変更され得る。
【0026】
図４に示すように、半導体記憶装置１のメモリチップＭＣは、メモリセルアレイ１０に対応する構造を含む。つまり半導体記憶装置１は、メモリチップＭＣのメモリ領域ＭＲ内において、積層体２０と、柱状体ＣＬと、第２導電層３０とを有する。積層体２０の下方には、回路チップＣＣと電気的に接続するための、第１パッド３６及びコンタクトＶ１、Ｖ２が設けられ、第１パッド３６により、後述する回路チップＣＣと貼合されている。
【0027】
第２導電層３０は、積層体２０の上方に設けられるとともに、複数の柱状体ＣＬに接続されている。第２導電層３０は、例えばＸ方向およびＹ方向に沿って広がった板状に形成され、ソースラインＳＬとして機能する。第２導電層３０の材料としては、金属材料などが使用され、例えば、チタン、窒化チタン、ニッケル、ニッケルシリサイド(ＮｉＳｉ)、ＰドープシリコンＳｉからなる群から選択される１種もしくは２種以上が使用され得る。なお、第２導電層３０の材料としては、シリサイドが使用されてもよい。この場合、第２導電層３０としては、ニッケルシリサイドや、チタンシリサイド等が使用される。また、第２導電層３０の上方に、さらに導電体層(不図示)を設けてもよい。この場合の導電体層としては、アルミニウム、チタン、窒化チタン、タングステン、窒化チタン及びアルミニウム等が使用され得る。
【0028】
積層体２０は、複数の絶縁層２１と複数の第１導電層３１とを有する。複数の絶縁層２１と複数の第１導電層３１は、Ｚ方向に１層ずつ交互に積層されている。
【0029】
複数の絶縁層２１は、それぞれＸ方向及びＹ方向に広がる。絶縁層２１は、例えば、シリコン酸化物を含む。絶縁層２１は、第１導電層３１と第２導電層３０との間、及びＺ方向に隣り合う第１導電層３１の間にある。絶縁層２１は、Ｚ方向で隣り合う２つの第１導電層３１の間を絶縁する。絶縁層２１の数は、第１導電層３１の数によって決まる。
【0030】
複数の第１導電層３１は、それぞれＸ方向及びＹ方向に広がる。すなわち、各第１導電層３１は、Ｘ方向およびＹ方向に沿って広がった板状に形成される。第１導電層３１は、例えば、タングステン、不純物がドープされたポリシリコンである。第１導電層３１の層数は、任意である。
【0031】
第１導電層３１は、例えば、機能的に３つに分けられる。第１導電層３１は、ソース側の選択ゲートラインＳＧＳ、ワードラインＷＬ、ドレイン側の選択ゲートラインＳＧＤのいずれかとして機能する。
【0032】
第１導電層３１のうち、積層体２０の上から少なくとも１層の第１導電層３１は、ソース側の選択ゲートラインＳＧＳとして機能する。選択ゲートラインＳＧＳとして機能する第１導電層３１は、単層でも複数層でもよい。すなわち、選択ゲートラインＳＧＳは、１層の第１導電層３１によって構成されてもよいし、複数の第１導電層３１によって構成されてもよい。また、選択ゲートラインＳＧＳが複数層で構成される場合、第１導電層３１のそれぞれが、互いに異なる導電体によって構成されてもよい。
【0033】
第１導電層３１のうち、積層体２０の下から少なくとも１層の第１導電層３１は、ドレイン側の選択ゲートラインＳＧＤとして機能する。選択ゲートラインＳＧＤとして機能する第１導電層３１は、単層でも複数層でもよい。すなわち、ドレイン側選択ゲートラインＳＧＤは、１層の第１導電層３１によって構成されてもよいし、複数の第１導電層３１によって構成されてもよい。また、ドレイン側選択ゲートラインＳＧＤが複数層で構成される場合、第１導電層３１のそれぞれが、互いに異なる導電体によって構成されてもよい。
【0034】
第１導電層３１のうち選択ゲートラインＳＧＳ、ＳＧＤ以外の第１導電層３１は、ワードラインＷＬとして機能する。ワードラインＷＬとして機能する第１導電層３１は、例えば、柱状体ＣＬの外周を囲む。
【0035】
最下層の第１導電層３１の下には、絶縁層２２が設けられる。絶縁層２２の内部には、導電層３２が設けられる。導電層３２は、例えばＹ方向に延伸したライン状に形成され、ビットラインＢＬとして機能する。つまり、図示せぬ領域において、複数の導電層３２が、Ｘ方向に配列されている。
【0036】
複数の柱状体ＣＬは、積層体２０内に設けられている。複数の柱状体ＣＬは、それぞれＺ方向に延びている。複数の柱状体ＣＬは、例えば、それぞれ積層体２０をＺ方向に貫通する。各柱状体ＣＬは、例えば絶縁コア４０、半導体チャネル４１、及びメモリ積層膜４２を含んでいる。
【0037】
柱状体ＣＬの下部は、絶縁層２２に接している。柱状体ＣＬの上部は、第２導電層３０に接している。柱状体ＣＬの上部の詳細な構造については後述する。
【0038】
各柱状体ＣＬの下方には、柱状のコンタクトＣＶが設けられる。図示された領域には、１つの柱状体ＣＬに対応するコンタクトＣＶが示されている。当該領域においてコンタクトＣＶが接続されていない柱状体ＣＬには、図示されない領域においてコンタクトＣＶが接続される。コンタクトＣＶの下には、１つの導電層３２(ビットラインＢＬ)が接触している。
【0039】
導電層３２の下には、柱状のコンタクトＶ１が設けられる。コンタクトＶ１の下には、導電層３５が設けられる。導電層３２及び導電層３５の間は、コンタクトＶ１を介して電気的に接続される。導電層３５は、半導体記憶装置１内の回路の接続に使用される配線である。
【0040】
導電層３５の下には、柱状のコンタクトＶ２が設けられる。コンタクトＶ２の下には、第１パッド３６が設けられる。導電層３５及び第１パッド３６の間は、コンタクトＶ２を介して電気的に接続される。第１パッド３６は、メモリチップＭＣと回路チップＣＣとの界面Ｓに接し、回路チップＣＣに対する貼合パッドとして機能する。第１パッド３６は、例えば銅を含んでいる。
【0041】
絶縁コア４０内には、ボイドまたはシーム等の空間６０がある。絶縁コア４０の構成については、後で説明する。
【0042】
図５は、第１実施形態の半導体記憶装置１の柱状体ＣＬを示す断面図である。メモリ領域ＭＲ内における、複数の柱状体ＣＬの各々は、絶縁コア４０、半導体チャネル４１、及びメモリ積層膜４２を有する。柱状体ＣＬは、メモリホールＭＨ内に形成され、内側から順に、絶縁コア４０、半導体チャネル４１、メモリ積層膜４２で構成される。
【0043】
絶縁コア４０は、Ｚ方向に延び、柱状である。絶縁コア４０は、例えば、シリコン酸化物を含む。絶縁コア４０は、Ｚ方向から見てメモリホールＭＨの中心軸を含む中央部に設けられる。尚、図４に示すように、絶縁コア４０内には、空間６０があるが、図５に示す柱状体ＣＬの先端部においては、空間６０は無く、絶縁コア４０で埋め込まれている。
【0044】
半導体チャネル４１は、Ｚ方向に延びる。半導体チャネル４１は、例えば少なくとも一部が環状に形成され、絶縁コア４０の外側面(外周面)を被覆する。半導体チャネル４１は、例えばシリコンを含む。シリコンは、例えばアモルファスシリコンを結晶化させたポリシリコンである。半導体チャネル４１は、第１選択トランジスタＳ１、複数のメモリセルトランジスタＭＴ及び第２選択トランジスタＳ２のそれぞれのチャネルとして機能する。ここでいう「チャネル」とは、ソース側とドレイン側との間におけるキャリアの流路である。
【0045】
メモリ積層膜４２は、Ｚ方向に延びる。メモリ積層膜４２は、半導体チャネル４１の外側面(外周面)を被覆する。メモリ積層膜４２は、メモリホールＭＨの内側面(内周面)と半導体チャネル４１の外側面(外周面)との間にある。メモリ積層膜４２は、例えば、トンネル絶縁膜４３、電荷蓄積膜４４、及びブロック絶縁膜４５を含む。これら複数の膜は、半導体チャネル４１側から、トンネル絶縁膜４３、電荷蓄積膜４４、ブロック絶縁膜４５の順で設けられる。
【0046】
トンネル絶縁膜４３は、半導体チャネル４１の外側面を被覆する。すなわち、トンネル絶縁膜４３は、電荷蓄積膜４４と半導体チャネル４１との間に位置する。トンネル絶縁膜４３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含むシリコン酸窒化膜である。トンネル絶縁膜４３は、半導体チャネル４１と電荷蓄積膜４４との間の電位障壁である。
【0047】
電荷蓄積膜４４は、トンネル絶縁膜４３の外側面を被覆する。すなわち、電荷蓄積膜４４は、それぞれの絶縁層２１及び第１導電層３１とトンネル絶縁膜４３との間に位置する。電荷蓄積膜４４は、例えばシリコン窒化物を含む。電荷蓄積膜４４と複数の第１導電層３１のそれぞれとが交差する部分は、それぞれトランジスタとして機能する。電荷蓄積膜４４が複数の第１導電層３１のそれぞれと交差する部分(電荷蓄積部)内の電荷の有無、又は、蓄積された電荷量によって、メモリセルトランジスタＭＴはデータを保持する。電荷蓄積部は、それぞれの第１導電層３１と半導体チャネル４１との間にあり、周りを絶縁材料で囲まれている。電荷蓄積膜４４は、「メモリ膜」の一例である。
【0048】
ブロック絶縁膜４５は、バックトンネリングを抑制する。バックトンネリングは、第１導電層３１からメモリ積層膜４２へ電荷が戻る現象である。ブロック絶縁膜４５は、絶縁層２１と第１導電層３１との間、及び、第１導電層３１と電荷蓄積膜４４との間にあればよい。ブロック絶縁膜４５は、例えば、シリコン酸化膜、金属酸化物膜、複数の絶縁膜が積層された積層構造膜である。金属酸化物の一例は、アルミニウム酸化物である。
【0049】
ブロック絶縁膜４５と第１導電層３１との間には、バリア膜(不図示)が設けられてもよい。バリア膜は、第１導電層３１とブロック絶縁膜４５との間の密着性を向上させる。バリア膜は、例えば、窒化チタン、窒化チタンとチタンとの積層構造膜である。
【0050】
柱状体ＣＬと、選択ゲートラインＳＧＳとして機能する第１導電層３１とが交差した部分は、第２選択トランジスタＳ２として機能する。柱状体ＣＬと、ワードラインＷＬとして機能する第１導電層３１とが交差した部分は、メモリセルトランジスタＭＴとして機能する。柱状体ＣＬと選択ゲートラインＳＧＤとして機能する第１導電層３１とが交差した部分は、第１選択トランジスタＳ１として機能する。
【0051】
図４に示すように、柱状体ＣＬの下方に設けられた第１パッド３６と、トランジスタＴｒよりも上方に設けられた第２パッド５４とにより、メモリチップＭＣと回路チップＣＣとが貼合されている。
【0052】
回路チップＣＣは、基板５０と、トランジスタＴｒと、トランジスタＴｒよりも上方に設けられた第２パッド５４と、を含む。回路チップＣＣは、メモリチップＭＣの動作を制御する制御回路(論理回路)として機能し、例えば、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３に対応する構造を含む。
【0053】
基板５０は、回路チップＣＣの形成に使用される。基板５０は、例えばＰ型不純物を含む半導体基板である。基板５０の上に、トランジスタＴｒが設けられる。トランジスタＴｒのソース及びドレインに対応し、基板５０の上に複数のコンタクトおよび複数の導電体層が設けられる。複数の導電体層は、コンタクトを介して電気的に接続される。複数の導電体層のうち、回路チップＣＣの最上部に位置する導電体層は第２パッド５４である。第２パッド５４は、回路チップＣＣとメモリチップＭＣとの界面Ｓに接し、メモリチップＭＣに対する貼合パッドとして機能する。第２パッド５４は、例えば銅を含んでいる。
【0054】
回路チップＣＣ内の各導電体層(第２パッド５４含む)は、１本のビットラインＢＬと電気的に接続される。図示が省略されているが、回路チップＣＣ内には、トランジスタＴｒと同様の構造を有する複数のトランジスタが設けられる。
【0055】
尚、半導体記憶装置１のメモリチップＭＣ及び回路チップＣＣの断面構造は、その他の構造であってもよい。回路チップＣＣに設けられる配線層の数は、任意の数に設計され得る。また、回路チップＣＣ内における導電体層のそれぞれに接続されるコンタクトは、回路の設計に応じて適宜省略され得る。メモリチップＭＣ内の回路と回路チップＣＣ内の回路とを接続する為の配線のレイアウトは、適宜変更され得る。
【0056】
次に、半導体記憶装置１の柱状体ＣＬと第２導電層３０(ソースラインＳＬ)との接続部の構造について説明する。図６は、第１実施形態の半導体記憶装置１の一部を示す断面図である。中間層７０が第１導電層３１と積層体２０との間に設けられている。尚、ソース層としての第２導電層３０は、導電層３０Ａ、３０Ｂの積層膜となっている。導電層３０Ａは、バリアメタルとして設けられ、例えば、チタンと窒化チタンの積層膜（Ｔｉ／ＴｉＮ）等の導電体で構成されている。導電層３０Ｂは、第２導電層３０の主構成膜であり、例えば、タングステン等の導電体で構成されている。
【0057】
図６に示すように、柱状体ＣＬの上部は、第２導電層３０(ソース層ＳＬ)に接している。柱状体ＣＬのうち、絶縁コア４０、半導体チャネル４１およびメモリ積層膜４２の上面は、柱状体ＣＬの上端に位置する。すなわち絶縁コア４０、半導体チャネル４１およびメモリ積層膜４２の上面は、積層体２０と第２導電層３０との間の中間層７０の上面２０Ａの高さ位置にある。絶縁コア４０、半導体チャネル４１およびメモリ積層膜４２の上面は、第２導電層３０に接している。また、絶縁コア４０の上面は、半導体チャネル４１およびメモリ積層膜４２の上面よりも－Ｚ方向へ幾分、窪んでいてもよい。この場合、第２導電層３０がその窪みの分だけメモリホールＭＨ内に入り込む。柱状体ＣＬの上端部は、Ｚ方向から見た平面視で、略円形状に形成されている。
【0058】
第２導電層３０の下面(底面)と半導体チャネル４１の上面とは面で接する。すなわち、第２導電層３０と半導体チャネル４１との界面は、絶縁コア４０および積層体２０の上面２０Ａとほぼ同じ高さに位置する。半導体チャネル４１と第２導電層３０との接触部分は、オーミック接触を形成している。従って、半導体チャネル４１と第２導電層３０とは、電気的に接続されている。
【0059】
柱状体ＣＬの上部において、メモリ積層膜４２の一部が、中間層７０の上面２０Ａより上方に突出していてもよい。すなわち、トンネル絶縁膜４３、電荷蓄積膜４４、及びブロック絶縁膜４５のうち、少なくとも一つが中間層７０の上面２０Ａより上方に突出していてもよい。
【0060】
図６に示すように、第２導電層３０と積層体２０との間に、中間層７０があってもよい。中間層７０は、基板ＳＵＢ上に設けられ、メモリホールＭＨ作成時のエッチングストッパ膜として機能する。製造過程の中で、中間層７０の全てが除去されてもよいし、一部が残されてもよい。中間層７０の一部が残される場合、中間層７０は、第２導電層３０と積層体２０との間に設けられる。中間層７０が除去される場合、上面２０Ａは、積層体２０の上面となる。中間層７０は、例えば、ポリシリコン、シリコン炭窒化物、シリコン炭化物、Ｈｉｇｈ－ｋ材料(高誘電率材料)、酸化アルミニウムである。
【0061】
中間層７０がポリシリコンの場合、中間層７０は、第２導電層３０の一部として機能してよい。中間層７０がシリコン炭窒化物、シリコン炭化物、またはＨｉｇｈ－ｋ材料(高誘電率材料)の場合、中間層７０は、第２導電層３０と、第１導電層３１(選択ゲートラインＳＧＳ)との間の絶縁膜として機能してよい。
【0062】
図７は、柱状体ＣＬの構成例を示す断面図である。柱状体ＣＬは、メモリホールＭＨの内壁に設けられたメモリ積層膜４２と、メモリホールＭＨ内においてメモリ積層膜４２の内側に設けられた半導体チャネル４１と、メモリホールＭＨ内において半導体チャネル４１の内側に設けられた絶縁コア４０とを備える。絶縁コア４０は、積層体２０内をＺ方向に延伸している。半導体チャネル４１は、積層体２０と絶縁コア４０との間に設けられている。メモリ積層膜４２は、半導体チャネル４１と積層体２０との間に設けられている。
【0063】
第２導電層３０は、積層体２０上に設けられ、柱状体ＣＬの端部Ｅ１において半導体チャネル４１に電気的に接続されている。本実施形態では、半導体チャネル４１は、絶縁コア４０、メモリ積層膜４２とほぼ同じ高さ位置にあり、第２導電層３０が端部Ｅ１において半導体チャネル４１にオーミック接触している。
【0064】
ボイドまたはシーム等の空間６０は、絶縁コア４０の内側にある。絶縁コア４０は、柱状体ＣＬの端部Ｅ１およびその近傍において半導体チャネル４１の内側を埋め込んでおり、閉塞している。よって、端部Ｅ１には、空間６０は設けられておらず、第２導電層３０はメモリホールＭＨ内へほとんど入り込んでいない。一方、柱状体ＣＬの端部Ｅ１に対して反対側の端部Ｅ２の近傍に、空間６０が設けられている。即ち、空間６０は、柱状体ＣＬの端部Ｅ１よりも端部Ｅ２に近い位置において絶縁コア４０の内部にある。しかし、柱状体ＣＬの端部Ｅ１において、絶縁コア４０が半導体チャネル４１の内側を閉塞しているので、空間６０には、第２導電層３０の金属材料（例えば、Ｔｉ／ＴｉＮまたはタングステン）は進入しない。従って、第２導電層３０がメモリセルアレイの特性を劣化させることを抑制できる。
【0065】
柱状体ＣＬの形成工程において、メモリホールＭＨは、柱状体ＣＬの端部Ｅ２から端部Ｅ１へ向かって形成される。従って、Ｚ方向の断面における柱状体ＣＬの幅（メモリホールＭＨの幅）は、第２端部Ｅ２から第１端部Ｅ１に近づくに従って、即ち、第２導電層３０に近づく従って小さくなる。例えば、Ｚ方向の断面において、柱状体ＣＬの第１端部Ｅ１の幅Ｗ１は、第２端部Ｅ２の幅Ｗ２よりも小さい。このように、メモリホールＭＨは、その径が第２導電層３０に近づく従って小さくなるように側壁にテーパーを有する。
【0066】
また、端部Ｅ１における絶縁コア４０のＺ方向の厚みＴ１は、空間６０の部分における半導体チャネル４１の内壁にある絶縁コア４０の膜厚Ｔ２よりも厚い。
【0067】
ここで、第２導電層３０は、積層体２０内に柱状体ＣＬを形成した後、柱状体ＣＬの第１端部Ｅ１側の積層体２０の表面上に形成される。このとき、端部Ｅ１のメモリホールＭＨが絶縁コア４０、半導体チャネル４１およびメモリ積層膜４２によって閉塞し、かつ、端部Ｅ１における絶縁コア４０の厚みＴ１が空間６０の部分の絶縁コア４０の厚みＴ２よりも厚い。よって、第２導電層３０の形成工程で、端部Ｅ１が露出された際に、空間６０が端部Ｅ１において外部と連通しない。これにより、第２導電層３０の金属材料（例えば、Ｔｉ／ＴｉＮまたはタングステン）は、端部Ｅ１からメモリホールＭＨ内の空間６０に進入しない。
【0068】
このように、本実施形態によれば、ボイドまたはシーム等の空間６０は、絶縁コア４０の内側にあるものの、絶縁コア４０は、柱状体ＣＬの端部Ｅ１およびその近傍において半導体チャネル４１の内側を閉塞している。よって、柱状体ＣＬの端部Ｅ１において、空間６０には、第２導電層３０の金属材料（例えば、Ｔｉ／ＴｉＮまたはタングステン）は進入しない。従って、メモリセルアレイの電気的な特性の変動を抑制することができる。
【0069】
（第２実施形態）
図８は、第２実施形態による柱状体ＣＬの構成例を示す断面図である。第２実施形態では、積層体２０が複数の積層体２０＿１、２０＿２を含む。積層体２０＿１は、端部Ｅ１側に設けられており、第２導電層３０の比較的近くに位置する。積層体２０＿２は、端部Ｅ２側に設けられており、積層体２０＿１よりも第２導電層３０から遠くに離間している。
図８は、第２実施形態による柱状体ＣＬの構成例を示す断面図である。第２実施形態では、積層体２０が複数の積層体２０＿１、２０＿２を含む。積層体２０＿１は、端部Ｅ１側に設けられており、第２導電層３０の比較的近くに位置する。積層体２０＿２は、端部Ｅ２側に設けられており、積層体２０＿１よりも第２導電層３０から遠くに離間している。
【0070】
積層体２０＿１内に設けられた柱状体ＣＬ１は、第２導電層３０に接続している。柱状体ＣＬ１は、第１実施形態の柱状体ＣＬと同様に、メモリホールＭＨ１の内壁に形成されたメモリ積層膜４２、半導体チャネル４１および絶縁コア４０を有する。メモリ積層膜４２は、例えば、トンネル絶縁膜４３、電荷蓄積膜４４、及びブロック絶縁膜４５を含む。
【0071】
絶縁コア４０は、柱状体ＣＬ１の端部Ｅ１およびその近傍において半導体チャネル４１の内側を埋め込んでおり、閉塞している。よって、端部Ｅ１には、空間６０は設けられておらず、第２導電層３０はメモリホールＭＨ１内に入り込んでいない。一方、端部Ｅ２に近づくと、空間６０が設けられている。即ち、空間６０は、柱状体ＣＬ１の端部Ｅ１よりも端部Ｅ２に近い位置において絶縁コア４０の内側に設けられる。しかし、柱状体ＣＬ１の端部Ｅ１は、絶縁コア４０が半導体チャネル４１の内側を閉塞しているので、空間６０には、第２導電層３０の金属材料（例えば、Ｔｉ／ＴｉＮまたはタングステン）は入り込まない。従って、第２導電層３０によるメモリセルアレイの電気的特性の劣化を抑制することができる。
【0072】
柱状体ＣＬ１の形成工程において、メモリホールＭＨ１は、柱状体ＣＬ１の端部Ｅ２側から端部Ｅ１へ向かって形成される。従って、Ｚ方向の断面における柱状体ＣＬ１の幅（メモリホールＭＨ１の幅）は、第２端部Ｅ２から第１端部Ｅ１に近づくに従って、即ち、第２導電層３０に近づく従って小さくなる。このように、メモリホールＭＨ１は、その径が第２導電層３０に近づく従って小さくなるように側壁にテーパーを有する。
【0073】
また、端部Ｅ１における絶縁コア４０のＺ方向の厚みＴ１は、空間６０の部分における半導体チャネル４１の内壁にある絶縁コア４０の膜厚Ｔ２、Ｔ３よりも厚い。さらに、空間６０がある領域において、第２導電層３０に比較的近い絶縁コア４０の膜厚Ｔ２は、第２導電層３０から比較的遠い絶縁コア４０の膜厚Ｔ３より厚くなっている。これにより、絶縁コア４０が、柱状体ＣＬの端部Ｅ１およびその近傍において半導体チャネル４１の内側を埋め込み易く（閉塞し易く）している。
【0074】
積層体２０＿１と積層体２０＿２との間には、絶縁層２３が設けられている。絶縁層２３には、例えば、シリコン酸化膜が用いられている。柱状体ＣＬ１と柱状体ＣＬ２との間には、柱状体ＣＬ１、ＣＬ２よりもＸ方向の幅の広い接続部２４が設けられている。接続部２４は、柱状体ＣＬ１、ＣＬ２を接続するために設けられており、基本的に、柱状体ＣＬ１、ＣＬ２の構成と同じ構成を有し、メモリ積層膜４２、半導体チャネル４１および絶縁コア４０で構成されている。
【0075】
積層体２０＿２内に設けられた柱状体ＣＬ２は、柱状体ＣＬ１よりも第２導電層３０から遠く、第２導電層３０には直接接触していないが、柱状体ＣＬ１に接触している。
【0076】
柱状体ＣＬ２は、第１実施形態の柱状体ＣＬと同様に、メモリホールＭＨ２の内壁に形成されたメモリ積層膜４２、半導体チャネル４１および絶縁コア４０を有する。メモリ積層膜４２、半導体チャネル４１および絶縁コア４０は、メモリホールＭＨ１、ＭＨ２の内壁にそれぞれ同じ工程で同時に形成されている。従って、メモリ積層膜４２、半導体チャネル４１および絶縁コア４０は、柱状体ＣＬ１、ＣＬ２において連続している。
【0077】
絶縁コア４０は、柱状体ＣＬ２において半導体チャネル４１の内側を埋め込んでいてもよいが、絶縁コア４０内に空間６０が残っていてもよい。柱状体ＣＬ１の端部Ｅ１が絶縁コア４０で閉塞しているので、柱状体ＣＬ２の絶縁コア４０内に空間６０が残っていても、第２導電層３０はメモリホールＭＨ１、ＭＨ２内に入り込まないからである。
【0078】
柱状体ＣＬ２の形成工程において、メモリホールＭＨ２は、柱状体ＣＬ２の端部Ｅ２から端部Ｅ１側へ向かって形成される。従って、Ｚ方向の断面における柱状体ＣＬ２の幅（メモリホールＭＨ２の幅）は、第２端部Ｅ２から第１端部Ｅ１に近づくに従って、即ち、柱状体ＣＬ１または第２導電層３０に近づく従って小さくなる。このように、メモリホールＭＨ２は、その径が柱状体ＣＬ１または第２導電層３０に近づく従って小さくなるように側壁にテーパーを有する。
【0079】
このように、第２実施形態によれば、ボイドまたはシーム等の空間６０は、絶縁コア４０の内側にあるものの、絶縁コア４０は、柱状体ＣＬ１の端部Ｅ１およびその近傍において半導体チャネル４１の内側を閉塞している。よって、柱状体ＣＬ１の端部Ｅ１において、絶縁コア４０が半導体チャネル４１の内側を閉塞しているので、空間６０には、第２導電層３０の金属材料（例えば、Ｔｉ／ＴｉＮまたはタングステン）は入り込まない。従って、第２実施形態も第１実施形態と同様の効果を得ることができる。
【0080】
（第３実施形態）
図９は、第３実施形態による柱状体ＣＬの構成例を示す断面図である。第３実施形態では、積層体２０が複数の積層体２０＿１、２０＿２を含む点で第２実施形態と同様である。しかし、第３実施形態では、柱状体ＣＬ１には、空間６０が設けられていない。即ち、柱状体ＣＬ１において、半導体チャネル４１の内側には、絶縁コア４０が充填されている。一方、柱状体ＣＬ２において、絶縁コア４０の内側には、空間６０が設けられている。
図９は、第３実施形態による柱状体ＣＬの構成例を示す断面図である。第３実施形態では、積層体２０が複数の積層体２０＿１、２０＿２を含む点で第２実施形態と同様である。しかし、第３実施形態では、柱状体ＣＬ１には、空間６０が設けられていない。即ち、柱状体ＣＬ１において、半導体チャネル４１の内側には、絶縁コア４０が充填されている。一方、柱状体ＣＬ２において、絶縁コア４０の内側には、空間６０が設けられている。
【0081】
第３実施形態によれば、空間６０は、柱状体ＣＬ２の絶縁コア４０の内側にあるものの、柱状体ＣＬ１の絶縁コア４０内にはない。よって、絶縁コア４０は、柱状体ＣＬ１の半導体チャネル４１の内側を閉塞している。柱状体ＣＬ２の空間６０には、第２導電層３０の金属材料（例えば、Ｔｉ／ＴｉＮまたはタングステン）は入り込まない。従って、第３実施形態も第１実施形態と同様の効果を得ることができる。
【0082】
（第４実施形態）
図１０は、第４実施形態による柱状体ＣＬの構成例を示す断面図である。第４実施形態では、積層体２０が複数の積層体２０＿１、２０＿２、２０＿３を含む。積層体２０＿１は、積層体２０＿１～２０＿３のうち、端部Ｅ１および第２導電層３０の最も近くに位置する。積層体２０＿２は、積層体２０＿１よりも第２導電層３０から離間しており、積層体２０＿１と積層体２０＿３との間に位置する。積層体２０＿３は、積層体２０＿１～２０＿３のうち、第２導電層３０から最も遠く離間しており、端部Ｅ２の最も近くに位置する。
図１０は、第４実施形態による柱状体ＣＬの構成例を示す断面図である。第４実施形態では、積層体２０が複数の積層体２０＿１、２０＿２、２０＿３を含む。積層体２０＿１は、積層体２０＿１～２０＿３のうち、端部Ｅ１および第２導電層３０の最も近くに位置する。積層体２０＿２は、積層体２０＿１よりも第２導電層３０から離間しており、積層体２０＿１と積層体２０＿３との間に位置する。積層体２０＿３は、積層体２０＿１～２０＿３のうち、第２導電層３０から最も遠く離間しており、端部Ｅ２の最も近くに位置する。
【0083】
積層体２０＿１内に設けられた柱状体ＣＬ１は、第２導電層３０に接続している。柱状体ＣＬ１は、第１実施形態の柱状体ＣＬと同様に、メモリホールＭＨ１の内壁に形成されたメモリ積層膜４２、半導体チャネル４１および絶縁コア４０を有する。メモリ積層膜４２は、例えば、トンネル絶縁膜４３、電荷蓄積膜４４、及びブロック絶縁膜４５を含む。
【0084】
絶縁コア４０は、柱状体ＣＬ１の端部Ｅ１だけでなく半導体チャネル４１の内側全体を埋め込んでおり、閉塞している。よって、柱状体ＣＬ１の半導体チャネル４１の内部には、空間６０は設けられておらず、第２導電層３０の金属材料（例えば、Ｔｉ／ＴｉＮまたはタングステン）はメモリホールＭＨ１内に入り込んでいない。従って、第２導電層３０がメモリセルアレイの特性を劣化させることを抑制できる。
【0085】
柱状体ＣＬ１の形成工程において、メモリホールＭＨ１は、柱状体ＣＬ１の端部Ｅ２側から端部Ｅ１へ向かって形成される。従って、Ｚ方向の断面における柱状体ＣＬ１の幅（メモリホールＭＨ１の幅）は、第２端部Ｅ２から第１端部Ｅ１に近づくに従って、即ち、第２導電層３０に近づく従って小さくなる。このように、メモリホールＭＨ１は、その径が第２導電層３０に近づく従って小さくなるように側壁にテーパーを有する。
【0086】
積層体２０＿１と積層体２０＿２との間には、絶縁層２３が設けられている。絶縁層２３には、例えば、シリコン酸化膜が用いられている。尚、図１０では、接続部２４の図示は省略している。
【0087】
柱状体ＣＬ１は、柱状体ＣＬ２、ＣＬ３と基本的に同じ構成を有し、メモリ積層膜４２、半導体チャネル４１および絶縁コア４０で構成されている。一方、第４実施形態では、柱状体ＣＬ１は、柱状体ＣＬ２、ＣＬ３とは別工程で形成されている。従って、柱状体ＣＬ１と柱状体ＣＬ２との間に接続部２４は設けられておらず、柱状体ＣＬ１のメモリ積層膜４２、半導体チャネル４１および絶縁コア４０は、柱状体ＣＬ２、ＣＬ３のそれらと連続していない。
【0088】
柱状体ＣＬ１と柱状体ＣＬ２との間には、導電体４６が設けられている。導電体４６は、柱状体ＣＬ１の半導体チャネル４１と柱状体ＣＬ２の半導体チャネル４１との間を電気的に接続するために設けられている。導電体４６には、例えば、ドープドポリシリコン等の導電性材料が用いられている。導電体４６は、柱状体ＣＬ１の絶縁コア４０と柱状体ＣＬ２の絶縁コア４０との間に設けられており、柱状体ＣＬ１の絶縁コア４０と柱状体ＣＬ２の絶縁コア４０とを互いに分離している。
【0089】
積層体２０＿２内に設けられた柱状体ＣＬ２は、柱状体ＣＬ１よりも第２導電層３０から遠く離間しており、第２導電層３０には直接接触していない。しかし、柱状体ＣＬ２は、柱状体ＣＬ１には接触している。
【0090】
柱状体ＣＬ２は、第１実施形態の柱状体ＣＬと同様に、メモリホールＭＨ２の内壁に形成されたメモリ積層膜４２、半導体チャネル４１および絶縁コア４０を有する。メモリ積層膜４２、半導体チャネル４１および絶縁コア４０は、メモリホールＭＨ１とメモリホールＭＨ２、ＭＨ３とでそれぞれ別工程で形成される。従って、メモリ積層膜４２、半導体チャネル４１および絶縁コア４０は、柱状体ＣＬ１と柱状体ＣＬ２、ＣＬ３とにおいて分離されている。尚、柱状体ＣＬ１と柱状体ＣＬ２、ＣＬ３とにおいて半導体チャネル４１は、導電体４６を介して電気的に接続されている。
【0091】
絶縁コア４０は、柱状体ＣＬ２において半導体チャネル４１の内側を埋め込んでいてもよいが、図１０に示すように、絶縁コア４０内に空間６０が残っていてもよい。柱状体ＣＬ１が絶縁コア４０で閉塞しているので、柱状体ＣＬ２の絶縁コア４０内に空間６０が残っていても、第２導電層３０はメモリホールＭＨ内に入り込まないからである。
【0092】
柱状体ＣＬ２の形成工程において、メモリホールＭＨ２は、柱状体ＣＬ３側から柱状体ＣＬ１へ向かって形成される。従って、Ｚ方向の断面における柱状体ＣＬ２の幅（メモリホールＭＨ２の幅）は、第２端部Ｅ２から第１端部Ｅ１に近づくに従って、即ち、柱状体ＣＬ１または第２導電層３０に近づく従って小さくなる。このように、メモリホールＭＨ２は、その径が柱状体ＣＬ１または第２導電層３０に近づく従って小さくなるように側壁にテーパーを有する。
【0093】
積層体２０＿２と積層体２０＿３との間にも、絶縁層２３が設けられている。尚、図１０では、接続部２４の図示は省略している。
【0094】
積層体２０＿３内に設けられた柱状体ＣＬ３は、柱状体ＣＬ１、ＣＬ２よりも第２導電層３０から遠く離間しており、第２導電層３０および柱状体ＣＬ１には直接接触していない。しかし、柱状体ＣＬ３は、柱状体ＣＬ２には接触している。
【0095】
柱状体ＣＬ３は、第１実施形態の柱状体ＣＬと同様に、メモリホールＭＨ３の内壁に形成されたメモリ積層膜４２、半導体チャネル４１および絶縁コア４０を有する。メモリ積層膜４２、半導体チャネル４１および絶縁コア４０は、メモリホールＭＨ２、ＭＨ３の内壁にそれぞれ同じ工程で形成されている。従って、メモリ積層膜４２、半導体チャネル４１および絶縁コア４０は、柱状体ＣＬ２、ＣＬ３において連続している。
【0096】
絶縁コア４０は、柱状体ＣＬ３において、図１０に示すように、半導体チャネル４１の内側を埋め込んでいてもよい。逆に、絶縁コア４０内に空間６０が残っていてもよい。柱状体ＣＬ１が絶縁コア４０で閉塞しているので、柱状体ＣＬ３の絶縁コア４０内に空間６０が残っていても、第２導電層３０はメモリホールＭＨ１～ＭＨ３内に入り込まないからである。
【0097】
柱状体ＣＬ３の形成工程において、メモリホールＭＨ３は、端部Ｅ２側から柱状体ＣＬ２へ向かって形成される。従って、Ｚ方向の断面における柱状体ＣＬ３の幅（メモリホールＭＨ３の幅）は、第２端部Ｅ２から柱状体ＣＬ２に近づくに従って、即ち、柱状体ＣＬ１、ＣＬ２または第２導電層３０に近づく従って小さくなる。このように、メモリホールＭＨ３は、その径が柱状体ＣＬ１、ＣＬ２または第２導電層３０に近づく従って小さくなるように側壁にテーパーを有する。
【0098】
柱状体ＣＬ３の端部Ｅ２には、半導体チャネル４１に電気的に接続される導電体４６が設けられている。
【0099】
このように、第４実施形態によれば、空間６０は、柱状体ＣＬ２の絶縁コア４０の内側にあるものの、絶縁コア４０は、柱状体ＣＬ１において半導体チャネル４１の内側を閉塞している。よって、柱状体ＣＬ２の空間６０には、第２導電層３０の金属材料（例えば、Ｔｉ／ＴｉＮまたはタングステン）は進入しない。従って、第４実施形態も第１実施形態と同様の効果を得ることができる。
【0100】
（第５実施形態）
図１１は、第５実施形態による柱状体ＣＬの構成例を示す断面図である。第５実施形態では、柱状体ＣＬ２は、端部Ｅ１において窪み部８０を有する。窪み部８０において、絶縁コア４０は、半導体チャネル４１よりも端部Ｅ２側へ窪んでおり、その内部には、第２導電層３０が埋め込まれている。第２導電層３０の導電層３０Ａ、３０Ｂは、窪み部８０に埋め込まれて、半導体チャネル４１の内側面に接続している。第２導電層３０と半導体チャネル４１との接続は、ショットキー接合となっている。第２導電層３０と半導体チャネル４１をオーミック接触にするためには、第２導電層３０付近の半導体チャネル４１に高濃度の不純物ドープを行う必要があり、そのための製造工程数が増える。ショットキー接合の場合はそれが不要となり工程数を削減することができる。
図１１は、第５実施形態による柱状体ＣＬの構成例を示す断面図である。第５実施形態では、柱状体ＣＬ２は、端部Ｅ１において窪み部８０を有する。窪み部８０において、絶縁コア４０は、半導体チャネル４１よりも端部Ｅ２側へ窪んでおり、その内部には、第２導電層３０が埋め込まれている。第２導電層３０の導電層３０Ａ、３０Ｂは、窪み部８０に埋め込まれて、半導体チャネル４１の内側面に接続している。第２導電層３０と半導体チャネル４１との接続は、ショットキー接合となっている。第２導電層３０と半導体チャネル４１をオーミック接触にするためには、第２導電層３０付近の半導体チャネル４１に高濃度の不純物ドープを行う必要があり、そのための製造工程数が増える。ショットキー接合の場合はそれが不要となり工程数を削減することができる。
【0101】
半導体チャネル４１と第２導電層３０との接触面積が、端部Ｅ１のみで接触している場合よりも広くなる。これにより、半導体チャネル４１と第２導電層３０との接触抵抗を低減させることができる。
【0102】
尚、第５実施形態は、第１～第４実施形態のいずれに組み合わせてもよい。これにより、第１～第４実施形態は、第５実施形態と同様の効果を得ることができる。
【0103】
また、積層体２０は、４つ以上の積層体２０＿１～２０＿ｎ（ｎは４以上の整数）に分かれていてもよい。この場合でも、第２導電層３０が接触する端部Ｅ１の絶縁コア４０が半導体チャネル４１内部を充分に閉塞していれば本実施形態の効果を得ることができる。
【0104】
（半導体記憶装置１の製造方法１）
図１２～図２５は、第４実施形態の製造方法の一例を示す断面図である。尚、積層体２０＿１～２０＿３は、２０＿１、２０＿２、２０＿３の順番に形成されるので、図１２～図２３では、図１０および図１１に対して構造体の上下方向（Ｚ方向）を逆に表示している。
図１２～図２５は、第４実施形態の製造方法の一例を示す断面図である。尚、積層体２０＿１～２０＿３は、２０＿１、２０＿２、２０＿３の順番に形成されるので、図１２～図２３では、図１０および図１１に対して構造体の上下方向（Ｚ方向）を逆に表示している。
【0105】
まず、図１２に示すように、支持基板ＳＵＢ上に、絶縁層２１と犠牲膜２５とをＺ方向に交互に積層し積層体２０＿１を形成する。支持基板ＳＵＢは、例えば、シリコン基板等の半導体基板でよい。絶縁層２１には、例えば、シリコン酸化膜等の絶縁膜が用いられる。犠牲膜２５には、例えば、シリコン窒化膜等の絶縁膜が用いられる。犠牲膜２５は、後の工程において第１導電層３１と置換されるために、絶縁層２１に対して選択的にエッチング可能な材料である。また、積層体２０＿１の高さ（絶縁層２１と犠牲膜２５の積層数）は、後に形成される絶縁コア４０内に空間６０が形成されない程度の高さとする。
【0106】
次に、リソグラフィ技術およびエッチング技術を用いて、積層体２０＿１にメモリホールＭＨ１を形成する。メモリホールＭＨ１は、図１０に示す端部Ｅ２側から端部Ｅ１へＺ方向に形成され、支持基板ＳＵＢに達するように形成される。よって、メモリホールＭＨ１のＸ方向またはＹ方向の幅（径）は、端部Ｅ２側の上端部において比較的広く、端部Ｅ１へ近づくに従って小さくなっている。尚、図１２～図２３では図示しないが、中間層７０がメモリホールＭＨ１のエッチングストッパとして支持基板ＳＵＢと積層体２０＿１との間に設けられていてもよい。
【0107】
次に、メモリホールＭＨ１の内壁に、ブロック絶縁膜４５、電荷蓄積膜４４、トンネル絶縁膜４３および半導体チャネル４１を成膜する。さらに、メモリホールＭＨ１内の半導体チャネル４１の内側に絶縁コア４０を埋め込む。ブロック絶縁膜４５には、例えば、シリコン酸化膜、酸化アルミニウム等の絶縁材料が用いられる。電荷蓄積膜４４には、例えば、シリコン窒化膜等の絶縁材料が用いられる。トンネル絶縁膜４３には、例えば、シリコン酸化物、シリコン酸窒化膜等の絶縁材料が用いられる。半導体チャネル４１には、例えば、ドープドポリシリコン等の導電材料が用いられる。絶縁コア４０には、例えば、シリコン酸化膜等の絶縁材料が用いられる。絶縁コア４０は、メモリホールＭＨ１の底部まで埋め込み、絶縁コア４０内には空間６０が形成されない。
【0108】
次に、ＣＭＰ（Chemical Mechanical Polishing）法を用いて積層体２０＿１の表面が露出されるまで、ブロック絶縁膜４５、電荷蓄積膜４４、トンネル絶縁膜４３、半導体チャネル４１および絶縁コア４０を研磨する。次に、絶縁コア４０をエッチバックして窪み４７を絶縁コア４０上に形成する。これにより、図１３に示す構造が得られる。
【0109】
次に、図１４に示すように、窪み４７に導電体４６を埋め込む。導電体４６には、例えば、ドープドポリシリコン等の導電材料が用いられる。導電体４６は、半導体チャネル４１と電気的に接続される。このように、積層体２０＿１内に、Ｚ方向に延伸する柱状体ＣＬ１が形成される。
【0110】
次に、図１５に示すように、積層体２０＿１上に、絶縁層２１と犠牲膜２５とをＺ方向に交互に積層し積層体２０＿２を形成する。
【0111】
次に、リソグラフィ技術およびエッチング技術を用いて、積層体２０＿２にメモリホールＭＨ２を形成する。メモリホールＭＨ２は、端部Ｅ２側から端部Ｅ１側へＺ方向に形成され、柱状体ＣＬ１の導電体４６に達するように形成される。メモリホールＭＨ２のＸ方向またはＹ方向の幅（径）は、端部Ｅ２側の上端部において比較的広く、端部Ｅ１へ近づくに従って小さくなっている。
【0112】
次に、図１６に示すように、メモリホールＭＨ２内に犠牲膜２６を埋め込む。犠牲膜２６には、例えば、ポリシリコン等の絶縁層２１および犠牲膜２５に対して選択的にエッチング可能な材料である。
【0113】
次に、図１７に示すように、積層体２０＿２上に、絶縁層２１と犠牲膜２５とをＺ方向に交互に積層し積層体２０＿３を形成する。
【0114】
次に、リソグラフィ技術およびエッチング技術を用いて、積層体２０＿３にメモリホールＭＨ３を形成する。メモリホールＭＨ３は、端部Ｅ２側から端部Ｅ１側へＺ方向に形成され、積層体２０＿２に達するように形成される。メモリホールＭＨ３のＸ方向またはＹ方向の幅（径）は、端部Ｅ２側の上端部において比較的広く、端部Ｅ１へ近づくに従って小さくなっている。
【0115】
次に、図１８に示すように、メモリホールＭＨ３を介してメモリホールＭＨ２内の犠牲膜２６を選択的に除去する。これにより、メモリホールＭＨ２、ＭＨ３は、互いに連通し、かつ、柱状体ＣＬ１の導電体４６に連通する。
【0116】
次に、図１９に示すように、メモリホールＭＨ２、ＭＨ３の内壁に、ブロック絶縁膜４５、電荷蓄積膜４４、トンネル絶縁膜４３および半導体チャネル４１を成膜する。
【0117】
次に、図２０に示すように、積層体２０＿３上にハードマスクＨＭを形成する。ハードマスクＨＭには、例えば、シリコン酸化膜等の絶縁材料が用いられる。リソグラフィ技術およびエッチング技術を用いて、メモリホールＭＨ３に連通する開口をハードマスクＨＭに形成する。
【0118】
次に、ハードマスクＨＭをマスクとして用いて、メモリホールＭＨ２の底部にある半導体チャネル４１、トンネル絶縁膜４３、電荷蓄積膜４４およびブロック絶縁膜４５を選択的にエッチングする。これにより、図２０に示すように、メモリホールＭＨ２を柱状体ＣＬ１の導電体４６に貫通させる。
【0119】
次に、図２１に示すように、半導体チャネル４１の材料をメモリホールＭＨ２、ＭＨ３の内壁に薄く堆積して、メモリホールＭＨ２の底部において、柱状体ＣＬ１の導電体４６とメモリホールＭＨ２内の半導体チャネル４１との間に半導体チャネル４１を形成する。これにより、柱状体ＣＬ１の導電体４６とメモリホールＭＨ２、ＭＨ３内の半導体チャネル４１との間を電気的に接続する。
【0120】
次に、メモリホールＭＨ２、ＭＨ３の半導体チャネル４１の内側に絶縁コア４０の材料を埋め込む。このとき、メモリホールＭＨ２、ＭＨ３は連通しており、メモリホールＭＨ１よりもアスペクト比において高い。従って、図２１に示すように、メモリホールＭＨ２内の絶縁コア４０には空間６０が残ったまま、メモリホールＭＨ３は、絶縁コア４０によって閉塞される。深い位置にあるメモリホールＭＨ２には空間６０が残置されるが、浅い位置にあるメモリホールＭＨ３には、空間６０は残らない。
【0121】
次に、ＣＭＰ法を用いて積層体２０＿３の表面が露出されるまで、ブロック絶縁膜４５、電荷蓄積膜４４、トンネル絶縁膜４３、半導体チャネル４１および絶縁コア４０を研磨する。次に、絶縁コア４０をエッチバックして窪み４８を絶縁コア４０上に形成する。これにより、図２２に示す構造が得られる。
【0122】
次に、図２３に示すように、窪み４８に導電体４６を埋め込む。導電体４６は、半導体チャネル４１と電気的に接続される。このように、積層体２０＿２、２０＿３内に、Ｚ方向に延伸する柱状体ＣＬ２、ＣＬ３がそれぞれ形成される。
【0123】
次に、図３のスリットＳＬＴを形成し、スリットＳＬＴを介して、犠牲膜２５を除去する。さらに、犠牲膜２５が除去された後の空間に第１導電層３１の材料（例えば、タングステン）を埋め込む。これにより、積層体２０＿１～２０＿３の犠牲膜２５が第１導電層３１に置換される。
【0124】
次に、柱状体ＣＬ３上に図示しない多層配線層等を形成する。
【0125】
【0126】
次に、支持基板ＳＵＢを除去する。これにより、図２４に示すように中間層７０が露出される。
【0127】
次に、図２５に示すように、さらにＣＭＰ法を用いて、半導体チャネル４１が露出されるまで中間層７０等を研磨する。
【0128】
その後、導電層３０Ａを中間層７０および柱状体ＣＬ１上に形成し、導電層３０Ｂを導電層３０Ａ上に形成する。導電層３０Ａは、バリアメタルとして機能し、例えば、ＴｉとＴｉＮとの積層膜で構成される。導電層３０Ｂは、導電層３０Ａとともにソース層（第２導電層３０）として機能し、例えば、タングステン等の低抵抗金属材料で構成される。これにより、図１０に示す半導体記憶装置１が完成する。
【0129】
また、図２５に示す工程の後、図２６に示すように、端部Ｅ１から絶縁コア４０の上部をエッチングし、半導体チャネル４１の上端および内側面の一部を露出させる。その後、導電層３０Ａを中間層７０および柱状体ＣＬ１上に形成し、導電層３０Ｂを導電層３０Ａ上に形成する。これにより、図１１に示す半導体記憶装置１が完成する。
【0130】
本実施形態によれば、積層体２０＿１のメモリホールＭＨ１および柱状体ＣＬ１は、積層体２０＿２、２０＿３のメモリホールＭＨ２、ＭＨ３および柱状体ＣＬ２、ＣＬ３よりも前に、別工程で形成される。よって、絶縁コア４０は、メモリホールＭＨ１内の半導体チャネル４１内に充填されており、その内部に空間６０を有しない。従って、図２５および図２６に示すように、柱状体ＣＬ１の端部Ｅ１において半導体チャネル４１を露出させても、絶縁コア４０が半導体チャネル４１の内側を空間６０無しに充填しているので、導電層３０Ａ、３０Ｂの材料が空間６０に意図せず進入してしまうことを抑制することができる。これにより、半導体記憶装置１のメモリセルアレイの特性の劣化を抑制することができる。
【0131】
【0132】
【0133】
次に、図２８に示すように、メモリホールＭＨ内の半導体チャネル４１の上部内壁にプラズマ処理を行い、半導体チャネル４１の上部内壁にパシベーション４９を形成する。プラズマ処理のガス種や比率、流量を制御することによって、半導体チャネル４１の下部内壁にはパシベーションが形成されない。プラズマ処理には、Ｎ２、Ａｒ、Ｈｅ、Ｈ２、ＮＨ３、またはＦからなる群から選択される少なくとも１種のガスを用いることが好ましい。
【0134】
次に、絶縁コア４０をメモリホールＭＨ内の半導体チャネル４１の内壁に堆積する。絶縁コア４０には、例えば、シリコン酸化膜等の絶縁材料が用いられる。このとき、半導体チャネル４１の上部内壁にパシベーション４９が形成されているので、絶縁コア４０の材料の核形成が抑制される。よって、図２９に示すように、絶縁コア４０は、半導体チャネル４１の上部内壁には形成されず、半導体チャネル４１の下部内壁のみに選択的に形成される。
【0135】
パシベーション４９の除去後、絶縁コア４０をメモリホールＭＨ内の半導体チャネル４１の内壁にさらに堆積する。これにより、図３０に示すように、絶縁コア４０の材料は、半導体チャネル４１内に全体に堆積され、半導体チャネル４１の下部内壁だけでなく、その上部内壁にも形成される。このときの絶縁コア４０の材料の堆積工程では、カバレッジの悪い堆積方法を用いてよい。よって、絶縁コア４０は、柱状体ＣＬの端部Ｅ１において半導体チャネル４１の内部を充填しつつ、端部Ｅ２側において内部に空間６０を有している。即ち、絶縁コア４０は、メモリホールＭＨの底部において半導体チャネル４１の内側を閉塞しており、メモリホールＭＨの上部において絶縁コア４０の内側に空間６０を有する。柱状体ＣＬの端部Ｅ１において絶縁コア４０が半導体チャネル４１の内部を充填していれば、メモリホールＭＨ１の上部には、絶縁コア４０の内側に空間６０が残置されてもよい。その後、図１３および図１４を参照して説明した工程を得て柱状体ＣＬが形成される。
【0136】
図４に示す回路チップＣＣを端部Ｅ２側に貼合した後、支持基板ＳＵＢを除去する。これにより、端部Ｅ１側の柱状体ＣＬが露出される。次に、図２４および図２５（または図２６）を参照して説明したように、半導体チャネル４１が露出されるまで中間層７０等を研磨する。導電層３０Ａを中間層７０および柱状体ＣＬ１上に形成し、導電層３０Ｂを導電層３０Ａ上に形成する。これにより、図４に示す半導体記憶装置１が完成する。
【0137】
この製造方法２でも、絶縁コア４０が端部Ｅ１において半導体チャネル４１の内側を充填しているので、導電層３０Ａ、３０Ｂの材料が空間６０に進入してしまうことを抑制することができる。これにより、半導体記憶装置１のメモリセルアレイの特性の劣化を抑制することができる。
【0138】
（半導体記憶装置１の製造方法３）
図３１および図３２は、第２実施形態の製造方法の一例を示す断面図である。第２実施形態による柱状体ＣＬ１、ＣＬ２も、図２７～図３０を参照して説明した製造工程を経る。例えば、積層体２０＿１にメモリホールＭＨ１を形成した後、絶縁層２１と犠牲膜とをＺ方向に交互に積層体２０＿１上に積層して積層体２０＿２を形成する。次に、積層体２０＿２内をＺ方向に延伸し、メモリホールＭＨ１と連通するメモリホールＭＨ２を形成する。その後、図３１に示すように、メモリホールＭＨ１、ＭＨ２の内壁に、ブロック絶縁膜４５、電荷蓄積膜４４、トンネル絶縁膜４３および半導体チャネル４１を成膜する。
図３１および図３２は、第２実施形態の製造方法の一例を示す断面図である。第２実施形態による柱状体ＣＬ１、ＣＬ２も、図２７～図３０を参照して説明した製造工程を経る。例えば、積層体２０＿１にメモリホールＭＨ１を形成した後、絶縁層２１と犠牲膜とをＺ方向に交互に積層体２０＿１上に積層して積層体２０＿２を形成する。次に、積層体２０＿２内をＺ方向に延伸し、メモリホールＭＨ１と連通するメモリホールＭＨ２を形成する。その後、図３１に示すように、メモリホールＭＨ１、ＭＨ２の内壁に、ブロック絶縁膜４５、電荷蓄積膜４４、トンネル絶縁膜４３および半導体チャネル４１を成膜する。
【0139】
次に、図３１に示すように、メモリホールＭＨ１の上部における半導体チャネル４１の内壁およびメモリホールＭＨ２の半導体チャネル４１の内壁全体にプラズマ処理を行い、メモリホールＭＨ１の上部における半導体チャネル４１の内壁およびメモリホールＭＨ２の半導体チャネル４１の内壁全体にパシベーション４９を形成する。プラズマ処理のガス種や比率、流量を制御することによって、メモリホールＭＨ１の下部における半導体チャネル４１の内壁にはパシベーションが形成されない。プラズマ処理には、Ｎ２、Ａｒ、Ｈｅ、Ｈ２、ＮＨ３、またはＦからなる群から選択される少なくとも１種のガスを用いることが好ましい。
【0140】
次に、絶縁コア４０をメモリホールＭＨ内の半導体チャネル４１の内壁に堆積する。このとき、半導体チャネル４１の上部内壁にパシベーション４９が形成されているので、絶縁コア４０の材料の核形成が抑制される。よって、図３１に示すように、絶縁コア４０は、半導体チャネル４１の上部内壁には形成されず、メモリホールＭＨ１の下部の半導体チャネル４１の内壁のみに形成される。
【0141】
パシベーション４９の除去後、絶縁コア４０をメモリホールＭＨ１、ＭＨ２内の半導体チャネル４１の内壁全体にさらに堆積する。これにより、図３２に示すように、絶縁コア４０の材料は、半導体チャネル４１の下部内壁および上部内壁の全体に形成される。これにより、絶縁コア４０は、柱状体ＣＬ１の端部Ｅ１において半導体チャネル４１の内部を充填しつつ、絶縁コア４０の内部には空間６０を有する。絶縁コア４０は、端部Ｅ２側においてメモリホールＭＨ２を閉塞している。絶縁コア４０は、端部Ｅ１側の半導体チャネル４１の内壁に予め形成されているので、柱状体ＣＬ１の端部Ｅ１において比較的厚く（例えば、図８のＴ１、Ｔ２）形成され、柱状体ＣＬ２の端部Ｅ２において比較的薄く（例えば、図８のＴ３）形成される。これにより、絶縁コア４０は、端部Ｅ１の半導体チャネル４１の内部を充填しつつ、絶縁コア４０の内部には、空間６０を有する。柱状体ＣＬ１の端部Ｅ１において絶縁コア４０が半導体チャネル４１の内部を充填していれば、絶縁コア４０の内側に空間６０が残置されてもよい。その後、図１３および図１４を参照して説明した工程を得て柱状体ＣＬ１、ＣＬ２が形成される。
【0142】
図４に示す回路チップＣＣを端部Ｅ２側に貼合した後、支持基板ＳＵＢを除去する。これにより、端部Ｅ１側の柱状体ＣＬ１が露出される。次に、図２４および図２５（または図２６）を参照して説明したように、半導体チャネル４１が露出されるまで中間層７０等を研磨する。導電層３０Ａを中間層７０および柱状体ＣＬ１上に形成し、導電層３０Ｂを導電層３０Ａ上に形成する。これにより、図８に示す半導体記憶装置１が完成する。
【0143】
この製造方法３でも、絶縁コア４０が端部Ｅ１において半導体チャネル４１の内側を充填しているので、導電層３０Ａ，３０Ｂの材料が空間６０に意図せず進入してしまうことを抑制することができる。これにより、半導体記憶装置１のメモリセルアレイの特性の劣化を抑制することができる。
【0144】
尚、第３実施形態の製造方法は、図３２に示す工程において、メモリホールＭＨ１の半導体チャネル４１の内部を絶縁コア４０の材料で埋め込めばよい。第３実施形態のその他の製造工程は、第２実施形態の対応する製造工程と同様でよい。
【0145】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0146】
１ 半導体記憶装置、ＭＣ メモリチップ、ＣＣ 回路チップ、２０ 積層体、ＣＬ 柱状体、２０ 積層体、３０ 第２導電層、４０ 絶縁コア、４１ 半導体チャネル、４２ メモリ積層膜、４４ 電荷蓄積膜、４５ ブロック絶縁膜、ＭＨ メモリホール、６０ 空間
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
