(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024038873
(43)【公開日】2024-03-21
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/26 20060101AFI20240313BHJP
G11C 16/04 20060101ALI20240313BHJP
H10B 41/00 20230101ALI20240313BHJP
H10B 43/00 20230101ALI20240313BHJP
H01L 21/336 20060101ALI20240313BHJP
【FI】
G11C16/26
G11C16/04 170
H01L27/11517
H01L27/11563
H01L29/78 371
【審査請求】未請求
【請求項の数】17
【出願形態】OL
(21)【出願番号】P 2022143205
(22)【出願日】2022-09-08
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】磯部 克明
(72)【発明者】
【氏名】日岡 健
(72)【発明者】
【氏名】酒向 万里生
【テーマコード(参考)】
5B225
5F083
5F101
【Fターム(参考)】
5B225CA06
5B225EA05
5B225EE04
5B225EE19
5B225FA01
5B225FA02
5F083EP01
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F101BA00
5F101BB02
5F101BD22
5F101BD34
5F101BE07
(57)【要約】
【課題】半導体記憶装置の回路面積を縮小させる。
【解決手段】実施形態の半導体記憶装置は、第1メモリセルトランジスタ、第1ビット線、第1センスアンプ、及び第1ラッチ回路を備える。第1メモリセルトランジスタ及び第1センスアンプは、第1ビット線に接続される。第1ラッチ回路は、第1センスアンプに接続される。第1センスアンプは、第1ノード、第1トランジスタ、第2ノード、及び第2トランジスタを有する。第1ノードは、第1ビット線に接続される。第1トランジスタは、第1ラッチ回路に電気的に接続された一端を有する。第2ノードは、第1トランジスタのゲートに接続される。第2トランジスタは、第1ノード及び第2ノードの間に接続される。第1メモリセルトランジスタのデータに応じて第1ノード及び第2ノードに第1ビット線からの電荷を転送する動作において、第2トランジスタはオン状態である。第2ノードのデータを第1ラッチ回路に転送する動作において、第2トランジスタはオフ状態である。
【選択図】
図5
【特許請求の範囲】
【請求項1】
第1メモリセルトランジスタと、
前記第1メモリセルトランジスタに電気的に接続された第1ビット線と、
前記第1ビット線に電気的に接続された第1センスアンプと、
第1センスアンプに電気的に接続された第1ラッチ回路と、
を備え、
前記第1センスアンプは、
前記第1ビット線に接続された第1ノードと、
前記第1ラッチ回路に電気的に接続された一端を有する第1トランジスタと、
前記第1トランジスタのゲートに接続された第2ノードと、
前記第1ノード及び前記第2ノードの間に接続された第2トランジスタと、を有し、
前記第1メモリセルトランジスタのデータに応じて前記第1ノード及び前記第2ノードに前記第1ビット線からの電荷を転送する動作において、前記第2トランジスタはオン状態であり、
前記第2ノードのデータを前記第1ラッチ回路に転送する動作において、前記第2トランジスタはオフ状態である、
半導体記憶装置。
【請求項2】
前記第1センスアンプは、
前記第1ノードとして機能する第1導電体と、
前記第1ラッチ回路に接続されると共に前記第1導電体と隣り合い、第1配線として機能する第2導電体と、を更に備え、
前記第2導電体は、前記第1導電体との間に第1配線間容量を有する、
請求項1に記載の半導体記憶装置。
【請求項3】
前記第1センスアンプは、
前記第2ノードとして機能する第3導電体と、
前記第2トランジスタの一端に接続されると共に前記第3導電体と隣り合い、第2配線として機能する第4導電体と、を更に備え、
前記第4導電体は、前記第3導電体との間に第2配線間容量を有する、
請求項1に記載の半導体記憶装置。
【請求項4】
前記第1センスアンプは、
前記第2ノードとして機能する第3導電体と、
前記第2トランジスタの一端に接続され、第2配線として機能する第4導電体と、
前記第3導電体と隣り合い、クロック信号を受信する第3配線として機能する第5導電体と、を更に備え、
前記第5導電体は、前記第3導電体との間に第2配線間容量を有する、
請求項1に記載の半導体記憶装置。
【請求項5】
前記第1センスアンプは、
前記第1ノードとして機能する第1導電体と、
前記第1ラッチ回路に接続されると共に前記第1導電体と隣り合い、第1配線として機能する第2導電体と、を更に備え、
前記第2導電体は、前記第1導電体との間に第1配線間容量を有する、
請求項4に記載の半導体記憶装置。
【請求項6】
前記第1センスアンプは、
一端が前記第1ノードに接続され、他端が第1配線に接続された第1容量と、
一端が前記第2ノードに接続され、他端が第2配線に接続された第2容量と、を更に有する、
請求項1に記載の半導体記憶装置。
【請求項7】
前記第1センスアンプは、
一端が前記第1ノードに接続され、他端が第1電源に接続された第3トランジスタを更に有する、
請求項6に記載の半導体記憶装置。
【請求項8】
前記第1センスアンプと第1方向において隣接する第2センスアンプを更に備え、
前記第1センスアンプは、第4トランジスタを更に有し、
前記第2センスアンプは、第5トランジスタを有し、
前記第4トランジスタ及び前記第5トランジスタにおいて共有されるソース・ドレイン領域を有する、
請求項1に記載の半導体記憶装置。
【請求項9】
前記第1センスアンプと第1方向において隣接する第2センスアンプを更に備え、
前記第1方向において並ぶ前記第1センスアンプ及び前記第2センスアンプは、
前記第1方向において並ぶ7本の配線を有する、
請求項1に記載の半導体記憶装置。
【請求項10】
前記7本の配線の内の少なくとも1本は、前記第1ラッチ回路に電気的に接続される、
請求項9に記載の半導体記憶装置。
【請求項11】
前記第1センスアンプの第1方向における幅は、
前記第1方向において並ぶ配線3.5本分である、
請求項1に記載の半導体記憶装置。
【請求項12】
前記第1センスアンプと前記第1方向において隣接する第2センスアンプを更に備え、
前記第2センスアンプの前記第1方向における幅は、
前記第1方向において並ぶ配線3.5本分である、
請求項11に記載の半導体記憶装置。
【請求項13】
前記第1センスアンプと第1方向において隣接する第2センスアンプを更に備え、
前記第1方向において並ぶ前記第1センスアンプ及び前記第2センスアンプは、
前記第1方向において並ぶ6本の配線を有する、
請求項1に記載の半導体記憶装置。
【請求項14】
前記第1センスアンプの第1方向における幅は、
前記第1方向において並ぶ配線3本分である、
請求項1に記載の半導体記憶装置。
【請求項15】
前記第1センスアンプと前記第1方向において隣接する第2センスアンプを更に備え、
前記第2センスアンプの前記第1方向における幅は、
前記第1方向において並ぶ配線3本分である、
請求項14に記載の半導体記憶装置。
【請求項16】
前記第1センスアンプと第1方向において隣接する第2センスアンプと、
前記第2センスアンプに電気的に接続された第2ラッチ回路と、
前記第2センスアンプに電気的に接続された第2ビット線と、
前記第2ビット線に電気的に接続された第2メモリセルトランジスタと、を更に備え、
前記第2センスアンプは、
前記第2ビット線に接続された第3ノードと、
前記第2ラッチ回路に電気的に接続された一端を有する第6トランジスタと、
前記第6トランジスタのゲートに接続された第4ノードと、
前記第3ノード及び前記第4ノードの間に接続された第7トランジスタと、を有し、
前記第2メモリセルトランジスタのデータに応じて前記第3ノード及び前記第4ノードに前記第2ビット線からの電荷を転送する動作において、前記第7トランジスタはオン状態であり、
前記第4ノードのデータを前記第2ラッチ回路に転送する動作において、前記第7トランジスタはオフ状態である、
請求項1に記載の半導体記憶装置。
【請求項17】
前記第1センスアンプは、
一端が前記第1ノードに接続され、他端が第1配線に接続された第1容量と、
一端が前記第2ノードに接続され、他端が第3配線に接続された第2容量と、
一端が前記第1ノードに接続され、他端が第1電源に接続された第3トランジスタと、を更に有する、
請求項1に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置として、NAND型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第4635068号公報
【特許文献2】特開2013-4629号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体記憶装置の回路面積を縮小させる。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、第1メモリセルトランジスタ、第1ビット線、第1センスアンプ、及び第1ラッチ回路を備える。第1ビット線は、第1メモリセルトランジスタに電気的に接続される。第1センスアンプは、第1ビット線に電気的に接続される。第1ラッチ回路は、第1センスアンプに電気的に接続される。第1センスアンプは、第1ノード、第1トランジスタ、第2ノード、及び第2トランジスタを有する。第1ノードは、第1ビット線に接続される。第1トランジスタは、第1ラッチ回路に電気的に接続された一端を有する。第2ノードは、第1トランジスタのゲートに接続される。第2トランジスタは、第1ノード及び第2ノードの間に接続される。第1メモリセルトランジスタのデータに応じて第1ノード及び第2ノードに第1ビット線からの電荷を転送する動作において、第2トランジスタはオン状態である。第2ノードのデータを第1ラッチ回路に転送する動作において、第2トランジスタはオフ状態である。
【図面の簡単な説明】
【0006】
【
図1】
図1は、第1実施形態に係る半導体記憶装置1の構成例であるブロック図を示す。
【
図2】
図2は、第1実施形態に係る半導体記憶装置1が備えるメモリセルアレイの回路構成の一例を示す。
【
図3】
図3は、第1実施形態に係る半導体記憶装置1が備えるセンスアンプの構成例であるブロック図を示す。
【
図4】
図4は、第1実施形態に係る半導体記憶装置1が備えるセンスアンプのレイアウトの一例を示す。
【
図5】
図5は、第1実施形態に係る半導体記憶装置1が備えるセンスアンプユニットSAUの回路構成の一例を示す。
【
図6】
図6は、第1実施形態に係る半導体記憶装置1が有するトランジスタの平面構造の一例を示す。
【
図7】
図7は、第1実施形態に係る半導体記憶装置1の回路領域の断面構造の一例である、
図6のVI-VI線に沿った断面図を示す。
【
図8】
図8は、第1実施形態に係る半導体記憶装置1の回路領域の断面構造の一例を示す。
【
図9】
図9は、第1実施形態に係る半導体記憶装置1の読み出し動作の一例であるフローチャートを示す。
【
図10】
図10は、第1実施形態に係る半導体記憶装置1の読み出し動作時の各種信号等の電圧の一例であるタイミングチャートを示す。
【
図11】
図11は、第1実施形態の変形例に係る半導体記憶装置1mの回路領域の断面構造の一例を示す。
【
図12】
図12は、第1実施形態の変形例に係る半導体記憶装置1mの回路領域の断面構造の一例を示す。
【
図13】
図13は、第2実施形態に係る半導体記憶装置1bが備えるセンスアンプユニットSAUの回路構成の一例を示す。
【
図14】
図14は、第2実施形態に係る半導体記憶装置1bの回路領域の断面構造の一例を示す。
【
図15】
図15は、第2実施形態に係る半導体記憶装置1bの読み出し動作時の各種信号等の電圧の一例であるタイミングチャートを示す。
【発明を実施するための形態】
【0007】
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一の参照符号を付され、繰返しの説明は省略される場合がある。略同一の機能及び構成を有する複数の構成要素が相互に区別されるために、参照符号の末尾にさらなる数字又は文字が付される場合がある。
【0008】
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。したがって、具体的な厚みや寸法は以下の説明を参酌して判断されるべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。また、或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【0009】
本明細書及び特許請求の範囲において「実質的に同じ」「略同じ」「略均一」は、同じであることを意図されているものの、製造技術及び(又は)測定技術の限界に起因して完全に同一ではないとともに誤差を許容することを指す。
【0010】
本明細書及び特許請求の範囲において、ある第1要素が別の第2要素に「接続されている」とは、第1要素が直接的又は常時或いは選択的に導電性となる要素を介して第2要素に接続されていることを含む。「電気的に接続されている」とは、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していてもよい。
【0011】
以下では、X軸、Y軸、Z軸からなる直交座標系が使用される。以下の記述において、「下」との記述及びその派生語並びに関連語は、Z軸上のより小さい座標の位置を指し、「上」との記述及びその派生語並びに関連語は、Z軸上のより大きい座標の位置を指す。
【0012】
図面には、図を見易くするためにハッチングが適宜付加されている。図面に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。図面において、図を見易くするために絶縁体層(層間絶縁膜)、基板、配線、コンタクト等の構成要素が適宜省略されている。
【0013】
<1>第1実施形態
以下では、第1実施形態に係る半導体記憶装置1について説明される。半導体記憶装置1は、例えばNAND型フラッシュメモリである。以下の記述は、半導体記憶装置1がNAND型フラッシュメモリである例に基づく。
【0014】
<1-1>構成(構造)
<1-1-1>半導体記憶装置1の全体構成
図1は、第1実施形態の半導体記憶装置1中の要素及び接続、並びに関連する要素を示す。
図1に示されるように、半導体記憶装置1は、メモリコントローラ2により制御される。メモリコントローラ2は、ホスト装置(図示せず)から命令を受け取り、受け取られた命令に基づいて半導体記憶装置1を制御する。
【0015】
半導体記憶装置1は、NANDバスを介してメモリコントローラ2と接続されている。NANDバスは、複数の制御信号及び8ビットの幅の入出力信号DQを伝送する。制御信号は、信号 ̄CE、CLE、BLE、 ̄WE、 ̄RE、 ̄WP、データストローブ信号DQS及び ̄DQS、並びにレディー・ビジー信号RBを含む。符号「 ̄」は、反転論理を示す。半導体記憶装置1は、入出力信号DQを受け取り、入出力信号DQを送信する。入出力信号DQは、コマンド(CMD)、書込みデータ又はリードデータ(DAT)、アドレス情報(ADD)、及びステータス(STA)を含む。
【0016】
信号 ̄CEは半導体記憶装置1をイネーブルにする。信号CLEは、入出力信号DQによるコマンドの送信を半導体記憶装置1に通知する。信号ALEは、入出力信号DQによるアドレス情報の送信を半導体記憶装置1に通知する。信号 ̄WEは、入出力信号DQの取り込みを半導体記憶装置1に指示する。信号 ̄REは、入出力信号DQの出力を半導体記憶装置1に指示する。レディー・ビジー信号RY/BYは、半導体記憶装置1がレディー状態であるか、ビジー状態であるかを示し、ローレベルによってビジー状態を示す。半導体記憶装置1は、レディー状態にあると、コマンドを受け付け、ビジー状態にあると、コマンドを受け付けない。
【0017】
半導体記憶装置1は、メモリセルアレイ10、入出力回路11、レジスタ12、シーケンサ13、電圧生成回路14、ドライバ15、ロウデコーダ16、センスアンプ17、及びデータレジスタ(データキャッシュ)18等の構成要素を含む。
【0018】
メモリセルアレイ10は、配列されたメモリセルの集合である。メモリセルアレイ10は、複数のメモリブロック(ブロック)BLK(BLK0、BLK1、…)を含む。各ブロックBLKは、複数のメモリセルトランジスタMTを含む。メモリセルアレイ10には、ワード線WL(図示せず)及びビット線BL(図示せず)も位置している。
【0019】
入出力回路11は、NANDメモリインターフェースに基づく配線によってメモリコントローラ2と接続されている。
【0020】
レジスタ12は、メモリコントローラ2によって受け取られたコマンドCMD及びアドレス情報ADDを保持する回路である。コマンドCMDは、シーケンサ13にデータリード、データ書込み、及びデータ消去を含む種々の動作を指示する。アドレス情報ADDは、例えばブロックアドレス、ページアドレス、及びカラムアドレスを含む。ブロックアドレス、ページアドレス、及びカラムアドレスは、それぞれブロックBLK、ワード線WL、及びビット線BLを指定する。
【0021】
シーケンサ13は、半導体記憶装置1全体の動作を制御する回路である。シーケンサ13は、レジスタ12から受け取られたコマンドCMDに基づいて、電圧生成回路14、ロウデコーダ16、及びセンスアンプ17を制御して、データリード、データ書込み、データ消去を含む種々の動作を実行する。
【0022】
電圧生成回路14は、複数の相違する大きさの電圧を生成する回路である。電圧生成回路14は、半導体記憶装置1の外部から電源電圧を受け、電源電圧から複数の電圧を生成する。生成された電圧は、メモリセルアレイ10及びドライバ15等の構成要素に供給される。種々の電圧の印加により、半導体記憶装置1中の種々の構成要素及び配線に電圧が印加される。
【0023】
ドライバ15は、半導体記憶装置1の動作に必要な種々の電圧を幾つかの構成要素に印加する回路である。ドライバ15は、電圧生成回路14から、複数の電圧を受け、複数の電圧のうちの選択されたものをロウデコーダ16に供給する。
【0024】
ロウデコーダ16は、ブロックBLKを選択するための回路である。ロウデコーダ16は、レジスタ12から受け取られたブロックアドレスに基づいて選択された1つのブロックBLKにドライバ15から供給される電位を転送する。
【0025】
センスアンプ17は、メモリセルアレイ10に記憶されているデータを決定する回路である。センスアンプ17は、メモリセルトランジスタMTの状態をセンスし、センスされた状態に基づいてリードデータを生成し、又は、書込みデータをメモリセルトランジスタMTに転送する。
【0026】
データレジスタ18は、半導体記憶装置1によるデータの入力及び出力のためのデータを保持する回路である。データレジスタ18は、半導体記憶装置1によって受け取られたデータDATを受け取り、受け取られたデータDATに基づくデータをセンスアンプ17に供給する。データレジスタ18は、センスアンプ17からデータを受け取り、受け取られたデータに基づくデータDATを入出力回路11に供給する。
【0027】
<1-1-2>メモリセルアレイ10の回路構成
図2は、第1実施形態に係る半導体記憶装置1が備えるメモリセルアレイ10の回路構成の一例を示す回路図である。
図2では、メモリセルアレイ10に含まれる複数のブロックBLKのうちの1つのブロックBLKを抽出して示している。例えば、その他のブロックBLKも、全て
図2に示される要素及び接続から構成される。メモリセルアレイ10内のブロックBLK数、1ブロックBLK内のストリングユニットSU数は、任意の数に設定出来る。以下の記述は、1ブロックBLKが5つのストリングユニットSU0~SU4を含む例に基づく。
【0028】
各ストリングユニットSUは、ビット線BL0~BLm(mは1以上の整数)にそれぞれ関連付けられた複数のNANDストリングNSの集合である。各NANDストリングNSは、複数のメモリセルトランジスタ、例えばメモリセルトランジスタMT0~MT7、並びに選択トランジスタST1及びST2を含む。以下の記述は、各NANDストリングNSが8個のメモリセルトランジスタMT0~MT7を含む例に基づく。
【0029】
メモリセルトランジスタMTは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタST1及びST2のそれぞれは、各種動作時におけるストリングユニットSUの選択に使用される。
【0030】
各NANDストリングNSにおいて、メモリセルトランジスタMT0~MT7は、直列に接続される。選択トランジスタST1のドレインは、関連付けられたビット線BLに接続される。選択トランジスタST1のソースは、メモリセルトランジスタMT0~MT7の組の一端に接続される。メモリセルトランジスタMT0~MT7の組の他端は、選択トランジスタST2のドレインに接続される。選択トランジスタST2のソースは、ソース線SLに接続される。
【0031】
同一のブロックBLKにおいて、メモリセルトランジスタMT0~MT7の制御ゲートは、それぞれワード線WL0~WL7に接続される。ストリングユニットSU0~SU4内のそれぞれの選択トランジスタST1のゲートは、それぞれ選択ゲート線SGD0~SGD4に接続される。複数の選択トランジスタST2のゲートは、選択ゲート線SGSに接続される。
【0032】
ビット線BL0~BLmには、カラムアドレスが割り当てられる。各ビット線BLは、複数のブロックBLKのそれぞれの或るNANDストリングNSによって共有される。ワード線WL0~WL7のそれぞれは、ブロックBLK毎に設けられる。ソース線SLは、例えば複数のブロックBLK間で共有される。
【0033】
1つのストリングユニットSU内で共通のワード線WLに接続された複数のメモリセルトランジスタMTの集合は、例えばセルユニットCUと称される。例えば、それぞれが1ビットデータを記憶するメモリセルトランジスタMTを含むセルユニットCUの記憶容量が、「1ページデータ」として定義される。セルユニットCUは、メモリセルトランジスタMTが記憶するデータのビット数に応じて、2ページデータ以上の記憶容量を有し得る。
【0034】
尚、第1実施形態に係る半導体記憶装置1が備えるメモリセルアレイ10の回路構成は、以上で説明した構成に限定されない。例えば、各NANDストリングNSが含むメモリセルトランジスタMT並びに選択トランジスタST1及びST2の個数は、それぞれ任意の個数に設計され得る。
【0035】
<1-1-3>センスアンプ17の構成
図3は、第1実施形態に係る半導体記憶装置1に含まれるセンスアンプ17のブロック図である。
図3に示されるように、センスアンプ17は、複数のセンスアンプユニットSAUと複数のラッチ回路XDLとを含む。
【0036】
センスアンプユニットSAUは、ビット線BL毎に設けられる。センスアンプユニットSAUは、データの読み出し動作時には、接続されたビット線BLから読み出されたデータをセンスし、データの書き込み動作時には、接続されたビット線BLに書き込みデータを転送する。
図3では、8個のセンスアンプユニットSAUが、1つのバスDBUSに共通に接続されている。なお、1つのバスDBUSに接続されるセンスアンプユニットSAUの個数は任意である。以下の説明において、1つのバスDBUSに共通に接続された8個のセンスアンプユニットSAUを区別する際には、それぞれSAU<0>~SAU<7>と表記する。
【0037】
ラッチ回路XDLは、センスアンプユニットSAU毎に設けられ、接続されたビット線BLに関連するデータを一時的に記憶する。
図3では、センスアンプユニットSAU<0>~SAU<7>にそれぞれ対応する8個のラッチ回路XDL<7:0>が、1つのバスDBUSに共通に接続されている。なお、8個のラッチ回路XDL<7:0>の各々が8個のバスDBUSにそれぞれ接続されてもよい。
【0038】
また、各ラッチ回路XDLは、データ線IOに接続される。ラッチ回路XDLは、バスDBUS及びデータ線IOを介してセンスアンプユニットSAUと外部との間のデータの送受信に使用される。すなわち、例えばコントローラから受信したデータは、まず、データ線IOを介してラッチ回路XDLに記憶され、その後、バスDBUSを介してセンスアンプユニットSAUに転送される。逆もまた同じである。
【0039】
図4は、第1実施形態に係る半導体記憶装置1に含まれるセンスアンプ17のレイアウトの一例である。
図4に示されるように、ビット線BLは、Y軸に沿って延び、X軸に沿って並ぶ。X軸に沿って隣り合うビット線BL同士の距離は、以下では、「BLピッチ」と称される場合がある。
【0040】
センスアンプユニットSAU<0>はセンスアンプユニットSAU<0>とX軸に沿って隣り合う。センスアンプユニットSAU1個当たりのX軸に沿った幅は、以下では、「SAUピッチ」と称される場合がある。
【0041】
<1-1-4>センスアンプユニットSAUの回路構成
センスアンプユニットSAUの回路構成について、
図5を参照して説明される。
図5は、第1実施形態に係る半導体記憶装置1が備えるセンスアンプユニットSAUの回路図である。
【0042】
図5は、センスアンプユニットSAUの回路構成の一例を、センスアンプ17に含まれる複数のセンスアンプユニットSAUのうち1個のセンスアンプユニットSAUを抽出して示している。他のセンスアンプユニットSAUも、全て
図5に示される構成を有する。センスアンプユニットSAUは、センス回路SA、及び、例えば、3個のラッチ回路(SDL、ADL、及びBDL)を含む。
【0043】
センス回路SAは、データの読み出し時には、ビット線BLから読み出されたデータをセンスし、読み出されたデータが“0”であるか“1”であるかを判定する。センス回路SAは、データの書き込み時には、書き込みデータに基づいてビット線BLに電圧を印加する。また、センス回路SAは、ラッチ回路SDL、ADL、及びBDL内のデータを用いてAND演算またはOR演算を行う。
【0044】
センス回路SAの詳細について説明される。以下の説明において、トランジスタのソース又はドレインの一方は「電流経路の一端」と称される場合があり、ソース又はドレインの他方を「電流経路の他端」と称される場合がある。
【0045】
センス回路SAは、nチャネルMOSトランジスタ20~33、pチャネルMOSトランジスタ36、並びに容量素子34及び35を含む。
【0046】
トランジスタ20のゲートは、信号BLCを受信する。トランジスタ20の電流経路の一端は、ビット線BLに接続され、トランジスタ20の電流経路の他端は、ノードSCOMに接続される。トランジスタ20は、接続されたビット線BLを信号BLCに応じた電圧にクランプするためのものである。
【0047】
トランジスタ21のゲートは、信号BLXを受信する。トランジスタ21の電流経路の一端は、ノードSCOMに接続され、トランジスタ21の電流経路の他端は、ノードSSRCに接続される。
【0048】
トランジスタ22のゲートは、信号NLOを受信する。トランジスタ22の電流経路の一端は、ノードSCOMに接続され、トランジスタ22の電流経路の他端は、ノードSRCGNDに接続される。ノードSRCGNDには、例えば接地電圧VSSが印加される。トランジスタ22は、接続されたビット線BLを充電または放電するためのものである。
【0049】
トランジスタ23のゲートは、ノードINV_Sに接続される。トランジスタ23の電流経路の一端は、ノードSSRCに接続され、トランジスタ23の電流経路の他端は、ノードSRCGNDに接続される。
【0050】
トランジスタ24のゲートは、信号XXLを受信する。トランジスタ24の電流経路の一端は、ノードSCOMに接続され、トランジスタ24の電流経路の他端は、ノードSEN1に接続される。トランジスタ24は、メモリセルトランジスタMTのデータをセンスする期間を制御するためのものである。ノードSEN1の機能の詳細については後述される。
【0051】
トランジスタ31のゲートは、信号SPCを受信する。トランジスタ31の電流経路の一端は、ノードSEN1に接続され、トランジスタ31の電流経路の他端には、電圧VHLBが印加される。電圧VHLBは、例えば電源電圧VDDである。トランジスタ31をオン状態にしてノードSEN1に電圧VHLBを転送することで、ノードSEN1がプリチャージされる。
【0052】
トランジスタ33のゲートは、信号S2Sを受信する。トランジスタ33の電流経路の一端は、ノードSEN1に接続され、トランジスタ33の電流経路の他端は、ノードSEN2に接続される。トランジスタ33をオフ状態にすることで、ノードSEN1とノードSEN2とを分離することができる。
【0053】
ノードSEN1及びSEN2は、データの読み出し時に、対象となるメモリセルトランジスタMTのデータをセンスするためのセンスノードとして機能する。より具体的には、読み出し時に、対象となるメモリセルトランジスタMTのオン状態又はオフ状態に応じて、ノードSEN1及びSEN2(容量素子34及び35)にプリチャージされた電荷が、ビット線BLに転送される。このときのノードSEN1及びSEN2の電圧をセンスすることによりデータの読み出しが行われる。
【0054】
トランジスタ25のゲートは、ノードSEN2に接続される。トランジスタ25の電流経路の一端は、トランジスタ26の電流経路の一端に接続され、トランジスタ25の電流経路の他端は、ノードVLOPに接続される。ノードVLOPには、電圧VLOPが印加される。電圧VLOPについては後述される。
【0055】
トランジスタ26のゲートは、信号STBを受信する。トランジスタ26の電流経路の他端は、バスLBUSに接続される。
【0056】
トランジスタ27のゲートは、信号BLQを受信する。トランジスタ27の電流経路の一端は、ノードSEN2に接続され、トランジスタ27の電流経路の他端は、バスLBUSに接続される。
【0057】
トランジスタ28のゲートは、バスLBUSに接続される。トランジスタ28の電流経路の一端は、トランジスタ29の電流経路の一端に接続され、トランジスタ28の電流経路の他端は、ノードVLOPに接続される。
【0058】
トランジスタ29のゲートは、信号LSLを受信する。トランジスタ29の電流経路の他端は、ノードSEN2に接続される。
【0059】
トランジスタ30のゲートは、信号LPCを受信する。トランジスタ30の電流経路の一端は、バスLBUSに接続され、トランジスタ30の電流経路の他端には、電圧VDDLTが印加される。電圧VDDLTは、例えば電圧VHLBよりも低い電圧である。トランジスタ30をオン状態にしてバスLBUSに電圧VDDLTを転送することで、バスLBUSがプリチャージされる。
【0060】
トランジスタ32のゲートは、信号DSWを受信する。トランジスタ32の電流経路の一端は、バスLBUSに接続され、トランジスタ32の電流経路の他端は、バスDBUSに接続される。トランジスタ32は、バスLBUSとバスDBUSとを接続するためのバススイッチである。このバススイッチにより、センス回路SAとラッチ回路XDLとが接続される。
【0061】
トランジスタ36のゲートは、ノードINV_Sに接続される。トランジスタ36の電流経路の一端には、電圧VHSAが印加され、トランジスタ36の電流経路の他端は、ノードSSRCに接続される。電圧VHSAは、例えば電源電圧VDDである。
【0062】
容量素子34の一方の電極は、ノードSEN1に接続され、容量素子34の他方の電極は、バスLBUSに接続される。
【0063】
容量素子35の一方の電極は、ノードSEN2に接続され、容量素子35の他方の電極は、ノードVLOPに接続される。
【0064】
各センスアンプユニットSAUにおいて、センス回路SA、並びに3個のラッチ回路SDL、ADL、及びBDLは、互いにデータを送受信可能なようにバスLBUSによって接続されている。
【0065】
なお、上記構成のセンスアンプユニットSAUにおける各種信号は、例えばシーケンサ13によって与えられる。
【0066】
ラッチ回路SDL、ADL、及びBDLは、データを一時的に記憶する。データの書き込み動作において、センス回路SAは、ラッチ回路SDLに記憶されるデータに応じて、ビット線BLを制御する。その他のラッチ回路ADL及びBDLは、例えば個々のメモリセルトランジスタMTが2ビット以上のデータを記憶する際に、各ビットのデータを一時的に記憶するために使用される。なお、ラッチ回路の個数は任意に設定可能であり、例えばメモリセルトランジスタMTが記憶可能なデータ量(ビット数)に応じて設定される。
【0067】
<1-2>配線の構造
図6は、第1実施形態に係る半導体記憶装置1が有するトランジスタの平面構造の一例を示す。
図6は、半導体記憶装置1の回路領域の一部であり、
図4に示されるセンスアンプユニットSAUとこのセンスアンプユニットSAUとX軸に沿って並ぶ別のセンスアンプユニットSAUの一部を示す。X軸に沿って隣接するセンスアンプユニットSAUにおいて、例えば、電源を共有することが可能なトランジスタの組みは、
図6に示されるような構造を有することが可能である。
【0068】
X軸に沿って隣接するセンスアンプユニットSAUにおいて、電源を共有することが可能なトランジスタの組みは、例えば、トランジスタTr1及びTr2並びに素子分離領域STIを有する。トランジスタTr1は、ある第1のセンスアンプユニットSAUに含まれるトランジスタ20~33、及び36のいずれかであってもよい。トランジスタTr2は、第1センスアンプユニットSAUの隣のセンスアンプユニットSAUに含まれるトランジスタ20~33、及び36のいずれかであってもよい。
【0069】
トランジスタTr1は、第1拡散領域NP1、第2拡散領域NP2、第1ゲート電極GC1、コンタクトCS1、及びコンタクトCS2を有する。コンタクトCS1は、トランジスタTr1の電流経路の一端が接続された電極である。コンタクトCS2は、トランジスタTr1の電流経路の他端が接続された電極である。
【0070】
トランジスタTr2は、第1拡散領域NP1、第3拡散領域NP3、第2ゲート電極GC2、コンタクトCS1、及びコンタクトCS3を有する。コンタクトCS1は、トランジスタTr2の電流経路の一端が接続された電極である。コンタクトCS3は、トランジスタTr2の電流経路の他端が接続された電極である。
【0071】
トランジスタTr1及びTr2は、第1拡散領域NP1を共有している。言い換えると、第1拡散領域NP1は、トランジスタTr1及びTr2に亘って連続的に設けられている。第1コンタクトCS1は、第1拡散領域NP1上に設けられる。トランジスタTr1及びTr2は、第1コンタクトCS1を共有している。
【0072】
XY平面視において、第2拡散領域NP2は、第1ゲート電極GC1を挟んで、第1拡散領域NP1のY軸に沿った反対側に設けられる。第1ゲート電極は、X軸に沿って延びる。第2コンタクトCS2は、第2拡散領域NP2上に設けられる。
【0073】
XY平面視において、第3拡散領域NP3は、第2ゲート電極GC2を挟んで、第1拡散領域NP1のY軸に沿った反対側に設けられる。第2ゲート電極は、X軸に沿って延びる。第3コンタクトCS3は、第3拡散領域NP3上に設けられる。
【0074】
素子分離領域STIは、例えば、トランジスタTr1及びTr2を電気的に分離するために設けられる。素子分離領域STIは、例えば、トランジスタTr1及びTr2がそれぞれ有する第2拡散領域NP2及び第3拡散領域NP3を電気的に分離する。素子分離領域STIは、第2拡散領域NP2と第3拡散領域NP3との間に設けられる。素子分離領域STIには、例えば、酸化シリコンが用いられる。
【0075】
第1実施形態に係る半導体記憶装置1は、トランジスタTr1及びTr2のX軸に沿った領域を、2個のセンスアンプユニットSAUで共有している。言い換えると、センスアンプユニットSAU1個当たりのX軸に沿った幅であるSAUピッチは、トランジスタTr1及びTr2のX軸に沿った領域の半分の幅と略同じである。
【0076】
電源を共有することが可能なトランジスタの組み(トランジスタTr1及びTr2並びに素子分離領域STIの組み)は、Y軸に沿って複数配置されていてもよい。Y軸に沿って複数配置されたトランジスタの組みが、X軸に沿って並んでいてもよい。
【0077】
言い換えると、半導体記憶装置1は、例えば、トランジスタTr1及びTr2並びに素子分離領域STIの組みを繰り返し並べた構造を有していてもよい。
図6は、そのうちの一組のトランジスタTr1及びTr2並びに素子分離領域STIを抜き出した構造を示す。
【0078】
図7は、第1実施形態に係る半導体記憶装置1が有する回路領域の断面構造の一例を示す、
図6のVI-VI線に沿った断面図である。
図7に示されるように、半導体記憶装置1は、回路領域において、例えば、半導体基板38及び絶縁体層39を含む。半導体基板38の上に、絶縁体層39が設けられる。
【0079】
図示が一部省略されているが、半導体基板38の一部及び絶縁体層39内には、回路領域が設けられ、絶縁体層39の上方にメモリセルアレイ10が設けられている。回路領域には、例えば、ロウデコーダ16やセンスアンプ17等に用いられる回路が設けられる。
【0080】
半導体基板38は、例えばP型の半導体基板である。半導体基板38は、例えば、トランジスタTr1及びTr2が有する第1拡散領域NP1を含む。第1拡散領域NP1は、半導体基板38の上面(表面近傍)に設けられ、例えば、リン(P)がドープされている。
【0081】
第1拡散領域NP1は、第2拡散領域NP2(図示せず)とY方向に離れて配置される。第1拡散領域NP1及び第2拡散領域NP2は、トランジスタTr1のソース(ソース拡散層)又はドレイン(ドレイン拡散層)として機能する。
【0082】
第1拡散領域NP1は、第3拡散領域NP3(図示せず)とY方向に離れて配置される。第1拡散領域NP1及び第3拡散領域NP3は、トランジスタTr2のソース(ソース拡散層)又はドレイン(ドレイン拡散層)として機能する。
【0083】
絶縁体層39は、例えば、酸化シリコン(SiO2)を含む。絶縁体層39は、例えば、導電体層40~46、50~56、60~64、及び70並びにコンタクトCS1~CS3及びC1~C3を含む。導電体層40~46、50~56、60~64、及び70並びにコンタクトCS1~CS3及びC1~C3のそれぞれは、例えばタングステンのような金属を含む。
【0084】
コンタクトCS1は、第1拡散領域NP1上に設けられる。第1拡散領域NP1とコンタクトCS1とは、電気的に接続される。コンタクトCS1の上に、導電体層43が設けられる。導電体層43の上に、コンタクトC1が設けられる。コンタクトC1の上に、導電体層53が設けられる。導電体層53の上に、コンタクトC2が設けられる。コンタクトC2の上に、導電体層62が設けられる。導電体層62の上に、コンタクトC3が設けられる。コンタクトC3の上に、導電体層70が設けられる。
【0085】
以下では、導電体層43、53、62、及び70が設けられた配線層のことは、それぞれ“D0”、“D1”、“D2”、及び“D3”と称される場合がある。
【0086】
配線層D0において、-X側から+X側に向かって、導電体層40~46が順に並ぶ。配線層D1において、-X側から+X側に向かって、導電体層50~56が順に並ぶ。導電体層50~56は、導電体層40~46のZ軸に沿った上方にそれぞれ位置する。配線層D2において、-X側から+X側に向かって、導電体層60~64が順に並ぶ。
【0087】
導電体層40~46、50~56、及び60~64は、例えばY軸に沿って延びる。導電体層70は、例えばX軸に沿って延びる。
【0088】
コンタクトCS2は、第2拡散領域NP2(図示せず)上に設けられる。第2拡散領域NP2とコンタクトCS2とは、電気的に接続される。コンタクトCS2は、コンタクトCS1を含む層に設けられる。コンタクトCS2は、例えば、配線層D0に位置する導電体層41と接続される。コンタクトCS2は、配線層D0において、導電体層41以外の配線と接続されていてもよい。
【0089】
コンタクトCS3は、第3拡散領域NP3(図示せず)上に設けられる。第3拡散領域NP3とコンタクトCS3とは、電気的に接続される。コンタクトCS3は、コンタクトCS1を含む層に設けられる。コンタクトCS3は、例えば、配線層D0に位置する導電体層45と接続される。コンタクトCS3は、配線層D0において、導電体層45以外の配線と接続されていてもよい。
【0090】
導電体層50及び54は、例えばノードSEN1として機能する。導電体層51及び55は、例えばバスLBUSとして機能する。導電体層56は、例えばバスDBUSとして機能する。導電体層60及び64は、例えばビット線BLとして機能する。導電体層70は電源線として機能する。導電体層70に接続された導電体層43、53、及び62は、電源線として機能する。すなわち、導電体層43、53、及び62並びにコンタクトCS1及びコンタクトC1~C3の組みは、電源線として機能する。
【0091】
ノードSEN1として機能する導電体層50と、バスLBUSとして機能する導電体層51とが隣合って配置されることにより、両者の間には配線間容量が発生する。導電体層50と導電体層51との間の配線間容量が、容量素子34(
図5を参照)に相当する。
【0092】
同様に、ノードSEN1として機能する導電体層54と、バスLBUSとして機能する導電体層55とが隣合って配置されることにより、両者の間には配線間容量が発生する。導電体層54と導電体層55との間の配線間容量が、容量素子34に相当する。
【0093】
導電体層43、53、及び62並びにコンタクトCS1及びコンタクトC1~C3の組みは、トランジスタTr1及びTr2の電源として共有される。このように、X軸に沿って隣接するセンスアンプユニットSAUにおいて、例えば、トランジスタTr1及びTr2は、電源を共有することが可能である。
【0094】
図6で前述された通り、第1実施形態に係る半導体記憶装置1は、トランジスタTr1及びTr2のX軸に沿った領域を、2個のセンスアンプユニットSAUで共有している。すなわち、半導体記憶装置1は、X軸に沿って並ぶ7本の配線(導電体層)を、2個のセンスアンプユニットSAUで共有している。言い換えると、SAUピッチは、X軸に沿って並ぶ配線3.5本分の幅と略同じである。
【0095】
「SAUピッチがX軸に沿って並ぶ配線3.5本分の幅である」ことは、以下では、「センスアンプユニットSAUのトラック数は3.5である」と称される場合がある。すなわち、トラック数とは、SAUピッチの中に含まれる配線の本数である。
【0096】
ノードSEN1とバスLBUSとの関係と同様に、ノードSEN2として機能する導電体層と、ノードVLOPとして機能する導電体層とは隣合って配置される。
図8は、
図7と同様に、第1実施形態に係る半導体記憶装置1が有する回路領域の断面構造の一例を示す。
【0097】
図8に示されるように、絶縁体層39は、導電体層80~83を更に含む。導電体層80~83は、配線層D0又はD1に位置する。導電体層80及び81は、コンタクトCS1及びC1~C3の組みよりも-X側に位置する。導電体層80と導電体層81とは、X軸に沿って隣り合う。
【0098】
導電体層82及び83は、コンタクトCS1及びC1~C3の組みよりも+X側に位置する。導電体層82と導電体層83とは、X軸に沿って隣り合う。
【0099】
導電体層80及び82は、ノードSEN2として機能する。導電体層81及び83は、ノードVLOPとして機能する。
【0100】
ノードSEN2として機能する導電体層80と、ノードVLOPとして機能する導電体層81とが隣合って配置されることにより、両者の間には配線間容量が発生する。導電体層80と導電体層81との間の配線間容量が、容量素子35(
図5を参照)に相当する。
【0101】
同様に、ノードSEN2として機能する導電体層82と、ノードVLOPとして機能する導電体層83とが隣合って配置されることにより、両者の間には配線間容量が発生する。導電体層82と導電体層83との間の配線間容量が、容量素子35に相当する。
【0102】
<1-3>読み出し動作
図9は、第1実施形態に係る半導体記憶装置1の読み出し動作の一例を示すフローチャートである。
図10は、第1実施形態に係る半導体記憶装置1の読み出し動作時の各種信号等の電圧を示すタイミングチャートである。以下に、
図9を適宜参照して、第1実施形態に係る半導体記憶装置1の読み出し動作の一例について説明される。
【0103】
第1実施形態において、読み出し動作は、センス回路SA内のノードSEN1及びSEN2をプリチャージし、ノードSEN1及びSEN2にプリチャージされた電荷をビット線BLに転送した後、ストローブすることによって行われる。
【0104】
図9に示されるように、第1実施形態に係る半導体記憶装置1は、読み出し動作において、例えば、ステップS10~S19の処理を順に実行する。
【0105】
ステップS10の処理では、ビット線BLがプリチャージされる。すなわち、読み出し対象のメモリセルトランジスタMTが選択されると、センスアンプ17は、ビット線BLをプリチャージする。
【0106】
具体的には、
図10に示されるように、時刻t1において、シーケンサ13は、信号BLCをLow(“L”)レベル(VSS)からHigh(“H”)レベル(VBLC)に立ち上げ、信号BLXを“L”レベル(VSS)から“H”レベル(VBLX)に立ち上げる。電圧VBLCは、ビット線BLの電圧をクランプするための電圧である。電圧VBLXは、トランジスタ21が電圧VDDを転送可能とする電圧である。電圧VBLXは、電圧VBLCよりも高い。これにより、トランジスタ20及び21はオン状態とされ、ビット線BLはプリチャージされる。ビット線BLのプリチャージは、時刻t1~時刻t4の期間、行われる。
【0107】
時刻t1において、シーケンサ13は、ノードVLOPの電圧を“L”レベル(VSS)とする。
【0108】
ステップS11の処理では、ノードSEN1がプリチャージされる。すなわち、センスアンプ17は、ビット線BLのプリチャージ中に、ノードSEN1をプリチャージする。
【0109】
具体的には、
図10に示されるように、時刻t1において、シーケンサ13は、信号SPCを“L”レベル(VSS)から“H”レベル(VX2)に立ち上げる。電圧VX2は、トランジスタ31が電圧VHLBを転送可能とする電圧である。これにより、トランジスタ31はオン状態となり、ノードSEN1は、電圧VHLBにプリチャージされる。バスLBUSは、時刻t1から時刻t2の期間において、例えばフローティング状態であり、VSS以上VDD以下の任意の値をとる。
【0110】
ステップS12の処理では、信号S2Sを“H”レベル(VX2)に立ち上げる。具体的には、
図10に示されるように、時刻t2において、シーケンサ13は、信号S2Sを“L”レベル(VSS)から“H”レベル(VX2)に立ち上げる。電圧VX2は、トランジスタ33をオン状態とし、ノードSEN1及びノードSEN2を同電位とする電圧である。このため、トランジスタ33はオン状態となる。トランジスタ33がオン状態であるとき、ノードSEN1とノードSEN2とは連動し、同電位となる。トランジスタ33をオフ状態にすることで、ノードSEN2の電位と、ノードSEN1の電位とは、互いに独立した状態となる。
【0111】
ステップS13の処理では、ノードSEN2がプリチャージされる。すなわち、センスアンプ17は、ノードSEN2をプリチャージする。具体的には、
図10に示されるように、時刻t2において、トランジスタ33はオン状態であるため(ステップS12)、ノードSEN2は、“H”レベル(VHLB)にプリチャージされる。
【0112】
次に、ノードSEN2がプリチャージされたことによって、トランジスタ25はオン状態となる。また、時刻t2において、シーケンサ13は、信号STBを“L”レベル(VSS)から“H”レベル(VDD)に立ち上げる。このため、トランジスタ26はオン状態となる。トランジスタ25及び26がオン状態となったことにより、バスLBUSは、ノードVLOPと同電位となる。すなわち、バスLBUSは、“L”レベル(VSS)となる。
【0113】
ステップS14の処理では、ノードSEN1の電位がクロックアップされる。具体的には、
図10に示されるように、時刻t3において、シーケンサ13は、信号SPCを“H”レベル(VX2)から“L”レベル(VSS)に立ち下げる。また、時刻t3において、シーケンサ13は、信号STBを“H”レベル(VDD)から“L”レベル(VSS)に立ち下げる。これにより、トランジスタ31及び26はオフ状態となる。
【0114】
また、時刻t3において、シーケンサ13は、信号LPCを“L”レベル(VSS)から“H”レベル(VX2)に立ち上げる。これにより、トランジスタ30はオン状態となる。
【0115】
トランジスタ30がオン状態となったことにより、バスLBUSは、“L”レベル(VSS)から“H”レベル(VDDLT)に立ち上がる。すなわち、バスLBUSは、充電される。電圧VDDLTは、電圧VHLBよりも低い電圧である。この結果、容量素子34は充電され、ノードSEN1の電圧は、容量カップリングの影響により電圧Vcu1に上昇する。電圧Vcu1は、クロックアップにより上昇したノードSEN1の電圧であり、電圧VHLBよりも高い電圧である。
【0116】
ステップS15の処理では、ノードSEN2の電位がクロックアップされる。具体的には、時刻t3において、シーケンサ13は、ノードVLOPの電圧を“L”レベル(VSS)から“H”レベル(VDDSA)に立ち上げる。電圧VDDSAは、例えば電源電圧VDDである。
【0117】
この結果、容量素子35は充電され、ノードSEN2の電圧は、容量カップリングの影響により電圧Vcu1に上昇する。電圧Vcu1は、クロックアップにより上昇したノードSEN2の電圧である。このとき、トランジスタ33がオン状態であるため、ノードSEN1及びSEN2は導通し、同電位となる。すなわち、ノードSEN1及びSEN2は、バスLBUS及びノードVLOPの両方によってクロックアップされ、結果として電圧Vcu1となる。
【0118】
ステップS16の処理では、ノードSEN1及びSEN2の電位がセンスされる。すなわち、クロックアップが行われた後、センスアンプ17は、ノードSEN1及びSEN2の電圧をセンスする。
【0119】
具体的には、
図10に示されるように、時刻t4において、シーケンサ13は、信号XXLを“L”レベル(VSS)から“H”レベル(VXXL)に立ち上げる。電圧VXXLは、電圧VBLXよりも高い。
【0120】
この状態において、読み出し対象のメモリセルトランジスタMTの閾値電圧が読み出し電圧以上の場合、メモリセルトランジスタMTはオフ状態(以下、「オフセル(off-cell)」と称される)とされる。オフセルに接続されたビット線BLからソース線SLには、電流がほとんど流れない。よって、オフセルの読み出しを行う場合、ノードSEN1及びSEN2に充電された電荷はほとんど放電されない。すなわち、時刻t4において、ノードSEN1及びSEN2の電圧はほとんど変動しない。
【0121】
他方で、読み出し対象のメモリセルトランジスタMTの閾値電圧が読み出し電圧未満の場合、メモリセルトランジスタMTはオン状態(以下、「オンセル(on-cell)」と称される)とされる。オンセルに接続されたビット線BLからソース線SLには、電流が流れる。電圧VXXLは電圧VBLXよりも高いため、オンセルの読み出しを行う場合、ノードSEN1及びSEN2に充電された電荷は放電される。すなわち、時刻t4において、ノードSEN1及びSEN2の電圧は低下し始める。
【0122】
時刻t5において、シーケンサ13は、信号XXLを“H”レベル(VXXL)から“L”レベル(VSS)に立ち下げる。
図10に示されるように、時刻t4から時刻t5までの間において、オフセルに接続されていたノードSEN1及びSEN2の電圧は、電圧Vcu1からほとんど変動しない。
【0123】
また、
図10に示されるように、オンセルに接続されていたノードSEN1及びSEN2の電圧は、時刻t4から時刻t5までの間において徐々に低下する。オンセルに接続されていたノードSEN1及びSEN2の電圧は、時刻t5において電圧Vcu2に落着する。
【0124】
ステップS17の処理では、信号S2Sを“L”レベル(VSS)に立ち下げる。具体的には、
図10に示されるように、時刻t6において、シーケンサ13は、信号S2Sを“H”レベル(VX2)から“L”レベル(VSS)に立ち下げる。これにより、トランジスタ33はオフ状態となる。トランジスタ33がオフ状態となることで、ノードSEN2の電位と、ノードSEN1の電位とは、互いに独立した状態となる。
【0125】
また、
図10に示されるように、時刻t6において、シーケンサ13は、信号LPCを“H”レベル(VX2)から“L”レベル(VSS)に立ち下げる。これにより、トランジスタ30はオフ状態となる。
【0126】
トランジスタ33及び30がオフ状態となったことで、ノードSEN1は、フローティング状態となる。このため、例えば、時刻t6以降において、ノードSEN1は、VSS以上Vcu1以下の任意の値をとる。
【0127】
ステップS18の処理では、ノードSEN2の電位がクロックダウンされる。具体的には、時刻t7において、シーケンサ13は、ノードVLOPの電圧を“H”レベル(VDDSA)から“L”レベル(VSS)に立ち下げる。
【0128】
この結果、容量カップリングの影響により、ノードSEN2の電圧は低下する。具体的には、
図10に示されるように、オフセルに接続されていたノードSEN2の電圧は、電圧Vcu3に低下する。電圧Vcu3は、クロックダウンにより下降したノードSEN2の電圧(オフセルの場合)である。トランジスタ25の閾値電圧をVth15とすると、電圧Vcu3は、Vth15以上Vcu1以下である。
【0129】
また、オンセルに接続されていたノードSEN2の電圧は、電圧Vcu3’に低下する。電圧Vcu3’は、クロックダウンにより下降したノードSEN2の電圧(オンセルの場合)である。電圧Vcu3’は、電圧Vcu2よりも低い電圧である。電圧Vcu3’は、VSS以上Vth15未満である。電圧Vcu2と電圧Vcu3’との差分は、電圧Vcu1と電圧Vcu3との差分に略等しい。
【0130】
ステップS19の処理では、センスアンプ17が、ストローブを行う。まず、
図10に示されるように、時刻t8において、シーケンサ13は、信号STBを“L”レベル(VSS)から“H”レベル(VDD)に立ち上げる。これにより、トランジスタ26はオン状態となる。この結果、オフセルに接続されていたトランジスタ25は電圧Vcu3と電圧Vth15との電圧差に基づいてオン状態となる。トランジスタ25及び26がオン状態になったことにより、バスLBUSの電圧は低下する。このときのバスLBUSの電圧をVlb1とする。
【0131】
他方で、オンセルに接続されていたトランジスタ25は電圧Vcu3’と電圧Vth15との電圧差に基づいてオフ状態となる。トランジスタ25がオフ状態であることにより、バスLBUSは、電圧VDDLTにほとんど維持される。このときのバスLBUSの電圧をVlb1’とする。
【0132】
時刻t9において、シーケンサ13は、信号STBを“H”レベル(VDD)から“L”レベル(VSS)に立ち下げる。これにより、トランジスタ26はオフ状態とされ、バスLBUSの電圧が維持される。この結果、読み出されたデータの論理レベルが確定される。バスLBUSの電圧が電圧Vlb1の場合、バスLBUSは“L”レベルのデータを保持していると判定される。バスLBUSの電圧が電圧Vlb1’の場合、バスLBUSは“H”レベルのデータを保持していると判定される。
【0133】
すなわち、ノードSEN2のデータが“H”レベル(Vcu3)の場合には、バスLBUSは“L”レベル(Vlb1)となり、当該“L”レベルがラッチ回路SDLに保持される。ノードSEN2のデータが“L”レベル(Vcu3’)の場合には、ノードLBUSは“H”レベル(Vlb1’)に維持され、当該“H”レベルがラッチ回路SDLに保持される。
【0134】
読み出されたデータの論理レベルが確定すると、確定した論理レベルを用いた論理演算(例えば、確定したデータとラッチ回路ADLのデータとのAND演算またはOR演算、確定したデータとラッチ回路BDLのデータとのAND演算またはOR演算等)が実施される。また、確定した論理レベルは、ラッチ回路XDLに転送されてもよい。
【0135】
上述された第1実施形態の読出し動作のフローにおいて、いずれのステップも、例示の順序に限定されず、そうでないと示されない限り、例示の順序とは異なる順序で及び(又は)別のステップと並行して起こることが可能である。
【0136】
<1-4>第1実施形態の利点(効果)
以上で説明された第1実施形態に係る半導体記憶装置1によれば、センスアンプ17の回路面積を縮小させることができる。以下では、第1実施形態に係る半導体記憶装置1の詳細な効果について説明される。
【0137】
半導体記憶装置1のチップサイズを縮小させるために、センスアンプ17の回路面積を縮小させることが要請されている。センスアンプ17の回路面積を縮小させるためには、下記の二点が可能とされる。一点は、センスノード(例えば
図5のノードSEN1及びノードSEN2に相当)に配線容量を使用し、容量素子を使用しないことである。これは、容量素子を使用すると、センスアンプの長さがY軸に沿って増加するためである。
【0138】
もう一点は、センスアンプユニットSAU1つ当たりのトラックス数を減らすことである。トラック数が増えると、センスアンプユニットSAUがX軸に沿って増加するためである。センスアンプユニットSAUのX軸に沿った幅を抑制するためには、3.5トラック以下が望ましい。
【0139】
ここで、比較例として、第1実施形態の比較例に係る半導体記憶装置1rを想定する。半導体記憶装置1rは、センスアンプ17の回路面積を縮小させるために、配線容量を使用し、且つセンスアンプユニットSAU1つ当たりのトラックス数を3.5とする。半導体記憶装置1rは、主に、ノードSEN2、容量素子35、並びにトランジスタ31及び33を有しない点において、第1実施形態に係る半導体記憶装置1と異なる。半導体記憶装置1rにおけるノードSEN1は、以下では、ノードSENrと称される場合がある。
【0140】
半導体記憶装置1rは、トラック数を減らしたことにより、ノードSENrとして機能する配線と、バスLBUSとして機能する配線とがX軸に沿って隣合って配置される場合がある。ノードSENrとバスLBUSとが隣り合うことにより、ノードSENrは、バスLBUSとカップリングする。
【0141】
半導体記憶装置1rにおいて、ノードSENrと、バスLBUSとがカップリングした場合、読み出し動作が正確に行えない。これは、例えば、センスアンプ17が、ストローブを行うときに、バスLBUSの電圧が変動するためである。バスLBUSの電圧が変動すると、バスLBUSとカップリングしたノードSENrの電位も変動する。ノードSENrの電位が変動すると、ノードSENrと接続されたトランジスタ25の制御が正確に行えなくなる場合がある。トランジスタ25の制御が正確に行えなくなると、バスLBUSの電圧も不正確となる。すなわち、ノードSENrに接続されていたメモリセルトランジスタMTが、オフセルであったのか、オンセルであったのかを正確に判定できなくなる。
【0142】
このように、トラック数を減らしたいという要請はあるものの、半導体記憶装置1rのように単純にトラック数を減らすだけでは、読み出し動作が正確に行えないという不具合が生じ得る。このため、トラック数を減らした上で、バスLBUSとノードSENrとのカップリングに対する対策を行う必要がある。
【0143】
そこで、第1実施形態に係る半導体記憶装置1のセンスノードは、センスアンプ17がストローブを行うときに、バスLBUSの電圧の変動がセンスノードに影響を与えないような構造に設計されている。
【0144】
前述の通り、半導体記憶装置1は、ノードSEN1及びSEN2、容量素子35、並びにトランジスタ31及び33を有している。半導体記憶装置1は、トランジスタ33をオン状態にすることでノードSEN1及びSEN2を導通させ、同電位とすることができる。半導体記憶装置1は、トランジスタ33をオフ状態にすることでノードSEN1の電位とノードSEN2の電位とを、互いに独立した状態とすることができる。
【0145】
半導体記憶装置1は、ステップS12~S16の処理において、トランジスタ33をオン状態に維持する。すなわち、半導体記憶装置1の読み出し動作において、ノードSEN1及びSEN2をセンスするときに、ノードSEN1及びSEN2は導通状態である。すなわち、半導体記憶装置1は、ノードSEN1及びSEN2を導通状態とし、ノードSEN1及びSEN2の両方をセンスする。ノードSEN1及びSEN2の両方をセンスすることで、ノードSEN1及びSEN2(容量素子34及び35)にプリチャージされた電荷が、ビット線BLに転送される。このため、半導体記憶装置1は、ノードSEN1及びSEN2の何れか一方のみをセンスする場合よりも多くの電荷を転送することができる。
【0146】
半導体記憶装置1は、ステップS17~S19の処理において、トランジスタ33をオフ状態に維持する。すなわち、半導体記憶装置1の読み出し動作において、ストローブを行うときに、ノードSEN1の電位とノードSEN2の電位とは、互いに独立した状態である。具体的には、半導体記憶装置1は、トランジスタ33をオフ状態にすることで、ノードSEN2をノードSEN1から独立した状態にする。バスLBUSとカップリングしているのはノードSEN1のみである。ノードSEN2がノードSEN1から独立した状態となったことにより、ノードSEN2は、ストローブのときのバスLBUSの電圧の変動の影響を受けなくなる。
【0147】
SEN1は、時刻t6以降フローティング状態であるため、バスLBUSの電圧の変動の影響は無視できる。ノードSEN2の電位は影響を受けることなく維持されるため、ノードSEN2と接続されたトランジスタ25の制御も正確に行い得る。トランジスタ25の制御が正確に行えるため、バスLBUSの電圧も正確となる。すなわち、ノードSEN1及びSEN2に接続されていたメモリセルトランジスタMTが、オフセルであったのか、オンセルであったのかを正確に判定し得る。
【0148】
このように、第1実施形態に係る半導体記憶装置1に依れば、センスアンプユニットSAU1つ当たりのトラックス数を減らしつつ、読み出し動作を正常に行うことができる。
【0149】
<2>第1実施形態の変形例
<2-1>構成(構造)
上述された第1実施形態に係る半導体記憶装置1では、センスアンプユニットSAU1つ当たりのトラックス数が3.5である例について示された。しかしながら、センスアンプユニットSAU1つ当たりのトラックス数は、上述された構造に限定されない。第1実施形態の変形例に係る半導体記憶装置1は、以下では、半導体記憶装置1mと称される場合がある。
【0150】
ここで、第1実施形態の変形例に係る半導体記憶装置1mにおいて、センスアンプユニットSAUの回路構成及び、読み出し動作時のタイミングチャートは、半導体記憶装置1と同様である。
【0151】
図11は、第1実施形態の変形例に係る半導体記憶装置1mが有する回路領域の断面構造の一例を示す。
図11は、
図7と同じ領域を示す。
【0152】
図11に示されるように、変形例に係る半導体記憶装置1mにおいて、センスアンプユニットSAU1つ当たりのトラックス数は3であってもよい。具体的な構造は以下に示される。
【0153】
半導体記憶装置1mにおいて、半導体基板38、絶縁体層39、第1拡散領域NP1、第2拡散領域NP2、第3拡散領域NP3、及び導電体層70は、第1実施形態に係る半導体記憶装置1と同様の構造及び機能を有する。
【0154】
絶縁体層39は、例えば、導電体層40m~45m、50m~55m、60m~64m、及び70並びにコンタクトCS1~CS3及びC1~C3を含む。導電体層40m~45m、50m~55m、60m~64m、及び70並びにコンタクトCS1~CS3及びC1~C3のそれぞれは、例えばタングステンのような金属を含む。
【0155】
コンタクトCS1は、第1拡散領域NP1上に設けられる。第1拡散領域NP1とコンタクトCS1とは、電気的に接続される。コンタクトCS1の上に、導電体層42mが設けられる。導電体層42mの上に、コンタクトC1が設けられる。コンタクトC1の上に、導電体層52mが設けられる。導電体層52mの上に、コンタクトC2が設けられる。コンタクトC2の上に、導電体層62mが設けられる。導電体層62mの上に、コンタクトC3が設けられる。コンタクトC3の上に、導電体層70が設けられる。
【0156】
配線層D0において、-X側から+X側に向かって、導電体層40m~45mが順に並ぶ。配線層D1において、-X側から+X側に向かって、導電体層50m~55mが順に並ぶ。導電体層50m~55mは、導電体層40m~45mのZ軸に沿った上方にそれぞれ位置する。配線層D2において、-X側から+X側に向かって、導電体層60m~64mが順に並ぶ。
【0157】
導電体層40m~45m、50m~55m、及び60m~64mは、例えばY軸に沿って延びる。
【0158】
コンタクトCS2は、第2拡散領域NP2(図示せず)上に設けられる。第2拡散領域NP2とコンタクトCS2とは、電気的に接続される。コンタクトCS2は、コンタクトCS1を含む層に設けられる。コンタクトCS2は、例えば、配線層D0に位置する導電体層41mと接続される。コンタクトCS2は、配線層D0において、導電体層41m以外の配線と接続されていてもよい。
【0159】
コンタクトCS3は、第3拡散領域NP3(図示せず)上に設けられる。第3拡散領域NP3とコンタクトCS3とは、電気的に接続される。コンタクトCS3は、コンタクトCS1を含む層に設けられる。コンタクトCS3は、例えば、配線層D0に位置する導電体層44mと接続される。コンタクトCS3は、配線層D0において、導電体層44m以外の配線と接続されていてもよい。
【0160】
導電体層50m及び53mは、例えばノードSEN1として機能する。導電体層51m及び54mは、例えばバスLBUSとして機能する。導電体層60m及び64mは、例えばビット線BLとして機能する。導電体層70に接続された導電体層42m、52m、及び62mは、電源線として機能する。すなわち、導電体層42m、52m、及び62m並びにコンタクトCS1及びコンタクトC1~C3の組みは、電源線として機能する。
【0161】
ノードSEN1として機能する導電体層50mと、バスLBUSとして機能する導電体層51mとが隣合って配置されることにより、両者の間には配線間容量が発生する。導電体層50mと導電体層51mとの間の配線間容量が、容量素子34(
図5を参照)に相当する。
【0162】
同様に、ノードSEN1として機能する導電体層53mと、バスLBUSとして機能する導電体層54mとが隣合って配置されることにより、両者の間には配線間容量が発生する。導電体層53mと導電体層54mとの間の配線間容量が、容量素子34に相当する。
【0163】
導電体層42m、52m、及び62m並びにコンタクトCS1及びC1~C3の組みは、トランジスタTr1及びTr2の電源として共有される。このように、半導体記憶装置1mにおいても半導体記憶装置1と同様に、X軸に沿って隣接するセンスアンプユニットSAUにおいて、例えば、トランジスタTr1及びTr2は、電源を共有することが可能である。
【0164】
このように、第1実施形態の変形例に係る半導体記憶装置1mは、X軸に沿って並ぶ6本の配線(導電体層)を、2個のセンスアンプユニットSAUで共有している。言い換えると、SAUピッチは、X軸に沿って並ぶ配線3本分の幅と略同じである。すなわち、第1実施形態の変形例に係る半導体記憶装置1mにおいて、センスアンプユニットSAU1つ当たりのトラックス数は3である。
【0165】
図12は、
図11と同様に、第1実施形態の変形例に係る半導体記憶装置1mが有する回路領域の断面構造の一例を示す。ノードSEN1とバスLBUSとの関係と同様に、ノードSEN2として機能する導電体層と、ノードVLOPとして機能する導電体層とは隣合って配置される。
【0166】
図12に示されるように、半導体記憶装置1mの絶縁体層39は、導電体層80m~83mを更に含む。導電体層80m~83mは、配線層D0又はD1に位置する。導電体層80m及び81mは、コンタクトCS1及びC1~C3の組みよりも-X側に位置する。導電体層80mと導電体層81mとは、X軸に沿って隣り合う。
【0167】
導電体層82m及び83mは、コンタクトCS1及びC1~C3の組みよりも+X側に位置する。導電体層82mと導電体層83mとは、X軸に沿って隣り合う。
【0168】
導電体層80m及び82mは、ノードSEN2として機能する。導電体層81m及び83mは、ノードVLOPとして機能する。
【0169】
ノードSEN2として機能する導電体層80mと、ノードVLOPとして機能する導電体層81mとが隣合って配置されることにより、両者の間には配線間容量が発生する。導電体層80mと導電体層81mとの間の配線間容量が、容量素子35(
図5を参照)に相当する。
【0170】
同様に、ノードSEN2として機能する導電体層82mと、ノードVLOPとして機能する導電体層83mとが隣合って配置されることにより、両者の間には配線間容量が発生する。導電体層82mと導電体層83mとの間の配線間容量が、容量素子35に相当する。
【0171】
<2-2>半導体記憶装置1mの利点(効果)
以上で説明された第1実施形態の変形例に係る半導体記憶装置1mに依れば、半導体記憶装置1と同様に、センスアンプユニットSAU1つ当たりのトラックス数を減らしつつ、読み出し動作を正常に行うことができる。
【0172】
更に、半導体記憶装置1mに依れば、センスアンプ17の回路面積を更に縮小させることができる。半導体記憶装置1mに依れば、センスアンプユニットSAU1つ当たりのトラックス数を更に減らすことができる。トラック数を減らすことにより、半導体記憶装置1mは、センスアンプユニットSAUのX軸に沿った幅を縮小することができる。センスアンプユニットSAUのX軸に沿った幅を縮小することで、半導体記憶装置1mは、センスアンプ17の回路面積を更に縮小させることができる。
【0173】
<3>第2実施形態
以下では、第2実施形態に係る半導体記憶装置1について説明される。第2実施形態に係る半導体記憶装置1は、第1実施形態に係る半導体記憶装置1と異なる。以下、第2実施形態の半導体記憶装置1は、第1実施形態の半導体記憶装置1との区別のために、半導体記憶装置1bと称される場合がある。
【0174】
<3-1>構成(構造)
<3-1-1>センスアンプユニットSAUの回路構成
第2実施形態に係る半導体記憶装置1bは、主にノードSEN2の電圧をクロックアップする信号において第1実施形態に係る半導体記憶装置1と異なる。半導体記憶装置1bにおけるノードSEN2の電圧をクロックアップさせるのは、ノードCLKSAに入力されるクロックである。その他の構造については、第2実施形態は、第1実施形態とほぼ同様である。以下では、第2実施形態に係る半導体記憶装置1bについて、第1実施形態と異なる点について主に説明される。
【0175】
第1実施形態と異なる点について、
図13~
図15を用いて説明される。
図13は、第2実施形態に係る半導体記憶装置1bが備えるセンスアンプユニットSAUの回路図である。
図13は、第1実施形態における
図5と同じ領域を抽出して示している。
【0176】
図13に示されるように、第2実施形態における半導体記憶装置1bは、容量素子35の他方の電極がノードCLKSAに接続される点において、第1実施形態における半導体記憶装置1と異なる。その他の点において、
図13は、
図5と同様であるため、詳細な説明は省略される。
【0177】
半導体記憶装置1bにおいて、容量素子35の一方の電極は、ノードSEN2に接続され、容量素子35の他方の電極は、ノードCLKSAに接続される。ノードCLKSAには、クロックが印加される。クロックは、ノードSEN2の電圧をクロックアップさせるために印加される。
【0178】
<3-2>配線の構造
図14は、第2実施形態に係る半導体記憶装置1bが有する回路領域の断面構造の一例を示す。
図14は、
図8と同じ領域を示す。半導体記憶装置1bにおいて、ノードSEN2として機能する導電体層と、ノードCLKSAとして機能する導電体層とは隣合って配置される。
【0179】
図14に示されるように、半導体記憶装置1bの絶縁体層39は、導電体層80b~83bを更に含む。導電体層80b~83bは、配線層D0又はD1に位置する。導電体層80b及び81bは、コンタクトCS1及びC1~C3の組みよりも-X側に位置する。導電体層80bと導電体層81bとは、X軸に沿って隣り合う。
【0180】
導電体層82b及び83bは、コンタクトCS1及びC1~C3の組みよりも+X側に位置する。導電体層82bと導電体層83bとは、X軸に沿って隣り合う。
【0181】
導電体層80b及び82bは、ノードSEN2として機能する。導電体層81b及び83bは、ノードCLKSAとして機能する。
【0182】
ノードSEN2として機能する導電体層80bと、ノードCLKSAとして機能する導電体層81bとが隣合って配置されることにより、両者の間には配線間容量が発生する。導電体層80bと導電体層81bとの間の配線間容量が、容量素子35(
図13を参照)に相当する。
【0183】
同様に、ノードSEN2として機能する導電体層82bと、ノードCLKSAとして機能する導電体層83bとが隣合って配置されることにより、両者の間には配線間容量が発生する。導電体層82bと導電体層83bとの間の配線間容量が、容量素子35に相当する。
【0184】
半導体記憶装置1bにおけるノードSEN1とバスLBUSとの関係は、半導体記憶装置1と同様であるため、説明は省略される。
【0185】
<3-3>読み出し動作
図15は、半導体記憶装置1bの読み出し動作時の各種信号等の電圧を示すタイミングチャートである。
図15に示されるように、ノードCLKSAの電圧のタイミングチャートは、半導体記憶装置1におけるノードVLOPの電圧のタイミングチャートと同じである。
【0186】
具体的には、時刻t1において、シーケンサ13は、ノードCLKSAの電圧を“L”レベル(VSS)とする。
【0187】
時刻t3において、シーケンサ13は、ノードCLKSAの電圧を“L”レベル(VSS)から“H”レベル(VDDSA)に立ち上げる。この結果、容量素子35は充電され、ノードSEN2の電圧は、容量カップリングの影響により電圧Vcu1に上昇する。
【0188】
時刻t7において、シーケンサ13は、ノードCLKSAの電圧を“H”レベル(VDDSA)から“L”レベル(VSS)に立ち下げる。この結果、容量カップリングの影響により、ノードSEN2の電圧は低下する。具体的には、
図14に示されるように、オフセルに接続されていたノードSEN2の電圧は、電圧Vcu3に低下する。また、オンセルに接続されていたノードSEN2の電圧は、電圧Vcu3’に低下する。
【0189】
半導体記憶装置1bにおいて、ノードVLOPには、例えば接地電圧VSSが印加される。その他の信号については、第1実施形態のタイミングチャート(
図7を参照)と同様であるため、説明は省略される。
【0190】
<3-4>第2実施形態の利点(効果)
以上で説明された第2実施形態に係る半導体記憶装置1bに依れば、半導体記憶装置1と同様に、センスアンプ17の回路面積を縮小させることができる。
【0191】
第1実施形態に係る半導体記憶装置1では、ノードSEN2の電圧をクロックアップさせるのは、電圧VLOPである例について示された。しかしながら、ノードSEN2の電圧をクロックアップさせるのは、電圧VLOPに限定されない。第2実施形態に係る半導体記憶装置1bのように、ノードSEN2の電圧をクロックアップさせるのに、ノードCLKSAに入力されるクロックが用いられてもよい。
【0192】
まず、第2実施形態に係る半導体記憶装置1bに依れば、第1実施形態と同様に、トラック数を減らした上で、バスLBUSとノードSEN1とのカップリングに対する対策を行うことができる。すなわち、半導体記憶装置1bに依れば、半導体記憶装置1と同様に、センスアンプユニットSAU1つ当たりのトラックス数を減らしつつ、読み出し動作を正常に行うことができる。
【0193】
トラック数を減らすことにより、半導体記憶装置1bは、センスアンプユニットSAUのX軸に沿った幅を縮小することができる。センスアンプユニットSAUのX軸に沿った幅を縮小することで、半導体記憶装置1bは、センスアンプ17の回路面積を縮小させることができる。
【0194】
<4>第2実施形態の変形例
上述された第1実施形態及び第2実施形態に係る半導体記憶装置1では、ノードSEN1の電圧をクロックアップさせるのは、バスLBUSである例について示された。しかしながら、ノードSEN1の電圧をクロックアップさせるのは、バスLBUSに限定されない。ノードSEN1の電圧をクロックアップさせるのは、例えば、バスDBUSであってもよい。
【0195】
このとき、ノードSEN1として機能する導電体層と、バスDBUSとして機能する導電体層とが隣合って配置される。この場合、ノードSEN1として機能する導電体層と、バスDBUSとして機能する導電体層との間に配線間容量が発生する。この配線間容量が、容量素子34(
図4又は
図13を参照)に相当する。
【0196】
<5>その他の変形例等
第1乃至第2実施形態において、半導体記憶装置1乃至1bの構造はその他の構造であってもよい。第1実施形態及び第2実施形態の変形例において示された構造は、その一部のみ、又は複数を組み合わせた構造であっても、第1実施形態及び第2実施形態に対して適用され得る。
【0197】
本発明の第1乃至第2実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。第1乃至第2実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。第1乃至第2実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0198】
2…メモリコントローラ、3…配線、10…メモリセルアレイ、11…入出力回路、12…レジスタ、13…シーケンサ、14…電圧生成回路、15…ドライバ、16…ロウデコーダ、17…センスアンプ、18…データレジスタ、20~33,36,Tr1,Tr2…トランジスタ、34,35…容量素子、38…半導体基板、39…絶縁体層、40~46,50~56,60~64,70,80~83…導電体層、C1~C3,CS1~CS3…コンタクト、GC1,GC2…ゲート電極、BL0~BLm…ビット線、MT0~MT7…メモリセルトランジスタ、SAU…センスアンプユニット、SGD0~SGD4…選択ゲート線、ST1,ST2…選択トランジスタ、SU0~SU4…ストリングユニット、WL0~WL7…ワード線