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特開2024-3929整流器

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024003929

(43)【公開日】2024-01-16

(54)【発明の名称】整流器

(51)【国際特許分類】

H01L 29/861 20060101AFI20240109BHJP

H01L 21/336 20060101ALI20240109BHJP

H01L 29/872 20060101ALI20240109BHJP

H01L 21/8234 20060101ALI20240109BHJP

H01L 21/8238 20060101ALI20240109BHJP

【ＦＩ】

H01L29/91 L

H01L29/78 301V

H01L29/78 301J

H01L29/91 F

H01L29/86 301D

H01L27/088 C

H01L27/088 J

H01L27/06 102A

H01L27/092 L

H01L27/092 D

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022103295

(22)【出願日】2022-06-28

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110002310

【氏名又は名称】弁理士法人あい特許事務所

(72)【発明者】

【氏名】谷口聡紀

(72)【発明者】

【氏名】那須賢太郎

【テーマコード（参考）】

5F048

5F140

【Ｆターム（参考）】

5F048AA05

5F048AB10

5F048AC01

5F048AC03

5F048AC10

5F048BA02

5F048BA14

5F048BB19

5F048BD07

5F048BF15

5F048BF16

5F048BF18

5F048CB07

5F140AA29

5F140AB03

5F140AC01

5F140AC39

5F140BA01

5F140BA02

5F140BF43

5F140CB08

5F140CD02

(57)【要約】

【課題】新規な構成を有する整流器を提供する。
【解決手段】整流器１Ａは、ドレインソースコモン電界効果型の第１トランジスタＴｒ１と、第１トランジスタＴｒ１をダイオード動作させるように第１トランジスタＴｒ１にダイオード接続され、第１トランジスタＴｒ１と整流段Ｒを構成するドレインソースコモン電界効果型の第２トランジスタＴｒ２と、を含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

ドレインソースコモン電界効果型の第１トランジスタと、
前記第１トランジスタをダイオード動作させるように前記第１トランジスタにダイオード接続され、前記第１トランジスタと整流段を構成するドレインソースコモン電界効果型の第２トランジスタと、を含む、整流器。

【請求項2】

前記整流段は、前記第１トランジスタのゲート閾値電圧からなる順方向閾値電圧を有している、請求項１に記載の整流器。

【請求項3】

前記整流段の順方向電圧が印加されたとき、前記第１トランジスタがオン状態になり、前記第２トランジスタがオフ状態になる、請求項１に記載の整流器。

【請求項4】

前記第１トランジスタに前記整流段の順方向電流が流れる、請求項３に記載の整流器。

【請求項5】

前記整流段の逆方向電圧が印加されたとき、前記第１トランジスタがオフ状態になり、前記第２トランジスタがオン状態になる、請求項１に記載の整流器。

【請求項6】

前記第１トランジスタに前記整流段の逆方向電流が流れる、請求項５に記載の整流器。

【請求項7】

前記第１トランジスタは、ｐチャネル型である、請求項１～６のいずれか一項に記載の整流器。

【請求項8】

前記第１トランジスタは、ゲート、前記整流段のアノードとして機能する第１ドレインソース、前記整流段のカソードとして機能する第２ドレインソース、ならびに、前記第１ドレインソースに電気的に接続されたバックゲートを有し、
前記第２トランジスタは、前記第１トランジスタの前記ゲートを零電位に固定するバイアス回路を構成している、請求項７に記載の整流器。

【請求項9】

前記ゲートは、前記整流段のオン時およびオフ時において零電位に固定される、請求項８に記載の整流器。

【請求項10】

前記第１トランジスタは、前記第１ドレインソースおよび前記第２ドレインソースの間において逆バイアスに直列接続された第１ボディダイオードおよび第２ボディダイオードを含むダイオード対を有している、請求項８に記載の整流器。

【請求項11】

前記第１トランジスタは、ｎチャネル型である、請求項１～６のいずれか一項に記載の整流器。

【請求項12】

前記第１トランジスタは、ゲート、前記ゲートに電気的に接続され、前記整流段のアノードとして機能する第１ドレインソース、前記整流段のカソードとして機能する第２ドレインソース、ならびに、バックゲートを有し、
前記第２トランジスタは、前記第１トランジスタの前記バックゲートを零電位に固定するバイアス回路を構成している、請求項１１に記載の整流器。

【請求項13】

前記バックゲートは、前記整流段のオン時およびオフ時において零電位に固定される、請求項１２に記載の整流器。

【請求項14】

前記第１トランジスタは、前記第１ドレインソースおよび前記第２ドレインソースの間において逆バイアスに直列接続された第１ボディダイオードおよび第２ボディダイオードを含むダイオード対を有している、請求項１２に記載の整流器。

【請求項15】

零電位に固定されるゲート、整流段のアノードとして機能する第１ドレインソース、前記整流段のカソードとして機能する第２ドレインソース、ならびに、前記第１ドレインソースに電気的に接続されたバックゲートを有するｐチャネルのドレインソースコモン電界効果型のトランジスタを含む、整流器。

【請求項16】

前記ゲートは、前記整流段のオン時およびオフ時において零電位に固定される、請求項１５に記載の整流器。

【請求項17】

前記ゲートを零電位に固定するバイアス回路をさらに含む、請求項１５または１６に記載の整流器。

【請求項18】

ゲート、前記ゲートに電気的に接続され、整流段のアノードとして機能する第１ドレインソース、前記整流段のカソードとして機能する第２ドレインソース、ならびに、零電位に固定されるバックゲートを有するｎチャネルのドレインソースコモン電界効果型のトランジスタを含む、整流器。

【請求項19】

前記バックゲートは、前記整流段のオン時およびオフ時において零電位に固定される、請求項１８に記載の整流器。

【請求項20】

前記バックゲートを零電位に固定するバイアス回路をさらに含む、請求項１８または１９に記載の整流器。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、整流器に関する。

【背景技術】

【0002】

特許文献１は、ドレインソースコモン電界効果型のトランジスタを開示している。特許文献２は、ゲートにダイオード接続されたソースまたはドレインを有するＭＯＳトランジスタを開示している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２００７／０１４５４７４号明細書

【特許文献2】米国特許出願公開第２０１１／０２１６５６６号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

一実施形態は、新規な構成を有する整流器を提供する。

【課題を解決するための手段】

【0005】

一実施形態は、ドレインソースコモン電界効果型の第１トランジスタと、前記第１トランジスタをダイオード動作させるように前記第１トランジスタにダイオード接続され、前記第１トランジスタと整流段を構成するドレインソースコモン電界効果型の第２トランジスタと、を含む、整流器を提供する。

【0006】

一実施形態は、零電位に固定されるゲート、整流段のアノードとして機能する第１ドレインソース、前記整流段のカソードとして機能する第２ドレインソース、ならびに、前記第１ドレインソースに電気的に接続されたバックゲートを有するｐチャネルのドレインソースコモン電界効果型のトランジスタを含む、整流器を提供する。

【0007】

一実施形態は、ゲート、前記ゲートに電気的に接続され、整流段のアノードとして機能する第１ドレインソース、前記整流段のカソードとして機能する第２ドレインソース、ならびに、零電位に固定されるバックゲートを有するｎチャネルのドレインソースコモン電界効果型のトランジスタを含む、整流器を提供する。

【0008】

上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。

【図面の簡単な説明】

【0009】

【図1】図１は、第１実施形態に係る整流器の電気的構成を示す回路図である。

【図2】図２は、図１に示す整流器の具体的な電気的構成を示す回路図である。

【図3A】図３Ａは、図１に示す整流器の順方向動作を示す回路図である。

【図3B】図３Ｂは、図１に示す整流器の逆方向動作を示す回路図である。

【図4】図４は、順方向特性を示すグラフである。

【図5】図５は、逆方向特性を示すグラフである。

【図6】図６は、逆方向特性を示すグラフである。

【図7】図７は、図１に示す整流器の第１構成例を示す概略平面図である。

【図8】図８は、図７に示す整流器の概略断面図である。

【図9】図９は、図１に示す整流器の第２構成例を示す概略平面図である。

【図10】図１０は、図９に示す整流器の概略断面図である。

【図11】図１１は、第２実施形態に係る整流器の電気的構成を示す回路図である。

【図12A】図１２Ａは、図１１に示す整流器の順方向動作を示す回路図である。

【図12B】図１２Ｂは、図１１に示す整流器の逆方向動作を示す回路図である。

【図13】図１３は、図１１に示す整流器の第１構成例を示す概略平面図である。

【図14】図１４は、図１３に示す整流器の概略断面図である。

【図15】図１５は、図１１に示す整流器の第２構成例を示す概略平面図である。

【図16】図１６は、図１５に示す整流器の概略断面図である。

【図17】図１７は、第３実施形態に係る整流器の電気的構成を示す回路図である。

【図18A】図１８Ａは、図１７に示す整流器の順方向動作を示す回路図である。

【図18B】図１８Ｂは、図１７に示す整流器の逆方向動作を示す回路図である。

【図19】図１９は、図１７に示す整流器の第１構成例を示す概略平面図である。

【図20】図２０は、図１９に示す整流器の概略断面図である。

【図21】図２１は、図１７に示す整流器の第２構成例を示す概略平面図である。

【図22】図２２は、図２１に示す整流器の概略断面図である。

【図23】図２３は、第４実施形態に係る整流器の電気的構成を示す回路図である。

【図24A】図２４Ａは、図２３に示す整流器の順方向動作を示す回路図である。

【図24B】図２４Ｂは、図２３に示す整流器の逆方向動作を示す回路図である。

【図25】図２５は、図２３に示す整流器の第１構成例を示す概略平面図である。

【図26】図２６は、図２５に示す整流器の概略断面図である。

【図27】図２７は、図２３に示す整流器の第２構成例を示す概略平面図である。

【図28】図２８は、図２７に示す整流器の概略断面図である。

【図29】図２９は、第５実施形態に係る整流器の電気的構成を示す回路図である。

【図30A】図３０Ａは、図２９に示す整流器の第１順方向動作を示す回路図である。

【図30B】図３０Ｂは、図２９に示す整流器の第２順方向動作を示す回路図である。

【図30C】図３０Ｃは、図２９に示す整流器の逆方向動作を示す回路図である。

【図31】図３１は、図２９に示す整流器の第１構成例を示す概略平面図である。

【図32】図３２は、図３１に示す整流器の概略断面図である。

【図33】図３３は、図２９に示す整流器の第２構成例を示す概略平面図である。

【図34】図３４は、図３３に示す整流器の概略断面図である。

【図35】図３５は、図２９に示す整流器の第３構成例を示す概略平面図である。

【図36】図３６は、図３５に示す整流器の概略断面図である。

【図37】図３７は、第６実施形態に係る整流器の電気的構成を示す回路図である。

【図38A】図３８Ａは、図３７に示す整流器の順方向動作を示す回路図である。

【図38B】図３８Ｂは、図３７に示す整流器の逆方向動作を示す回路図である。

【図39】図３９は、図３７に示す整流器の構成例を示す概略平面図である。

【図40】図４０は、図３９に示す整流器の概略断面図である。

【図41】図４１は、第７実施形態に係る整流器の電気的構成を示す回路図である。

【図42】図４２は、第８実施形態に係る整流器の電気的構成を示す回路図である。

【図43A】図４３Ａは、図４２に示す整流器の順方向動作を示す回路図である。

【図43B】図４３Ｂは、図４２に示す整流器の逆方向動作を示す回路図である。

【図44】図４４は、図４２に示す整流器の構成例を示す概略平面図である。

【図45】図４５は、図４４に示す整流器の概略断面図である。

【図46】図４６は、第９実施形態に係る整流器の電気的構成を示す回路図である。

【発明を実施するための形態】

【0010】

以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。

【0011】

比較対象（comparison target）が存する説明において「ほぼ（substantially）等しい」等の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。実施形態では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。

【0012】

この明細書に係る「整流器」は、整流回路、整流装置、整流モジュール等を含む概念であり、必要に応じて「整流回路」、「半導体整流回路」、「半導体整流器」、「半導体整流装置」、「半導体装置」、「半導体モジュール」等と称されてもよい。

【0013】

図１は、第１実施形態に係る整流器１Ａの電気的構成を示す回路図である。図２は、図１に示す整流器１Ａの具体的な電気的構成を示す回路図である。図１を参照して、整流器１Ａは、整流段Ｒ、アノード端Ａおよびカソード端Ｋを含む。整流段Ｒは、「整流部」、「ダイオード段」または「ダイオード部」と称されてもよい。整流段Ｒは、アノードおよびカソードを有している。アノード端Ａは、アノード電位の印加端であり、整流段Ｒのアノードに電気的に接続されている。カソード端Ｋは、カソード電位の印加端であり、整流段Ｒのカソードに電気的に接続されている。

【0014】

図２を参照して、整流段Ｒは、ドレインソースコモン電界効果型の第１トランジスタＴｒ１およびドレインソースコモン電界効果型の第２トランジスタＴｒ２を含む。この形態では、第１トランジスタＴｒ１はｐチャネル型であり、第２トランジスタＴｒ２はｎチャネル型である。以下、第１トランジスタＴｒ１および第２トランジスタＴｒ２の基本的な構成が説明された後、整流段Ｒの構成が説明される。

【0015】

第１トランジスタＴｒ１は、Ｓｉ（シリコン）単結晶に形成されたＳｉ－トランジスタであってもよいし、ワイドバンドギャップ半導体の単結晶に形成されたワイドバンドギャップ半導体－トランジスタであってもよい。ワイドバンドギャップ半導体は、Ｓｉのバンドギャップよりも大きいバンドギャップを有する半導体である。第１トランジスタＴｒ１は、ワイドバンドギャップ半導体の一例としてのＳｉＣ（炭化シリコン）単結晶に形成されたＳｉＣ－トランジスタであってもよい。

【0016】

第１トランジスタＴｒ１は、第１ゲートＧ１、第１ドレインソースＤＳ１、第２ドレインソースＤＳ２、第１バックゲートＢＧ１および第１ダイオード対ＤＰ１を有している。第１ドレインソースＤＳ１および第２ドレインソースＤＳ２は、ソースおよびドレインを一体的にそれぞれ含む。

【0017】

第１ゲートＧ１は、第１ゲート閾値電圧Ｖｇｔｈ１を有している。第１ゲート閾値電圧Ｖｇｔｈ１は、０Ｖを超えて１．０Ｖ以下であってもよい。第１ゲート閾値電圧Ｖｇｔｈ１は、０Ｖを超えて０．１Ｖ以下、０．１Ｖ以上０．２Ｖ以下、０．２Ｖ以上０．３Ｖ以下、０．３Ｖ以上０．４Ｖ以下、０．４Ｖ以上０．５Ｖ以下、０．５Ｖ以上０．６Ｖ以下、０．６Ｖ以上０．７Ｖ以下、０．７Ｖ以上０．８Ｖ以下、０．８Ｖ以上０．９Ｖ以下、および、０．９Ｖ以上１．０Ｖ以下のいずれかの１つの範囲に属する値を有していてもよい。第１ゲート閾値電圧Ｖｇｔｈ１は、０．５Ｖ以下であることが好ましい。

【0018】

第１ダイオード対ＤＰ１は、カソードコモンとなるように逆バイアス接続された第１ボディダイオードＤ１および第２ボディダイオードＤ２を含み、第１ドレインソースＤＳ１および第２ドレインソースＤＳ２に電気的に接続されている。第１ボディダイオードＤ１はｐｎ接合ダイオードであり、第２ボディダイオードＤ２はｐｎ接合ダイオードである。

【0019】

第１ボディダイオードＤ１は、第１ドレインソースＤＳ１に電気的に接続されたアノード、および、第２ボディダイオードＤ２に対するノードを形成するカソードを含む。第２ボディダイオードＤ２は、第２ドレインソースＤＳ２に電気的に接続されたアノード、および、第１ボディダイオードＤ１のカソードに電気的に接続されたカソードを含む。

【0020】

第１ダイオード対ＤＰ１は、第１ブレークダウン電圧ＶＢ１を有している。第１ブレークダウン電圧ＶＢ１は、第１ダイオード対ＤＰ１に対する電圧印加方向によって第１ボディダイオードＤ１および第２ボディダイオードＤ２のいずれか一方のブレークダウン電圧に制限される。

【0021】

第１ブレークダウン電圧ＶＢ１は、５Ｖ以上３０００Ｖ以下であってもよい。第１ブレークダウン電圧ＶＢ１は、５Ｖ以上５０Ｖ以下、５０Ｖ以上１００Ｖ以下、１００Ｖ以上２５０Ｖ以下、２５０Ｖ以上５００Ｖ以下、５００Ｖ以上７５０Ｖ以下、７５０Ｖ以上１０００Ｖ以下、１０００Ｖ以上１２５０Ｖ以下、１２５０Ｖ以上１５００Ｖ以下、１５００Ｖ以上１７５０Ｖ以下、１７５０Ｖ以上２０００Ｖ以下、２０００Ｖ以上２２５０Ｖ以下、２２５０Ｖ以上２５００Ｖ以下、２５００Ｖ以上２７５０Ｖ以下、および、２７５０Ｖ以上３０００Ｖ以下のいずれか１つの範囲に属する値を有していてもよい。

【0022】

第１ゲート閾値電圧Ｖｇｔｈ１以上の電圧が第１ゲートＧ１に印加され、所定のドレインソース電圧が第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間に印加された場合、第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間に第１トランジスタＴｒ１の第１チャネルＣＨ１を介してドレインソース電流が流れる。ドレインソース電流の方向は、ドレインソース電圧の正負によって反転する。つまり、第１トランジスタＴｒ１は、第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の双方向にドレインソース電流を流すことが可能な双方向デバイスである。

【0023】

第１ゲート閾値電圧Ｖｇｔｈ１未満の電圧が第１ゲートＧ１に印加され、第１ブレークダウン電圧ＶＢ１以上のドレインソース電圧が第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間に印加された場合、第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間に第１ダイオード対ＤＰ１を介してブレークダウン電流が流れる。

【0024】

ドレインソース電流の特性（傾き）は、第１トランジスタＴｒ１の第１オン抵抗Ｒｏｎ１によって調節される。たとえば、第１トランジスタＴｒ１は、単位面積（１平方ミリメートル）当たりに５０ｍΩ以上２００ｍΩ以下の第１オン抵抗Ｒｏｎ１を有していてもよい。

【0025】

第１オン抵抗Ｒｏｎ１は、５０ｍΩ以上７５ｍΩ以下、７５ｍΩ以上１００ｍΩ以下、１００ｍΩ以上１２５ｍΩ以下、１２５ｍΩ以上１５０ｍΩ以下、１５０ｍΩ以上１７５ｍΩ以下、および、１７５ｍΩ以上２００ｍΩ以下のいずれか１つの範囲に属する値を有していてもよい。第１オン抵抗Ｒｏｎ１は、１５０ｍΩ以下であることが好ましい。

【0026】

第２トランジスタＴｒ２は、Ｓｉ単結晶に形成されたＳｉ－トランジスタであってもよいし、ワイドバンドギャップ半導体の単結晶に形成されたワイドバンドギャップ半導体－トランジスタであってもよい。第２トランジスタＴｒ２は、ワイドバンドギャップ半導体の一例としてのＳｉＣ単結晶に形成されたＳｉＣ－トランジスタであってもよい。

【0027】

第２トランジスタＴｒ２は、第２ゲートＧ２、第３ドレインソースＤＳ３、第４ドレインソースＤＳ４、第２バックゲートＢＧ２および第２ダイオード対ＤＰ２を有している。第３ドレインソースＤＳ３および第４ドレインソースＤＳ４は、ソースおよびドレインを一体的にそれぞれ含む。

【0028】

第２ゲートＧ２は、第２ゲート閾値電圧Ｖｇｔｈ２を有している。第２ゲート閾値電圧Ｖｇｔｈ２は、第１ゲート閾値電圧Ｖｇｔｈ１とほぼ等しくてもよいし、第１ゲート閾値電圧Ｖｇｔｈ１未満であってもよいし、第１ゲート閾値電圧Ｖｇｔｈ１よりも大きくてもよい。第２ゲート閾値電圧Ｖｇｔｈ２は、第１ゲート閾値電圧Ｖｇｔｈ１以上であることが好ましい。第２ゲート閾値電圧Ｖｇｔｈ２は、第１ダイオード対ＤＰ１の第１ブレークダウン電圧ＶＢ１未満である。

【0029】

第２ゲート閾値電圧Ｖｇｔｈ２は、０Ｖを超えて１．０Ｖ以下であってもよい。第２ゲート閾値電圧Ｖｇｔｈ２は、０Ｖを超えて０．１Ｖ以下、０．１Ｖ以上０．２Ｖ以下、０．２Ｖ以上０．３Ｖ以下、０．３Ｖ以上０．４Ｖ以下、０．４Ｖ以上０．５Ｖ以下、０．５Ｖ以上０．６Ｖ以下、０．６Ｖ以上０．７Ｖ以下、０．７Ｖ以上０．８Ｖ以下、０．８Ｖ以上０．９Ｖ以下、および、０．９Ｖ以上１．０Ｖ以下のいずれか１つの範囲に属する値を有していてもよい。第２ゲート閾値電圧Ｖｇｔｈ２は、０．５Ｖ以下であることが好ましい。

【0030】

第２ダイオード対ＤＰ２は、アノードコモンとなるように逆バイアス接続された第３ボディダイオードＤ３および第４ボディダイオードＤ４を含み、第３ドレインソースＤＳ３および第４ドレインソースＤＳ４に電気的に接続されている。第３ボディダイオードＤ３はｐｎ接合ダイオードであり、第４ボディダイオードＤ４はｐｎ接合ダイオードである。

【0031】

第３ボディダイオードＤ３は、第４ボディダイオードＤ４に対するノードを形成するアノード、および、第３ドレインソースＤＳ３に電気的に接続されたカソードを含む。第４ボディダイオードＤ４は、第３ボディダイオードＤ３のアノードに電気的に接続されたアノード、および、第４ドレインソースＤＳ４に電気的に接続されたカソードを含む。

【0032】

第２ダイオード対ＤＰ２は、第２ブレークダウン電圧ＶＢ２を有している。第２ブレークダウン電圧ＶＢ２は、第２ダイオード対ＤＰ２に対する電圧印加方向によって第３ボディダイオードＤ３および第４ボディダイオードＤ４のいずれ一方のブレークダウン電圧に制限される。第２ブレークダウン電圧ＶＢ２は、第１ブレークダウン電圧ＶＢ１とほぼ等しくてもよいし、第１ブレークダウン電圧ＶＢ１未満であってもよいし、第１ブレークダウン電圧ＶＢ１よりも大きくてもよい。

【0033】

第２ブレークダウン電圧ＶＢ２は、５Ｖ以上２０００Ｖ以下であってもよい。第１ブレークダウン電圧ＶＢ１は、５Ｖ以上５０Ｖ以下、５０Ｖ以上１００Ｖ以下、１００Ｖ以上２５０Ｖ以下、２５０Ｖ以上５００Ｖ以下、５００Ｖ以上７５０Ｖ以下、７５０Ｖ以上１０００Ｖ以下、１０００Ｖ以上１２５０Ｖ以下、１２５０Ｖ以上１５００Ｖ以下、１５００Ｖ以上１７５０Ｖ以下、１７５０Ｖ以上２０００Ｖ以下、２０００Ｖ以上２２５０Ｖ以下、２２５０Ｖ以上２５００Ｖ以下、２５００Ｖ以上２７５０Ｖ以下、および、２７５０Ｖ以上３０００Ｖ以下のいずれか１つの範囲に属する値を有していてもよい。

【0034】

第２ゲート閾値電圧Ｖｇｔｈ２以上の電圧が第２ゲートＧ２に印加され、所定のドレインソース電圧が第３ドレインソースＤＳ３および第４ドレインソースＤＳ４の間に印加された場合、第３ドレインソースＤＳ３および第４ドレインソースＤＳ４の間に第２トランジスタＴｒ２の第２チャネルＣＨ２を介してドレインソース電流が流れる。ドレインソース電流の方向は、ドレインソース電圧の正負によって反転する。つまり、第２トランジスタＴｒ２は、第３ドレインソースＤＳ３および第４ドレインソースＤＳ４の双方向にドレインソース電流を流すことが可能な双方向デバイスである。

【0035】

第１ゲート閾値電圧Ｖｇｔｈ１未満の電圧が第２ゲートＧ２に印加され、第２ブレークダウン電圧ＶＢ２以上のドレインソース電圧が第３ドレインソースＤＳ３および第４ドレインソースＤＳ４の間に印加された場合、第３ドレインソースＤＳ３および第４ドレインソースＤＳ４の間に第２ダイオード対ＤＰ２を介してブレークダウン電流が流れる。

【0036】

ドレインソース電流の特性（傾き）は、第２トランジスタＴｒ２の第２オン抵抗Ｒｏｎ２によって調節される。たとえば、第２トランジスタＴｒ２は、単位面積（１平方ミリメートル）当たりに５０ｍΩ以上２００ｍΩ以下の第２オン抵抗Ｒｏｎ２を有していてもよい。

【0037】

第２オン抵抗Ｒｏｎ２は、５０ｍΩ以上７５ｍΩ以下、７５ｍΩ以上１００ｍΩ以下、１００ｍΩ以上１２５ｍΩ以下、１２５ｍΩ以上１５０ｍΩ以下、１５０ｍΩ以上１７５ｍΩ以下、および、１７５ｍΩ以上２００ｍΩ以下のいずれか１つの範囲に属する値を有していてもよい。第２オン抵抗Ｒｏｎ２は、１５０ｍΩ以下であることが好ましい。

【0038】

整流段Ｒは、第１トランジスタＴｒ１がダイオード動作するように第２トランジスタＴｒ２が第１トランジスタＴｒ１にダイオード接続されることによって構成されている。具体的には、第２トランジスタＴｒ２は、バイアス電圧によって第１トランジスタＴｒ１をダイオード動作させるバイアス回路として設けられ、第１トランジスタＴｒ１と共に整流段Ｒを構成している。

【0039】

さらに具体的には、第２ゲートＧ２が第２ドレインソースＤＳ２に電気的に接続され、第３ドレインソースＤＳ３が第１ドレインソースＤＳ１および第１バックゲートＢＧ１に電気的に接続され、第４ドレインソースＤＳ４が第１ゲートＧ１に電気的に接続され、第２バックゲートＢＧ２が第１ドレインソースＤＳ１および第１バックゲートＢＧ１に電気的に接続されている。

【0040】

つまり、第１トランジスタＴｒ１側では第１バックゲートＢＧ１が第１ドレインソースＤＳ１に電気的に接続され、第２トランジスタＴｒ２側では第２バックゲートＢＧ２が第３ドレインソースＤＳ３に電気的に接続されている。これにより、第１ドレインソースＤＳ１、第１バックゲートＢＧ１、第３ドレインソースＤＳ３および第２バックゲートＢＧ２が同電位に固定されている。また、第１ゲートＧ１および第４ドレインソースＤＳ４が同電位に固定されている。また、第２ドレインソースＤＳ２および第２ゲートＧ２が同電位に固定されている。

【0041】

第４ドレインソースＤＳ４は、第１ゲートＧ１と短絡回路を構成し、第１ゲートＧ１および第４ドレインソースＤＳ４の間で電圧降下を形成しない。つまり、第１ゲートＧ１および第４ドレインソースＤＳ４は零電位（同電位）に固定される。第１ゲートＧ１および第４ドレインソースＤＳ４は、整流段Ｒ（第１トランジスタＴｒ１）のオン時およびオフ時の双方において零電位に固定される。

【0042】

第１ドレインソースＤＳ１はアノード端Ａに電気的に接続され、第２ドレインソースＤＳ２はカソード端Ｋに電気的に接続されている。この明細書および添付図面では、アノード端Ａおよび第１ドレインソースＤＳ１が別々に表現され、カソード端Ｋおよび第２ドレインソースＤＳ２が別々に表現されている。しかし、アノード端Ａが第１ドレインソースＤＳ１によって構成されていると見なされ、カソード端Ｋが第２ドレインソースＤＳ２によって構成されていると見なされてもよい。

【0043】

図３Ａは、図１に示す整流器１Ａの順方向動作を示す回路図である。図３Ｂは、図１に示す整流器１Ａの逆方向動作を示す回路図である。図３Ａおよび図３Ｂを参照して、順方向動作では第１トランジスタＴｒ１に順方向電流ＩＦが流れ、逆方向動作では第１トランジスタＴｒ１に逆方向電流ＩＲが流れる。

【0044】

具体的には、図３Ａを参照して、順方向動作では、第２ドレインソースＤＳ２を基準とする順方向電位ＶＦが第１ドレインソースＤＳ１に印加され、第１ドレインソースＤＳ１から第２ドレインソースＤＳ２に向けて順方向電流ＩＦが流れる。図３Ａでは、第２ドレインソースＤＳ２に基準電位Ｖｒｅｆ（たとえばグランド電位）が印加され、第１ドレインソースＤＳ１に順方向電位ＶＦが印加された場合の回路動作が示されている。以下では、順方向電圧が「順方向電圧ＶＦ」と表現されることがある。

【0045】

順方向動作では、第１ドレインソースＤＳ１、第１バックゲートＢＧ１、第３ドレインソースＤＳ３および第２バックゲートＢＧ２が順方向電位ＶＦに固定される。第２ドレインソースＤＳ２および第２ゲートＧ２は、基準電位Ｖｒｅｆに固定される。第１ゲートＧ１および第４ドレインソースＤＳ４は、電圧降下を形成せずに零電位に固定される。

【0046】

第１トランジスタＴｒ１では、第１ゲートＧ１が零電位に固定され、第１バックゲートＢＧ１が順方向電位ＶＦに固定される。したがって、順方向電圧ＶＦが第１ゲートＧ１の第１ゲート閾値電圧Ｖｇｔｈ１未満の場合に第１トランジスタＴｒ１はオフ状態になり、順方向電圧ＶＦが第１ゲート閾値電圧Ｖｇｔｈ１以上の場合に第１トランジスタＴｒ１はオン状態になる。第１トランジスタＴｒ１がオン状態になると、第１トランジスタＴｒ１の第１チャネルＣＨ１を介して第１ドレインソースＤＳ１から第２ドレインソースＤＳ２に向けて順方向電流ＩＦが流れる。

【0047】

第２トランジスタＴｒ２では、第２ゲートＧ２が基準電位Ｖｒｅｆに固定され、第２バックゲートＢＧ２が順方向電位ＶＦに固定される。したがって、第２トランジスタＴｒ２はオフ状態になる。第２トランジスタＴｒ２は第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間で電流経路を形成しないので、順方向電流ＩＦは第２トランジスタＴｒ２を流れない。

【0048】

このように、順方向動作では、第２トランジスタＴｒ２に起因するバイアス効果によって、第１トランジスタＴｒ１がオン状態に制御され、第２トランジスタＴｒ２がオフ状態に制御される。順方向電流ＩＦは、このような状態で、第１トランジスタＴｒ１の第１チャネルＣＨ１を介して第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間を流れる。

【0049】

つまり、第１トランジスタＴｒ１は、整流段Ｒの順方向閾値電圧Ｖｔｈとなる第１ゲート閾値電圧Ｖｇｔｈ１を有している。また、第１トランジスタＴｒ１は、整流段Ｒの順方向電流ＩＦとなるドレインソース電流を流す。つまり、整流段Ｒの順方向電流ＩＦの特性は、第１トランジスタＴｒ１のドレインソース電流の特性に一致する。

【0050】

図３Ｂを参照して、逆方向動作では、第１ドレインソースＤＳ１を基準とする逆方向電位ＶＲが第２ドレインソースＤＳ２に印加され、第２ドレインソースＤＳ２から第１ドレインソースＤＳ１に向けて逆方向電流ＩＲが流れる。図３Ｂでは、第１ドレインソースＤＳ１に基準電位Ｖｒｅｆ（たとえばグランド電位）が印加され、第２ドレインソースＤＳ２に逆方向電位ＶＲが印加された場合の回路動作が示されている。以下では、逆方向電圧が「逆方向電圧ＶＲ」と表現されることがある。

【0051】

逆方向動作では、第１ドレインソースＤＳ１、第１バックゲートＢＧ１、第３ドレインソースＤＳ３および第２バックゲートＢＧ２が基準電位Ｖｒｅｆに固定される。第２ゲートＧ２および第２ドレインソースＤＳ２は、逆方向電位ＶＲに固定される。第１ゲートＧ１および第４ドレインソースＤＳ４は、電圧降下を形成せずに零電位に固定される。

【0052】

第１トランジスタＴｒ１では、第１ゲートＧ１が零電位に固定され、第１バックゲートＢＧ１が基準電位Ｖｒｅｆ（零電位）に固定される。したがって、第１トランジスタＴｒ１はオフ状態になる。逆方向電圧ＶＲが第１ブレークダウン電圧ＶＢ１未満の場合、逆方向電流ＩＲとしてのリーク電流が第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間を流れる。

【0053】

逆方向電圧ＶＲが第１ブレークダウン電圧ＶＢ１以上の場合、第１ダイオード対ＤＰ１がブレークダウンし、逆方向電流ＩＲとしてのブレークダウン電流が第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間を流れる。リーク電流の特性およびブレークダウン電流の特性は、いずれも第１ダイオード対ＤＰ１の特性に依存する。

【0054】

第２トランジスタＴｒ２では、第２ゲートＧ２が逆方向電位ＶＲに固定され、第２バックゲートＢＧ２が基準電位Ｖｒｅｆに固定される。したがって、逆方向電圧ＶＲが第２ゲート閾値電圧Ｖｇｔｈ２未満の場合に第２トランジスタＴｒ２がオフ状態になり、逆方向電圧ＶＲが第２ゲート閾値電圧Ｖｇｔｈ２以上の場合に第２トランジスタＴｒ２はオン状態になる。

【0055】

第２ゲート閾値電圧Ｖｇｔｈ２は、第１ブレークダウン電圧ＶＢ１未満である。したがって、第２トランジスタＴｒ２は、第１ダイオード対ＤＰ１のブレークダウン前にオン状態になる。第２トランジスタＴｒ２は第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間で電流経路を形成しないので、逆方向電流ＩＲは第２トランジスタＴｒ２を流れない。

【0056】

このように、逆方向動作では、第２トランジスタＴｒ２に起因するバイアス効果によって、第１トランジスタＴｒ１がオフ状態に制御され、第２トランジスタＴｒ２がオン状態に制御される。逆方向電流ＩＲは、このような状態で、第１ダイオード対ＤＰ１を介して第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間を流れる。

【0057】

つまり、逆方向電流ＩＲの特性は、第１ダイオード対ＤＰ１の特性に一致する。逆方向電圧ＶＲに対する整流段Ｒの耐圧は、第１ダイオード対ＤＰ１の耐圧（第１ブレークダウン電圧ＶＢ１）および第２トランジスタＴｒ２のゲート耐圧（ゲート絶縁破壊耐圧）のうちの低い耐圧に制限される。

【0058】

図４は、順方向特性を示すグラフである。図４において、縦軸は順方向電流ＩＦ［Ａ］を示し、横軸は順方向電圧ＶＦ［Ｖ］を示している。図４には、第１順方向特性ＦＣ１、第２順方向特性ＦＣ２および第３順方向特性ＦＣ３が示されている。第１順方向特性ＦＣ１は第１参考整流器Ｒ１の特性を示し、第２順方向特性ＦＣ２は第２参考整流器Ｒ２の特性を示し、第３順方向特性ＦＣ３は整流器１Ａの特性を示している。第１参考整流器Ｒ１は、ｐｎ接合ダイオード単体によって構成されている。第２参考整流器Ｒ２は、ショットキバリアダイオード単体によって構成されている。

【0059】

第１順方向特性ＦＣ１を参照して、第１参考整流器Ｒ１は、比較的高い順方向閾値電圧Ｖｔｈ（ここでは０．７Ｖ程度）を有している。第１参考整流器Ｒ１の順方向電流ＩＦは、比較的緩慢な立ち上がり特性を有している。第１参考整流器Ｒ１において１００ｍＡの順方向電流ＩＦを流すときの消費電力は、順方向電圧ＶＦおよび順方向電流ＩＦの乗算によって算出され、ここでは、１１３ｍＷ（＝１．１３Ｖ×１００ｍＡ）である。

【0060】

第２順方向特性ＦＣ２を参照して、第２参考整流器Ｒ２は、第１参考整流器Ｒ１の順方向閾値電圧Ｖｔｈよりも低い順方向閾値電圧Ｖｔｈ（ここでは０．２Ｖ程度）を有している。第２参考整流器Ｒ２の順方向電流ＩＦは、第１参考整流器Ｒ１と比較して急峻な立ち上がり特性を有している。

【0061】

つまり、第２参考整流器Ｒ２は、第１参考整流器Ｒ１と比較して優れたスイッチング応答特性を有している。第２参考整流器Ｒ２において１００ｍＡの順方向電流ＩＦを流すときの消費電力は、順方向電圧ＶＦおよび順方向電流ＩＦの乗算によって算出され、ここでは、３２ｍＷ（＝０．３２Ｖ×１００ｍＡ）である。

【0062】

第３順方向特性ＦＣ３を参照して、整流器１Ａは、この形態では、第１参考整流器Ｒ１の順方向閾値電圧Ｖｔｈよりも低く、かつ、第２参考整流器Ｒ２の順方向閾値電圧Ｖｔｈよりも高い順方向閾値電圧Ｖｔｈ（第１ゲート閾値電圧Ｖｇｔｈ１）を有している。順方向閾値電圧Ｖｔｈ（第１ゲート閾値電圧Ｖｇｔｈ１）は、この形態では、０．５Ｖ程度である。整流器１Ａの順方向電流ＩＦは、第１参考整流器Ｒ１および第２参考整流器Ｒ２と比較して急峻な立ち上がり特性を有している。

【0063】

具体的には、整流器１Ａの順方向電流ＩＦは、第１電圧範囲ＲＶ１に小電流領域ＩＦＳを有し、第２電圧範囲ＲＶ２に大電流領域ＩＦＬを有している。第１電圧範囲ＲＶ１は、順方向閾値電圧Ｖｔｈおよび当該順方向閾値電圧Ｖｔｈよりも０．１Ｖ高い第１電圧Ｖ１の間の電圧範囲である。第２電圧範囲ＲＶ２は、第１電圧Ｖ１および当該第１電圧Ｖ１よりも０．１Ｖ高い第２電圧Ｖ２の間の電圧範囲である。

【0064】

順方向電流ＩＦの増幅率ＡＲは、１を超えて１００以下であることが好ましい。増幅率ＡＲは、小電流領域ＩＦＳにおける順方向電流ＩＦの第１最大値に対する大電流領域ＩＦＬにおける順方向電流ＩＦの第２最大値の比である。

【0065】

増幅率ＡＲは、１を超えて５以下、５以上１０以下、１０以上１５以下、１５以上２０以下、２０以上２５以下、２５以上３０以下、３０以上３５以下、３５以上４０以下、４０以上４５以下、４５以上５０以下、５０以上６０以下、６０以上７０以下、７０以上８０以下、８０以上９０以下、および、９０以上１００以下のいずれか１つの範囲に属する値に設定されていてもよい。増幅率ＡＲは、５以上であることが好ましい。増幅率ＡＲは、１０以上であることが特に好ましい。

【0066】

順方向電流ＩＦの第１最大値は、０．０１Ａ以上０．２Ａ以下であってもよい。第１最大値は、０．１５Ａ以下であってもよい。第１最大値は、０．１Ａ以下であることが好ましい。順方向電流ＩＦの第２最大値は、０．１Ａ以上５Ａ以下であってもよい。第２最大値は、０．５Ａ以上であることが好ましい。第２最大値は、１Ａ以上であることが特に好ましい。第２最大値は、４Ａ以下であってもよい。第２最大値は、３Ａ以下であってもよい。第２最大値は、２Ａ以下であってもよい。

【0067】

第１電圧範囲ＲＶ１における小電流領域ＩＦＳの接線の傾きは、０．１以上１以下である。小電流領域ＩＦＳの接線の傾きは、０．１以上０．２５以下、０．２５以上０．５以下、０．５以上０．７５以下、および、０．７５以上１以下のいずれか１つの範囲に属する値に設定されていてもよい。小電流領域ＩＦＳの接線の傾きは、０．５以上０．９以下であることが好ましい。

【0068】

第２電圧範囲ＲＶ２における大電流領域ＩＦＬの接線の傾きは、小電流領域ＩＦＳの接線の傾きよりも大きい。大電流領域ＩＦＬの接線の傾きは、２．５以上２０以下である。大電流領域ＩＦＬの接線の傾きは、２．５以上５以下、５以上７．５以下、７．５以上１０以下、１０以上１２．５以下、１２．５以上１５以下、１５以上１７．５以下、および、１７．５以上２０以下のいずれか１つの範囲に属する値に設定されていてもよい。

【0069】

大電流領域ＩＦＬの接線の傾きは、５以上であることが好ましい。大電流領域ＩＦＬの接線の傾きは、１０以上であることが特に好ましい。大電流領域ＩＦＬの接線の傾きは、１５以下であることが好ましい。

【0070】

このように、整流器１Ａは、第１参考整流器Ｒ１および第２参考整流器Ｒ２と比較して優れたスイッチング応答特性を有している。とりわけ、整流器１Ａは、順方向閾値電圧Ｖｔｈよりも０．２Ｖ高い順方向電圧ＶＦを印加することによって、０．５Ａ以上の順方向電流ＩＦを流すことが可能である。具体的には、整流器１Ａは、順方向閾値電圧Ｖｔｈよりも０．２Ｖ高い順方向電圧ＶＦを印加することによって、１Ａ以上の順方向電流ＩＦを流すことが可能である。

【0071】

つまり、整流器１Ａによれば、第２参考整流器Ｒ２と比較して、大電流領域ＩＦＬ（たとえば０．５Ａ以上の電流領域）における消費電力を削減できる。整流器１Ａにおいて１００ｍＡの順方向電流ＩＦを流すときの消費電力は、順方向電流ＩＦの２乗と第１オン抵抗Ｒｏｎ１の乗算（ＩＦ×ＩＦ×Ｒ１、５０ｍΩ≦Ｒｏｎ１≦２００ｍΩ）によって算出され、ここでは、０．５ｍＷ以上２ｍＷ以下である。つまり、整流器１Ａによれば、第１参考整流器Ｒ１および第２参考整流器Ｒ２と比較して、消費電力を削減できる。

【0072】

この形態では、整流器１Ａが第２参考整流器Ｒ２の順方向閾値電圧Ｖｔｈよりも高い順方向閾値電圧Ｖｔｈ（第１ゲート閾値電圧Ｖｇｔｈ１）を有する例が示された。しかし、順方向閾値電圧Ｖｔｈは、第１ゲート閾値電圧Ｖｇｔｈ１によって所望の値（つまり、０Ｖを超えて１．０Ｖ以下）に調節可能である。

【0073】

図５は、逆方向特性を示すグラフである。図５において、縦軸は逆方向電流ＩＲ［μＡ］を示し、横軸は逆方向電圧ＶＲ［Ｖ］を示している。図５には、第１逆方向特性ＲＣ１および第２逆方向特性ＲＣ２が示されている。第１逆方向特性ＲＣ１は、前述の第１参考整流器Ｒ１（ｐｎ接合ダイオード）の特性を示している。第２逆方向特性ＲＣ２は、前述の第２参考整流器Ｒ２（ショットキバリアダイオード）の特性を示している。

【0074】

第１逆方向特性ＲＣ１を参照して、第１参考整流器Ｒ１の逆方向電流ＩＲは、測定電圧範囲（０Ｖ～２０Ｖ）において１μＡ未満であった。つまり、第１参考整流器Ｒ１は、順方向特性において比較的大きい消費電力特性を有し、逆方向特性において比較的小さい消費電力特性を有している。

【0075】

第２逆方向特性ＲＣ２を参照して、第２参考整流器Ｒ２の逆方向電流ＩＲは、逆方向電圧ＶＲの増加と共に増加し、第１参考整流器Ｒ１の逆方向電流ＩＲよりも大きくなる。つまり、第２参考整流器Ｒ２は、順方向特性において第１参考整流器Ｒ１よりも小さい消費電力特性を有し、逆方向特性において第１参考整流器Ｒ１よりも大きい消費電力特性を有している。

【0076】

図６は、逆方向特性を示すグラフである。図６において、縦軸は逆方向電流ＩＲ［ｍＡ］を示し、横軸は逆方向電圧ＶＲ［Ｖ］を示している。図６には、第３逆方向特性ＲＣ３が示されている。第３逆方向特性ＲＣ３は、整流器１Ａの特性を示している。

【0077】

第３逆方向特性ＲＣ３を参照して、整流器１Ａの逆方向電流ＩＲ（リーク電流）は、第１ダイオード対ＤＰ１の第１ブレークダウン電圧ＶＢ１未満の電圧範囲（ここでは０Ｖ以上３０Ｖ未満）において１μＡ未満であった。逆方向電圧ＶＲが第１ブレークダウン電圧ＶＢ１以上（ここでは３０Ｖ以上）になると、第１ダイオード対ＤＰ１がブレークダウンし、逆方向電流ＩＲが急激に立ち上がる。

【0078】

整流器１Ａの逆方向電流ＩＲは、第１ブレークダウン電圧ＶＢ１未満の範囲において第１参考整流器Ｒ１の逆方向電流ＩＲの特性とほぼ同等の特性を有している。つまり、整流器１Ａは、順方向特性において第１参考整流器Ｒ１よりも小さい消費電力特性を有し、逆方向特性において第２参考整流器Ｒ２よりも小さい消費電力特性を有している。さらに、整流器１Ａは、順方向特性の大電流領域ＩＦＬ（たとえば０．５Ａ以上の電流領域）において第２参考整流器Ｒ２よりも小さい消費電力特性を有している。

【0079】

以上、整流器１Ａは、ドレインソースコモン電界効果型の第１トランジスタＴｒ１およびドレインソースコモン電界効果型の第２トランジスタＴｒ２を含む。第２トランジスタＴｒ２は、第１トランジスタＴｒ１をダイオード動作させるように第１トランジスタＴｒ１にダイオード接続され、第１トランジスタＴｒ１と整流段Ｒを構成している。

【0080】

この構造によれば、新規な構成を有する整流器１Ａを提供できる。具体的には、ｐｎ接合ダイオード（第１参考整流器Ｒ１）やショットキバリアダイオード（第２参考整流器Ｒ２）では実現し得ない電気的特性を有する整流器１Ａを提供できる（図４等も併せて参照）。

【0081】

整流段Ｒは、第１トランジスタＴｒ１の第１ゲート閾値電圧Ｖｇｔｈ１を順方向閾値電圧Ｖｔｈとして有している。整流段Ｒは、第１トランジスタＴｒ１に順方向電圧ＶＦが印加されたとき、第１トランジスタＴｒ１がオン状態になり、第２トランジスタＴｒ２がオフ状態になるように構成されている。順方向電流ＩＦは、第１トランジスタＴｒ１に流れ、第２トランジスタＴｒ２には流れない。

【0082】

整流段Ｒは、第１トランジスタＴｒ１に逆方向電圧ＶＲが印加されたとき、第１トランジスタＴｒ１がオフ状態になり、第２トランジスタＴｒ２がオン状態になるように構成されている。逆方向電流ＩＲは、第１トランジスタＴｒ１に流れ、第２トランジスタＴｒ２には流れない。

【0083】

第１トランジスタＴｒ１は、この形態では、ｐチャネル型である。第１トランジスタＴｒ１は、第１ゲートＧ１、整流段Ｒのアノードとして機能する第１ドレインソースＤＳ１、整流段Ｒのカソードとして機能する第２ドレインソースＤＳ２、ならびに、第１ドレインソースＤＳ１に電気的に接続された第１バックゲートＢＧ１を有している。

【0084】

第２トランジスタＴｒ２は、第１トランジスタＴｒ１に対するバイアス回路として設けられている。具体的には、第２トランジスタＴｒ２は、第１トランジスタＴｒ１の第１ゲートＧ１を零電位に固定するバイアス回路を構成している。第１ゲートＧ１は、整流段Ｒのオン時および整流段Ｒのオフ時の双方において零電位に固定されることが好ましい。

【0085】

第２トランジスタＴｒ２は、この形態では、ｎチャネル型である。第２トランジスタＴｒ２は、第２ドレインソースＤＳ２に電気的に接続された第２ゲートＧ２、第１ドレインソースＤＳ１および第１バックゲートＢＧ１に電気的に接続された第３ドレインソースＤＳ３、第１ゲートＧ１に電気的に接続された第４ドレインソースＤＳ４、ならびに、第１ドレインソースＤＳ１および第１バックゲートＢＧ１に電気的に接続された第２バックゲートＢＧ２を有している。この構成によれば、整流段Ｒのオン時および整流段Ｒのオフ時の双方において、第１ゲートＧ１が零電位に固定される。

【0086】

第１ドレインソースＤＳ１にはアノード電位が付与され、第２ドレインソースＤＳ２にはカソード電位が付与される。第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間に順方向電圧ＶＦが印加されたとき、第１トランジスタＴｒ１がオフ状態になり、第２トランジスタＴｒ２がオン状態になる。

【0087】

順方向電流ＩＦは、このような制御状態において、第１トランジスタＴｒ１を介して第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間を流れる。順方向電流ＩＦは、具体的には、第１トランジスタＴｒ１を介して第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間を流れる。順方向電流ＩＦは、具体的には、第１トランジスタＴｒ１の第１チャネルＣＨ１を介して第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間を流れる。

【0088】

第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間に逆方向電圧ＶＲが印加されたとき、第１トランジスタＴｒ１がオフ状態になり、第２トランジスタＴｒ２がオン状態になる。逆方向電流ＩＲは、このような制御状態において、第１トランジスタＴｒ１を介して第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間を流れる。

【0089】

第１トランジスタＴｒ１は、第１ドレインソースＤＳ１および第２ドレインソースＤＳ２に電気的に接続された第１ダイオード対ＤＰ１を有している。第１ダイオード対ＤＰ１は、逆バイアスに直列接続された第１ボディダイオードＤ１および第２ボディダイオードＤ２を含む。

【0090】

前述の逆方向電流ＩＲは、第１トランジスタＴｒ１の第１ダイオード対ＤＰ１を介して第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間を流れる。逆方向電圧ＶＲが第１ダイオード対ＤＰ１の第１ブレークダウン電圧ＶＢ１以上であるとき、逆方向電流ＩＲとしてのブレークダウン電流が第１ダイオード対ＤＰ１を介して第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間を流れる。

【0091】

第２トランジスタＴｒ２は、第３ドレインソースＤＳ３および第４ドレインソースＤＳ４に電気的に接続された第２ダイオード対ＤＰ２を含む。第２ダイオード対ＤＰ２は、逆バイアスに直列接続された第３ボディダイオードＤ３および第４ボディダイオードＤ４を有している。

【0092】

整流器１Ａは、図７および図８に示される構成を有していてもよい。図７は、図１に示す整流器１Ａの第１構成例を示す概略平面図である。図８は、図７に示す整流器１Ａの概略断面図である。

【0093】

図７および図８に示されるように、整流器１Ａは、第１トランジスタＴｒ１および第２トランジスタＴｒ２が形成されたチップ１１を含む単一チップ構造を有していてもよい。チップ１１は、直方体形状に形成され、四角形状の主面１２を有している。チップ１１は、Ｓｉ単結晶またはワイドバンドギャップ半導体の単結晶（たとえばＳｉＣ単結晶）を含んでいてもよい。

【0094】

整流器１Ａは、主面１２に設けられた少なくとも１つ（この形態では複数）の回路領域１３を含む。複数の回路領域１３は、この形態では、第１回路領域１３Ａおよび第２回路領域１３Ｂを含む。第１回路領域１３Ａは主面１２の一方側に設けられ、第２回路領域１３Ｂは主面１２の他方側に設けられている。第２回路領域１３Ｂは、第１回路領域１３Ａから電気的分離されている。

【0095】

整流器１Ａは、第１回路領域１３Ａに形成された第１トランジスタＴｒ１、および、第２回路領域１３Ｂに形成された第２トランジスタＴｒ２を含む。この形態では、第１トランジスタＴｒ１はｐチャネルのドレインソースコモン電界効果型のｐ型トランジスタ構造１４を含み、第２トランジスタＴｒ２はｎチャネルのドレインソースコモン電界効果型のｎ型トランジスタ構造１５を含む。以下、ｐ型トランジスタ構造１４（＝第１トランジスタＴｒ１）の構成およびｎ型トランジスタ構造１５（＝第２トランジスタＴｒ２）の構成が順に説明される。

【0096】

図８を参照して、ｐ型トランジスタ構造１４（第１トランジスタＴｒ１）は、トレンチゲート・ラテラル構造を有している。ｐ型トランジスタ構造１４は、第１回路領域１３Ａにおいて主面１２の表層部に形成されたｎ型の第１バックゲート領域２１を含む。第１バックゲート領域２１は、主面１２に沿って延びる層状に形成されている。

【0097】

ｐ型トランジスタ構造１４は、第１回路領域１３Ａの主面１２の表層部において主面１２および第１バックゲート領域２１の間の領域に形成されたｐ型の第１ドリフト領域２２を含む。第１バックゲート領域２１は、主面１２および第１バックゲート領域２１の間の領域を主面１２に沿って延びる層状に形成され、主面１２から露出している。

【0098】

ｐ型トランジスタ構造１４は、第１回路領域１３Ａの主面１２に形成された複数の第１トレンチゲート構造２３を含む。図８では、１つの第１トレンチゲート構造２３が示されている。複数の第１トレンチゲート構造２３は、主面１２に沿う第１方向に延びる帯状にそれぞれ形成され、主面１２に沿って第１方向に交差（好ましくは直交）する第２方向に間隔を空けて配列されていてもよい。複数の第１トレンチゲート構造２３は、第１バックゲート領域２１に至るように第１ドリフト領域２２を貫通し、第１バックゲート領域２１内に位置する底壁を有している。

【0099】

各第１トレンチゲート構造２３は、第１トレンチ２４、第１ゲート絶縁膜２５、第１ゲート電極２６および第１絶縁体２７を含む。第１トレンチ２４は、主面１２に形成され、第１トレンチゲート構造２３の壁面を区画している。第１ゲート絶縁膜２５は、第１トレンチ２４の壁面を被覆している。

【0100】

第１ゲート電極２６は、第１ゲート絶縁膜２５を挟んで第１トレンチ２４に埋設されている。第１ゲート電極２６は、この形態では、第１トレンチ２４の開口端から第１トレンチ２４の底壁側に間隔を空けて第１トレンチ２４に埋設されている。第１ゲート電極２６は、第１トレンチ２４の深さ範囲中間部から第１トレンチ２４の底壁側に間隔を空けて埋設されていることが好ましい。第１ゲート電極２６は、第１バックゲート領域２１および第１ドリフト領域２２の境界部を横切る厚さを有し、第１ゲート絶縁膜２５を挟んで第１バックゲート領域２１および第１ドリフト領域２２に対向している。

【0101】

第１絶縁体２７は、第１ゲート電極２６を被覆するように第１ゲート絶縁膜２５を挟んで第１トレンチ２４に埋設されている。第１絶縁体２７は、第１トレンチ２４から露出し、第１ゲート絶縁膜２５を挟んで第１ドリフト領域２２に対向している。複数の第１トレンチゲート構造２３は、第１回路領域１３Ａに複数の第１メサ領域２８および複数の第２メサ領域２９を交互に区画している。

【0102】

ｐ型トランジスタ構造１４は、複数の第１メサ領域２８に形成された複数のｐ型の第１ドレインソース領域３１を含む。複数の第１ドレインソース領域３１は、ドレイン領域およびソース領域を一体的に含む領域である。複数の第１ドレインソース領域３１は、この形態では、第１ドリフト領域２２の一部を利用して形成されている。

【0103】

ｐ型トランジスタ構造１４は、複数の第２メサ領域２９に形成された複数のｐ型の第２ドレインソース領域３２を含む。複数の第２ドレインソース領域３２は、ドレイン領域およびソース領域を一体的に含む領域である。複数の第２ドレインソース領域３２は、この形態では、第１ドリフト領域２２の一部を利用して形成されている。

【0104】

複数の第２ドレインソース領域３２は、１つの第１トレンチゲート構造２３を挟んで複数の第１ドレインソース領域３１と交互に形成されている。１つの第１トレンチゲート構造２３に着目すると、第１トレンチゲート構造２３に対して一方側の領域（第１メサ領域２８）に第１ドレインソース領域３１が形成され、第１トレンチゲート構造２３に対して他方側の領域（第２メサ領域２９）に第２ドレインソース領域３２が形成されている。

【0105】

ｐ型トランジスタ構造１４は、複数の第１ドレインソース領域３１の表層部に形成された複数のｐ型の第１コンタクト領域３３を含む。第１コンタクト領域３３は、第１ドレインソース領域３１よりも高いｐ型不純物濃度を有している。第１コンタクト領域３３は、第１ドレインソース領域３１の一部を挟んで第１絶縁体２７に対向している。

【0106】

ｐ型トランジスタ構造１４は、複数の第２ドレインソース領域３２の表層部に形成された複数のｐ型の第２コンタクト領域３４を含む。第２コンタクト領域３４は、第２ドレインソース領域３２よりも高いｐ型不純物濃度を有している。第２コンタクト領域３４は、第２ドレインソース領域３２の一部を挟んで第１絶縁体２７に対向している。

【0107】

ｐ型トランジスタ構造１４は、第１バックゲート領域２１内において複数の第１トレンチゲート構造２３の底壁に沿う領域にそれぞれ形成された複数のｎ型の第１チャネル領域３５を含む。第１チャネル領域３５は、第１バックゲート領域２１よりも高いｎ型不純物濃度を有している。第１チャネル領域３５は、第１ゲート絶縁膜２５を挟んで第１ゲート電極２６に対向している。

【0108】

第１チャネル領域３５は、第１ドレインソース領域３１の底部および第２ドレインソース領域３２の底部から第１トレンチゲート構造２３の底壁側に間隔を空けて形成されていることが好ましい。第１チャネル領域３５は、第１バックゲート領域２１の一部を挟んで第１ドレインソース領域３１の底部および第２ドレインソース領域３２の底部に対向していることが好ましい。

【0109】

ｐ型トランジスタ構造１４は、第１バックゲート領域２１および第１ドレインソース領域３１の間のｐｎ接合部によって形成された第１ボディダイオード部３６を含む。第１ボディダイオード部３６は、第１ドレインソース領域３１によって形成されたアノード、および、第１バックゲート領域２１によって形成されたカソードを含む。

【0110】

ｐ型トランジスタ構造１４は、第１バックゲート領域２１および第２ドレインソース領域３２の間のｐｎ接合部によって形成された第２ボディダイオード部３７を含む。第２ボディダイオード部３７は、第２ドレインソース領域３２によって形成されたアノード、および、第１バックゲート領域２１によって形成されたカソードを含む。つまり、第２ボディダイオード部３７のカソードは、第１ボディダイオード部３６のカソードに電気的に接続されている。これにより、第１ドレインソース領域３１および第２ドレインソース領域３２の間に第１ダイオード対部３８が形成されている。

【0111】

図８を参照して、ｎ型トランジスタ構造１５（第２トランジスタＴｒ２）は、トレンチゲート・ラテラル構造を有している。ｎ型トランジスタ構造１５は、第２回路領域１３Ｂにおいて主面１２の表層部に形成されたｐ型の第２バックゲート領域４１を含む。第２バックゲート領域４１は、主面１２に沿って延びる層状に形成されている。

【0112】

ｎ型トランジスタ構造１５は、第２回路領域１３Ｂの主面１２の表層部において主面１２および第２バックゲート領域４１の間の領域に形成されたｎ型の第２ドリフト領域４２を含む。第２バックゲート領域４１は、主面１２および第２バックゲート領域４１の間の領域を主面１２に沿って延びる層状に形成され、主面１２から露出している。

【0113】

ｎ型トランジスタ構造１５は、第２回路領域１３Ｂの主面１２に形成された複数の第２トレンチゲート構造４３を含む。図８では、１つの第２トレンチゲート構造４３が示されている。複数の第２トレンチゲート構造４３は、主面１２に沿う第１方向に延びる帯状にそれぞれ形成され、主面１２に沿って第１方向に交差（好ましくは直交）する第２方向に間隔を空けて配列されていてもよい。複数の第２トレンチゲート構造４３は、第２バックゲート領域４１に至るように第２ドリフト領域４２を貫通し、第２バックゲート領域４１内に位置する底壁を有している。

【0114】

各第２トレンチゲート構造４３は、第２トレンチ４４、第２ゲート絶縁膜４５、第２ゲート電極４６および第２絶縁体４７を含む。第２トレンチ４４は、主面１２に形成され、第２トレンチゲート構造４３の壁面を区画している。第２ゲート絶縁膜４５は、第２トレンチ４４の壁面を被覆している。

【0115】

第２ゲート電極４６は、第２ゲート絶縁膜４５を挟んで第２トレンチ４４に埋設されている。第２ゲート電極４６は、この形態では、第２トレンチ４４の開口端から第２トレンチ４４の底壁側に間隔を空けて第２トレンチ４４に埋設されている。第２ゲート電極４６は、第２トレンチ４４の深さ範囲中間部から第２トレンチ４４の底壁側に間隔を空けて埋設されていることが好ましい。第２ゲート電極４６は、第２バックゲート領域４１および第２ドリフト領域４２の境界部を横切る厚さを有し、第２ゲート絶縁膜４５を挟んで第２バックゲート領域４１および第２ドリフト領域４２に対向している。

【0116】

第２絶縁体４７は、第２ゲート電極４６を被覆するように第２ゲート絶縁膜４５を挟んで第２トレンチ４４に埋設されている。第２絶縁体４７は、第２トレンチ４４から露出し、第２ゲート絶縁膜４５を挟んで第２ドリフト領域４２に対向している。複数の第２トレンチゲート構造４３は、第２回路領域１３Ｂの主面１２に複数の第３メサ領域４８および複数の第４メサ領域４９を交互に区画している。

【0117】

ｎ型トランジスタ構造１５は、複数の第３メサ領域４８に形成された複数のｎ型の第３ドレインソース領域５１を含む。複数の第３ドレインソース領域５１は、ドレイン領域およびソース領域を一体的に含む領域である。複数の第３ドレインソース領域５１は、この形態では、第２ドリフト領域４２の一部を利用して形成されている。

【0118】

ｎ型トランジスタ構造１５は、複数の第４メサ領域４９に形成された複数のｎ型の第４ドレインソース領域５２を含む。複数の第４ドレインソース領域５２は、ドレイン領域およびソース領域を一体的に含む領域である。複数の第４ドレインソース領域５２は、この形態では、第２ドリフト領域４２の一部を利用して形成されている。

【0119】

複数の第４ドレインソース領域５２は、１つの第２トレンチゲート構造４３を挟んで複数の第３ドレインソース領域５１と交互に形成されている。１つの第２トレンチゲート構造４３に着目すると、第２トレンチゲート構造４３に対して一方側の領域（第３メサ領域４８）に第３ドレインソース領域５１が形成され、第２トレンチゲート構造４３に対して他方側の領域（第４メサ領域４９）に第４ドレインソース領域５２が形成されている。

【0120】

ｎ型トランジスタ構造１５は、複数の第３ドレインソース領域５１の表層部に形成された複数のｎ型の第３コンタクト領域５３を含む。第３コンタクト領域５３は、第３ドレインソース領域５１よりも高いｎ型不純物濃度を有している。第３コンタクト領域５３は、第３ドレインソース領域５１の一部を挟んで第２絶縁体４７に対向している。

【0121】

ｎ型トランジスタ構造１５は、複数の第４ドレインソース領域５２の表層部に形成された複数のｎ型の第４コンタクト領域５４を含む。第４コンタクト領域５４は、第４ドレインソース領域５２よりも高いｎ型不純物濃度を有している。第４コンタクト領域５４は、第４ドレインソース領域５２の一部を挟んで第２絶縁体４７に対向している。

【0122】

ｎ型トランジスタ構造１５は、第２バックゲート領域４１内において複数の第２トレンチゲート構造４３の底壁に沿う領域にそれぞれ形成された複数のｐ型の第２チャネル領域５５を含む。第２チャネル領域５５は、第２バックゲート領域４１よりも高いｐ型不純物濃度を有している。第２チャネル領域５５は、第２ゲート絶縁膜４５を挟んで第２ゲート電極４６に対向している。

【0123】

第２チャネル領域５５は、第３ドレインソース領域５１の底部および第４ドレインソース領域５２の底部から第２トレンチゲート構造４３の底壁側に間隔を空けて形成されていることが好ましい。第２チャネル領域５５は、第２バックゲート領域４１の一部を挟んで第３ドレインソース領域５１の底部および第４ドレインソース領域５２の底部に対向していることが好ましい。

【0124】

ｎ型トランジスタ構造１５は、第２バックゲート領域４１および第３ドレインソース領域５１の間のｐｎ接合部によって形成された第３ボディダイオード部５６を含む。第３ボディダイオード部５６は、第２バックゲート領域４１によって形成されたアノード、および、第３ドレインソース領域５１によって形成されたカソードを含む。

【0125】

ｎ型トランジスタ構造１５は、第２バックゲート領域４１および第４ドレインソース領域５２の間のｐｎ接合部によって形成された第４ボディダイオード部５７を含む。第４ボディダイオード部５７は、第２バックゲート領域４１によって形成されたアノード、および、第４ドレインソース領域５２によって形成されたカソードを含む。つまり、第４ボディダイオード部５７のアノードは、第３ボディダイオード部５６のアノードに電気的に接続されている。これにより、第３ドレインソース領域５１および第４ドレインソース領域５２の間に第２ダイオード対部５８が形成されている。

【0126】

このように、第１構成例に係る整流器１Ａでは、第１トランジスタＴｒ１としてのｐ型トランジスタ構造１４が第１回路領域１３Ａに形成され、第２トランジスタＴｒ２としてのｎ型トランジスタ構造１５が第２回路領域１３Ｂに形成されている。

【0127】

第１トランジスタＴｒ１の第１ゲートＧ１、第１ドレインソースＤＳ１、第２ドレインソースＤＳ２、第１バックゲートＢＧ１、第１チャネルＣＨ１および第１ダイオード対ＤＰ１は、ｐ型トランジスタ構造１４の第１トレンチゲート構造２３、第１ドレインソース領域３１（第１コンタクト領域３３）、第２ドレインソース領域３２（第２コンタクト領域３４）、第１バックゲート領域２１、第１チャネル領域３５（第１バックゲート領域２１の一部）および第１ダイオード対部３８によってそれぞれ構成されている。

【0128】

第２トランジスタＴｒ２の第２ゲートＧ２、第３ドレインソースＤＳ３、第４ドレインソースＤＳ４、第２バックゲートＢＧ２、第２チャネルＣＨ２および第２ダイオード対ＤＰ２は、ｎ型トランジスタ構造１５の第２トレンチゲート構造４３、第３ドレインソース領域５１（第３コンタクト領域５３）、第４ドレインソース領域５２（第４コンタクト領域５４）、第２バックゲート領域４１、第２チャネル領域５５（第２バックゲート領域４１の一部）および第２ダイオード対部５８によってそれぞれ構成されている。

【0129】

ｎ型トランジスタ構造１５は、ｐ型トランジスタ構造１４がダイオード動作するようにｐ型トランジスタ構造１４にダイオード接続されている。具体的には、第２トレンチゲート構造４３は、第２ドレインソース領域３２に電気的に接続されている。また、第３ドレインソース領域５１は、第１ドレインソース領域３１および第１バックゲート領域２１に電気的に接続されている。また、第４ドレインソース領域５２は、第１トレンチゲート構造２３に電気的に接続されている。また、第２バックゲート領域４１は、第１ドレインソース領域３１および第１バックゲート領域２１に電気的に接続されている。

【0130】

ｐ型トランジスタ構造１４側では第１バックゲート領域２１が第１ドレインソース領域３１に電気的に接続され、ｎ型トランジスタ構造１５側では第２バックゲート領域４１が第３ドレインソース領域５１に電気的に接続されている。このようにして、単一のチップ１１において、ｐ型トランジスタ構造１４（第１トランジスタＴｒ１）およびｎ型トランジスタ構造１５（第２トランジスタＴｒ２）を含む整流段Ｒが構成されている。

【0131】

このような電気的接続は、主面１２の上に多層配線構造を形成することによって実現されてもよい。この場合、多層配線構造は、主面１２の上に積層された複数の絶縁膜、および、複数の絶縁膜の上にビア電極を介して多段に積層配置した複数の配線を含む。この場合、アノード端Ａは、アノード端子として多層配線構造の上に配置されてもよい。また、カソード端Ｋは、カソード端子として多層配線構造の上に配置されてもよい。つまり、整流器１Ａは、２端子デバイスとして構成されてもよい。

【0132】

整流器１Ａは、図９および図１０に示される構成を有していてもよい。図９は、図１に示す整流器１Ａの第２構成例を示す概略平面図である。図１０は、図９に示す整流器１Ａの概略断面図である。図９および図１０に示されるように、整流器１Ａは、第１トランジスタＴｒ１が形成された第１チップ１１Ａおよび第２トランジスタＴｒ２が形成された第２チップ１１Ｂを含む複合チップ構造を有していてもよい。

【0133】

第１チップ１１Ａは、直方体形状に形成され、四角形状の第１主面１２Ａを有している。第１チップ１１Ａは、Ｓｉ単結晶またはワイドバンドギャップ半導体の単結晶（たとえばＳｉＣ単結晶）を含んでいてもよい。整流器１Ａは、第１主面１２Ａに設けられた第１回路領域１３Ａ、および、第１回路領域１３Ａにおいて第１主面１２Ａに形成された第１トランジスタＴｒ１を含む。第１トランジスタＴｒ１は、この形態では、ｐ型トランジスタ構造１４を含む。

【0134】

ｐ型トランジスタ構造１４は、第１構成例の場合と同様、ｎ型の第１バックゲート領域２１、ｐ型の第１ドリフト領域２２、複数の第１トレンチゲート構造２３、複数のｐ型の第１ドレインソース領域３１、複数のｐ型の第２ドレインソース領域３２、複数のｐ型の第１コンタクト領域３３、複数のｐ型の第２コンタクト領域３４、複数のｎ型の第１チャネル領域３５および第１ダイオード対部３８を含む。

【0135】

第２チップ１１Ｂは、直方体形状に形成され、四角形状の第２主面１２Ｂを有している。第２チップ１１Ｂは、Ｓｉ単結晶またはワイドバンドギャップ半導体の単結晶（たとえばＳｉＣ単結晶）を含んでいてもよい。整流器１Ａは、第２主面１２Ｂに設けられた第２回路領域１３Ｂ、および、第２回路領域１３Ｂにおいて第２主面１２Ｂに形成された第２トランジスタＴｒ２を含む。第２トランジスタＴｒ２は、この形態では、ｎ型トランジスタ構造１５を含む。

【0136】

ｎ型トランジスタ構造１５は、第１構成例の場合と同様、ｐ型の第２バックゲート領域４１、ｎ型の第２ドリフト領域４２、複数の第２トレンチゲート構造４３、複数のｎ型の第３ドレインソース領域５１、複数のｎ型の第４ドレインソース領域５２、複数のｎ型の第３コンタクト領域５３、複数のｎ型の第４コンタクト領域５４、複数のｐ型の第２チャネル領域５５および第２ダイオード対部５８を含む。

【0137】

ｐ型トランジスタ構造１４に対するｎ型トランジスタ構造１５の電気的な接続形態は、第１構成例の場合と同様である。このような電気的接続は、ＰＣＢ（Printed Circuit Board）等の実装基板に形成された複数の配線によって実現されてもよい。この場合、アノード端Ａおよびカソード端Ｋは、実装基板上の配線によって形成されていてもよい。

【0138】

むろん、このような電気的接続は、第１チップ１１Ａおよび第２チップ１１Ｂが搭載されたパッケージ内において複数のボンディングワイヤやリード端子等の接続形態を工夫することによって実現されてもよい。この場合、アノード端Ａおよびカソード端Ｋは、パッケージ内に配置されたリード端子によって形成されていてもよい。

【0139】

図１１は、第２実施形態に係る整流器１Ｂの電気的構成を示す回路図である。図１１を参照して、整流器１Ｂは、整流器１Ａ（図２参照）を変形させた形態を有している。具体的には、整流器１Ｂは、ｎチャネルのドレインソースコモン電界効果型の第２トランジスタＴｒ２に代えてｐチャネルのドレインソースコモン電界効果型の第２トランジスタＴｒ２を含む。

【0140】

【0141】

【0142】

第２ダイオード対ＤＰ２は、カソードコモンとなるように逆バイアス接続された第３ボディダイオードＤ３および第４ボディダイオードＤ４を含み、第３ドレインソースＤＳ３および第４ドレインソースＤＳ４に電気的に接続されている。第３ボディダイオードＤ３はｐｎ接合ダイオードであり、第４ボディダイオードＤ４はｐｎ接合ダイオードである。

【0143】

第３ボディダイオードＤ３は、第３ドレインソースＤＳ３に電気的に接続されたアノード、および、第４ボディダイオードＤ４に対するノードを形成するカソードを含む。第４ボディダイオードＤ４は、第４ドレインソースＤＳ４に電気的に接続されたアノード、および、第３ボディダイオードＤ３のカソードに電気的に接続されたカソードを含む。第２トランジスタＴｒ２は、前述の第２ゲート閾値電圧Ｖｇｔｈ２、前述の第２ブレークダウン電圧ＶＢ２および前述の第２オン抵抗Ｒｏｎ２を有している。

【0144】

【0145】

さらに具体的には、第２ゲートＧ２が第１ドレインソースＤＳ１および第１バックゲートＢＧ１に電気的に接続され、第３ドレインソースＤＳ３が第１ドレインソースＤＳ１および第１バックゲートＢＧ１に電気的に接続され、第４ドレインソースＤＳ４が第１ゲートＧ１に電気的に接続され、第２バックゲートＢＧ２が第２ドレインソースＤＳ２に電気的に接続されている。

【0146】

つまり、第１トランジスタＴｒ１側では第１バックゲートＢＧ１が第１ドレインソースＤＳ１に電気的に接続され、第２トランジスタＴｒ２側では第３ドレインソースＤＳ３が第２ゲートＧ２に電気的に接続されている。これにより、第１ドレインソースＤＳ１、第１バックゲートＢＧ１、第２ゲートＧ２および第３ドレインソースＤＳ３が同電位に固定されている。また、第１ゲートＧ１および第４ドレインソースＤＳ４が同電位に固定されている。また、第２ドレインソースＤＳ２および第２バックゲートＢＧ２が同電位に固定されている。

【0147】

【0148】

図１２Ａは、図７に示す整流器１Ｂの順方向動作を示す回路図である。図１２Ｂは、図７に示す整流器１Ｂの逆方向動作を示す回路図である。図１２Ａおよび図１２Ｂを参照して、順方向動作では第１トランジスタＴｒ１に順方向電流ＩＦが流れ、逆方向動作では第１トランジスタＴｒ１に逆方向電流ＩＲが流れる。

【0149】

具体的には、図１２Ａを参照して、順方向動作では、第２ドレインソースＤＳ２を基準とする順方向電位ＶＦが第１ドレインソースＤＳ１に印加され、第１ドレインソースＤＳ１から第２ドレインソースＤＳ２に向けて順方向電流ＩＦが流れる。図１２Ａでは、第２ドレインソースＤＳ２に基準電位Ｖｒｅｆ（たとえばグランド電位）が印加され、第１ドレインソースＤＳ１に順方向電位ＶＦが印加された場合の回路動作が示されている。

【0150】

順方向動作では、第１ドレインソースＤＳ１、第１バックゲートＢＧ１、第２ゲートＧ２および第３ドレインソースＤＳ３が順方向電位ＶＦに固定される。第２ドレインソースＤＳ２および第２バックゲートＢＧ２は、基準電位Ｖｒｅｆに固定される。第１ゲートＧ１および第４ドレインソースＤＳ４は、電圧降下を形成せずに零電位に固定される。

【0151】

【0152】

第２トランジスタＴｒ２では、第２ゲートＧ２が順方向電位ＶＦに固定され、第２バックゲートＢＧ２が基準電位Ｖｒｅｆに固定される。したがって、第２トランジスタＴｒ２はオフ状態になる。第２トランジスタＴｒ２は第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間で電流経路を形成しないので、順方向電流ＩＦは第２トランジスタＴｒ２を流れない。

【0153】

【0154】

つまり、第１トランジスタＴｒ１は、整流段Ｒの順方向閾値電圧Ｖｔｈとなる第１ゲート閾値電圧Ｖｇｔｈ１を有している。また、第１トランジスタＴｒ１は、整流段Ｒの順方向電流ＩＦとなるドレインソース電流を流す。つまり、順方向電流ＩＦの特性は、第１トランジスタＴｒ１のドレインソース電流の特性に一致する。

【0155】

図１２Ｂを参照して、逆方向動作では、第１ドレインソースＤＳ１を基準とする逆方向電位ＶＲが第２ドレインソースＤＳ２に印加され、第２ドレインソースＤＳ２から第１ドレインソースＤＳ１に向けて逆方向電流ＩＲが流れる。図１２Ｂでは、第１ドレインソースＤＳ１に基準電位Ｖｒｅｆ（たとえばグランド電位）が印加され、第２ドレインソースＤＳ２に逆方向電位ＶＲが印加された場合の回路動作が示されている。

【0156】

逆方向動作では、第１ドレインソースＤＳ１、第１バックゲートＢＧ１、第２ゲートＧ２および第３ドレインソースＤＳ３が基準電位Ｖｒｅｆに固定される。第２ドレインソースＤＳ２および第２バックゲートＢＧ２は、逆方向電位ＶＲに固定される。第１ゲートＧ１および第４ドレインソースＤＳ４は、電圧降下を形成せずに零電位に固定される。

【0157】

【0158】

【0159】

第２トランジスタＴｒ２では、第２ゲートＧ２が基準電位Ｖｒｅｆに固定され、第２バックゲートＢＧ２が逆方向電位ＶＲに固定される。したがって、逆方向電圧ＶＲが第２ゲート閾値電圧Ｖｇｔｈ２未満の場合に第２トランジスタＴｒ２がオフ状態になり、逆方向電圧ＶＲが第２ゲート閾値電圧Ｖｇｔｈ２以上の場合に第２トランジスタＴｒ２はオン状態になる。

【0160】

【0161】

【0162】

【0163】

以上、整流器１Ｂは、ドレインソースコモン電界効果型の第１トランジスタＴｒ１およびドレインソースコモン電界効果型の第２トランジスタＴｒ２を含む。第２トランジスタＴｒ２は、第１トランジスタＴｒ１をダイオード動作させるように第１トランジスタＴｒ１にダイオード接続され、第１トランジスタＴｒ１と整流段Ｒを構成している。

【0164】

第１トランジスタＴｒ１は、この形態では、ｐチャネル型である。第２トランジスタＴｒ２は、この形態では、ｐチャネル型である。この構造によれば、整流器１Ａと同様、新規な構成を有する整流器１Ｂを提供できる。具体的には、ｐｎ接合ダイオード（第１参考整流器Ｒ１）やショットキバリアダイオード（第２参考整流器Ｒ２）では実現し得ない電気的特性を有する整流器１Ｂを提供できる（図４等も併せて参照）。

【0165】

整流器１Ｂは、図１３および図１４に示される構成を有していてもよい。図１３は、図１１に示す整流器１Ｂの第１構成例を示す概略平面図である。図１４は、図１３に示す整流器１Ｂの概略断面図である。図１３および図１４に示されるように、整流器１Ｂは、第１構成例に係る整流器１Ａ（図７および図８参照）と同様、第１トランジスタＴｒ１および第２トランジスタＴｒ２が形成されたチップ１１を含む単一チップ構造を有していてもよい。

【0166】

第１構成例に係る整流器１Ｂでは、第１トランジスタＴｒ１としてのｐ型トランジスタ構造１４が第１回路領域１３Ａに形成され、第２トランジスタＴｒ２としてのｐ型トランジスタ構造１４が第２回路領域１３Ｂに形成されている。

【0167】

【0168】

第２トランジスタＴｒ２の第２ゲートＧ２、第３ドレインソースＤＳ３、第４ドレインソースＤＳ４、第２バックゲートＢＧ２、第２チャネルＣＨ２および第２ダイオード対ＤＰ２は、ｐ型トランジスタ構造１４の第１トレンチゲート構造２３、第１ドレインソース領域３１（第１コンタクト領域３３）、第２ドレインソース領域３２（第２コンタクト領域３４）、第１バックゲート領域２１、第１チャネル領域３５（第１バックゲート領域２１の一部）および第１ダイオード対部３８によってそれぞれ構成されている。

【0169】

第２回路領域１３Ｂ側のｐ型トランジスタ構造１４は、第１回路領域１３Ａ側のｐ型トランジスタ構造１４がダイオード動作するように第１回路領域１３Ａ側のｐ型トランジスタ構造１４にダイオード接続されている。具体的には、第２回路領域１３Ｂ側の第１トレンチゲート構造２３は、第１回路領域１３Ａ側の第１ドレインソース領域３１および第１バックゲート領域２１に電気的に接続されている。

【0170】

また、第２回路領域１３Ｂ側の第１ドレインソース領域３１は、第１回路領域１３Ａ側の第１ドレインソース領域３１および第１バックゲート領域２１に電気的に接続されている。また、第２回路領域１３Ｂ側の第２ドレインソース領域３２は、第１回路領域１３Ａ側の第１トレンチゲート構造２３に電気的に接続されている。また、第２回路領域１３Ｂ側の第１バックゲート領域２１は、第１回路領域１３Ａ側の第２ドレインソース領域３２に電気的に接続されている。

【0171】

つまり、第１回路領域１３Ａ側では第１バックゲート領域２１が第１ドレインソース領域３１に電気的に接続され、第２回路領域１３Ｂ側では第１ドレインソース領域３１が第１トレンチゲート構造２３に電気的に接続されている。このようにして、単一のチップ１１において、ｐ型トランジスタ構造１４（第１トランジスタＴｒ１）およびｐ型トランジスタ構造１４（第２トランジスタＴｒ２）を含む整流段Ｒが構成されている。

【0172】

このような電気的接続は、主面１２の上に多層配線構造を形成することによって実現されてもよい。この場合、多層配線構造は、主面１２の上に積層された複数の絶縁膜、および、複数の絶縁膜の上にビア電極を介して多段に積層配置した複数の配線を含む。この場合、アノード端Ａは、アノード端子として多層配線構造の上に配置されてもよい。また、カソード端Ｋは、カソード端子として多層配線構造の上に配置されてもよい。つまり、整流器１Ｂは、２端子デバイスとして構成されてもよい。

【0173】

整流器１Ｂは、図１５および図１６に示される構成を有していてもよい。図１５は、図１１に示す整流器１Ｂの第２構成例を示す概略平面図である。図１６は、図１５に示す整流器１Ｂの概略断面図である。図１５および図１６に示されるように、整流器１Ｂは、第２構成例に係る整流器１Ａ（図９および図１０参照）と同様、第１トランジスタＴｒ１が形成された第１チップ１１Ａおよび第２トランジスタＴｒ２が形成された第２チップ１１Ｂを含む複合チップ構造を有していてもよい。

【0174】

第２構成例に係る整流器１Ｂでは、第１トランジスタＴｒ１としてのｐ型トランジスタ構造１４が第１チップ１１Ａの第１回路領域１３Ａ（第１主面１２Ａ）に形成され、第２トランジスタＴｒ２としてのｐ型トランジスタ構造１４が第２チップ１１Ｂの第２回路領域１３Ｂ（第２主面１２Ｂ）に形成されている。

【0175】

第１チップ１１Ａ側のｐ型トランジスタ構造１４に対する第２チップ１１Ｂ側のｐ型トランジスタ構造１４の電気的な接続形態は、第１構成例の場合と同様である。このような電気的接続は、ＰＣＢ等の実装基板に形成された複数の配線によって実現されてもよい。この場合、アノード端Ａおよびカソード端Ｋは、実装基板上の配線によって形成されていてもよい。

【0176】

【0177】

図１７は、第３実施形態に係る整流器１Ｃの電気的構成を示す回路図である。図１７を参照して、整流器１Ｃは、整流器１Ａを変形させた形態を有している。具体的には、整流器１Ｃは、ｐチャネルのドレインソースコモン電界効果型の第１トランジスタＴｒ１に代えてｎチャネルのドレインソースコモン電界効果型の第１トランジスタＴｒ１を含み、ｎチャネルのドレインソースコモン電界効果型の第２トランジスタＴｒ２に代えてｐチャネルのドレインソースコモン電界効果型の第２トランジスタＴｒ２を含む。

【0178】

図９を参照して、第１トランジスタＴｒ１は、Ｓｉ単結晶に形成されたＳｉ－トランジスタであってもよいし、ワイドバンドギャップ半導体の単結晶に形成されたワイドバンドギャップ半導体－トランジスタであってもよい。第１トランジスタＴｒ１は、ワイドバンドギャップ半導体の一例としてのＳｉＣ単結晶に形成されたＳｉＣ－トランジスタであってもよい。

【0179】

【0180】

第１ダイオード対ＤＰ１は、アノードコモンとなるように逆バイアス接続された第１ボディダイオードＤ１および第２ボディダイオードＤ２を含み、第１ドレインソースＤＳ１および第２ドレインソースＤＳ２に電気的に接続されている。第１ボディダイオードＤ１はｐｎ接合ダイオードであり、第２ボディダイオードＤ２はｐｎ接合ダイオードである。

【0181】

第１ボディダイオードＤ１は、第２ボディダイオードＤ２に対するノードを形成するアノード、および、第１ドレインソースＤＳ１に電気的に接続されたカソードを含む。第２ボディダイオードＤ２は、第１ボディダイオードＤ１のアノードに電気的に接続されたアノード、および、第２ドレインソースＤＳ２に電気的に接続されたカソードを含む。第１トランジスタＴｒ１は、前述の第１ゲート閾値電圧Ｖｇｔｈ１、前述の第１ブレークダウン電圧ＶＢ１および前述の第１オン抵抗Ｒｏｎ１を有している。

【0182】

【0183】

【0184】

【0185】

【0186】

【0187】

さらに具体的には、第２ゲートＧ２が第１ゲートＧ１および第１ドレインソースＤＳ１に電気的に接続され、第３ドレインソースＤＳ３が第１ゲートＧ１および第１ドレインソースＤＳ１に電気的に接続され、第４ドレインソースＤＳ４が第１バックゲートＢＧ１に電気的に接続され、第２バックゲートＢＧ２が第２ドレインソースＤＳ２に電気的に接続されている。

【0188】

つまり、第１トランジスタＴｒ１側では第１ドレインソースＤＳ１が第１ゲートＧ１に電気的に接続され、第２トランジスタＴｒ２側では第３ドレインソースＤＳ３が第２ゲートＧ２に電気的に接続されている。これにより、第１ゲートＧ１、第１ドレインソースＤＳ１、第２ゲートＧ２および第３ドレインソースＤＳ３が同電位に固定されている。また、第１バックゲートＢＧ１および第４ドレインソースＤＳ４が同電位に固定されている。また、第２ドレインソースＤＳ２および第２バックゲートＢＧ２が同電位に固定されている。

【0189】

第４ドレインソースＤＳ４は、第１バックゲートＢＧ１と短絡回路を構成し、第１バックゲートＢＧ１および第４ドレインソースＤＳ４の間で電圧降下を形成しない。つまり、第１バックゲートＢＧ１および第４ドレインソースＤＳ４は零電位（同電位）に固定される。第１バックゲートＢＧ１および第４ドレインソースＤＳ４は、整流段Ｒ（第１トランジスタＴｒ１）のオン時およびオフ時の双方において零電位に固定される。

【0190】

図１８Ａは、図１７に示す整流器１Ｃの順方向動作を示す回路図である。図１８Ｂは、図１７に示す整流器１Ｃの逆方向動作を示す回路図である。図１８Ａおよび図１８Ｂを参照して、順方向動作では第１トランジスタＴｒ１に順方向電流ＩＦが流れ、逆方向動作では第１トランジスタＴｒ１に逆方向電流ＩＲが流れる。

【0191】

具体的には、図１８Ａを参照して、順方向動作では、第２ドレインソースＤＳ２を基準とする順方向電位ＶＦが第１ドレインソースＤＳ１に印加され、第１ドレインソースＤＳ１から第２ドレインソースＤＳ２に向けて順方向電流ＩＦが流れる。図１８Ａでは、第２ドレインソースＤＳ２に基準電位Ｖｒｅｆ（たとえばグランド電位）が印加され、第１ドレインソースＤＳ１に順方向電位ＶＦが印加された場合の回路動作が示されている。

【0192】

順方向動作では、第１ゲートＧ１、第１ドレインソースＤＳ１、第２ゲートＧ２および第３ドレインソースＤＳ３が順方向電位ＶＦに固定される。第２ドレインソースＤＳ２および第２バックゲートＢＧ２は、基準電位Ｖｒｅｆに固定される。第１バックゲートＢＧ１および第４ドレインソースＤＳ４は、電圧降下を形成せずに零電位に固定される。

【0193】

第１トランジスタＴｒ１では、第１ゲートＧ１が順方向電位ＶＦに固定され、第１バックゲートＢＧ１が零電位に固定される。したがって、順方向電圧ＶＦが第１ゲート閾値電圧Ｖｇｔｈ１未満の場合に第１トランジスタＴｒ１はオフ状態になり、順方向電圧ＶＦが第１ゲート閾値電圧Ｖｇｔｈ１以上の場合に第１トランジスタＴｒ１はオン状態になる。第１トランジスタＴｒ１がオン状態になると、第１トランジスタＴｒ１の第１チャネルＣＨ１を介して第１ドレインソースＤＳ１から第２ドレインソースＤＳ２に向けて順方向電流ＩＦが流れる。

【0194】

【0195】

【0196】

【0197】

図１８Ｂを参照して、逆方向動作では、第１ドレインソースＤＳ１を基準とする逆方向電位ＶＲが第２ドレインソースＤＳ２に印加され、第２ドレインソースＤＳ２から第１ドレインソースＤＳ１に向けて逆方向電流ＩＲが流れる。図１８Ｂでは、第１ドレインソースＤＳ１に基準電位Ｖｒｅｆ（たとえばグランド電位）が印加され、第２ドレインソースＤＳ２に逆方向電位ＶＲが印加された場合の回路動作が示されている。

【0198】

逆方向動作では、第１ゲートＧ１、第１ドレインソースＤＳ１、第２ゲートＧ２および第３ドレインソースＤＳ３が基準電位Ｖｒｅｆに固定される。第２ドレインソースＤＳ２および第２バックゲートＢＧ２は、逆方向電位ＶＲに固定される。第１バックゲートＢＧ１および第４ドレインソースＤＳ４は、電圧降下を形成せずに零電位に固定される。

【0199】

第１トランジスタＴｒ１では、第１ゲートＧ１が基準電位Ｖｒｅｆ（零電位）に固定され、第１バックゲートＢＧ１が零電位に固定される。したがって、第１トランジスタＴｒ１はオフ状態になる。逆方向電圧ＶＲが第１ブレークダウン電圧ＶＢ１未満の場合、逆方向電流ＩＲとしてのリーク電流が第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間を流れる。

【0200】

【0201】

【0202】

【0203】

【0204】

【0205】

以上、整流器１Ｃは、ドレインソースコモン電界効果型の第１トランジスタＴｒ１およびドレインソースコモン電界効果型の第２トランジスタＴｒ２を含む。第２トランジスタＴｒ２は、第１トランジスタＴｒ１をダイオード動作させるように第１トランジスタＴｒ１にダイオード接続され、第１トランジスタＴｒ１と整流段Ｒを構成している。

【0206】

第１トランジスタＴｒ１は、この形態では、ｎチャネル型である。第２トランジスタＴｒ２は、この形態では、ｐチャネル型である。この構造によれば、整流器１Ａと同様、新規な構成を有する整流器１Ｃを提供できる。具体的には、ｐｎ接合ダイオード（第１参考整流器Ｒ１）やショットキバリアダイオード（第２参考整流器Ｒ２）では実現し得ない電気的特性を有する整流器１Ｃを提供できる（図４等も併せて参照）。

【0207】

整流器１Ｃは、図１９および図２０に示される構成を有していてもよい。図１９は、図１１に示す整流器１Ｃの第１構成例を示す概略平面図である。図２０は、図１９に示す整流器１Ｃの概略断面図である。図１９および図２０に示されるように、整流器１Ｃは、第１構成例に係る整流器１Ａ（図７および図８参照）と同様、第１トランジスタＴｒ１および第２トランジスタＴｒ２が形成されたチップ１１を含む単一チップ構造を有していてもよい。

【0208】

第２構成例に係る整流器１Ｃでは、第１トランジスタＴｒ１としてのｎ型トランジスタ構造１５が第１回路領域１３Ａに形成され、第２トランジスタＴｒ２としてのｐ型トランジスタ構造１４が第２回路領域１３Ｂに形成されている。

【0209】

第１トランジスタＴｒ１の第１ゲートＧ１、第１ドレインソースＤＳ１、第２ドレインソースＤＳ２、第１バックゲートＢＧ１、第１チャネルＣＨ１および第１ダイオード対ＤＰ１は、ｎ型トランジスタ構造１５の第２トレンチゲート構造４３、第３ドレインソース領域５１（第３コンタクト領域５３）、第４ドレインソース領域５２（第４コンタクト領域５４）、第２バックゲート領域４１、第２チャネル領域５５（第２バックゲート領域４１の一部）および第２ダイオード対部５８によってそれぞれ構成されている。

【0210】

【0211】

ｐ型トランジスタ構造１４は、ｎ型トランジスタ構造１５がダイオード動作するようにｎ型トランジスタ構造１５にダイオード接続されている。具体的には、第１トレンチゲート構造２３は、第２トレンチゲート構造４３および第３ドレインソース領域５１に電気的に接続されている。また、第１ドレインソース領域３１は、第２トレンチゲート構造４３および第３ドレインソース領域５１に電気的に接続されている。また、第２ドレインソース領域３２は、第２バックゲート領域４１に電気的に接続されている。また、第１バックゲート領域２１は、第４ドレインソース領域５２に電気的に接続されている。

【0212】

つまり、ｎ型トランジスタ構造１５側では第３ドレインソース領域５１が第２トレンチゲート構造４３に電気的に接続され、ｐ型トランジスタ構造１４側では第１ドレインソース領域３１が第１トレンチゲート構造２３に電気的に接続されている。このようにして、単一のチップ１１において、ｎ型トランジスタ構造１５（第１トランジスタＴｒ１）およびｐ型トランジスタ構造１４（第２トランジスタＴｒ２）を含む整流段Ｒが構成されている。

【0213】

このような電気的接続は、主面１２の上に多層配線構造を形成することによって実現されてもよい。この場合、多層配線構造は、主面１２の上に積層された複数の絶縁膜、および、複数の絶縁膜の上にビア電極を介して多段に積層配置した複数の配線を含む。この場合、アノード端Ａは、アノード端子として多層配線構造の上に配置されてもよい。また、カソード端Ｋは、カソード端子として多層配線構造の上に配置されてもよい。つまり、整流器１Ｃは、２端子デバイスとして構成されてもよい。

【0214】

整流器１Ｃは、図２１および図２２に示される構成を有していてもよい。図２１は、図１７に示す整流器１Ｃの第２構成例を示す概略平面図である。図２２は、図２１に示す整流器１Ｃの概略断面図である。図２１および図２２に示されるように、整流器１Ｃは、第２構成例に係る整流器１Ａ（図９および図１０参照）と同様、第１トランジスタＴｒ１が形成された第１チップ１１Ａおよび第２トランジスタＴｒ２が形成された第２チップ１１Ｂを含む複合チップ構造を有していてもよい。

【0215】

第２構成例に係る整流器１Ｃでは、第１トランジスタＴｒ１としてのｎ型トランジスタ構造１５が第１チップ１１Ａの第１回路領域１３Ａ（第１主面１２Ａ）に形成され、第２トランジスタＴｒ２としてのｐ型トランジスタ構造１４が第２チップ１１Ｂの第２回路領域１３Ｂ（第２主面１２Ｂ）に形成されている。

【0216】

第１チップ１１Ａ側のｎ型トランジスタ構造１５に対する第２チップ１１Ｂ側のｐ型トランジスタ構造１４の電気的な接続形態は、第１構成例の場合と同様である。このような電気的接続は、ＰＣＢ等の実装基板に形成された複数の配線によって実現されてもよい。この場合、アノード端Ａおよびカソード端Ｋは、実装基板上の配線によって形成されていてもよい。

【0217】

【0218】

図２３は、第４実施形態に係る整流器１Ｄの電気的構成を示す回路図である。図２３を参照して、整流器１Ｄは、整流器１Ａを変形させた形態を有している。具体的には、整流器１Ｄは、ｐチャネルのドレインソースコモン電界効果型の第１トランジスタＴｒ１に代えてｎチャネルのドレインソースコモン電界効果型の第１トランジスタＴｒ１を含む。

【0219】

第１トランジスタＴｒ１は、Ｓｉ単結晶に形成されたＳｉ－トランジスタであってもよいし、ワイドバンドギャップ半導体の単結晶に形成されたワイドバンドギャップ半導体－トランジスタであってもよい。第１トランジスタＴｒ１は、ワイドバンドギャップ半導体の一例としてのＳｉＣ単結晶に形成されたＳｉＣ－トランジスタであってもよい。

【0220】

【0221】

【0222】

【0223】

【0224】

さらに具体的には、第２ゲートＧ２が第２ドレインソースＤＳ２に電気的に接続され、第３ドレインソースＤＳ３が第１ゲートＧ１および第１ドレインソースＤＳ１に電気的に接続され、第４ドレインソースＤＳ４が第１バックゲートＢＧ１に電気的に接続され、第２バックゲートＢＧ２が第１ゲートＧ１および第１ドレインソースＤＳ１に電気的に接続されている。

【0225】

つまり、第１トランジスタＴｒ１側では第１ドレインソースＤＳ１が第１ゲートＧ１に電気的に接続され、第２トランジスタＴｒ２側では第２バックゲートＢＧ２が第３ドレインソースＤＳ３に電気的に接続されている。これにより、第１ゲートＧ１、第１ドレインソースＤＳ１、第３ドレインソースＤＳ３および第２バックゲートＢＧ２が同電位に固定されている。また、第１バックゲートＢＧ１および第４ドレインソースＤＳ４が同電位に固定されている。また、第２ドレインソースＤＳ２および第２ゲートＧ２が同電位に固定されている。

【0226】

【0227】

図２４Ａは、図２３に示す整流器１Ｄの順方向動作を示す回路図である。図２４Ｂは、図２３に示す整流器１Ｄの逆方向動作を示す回路図である。図２４Ａおよび図２４Ｂを参照して、順方向動作では第１トランジスタＴｒ１に順方向電流ＩＦが流れ、逆方向動作では第１トランジスタＴｒ１に逆方向電流ＩＲが流れる。

【0228】

具体的には、図２４Ａを参照して、順方向動作では、第２ドレインソースＤＳ２を基準とする順方向電位ＶＦが第１ドレインソースＤＳ１に印加され、第１ドレインソースＤＳ１から第２ドレインソースＤＳ２に向けて順方向電流ＩＦが流れる。図２４Ａでは、第２ドレインソースＤＳ２に基準電位Ｖｒｅｆ（たとえばグランド電位）が印加され、第１ドレインソースＤＳ１に順方向電位ＶＦが印加された場合の回路動作が示されている。

【0229】

順方向動作では、第１ゲートＧ１、第１ドレインソースＤＳ１、第３ドレインソースＤＳ３および第２バックゲートＢＧ２が順方向電位ＶＦに固定される。第２ドレインソースＤＳ２および第２ゲートＧ２は、基準電位Ｖｒｅｆに固定される。第１バックゲートＢＧ１および第４ドレインソースＤＳ４は、電圧降下を形成せずに零電位に固定される。

【0230】

【0231】

【0232】

【0233】

【0234】

図２４Ｂを参照して、逆方向動作では、第１ドレインソースＤＳ１を基準とする逆方向電位ＶＲが第２ドレインソースＤＳ２に印加され、第２ドレインソースＤＳ２から第１ドレインソースＤＳ１に向けて逆方向電流ＩＲが流れる。図２４Ｂでは、第１ドレインソースＤＳ１に基準電位Ｖｒｅｆ（たとえばグランド電位）が印加され、第２ドレインソースＤＳ２に逆方向電位ＶＲが印加された場合の回路動作が示されている。

【0235】

逆方向動作では、第１ゲートＧ１、第１ドレインソースＤＳ１、第３ドレインソースＤＳ３および第２バックゲートＢＧ２が基準電位Ｖｒｅｆに固定される。第２ドレインソースＤＳ２および第２ゲートＧ２は、逆方向電位ＶＲに固定される。第１バックゲートＢＧ１および第４ドレインソースＤＳ４は、電圧降下を形成せずに零電位に固定される。

【0236】

【0237】

【0238】

【0239】

【0240】

【0241】

【0242】

以上、整流器１Ｄは、ドレインソースコモン電界効果型の第１トランジスタＴｒ１およびドレインソースコモン電界効果型の第２トランジスタＴｒ２を含む。第２トランジスタＴｒ２は、第１トランジスタＴｒ１をダイオード動作させるように第１トランジスタＴｒ１にダイオード接続され、第１トランジスタＴｒ１と整流段Ｒを構成している。

【0243】

第１トランジスタＴｒ１は、この形態では、ｎチャネル型である。第２トランジスタＴｒ２は、この形態では、ｎチャネル型である。この構造によれば、整流器１Ａと同様、新規な構成を有する整流器１Ｄを提供できる。具体的には、ｐｎ接合ダイオード（第１参考整流器Ｒ１）やショットキバリアダイオード（第２参考整流器Ｒ２）では実現し得ない電気的特性を有する整流器１Ｄを提供できる（図４等も併せて参照）。また、整流器１Ｄは、整流器１Ａ～１Ｃと比較して小電流領域ＩＦＳ（第１電圧範囲ＲＶ１）における順方向電流ＩＦが小さい傾向を有することができる（図４等も併せて参照）。

【0244】

整流器１Ｄは、図２５および図２６に示される構成を有していてもよい。図２５は、図１１に示す整流器１Ｄの第１構成例を示す概略平面図である。図２６は、図２５に示す整流器１Ｄの概略断面図である。図２５および図２６に示されるように、整流器１Ｄは、第１構成例に係る整流器１Ａ（図７および図８参照）と同様、第１トランジスタＴｒ１および第２トランジスタＴｒ２が形成されたチップ１１を含む単一チップ構造を有していてもよい。

【0245】

第２構成例に係る整流器１Ｄでは、第１トランジスタＴｒ１としてのｎ型トランジスタ構造１５が第１回路領域１３Ａに形成され、第２トランジスタＴｒ２としてのｎ型トランジスタ構造１５が第２回路領域１３Ｂに形成されている。

【0246】

【0247】

【0248】

第２回路領域１３Ｂ側のｎ型トランジスタ構造１５は、第１回路領域１３Ａ側のｎ型トランジスタ構造１５がダイオード動作するように第１回路領域１３Ａ側のｎ型トランジスタ構造１５にダイオード接続されている。具体的には、第２回路領域１３Ｂ側の第２トレンチゲート構造４３は、第１回路領域１３Ａ側の第４ドレインソース領域５２に電気的に接続されている。

【0249】

また、第２回路領域１３Ｂ側の第３ドレインソース領域５１は、第１回路領域１３Ａ側の第２トレンチゲート構造４３および第３ドレインソース領域５１に電気的に接続されている。また、第２回路領域１３Ｂ側の第４ドレインソース領域５２は、第１回路領域１３Ａ側の第２バックゲート領域４１に電気的に接続されている。また、第２回路領域１３Ｂ側の第２バックゲート領域４１は、第１回路領域１３Ａ側の第２トレンチゲート構造４３および第３ドレインソース領域５１に電気的に接続されている。

【0250】

つまり、第１回路領域１３Ａ側では第３ドレインソース領域５１が第２トレンチゲート構造４３に電気的に接続され、第２回路領域１３Ｂ側では第２バックゲート領域４１が第３ドレインソース領域５１に電気的に接続されている。このようにして、単一のチップ１１において、ｎ型トランジスタ構造１５（第１トランジスタＴｒ１）およびｎ型トランジスタ構造１５（第２トランジスタＴｒ２）を含む整流段Ｒが構成されている。

【0251】

このような電気的接続は、主面１２の上に多層配線構造を形成することによって実現されてもよい。この場合、多層配線構造は、主面１２の上に積層された複数の絶縁膜、および、複数の絶縁膜の上にビア電極を介して多段に積層配置した複数の配線を含む。この場合、アノード端Ａは、アノード端子として多層配線構造の上に配置されてもよい。また、カソード端Ｋは、カソード端子として多層配線構造の上に配置されてもよい。つまり、整流器１Ｄは、２端子デバイスとして構成されてもよい。

【0252】

整流器１Ｄは、図２７および図２８に示される構成を有していてもよい。図２７は、図１１に示す整流器１Ｄの第２構成例を示す概略平面図である。図２８は、図２７に示す整流器１Ｄの概略断面図である。図２７および図２８に示されるように、整流器１Ｄは、第２構成例に係る整流器１Ａ（図９および図１０参照）と同様、第１トランジスタＴｒ１が形成された第１チップ１１Ａおよび第２トランジスタＴｒ２が形成された第２チップ１１Ｂを含む複合チップ構造を有していてもよい。

【0253】

第２構成例に係る整流器１Ｄでは、第１トランジスタＴｒ１としてのｎ型トランジスタ構造１５が第１チップ１１Ａの第１回路領域１３Ａ（第１主面１２Ａ）に形成され、第２トランジスタＴｒ２としてのｎ型トランジスタ構造１５が第２チップ１１Ｂの第２回路領域１３Ｂ（第２主面１２Ｂ）に形成されている。

【0254】

第１チップ１１Ａ側のｎ型トランジスタ構造１５に対する第２チップ１１Ｂ側のｎ型トランジスタ構造１５の電気的な接続形態は、第１構成例の場合と同様である。このような電気的接続は、ＰＣＢ等の実装基板に形成された複数の配線によって実現されてもよい。この場合、アノード端Ａおよびカソード端Ｋは、実装基板上の配線によって形成されていてもよい。

【0255】

【0256】

図２９は、第５実施形態に係る整流器１Ｅの電気的構成を示す回路図である。整流器１Ｅは、整流器１Ｄに補完ダイオードＤＣを追加した構成を有している。補完ダイオードＤＣは、Ｓｉ単結晶に形成されたＳｉ－ダイオードであってもよいし、ワイドバンドギャップ半導体の単結晶に形成されたワイドバンドギャップ半導体－ダイオードであってもよい。補完ダイオードＤＣは、ワイドバンドギャップ半導体の一例としてのＳｉＣ単結晶に形成されたＳｉＣ－ダイオードであってもよい。

【0257】

補完ダイオードＤＣは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオードおよびショットキバリアダイオードのうちの少なくとも１つを含んでいてもよい。補完ダイオードＤＣは、この形態では、ショットキバリアダイオードからなる。

【0258】

補完ダイオードＤＣは、第１ドレインソースＤＳ１に電気的に接続されたアノード、および、第２ドレインソースＤＳ２に電気的に接続されたカソードを含む。つまり、補完ダイオードＤＣは、第１トランジスタＴｒ１に対して順方向並列接続され、第１トランジスタＴｒ１および第２トランジスタＴｒ２と共に整流段Ｒを構成している。

【0259】

補完ダイオードＤＣは、第１トランジスタＴｒ１の第１ゲート閾値電圧Ｖｇｔｈ１（順方向閾値電圧Ｖｔｈ）未満の第２順方向閾値電圧Ｖｔｈ２を有していることが好ましい。つまり、補完ダイオードＤＣは、第１トランジスタＴｒ１がオン状態になる前にオン状態になるように構成されていることが好ましい。第２順方向閾値電圧Ｖｔｈ２は、第２ゲート閾値電圧Ｖｇｔｈ２以上であってもよいし、第２ゲート閾値電圧Ｖｇｔｈ２未満であってもよい。

【0260】

第２順方向閾値電圧Ｖｔｈ２は、０Ｖを超えて１Ｖ未満であってもよい。第２順方向閾値電圧Ｖｔｈ２は、０Ｖを超えて０．１Ｖ以下、０．１Ｖ以上０．２Ｖ以下、０．２Ｖ以上０．３Ｖ以下、０．３Ｖ以上０．４Ｖ以下、０．４Ｖ以上０．５Ｖ以下、０．５Ｖ以上０．６Ｖ以下、０．６Ｖ以上０．７Ｖ以下、０．７Ｖ以上０．８Ｖ以下、０．８Ｖ以上０．９Ｖ以下、および、０．９Ｖ以上１Ｖ未満のいずれか１つの範囲に属する値を有していてもよい。第２順方向閾値電圧Ｖｔｈ２は、０．５Ｖ以下であることが好ましい。

【0261】

補完ダイオードＤＣは、第３ブレークダウン電圧ＶＢ３を有している。第３ブレークダウン電圧ＶＢ３は、第１ゲート閾値電圧Ｖｇｔｈ１および第２ゲート閾値電圧Ｖｇｔｈ２よりも大きい。第３ブレークダウン電圧ＶＢ３は、第１トランジスタＴｒ１の第１ブレークダウン電圧ＶＢ１とほぼ等しくてもよいし、第１ブレークダウン電圧ＶＢ１未満であってもよいし、第１ブレークダウン電圧ＶＢ１よりも大きくてもよい。第３ブレークダウン電圧ＶＢ３は、第２トランジスタＴｒ２の第２ブレークダウン電圧ＶＢ２とほぼ等しくてもよいし、第２ブレークダウン電圧ＶＢ２未満であってもよいし、第２ブレークダウン電圧ＶＢ２よりも大きくてもよい。

【0262】

図３０Ａは、図２９に示す整流器１Ｅの第１順方向動作を示す回路図である。図３０Ｂは、図２９に示す整流器１Ｅの第２順方向動作を示す回路図である。図３０Ｃは、図２９に示す整流器１Ｅの逆方向動作を示す回路図である。図３０Ａ～図３０Ｃを参照して、第１順方向動作では補完ダイオードＤＣに第１順方向電流ＩＦ１が流れ、第２順方向動作では補完ダイオードＤＣおよび第１トランジスタＴｒ１に第２順方向電流ＩＦ２が流れ、逆方向動作では補完ダイオードＤＣおよび第１トランジスタＴｒ１に逆方向電流ＩＲが流れる。

【0263】

具体的には、図３０Ａを参照して、第１順方向動作では、第１順方向電位ＶＦ１が第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間に印加される。第１順方向電位ＶＦ１は、第２順方向閾値電圧Ｖｔｈ２以上であり、第１ゲート閾値電圧Ｖｇｔｈ１（順方向閾値電圧Ｖｔｈ）未満である。図３０Ａでは、第２ドレインソースＤＳ２に基準電位Ｖｒｅｆ（たとえばグランド電位）が印加され、第１ドレインソースＤＳ１に第１順方向電位ＶＦ１が印加された場合の回路動作が示されている。

【0264】

第１順方向動作では、第１ゲートＧ１、第１ドレインソースＤＳ１、第３ドレインソースＤＳ３および第２バックゲートＢＧ２が第１順方向電位ＶＦ１に固定される。第２ドレインソースＤＳ２および第２ゲートＧ２は、基準電位Ｖｒｅｆに固定される。第１バックゲートＢＧ１および第４ドレインソースＤＳ４は、電圧降下を形成せずに零電位に固定される。

【0265】

補完ダイオードＤＣでは、アノードが第１順方向電位ＶＦ１（≧Ｖｔｈ２）に固定され、カソードが基準電位Ｖｒｅｆに固定される。したがって、補完ダイオードＤＣは、オン状態になる。第１トランジスタＴｒ１では、第１ゲートＧ１が第１順方向電位ＶＦ１（＜Ｖｇｔｈ１）に固定され、第１バックゲートＢＧ１が零電位に固定される。したがって、第１トランジスタＴｒ１は、オフ状態になる。第２トランジスタＴｒ２では、第２ゲートＧ２が基準電位Ｖｒｅｆに固定され、第２バックゲートＢＧ２が第１電圧Ｖ１に固定される。したがって、第２トランジスタＴｒ２は、オフ状態になる。

【0266】

このように、第１順方向動作では、第２トランジスタＴｒ２に起因するバイアス効果によって、補完ダイオードＤＣがオン状態に制御され、第１トランジスタＴｒ１がオフ状態に制御され、第２トランジスタＴｒ２がオフ状態に制御される。これにより、第１順方向電流ＩＦ１が補完ダイオードＤＣを介して第１ドレインソースＤＳ１から第２ドレインソースＤＳ２に向けて流れる。第１順方向電流ＩＦ１の特性は、補完ダイオードＤＣの順方向電流ＩＦの特性に一致する。

【0267】

図３０Ｂを参照して、第２順方向動作では、第２順方向電位ＶＦ２が第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間に印加される。第２順方向電位ＶＦ２は、第１ゲート閾値電圧Ｖｇｔｈ１（順方向閾値電圧Ｖｔｈ）以上である。図３０Ｂでは、第２ドレインソースＤＳ２に基準電位Ｖｒｅｆ（たとえばグランド電位）が印加され、第１ドレインソースＤＳ１に第２順方向電位ＶＦ２が印加された場合の回路動作が示されている。

【0268】

第２順方向動作では、第１ゲートＧ１、第１ドレインソースＤＳ１、第３ドレインソースＤＳ３および第２バックゲートＢＧ２が第２順方向電位ＶＦ２に固定される。第２ドレインソースＤＳ２および第２ゲートＧ２は、基準電位Ｖｒｅｆに固定される。第１バックゲートＢＧ１および第４ドレインソースＤＳ４は、電圧降下を形成せずに零電位に固定される。

【0269】

補完ダイオードＤＣでは、アノードが第２順方向電位ＶＦ２（＞Ｖｔｈ２）に固定され、カソードが基準電位Ｖｒｅｆに固定される。したがって、補完ダイオードＤＣは、オン状態になる。第１トランジスタＴｒ１では、第１ゲートＧ１が第２順方向電位ＶＦ２（≧Ｖｇｔｈ１）に固定され、第１バックゲートＢＧ１が零電位に固定される。したがって、第１トランジスタＴｒ１は、オン状態になる。第２トランジスタＴｒ２では、第２ゲートＧ２が基準電位Ｖｒｅｆに固定され、第２バックゲートＢＧ２が第２電圧Ｖ２に固定される。したがって、第２トランジスタＴｒ２は、オフ状態になる。

【0270】

このように、第２順方向動作では、第２トランジスタＴｒ２に起因するバイアス効果によって、補完ダイオードＤＣがオン状態に制御され、第１トランジスタＴｒ１がオン状態に制御され、第２トランジスタＴｒ２がオフ状態に制御される。これにより、第２順方向電流ＩＦ２が第１トランジスタＴｒ１および補完ダイオードＤＣを介して第１ドレインソースＤＳ１から第２ドレインソースＤＳ２に流れる。

【0271】

つまり、第２順方向電流ＩＦ２は、補完ダイオードＤＣを流れる第１電流成分ＩＦＡ、および、第１トランジスタＴｒ１を流れる第２電流成分ＩＦＢを含む。第２電流成分ＩＦＢは、整流器１Ｄの順方向電流ＩＦに相当する。

【0272】

第１電圧範囲ＲＶ１（図４参照）において、第２電流成分ＩＦＢは、第１電流成分ＩＦＡ未満であることが好ましい。第２電圧範囲ＲＶ２（図４参照）において、第２電流成分ＩＦＢは、第１電流成分ＩＦＡ以上になることが好ましい。第２電圧範囲ＲＶ２において、第１電流成分ＩＦＡ（最大値）に対する第２電流成分ＩＦＢ（最大値）の比ＩＦＢ／ＩＦＡは、１以上５０以下であってもよい。

【0273】

比ＩＦＢ／ＩＦＡは、１以上５以下、５以上１０以下、１０以上１５以下、１５以上２０以下、２０以上２５以下、２５以上３０以下、３０以上３５以下、３５以上４０以下、４０以上４５以下、および、４５以上５０以下のいずれか１つの範囲に属する値に設定されていてもよい。比ＩＦＢ／ＩＦＡは、２以上であることが好ましい。比ＩＦＢ／ＩＦＡは、５以上であることが特に好ましい。

【0274】

第２電圧範囲ＲＶ２において、第２電流成分ＩＦＢの最大値は、０．１Ａ以上５Ａ以下であってもよい。第２電流成分ＩＦＢの最大値は、０．５Ａ以上であることが好ましい。第２電流成分ＩＦＢの最大値は、１Ａ以上であることが特に好ましい。第２電流成分ＩＦＢの最大値は、４Ａ以下であってもよい。第２電流成分ＩＦＢの最大値は、３Ａ以下であってもよい。第２電流成分ＩＦＢの最大値は、２Ａ以下であってもよい。

【0275】

図３０Ｃを参照して、逆方向動作では、第１ドレインソースＤＳ１を基準とする逆方向電位ＶＲが第２ドレインソースＤＳ２に印加され、第２ドレインソースＤＳ２から第１ドレインソースＤＳ１に向けて逆方向電流ＩＲが流れる。図３０Ｃでは、第１ドレインソースＤＳ１に基準電位Ｖｒｅｆ（たとえばグランド電位）が印加され、第２ドレインソースＤＳ２に逆方向電位ＶＲが印加された場合の回路動作が示されている。

【0276】

【0277】

補完ダイオードＤＣでは、アノードが基準電位Ｖｒｅｆ（零電位）に固定され、カソードが逆方向電位ＶＲに固定される。したがって、補完ダイオードＤＣは、オフ状態になる。逆方向電圧ＶＲが第３ブレークダウン電圧ＶＢ３未満の場合、逆方向電流ＩＲとしてのリーク電流が第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間を流れる。

【0278】

逆方向電圧ＶＲが第３ブレークダウン電圧ＶＢ３以上の場合、補完ダイオードＤＣがブレークダウンし、逆方向電流ＩＲとしてのブレークダウン電流が第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間を流れる。リーク電流の特性およびブレークダウン電流の特性は、いずれも、補完ダイオードＤＣの特性に依存する。

【0279】

【0280】

【0281】

【0282】

第２ゲート閾値電圧Ｖｇｔｈ２は、第３ブレークダウン電圧ＶＢ３未満である。したがって、第２トランジスタＴｒ２は、補完ダイオードＤＣのブレークダウン前にオン状態になる。また、第２ゲート閾値電圧Ｖｇｔｈ２は、第１ブレークダウン電圧ＶＢ１未満である。したがって、第２トランジスタＴｒ２は、第１ダイオード対ＤＰ１のブレークダウン前にオン状態になる。第２トランジスタＴｒ２は第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間で電流経路を形成しないので、逆方向電流ＩＲは第２トランジスタＴｒ２を流れない。

【0283】

以上、整流器１Ｅは、ドレインソースコモン電界効果型の第１トランジスタＴｒ１、ドレインソースコモン電界効果型の第２トランジスタＴｒ２および補完ダイオードＤＣを含む。第２トランジスタＴｒ２は、第１トランジスタＴｒ１をダイオード動作させるように第１トランジスタＴｒ１にダイオード接続され、第１トランジスタＴｒ１と整流段Ｒを構成している。補完ダイオードＤＣは、第１トランジスタＴｒ１に対して順方向並列接続されている。

【0284】

第１トランジスタＴｒ１は、この形態では、ｎチャネル型である。第２トランジスタＴｒ２は、この形態では、ｎチャネル型である。この構造によれば、整流器１Ａと同様、新規な構成を有する整流器１Ｅを提供できる。具体的には、ｐｎ接合ダイオード（第１参考整流器Ｒ１）やショットキバリアダイオード（第２参考整流器Ｒ２）では実現し得ない電気的特性を有する整流器１Ｅを提供できる（図４等も併せて参照）。

【0285】

また、整流器１Ｅによれば、第１トランジスタＴｒ１がオン状態になる前に補完ダイオードＤＣを介して第１順方向電流ＩＦ１を流し、第１トランジスタＴｒ１がオン状態になった後に第１トランジスタＴｒ１および補完ダイオードＤＣを介して第２順方向電流ＩＦ２を流すことができる。

【0286】

整流器１Ｅは、図３１および図３２に示される構成を有していてもよい。図３１は、図２９に示す整流器１Ｅの第１構成例を示す概略平面図である。図３２は、図３１に示す整流器１Ｅの概略断面図である。図３１および図３２に示されるように、整流器１Ｅは、第１構成例に係る整流器１Ｄ（図２５および図２６参照）と同様、チップ１１、第１回路領域１３Ａ（第１トランジスタＴｒ１）および第２回路領域１３Ｂ（第２トランジスタＴｒ２）を含む。

【0287】

整流器１Ｅは、さらに、チップ１１の主面１２において第１回路領域１３Ａおよび第２回路領域１３Ｂとは異なる領域に設けられた第３デバイス領域１３Ｃを含む。第３デバイス領域１３Ｃは、第１回路領域１３Ａおよび第２回路領域１３Ｂから電気的分離されている。

【0288】

整流器１Ｅは、第３デバイス領域１３Ｃに形成された補完ダイオードＤＣを含む。補完ダイオードＤＣは、この形態では、ショットキバリアダイオードからなる。補完ダイオードＤＣは、主面１２の表層部に形成されたｎ型のダイオード領域６１、および、当該ダイオード領域６１とショットキ接合を形成するように主面１２の上に配置されたショットキ電極６２を含む。

【0289】

これにより、アノードとしてのショットキ電極６２、および、カソードとしてのダイオード領域６１を含む補完ダイオードＤＣ（ショットキバリアダイオード）が形成されている。ダイオード領域６１の導電型は、ｐ型であってもよい。補完ダイオードＤＣがｐｎ接合ダイオードからなる場合、補完ダイオードＤＣは、主面１２の表層部に形成されたｐ型のアノード領域、および、当該アノード領域とｐｎ接合を形成するｎ型のカソード領域を含む。

【0290】

第１トランジスタＴｒ１および第２トランジスタＴｒ２は、第１構成例に係る整流器１Ｄ（図２５および図２６参照）と同様の態様で電気的に接続されている。補完ダイオードＤＣのショットキ電極６２（アノード）は、第１トランジスタＴｒ１の第３ドレインソース領域５１に電気的に接続されている。補完ダイオードＤＣのダイオード領域６１（カソード）は、第１トランジスタＴｒ１の第４ドレインソース領域５２に電気的に接続されている。

【0291】

このような電気的接続は、主面１２の上に多層配線構造を形成することによって実現されてもよい。この場合、多層配線構造は、主面１２の上に積層された複数の絶縁膜、および、複数の絶縁膜の上にビア電極を介して多段に積層配置した複数の配線を含む。この場合、アノード端Ａは、アノード端子として多層配線構造の上に配置されてもよい。また、カソード端Ｋは、カソード端子として多層配線構造の上に配置されてもよい。つまり、整流器１Ｅは、２端子デバイスとして構成されてもよい。

【0292】

整流器１Ｅは、図３３および図３４に示される構成を有していてもよい。図３３は、図２９に示す整流器１Ｅの第２構成例を示す概略平面図である。図３４は、図３３に示す整流器１Ｅの概略断面図である。図３３および図３４に示されるように、整流器１Ｅは、第１トランジスタＴｒ１および第２トランジスタＴｒ２が形成された第１チップ１１Ａ、ならびに、補完ダイオードＤＣが形成された第２チップ１１Ｂを含んでいてもよい。

【0293】

第１チップ１１Ａは、直方体形状に形成され、四角形状の第１主面１２Ａを有している。第１チップ１１Ａは、Ｓｉ単結晶またはワイドバンドギャップ半導体の単結晶（たとえばＳｉＣ単結晶）を含んでいてもよい。整流器１Ｅは、第１チップ１１Ａにおいて第１主面１２Ａに形成された第１回路領域１３Ａ（第１トランジスタＴｒ１）および第２回路領域１３Ｂ（第２トランジスタＴｒ２）を含む。

【0294】

第２チップ１１Ｂは、直方体形状に形成され、四角形状の第２主面１２Ｂを有している。第２チップ１１Ｂは、Ｓｉ単結晶またはワイドバンドギャップ半導体の単結晶（たとえばＳｉＣ単結晶）を含んでいてもよい。整流器１Ｅは、第２チップ１１Ｂにおいて第２主面１２Ｂに形成された第３デバイス領域１３Ｃ（補完ダイオードＤＣ）を含む。第１トランジスタＴｒ１、第２トランジスタＴｒ２および補完ダイオードＤＣは、第１構成例と同様の態様で電気的に接続されている。

【0295】

整流器１Ｅは、図３５および図３６に示される構成を有していてもよい。図３５は、図２９に示す整流器１Ｅの第３構成例を示す概略平面図である。図３６は、図３５に示す整流器１Ｅの概略断面図である。図３５および図３６に示されるように、整流器１Ｅは、第１トランジスタＴｒ１が形成された第１チップ１１Ａ、第２トランジスタＴｒ２が形成された第２チップ１１Ｂ、ならびに、補完ダイオードＤＣが形成された第３チップ１１Ｃを含んでいてもよい。

【0296】

【0297】

第２チップ１１Ｂは、直方体形状に形成され、四角形状の第１主面１２Ａを有している。第２チップ１１Ｂは、Ｓｉ単結晶またはワイドバンドギャップ半導体の単結晶（たとえばＳｉＣ単結晶）を含んでいてもよい。整流器１Ｅは、第２チップ１１Ｂにおいて第２主面１２Ｂに形成された第２回路領域１３Ｂ（第２トランジスタＴｒ２）を含む。

【0298】

第３チップ１１Ｃは、直方体形状に形成され、四角形状の第３主面１２Ｃを有している。第３チップ１１Ｃは、Ｓｉ単結晶またはワイドバンドギャップ半導体の単結晶（たとえばＳｉＣ単結晶）を含んでいてもよい。整流器１Ｅは、第３チップ１１Ｃにおいて第３主面１２Ｃに形成された第３デバイス領域１３Ｃ（補完ダイオードＤＣ）を含む。第１トランジスタＴｒ１、第２トランジスタＴｒ２および補完ダイオードＤＣは、第１構成例と同様の態様で電気的に接続されている。

【0299】

図３７は、第６実施形態に係る整流器１Ｆの電気的構成を示す回路図である。図３７を参照して、整流器１Ｆは、ｐチャネルのドレインソースコモン電界効果型のトランジスタＴｒを含む。トランジスタＴｒは、Ｓｉ単結晶に形成されたＳｉ－トランジスタであってもよいし、ワイドバンドギャップ半導体の単結晶に形成されたワイドバンドギャップ半導体－トランジスタであってもよい。トランジスタＴｒは、ワイドバンドギャップ半導体の一例としてのＳｉＣ単結晶に形成されたＳｉＣ－トランジスタであってもよい。

【0300】

トランジスタＴｒは、ゲートＧ、第１ドレインソースＤＳ１、第２ドレインソースＤＳ２、バックゲートＢＧおよびダイオード対ＤＰを有している。第１ドレインソースＤＳ１および第２ドレインソースＤＳ２は、ソースおよびドレインを一体的にそれぞれ含む。

【0301】

ダイオード対ＤＰは、カソードコモンとなるように逆バイアス接続された第１ボディダイオードＤ１および第２ボディダイオードＤ２を含み、第１ドレインソースＤＳ１および第２ドレインソースＤＳ２に電気的に接続されている。第１ボディダイオードＤ１はｐｎ接合ダイオードであり、第２ボディダイオードＤ２はｐｎ接合ダイオードである。

【0302】

【0303】

トランジスタＴｒは、ゲート閾値電圧Ｖｇｔｈ、ブレークダウン電圧ＶＢおよびオン抵抗Ｒｏｎを有している。ゲート閾値電圧Ｖｇｔｈ、ブレークダウン電圧ＶＢおよびオン抵抗Ｒｏｎは、前述の第１ゲート閾値電圧Ｖｇｔｈ１、第１ブレークダウン電圧ＶＢ１および第１オン抵抗Ｒｏｎ１にそれぞれ対応している。

【0304】

整流段Ｒは、ゲートＧが零電位に固定され、バックゲートＢＧが第１ドレインソースＤＳ１に電気的に接続されることによって構成されている。つまり、整流器１Ｆは、零電位印加端としてのゲート端ＧＴを有している。第１ドレインソースＤＳ１はアノード端Ａに電気的に接続され、第２ドレインソースＤＳ２はカソード端Ｋに電気的に接続されている。

【0305】

図３８Ａは、図３７に示す整流器１Ｆの順方向動作を示す回路図である。図３８Ｂは、図３７に示す整流器１Ｆの逆方向動作を示す回路図である。図３８Ａおよび図３８Ｂを参照して、順方向動作ではトランジスタＴｒに順方向電流ＩＦが流れ、逆方向動作ではトランジスタＴｒに逆方向電流ＩＲが流れる。

【0306】

具体的には、図３８Ａを参照して、順方向動作では、第２ドレインソースＤＳ２を基準とする順方向電位ＶＦが第１ドレインソースＤＳ１に印加され、第１ドレインソースＤＳ１から第２ドレインソースＤＳ２に向けて順方向電流ＩＦが流れる。図３８Ａでは、第２ドレインソースＤＳ２に基準電位Ｖｒｅｆ（たとえばグランド電位）が印加され、第１ドレインソースＤＳ１に順方向電位ＶＦが印加された場合の回路動作が示されている。

【0307】

順方向動作では、ゲートＧが零電位に固定され、第１ドレインソースＤＳ１およびバックゲートＢＧが順方向電位ＶＦに固定され、第２ドレインソースＤＳ２が基準電位Ｖｒｅｆに固定される。したがって、順方向電圧ＶＦがゲート閾値電圧Ｖｇｔｈ未満の場合にトランジスタＴｒはオフ状態になり、順方向電圧ＶＦがゲート閾値電圧Ｖｇｔｈ以上の場合にトランジスタＴｒはオン状態になる。

【0308】

トランジスタＴｒがオン状態になると、トランジスタＴｒのチャネルＣＨを介して第１ドレインソースＤＳ１から第２ドレインソースＤＳ２に向けて順方向電流ＩＦが流れる。つまり、トランジスタＴｒは、整流段Ｒの順方向閾値電圧Ｖｔｈとなるゲート閾値電圧Ｖｇｔｈを有している。また、トランジスタＴｒは、整流段Ｒの順方向電流ＩＦとなる第１ドレインソースＤＳ１電流を流す。つまり、順方向電流ＩＦの特性は、トランジスタＴｒのドレインソース電流の特性に一致する。

【0309】

図３８Ｂを参照して、逆方向動作では、第１ドレインソースＤＳ１を基準とする逆方向電位ＶＲが第２ドレインソースＤＳ２に印加され、第２ドレインソースＤＳ２から第１ドレインソースＤＳ１に向けて逆方向電流ＩＲが流れる。図３８Ｂでは、第１ドレインソースＤＳ１に基準電位Ｖｒｅｆ（たとえばグランド電位）が印加され、第２ドレインソースＤＳ２に逆方向電位ＶＲが印加された場合の回路動作が示されている。

【0310】

逆方向動作では、ゲートＧが零電位に固定され、第１ドレインソースＤＳ１およびバックゲートＢＧが基準電位Ｖｒｅｆに固定され、第２ドレインソースＤＳ２が逆方向電位ＶＲに固定される。したがって、トランジスタＴｒはオフ状態になる。逆方向電圧ＶＲがブレークダウン電圧ＶＢ未満の場合、逆方向電流ＩＲとしてのリーク電流が第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間を流れる。

【0311】

逆方向電圧ＶＲがブレークダウン電圧ＶＢ以上の場合、ダイオード対ＤＰがブレークダウンし、逆方向電流ＩＲとしてのブレークダウン電流が第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間を流れる。つまり、逆方向電流ＩＲの特性は、ダイオード対ＤＰの特性に一致する。リーク電流の特性およびブレークダウン電流の特性は、いずれもダイオード対ＤＰの特性に依存する。

【0312】

以上、整流器１Ｆは、ｐチャネルのドレインソースコモン電界効果型のトランジスタＴｒを含む。トランジスタＴｒは、整流段Ｒを構成している。具体的には、トランジスタＴｒは、零電位に固定されるゲートＧ、整流段Ｒのアノードとして機能する第１ドレインソースＤＳ１、整流段Ｒのカソードとして機能する第２ドレインソースＤＳ２、ならびに、第１ドレインソースＤＳ１に電気的に接続されたバックゲートＢＧを有している。

【0313】

この構造によれば、整流器１Ａと同様、新規な構成を有する整流器１Ｆを提供できる。具体的には、ｐｎ接合ダイオード（第１参考整流器Ｒ１）やショットキバリアダイオード（第２参考整流器Ｒ２）では実現し得ない電気的特性を有する整流器１Ｆを提供できる（図４等も併せて参照）。

【0314】

図３９は、図３７に示す整流器１Ｆの構成例を示す概略平面図である。図４０は、図３９に示す整流器１Ｆの概略断面図である。図３９および図４０に示されるように、整流器１Ｆは、トランジスタＴｒが形成されたチップ１１を含む単一チップ構造を有していてもよい。整流器１Ｆでは、トランジスタＴｒとしてのｐ型トランジスタ構造１４が回路領域１３に形成されている。

【0315】

トランジスタＴｒのゲートＧ、第１ドレインソースＤＳ１、第２ドレインソースＤＳ２、バックゲートＢＧ、チャネルＣＨおよびダイオード対ＤＰは、ｐ型トランジスタ構造１４の第１トレンチゲート構造２３、第１ドレインソース領域３１（第１コンタクト領域３３）、第２ドレインソース領域３２（第２コンタクト領域３４）、第１バックゲート領域２１、第１チャネル領域３５（第１バックゲート領域２１の一部）および第１ダイオード対部３８によってそれぞれ構成されている。

【0316】

ｐ型トランジスタ構造１４は、零電位に固定される第１トレンチゲート構造２３、および、第１ドレインソース領域３１に電気的に接続された第１バックゲート領域２１を含む。このような電気的接続は、主面１２の上に多層配線構造を形成することによって実現されてもよい。この場合、多層配線構造は、主面１２の上に積層された複数の絶縁膜、および、複数の絶縁膜の上にビア電極を介して多段に積層配置した複数の配線を含む。

【0317】

この場合、整流器１Ｆは、多層配線構造の上に配置されたアノード端Ａとしてのアノード端子、多層配線構造の上に配置されたカソード端Ｋとしてのカソード端子、および、多層配線構造の上に配置されたゲート端ＧＴとしてのゲート端子を含んでいてもよい。つまり、整流器１Ｆは、３端子デバイスとして構成されてもよい。

【0318】

むろん、このような電気的接続は、ＰＣＢ等の実装基板に形成された複数の配線によって実現されてもよい。この場合、アノード端Ａ、カソード端Ｋおよびゲート端ＧＴは、実装基板上の配線によって形成されていてもよい。また、このような電気的接続は、チップ１１が搭載されたパッケージ内において複数のボンディングワイヤやリード端子等の接続形態を工夫することによって実現されてもよい。この場合、アノード端Ａ、カソード端Ｋおよびゲート端ＧＴは、パッケージ内に配置されたリード端子によって形成されていてもよい。

【0319】

図４１は、第７実施形態に係る整流器１Ｇの電気的構成を示す回路図である。図４１を参照して、整流器１Ｇは、前述の整流器１Ｆにおいて、ゲートＧを零電位に固定するようにゲートＧに電気的に接続されたバイアス回路ＢＣをさらに含む。バイアス回路ＢＣは、前述の第１～第２実施形態に係る第２トランジスタＴｒ２のように１つの回路デバイスによって構成されていてもよい。

【0320】

むろん、バイアス回路ＢＣは、複数の回路デバイスによって構成されていてもよい。また、バイアス回路ＢＣの構成は、ゲートＧを零電位に固定できる限り任意であり、種々の回路構成（回路デバイス）を含む事ができる。また、バイアス回路ＢＣは、第１構成例に係る整流器１Ｆ（図４０参照）において、トランジスタＴｒと共に単一のチップ１１に形成されていてもよい。この場合、バイアス回路ＢＣ用の回路領域１３を主面１２に設け、バイアス回路ＢＣを回路領域１３に形成すればよい。むろん、バイアス回路ＢＣは、トランジスタＴｒとは異なる１つまたは複数のチップを用いて実現されてもよい。

【0321】

図４２は、第８実施形態に係る整流器１Ｈの電気的構成を示す回路図である。図４２を参照して、整流器１Ｈは、ｎチャネルのドレインソースコモン電界効果型のトランジスタＴｒを含む。トランジスタＴｒは、Ｓｉ単結晶に形成されたＳｉ－トランジスタであってもよいし、ワイドバンドギャップ半導体の単結晶に形成されたワイドバンドギャップ半導体－トランジスタであってもよい。トランジスタＴｒは、ワイドバンドギャップ半導体の一例としてのＳｉＣ単結晶に形成されたＳｉＣ－トランジスタであってもよい。

【0322】

【0323】

ダイオード対ＤＰは、アノードコモンとなるように逆バイアス接続された第１ボディダイオードＤ１および第２ボディダイオードＤ２を含み、第１ドレインソースＤＳ１および第２ドレインソースＤＳ２に電気的に接続されている。第１ボディダイオードＤ１はｐｎ接合ダイオードであり、第２ボディダイオードＤ２はｐｎ接合ダイオードである。

【0324】

【0325】

【0326】

整流段Ｒは、第１ドレインソースＤＳ１がゲートＧに電気的に接続され、バックゲートＢＧが零電位に固定されることによって構成されている。つまり、整流器１Ｈは、零電位印加端としてのバックゲート端ＢＧＴを有している。第１ドレインソースＤＳ１はアノード端Ａに電気的に接続され、第２ドレインソースＤＳ２はカソード端Ｋに電気的に接続されている。

【0327】

図４３Ａは、図４２に示す整流器１Ｈの順方向動作を示す回路図である。図４３Ｂは、図４２に示す整流器１Ｈの逆方向動作を示す回路図である。図４３Ａおよび図４３Ｂを参照して、順方向動作ではトランジスタＴｒに順方向電流ＩＦが流れ、逆方向動作ではトランジスタＴｒに逆方向電流ＩＲが流れる。

【0328】

具体的には、図４３Ａを参照して、順方向動作では、第２ドレインソースＤＳ２を基準とする順方向電位ＶＦが第１ドレインソースＤＳ１に印加され、第１ドレインソースＤＳ１から第２ドレインソースＤＳ２に向けて順方向電流ＩＦが流れる。図４３Ａでは、第２ドレインソースＤＳ２に基準電位Ｖｒｅｆ（たとえばグランド電位）が印加され、第１ドレインソースＤＳ１に順方向電位ＶＦが印加された場合の回路動作が示されている。

【0329】

順方向動作では、ゲートＧおよび第１ドレインソースＤＳ１が順方向電位ＶＦに固定され、バックゲートＢＧが零電位に固定され、第２ドレインソースＤＳ２が基準電位Ｖｒｅｆに固定される。したがって、順方向電圧ＶＦがゲート閾値電圧Ｖｇｔｈ未満の場合にトランジスタＴｒはオフ状態になり、順方向電圧ＶＦがゲート閾値電圧Ｖｇｔｈ以上の場合にトランジスタＴｒはオン状態になる。

【0330】

トランジスタＴｒがオン状態になると、トランジスタＴｒのチャネルＣＨを介して第１ドレインソースＤＳ１から第２ドレインソースＤＳ２に向けて順方向電流ＩＦが流れる。つまり、トランジスタＴｒは、整流段Ｒの順方向閾値電圧Ｖｔｈとなるゲート閾値電圧Ｖｇｔｈを有している。また、トランジスタＴｒは、整流段Ｒの順方向電流ＩＦとなるドレインソース電流を流す。つまり、順方向電流ＩＦの特性は、トランジスタＴｒのドレインソース電流の特性に一致する。

【0331】

図４３Ｂを参照して、逆方向動作では、第１ドレインソースＤＳ１を基準とする逆方向電位ＶＲが第２ドレインソースＤＳ２に印加され、第２ドレインソースＤＳ２から第１ドレインソースＤＳ１に向けて逆方向電流ＩＲが流れる。図４３Ｂでは、第１ドレインソースＤＳ１に基準電位Ｖｒｅｆ（たとえばグランド電位）が印加され、第２ドレインソースＤＳ２に逆方向電位ＶＲが印加された場合の回路動作が示されている。

【0332】

逆方向動作では、ゲートＧおよび第１ドレインソースＤＳ１が基準電位Ｖｒｅｆに固定され、バックゲートＢＧが零電位に固定され、第２ドレインソースＤＳ２が逆方向電位ＶＲに固定される。したがって、トランジスタＴｒはオフ状態になる。逆方向電圧ＶＲがブレークダウン電圧ＶＢ未満の場合、逆方向電流ＩＲとしてのリーク電流が第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間を流れる。

【0333】

【0334】

以上、整流器１Ｈは、ｎチャネルのドレインソースコモン電界効果型のトランジスタＴｒを含む。トランジスタＴｒは、整流段Ｒを構成している。具体的には、トランジスタＴｒは、ゲートＧ、ゲートＧに電気的に接続され、整流段Ｒのアノードとして機能する第１ドレインソースＤＳ１、整流段Ｒのカソードとして機能する第２ドレインソースＤＳ２、ならびに、零電位に固定されるバックゲートＢＧを有している。

【0335】

この構造によれば、整流器１Ａと同様、新規な構成を有する整流器１Ｈを提供できる。具体的には、ｐｎ接合ダイオード（第１参考整流器Ｒ１）やショットキバリアダイオード（第２参考整流器Ｒ２）では実現し得ない電気的特性を有する整流器１Ｈを提供できる（図４等も併せて参照）。

【0336】

図４４は、図４２に示す整流器１Ｈの構成例を示す概略平面図である。図４５は、図４４に示す整流器１Ｈの概略断面図である。図４４および図４５に示されるように、整流器１Ｈは、トランジスタＴｒが形成されたチップ１１を含む単一チップ構造を有していてもよい。整流器１Ｈでは、トランジスタＴｒとしてのｎ型トランジスタ構造１５が回路領域１３に形成されている。

【0337】

トランジスタＴｒのゲートＧ、第１ドレインソースＤＳ１、第２ドレインソースＤＳ２、バックゲートＢＧ、チャネルＣＨおよびダイオード対ＤＰは、ｎ型トランジスタ構造１５の第２トレンチゲート構造４３、第３ドレインソース領域５１（第３コンタクト領域５３）、第４ドレインソース領域５２（第４コンタクト領域５４）、第２バックゲート領域４１、第２チャネル領域５５（第２バックゲート領域４１の一部）および第２ダイオード対部５８によってそれぞれ構成されている。

【0338】

ｎ型トランジスタ構造１５は、第２トレンチゲート構造４３に電気的に接続された第３ドレインソース領域５１、および、零電位に固定される第２バックゲート領域４１を含む。このような電気的接続は、主面１２の上に多層配線構造を形成することによって実現されてもよい。この場合、多層配線構造は、主面１２の上に積層された複数の絶縁膜、および、複数の絶縁膜の上にビア電極を介して多段に積層配置した複数の配線を含む。

【0339】

この場合、整流器１Ｈは、多層配線構造の上に配置されたアノード端Ａとしてのアノード端子、多層配線構造の上に配置されたカソード端Ｋとしてのカソード端子、および、多層配線構造の上に配置されたバックゲート端ＢＧＴとしてのバックゲート端子を含んでいてもよい。つまり、整流器１Ｈは、３端子デバイスとして構成されてもよい。むろん、バックゲート端子は、チップ１１の裏面側に設けられていてもよい。

【0340】

むろん、このような電気的接続は、ＰＣＢ等の実装基板に形成された複数の配線によって実現されてもよい。この場合、アノード端Ａ、カソード端Ｋおよびバックゲート端ＢＧＴは、実装基板上の配線によって形成されていてもよい。また、このような電気的接続は、チップ１１が搭載されたパッケージ内において複数のボンディングワイヤやリード端子等の接続形態を工夫することによって実現されてもよい。この場合、アノード端Ａ、カソード端Ｋおよびバックゲート端ＢＧＴは、パッケージ内に配置されたリード端子によって形成されていてもよい。

【0341】

図４６は、第９実施形態に係る整流器１Ｉの電気的構成を示す回路図である。図４６を参照して、整流器１Ｉは、前述の整流器１Ｈにおいて、バックゲートＢＧを零電位に固定するようにバックゲートＢＧに電気的に接続されたバイアス回路ＢＣをさらに含む。バイアス回路ＢＣは、前述の第３～第４実施形態に係る第２トランジスタＴｒ２のように１つの回路デバイスによって構成されていてもよい。

【0342】

むろん、バイアス回路ＢＣは、複数の回路デバイスによって構成されていてもよい。また、バイアス回路ＢＣの構成は、バックゲートＢＧを零電位に固定できる限り任意であり、種々の回路構成（回路デバイス）を含む事ができる。また、バイアス回路ＢＣは、第１構成例に係る整流器１Ｈ（図４４参照）において、トランジスタＴｒと共に単一のチップ１１に形成されていてもよい。この場合、バイアス回路ＢＣ用の回路領域１３を主面１２に設け、バイアス回路ＢＣを回路領域１３に形成すればよい。むろん、バイアス回路ＢＣは、トランジスタＴｒとは異なる１つまたは複数のチップを用いて実現されてもよい。

【0343】

以上、第１～第９実施形態が説明されたが、第１～第９実施形態に係る整流器１Ａ～１Ｉのうちの少なくとも２つを同時に含む複合型の整流器が採用されてもよい。複合型の整流器は、単一のチップを用いて実現されてもよいし、複数のチップを用いて実現されてもよい。

【0344】

以下、この明細書および添付図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の各実施形態における対応構成要素等を表すが、各項目（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「整流器（１Ａ～１Ｉ）」は、必要に応じて「整流回路（１Ａ～１Ｉ）」、「半導体整流回路（１Ａ～１Ｉ）」、「半導体整流器（１Ａ～１Ｉ）」、「半導体整流装置（１Ａ～１Ｉ）」、「半導体装置（１Ａ～１Ｉ）」または「半導体モジュール（１Ａ～１Ｉ）」に置き換えられてもよい。

【0345】

［Ａ１］ドレインソースコモン電界効果型の第１トランジスタ（Ｔｒ１）と、前記第１トランジスタ（Ｔｒ１）をダイオード動作させるように前記第１トランジスタ（Ｔｒ１）にダイオード接続され、前記第１トランジスタ（Ｔｒ１）と整流段（Ｒ）を構成するドレインソースコモン電界効果型の第２トランジスタ（Ｔｒ２）と、を含む、整流器（１Ａ～１Ｉ）。

【0346】

［Ａ２］前記整流段（Ｒ）は、前記第１トランジスタ（Ｔｒ１）のゲート閾値電圧（Ｖｇｔｈ１）からなる順方向閾値電圧（Ｖｔｈ）を有している、Ａ１に記載の整流器（１Ａ～１Ｉ）。

【0347】

［Ａ３］前記整流段（Ｒ）の順方向電圧（ＶＦ）が印加されたとき、前記第１トランジスタ（Ｔｒ１）がオン状態になり、前記第２トランジスタ（Ｔｒ２）がオフ状態になる、Ａ１またはＡ２に記載の整流器（１Ａ～１Ｉ）。

【0348】

［Ａ４］前記第１トランジスタ（Ｔｒ１）に前記整流段（Ｒ）の順方向電流（ＩＦ）が流れる、Ａ３に記載の整流器（１Ａ～１Ｉ）。

【0349】

［Ａ５］前記整流段（Ｒ）の逆方向電圧（ＶＲ）が印加されたとき、前記第１トランジスタ（Ｔｒ１）がオフ状態になり、前記第２トランジスタ（Ｔｒ２）がオン状態になる、Ａ１～Ａ４のいずれか一つに記載の整流器（１Ａ～１Ｉ）。

【0350】

［Ａ６］前記第１トランジスタ（Ｔｒ１）に前記整流段（Ｒ）の逆方向電流（ＩＲ）が流れる、Ａ５に記載の整流器（１Ａ～１Ｉ）。

【0351】

［Ａ７］前記第１トランジスタ（Ｔｒ１）は、ｐチャネル型である、Ａ１～Ａ６のいずれか一つに記載の整流器（１Ａ～１Ｉ）。

【0352】

［Ａ８］前記第１トランジスタ（Ｔｒ１）は、ゲート（Ｇ１）、前記整流段（Ｒ）のアノード（Ａ）として機能する第１ドレインソース（ＤＳ１）、前記整流段（Ｒ）のカソード（Ｋ）として機能する第２ドレインソース（ＤＳ２）、ならびに、前記第１ドレインソース（ＤＳ１）に電気的に接続されたバックゲート（ＢＧ１）を有し、前記第２トランジスタ（Ｔｒ２）は、前記第１トランジスタ（Ｔｒ１）の前記ゲート（Ｇ１）を零電位に固定するバイアス回路を構成している、Ａ７に記載の整流器（１Ａ～１Ｉ）。

【0353】

［Ａ９］前記ゲート（Ｇ１）は、前記整流段（Ｒ）のオン時およびオフ時において零電位に固定される、Ａ８に記載の整流器（１Ａ～１Ｉ）。

【0354】

［Ａ１０］前記第１トランジスタ（Ｔｒ１）は、前記第１ドレインソース（ＤＳ１）および前記第２ドレインソース（ＤＳ２）の間において逆バイアスに直列接続された第１ボディダイオード（Ｄ１）および第２ボディダイオード（Ｄ２）を含むダイオード対（ＤＰ１）を有している、Ａ８またはＡ９に記載の整流器（１Ａ～１Ｉ）。

【0355】

［Ａ１１］前記第１トランジスタ（Ｔｒ１）は、ｎチャネル型である、Ａ１～Ａ６のいずれか一つに記載の整流器（１Ａ～１Ｉ）。

【0356】

［Ａ１２］前記第１トランジスタ（Ｔｒ１）は、ゲート（Ｇ１）、前記ゲート（Ｇ１）に電気的に接続され、前記整流段（Ｒ）のアノード（Ａ）として機能する第１ドレインソース（ＤＳ１）、前記整流段（Ｒ）のカソード（Ｋ）として機能する第２ドレインソース（ＤＳ２）、ならびに、バックゲート（ＢＧ１）を有し、前記第２トランジスタ（Ｔｒ２）は、前記第１トランジスタ（Ｔｒ１）の前記バックゲート（ＢＧ１）を零電位に固定するバイアス回路を構成している、Ａ１１に記載の整流器（１Ａ～１Ｉ）。

【0357】

［Ａ１３］前記バックゲート（ＢＧ１）は、前記整流段（Ｒ）のオン時およびオフ時において零電位に固定される、Ａ１２に記載の整流器（１Ａ～１Ｉ）。

【0358】

［Ａ１４］前記第１トランジスタ（Ｔｒ１）は、前記第１ドレインソース（ＤＳ１）および前記第２ドレインソース（ＤＳ２）の間において逆バイアスに直列接続された第１ボディダイオード（Ｄ１）および第２ボディダイオード（Ｄ２）を含むダイオード対（ＤＰ１）を有している、Ａ１２またはＡ１３に記載の整流器（１Ａ～１Ｉ）。

【0359】

［Ａ１５］零電位に固定されるゲート（Ｇ、Ｇ１）、整流段（Ｒ）のアノード（Ａ）として機能する第１ドレインソース（ＤＳ１）、前記整流段（Ｒ）のカソード（Ｋ）として機能する第２ドレインソース（ＤＳ２）、ならびに、前記第１ドレインソース（ＤＳ１）に電気的に接続されたバックゲート（ＢＧ、ＢＧ１）を有するｐチャネルのドレインソースコモン電界効果型のトランジスタ（Ｔｒ、Ｔｒ１）を含む、整流器（１Ａ～１Ｉ）。

【0360】

［Ａ１６］前記ゲート（Ｇ、Ｇ１）は、前記整流段（Ｒ）のオン時およびオフ時において零電位に固定されている、Ａ１５に記載の整流器（１Ａ～１Ｉ）。

【0361】

［Ａ１７］前記ゲート（Ｇ、Ｇ１）を零電位に固定するバイアス回路（ＢＣ、Ｔｒ２）をさらに含む、Ａ１５またはＡ１６に記載の整流器（１Ａ～１Ｉ）。

【0362】

［Ａ１８］ゲート（Ｇ、Ｇ１）、前記ゲート（Ｇ、Ｇ１）に電気的に接続され、整流段（Ｒ）のアノード（Ａ）として機能する第１ドレインソース（ＤＳ１）、前記整流段（Ｒ）のカソード（Ｋ）として機能する第２ドレインソース（ＤＳ２）、ならびに、零電位に固定されるバックゲート（ＢＧ、ＢＧ１）を有するｎチャネルのドレインソースコモン電界効果型のトランジスタ（Ｔｒ、Ｔｒ１）を含む、整流器（１Ａ～１Ｉ）。

【0363】

［Ａ１９］前記バックゲート（ＢＧ、ＢＧ１）は、前記整流段（Ｒ）のオン時およびオフ時において零電位に固定される、Ａ１８に記載の整流器（１Ａ～１Ｉ）。

【0364】

［Ａ２０］前記バックゲート（ＢＧ、ＢＧ１）を零電位に固定するバイアス回路（ＢＣ、Ｔｒ２）をさらに含む、Ａ１８またはＡ１９に記載の整流器（１Ａ～１Ｉ）。

【0365】

以上、実施形態について詳細に説明してきたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。

【符号の説明】

【0366】

１Ａ整流器
１Ｂ整流器
１Ｃ整流器
１Ｄ整流器
１Ｅ整流器
１Ｆ整流器
１Ｇ整流器
１Ｈ整流器
１Ｉ整流器
Ｒ整流段
Ａアノード端
Ｋカソード端
Ｔｒ１第１トランジスタ
Ｇ１第１ゲート
ＤＳ１第１ドレインソース
ＤＳ２第２ドレインソース
ＢＧ１第１バックゲート
ＤＰ１第１ダイオード対
Ｄ１第１ボディダイオード
Ｄ２第２ボディダイオード
Ｔｒ２第２トランジスタ
Ｇ２第２ゲート
ＤＳ３第３ドレインソース
ＤＳ４第４ドレインソース
ＢＧ２第２バックゲート
ＤＰ２第２ダイオード対
Ｄ３第３ボディダイオード
Ｄ４第４ボディダイオード
Ｔｒトランジスタ
Ｇゲート
ＤＳ１第１ドレインソース
ＤＳ２第２ドレインソース
ＢＧバックゲート
ＤＰダイオード対
Ｄ１第１ボディダイオード
Ｄ２第２ボディダイオード
ＢＣバイアス回路
ＶＦ順方向電位（順方向電圧）
ＩＦ順方向電流
ＶＲ逆方向電位（逆方向電圧）
ＩＲ逆方向電流

【図1】