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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024039315
(43)【公開日】2024-03-22
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 21/3205 20060101AFI20240314BHJP
   H01L 21/8238 20060101ALI20240314BHJP
   H01L 21/265 20060101ALI20240314BHJP
   H10B 43/27 20230101ALI20240314BHJP
   H01L 21/336 20060101ALI20240314BHJP
   H10B 43/40 20230101ALI20240314BHJP
   H10B 41/27 20230101ALI20240314BHJP
   H10B 41/40 20230101ALI20240314BHJP
【ＦＩ】
H01L21/88 S
H01L27/092 B
H01L21/265 V
H01L21/265 F
H01L27/11582
H01L29/78 371
H01L27/11573
H01L27/11556
H01L27/11526
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022143771
(22)【出願日】2022-09-09
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002907
【氏名又は名称】弁理士法人イトーシン国際特許事務所
(72)【発明者】
【氏名】篠 智彰
(72)【発明者】
【氏名】野口 充宏
(72)【発明者】
【氏名】鳥羽 孝幸
【テーマコード（参考）】
5F033
5F048
5F083
5F101
【Ｆターム（参考）】
5F033HH08
5F033HH11
5F033MM01
5F033QQ16
5F033QQ48
5F033VV01
5F033VV16
5F033XX01
5F033XX03
5F033XX31
5F048AA01
5F048AA07
5F048AB01
5F048AC03
5F048BE03
5F048BE04
5F048BF02
5F048BF07
5F048BG13
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083ER23
5F083GA10
5F083GA19
5F083GA27
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083KA18
5F083MA06
5F083MA16
5F083MA19
5F083MA20
5F083NA01
5F083PR36
5F083PR37
5F083ZA21
5F083ZA28
5F101BB02
5F101BD16
5F101BD22
5F101BD24
5F101BD27
5F101BD30
5F101BD34
5F101BF05
5F101BH09
(57)【要約】
【課題】 微細化を損なうことなくアーキングを抑制することができる半導体装置を提供する。
【解決手段】 実施形態の半導体装置は、第１方向に延伸され前記第１方向に直交する第２方向に交互に配置されたＮウェル及びＰウェルと、前記Ｎウェル及びＰウェル上において、前記Ｎウェルと前記Ｐウェルとの境界の少なくとも１箇所を跨いで形成され、配線に接続されないダミーゲートと、を具備し、前記ダミーゲートは、前記ダミーゲートは、前記Ｎウェル及びＰウェルのうち前記第２方向の幅が所定の閾値よりも小さい幅を有するウェルの前記第１方向端部上以外の領域に形成されている。
【選択図】図９
【特許請求の範囲】
【請求項1】
第１方向に延伸され前記第１方向に直交する第２方向に交互に配置されたＮウェル及びＰウェルと、
前記Ｎウェル及びＰウェル上において、前記Ｎウェルと前記Ｐウェルとの境界の少なくとも１箇所を跨いで形成され、配線に接続されないダミーゲートと、を具備し、
前記ダミーゲートは、前記Ｎウェル及びＰウェルのうち前記第２方向の幅が所定の閾値よりも小さい幅を有するウェルの前記第１方向端部上以外の領域に形成されている、半導体装置。
【請求項2】
前記Ｎウェル及びＰウェルには、斜めハローイオン注入を適用したトランジスタが形成される、請求項１に記載の半導体装置。
【請求項3】
前記所定の閾値よりも小さい幅を有するウェルは、前記第２方向に交互に配置されるＮウェル及びＰウェルの第２方向端部に配置されるウェルである、請求項１に記載の半導体装置。
【請求項4】
前記第２方向に交互に配置されたＮウェル及びＰウェルの周囲を囲むウェルを更に具備する、請求項１に記載の半導体装置。
【請求項5】
前記Ｎウェル及びＰウェルの周囲を囲むウェルに形成されるトランジスタのゲート絶縁膜は、前記Ｎウェル及びＰウェルに形成されるトランジスタのゲート絶縁膜よりも厚膜である、請求項１に記載の半導体装置。
【請求項6】
前記第２方向に交互に配置されたＮウェル及びＰウェルの前記第１方向端部に形成される素子分離領域を具備し、
前記ダミーゲートは、前記第２方向の幅が所定の閾値よりも小さい幅を有するウェルの前記第１方向端部の前記素子分離領域上には配置されていない、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
近年、３次元に構成されたＮＡＮＤ型メモリが普及している。
【0003】
このようなＮＡＮＤ型メモリは、メモリセルを駆動するためのＣＭＯＳ回路を備える。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１０－１６０９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本実施形態は、微細化を損なうことなくアーキングを抑制することができる半導体装置を提供する。
【課題を解決するための手段】
【0006】
実施形態の半導体装置は、第１方向に延伸され前記第１方向に直交する第２方向に交互に配置されたＮウェル及びＰウェルと、前記Ｎウェル及びＰウェル上において、前記Ｎウェルと前記Ｐウェルとの境界の少なくとも１箇所を跨いで形成され、配線に接続されないダミーゲートと、を具備し、前記ダミーゲートは、前記Ｎウェル及びＰウェルのうち前記第２方向の幅が所定の閾値よりも小さい幅を有するウェルの前記第１方向端部上以外の領域に形成されている。
【図面の簡単な説明】
【0007】
【図1】メモリシステムの構成例を示すブロック図。
【図2】図１中の不揮発性メモリ２の一例を示すブロック図。
【図3】３次元構造のメモリセルアレイ２３のブロックの構成例を示す図。
【図4】実施形態にかかる半導体記憶装置の一部領域の断面図。
【図5】周辺回路領域中に設けられるトランジスタ形成領域におけるウェル領域の構成を示す平面図。
【図6】図５のウェル領域に構成されるＦＥＴ（電界効果トランジスタ）の比較例における平面形状を示す平面図。
【図7】エレクトロンシェーディング効果によるアーキングの発生を説明するための説明図。
【図8】エレクトロンシェーディング効果によるアーキングの発生を説明するための説明図。
【図9】図５のウェル領域に構成されるＦＥＴ（電界効果トランジスタ）の平面形状を示す平面図。
【図10】図９のＡ－Ａ’線で切断して断面構造の一例を示す模式的断面図。
【図11】図９のＢ－Ｂ’線で切断して断面構造の一例を示す模式的断面図。
【図12】図９のＣ－Ｃ’線で切断して断面構造の一例を示す模式的断面図。
【図13A】イオン注入工程を示す工程図。
【図13B】イオン注入工程を示す工程図。
【図13C】イオン注入工程を示す工程図。
【図14A】イオン注入工程を示す工程図。
【図14B】イオン注入工程を示す工程図。
【図14C】イオン注入工程を示す工程図。
【図15A】イオン注入工程を示す工程図。
【図15B】イオン注入工程を示す工程図。
【図15C】イオン注入工程を示す工程図。
【図16A】イオン注入工程を示す工程図。
【図16B】イオン注入工程を示す工程図。
【図16C】イオン注入工程を示す工程図。
【図17A】イオン注入工程を示す工程図。
【図17B】イオン注入工程を示す工程図。
【図17C】イオン注入工程を示す工程図。
【図18A】イオン注入工程を示す工程図。
【図18B】イオン注入工程を示す工程図。
【図18C】イオン注入工程を示す工程図。
【図19A】イオン注入工程を示す工程図。
【図19B】イオン注入工程を示す工程図。
【図19C】イオン注入工程を示す工程図。
【図20】Ｙ方向の片側において、ＰウェルＰｗ１がＰウェルＰｗ３に接する例を示す平面図。
【図21】第２の実施形態を示す平面図。
【図22】第３の実施形態を示す平面図。
【発明を実施するための形態】
【0008】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【0009】
（第１の実施形態）
本実施形態は、所定方向にＰウェルとＮウェルとを交互に配置してハロー構造を有するＣＭＯＳ回路を形成する場合において、ダミーゲートの形成領域を一部制限することにより、ハローイオン注入工程においてアーキングの発生を抑制するものである。
【0010】
なお、本実施形態は、ＮＡＮＤ型不揮発性メモリのメモリセルを駆動する周辺回路に形成されるトランジスタ領域に適用する例を説明するが、これに限定されるものではなく、記憶装置に限らずロジック回路等に用いられる各種トランジスタ領域に適用可能である。
【0011】
（メモリシステムの構成）
図１はメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステム１は、メモリコントローラ３と不揮発性メモリ２とを備える。なお、不揮発性メモリ２は、複数のメモリチップを含む場合がある。メモリシステム１は、ホスト装置４と接続可能である。ホスト装置４は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【0012】
メモリシステム１は、ホスト装置４が搭載されたマザーボード上に、メモリシステム１を構成する複数のチップを実装して構成してもよいし、メモリシステム１を１つのモジュールで実現するシステムＬＳＩ（Ｌａｒｇｅ－Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）又はＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ）として構成してもよい。メモリシステム１の例としては、ＳＤカードのようなメモリカード、ＳＳＤ（Ｓｏｌｉｄ－Ｓｔａｔｅ－Ｄｒｉｖｅ）、及びｅＭＭＣ（ｅｍｂｅｄｄｅｄ－Ｍｕｌｔｉ－Ｍｅｄｉａ－Ｃａｒｄ）などが挙げられる。
【0013】
不揮発性メモリ２は、複数のメモリセルを備えたＮＡＮＤ型メモリであり、データを不揮発に記憶する。不揮発性メモリ２の具体的な構成については後述する。
【0014】
メモリコントローラ３は、例えばホスト装置４からの命令に応答して、不揮発性メモリ２に対して書き込み（プログラムともいう）、読み出し、及び消去などを命令する。また、メモリコントローラ３は、不揮発性メモリ２のメモリ空間を管理する。メモリコントローラ３は、ホストインターフェース（ホストＩ／Ｆ）回路１０、プロセッサ１１、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２、バッファメモリ１３、メモリインターフェース回路（メモリＩ／Ｆ）回路１４、及びＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）回路１５などを備える。
【0015】
ホストＩ／Ｆ回路１０は、ホストバスを介してホスト装置４に接続され、ホスト装置４との間でインターフェース処理を行う。また、ホストＩ／Ｆ回路１０は、ホスト装置４との間で、命令、アドレス、及びデータの送受信を行う。
【0016】
プロセッサ１１は、例えばＣＰＵ（中央処理装置）から構成される。プロセッサ１１は、メモリコントローラ３全体の動作を制御する。例えば、プロセッサ１１は、ホスト装置４から書き込み命令を受けた場合に、メモリＩ／Ｆ回路１４を介して、ホスト装置４からの書き込み命令に応じた書き込み命令を不揮発性メモリ２に発行する。読み出し及び消去の場合も同様である。また、プロセッサ１１は、ウェアレベリングなど、不揮発性メモリ２を管理するための様々な処理を実行する。
【0017】
ＲＡＭ１２は、プロセッサ１１の作業領域として使用され、不揮発性メモリ２からロードされたファームウェアデータ、及びプロセッサ１１が作成した各種テーブルなどを格納する。ＲＡＭ１２は、例えばＤＲＡＭまたはＳＲＡＭから構成される。
【0018】
バッファメモリ１３は、ホスト装置４から送信されたデータを一時的に保持するとともに、不揮発性メモリ２から送信されたデータを一時的に保持する。
【0019】
メモリＩ／Ｆ回路１４は、バスを介して不揮発性メモリ２に接続され、不揮発性メモリ２との間でインターフェース処理を行う。また、メモリＩ／Ｆ回路１４は、不揮発性メモリ２との間で命令、アドレス、及びデータの送受信を行う。
【0020】
ＥＣＣ回路１５は、データの書き込み時には、書き込みデータに対してエラー訂正符号を生成し、このエラー訂正符号を書き込みデータに付加してメモリＩ／Ｆ回路１４に送る。また、ＥＣＣ回路１５は、データの読み出し時には、読み出しデータに対して、読み出しデータに含まれるエラー訂正符号を用いてエラー検出及び／又はエラー訂正を行う。なお、ＥＣＣ回路１５は、メモリＩ／Ｆ回路１４内に設けるようにしてもよい。
【0021】
（不揮発性メモリの構成）
図２は図１中の不揮発性メモリ２の一例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧供給回路２８、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。
【0022】
メモリセルアレイ２３は、複数のブロックを備える。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。
【0023】
入出力用パッド群３２は、メモリコントローラ３との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。
【0024】
ロジック制御用パッド群３４は、メモリコントローラ３との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。
【0025】
信号／ＣＥは、不揮発性メモリ２の選択を可能にする。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥは、書き込みを可能にする。信号ＲＥは、読み出しを可能にする。信号ＷＰは、書き込み及び消去を禁止する。信号Ｒ／Ｂは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ３は、信号Ｒ／Ｂを受けることで、不揮発性メモリ２の状態を知ることができる。
【0026】
電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧ＶＣＣ、ＶＣＣＱ、ＶＰＰと、接地電圧ＶＳＳを入力する複数の端子と、を備えている。電源電圧ＶＣＣは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶＣＣＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶＣＣＱは、メモリコントローラ３と不揮発性メモリ２との間で信号を送受信する際に用いられる。
【0027】
電源電圧ＶＰＰは、電源電圧ＶＣＣよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。メモリセルアレイ２３へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧が必要となる。この際に、約３．３Ｖの電源電圧ＶＣＣを電圧供給回路２８の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧ＶＰＰを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。電源電圧ＶＣＣは、不揮発性メモリ２に標準的に供給される電源であり、電源電圧ＶＰＰは、例えば使用環境に応じて追加的・任意的に供給される電源である。
【0028】
ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ３に接続される。入出力回路２２は、メモリコントローラ３との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。
【0029】
ロジック制御回路２１は、メモリコントローラ３からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ３にレディー／ビジー信号Ｒ／Ｂを送信する。
【0030】
入出力回路２２は、メモリコントローラ３との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータ、及び読み出しデータをセンスアンプ２４との間で送受信する。
【0031】
レジスタ２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２６は、例えばＳＲＡＭから構成される。
【0032】
シーケンサ２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する。
【0033】
電圧供給回路２８は、シーケンサ２７に制御されて、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。
【0034】
ロウデコーダ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
【0035】
センスアンプ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、センスアンプユニット群２４Ａと、データレジスタ２４Ｂを有する。センスアンプユニット群２４Ａは、各ビット線に接続されており、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプユニット群２４Ａは、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット群２４Ａは、データの書き込み時には、書き込みデータをビット線に転送する。
【0036】
データレジスタ２４Ｂは、データの読み出し時には、センスアンプユニット群２４Ａにより検出したデータを一時的に保持し、これをシリアルに入出力回路２２へ転送する。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット群２４Ａへ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。
【0037】
（メモリセルアレイのブロック構成）
図３は３次元構造のメモリセルアレイ２３のブロックの構成例を示す図である。図３はメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイ２３の他のブロックも図３と同様の構成を有する。
【0038】
図示するように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３（以下、これらを代表してストリングユニットＳＵという）を含む。また各々のストリングユニットＳＵは、複数のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択ゲートトランジスタＳＴ１，ＳＴ２とを含むＮＡＮＤストリングＮＳを有する。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、図３では８個とするが、更に多数個であってもよい。選択ゲートトランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、選択ゲートトランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択ゲートトランジスタを用いてもよい。さらに、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１，ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
【0039】
メモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１，ＳＴ２間において、直列接続されるようにして配置されている。一端側（ビット線側）のメモリセルトランジスタＭＴ７が、選択ゲートトランジスタＳＴ１に接続され、他端側（ソース線側）のメモリセルトランジスタＭＴ０が、選択ゲートトランジスタＳＴ２に接続されている。
【0040】
ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３（以下、これらを代表して選択ゲート線ＳＧＤという）に接続される。また、ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ２のゲートは、共通の選択ゲート線ＳＧＳに接続される。なお、各ブロックＢＬＫ内にある複数の選択ゲートトランジスタＳＴ２のゲートは、それぞれ選択ゲート線ＳＧＳ０～ＳＧＳ３（以下、これらを代表して選択ゲート線ＳＧＳという）に接続されていてもよい。
【0041】
同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７は、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通に接続されているのに対し、選択ゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に独立している。ブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。
【0042】
各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルトランジスタＭＴは、ＮＡＮＤストリングＮＳに含まれる選択ゲートトランジスタＳＴ１，ＳＴ２や他のメモリセルトランジスタＭＴを介して、ビット線に接続されている。一般に、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。一方、データの読み出し及び書き込みは、典型的には、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。このような、１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。
【0043】
セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として実行される。例えば、各セルが、３ビット（８値）のデータを保持可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）である場合、１つのセルユニットＣＵが、３ページ分のデータを保持することができる。各メモリセルトランジスタＭＴが保持することができる３ビットは、それぞれこの３ページに対応する。
【0044】
（不揮発性メモリの断面構造）
図４は、半導体記憶装置の一部領域の断面図である。図４は、半導体基板７１上にセンスアンプ２４やロウデコーダ２５等の周辺回路に対応する周辺回路領域が設けられ、周辺回路領域の上層にメモリ領域が設けられる例について示している。なお、以下の説明において、半導体基板７１の表面に水平な直交する２方向をｘ方向及びｙ方向とし、半導体基板７１表面に垂直な方向をｚ方向とする。
【0045】
図４に示すように、メモリ領域ＭＲにおいて不揮発性メモリは、半導体基板７１、導電体６４１から６５７、メモリピラー６３４、並びにコンタクトプラグＣ０、Ｃ１、Ｃ２及びＣＰを含む。なお、以下で説明される図面では、半導体基板７１の上面部分に形成されたＰ型又はＮ型のウェル領域と、各ウェル領域内に形成された不純物拡散領域と、ウェル領域間を絶縁するゲート絶縁膜および素子分離領域のそれぞれの図示は省略されている。
【0046】
メモリ領域ＭＲにおいて、半導体基板７１上には、ゲート絶縁膜（図示せず）を介して、導電体ＧＣが設けられている。また、半導体基板７１に導電体ＧＣを挟むように設けられた複数の不純物拡散領域（図示せず）には、例えば複数のコンタクトＣ０それぞれが設けられている。半導体基板７１上には、配線層領域ＷＲを介してメモリセルアレイ２３が配置されている。
【0047】
各コンタクトＣ０上には、配線パターンを形成する導電体６４１が設けられている。例えば、導電体ＧＣはトランジスタのゲート電極として機能し、導電体６４１はトランジスタのソース電極またはドレイン電極として機能する。
【0048】
各導電体６４１上には、例えばコンタクトＣ１が設けられている。各コンタクトＣ１上には、例えば導電体６４２が設けられている。導電体６４２上には、例えばコンタクトＣ２が設けられている。コンタクトＣ２上には、例えば導電体６４３が設けられている。
【0049】
導電体６４１、６４２、６４３の各配線パターンは、センスアンプ２４とメモリセルアレイ２３の間の配線層領域ＷＲに配設されている。以下、導電体６４１、６４２、６４３が設けられる配線層を、それぞれ配線層Ｄ０、Ｄ１、Ｄ２と呼ぶ。配線層Ｄ０、Ｄ１、Ｄ２は、不揮発性メモリ２の下層部分に設けられている。なお、ここでは、配線層領域ＷＲには、３つの配線層が設けられているが、配線層領域ＷＲには、２つ以下の配線層、あるいは４つ以上の配線層が設けられていてもよい。
【0050】
導電体６４３の上方には、例えば層間絶縁膜を介して導電体６４４が設けられている。導電体６４４は、例えば、ｘｙ平面に平行な板状に形成され、ソース線ＣＥＬＳＲＣとして機能する。導電体６４４の上方には、各ＮＡＮＤストリングＮＳに対応して、例えば、導電体６４５～６５４が順に積層されている。これらの導電体のうちｚ方向に隣り合う導電体の間には、図示しない層間絶縁膜が設けられている。
【0051】
導電体６４５～６５４のそれぞれは、例えばｘｙ平面に平行な板状に形成される。例えば、導電体６４５は、選択ゲート線ＳＧＳとして機能し、導電体６４６～６５３は、それぞれワード線ＷＬ０～ＷＬ７して機能し、導電体６５４は、選択ゲート線ＳＧＤして機能する。
【0052】
各メモリピラー６３４は、柱状であり、導電体６４５～６５４のそれぞれを貫通し、導電体６４４に接触している。メモリピラー６３４は、例えば、中心側にピラー状の半導体層（半導体ピラー）６３８と、半導体層６３８の外側に形成されるトンネル絶縁膜６３７と、トンネル絶縁膜６３７の外側に形成される電荷蓄積膜６３６と、電荷蓄積膜６３６の外側に形成されるブロック絶縁膜６３５を含む。
【0053】
例えば、メモリピラー６３４と導電体６４５とが交差する部分は、選択トランジスタＳＴ２として機能する。メモリピラー６３４と導電体６４６～６５３のそれぞれとが交差する部分は、メモリセルトランジスタ（メモリセル）ＭＴとして機能する。メモリピラー６３４と導電体６５４とが交差する部分は、選択トランジスタＳＴ１として機能する。
【0054】
メモリピラー６３４の上面よりも上層には、層間絶縁膜を介して導電体６５５が設けられている。導電体６５５は、ｘ方向に延伸したライン状に形成され、ビット線ＢＬに対応している。複数の導電体６５５は、ｙ方向において間隔をおいて配列している（図示せず）。導電体６５５は、ストリングユニットＳＵ毎に対応する１つのメモリピラー６３４内の半導体層６３８と電気的に接続されている。
【0055】
具体的には、各ストリングユニットＳＵにおいて、例えば各メモリピラー６３４内の半導体層６３８上にコンタクトプラグＣＰが設けられ、コンタクトプラグＣＰ上に１つの導電体６５５が設けられる。なお、このような構成に限定されず、メモリピラー６３４内の半導体層６３８及び導電体６５５間は、複数のコンタクトや配線などを介して接続されてもよい。
【0056】
導電体６５５が設けられた層よりも上層には、層間絶縁膜を介して導電体６５６が設けられている。導電体６５６が設けられた層よりも上層には、層間絶縁膜を介して導電体６５７が設けられている。
【0057】
導電体６５６及び６５７は、例えばメモリセルアレイ２３に設けられた配線と、メモリセルアレイ２３下に設けられた周辺回路とを接続するための配線に対応する。導電体６５６と６５７の間は、図示しない柱状のコンタクトで接続されてもよい。ここでは、導電体６５５が設けられた層のことを、配線層Ｍ０と称し、導電体６５６が設けられた層のことを、配線層Ｍ１と称し、導電体６５７が設けられた層のことを、配線層Ｍ２と称する。
【0058】
図４に示すように、半導体記憶装置は、ストリングユニットＳＵより下層に配線層Ｄ０、Ｄ１、Ｄ２が形成されている。また、ストリングユニットＳＵより上層に配線層Ｍ０、Ｍ１、Ｍ２が形成されている。配線層Ｄ０、Ｄ１、Ｄ２は、例えば、ダマシン法により形成されるタングステン配線である。
【0059】
配線層Ｍ２は、例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）など異方性エッチングにより形成されるアルミニウム配線である。配線層Ｍ２は、膜厚が厚く低抵抗であるため、基幹電源配線（ＶＣＣ、ＶＳＳ）が割り当てられる。配線層Ｍ１は、例えば、ダマシン法により形成される銅（Ｃｕ）配線である。Ｃｕ配線はＥＭ（エレクトロマイグレーション）耐性などの配線信頼性が高いため、配線層Ｍ１は、確実にデータを伝達する必要がある信号線が割り当てられる。配線層Ｍ０は、例えば、ダマシン法により形成されるＣｕ配線である。ビット線ＢＬとして用いられるほか、電源強化の目的で、基幹電源配線の一部も割り当てられる。なお、信号線など基幹電源配線以外の配線についても、可能な限り低抵抗とすることが好ましいため、なるべく上層の配線層（例えば、配線層Ｍ２）を用いて形成される。
【0060】
（比較例）
図５は周辺回路領域中に設けられるトランジスタ形成領域におけるウェル領域の構成を示す平面図である。また、図６は図５のウェル領域に構成されるＦＥＴ（電界効果トランジスタ）の比較例における平面形状を示す平面図である。
【0061】
半導体メモリ等の半導体装置には、ゲート絶縁膜の膜厚が異なる複数種類のトランジスタが採用される。例えば、ロウデコーダ２５に印加する高電圧を転送するトランジスタとしてはゲート絶縁膜の膜厚が十分に厚いＨＶ（High Voltage）トランジスタが採用され、センスアンプ２４に印加する中間電圧を転送するトランジスタとしてはゲート絶縁膜の膜厚が比較的薄いＬＶ（Low Voltage）トランジスタが採用される。また、入出力回路２２等において高速な性能が要求されるトランジスタとして、ゲート絶縁膜が極めて薄いＶＬＶ(Very Low Voltage)トランジスタが用いられている。
【0062】
図５に示すように、Ｐ型のウェル領域であるＰウェルＰｗ１及びＰウェルＰｗ２（以下、これらを区別する必要がない場合には、代表してＰウェルＰｗという）と、Ｎ型のウェル領域であるＮウェルＮｗとの周囲に、Ｐ型のウェル領域であるＰウェルＰｗ３が形成される。ＰウェルＰｗ１，Ｐｗ２及びＮウェルＮｗは、Ｙ方向に延伸される。また、ＰウェルＰｗ１，Ｐｗ２とＮウェルＮｗとは、Ｘ方向に交互に形成される。なお、これらのＰウェルＰｗ１，Ｐｗ２とＮウェルＮｗは、例えば、ＶＬＶトランジスタを形成する領域である。
【0063】
ＰウェルＰｗ１は、ゲート絶縁膜が薄く、斜めハローイオン注入を適用するＮチャネルＦＥＴ（ＮＦＥＴ）が形成される領域である。ＰウェルＰｗ２は、ＰウェルＰｗ１と同様の構成を有しているが、ＰウェルＰｗ１に比べてＸ方向の幅が大きい。即ち、ＰウェルＰｗ１は、Ｘ方向の幅が所定の閾値よりも狭い。図６に示すように、ＰウェルＰｗ１のＹ方向端部にはＰウェルのコンタクト領域ＣＯが形成される。ソースＳ及びドレインＤを構成する拡散層に対してゲートＧがＸ方向に延びた形状に形成されて、ＮＦＥＴがＰウェルＰｗ１，Ｐｗ２に形成される。
【0064】
ＮウェルＮｗは、ゲート絶縁膜が薄く斜めハローイオン注入を適用するＰチャネルＦＥＴ（ＰＦＥＴ）が形成される領域である。
【0065】
ＰウェルＰｗ３は、ゲート絶縁膜が厚く斜めハローイオン注入非適用のＮＦＥＴが形成される領域である。なお、ＰウェルＰｗ３は、例えばＬＶ，ＨＶトランジスタを形成する領域であり、ＰウェルＰｗ１，Ｐｗ２及びＮウェルＮｗを囲むように形成される。
【0066】
ＰウェルとＮウェルとの境界は、誤動作を防ぐための一定の距離を確保する必要がある。境界が多く存在すると、配置効率が悪くなり、チップサイズが増大してしまう。そこで、図５に示すように、Ｙ方向に延伸するＰウェルとＹ方向に延伸するＮウェルとをＸ方向に交互に配置することで、素子の配置効率を向上させる。即ち、ＰウェルとＮウェルのペアでＣＭＯＳトランジスタを形成するが、Ｐウェル－Ｎウェル、Ｎウェル－Ｐウェル、Ｐウェル－Ｎウェル、・・と配置することで、ＰウェルとＮウェルとの境界を減らすことができる。このような構成の結果、Ｘ方向端部のウェルは、他のウェルに比べて狭幅となりやすい。
【0067】
なお、ＰウェルＰｗ及びＮウェルＮｗ上には、ダミーゲートＧＣ（斜線部）が形成される。ダミーゲートＧＣは、ダミーゲートＧＣ上層間膜をＣＭＰ（化学的機械研磨）により研磨する際に、平坦性を維持するために設けられる。ダミーゲートＧＣには、コンタクトは形成されず、ダミーゲートＧＣはフローティング状態となる。
【0068】
（アーキング）
図７及び図８はエレクトロンシェーディング効果によるアーキングの発生を説明するための説明図である。なお、図７及び図８ではマイナスの記号によって負電荷を示し、プラスの記号によって正電荷を示している。
【0069】
トランジスタの性能向上のために、ゲート絶縁膜の薄膜化や斜めハローイオン注入の技術が必要になる。図７はＮウェルＮｗの領域にレジストＲＥ（斜線部）を形成し、ＰウェルＰｗ１，ＰウェルＰｗ２の領域に斜めハローイオン注入を行うことを示している。ハローイオン注入では、例えばプラスに帯電したボロンの注入が行われる。この場合には、ゲートがプラスに帯電することを防止するための中和電子の注入も行われる。しかし、この中和電子は、レジストＲＥの表面にも帯電する。レジストＲＥに帯電した中和電子によって、レジストＲＥの開口部への中和電子の到達が妨げられるエレクトロンシェーディング効果が生じる。
【0070】
特に、ウェルのＸ方向の幅が狭く、３方向においてレジストＲＥが近傍に存在する領域、すなわちＰウェルＰｗ１のＹ方向端部付近では、エレクトロンシェーディング効果が発生しやすい。また微細化に伴い、ウェルの幅を縮小する場合にもエレクトロンシェーディング効果が大きくなる。
【0071】
このエレクトロンシェーディング効果により、ゲートＧには、中和電子が注入されづらくなり、正に帯電した不純物（例えばボロン）が一方的に注入されることになって、ゲートＧは正にチャージアップする。この結果、図８の矢印に示すように、レジストＲＥとダミーゲートＧＣとの距離が比較的近い領域においては、レジストＲＥの表面の電子をダミーゲートＧＣに引き寄せ、アーキングを誘発する可能性が高まる。アーキングが発生すると周囲の構造物が熱で破壊され、正常に動作する半導体装置を提供することができない。なお、ダミーゲートＧＣは、比較的広い範囲に連続的に形成されており、端部以外の各所においても、アーキングが発生する。
【0072】
（対策）
そこで、本実施形態においては、比較的近接した位置にレジストＲＥが存在する領域、即ち、近接した３方向にレジストＲＥが存在するＰウェルＰｗ１のＹ方向端部近傍においては、Ｐウェルコンタクト周辺の素子分離領域であるＳＴＩ（Shallow Trench Isolation）領域上にダミーゲートＧＣを配置しないようにする。これによりチャージアップを起こす構造物がないため、アーキングを誘発することを防ぐことができる。この結果、微細化に適した半導体装置を提供することができる。
【0073】
（実施形態の平面形状）
図９は図５のウェル領域に構成されるＦＥＴの平面形状の一例を示す平面図である。図９において図６と同一の構成要素には同一符号を付して重複する説明を省略するものとする。
【0074】
図９に示すように、本実施形態においては、ＦＥＴを構成するソースＳ及びドレインＤの拡散層とゲートＧの構成は図６と同様であり、コンタクト領域ＣＯの構成も図６と同様である。本実施形態においては、ダミーゲートＧＣの平面形状が図６の比較例と異なる。
【0075】
即ち、本実施形態においては、ＰウェルＰｗ１のＹ方向端部上には、ダミーゲートＧＣを配置しない。ダミーゲートＧＣはＰウェルＰｗ１のＹ方向端部上以外の領域に形成する。ＰウェルＰｗ１は、Ｘ方向の幅が所定幅よりも狭く、ＰウェルＰｗ１のＹ方向端部は、斜めハローイオン注入時において、レジストＲＥの中和電子によるエレクトロンシェーディング効果の影響を受けやすい。そこで、斜めハローイオン注入時においてチャージアップされやすい、ＰウェルＰｗ１のＹ方向端部に、チャージアップの対象となるダミーゲートＧＣを形成しない。これにより、本実施形態では、アーキングの発生を防止することが可能である。
【0076】
なお、図９ではＡ－Ａ’線に対応する位置のダミーゲート、コンタクト領域をそれぞれ符号ＧＣ２，ＣＯ１，ＣＯ２で示し、Ｂ－Ｂ’線に対応する位置のゲート、コンタクト領域をそれぞれ符号Ｇ１，Ｇ３、ＣＯ１で示し、Ｃ－Ｃ’線に対応する位置のゲート、ダミーゲート、コンタクト領域をそれぞれ符号Ｇ２，Ｇ４，ＧＣ１，ＣＯ３で示している。
【0077】
（断面形状）
次に、図１０から図１２を参照して断面形状を説明する。なお、図１０から図１２及び後述する図１３Ａ～図１３Ｃから図１９Ａ～図１９Ｃにおいて、紙面縦方向に延びる破線は、ウェル境界を示すものである。
【0078】
図１０は図９のＡ－Ａ’線で切断して断面構造の一例を示す模式的断面図である。Ａ－Ａ’線は、ＰウェルＰｗ１のＹ方向端部のコンタクト領域ＣＯ１を横切るＸ方向に延びる直線であり、ＰウェルＰｗ１と、ＰウェルＰｗ１のＸ方向の両側のＮウェルＮｗの一部及びダミーゲートＧＣ２の一部を含む。
【0079】
半導体基板７１には、ＰウェルＰｗ３、ＰウェルＰｗ１及びＮウェルＮｗが形成されている。半導体基板７１の表面近傍には、ＰウェルＰｗ３とＰウェルＰｗ１との境界及びＰウェルＰｗ１とＮウェルＮｗとの境界において、それぞれ両者を分離するＳＴＩ領域ＳＴが形成される。
【0080】
ＰウェルＰｗ１の基板表面には、コンタクト領域ＣＯ１が形成され、コンタクト領域ＣＯ１上にはコンタクトプラグＣＰ１を介して配線ＷＩが接続される。ＮウェルＮｗの基板表面には、コンタクト領域ＣＯ２が形成される。なお配線ＷＩは図９において図示を省略している。
【0081】
ＰウェルＰｗ３の基板表面には、ゲート酸化膜ＯＧが形成される。このゲート酸化膜ＯＧ上にＮ型のポリシリコン膜ＰＳ及びタングステン膜ＷによるダミーゲートＧＣ２と窒化シリコン膜ＳＮとが積層され、この積層体Ｌの側部には、オフセットスペーサーＳＯ及びサイドウォールＳＷが形成される。なお、窒化シリコン膜ＳＮ、サイドウォールＳＯ、サイドウォールＳＷ、ＳＴＩ領域ＳＴ、コンタクト領域ＣＯ１，ＣＯ２上には、配線ＷＩの上面まで、層間膜ＩＦが形成される。
【0082】
上述したように、ＰウェルＰｗ１は、幅が所定の幅より狭い。図１０に示すように、ＰウェルＰｗ１のＹ方向端部には、コンタクト領域ＣＯ１が設けられる。ＰウェルＰｗ１とＮウェルＮｗとの境界のＳＴＩ領域ＳＴ上にはダミーゲートＧＣは配置されていない。即ち、ＰウェルＰｗ１のＹ方向端部上には、ダミーゲートＧＣは配置されない。
【0083】
図１１は図９のＢ－Ｂ’線で切断して断面構造の一例を示す模式的断面図である。Ｂ－Ｂ’線は、ＰウェルＰｗ１のＹ方向端部のコンタクト領域ＣＯ１をＹ方向に横切る直線であり、ＰウェルＰｗ１に形成されるＮＦＥＴと、ＰウェルＰｗ１のＹ方向のＰウェルＰｗ３に形成されたゲートＧ３の一部を含む。
【0084】
半導体基板７１には、ＰウェルＰｗ１及びＰウェルＰｗ３が形成されている。半導体基板７１の表面近傍には、ＰウェルＰｗ１のＹ方向端部にコンタクト領域ＣＯ１が形成され、このコンタクト領域ＣＯ１とＰウェルＰｗ３との境界及びコンタクト領域ＣＯ１とＰウェルＰｗ１のＮＦＥＴ形成領域との境界において両者を分離するＳＴＩ領域ＳＴが形成される。
【0085】
ＰウェルＰｗ１のＮＦＥＴ形成領域においては、基板表面近傍に、Ｎ＋型拡散層によるソースＧ１ＳとＮ＋型拡散層によるドレインＧ１ＤとがＹ方向に所定の間隔を有して形成される。Ｎ＋型拡散層（ソース）とＮ＋型拡散層（ドレイン）とに挟まれたＰウェルＰｗ１の基板表面には、ゲート酸化膜ＯＧ上にＮ型ポリシリコン膜ＰＳ、タングステン膜Ｗにより形成されるゲートＧ１と窒化シリコン膜ＳＮとの積層体Ｌが形成され、これらの積層体ＬのＹ方向両側にはオフセットスペーサーＳＯ及びサイドウォールＳＷが形成されている。ソースＧ１ＳとドレインＧ１Ｄとは、それぞれコンタクトプラグＣＰ１Ｓ，ＣＰ１Ｄを介して配線ＷＩに接続される。なお、ソースＧ１Ｓ及びドレインＧ１Ｄによるチャネル近傍の領域には、斜めハローイオン注入による拡散層ＨＩが形成されている。
【0086】
ＰウェルＰｗ３のＮＦＥＴ形成領域においては、基板表面近傍に、Ｎ＋型拡散層によるソースＧＳ３とＮ＋型拡散層による図示しないドレインとがＹ方向に所定の間隔を有して形成される。なお、ＰウェルＰｗ３に形成するソースＧ３Ｓとドレインには、斜めハローイオン注入は適用しない。ソースＧ３Ｓとドレインとに挟まれたＰウェルＰｗ３の基板表面には、ゲート酸化膜ＯＧ上に、Ｎ型ポリシリコン膜ＰＳ、タングステン膜ＷによるゲートＧ３と窒化シリコン膜ＳＮとの積層体Ｌが形成され、この積層体ＬのＹ方向両側にはオフセットスペーサーＳＯ及びサイドウォールＳＷが形成されている。ソースＧ３Ｓ及びドレインは、コンタクトプラグＣＰ３Ｓ及び図示しないコンタクトプラグを介して配線ＷＩに接続される。
【0087】
図１１に示すように、ＰウェルＰｗ１のＹ方向端部には、コンタクト領域ＣＯ１が設けられる。ＰウェルＰｗ１とＰウェルＰｗ３との境界のＳＴＩ領域ＳＴ上にはダミーゲートＧＣは配置されていない。また、コンタクト領域ＣＯ１とドレインＧ１Ｄとの間のＳＴＩ領域ＳＴ上にもダミーゲートＧＣは配置されていない。
【0088】
図１２は図９のＣ－Ｃ’線で切断して断面構造の一例を示す模式的断面図である。Ｃ－Ｃ’線は、ＮウェルＮｗをＹ方向に切断する直線であり、ＮウェルＮｗに形成されるＰＦＥＴと、ＮウェルＮｗに形成されるダミーゲートＧＣ１と、ＮウェルＮｗのＹ方向端部のコンタクト領域ＣＯ３と、ＰウェルＰｗ３に形成されたゲートＧ４の一部を含む。
【0089】
半導体基板７１には、ＮウェルＮｗ及びＰウェルＰｗ３が形成されている。半導体基板７１の表面近傍には、ＮウェルＮｗのＹ方向端部にコンタクト領域ＣＯ３が形成され、このコンタクト領域ＣＯ３とＰウェルＰｗ３との境界及びコンタクト領域ＣＯ３とＮウェルＮｗのＰＦＥＴ形成領域との境界において両者を分離するＳＴＩ領域ＳＴが形成される。なお、コンタクト領域ＣＯ３は、コンタクトプラグＣＰ３を介して配線ＷＩに接続される。
【0090】
ＮウェルＮｗのＰＦＥＴ形成領域においては、基板表面近傍に、Ｐ＋型拡散層によるソースＧ２ＳとＰ＋型拡散層によるドレインＧ２ＤとがＹ方向に所定の間隔を有して形成される。ソースＧ２ＳとドレインＧ２Ｄとに挟まれたＮウェルＮｗの基板表面には、ゲート酸化膜ＯＧ上に、Ｎ型ポリシリコン膜ＰＳ、タングステン膜ＷによるゲートＧ２と窒化シリコン膜ＳＮとの積層体Ｌが形成され、この積層体ＬのＹ方向両側にはオフセットスペーサーＳＯ及びサイドウォールＳＷが形成されている。ソースＧ２ＳとドレインＧ２Ｄとは、それぞれコンタクトプラグＣＰ２Ｓ，ＣＰ２Ｄを介して配線ＷＩに接続される。なお、ソースＧ２Ｓ及びドレインＧ２Ｄによるチャネル近傍の領域には、斜めハローイオン注入による拡散層ＨＩが形成されている。
【0091】
ＰウェルＰｗ３のＮＦＥＴ形成領域においては、基板表面近傍に、Ｎ＋型拡散層によるソースＧ３ＳとＮ＋型拡散層による図示しないドレインとがＹ方向に所定の間隔を有して形成される。なお、ＰウェルＰｗ３に形成するソースＧ３Ｓとドレインには、斜めハローイオン注入は適用しない。ソースＧ３Ｓとドレインとに挟まれたＰウェルＰｗ３の基板表面には、ゲート酸化膜ＯＧ上に、Ｎ型ポリシリコン膜ＰＳ、タングステン膜ＷによるゲートＧ３と窒化シリコン膜ＳＮとの積層体Ｌが形成され、この積層体ＬのＹ方向両側にはオフセットスペーサーＳＯ及びサイドウォールＳＷが形成されている。ソースＧ３Ｓ及びドレインは、コンタクトプラグＣＰ３Ｓ及び図示しないコンタクトプラグを介して配線ＷＩに接続される。
【0092】
ＳＴＩ領域ＳＴ上には、ゲート酸化膜ＯＧ上に、Ｎ型ポリシリコン膜ＰＳ、タングステン膜ＷによるダミーゲートＧＣ１と窒化シリコン膜ＳＮの積層体が形成されている。なお、この積層体のＹ方向両側にはオフセットスペーサーＳＯ及びサイドウォールＳＷが形成されている。
【0093】
図１２に示すように、ＮウェルＮｗのＹ方向端部には、コンタクト領域ＣＯ３が設けられる。コンタクト領域ＣＯ３とＰウェルＰｗ３のドレインＧ２Ｄとの間のＳＴＩ領域ＳＴ上にはダミーゲートＧＣは配置されていない。一方、コンタクト領域ＣＯ３とＰＦＥＴ形成領域との間のＳＴＩ領域ＳＴ上にはダミーゲートＧＣ１が配置されている。ＮウェルＮｗは、Ｘ方向には、アーキングが発生しない程度の比較的広い幅に形成されている。このため、コンタクト領域ＣＯ３とドレインＧ２Ｄに挟まれたＳＴＩ領域ＳＴ上にダミーゲートＧＣ１が配置されていても、アーキングは発生しない。ダミーゲートＧＣ１を配置することにより、ダミーゲートＧＣの密度の低下を防ぎ、ダミーゲートＧＣ上の層間膜ＩＦをＣＭＰで研磨する際に、その平坦性を維持することができる。この結果、配線間ショートによる誤動作が発生しないようにすることができる。
【0094】
（ハローイオン注入工程及びＬＤＤイオン注入工程）
次に、図１３Ａ～図１３Ｃから図１９Ａ～図１９Ｃを参照して各種イオン注入工程について説明する。図１３Ａ，１４Ａ～図１９Ａは、図９のＡ－Ａ’線、図１３Ｂ，１４Ｂ～図１９Ｂは、図９のＢ－Ｂ’線、図１３Ｃ，１４Ｃ～図１９Ｃは、図９のＣ－Ｃ’線で切断した断面構造により、各種イオン注入工程を示す工程図である。図１３Ａ～図１３Ｃ及び図１４Ａ～図１４Ｃは主にＰウェルＰｗ１，ＰウェルＰｗ２のＮＦＥＴ形成のためのイオン注入工程を示し、図１５Ａ～図１５Ｃ及び図１６Ａ～図１６Ｃは主にＰＦＥＴ形成のためのイオン注入工程を示し、図１７Ａ～図１７Ｃは主にＰウェルＰｗ３のＮＦＥＴ形成のためのイオン注入工程を示し、図１８Ａ～図１８Ｃは主にＰウェルＰｗ１，Ｐｗ２のＮＦＥＴ形成のためのイオン注入工程を示し、図１９Ａ～図１９Ｃは主にＮウェルＮｗのＰＦＥＴ形成のためのイオン注入工程を示している。
【0095】
図１３Ａ～図１３Ｃは主に斜めハローイオン注入工程を示している。図１３Ａ～図１３Ｃの状態は、オフセットスペーサーＳＯ形成後に、斜めハローイオン注入のためのレジストＲＥ１を形成した状態を示している。
【0096】
即ち、先ず、半導体基板７１に、ＰウェルＰｗ１、ＰウェルＰｗ２、ＰウェルＰｗ３及びＮウェルＮｗを、イオン注入法を用いて形成する。ＰウェルＰｗ１，Ｐｗ２とＮウェルＮｗとはＸ方向に交互に形成し、ＰウェルＰｗ１，Ｐｗ２とＮウェルＮｗとを囲むようにＰウェルＰｗ３を形成する。
【0097】
次に、半導体基板７１の表面に、ＳＴＩ法によりＳＴＩ領域ＳＴを形成する。
【0098】
次に、ＰウェルＰｗ１，Ｐｗ２及びＮウェルＮｗの表面にゲート絶縁膜ＯＧを形成する。ゲート絶縁膜ＯＧは、例えば酸化シリコン膜からなり、熱酸化法などにより形成することができる。次に、ＣＶＤ（Chemical Vapor Deposition）法などを用いて、Ｎ型のポリシリコン膜ＰＳを形成する。次に、Ｎ型ポリシリコン膜ＰＳ上にタングステン膜Ｗを形成し、更に、窒化シリコン膜ＳＮをＣＶＤ法により形成する。
【0099】
次に、Ｎ型ポリシリコン膜ＰＳ、タングステン膜Ｗ及び窒化シリコン膜ＳＮによる積層体Ｌを、フォトリソグラフィ技術および異方性エッチング技術を用いてパターニングする。これにより、パターニングされたゲートＧ（Ｇ１，Ｇ２，Ｇ３，ＧＣ１，ＧＣ２）が形成される。次に、基板全面に酸化膜を形成した後、異方性エッチング技術により、積層体Ｌの側壁に酸化膜を残してオフセットスペーサＳＯを形成する。
【0100】
次に、図１３Ａ～図１３Ｃ及び図１４Ａ～図１４Ｃを参照して、主にＮＦＥＴに対するイオン注入について説明する。
【0101】
ＮＦＥＴのトランジスタ性能向上のために、薄膜ゲート絶縁膜を用いた斜めハローイオン注入を、ＰウェルＰｗ１及びＰウェルＰｗ２の領域に対して実施する。先ず、ハローイオン注入の対象となるＰウェルＰｗ１，ＰウェルＰｗ２を除く領域、即ち、ＰウェルＰｗ３及びＮウェルＮｗの領域上にレジストＲＥ１を形成する。図１３Ａ～図１３Ｃはこの状態を示している。
【0102】
次に、図１３Ａ～図１３Ｃの矢印にて示すように、ＢＦ２＋イオンを基板表面に対して斜めにイオン注入する。これにより、ＰウェルＰｗ１のゲートＧ１近傍の基板表面近傍にＢＦ２＋が注入される。なお、この工程によって、コンタクト領域ＣＯ１にもＢＦ２＋イオンが注入される。
【0103】
図１３Ａ～図１３Ｃに示すように、ハローイオン注入工程では、ＢＦ２＋イオンを基板表面に対して斜めにイオン注入する。図６の比較例のレイアウトでは、幅の狭いＰウェルＰｗ１のＹ方向端部近傍にダミーゲートＧＣが配置されていることから、アーキング発生の懸念があった。これに対し、本実施形態におけるレイアウトでは、図１３Ｂに示すように、ＢＦ２＋イオンを注入する位置の近傍（たとえば図１３ＢにおいてコンタクトＣＯ１からゲートＧ１側に隣接するＳＴＩの上や、図１３ＡにおいてコンタクトＣＯ１からＮウェルＮＷ側に隣接するＳＴＩの上）にダミーゲートＧＣを配置していないことから、ハローイオン注入におけるアーキングの発生を防ぐことができる。
【0104】
次に、図１４Ａ～図１４Ｃの矢印にて示すＬＤＤイオン注入工程が行われる。即ち、図１３Ａ～図１３Ｃに示した、ハローイオン注入に連続して、薄膜ゲート絶縁膜のＮＦＥＴに対してＬＤＤイオン注入を行う。このＬＤＤイオン注入工程では、Ａｓ＋イオンを基板表面に対して垂直にイオン注入する。このイオン注入は、図１４Ａ～図１４Ｃの矢印に示すように、ハローイオン注入よりも基板の浅い位置にＡｓ＋イオンを注入するものである。このイオン注入後にレジストＲＥ１を剥離する。
【0105】
次に、図１５Ａ～図１５Ｃ及び図１６Ａ～図１６Ｃを参照して、主にＰＦＥＴに対するイオン注入について説明する。
【0106】
ＰＦＥＴのトランジスタ性能向上のために、薄膜ゲート絶縁膜を用いた斜めハローイオン注入を、ＮウェルＮｗの領域に対して実施する。先ず、ハローイオン注入の対象となるＮウェルＮｗを除く領域、即ち、ＰウェルＰｗ１～ＰウェルＰｗ３の領域上にレジストＲＥ２を形成する。図１５Ａ～図１５Ｃはこの状態を示している。
【0107】
図１５Ａ、図１５Ｃの矢印にて示すように、Ａｓ＋イオンを基板表面に対して斜めにイオン注入する。これにより、ＮウェルＮｗのゲートＧ１近傍の基板表面にＡｓ＋が注入される。なお、この工程によって、コンタクト領域ＣＯ２，ＣＯ３にもＡｓ＋イオンが注入される。
【0108】
たとえば、図１５ＣにおいてコンタクトＣＯ３からゲートＧ２側に隣接するＳＴＩの上や、図９においてＣＯ３からみてＰウェルＰｗ２側に隣接するＳＴＩの上にダミーゲートＧＣ１が配置されていても、ＮウェルＮｗのＸ方向の幅は比較的広いことから、ハローイオン注入によるアーキングは発生しにくい。
【0109】
次に、図１６Ａ～図１６Ｃの矢印にて示すＬＤＤイオン注入工程が行われる。即ち、図１５Ａ～図１５Ｃに示した、ハローイオン注入に連続して、薄膜ゲート絶縁膜のＰＦＥＴに対してＬＤＤイオン注入を行う。このＬＤＤイオン注入工程では、ＢＦ２＋イオンを基板表面に対して垂直にイオン注入する。このイオン注入後にレジストＲＥ２を剥離する。
【0110】
次に、図１７Ａ～図１７Ｃを参照して、主に厚膜のＮＦＥＴに対するイオン注入について説明する。
【0111】
厚膜ゲート絶縁膜を有するＮＦＥＴのＬＤＤを形成する。対象となるＰウェルＰｗ３を除く領域、即ち、ＰウェルＰｗ１，ＰウェルＰｗ２，ＮウェルＮｗの領域上にレジストＲＥ３を形成する。図１７Ａ～図１７Ｃはこの状態を示している。
【0112】
次に、図１７Ｂ～図１７Ｃの矢印にて示すように、Ｐｈｏｓ＋イオンをイオン注入する。このＬＤＤイオン注入工程では、Ｐｈｏｓ＋イオンを基板表面に対して垂直にイオン注入する。このイオン注入後にレジストＲＥ３を剥離する。
【0113】
次に、図１８Ａ～図１８Ｃを参照して、ＮＦＥＴに対するソース・ドレイン形成のためのイオン注入及びＮウェルＮｗ内のコンタクト領域ＣＯに対するイオン注入について説明する。
【0114】
ソース・ドレインを形成するイオン注入を行うために、積層体ＬにサイドウォールＳＷを形成する。即ち、全面に酸化膜を形成した後、全面エッチバックによって、各積層体ＬのオフセットスペーサーＳＯの側面にサイドウォールＳＷを形成する。次に、全てのＮＦＥＴのソース・ドレイン領域及びＮウェルＮｗ内のコンタクト領域ＣＯを開口したレジストＲＥ４を形成する。図１８Ａ～図１８Ｃはこの状態を示している。
【0115】
次に、図１８Ａ～図１８Ｃの矢印にて示すように、Ａｓ＋イオンをイオン注入する。このイオン注入工程では、Ａｓ＋イオンを基板表面に対して垂直にＬＤＤ領域よりも深い位置までイオン注入する。このイオン注入によって、ＮＦＥＴのソース及びドレインが形成されると共に、ＮウェルＮｗ内のコンタクト領域ＣＯが形成される。このイオン注入後にレジストＲＥ４を剥離する。
【0116】
次に、図１９Ａ～図１９Ｃを参照して、ＰＦＥＴに対するソース・ドレイン形成のためのイオン注入及びＰウェルＰｗ内のコンタクト領域ＣＯに対するイオン注入について説明する。
【0117】
図１９Ａ～図１９Ｃに示すように、全てのＰＦＥＴのソース・ドレイン領域及びＰウェルＰｗ内のコンタクト領域ＣＯを開口したレジストＲＥ５を形成する。次に、図１９Ａ、図１９Ｃの矢印にて示すように、ＢＦ２＋イオンをイオン注入する。このイオン注入工程では、ＢＦ２＋イオンを基板表面に対して垂直にＬＤＤ領域よりも深い位置までイオン注入する。このイオン注入によって、ＰＦＥＴのソース及びドレインが形成されると共に、ＰウェルＰｗ内のコンタクト領域ＣＯが形成される。このイオン注入後にレジストＲＥ４を剥離する。
【0118】
以後、ＣＶＤ法により層間膜を全面に形成し、コンタクト領域ＣＯに対応する位置にコンタクトプラグとなる金属を埋め込む。そして、コンタクトプラグに接続されれる配線をパターニングする。
【0119】
このように、所定方向にＰウェルとＮウェルとを交互に配置してハロー構造を有するＣＭＯＳ回路を形成する場合において、比較的狭い幅のウェルについては、所定方向に直交する方向の端部近傍において、ダミーゲートをＳＴＩ領域上に配置しない。これにより、アーキングの発生を防止することができ、微細化に適した半導体装置を提供することができる。
【0120】
なお、ＰウェルＰｗ１，Ｐｗ２のＹ方向については、必ずしも両端がＰウェルＰｗ３に接している必要はない。図２０はＹ方向の片側において、ＰウェルＰｗ１がＰウェルＰｗ３に接する例を示す平面図である。ＰウェルＰｗｘは、ゲート絶縁膜が薄く、斜めハローイオン注入を適用するＮチャネルＦＥＴ（ＮＦＥＴ）が形成される領域である。
【0121】
図２０の例であっても、Ｙ方向の一方の端部において、近接した３方向にレジストが存在する領域については、ダミーゲートＧＣを配置しないようにすることで、アーキングの発生を抑制することが可能である。
【0122】
（第２の実施形態）
図２１は第２の実施形態を示す平面図である。図２１において図９と同一の構成要素には同一符号を付して説明を省略する。
【0123】
第１の実施形態はＰウェルＰｗ１がＸ方向に所定の閾値（所定幅）よりも狭幅に構成されて、斜めハローイオン注入時に、比較的近接した位置にレジストＲＥが存在する領域、即ち、近接した３方向にレジストＲＥが存在する例を説明した。これに対し、本実施形態は、ＮウェルＮｗがＸ方向に所定の閾値よりも狭幅に構成されて、斜めハローイオン注入時に、比較的近接した位置にレジストＲＥが存在する領域、即ち、近接した３方向にレジストＲＥが存在する例である。
【0124】
図２１は周辺回路領域中に設けられるトランジスタ形成領域におけるウェル領域の平面形状の一例を示している。図２１に示すように、Ｎ型のウェル領域であるＮウェルＮｗ１及びＮウェルＮｗ２（以下、これらを区別する必要がない場合には、代表してＮウェルＮｗという）と、Ｐ型のウェル領域であるＰウェルＰｗとの周囲に、Ｐ型のウェル領域であるＰウェルＰｗ３が形成される。ＮウェルＮｗ１，Ｎｗ２及びＰウェルＰｗは、Ｙ方向に延伸される。また、ＮウェルＮｗ１，Ｎｗ２とＰウェルＰｗとは、Ｘ方向に交互に形成される。
【0125】
ＮウェルＮｗ１は、ゲート絶縁膜が薄く、斜めハローイオン注入を適用するＰＦＥＴが形成される領域である。ＮウェルＮｗ２は、ＮウェルＮｗ１と同様の構成を有しているが、ＮウェルＮｗ１に比べてＸ方向の幅が大きい。図２１に示すように、ＮウェルＮｗ１のＹ方向端部にはＮウェルのコンタクト領域ＣＯが形成される。ソースＳ及びドレインＤを構成する拡散層に対してゲートＧがＸ方向に延びた形状に形成されて、ＰＦＥＴがＮウェルＮｗ１，Ｎｗ２に形成される。
【0126】
ＰウェルＰｗは、ゲート絶縁膜が薄く斜めハローイオン注入を適用するＮＦＥＴが形成される領域である。ＰウェルＰｗ３は、ゲート絶縁膜が厚く斜めハローイオン注入非適用のＮＦＥＴが形成される領域である。なお、ＰウェルＰｗ３は、ＮウェルＮｗ１，Ｎｗ２及びＰウェルＰｗを囲むように形成される。
【0127】
図２１においては、Ｙ方向に延伸するＮウェルとＹ方向に延伸するＰウェルとをＸ方向に交互に配置することで、素子の配置効率を向上させる。ＮウェルとＰウェルのペアでＣＭＯＳトランジスタを形成するが、ＮウェルーＰウェル、Ｐウェル－Ｎウェル、ＮウェルーＰウェル、・・と配置することで、ＮウェルとＰウェルとの境界を減らすことができる。
【0128】
ＮウェルＮｗ及びＰウェルＰｗ上には、ダミーゲートＧＣ（ＧＣ１，ＧＣ２）（斜線部）が形成される。ダミーゲートＧＣには、コンタクトは形成されず、ダミーゲートＧＣはフローティング状態となる。
【0129】
本実施形態においては、ＮウェルＮｗ１のＹ方向端部には、ダミーゲートＧＣを配置しない。ＮウェルＮｗ１は、Ｘ方向の幅が所定幅よりも狭く、ＮウェルＮｗ１のＹ方向端部は、斜めハローイオン注入時において、レジストＲＥの中和電子によるエレクトロンシェーディング効果の影響を受けやすい。そこで、斜めハローイオン注入時においてチャージアップされやすい、ＮウェルＮｗ１のＹ方向端部に、チャージアップの対象となるダミーゲートＧＣを形成しない。これにより、本実施形態では、アーキングの発生を防止することが可能である。
【0130】
なお、図２１ではＡ－Ａ’線に対応する位置のダミーゲート、コンタクト領域をそれぞれ符号ＧＣ２，ＣＯ１，ＣＯ２で示し、Ｂ－Ｂ’線に対応する位置のゲート、コンタクト領域をそれぞれ符号Ｇ１，Ｇ３、ＣＯ１で示し、Ｃ－Ｃ’線に対応する位置のゲート、ダミーゲート、コンタクト領域をそれぞれ符号Ｇ２，Ｇ４，ＧＣ１，ＣＯ３で示している。
【0131】
図１０から図１９Ｃにおいて、ＰウェルＰｗ１，ＰウェルＰｗ２，ＮウェルＮｗを、それぞれ、ＮウェルＮｗ１，ＮウェルＮｗ２，ＰウェルＰｗと読み替えることで、図２１に示す平面形状に対応する断面形状を示すことができるので、断面についての図示及び具体的な説明は省略する。
【0132】
他の構成及び作用は第１の実施形態と同様である。
【0133】
このように、本実施形態においても、アーキングの発生を抑制することができる。
【0134】
（第３の実施形態）
図２２は第３の実施形態を示す平面図である。図２２において、図９と同一の構成要素には同一符号を付して説明を省略する。
【0135】
第１の実施形態はＸ方向にて所定の閾値よりも狭幅に構成されるＰウェルＰｗ１がＸ方向の端部のＰウェルＰｗ３に隣接した位置に配置される例を説明した。これに対し、本実施形態は、Ｘ方向に所定の閾値よりも狭幅のＰウェルＰｗが、Ｘ方向にはＰウェルＰｗ３に隣接していない位置に配置された例を示している。
【0136】
本実施形態においても、ＰウェルＰｗ１のＹ方向端部には、ダミーゲートＧＣを配置しない。ＰウェルＰｗ１は、Ｘ方向の幅が所定幅よりも狭く、ＰウェルＰｗ１のＹ方向端部は、斜めハローイオン注入時において、レジストＲＥの中和電子によるエレクトロンシェーディング効果の影響を受けやすい。そこで、斜めハローイオン注入時においてチャージアップされやすい、ＰウェルＰｗ１のＹ方向端部に、チャージアップの対象となるダミーゲートＧＣを形成しない。これにより、本実施形態においても、アーキングの発生を防止することが可能である。
【0137】
なお、図２２では、Ｂ－Ｂ’線に対応する位置のゲート、コンタクト領域をそれぞれ符号Ｇ１，Ｇ３、ＣＯ１で示し、Ｃ－Ｃ’線に対応する位置のゲート、ダミーゲート、コンタクト領域をそれぞれ符号Ｇ２，Ｇ４，ＧＣ１，ＣＯ３で示している。この場合には、本実施形態においても、Ａ－Ａ’線で切断して示す断面構造以外のＢ－Ｂ’線及びＣ－Ｃ’線で切断して示す断面構造は、図１０から図１９Ｃと同様である。
【0138】
他の構成及び作用は第１の実施形態と同様である。
【0139】
このように、本実施形態においても、アーキングの発生を抑制することができる。
【0140】
本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【0141】
７１…半導体基板、ＣＯ１，ＣＯ２…コンタクト領域、ＣＰ１…コンタクトプラグ、Ｇ，Ｇ１，Ｇ３，Ｇ４…ゲート、Ｇ１Ｄ…ドレイン、Ｇ１Ｓ…ソース、ＧＣ，ＧＣ１，ＧＣ２…ダミーゲート、Ｌ…積層体、Ｎｗ…Ｎウェル、ＯＧ…ゲート酸化膜、ＰＳ…ポリシリコン膜、Ｐｗ，Ｐｗ１，Ｐｗ２，Ｐｗ３…Ｐウェル、ＲＥ…レジスト、ＳＮ…窒化シリコン膜、ＳＯ…オフセットスペーサー、ＳＴ…ＳＴＩ領域、ＳＷ…サイドウォール、Ｗ…タングステン膜。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図13C】
【図14A】
【図14B】
【図14C】
【図15A】
【図15B】
【図15C】
【図16A】
【図16B】
【図16C】
【図17A】
【図17B】
【図17C】
【図18A】
【図18B】
【図18C】
【図19A】
【図19B】
【図19C】
【図20】
【図21】
【図22】
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