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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024039338
(43)【公開日】2024-03-22
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20240314BHJP
H01L 21/336 20060101ALI20240314BHJP
H01L 21/8234 20060101ALI20240314BHJP
【ＦＩ】
H01L27/11582
H01L29/78 371
H01L27/088 C
H01L27/088 E
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2022143815
(22)【出願日】2022-09-09
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】伊達 浩平
(72)【発明者】
【氏名】須田 圭介
【テーマコード（参考）】
5F048
5F083
5F101
【Ｆターム（参考）】
5F048AA01
5F048AB01
5F048AC01
5F048BB15
5F048BD07
5F048BF07
5F048BF16
5F048CB07
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP72
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA09
5F083GA10
5F083JA04
5F083JA05
5F083JA19
5F083JA37
5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083PR03
5F083PR04
5F083PR05
5F083ZA28
5F101BA45
5F101BB02
5F101BC02
5F101BD16
5F101BD30
5F101BD34
5F101BE07
5F101BH04
5F101BH14
5F101BH15
5F101BH23
(57)【要約】
【課題】セル集積度を向上させることができる半導体記憶装置を提供する。
【解決手段】一実施形態の半導体記憶装置は、第１領域ＳＵ３及び第１領域と第１方向Ｙに並ぶ第２領域ＳＵ２を含む第１配線層ＳＧＤ３と、第１方向と交差する第２方向Ｚに、第１配線層よりも上方に配置され、第１領域を含まず且つ第２領域を含む第２配線層ＳＧＤ２とを有する積層配線ＳＩと、第１領域ＳＵ３に配置され、第２方向Ｚに第１配線層ＳＧＤ３を通過する第１メモリピラーＭＰと、第２領域ＳＵ２に配置され、第２方向Ｚに第１配線層ＳＧＤ３及び第２配線層ＳＧＤ２を通過する第２メモリピラーＭＰとを備える。
【選択図】図４
【解決手段】一実施形態の半導体記憶装置は、第１領域ＳＵ３及び第１領域と第１方向Ｙに並ぶ第２領域ＳＵ２を含む第１配線層ＳＧＤ３と、第１方向と交差する第２方向Ｚに、第１配線層よりも上方に配置され、第１領域を含まず且つ第２領域を含む第２配線層ＳＧＤ２とを有する積層配線ＳＩと、第１領域ＳＵ３に配置され、第２方向Ｚに第１配線層ＳＧＤ３を通過する第１メモリピラーＭＰと、第２領域ＳＵ２に配置され、第２方向Ｚに第１配線層ＳＧＤ３及び第２配線層ＳＧＤ２を通過する第２メモリピラーＭＰとを備える。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１領域及び前記第１領域と第１方向に並ぶ第２領域を含む第１配線層と、前記第１方向と交差する第２方向に、前記第１配線層よりも上方に配置され、前記第１領域を含まず且つ前記第２領域を含む第２配線層とを有する積層配線と、
前記第１領域に配置され、前記第２方向に前記第１配線層を通過する第１メモリピラーと、
前記第２領域に配置され、前記第２方向に前記第１配線層及び前記第２配線層を通過する第２メモリピラーと
を備える、
半導体記憶装置。
前記第１領域に配置され、前記第２方向に前記第１配線層を通過する第１メモリピラーと、
前記第２領域に配置され、前記第２方向に前記第１配線層及び前記第２配線層を通過する第２メモリピラーと
を備える、
半導体記憶装置。
【請求項2】
前記第２メモリピラーと前記第１配線層とが交差した部分に第１トランジスタが形成され、前記第２メモリピラーと前記第２配線層とが交差した部分に第２トランジスタが形成され、前記第１メモリピラーと前記第１配線層とが交差した部分に第３トランジスタが形成され、
前記第１トランジスタの第１閾値電圧は、前記第２トランジスタの第２閾値電圧よりも小さく且つ前記第３トランジスタの第３閾値電圧よりも小さい、
請求項１記載の半導体記憶装置。
前記第１トランジスタの第１閾値電圧は、前記第２トランジスタの第２閾値電圧よりも小さく且つ前記第３トランジスタの第３閾値電圧よりも小さい、
請求項１記載の半導体記憶装置。
【請求項3】
前記第１メモリピラーは、前記第２方向に前記第１配線層を通過する第１半導体層を含み、
前記第２メモリピラーは、前記第２方向に前記第１配線層及び前記第２配線層を通過する第２半導体層を含み、
前記第１半導体層の前記第１配線層に囲まれた第３領域、及び前記第２半導体層の前記第２配線層に囲まれた第４領域は、不純物を含む、
請求項１記載の半導体記憶装置。
前記第２メモリピラーは、前記第２方向に前記第１配線層及び前記第２配線層を通過する第２半導体層を含み、
前記第１半導体層の前記第１配線層に囲まれた第３領域、及び前記第２半導体層の前記第２配線層に囲まれた第４領域は、不純物を含む、
請求項１記載の半導体記憶装置。
【請求項4】
第１領域及び前記第１領域と第１方向に並ぶ第２領域を含む第１配線層と、前記第１方向と交差する第２方向に、前記第１配線層と離間して配置され前記第２領域を含む第２配線層とを有する積層配線と、
前記積層配線内を、互いに前記第１方向に離間して配置されつつ、前記第２方向並びに前記第１方向及び前記第２方向と交差する第３方向に延伸して前記積層配線を前記第１方向に分断する複数の第１部材と、
前記第１領域に配置され、前記第２方向に前記第１配線層を通過する第１半導体層と、
前記第２領域に配置され、上端が前記第１半導体層の上端よりも前記第２方向の上方に位置し、前記第２方向に前記第１配線層及び前記第２配線層を通過する第２半導体層と
を備える、
半導体記憶装置。
前記積層配線内を、互いに前記第１方向に離間して配置されつつ、前記第２方向並びに前記第１方向及び前記第２方向と交差する第３方向に延伸して前記積層配線を前記第１方向に分断する複数の第１部材と、
前記第１領域に配置され、前記第２方向に前記第１配線層を通過する第１半導体層と、
前記第２領域に配置され、上端が前記第１半導体層の上端よりも前記第２方向の上方に位置し、前記第２方向に前記第１配線層及び前記第２配線層を通過する第２半導体層と
を備える、
半導体記憶装置。
【請求項5】
第１ビット線と、
ソース線と、
それぞれが、直列接続された複数のメモリセルトランジスタを含み、前記第１ビット線と前記ソース線との間に接続された第１乃至第ｎメモリストリング（ｎは２以上の整数）と、
第１ワード線と、
第１乃至第ｎゲート線と
を備え、
前記第１乃至第ｎメモリストリング間で、前記複数のメモリセルトランジスタのうちの対応するメモリセルトランジスタのゲートは、前記第１ワード線に接続され、
前記第１メモリストリングは、前記第１ビット線と、前記直列接続された前記複数のメモリセルトランジスタとの間に第１トランジスタを有し、前記第１トランジスタのドレインは前記第１ビット線に接続され、前記第１トランジスタのソースは、前記直列接続された前記複数のメモリセルトランジスタの一端に接続され、
前記第ｎメモリストリングは、前記第１ビット線と、前記直列接続された前記複数のメモリセルトランジスタとの間に、直列接続された第１乃至第ｎトランジスタを有し、前記第ｎトランジスタのドレインは前記第１ビット線に接続され、前記第１トランジスタのソースは、前記直列接続された前記複数のメモリセルトランジスタの一端に接続され、
前記第ｎメモリストリング中の前記第１乃至第ｎトランジスタのゲートは、それぞれ前記第１乃至第ｎゲート線に接続され、前記第１メモリストリング中の前記第１トランジスタのゲートは、前記第ｎメモリストリング中の前記第１トランジスタのゲートとともに前記第１ゲート線に接続され、
前記第ｎメモリストリング中の前記第１乃至第ｎトランジスタのうち、前記第ｎトランジスタは、前記第ｎトランジスタ以外のトランジスタよりも大きい閾値電圧を有し、前記第１メモリストリング中の前記第１トランジスタは、前記第ｎメモリストリング中の前記第１トランジスタよりも大きい閾値電圧を有する、
半導体記憶装置。
ソース線と、
それぞれが、直列接続された複数のメモリセルトランジスタを含み、前記第１ビット線と前記ソース線との間に接続された第１乃至第ｎメモリストリング（ｎは２以上の整数）と、
第１ワード線と、
第１乃至第ｎゲート線と
を備え、
前記第１乃至第ｎメモリストリング間で、前記複数のメモリセルトランジスタのうちの対応するメモリセルトランジスタのゲートは、前記第１ワード線に接続され、
前記第１メモリストリングは、前記第１ビット線と、前記直列接続された前記複数のメモリセルトランジスタとの間に第１トランジスタを有し、前記第１トランジスタのドレインは前記第１ビット線に接続され、前記第１トランジスタのソースは、前記直列接続された前記複数のメモリセルトランジスタの一端に接続され、
前記第ｎメモリストリングは、前記第１ビット線と、前記直列接続された前記複数のメモリセルトランジスタとの間に、直列接続された第１乃至第ｎトランジスタを有し、前記第ｎトランジスタのドレインは前記第１ビット線に接続され、前記第１トランジスタのソースは、前記直列接続された前記複数のメモリセルトランジスタの一端に接続され、
前記第ｎメモリストリング中の前記第１乃至第ｎトランジスタのゲートは、それぞれ前記第１乃至第ｎゲート線に接続され、前記第１メモリストリング中の前記第１トランジスタのゲートは、前記第ｎメモリストリング中の前記第１トランジスタのゲートとともに前記第１ゲート線に接続され、
前記第ｎメモリストリング中の前記第１乃至第ｎトランジスタのうち、前記第ｎトランジスタは、前記第ｎトランジスタ以外のトランジスタよりも大きい閾値電圧を有し、前記第１メモリストリング中の前記第１トランジスタは、前記第ｎメモリストリング中の前記第１トランジスタよりも大きい閾値電圧を有する、
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのような半導体記憶装置においては、高集積化、大容量化のために３次元のメモリ構造が採用され得る。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１８／０２３３５１３号明細書
【特許文献2】米国特許出願公開第２０１７／０２７８８６０号明細書
【特許文献3】特開２０１９－０７９８８５号公報
【特許文献4】特開２０１９－１２５６７３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
セル集積度を向上させることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
実施形態に係る半導体記憶装置は、第１領域及び第１領域と第１方向に並ぶ第２領域を含む第１配線層と、第１方向と交差する第２方向に、第１配線層よりも上方に配置され、第１領域を含まず且つ第２領域を含む第２配線層とを有する積層配線と、第１領域に配置され、第２方向に第１配線層を通過する第１メモリピラーと、第２領域に配置され、第２方向に第１配線層及び第２配線層を通過する第２メモリピラーとを備える。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字または数字を付加する場合がある。
【0008】
１． 実施形態
１．１ 構成
１．１．１ メモリシステムの構成
実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、メモリシステムの構成の一例を示すブロック図である。メモリシステムは、外部のホスト機器（図示せず）に接続されるように構成された記憶装置である。メモリシステムは、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、またはＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及び半導体記憶装置３を含む。
１．１ 構成
１．１．１ メモリシステムの構成
実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、メモリシステムの構成の一例を示すブロック図である。メモリシステムは、外部のホスト機器（図示せず）に接続されるように構成された記憶装置である。メモリシステムは、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、またはＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及び半導体記憶装置３を含む。
【0009】
メモリコントローラ２は、例えば、ＳｏＣ（system-on-a-chip）のような集積回路である。メモリコントローラ２は、ホスト機器からの要求に基づいて、半導体記憶装置３を制御する。具体的には、例えば、メモリコントローラ２は、ホスト機器から書き込みを要求されたデータを半導体記憶装置３に書き込む。また、メモリコントローラ２は、ホスト機器から読み出しを要求されたデータを半導体記憶装置３から読み出してホスト機器に送信する。
【0010】
半導体記憶装置３は、データを不揮発に記憶するメモリである。半導体記憶装置３は、例えば、ＮＡＮＤ型フラッシュメモリである。
【0011】
１．１．２ 半導体記憶装置の構成
引き続き、図１を参照して、半導体記憶装置３の構成について説明する。
引き続き、図１を参照して、半導体記憶装置３の構成について説明する。
【0012】
半導体記憶装置３は、例えば、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を含む。
【0013】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルトランジスタの集合である。ブロックＢＬＫは、例えば、データの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルトランジスタは、例えば、１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【0014】
コマンドレジスタ１１は、半導体記憶装置３がメモリコントローラ２から受信したコマンドＣＭＤを記憶する回路である。コマンドＣＭＤは、例えば、シーケンサ１３に読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含む。
【0015】
アドレスレジスタ１２は、半導体記憶装置３がメモリコントローラ２から受信したアドレスＡＤＤを記憶する回路である。アドレスＡＤＤは、例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含む。ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、例えば、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【0016】
シーケンサ１３は、予め定められたプログラムに従って、他の回路の動作を制御する回路である。シーケンサ１３は、半導体記憶装置３全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に記憶されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御する。例えば、シーケンサ１３は、読み出し動作、書き込み動作、及び消去動作等を実行する。
【0017】
ドライバモジュール１４は、読み出し動作、書き込み動作、及び消去動作等で使用される電圧を生成する回路である。ドライバモジュール１４は、例えば、アドレスレジスタ１２に記憶されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に、生成した電圧を印加する。
【0018】
ロウデコーダモジュール１５は、アドレスレジスタ１２に記憶されたブロックアドレスＢＡｄに基づいて、メモリセルアレイ１０内の１つのブロックＢＬＫを選択する回路である。ロウデコーダモジュール１５は、例えば、選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【0019】
センスアンプモジュール１６は、アドレスレジスタ１２に記憶されたカラムアドレスＣＡｄに基づいて、ビット線を選択する。センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに基づく電圧を、選択されたビット線に印加する。また、センスアンプモジュール１６は、読み出し動作において、選択されたビット線の電圧に基づいてメモリセルトランジスタに記憶されたデータを判定する。センスアンプモジュール１６は、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【0020】
１．１．３ メモリセルアレイの回路構成
メモリセルアレイ１０の回路構成について、図２を用いて説明する。図２は、メモリセルアレイ１０の回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫが示される。他のブロックＢＬＫも、図２と同様の構成を有する。
メモリセルアレイ１０の回路構成について、図２を用いて説明する。図２は、メモリセルアレイ１０の回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫが示される。他のブロックＢＬＫも、図２と同様の構成を有する。
【0021】
ブロックＢＬＫは、例えば、４つのストリングユニットＳＵ０～ＳＵ３を含む。ストリングユニットＳＵは、後述するＮＡＮＤストリングＮＳの集合である。例えば、書き込み動作または読み出し動作において、ストリングユニットＳＵ内のＮＡＮＤストリングＮＳが一括して選択される。
【0022】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳ（メモリストリング）を含む。ストリングユニットＳＵ０内の各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１ａ～ＳＴ１ｄ及びＳＴ２を含む。ストリングユニットＳＵ１内の各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１ｂ～ＳＴ１ｄ及びＳＴ２を含む。ストリングユニットＳＵ２内の各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１ｃ、ＳＴ１ｄ、及びＳＴ２を含む。ストリングユニットＳＵ３内の各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１ｄ及びＳＴ２を含む。メモリセルトランジスタＭＴは、データを不揮発に記憶する。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含む。選択トランジスタＳＴ１ａ～ＳＴ１ｄ及びＳＴ２は、スイッチング素子である。選択トランジスタＳＴ１ａ～ＳＴ１ｄ及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。以下では、選択トランジスタＳＴ１ａ～ＳＴ１ｄを区別しない場合は、単に「選択トランジスタＳＴ１」と表記する。
【0023】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。選択トランジスタＳＴ１ｄのソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。ストリングユニットＳＵ０内の各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１ａ～ＳＴ１ｄは、関連付けられたビット線ＢＬとメモリセルトランジスタＭＴ０～ＭＴ７の一端との間に直列接続される。選択トランジスタＳＴ１ａのドレインは、関連付けられたビット線ＢＬに接続される。ストリングユニットＳＵ１内の各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１ｂ～ＳＴ１ｄは、関連付けられたビット線ＢＬとメモリセルトランジスタＭＴ０～ＭＴ７の一端との間に直列接続される。選択トランジスタＳＴ１ｂのドレインは、関連付けられたビット線ＢＬに接続される。ストリングユニットＳＵ２内の各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１ｃ及びＳＴ１ｄは、関連付けられたビット線ＢＬとメモリセルトランジスタＭＴ０～ＭＴ７の一端との間に直列接続される。選択トランジスタＳＴ１ｃのドレインは、関連付けられたビット線ＢＬに接続される。ストリングユニットＳＵ３内の各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１ｄのドレインは、関連付けられたビット線ＢＬに接続される。すなわち、ストリングユニットＳＵ３内の各ＮＡＮＤストリングＮＳにおける選択トランジスタＳＴ１ｄは、関連付けられたビット線ＢＬとメモリセルトランジスタＭＴ０～ＭＴ７の一端との間に接続される。
【0024】
このように、各ＮＡＮＤストリングＮＳは、関連付けられたビット線ＢＬとソース線ＳＬとの間に接続されている。１つのビット線ＢＬに接続された複数のＮＡＮＤストリングＮＳ間で、メモリセルトランジスタＭＴ０～ＭＴ７のうちの対応するメモリセルトランジスタのゲートは、共通のワード線ＷＬに接続される。
【0025】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０内の選択トランジスタＳＴ１ａのゲートは、選択ゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ０及びＳＵ１内の選択トランジスタＳＴ１ｂのゲートは、選択ゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ０～ＳＵ２内の選択トランジスタＳＴ１ｃのゲートは、選択ゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１ｄのゲートは、選択ゲート線ＳＧＤ３に接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。
【0026】
ストリングユニットＳＵ０内のＮＡＮＤストリングＮＳ中の選択トランジスタＳＴ１ａ～ＳＴ１ｄのうち、選択トランジスタＳＴ１ａは、選択トランジスタＳＴ１ｂ～ＳＴ１ｄよりも大きい閾値電圧を有する。ストリングユニットＳＵ１内のＮＡＮＤストリングＮＳ中の選択トランジスタＳＴ１ｂ～ＳＴ１ｄのうち、選択トランジスタＳＴ１ｂは、選択トランジスタＳＴ１ｃ及びＳＴ１ｄよりも大きい閾値電圧を有する。ストリングユニットＳＵ２内のＮＡＮＤストリングＮＳ中の選択トランジスタＳＴ１ｃ及びＳＴ１ｄのうち、選択トランジスタＳＴ１ｃは、選択トランジスタＳＴ１ｄよりも大きい閾値電圧を有する。
【0027】
また、ストリングユニットＳＵ３内のＮＡＮＤストリングＮＳ中の選択トランジスタＳＴ１ｄは、ストリングユニットＳＵ０～ＳＵ２内のＮＡＮＤストリングＮＳ中の選択トランジスタＳＴ１ｄよりも大きい閾値電圧を有する。ストリングユニットＳＵ２内のＮＡＮＤストリングＮＳ中の選択トランジスタＳＴ１ｃは、ストリングユニットＳＵ０及びＳＵ１内のＮＡＮＤストリングＮＳ中の選択トランジスタＳＴ１ｃよりも大きい閾値電圧を有する。ストリングユニットＳＵ１内のＮＡＮＤストリングＮＳ中の選択トランジスタＳＴ１ｂは、ストリングユニットＳＵ０内のＮＡＮＤストリングＮＳ中の選択トランジスタＳＴ１ｂよりも大きな閾値電圧を有する。なお、各選択トランジスタＳＴ１の閾値電圧の詳細については後述する。
【0028】
ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスＣＡｄが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスＣＡｄが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば、複数のブロックＢＬＫ間で共有される。
【0029】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えば、セルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に基づいて２ページデータ以上の記憶容量を有し得る。
【0030】
なお、メモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫに含まれるストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。例えば、各ＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ１の個数は、１つ以上、各ブロックＢＬＫに含まれるストリングユニットＳＵの個数以下である。
【0031】
１．１．４ メモリセルアレイの構造
メモリセルアレイ１０の構造について、図３～図５を用いて説明する。以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応する。Ｙ方向はビット線ＢＬの延伸方向に対応する。Ｚ方向は半導体記憶装置３の形成に使用される半導体基板の表面に対する鉛直方向に対応する。平面図において、図を見易くするために、ハッチングが適宜付加される。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図において、図を見易くするために、構成の図示が適宜省略される。
メモリセルアレイ１０の構造について、図３～図５を用いて説明する。以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応する。Ｙ方向はビット線ＢＬの延伸方向に対応する。Ｚ方向は半導体記憶装置３の形成に使用される半導体基板の表面に対する鉛直方向に対応する。平面図において、図を見易くするために、ハッチングが適宜付加される。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図において、図を見易くするために、構成の図示が適宜省略される。
【0032】
（メモリセルアレイ１０の平面構造）
図３は、メモリセルアレイ１０の平面構造の一例を示す平面図である。図３では、２つのブロックＢＬＫ０及びＢＬＫ１に対応する領域が示される。以下では、選択ゲート線ＳＧＤ０～ＳＧＤ３がそれぞれ２つ（２層）設けられる場合について説明する。下層の選択ゲート線ＳＧＤ０（以下、「ＳＧＤ０ａ」）と、上層の選択ゲート線ＳＧＤ０（以下、「ＳＧＤ０ｂ」）とを合わせて、「選択ゲート線群ＳＧＤＧ０」と表記する。下層の選択ゲート線ＳＧＤ１（以下、「ＳＧＤ１ａ」）と、上層の選択ゲート線ＳＧＤ１（以下、「ＳＧＤ１ｂ」）とを合わせて、「選択ゲート線群ＳＧＤＧ１」と表記する。下層の選択ゲート線ＳＧＤ２（以下、「ＳＧＤ２ａ」）と、上層の選択ゲート線ＳＧＤ２（以下、「ＳＧＤ２ｂ」）とを合わせて、「選択ゲート線群ＳＧＤＧ２」と表記する。下層の選択ゲート線ＳＧＤ３（以下、「ＳＧＤ３ａ」）と、上層の選択ゲート線ＳＧＤ３（以下、「ＳＧＤ３ｂ」）とを合わせて、「選択ゲート線群ＳＧＤＧ３」と表記する。
図３は、メモリセルアレイ１０の平面構造の一例を示す平面図である。図３では、２つのブロックＢＬＫ０及びＢＬＫ１に対応する領域が示される。以下では、選択ゲート線ＳＧＤ０～ＳＧＤ３がそれぞれ２つ（２層）設けられる場合について説明する。下層の選択ゲート線ＳＧＤ０（以下、「ＳＧＤ０ａ」）と、上層の選択ゲート線ＳＧＤ０（以下、「ＳＧＤ０ｂ」）とを合わせて、「選択ゲート線群ＳＧＤＧ０」と表記する。下層の選択ゲート線ＳＧＤ１（以下、「ＳＧＤ１ａ」）と、上層の選択ゲート線ＳＧＤ１（以下、「ＳＧＤ１ｂ」）とを合わせて、「選択ゲート線群ＳＧＤＧ１」と表記する。下層の選択ゲート線ＳＧＤ２（以下、「ＳＧＤ２ａ」）と、上層の選択ゲート線ＳＧＤ２（以下、「ＳＧＤ２ｂ」）とを合わせて、「選択ゲート線群ＳＧＤＧ２」と表記する。下層の選択ゲート線ＳＧＤ３（以下、「ＳＧＤ３ａ」）と、上層の選択ゲート線ＳＧＤ３（以下、「ＳＧＤ３ｂ」）とを合わせて、「選択ゲート線群ＳＧＤＧ３」と表記する。
【0033】
なお、選択ゲート線ＳＧＤ０～ＳＧＤ３の各々は、１つであってもよいし、３つ以上であってもよい。選択ゲート線ＳＧＤ０～ＳＧＤ３の各々が１つである場合、選択ゲート線群ＳＧＤＧ０は、１つの選択ゲート線ＳＧＤ０を含む。選択ゲート線群ＳＧＤＧ１は、１つの選択ゲート線ＳＧＤ１を含む。選択ゲート線群ＳＧＤＧ２は、１つの選択ゲート線ＳＧＤ２を含む。選択ゲート線群ＳＧＤＧ３は、１つの選択ゲート線ＳＧＤ３を含む。選択ゲート線ＳＧＤ０～ＳＧＤ３の各々が３つ以上である場合、選択ゲート線群ＳＧＤＧ０は、３つ以上の選択ゲート線ＳＧＤ０を含む。選択ゲート線群ＳＧＤＧ１は、３つ以上の選択ゲート線ＳＧＤ１を含む。選択ゲート線群ＳＧＤＧ２は、３つ以上の選択ゲート線ＳＧＤ２を含む。選択ゲート線群ＳＧＤＧ３は、３つ以上の選択ゲート線ＳＧＤ３を含む。
【0034】
メモリセルアレイ１０は、例えば、Ｘ方向においてメモリ領域ＭＡ及び引出領域ＨＡに分割される。メモリ領域ＭＡは、引出領域ＨＡとＸ方向に隣り合っている。メモリ領域ＭＡ及び引出領域ＨＡは、下層から選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線群ＳＧＤＧ３～ＳＧＤＧ０の順にＺ方向に離間して積層された配線を含む。以下、複数の配線層２２～２４（選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線群ＳＧＤＧ０～ＳＧＤＧ３）が、下層から選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線群ＳＧＤＧ３～ＳＧＤＧ０の順にＺ方向に離間して積層された配線を「積層配線ＳＩ」と表記する。メモリ領域ＭＡは、複数のＮＡＮＤストリングＮＳを含む領域である。引出領域ＨＡは、積層配線ＳＩと、ロウデコーダモジュール１５との間の接続に使用される領域である。
【0035】
メモリセルアレイ１０は、複数の部材ＳＬＴを含む。
【0036】
複数の部材ＳＬＴは、例えば、それぞれがＸ方向に延びたライン形状を有し、Ｙ方向に並んで配置されている。部材ＳＬＴは、メモリ領域ＭＡ及び引出領域ＨＡを横切る。換言すると、複数の部材ＳＬＴは、積層配線ＳＩ内を、互いにＹ方向に離間して配置されつつ、Ｚ方向及びＸ方向に延伸して積層配線ＳＩをＹ方向に分断する。Ｙ方向に並んだ２つの部材ＳＬＴの間に１つのブロックＢＬＫが配置されている。換言すると、Ｙ方向に隣り合う２つのブロックＢＬＫの間に、部材ＳＬＴが設けられている。部材ＳＬＴは、Ｙ方向に隣り合う２つのブロックＢＬＫの積層配線ＳＩを分断する。図３の例では、Ｙ方向に並ぶ３つの部材ＳＬＴが設けられている。３つの部材ＳＬＴの間には、２つのブロックＢＬＫ０及びＢＬＫ１がそれぞれ配置されている。
【0037】
部材ＳＬＴは、例えば、コンタクトプラグＬＩ及びスペーサＳＰを含む。コンタクトプラグＬＩは、例えば、Ｘ方向に延びたライン形状を有する。コンタクトプラグＬＩは、例えば、ソース線ＳＬとメモリセルアレイ１０の上方に設けられた配線とを電気的に接続する。コンタクトプラグＬＩは、導電材料により構成され、例えば、タングステンを含む。スペーサＳＰは、コンタクトプラグＬＩの側面に設けられる。換言すると、コンタクトプラグＬＩは、ＸＹ平面での平面視においてスペーサＳＰに囲まれる。コンタクトプラグＬＩと、当該コンタクトプラグＬＩとＹ方向に隣り合う積層配線ＳＩとの間は、スペーサＳＰによって離隔及び絶縁される。スペーサＳＰは、絶縁材料により構成され、例えば、酸化シリコンを含む。なお、部材ＳＬＴは、コンタクトプラグＬＩを含んでいなくてもよい。
【0038】
メモリ領域ＭＡにおいて、複数の配線層２４（選択ゲート線群ＳＧＤＧ０～ＳＧＤＧ３）のそれぞれは、テラス部分を有する。選択ゲート線群ＳＧＤＧ０のメモリ領域ＭＡにおけるテラス部分は、選択ゲート線ＳＧＤ０ｂの上面である。選択ゲート線群ＳＧＤＧ１のメモリ領域ＭＡにおけるテラス部分は、選択ゲート線ＳＧＤ１ｂのＹ方向の端部の上面である。選択ゲート線群ＳＧＤＧ２のメモリ領域ＭＡにおけるテラス部分は、選択ゲート線ＳＧＤ２ｂのＹ方向の端部の上面である。選択ゲート線群ＳＧＤＧ３のメモリ領域ＭＡにおけるテラス部分は、選択ゲート線ＳＧＤ３ｂのＹ方向の端部の上面である。
【0039】
選択ゲート線ＳＧＤ３ｂとして機能する配線層２４のテラス部分の上方において、選択ゲート線ＳＧＤ０ａ、ＳＧＤ０ｂ、ＳＧＤ１ａ、ＳＧＤ１ｂ、ＳＧＤ２ａ、及びＳＧＤ２ｂとしてそれぞれ機能する６つの配線層２４は、廃されている。選択ゲート線ＳＧＤ２ｂとして機能する配線層２４のテラス部分の上方において、選択ゲート線ＳＧＤ０ａ、ＳＧＤ０ｂ、ＳＧＤ１ａ、及びＳＧＤ１ｂとしてそれぞれ機能する４つの配線層２４は、廃されている。選択ゲート線ＳＧＤ１ｂとして機能する配線層２４のテラス部分の上方において、選択ゲート線ＳＧＤ０ａ及びＳＧＤ０ｂとしてそれぞれ機能する２つの配線層２４は廃されている。このように、メモリ領域ＭＡは、複数の配線層２４（選択ゲート線群ＳＧＤＧ０～ＳＧＤＧ３）のＹ方向の端部が階段状に引き出された階段部分を有する。
【0040】
選択ゲート線群ＳＧＤＧ０～ＳＧＤＧ３の上記構造により、Ｙ方向に並んだ２つの部材ＳＬＴの間の領域は、選択ゲート線群ＳＧＤＧ０～ＳＧＤＧ３を含む領域、選択ゲート線群ＳＧＤＧ１～ＳＧＤＧ３を含むが、選択ゲート線群ＳＧＤＧ０を含まない領域、選択ゲート線群ＳＧＤＧ２及びＳＧＤＧ３を含むが、選択ゲート線群ＳＧＤＧ０及びＳＧＤＧ１を含まない領域、及び選択ゲート線群ＳＧＤＧ３を含むが、選択ゲート線群ＳＧＤＧ０～ＳＧＤＧ２を含まない領域に分割される。これらの各領域は、ストリングユニットＳＵ０～ＳＵ３にそれぞれ対応する。
【0041】
ブロックＢＬＫ０及びＢＬＫ１の各々において、ストリングユニットＳＵ０～ＳＵ３は、Ｙ方向において、ブロックＢＬＫ０とブロックＢＬＫ１との間の部材ＳＬＴ側から、ストリングユニットＳＵ０、ストリングユニットＳＵ１、ストリングユニットＳＵ２、ストリングユニットＳＵ３の順に並ぶ。
【0042】
メモリ領域ＭＡにおいて、メモリセルアレイ１０は、例えば、複数のメモリピラーＭＰ、複数のコンタクトプラグＣＶ、及び複数の配線層２５（ビット線ＢＬ）を含む。
【0043】
メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、Ｙ方向に隣り合う２つの部材ＳＬＴの間の領域において、例えば、１６列の千鳥状に配置される。
【0044】
複数のビット線ＢＬは、例えば、それぞれがＹ方向に延びたライン形状を有し、Ｘ方向に並んで配置されている。ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰの上方に位置するように配置される。図３の例では、１つのメモリピラーＭＰの上方に、２つのビット線ＢＬが位置するように配置されている。メモリピラーＭＰは、当該メモリピラーＭＰの上方に位置するように配置された複数のビット線ＢＬのうち１つのビット線ＢＬに、コンタクトプラグＣＶを介して電気的に接続される。
【0045】
引出領域ＨＡにおいて、複数の配線層２２～２４（選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線群ＳＧＤＧ０～ＳＧＤＧ３）のそれぞれは、テラス部分を有する。複数の配線層２２～２４（選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線群ＳＧＤＧ０～ＳＧＤＧ３）の引出領域ＨＡにおけるテラス部分は、複数の配線層２２～２４のＸ方向の端部の上面である。このテラス部分は、複数の配線層２２～２４とメモリセルアレイ１０の上方に設けられた配線とを電気的に接続するための図示せぬコンタクトプラグが設けられる領域である。このように、引出領域ＨＡは、積層配線ＳＩ（選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線群ＳＧＤＧ０～ＳＧＤＧ３）のＸ方向の端部が階段状に引き出された階段部分を有する。なお、引出領域ＨＡにおいて、積層配線ＳＩは、階段部分を有していなくてもよい。
【0046】
【0047】
メモリセルアレイ１０の平面構造は、以上で説明された構造に限定されない。例えば、選択ゲート線群ＳＧＤＧの数は、ストリングユニットＳＵの個数に基づいて任意の数に設計され得る。
【0048】
【0049】
メモリ領域ＭＡにおいて、メモリセルアレイ１０は、例えば、半導体基板２０、配線層２１、及び絶縁層３０～３４を更に含む。
【0050】
半導体基板２０の上には、絶縁層３０が設けられている。絶縁層３０は、例えば、ロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する回路（図示せず）を含む。絶縁層３０は、絶縁材料により構成され、例えば、酸化シリコンを含む。絶縁層３０の上には、配線層２１が設けられている。配線層２１は、例えば、ＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。配線層２１は、導電材料により構成され、例えば、リンがドープされたシリコンを含む。
【0051】
配線層２１の上には、絶縁層３１が設けられている。絶縁層３１は、絶縁材料により構成され、例えば、酸化シリコンを含む。絶縁層３１の上には、配線層２２が設けられている。配線層２２は、例えば、ＸＹ平面に沿って広がった板状に形成される。配線層２２は、選択ゲート線ＳＧＳとして使用される。配線層２２は、導電材料により構成され、例えば、タングステンを含む。
【0052】
配線層２２の上には、複数の絶縁層３２と複数の配線層２３とが１層ずつ交互に積層されている。換言すると、配線層２２の上方には、Ｚ方向に離間された複数の配線層２３が設けられている。配線層２３は、例えば、ＸＹ平面に沿って広がった板状に形成される。複数の配線層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。絶縁層３２は、絶縁材料により構成され、例えば、酸化シリコンを含む。配線層２３は、導電材料により構成され、例えば、タングステンを含む。
【0053】
最上層の配線層２３（すなわち、ワード線ＷＬ７）の上には、複数の絶縁層３３と複数の配線層２４とが１層ずつ交互に積層されている。換言すると、最上層の配線層２３の上方には、Ｚ方向に離間された複数の配線層２４が設けられている。配線層２４は、例えば、ＸＹ平面に沿って広がった板状に形成される。複数の配線層２４は、半導体基板２０側から順に、それぞれ選択ゲート線ＳＧＤ３ａ、ＳＧＤ３ｂ、ＳＧＤ２ａ、ＳＧＤ２ｂ、ＳＧＤ１ａ、ＳＧＤ１ｂ、ＳＧＤ０ａ、及びＳＧＤ０ｂとして使用される。絶縁層３３は、絶縁材料により構成され、例えば、酸化シリコンを含む。配線層２４は、導電材料により構成され、例えば、タングステンを含む。
【0054】
図４の例では、選択ゲート線群ＳＧＤＧ０～ＳＧＤＧ３が、Ｙ方向に段差を有する階段状に設けられる場合が示される。具体的には、選択ゲート線ＳＧＤ０ｂと、選択ゲート線ＳＧＤ１ｂとは、Ｙ方向に２段の段差を有する。選択ゲート線ＳＧＤ１ｂと、選択ゲート線ＳＧＤ２ｂとは、Ｙ方向に２段の段差を有する。選択ゲート線ＳＧＤ２ｂと、選択ゲート線ＳＧＤ３ｂとは、Ｙ方向に２段の段差を有する。換言すると、選択ゲート線ＳＧＤ１ｂのテラス部分は、選択ゲート線ＳＧＤ０ｂのテラス部分よりもＹ方向に２段下がった位置にある。選択ゲート線ＳＧＤ２ｂのテラス部分は、選択ゲート線ＳＧＤ１ｂのテラス部分よりもＹ方向に２段下がった位置にある。選択ゲート線ＳＧＤ３ｂのテラス部分は、選択ゲート線ＳＧＤ２ｂのテラス部分よりもＹ方向に２段下がった位置にある。
【0055】
また、ストリングユニットＳＵ０は、選択ゲート線群ＳＧＤＧ０～ＳＧＤＧ３（選択ゲート線ＳＧＤ０ａ、ＳＧＤ０ｂ、ＳＧＤ１ａ、ＳＧＤ１ｂ、ＳＧＤ２ａ、ＳＧＤ２ｂ、ＳＧＤ３ａ、及びＳＧＤ３ｂ）を含む。ストリングユニットＳＵ１は、選択ゲート線群ＳＧＤＧ１～ＳＧＤＧ３（選択ゲート線ＳＧＤ１ａ、ＳＧＤ１ｂ、ＳＧＤ２ａ、ＳＧＤ２ｂ、ＳＧＤ３ａ、及びＳＧＤ３ｂ）を含むが、選択ゲート線群ＳＧＤＧ０を含まない。ストリングユニットＳＵ２は、選択ゲート線群ＳＧＤＧ２及びＳＧＤＧ３（選択ゲート線ＳＧＤ２ａ、ＳＧＤ２ｂ、ＳＧＤ３ａ、及びＳＧＤ３ｂ）を含むが、選択ゲート線群ＳＧＤＧ０及びＳＧＤＧ１を含まない。ストリングユニットＳＵ３は、選択ゲート線群ＳＧＤＧ３（選択ゲート線ＳＧＤ３ａ及びＳＧＤ３ｂ）を含むが、選択ゲート線群ＳＧＤＧ０～ＳＧＤＧ２を含まない。
【0056】
換言すると、選択ゲート線ＳＧＤ０ａ及びＳＧＤ０ｂは、ストリングユニットＳＵ０に含まれるが、ストリングユニットＳＵ１～ＳＵ３に含まれない。選択ゲート線ＳＧＤ１ａ及びＳＧＤ１ｂは、ストリングユニットＳＵ０及びＳＵ１に含まれるが、ストリングユニットＳＵ２及びＳＵ３に含まれない。選択ゲート線ＳＧＤ２ａ及びＳＧＤ２ｂは、ストリングユニットＳＵ０～ＳＵ２に含まれるが、ストリングユニットＳＵ３に含まれない。選択ゲート線ＳＧＤ３ａ及びＳＧＤ３ｂは、ストリングユニットＳＵ０～ＳＵ３に含まれる。
【0057】
各ストリングユニットＳＵ内の最上層の配線層２４の上には、絶縁層３３が設けられている。各ストリングユニットＳＵ内の最上層の絶縁層３３の上には、絶縁層３４が設けられている。絶縁層３４は、絶縁材料により構成され、例えば、酸化シリコンを含む。
【0058】
絶縁層３４の上には、配線層２５が設けられている。配線層２５は、例えば、Ｙ方向に延びるライン状に形成され、ビット線ＢＬとして使用される。配線層２５は、導電材料により構成され、例えば、銅を含む。
【0059】
メモリピラーＭＰは、Ｚ方向に延びる。メモリピラーＭＰは、絶縁層３１～３３及び配線層２２～２４を貫通（通過）している。メモリピラーＭＰは、例えば、円柱形状を有する。メモリピラーＭＰの下端は、配線層２１と接している。
【0060】
メモリピラーＭＰと配線層２２とが交差した部分（交差部分）は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと１つの配線層２３（配線層２４よりもＺ方向の下方に配置される配線層）とが交差した部分は、メモリセルトランジスタＭＴとして機能する。換言すると、メモリピラーＭＰ（後述する半導体層４１）と１つの配線層２３とが交差した部分にメモリセルトランジスタＭＴが形成される。メモリピラーＭＰと２つの配線層２４（選択ゲート線群ＳＧＤＧ）とが交差した部分は、選択トランジスタＳＴ１として機能する。換言すると、メモリピラーＭＰ（後述する半導体層４１）と２つの配線層２４（選択ゲート線群ＳＧＤＧ）とが交差した部分に選択トランジスタＳＴ１が形成される。すなわち、メモリピラーＭＰと選択ゲート線群ＳＧＤＧ０とが交差した部分に選択トランジスタＳＴ１ａが形成される。メモリピラーＭＰと選択ゲート線群ＳＧＤＧ１とが交差した部分に選択トランジスタＳＴ１ｂが形成される。メモリピラーＭＰと選択ゲート線群ＳＧＤＧ２とが交差した部分に選択トランジスタＳＴ１ｃが形成される。メモリピラーＭＰと選択ゲート線群ＳＧＤＧ３とが交差した部分に選択トランジスタＳＴ１ｄが形成される。
【0061】
メモリピラーＭＰは、例えば、コア部材４０、半導体層４１、及び積層膜４２を含む。
【0062】
コア部材４０は、Ｚ方向に沿って延びる。例えば、コア部材４０の上端は、各ストリングユニットＳＵ内の最上層の配線層２４よりも上層に位置し、コア部材４０の下端は、配線層２１よりも上層に位置する。コア部材４０は、絶縁材料により構成され、例えば、酸化シリコンを含む。
【0063】
半導体層４１は、コア部材４０の周囲を覆っている。メモリピラーＭＰの下端において、半導体層４１の一部は、配線層２１と接している。半導体層４１は、Ｚ方向に絶縁層３１～３３及び配線層２２～２４を貫通（通過）している。半導体層４１は、例えば、シリコンを含む。
【0064】
積層膜４２は、半導体層４１と配線層２１とが接触した部分を除いて、半導体層４１の側面及び底面を覆っている。
【0065】
ストリングユニットＳＵ０内のメモリピラーＭＰ（半導体層４１）の上端は、ストリングユニットＳＵ１内のメモリピラーＭＰ（半導体層４１）の上端よりもＺ方向の上方に位置する。ストリングユニットＳＵ１内のメモリピラーＭＰ（半導体層４１）の上端は、ストリングユニットＳＵ２内のメモリピラーＭＰ（半導体層４１）の上端よりもＺ方向の上方に位置する。ストリングユニットＳＵ２内のメモリピラーＭＰ（半導体層４１）の上端は、ストリングユニットＳＵ３内のメモリピラーＭＰ（半導体層４１）の上端よりもＺ方向の上方に位置する。
【0066】
換言すると、Ｚ方向において、ストリングユニットＳＵ１内のメモリピラーＭＰ（半導体層４１）の上端は、選択ゲート線ＳＧＤ１ｂと選択ゲート線ＳＧＤ０ａ（ＳＧＤ０ｂ）との間に位置する。ストリングユニットＳＵ０内のメモリピラーＭＰ（半導体層４１）の上端は、選択ゲート線ＳＧＤ０ａ（ＳＧＤ０ｂ）よりも上方に位置する。Ｚ方向において、ストリングユニットＳＵ２内のメモリピラーＭＰ（半導体層４１）の上端は、選択ゲート線ＳＧＤ２ｂと選択ゲート線ＳＧＤ１ａ（ＳＧＤ１ｂ）との間に位置する。ストリングユニットＳＵ１内のメモリピラーＭＰ（半導体層４１）の上端は、選択ゲート線ＳＧＤ１ａ（ＳＧＤ１ｂ）よりも上方に位置する。Ｚ方向において、ストリングユニットＳＵ３内のメモリピラーＭＰ（半導体層４１）の上端は、選択ゲート線ＳＧＤ３ｂと選択ゲート線ＳＧＤ２ａ（ＳＧＤ２ｂ）との間に位置する。ストリングユニットＳＵ２内のメモリピラーＭＰ（半導体層４１）の上端は、選択ゲート線ＳＧＤ２ａ（ＳＧＤ２ｂ）よりも上方に位置する。
【0067】
また、ストリングユニットＳＵ０に配置されたメモリピラーＭＰは、Ｚ方向に選択ゲート線ＳＧＤ３ａ、ＳＧＤ３ｂ、ＳＧＤ２ａ、ＳＧＤ２ｂ、ＳＧＤ１ａ、ＳＧＤ１ｂ、ＳＧＤ０ａ、及びＳＧＤ０ｂを貫通する。ストリングユニットＳＵ１に配置されたメモリピラーＭＰは、Ｚ方向に選択ゲート線ＳＧＤ３ａ、ＳＧＤ３ｂ、ＳＧＤ２ａ、ＳＧＤ２ｂ、ＳＧＤ１ａ、及びＳＧＤ１ｂを貫通し、選択ゲート線ＳＧＤ０ａ及びＳＧＤ０ｂを貫通しない。ストリングユニットＳＵ２に配置されたメモリピラーＭＰは、Ｚ方向に選択ゲート線ＳＧＤ３ａ、ＳＧＤ３ｂ、ＳＧＤ２ａ、及びＳＧＤ２ｂを貫通し、選択ゲート線ＳＧＤ１ａ、ＳＧＤ１ｂ、ＳＧＤ０ａ、及びＳＧＤ０ｂを貫通しない。ストリングユニットＳＵ３に配置されたメモリピラーＭＰは、Ｚ方向に選択ゲート線ＳＧＤ３ａ及びＳＧＤ３ｂを貫通し、選択ゲート線ＳＧＤ２ａ、ＳＧＤ２ｂ、ＳＧＤ１ａ、ＳＧＤ１ｂ、ＳＧＤ０ａ、及びＳＧＤ０ｂを貫通しない。
【0068】
選択ゲート線ＳＧＤ０ｂは、ストリングユニットＳＵ０内のメモリピラーＭＰの上端から１番目の配線層である。選択ゲート線ＳＧＤ１ｂは、ストリングユニットＳＵ１内のメモリピラーＭＰの上端から１番目の配線層である。選択ゲート線ＳＧＤ２ｂは、ストリングユニットＳＵ２内のメモリピラーＭＰの上端から１番目の配線層である。選択ゲート線ＳＧＤ３ｂは、ストリングユニットＳＵ３内のメモリピラーＭＰの上端から１番目の配線層である。
【0069】
ストリングユニットＳＵ１内のメモリピラーＭＰの上端から選択ゲート線ＳＧＤ１ｂまでの高さは、例えば、ストリングユニットＳＵ０内のメモリピラーＭＰの上端から選択ゲート線ＳＧＤ０ｂまでの高さと略同じである。ストリングユニットＳＵ２内のメモリピラーＭＰの上端から選択ゲート線ＳＧＤ２ｂまでの高さ、及びストリングユニットＳＵ３内のメモリピラーＭＰの上端から選択ゲート線ＳＧＤ３ｂまでの高さについても同様である。
【0070】
半導体層４１の上には、コンタクトプラグＣＶが設けられている。コンタクトプラグＣＶは、例えば、Ｚ方向に延びる柱状に形成される。コンタクトプラグＣＶの上端は、配線層２５と接している。コンタクトプラグＣＶは、メモリピラーＭＰ（半導体層４１）と、メモリセルアレイ１０の上方に設けられた配線層２５との間を電気的に接続する。コンタクトプラグＣＶの高さは、ストリングユニットＳＵ毎に異なる。具体的には、ストリングユニットＳＵ０内のコンタクトプラグＣＶの高さは、ストリングユニットＳＵ１内のコンタクトプラグＣＶの高さよりも小さい。ストリングユニットＳＵ１内のコンタクトプラグＣＶの高さは、ストリングユニットＳＵ２内のコンタクトプラグＣＶの高さよりも小さい。ストリングユニットＳＵ２内のコンタクトプラグＣＶの高さは、ストリングユニットＳＵ３内のコンタクトプラグＣＶの高さよりも小さい。図４で示した断面構造において、ストリングユニットＳＵ０～ＳＵ３に配置された複数のメモリピラーＭＰ（半導体層４１）は、メモリピラーＭＰ（半導体層４１）の上に設けられたコンタクトプラグＣＶを介して、積層配線ＳＩの上方に配置された配線層２５に共通に接続される。コンタクトプラグＣＶは、導電材料により構成され、例えば、タングステンを含む。
【0071】
部材ＳＬＴは、Ｚ方向に延びる。部材ＳＬＴは、絶縁層３１～３３及び配線層２２～２４を貫通している。部材ＳＬＴの下端は、配線層２１と接している。コンタクトプラグＬＩは、部材ＳＬＴに沿って設けられる。コンタクトプラグＬＩの上端は、メモリピラーＭＰの上端よりも上方に位置する。コンタクトプラグＬＩの上端は、配線層２５と接していない。コンタクトプラグＬＩの下端は、配線層２１と接している。スペーサＳＰは、コンタクトプラグＬＩの周囲を覆っている。コンタクトプラグＬＩと配線層２２～２４との間は、スペーサＳＰによって離隔及び絶縁される。
【0072】
上記構造により、Ｙ方向に隣り合う２つのブロックＢＬＫの積層配線ＳＩのＹＺ断面は、当該２つのブロックＢＬＫの間に設けられた部材ＳＬＴを中心軸として線対称となる。
【0073】
（メモリピラーＭＰの断面構造）
図５は、メモリピラーＭＰの断面構造の一例を示す、図４のＩＩ－ＩＩ線に沿った断面図である。具体的には、図５は、半導体基板２０の表面に平行且つ配線層２３を含む層におけるメモリピラーＭＰの断面構造を示している。図５に示すように、積層膜４２は、トンネル絶縁膜４３、絶縁膜４４、及びブロック絶縁膜４５を含む。
図５は、メモリピラーＭＰの断面構造の一例を示す、図４のＩＩ－ＩＩ線に沿った断面図である。具体的には、図５は、半導体基板２０の表面に平行且つ配線層２３を含む層におけるメモリピラーＭＰの断面構造を示している。図５に示すように、積層膜４２は、トンネル絶縁膜４３、絶縁膜４４、及びブロック絶縁膜４５を含む。
【0074】
コア部材４０は、メモリピラーＭＰの中央部分に設けられる。半導体層４１は、コア部材４０の周囲を覆っている。トンネル絶縁膜４３は、半導体層４１の周囲を覆っている。トンネル絶縁膜４３は、絶縁材料により構成され、例えば、ＳｉＯＮを含む。絶縁膜４４は、トンネル絶縁膜４３の周囲を覆っている。絶縁膜４４は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁膜４４は、絶縁材料により構成され、例えば、窒化シリコンを含む。ブロック絶縁膜４５は、絶縁膜４４の周囲を覆っている。ブロック絶縁膜４５は、絶縁材料により構成され、例えば、酸化シリコンを含む。配線層２３は、ブロック絶縁膜４５の周囲を覆っている。なお、図５で示した断面構造におけるブロック絶縁膜４５と配線層２３の間を含む配線層２２～２４の周囲に、配線層２２～２４の導電材料表面を覆うように、例えば、酸化アルミニウム等の金属酸化物がブロック絶縁膜として更に設けられていてもよい。
【0075】
１．１．５ 選択トランジスタの閾値電圧
選択トランジスタＳＴ１の閾値電圧について、図６を用いて説明する。図６は、各ストリングユニットＳＵにおける選択トランジスタＳＴ１の閾値電圧の一例を示す図である。図６では、図４で示した断面構造におけるブロックＢＬＫ１に対応する領域が示される。他のブロックＢＬＫも、図６と同様に選択トランジスタＳＴ１の閾値電圧が設定される。
選択トランジスタＳＴ１の閾値電圧について、図６を用いて説明する。図６は、各ストリングユニットＳＵにおける選択トランジスタＳＴ１の閾値電圧の一例を示す図である。図６では、図４で示した断面構造におけるブロックＢＬＫ１に対応する領域が示される。他のブロックＢＬＫも、図６と同様に選択トランジスタＳＴ１の閾値電圧が設定される。
【0076】
上述のように、選択ゲート線群ＳＧＤＧ０とメモリピラーＭＰとの交差部分に選択トランジスタＳＴ１ａが形成される。選択ゲート線群ＳＧＤＧ１とメモリピラーＭＰとの交差部分に選択トランジスタＳＴ１ｂが形成される。選択ゲート線群ＳＧＤＧ２とメモリピラーＭＰとの交差部分に選択トランジスタＳＴ１ｃが形成される。選択ゲート線群ＳＧＤＧ３とメモリピラーＭＰとの交差部分に選択トランジスタＳＴ１ｄが形成される。
【0077】
ストリングユニットＳＵ０において、メモリピラーＭＰの選択ゲート線群ＳＧＤＧ０に対応する領域には、ボロンがドープされている。換言すると、メモリピラーＭＰ（半導体層４１）の選択ゲート線ＳＧＤ０ａ及びＳＧＤ０ｂ、並びに選択ゲート線ＳＧＤ０ａと選択ゲート線ＳＧＤ０ｂとの間の絶縁層３３に囲まれた領域（例えば、選択ゲート線ＳＧＤ０ａの下端から選択ゲート線ＳＧＤ０ｂの上端までの層に囲まれたメモリピラーＭＰの半導体層４１）には、ボロンがドープされている。このため、ストリングユニットＳＵ０において、選択ゲート線群ＳＧＤＧ０に対応する領域は、選択ゲート線群ＳＧＤＧ１に対応する領域、選択ゲート線群ＳＧＤＧ２に対応する領域、及び選択ゲート線ＳＧＤＧ３に対応する領域よりもボロン濃度が高い。
【0078】
ストリングユニットＳＵ１において、メモリピラーＭＰの選択ゲート線群ＳＧＤＧ１に対応する領域には、ボロンがドープされている。換言すると、メモリピラーＭＰ（半導体層４１）の選択ゲート線ＳＧＤ１ａ及びＳＧＤ１ｂ、並びに選択ゲート線ＳＧＤ１ａと選択ゲート線ＳＧＤ１ｂとの間の絶縁層３３に囲まれた領域（例えば、選択ゲート線ＳＧＤ１ａの下端から選択ゲート線ＳＧＤ１ｂの上端までの層に囲まれたメモリピラーＭＰの半導体層４１）には、ボロンがドープされている。このため、ストリングユニットＳＵ１において、選択ゲート線群ＳＧＤＧ１に対応する領域は、選択ゲート線群ＳＧＤＧ２に対応する領域、及び選択ゲート線ＳＧＤＧ３に対応する領域よりもボロン濃度が高い。
【0079】
ストリングユニットＳＵ２において、メモリピラーＭＰの選択ゲート線群ＳＧＤＧ２に対応する領域には、ボロンがドープされている。換言すると、メモリピラーＭＰ（半導体層４１）の選択ゲート線ＳＧＤ２ａ及びＳＧＤ２ｂ、並びに選択ゲート線ＳＧＤ２ａと選択ゲート線ＳＧＤ２ｂとの間の絶縁層３３に囲まれた領域（例えば、選択ゲート線ＳＧＤ２ａの下端から選択ゲート線ＳＧＤ２ｂの上端までの層に囲まれたメモリピラーＭＰの半導体層４１）には、ボロンがドープされている。このため、ストリングユニットＳＵ２において、選択ゲート線群ＳＧＤＧ２に対応する領域は、選択ゲート線群ＳＧＤＧ３に対応する領域よりもボロン濃度が高い。
【0080】
ストリングユニットＳＵ３において、メモリピラーＭＰの選択ゲート線群ＳＧＤＧ３に対応する領域には、ボロンがドープされている。換言すると、メモリピラーＭＰ（半導体層４１）の選択ゲート線ＳＧＤ３ａ及びＳＧＤ３ｂ、並びに選択ゲート線ＳＧＤ３ａと選択ゲート線ＳＧＤ３ｂとの間の絶縁層３３に囲まれた領域（例えば、選択ゲート線ＳＧＤ３ａの下端から選択ゲート線ＳＧＤ３ｂの上端までの層に囲まれたメモリピラーＭＰの半導体層４１）には、ボロンがドープされている。
【0081】
ストリングユニットＳＵ０における、メモリピラーＭＰ（半導体層４１）の選択ゲート線ＳＧＤ０ａ及びＳＧＤ０ｂ、並びに選択ゲート線ＳＧＤ０ａと選択ゲート線ＳＧＤ０ｂとの間の絶縁層３３に囲まれた領域のボロンの濃度は、ストリングユニットＳＵ１における、メモリピラーＭＰ（半導体層４１）の選択ゲート線ＳＧＤ１ａ及びＳＧＤ１ｂ、並びに選択ゲート線ＳＧＤ１ａと選択ゲート線ＳＧＤ１ｂとの間の絶縁層３３に囲まれた領域のボロンの濃度と略同じである。ストリングユニットＳＵ２における、メモリピラーＭＰ（半導体層４１）の選択ゲート線ＳＧＤ２ａ及びＳＧＤ２ｂ、並びに選択ゲート線ＳＧＤ２ａと選択ゲート線ＳＧＤ２ｂとの間の絶縁層３３に囲まれた領域のボロン濃度についても同様である。ストリングユニットＳＵ３における、メモリピラーＭＰ（半導体層４１）の選択ゲート線ＳＧＤ３ａ及びＳＧＤ３ｂ、並びに選択ゲート線ＳＧＤ３ａと選択ゲート線ＳＧＤ３ｂとの間の絶縁層３３に囲まれた領域のボロンの濃度についても同様である。
【0082】
上述のように、各ストリングユニットＳＵにおいて、メモリピラーＭＰの、最上層の選択ゲート線群ＳＧＤＧに対応する領域には、ボロンがドープされている。換言すると、当該領域において、メモリピラーＭＰの半導体層４１（選択トランジスタＳＴ１のチャネル領域）は、ボロンを含む。選択トランジスタＳＴ１の閾値電圧Ｖｔｈは、チャネル領域の不純物濃度によって変化する。ボロンを不純物としてドープした場合、選択トランジスタＳＴ１の閾値電圧Ｖｔｈは、ボロン濃度が高いほど高くなる。
【0083】
上述のようにボロンがドープされることにより、ストリングユニットＳＵ０において、選択トランジスタＳＴ１ａの閾値電圧Ｖｔｈは、選択トランジスタＳＴ１ｂの閾値電圧Ｖｔｈ、選択トランジスタＳＴ１ｃの閾値電圧Ｖｔｈ、及び選択トランジスタＳＴ１ｄの閾値電圧Ｖｔｈよりも大きい。ストリングユニットＳＵ１において、選択トランジスタＳＴ１ｂの閾値電圧Ｖｔｈは、選択トランジスタＳＴ１ｃの閾値電圧Ｖｔｈ、及び選択トランジスタＳＴ１ｄの閾値電圧Ｖｔｈよりも大きい。ストリングユニットＳＵ２において、選択トランジスタＳＴ１ｃの閾値電圧Ｖｔｈは、選択トランジスタＳＴ１ｄの閾値電圧Ｖｔｈよりも大きい。換言すると、複数の選択ゲート線群ＳＧＤＧを含む各ストリングユニットＳＵにおいて、最上層の選択ゲート線群ＳＧＤＧに対応する選択トランジスタＳＴ１の閾値電圧Ｖｔｈは、最上層よりも下層の選択ゲート線群ＳＧＤＧに対応する選択トランジスタＳＴ１の閾値電圧Ｖｔｈよりも大きい。
【0084】
ストリングユニットＳＵ０内の選択トランジスタＳＴ１ａの閾値電圧Ｖｔｈは、例えば、ストリングユニットＳＵ１内の選択トランジスタＳＴ１ｂの閾値電圧Ｖｔｈと略同じである。ストリングユニットＳＵ２内の選択トランジスタＳＴ１ｃの閾値電圧Ｖｔｈ、及びストリングユニットＳＵ３内の選択トランジスタＳＴ１ｄの閾値電圧Ｖｔｈについても同様である。
【0085】
選択ゲート線群ＳＧＤＧ１において、ストリングユニットＳＵ１内の選択トランジスタＳＴ１ｂの閾値電圧Ｖｔｈは、ストリングユニットＳＵ０内の選択トランジスタＳＴ１ｂの閾値電圧Ｖｔｈよりも大きい。選択ゲート線群ＳＧＤＧ２において、ストリングユニットＳＵ２内の選択トランジスタＳＴ１ｃの閾値電圧Ｖｔｈは、ストリングユニットＳＵ０内の選択トランジスタＳＴ１ｃの閾値電圧Ｖｔｈ、及びストリングユニットＳＵ１内の選択トランジスタＳＴ１ｃの閾値電圧Ｖｔｈよりも大きい。選択ゲート線群ＳＧＤＧ３において、ストリングユニットＳＵ３内の選択トランジスタＳＴ１ｄの閾値電圧Ｖｔｈは、ストリングユニットＳＵ０内の選択トランジスタＳＴ１ｄの閾値電圧Ｖｔｈ、ストリングユニットＳＵ１内の選択トランジスタＳＴ１ｄの閾値電圧Ｖｔｈ、及びストリングユニットＳＵ２内の選択トランジスタＳＴ１ｄの閾値電圧Ｖｔｈよりも大きい。
【0086】
図６の例では、ドープされるボロン濃度を調節することによって設定された選択トランジスタＳＴ１ａ～ＳＴ１ｄの閾値電圧Ｖｔｈが示される。ストリングユニットＳＵ０において、選択トランジスタＳＴ１ａの閾値電圧Ｖｔｈが２０Ｖ、選択トランジスタＳＴ１ｂ、ＳＴ１ｃ、及びＳＴ１ｄの閾値電圧Ｖｔｈがそれぞれ１０Ｖに設定されている。ストリングユニットＳＵ１において、選択トランジスタＳＴ１ｂの閾値電圧Ｖｔｈが２０Ｖ、選択トランジスタＳＴ１ｃ及びＳＴ１ｄの閾値電圧Ｖｔｈがそれぞれ１０Ｖに設定されている。ストリングユニットＳＵ２において、選択トランジスタＳＴ１ｃの閾値電圧Ｖｔｈが２０Ｖ、選択トランジスタＳＴ１ｄの閾値電圧Ｖｔｈが１０Ｖに設定されている。ストリングユニットＳＵ３において、選択トランジスタＳＴ１ｄの閾値電圧Ｖｔｈが２０Ｖに設定されている。なお、各ストリングユニットＳＵにおける選択トランジスタＳＴ１の閾値電圧Ｖｔｈは、これに限定されない。また、不純物としてドープする材料は、ドープすることによってドープされる前よりも選択トランジスタＳＴ１の閾値電圧Ｖｔｈを上昇させる材料であれば、ボロンでなくてもよい。
【0087】
１．１．６ ストリングユニット選択の動作原理
ストリングユニットＳＵ選択の動作原理について、図７～図１１を用いて説明する。以下では、各ストリングユニットＳＵ内の各選択ゲート線群ＳＧＤＧにおける選択トランジスタＳＴ１に、図６で示した閾値電圧Ｖｔｈの値が設定される場合について説明する。
ストリングユニットＳＵ選択の動作原理について、図７～図１１を用いて説明する。以下では、各ストリングユニットＳＵ内の各選択ゲート線群ＳＧＤＧにおける選択トランジスタＳＴ１に、図６で示した閾値電圧Ｖｔｈの値が設定される場合について説明する。
【0088】
図７は、半導体記憶装置３において、いずれのストリングユニットＳＵも選択しない場合の動作原理を説明する図である。
【0089】
図７の例では、選択ゲート線群ＳＧＤＧ０～ＳＧＤＧ３（選択ゲート線ＳＧＤ０ａ、ＳＧＤ０ｂ、ＳＧＤ１ａ、ＳＧＤ１ｂ、ＳＧＤ２ａ、ＳＧＤ２ｂ、ＳＧＤ３ａ、及びＳＧＤ３ｂ）に、例えば、１５Ｖがそれぞれ印加される。１５Ｖは、ストリングユニットＳＵにおいて設定された選択トランジスタＳＴ１の閾値電圧Ｖｔｈのうちの、最小閾値電圧（＝１０Ｖ）よりも大きく、最大閾値電圧（＝２０Ｖ）よりも小さい電圧である。なお、選択ゲート線群ＳＧＤＧ０～ＳＧＤＧ３に印加される電圧は、例えば、０Ｖでもよい。
【0090】
ストリングユニットＳＵ０において、選択ゲート線群ＳＧＤＧ０への印加電圧（＝１５Ｖ）が選択ゲート線群ＳＧＤＧ０に対応する選択トランジスタＳＴ１ａの閾値電圧Ｖｔｈ（＝２０Ｖ）よりも小さいため、選択トランジスタＳＴ１ａはオフ状態とされる。選択ゲート線群ＳＧＤＧ１への印加電圧（＝１５Ｖ）が選択ゲート線群ＳＧＤＧ１に対応する選択トランジスタＳＴ１ｂの閾値電圧Ｖｔｈ（＝１０Ｖ）よりも大きいため、選択トランジスタＳＴ１ｂはオン状態とされる。選択ゲート線群ＳＧＤＧ２への印加電圧（＝１５Ｖ）が選択ゲート線群ＳＧＤＧ２に対応する選択トランジスタＳＴ１ｃの閾値電圧Ｖｔｈ（＝１０Ｖ）よりも大きいため、選択トランジスタＳＴ１ｃはオン状態とされる。選択ゲート線群ＳＧＤＧ３への印加電圧（＝１５Ｖ）が選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄの閾値電圧Ｖｔｈ（＝１０Ｖ）よりも大きいため、選択トランジスタＳＴ１ｄはオン状態とされる。選択トランジスタＳＴ１ａがオンしないため、ストリングユニットＳＵ０は選択されない。
【0091】
ストリングユニットＳＵ１において、選択ゲート線群ＳＧＤＧ１への印加電圧（＝１５Ｖ）が選択ゲート線群ＳＧＤＧ１に対応する選択トランジスタＳＴ１ｂの閾値電圧Ｖｔｈ（＝２０Ｖ）よりも小さいため、選択トランジスタＳＴ１ｂはオフ状態とされる。選択ゲート線群ＳＧＤＧ２への印加電圧（＝１５Ｖ）が選択ゲート線群ＳＧＤＧ２に対応する選択トランジスタＳＴ１ｃの閾値電圧Ｖｔｈ（＝１０Ｖ）よりも大きいため、選択トランジスタＳＴ１ｃはオン状態とされる。選択ゲート線群ＳＧＤＧ３への印加電圧（＝１５Ｖ）が選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄの閾値電圧Ｖｔｈ（＝１０Ｖ）よりも大きいため、選択トランジスタＳＴ１ｄはオン状態とされる。選択トランジスタＳＴ１ｂがオンしないため、ストリングユニットＳＵ１は選択されない。
【0092】
ストリングユニットＳＵ２において、選択ゲート線群ＳＧＤＧ２への印加電圧（＝１５Ｖ）が選択ゲート線群ＳＧＤＧ２に対応する選択トランジスタＳＴ１ｃの閾値電圧Ｖｔｈ（＝２０Ｖ）よりも小さいため、選択トランジスタＳＴ１ｃはオフ状態とされる。選択ゲート線群ＳＧＤＧ３への印加電圧（＝１５Ｖ）が選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄの閾値電圧Ｖｔｈ（＝１０Ｖ）よりも大きいため、選択トランジスタＳＴ１ｄはオン状態とされる。選択トランジスタＳＴ１ｃがオンしないため、ストリングユニットＳＵ２は選択されない。
【0093】
ストリングユニットＳＵ３において、選択ゲート線群ＳＧＤＧ３への印加電圧（＝１５Ｖ）が選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄの閾値電圧Ｖｔｈ（＝２０Ｖ）よりも小さいため、選択トランジスタＳＴ１ｄはオフ状態とされる。選択トランジスタＳＴ１ｄがオンしないため、ストリングユニットＳＵ３は選択されない。
【0094】
上記動作により、いずれのストリングユニットＳＵも選択されない。
【0095】
図８は、半導体記憶装置３において、ストリングユニットＳＵ０を選択する場合の動作原理を説明する図である。
【0096】
図８の例では、選択ゲート線群ＳＧＤＧ０（選択ゲート線ＳＧＤ０ａ及びＳＧＤ０ｂ）に、例えば、２５Ｖが印加される。２５Ｖは、ストリングユニットＳＵにおいて設定された選択トランジスタＳＴ１の閾値電圧Ｖｔｈのうちの最大閾値電圧（＝２０Ｖ）よりも大きい電圧である。選択ゲート線群ＳＧＤＧ１～ＳＧＤＧ３（選択ゲート線ＳＧＤ１ａ、ＳＧＤ１ｂ、ＳＧＤ２ａ、ＳＧＤ２ｂ、ＳＧＤ３ａ、及びＳＧＤ３ｂ）に、例えば、１５Ｖがそれぞれ印加される。
【0097】
ストリングユニットＳＵ０において、選択ゲート線群ＳＧＤＧ０への印加電圧（＝２５Ｖ）が選択ゲート線群ＳＧＤＧ０に対応する選択トランジスタＳＴ１ａの閾値電圧Ｖｔｈ（＝２０Ｖ）よりも大きいため、選択トランジスタＳＴ１ａはオン状態とされる。選択ゲート線群ＳＧＤＧ１に対応する選択トランジスタＳＴ１ｂ、選択ゲート線群ＳＧＤＧ２に対応する選択トランジスタＳＴ１ｃ、及び選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄは、図７の例と同様にオン状態とされる。この結果、ストリングユニットＳＵ０が選択される。
【0098】
ストリングユニットＳＵ１において、選択ゲート線群ＳＧＤＧ１に対応する選択トランジスタＳＴ１ｂは、図７の例と同様にオフ状態とされる。選択ゲート線群ＳＧＤＧ２に対応する選択トランジスタＳＴ１ｃ、及び選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄは、図７の例と同様にオン状態とされる。この結果、ストリングユニットＳＵ１は選択されない。
【0099】
ストリングユニットＳＵ２において、選択ゲート線群ＳＧＤＧ２に対応する選択トランジスタＳＴ１ｃは、図７の例と同様にオフ状態とされる。選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄは、図７の例と同様にオン状態とされる。この結果、ストリングユニットＳＵ２は選択されない。
【0100】
ストリングユニットＳＵ３において、選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄは、図７の例と同様にオフ状態とされる。この結果、ストリングユニットＳＵ３は選択されない。
【0101】
上記動作により、ストリングユニットＳＵ０が選択される。
【0102】
図９は、半導体記憶装置３において、ストリングユニットＳＵ１を選択する場合の動作原理を説明する図である。
【0103】
図９の例では、選択ゲート線群ＳＧＤＧ１（選択ゲート線ＳＧＤ１ａ及びＳＧＤ１ｂ）に、例えば、２５Ｖが印加される。選択ゲート線群ＳＧＤＧ０、ＳＧＤＧ２、及びＳＧＤＧ３（選択ゲート線ＳＧＤ０ａ、ＳＧＤ０ｂ、ＳＧＤ２ａ、ＳＧＤ２ｂ、ＳＧＤ３ａ、及びＳＧＤ３ｂ）に、例えば、１５Ｖがそれぞれ印加される。
【0104】
ストリングユニットＳＵ０において、選択ゲート線群ＳＧＤＧ０に対応する選択トランジスタＳＴ１ａは、図７の例と同様にオフ状態とされる。選択ゲート線群ＳＧＤＧ１への印加電圧（＝２５Ｖ）が選択ゲート線群ＳＧＤＧ１に対応する選択トランジスタＳＴ１ｂの閾値電圧Ｖｔｈ（＝１０Ｖ）よりも大きいため、選択トランジスタＳＴ１ｂはオン状態とされる。選択ゲート線群ＳＧＤＧ２に対応する選択トランジスタＳＴ１ｃ、及び選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄは、図７の例と同様にオン状態とされる。この結果、ストリングユニットＳＵ０は選択されない。
【0105】
ストリングユニットＳＵ１において、選択ゲート線群ＳＧＤＧ１への印加電圧（＝２５Ｖ）が選択ゲート線群ＳＧＤＧ１に対応する選択トランジスタＳＴ１ｂの閾値電圧Ｖｔｈ（＝２０Ｖ）よりも大きいため、選択トランジスタＳＴ１ｂはオン状態とされる。選択ゲート線群ＳＧＤＧ２に対応する選択トランジスタＳＴ１ｃ、及び選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄは、図７の例と同様にオン状態とされる。この結果、ストリングユニットＳＵ１が選択される。
【0106】
ストリングユニットＳＵ２において、選択ゲート線群ＳＧＤＧ２に対応する選択トランジスタＳＴ１ｃは、図７の例と同様にオフ状態とされる。選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄは、図７の例と同様にオン状態とされる。この結果、ストリングユニットＳＵ２は選択されない。
【0107】
ストリングユニットＳＵ３において、選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄは、図７の例と同様にオフ状態とされる。この結果、ストリングユニットＳＵ３は選択されない。
【0108】
上記動作により、ストリングユニットＳＵ１が選択される。
【0109】
図１０は、半導体記憶装置３において、ストリングユニットＳＵ２を選択する場合の動作原理を説明する図である。
【0110】
図１０の例では、選択ゲート線群ＳＧＤＧ２（選択ゲート線ＳＧＤ２ａ及びＳＧＤ２ｂ）に、例えば、２５Ｖが印加される。選択ゲート線群ＳＧＤＧ０、ＳＧＤＧ１、及びＳＧＤＧ３（選択ゲート線ＳＧＤ０ａ、ＳＧＤ０ｂ、ＳＧＤ１ａ、ＳＧＤ１ｂ、ＳＧＤ３ａ、及びＳＧＤ３ｂ）に、例えば、１５Ｖがそれぞれ印加される。
【0111】
ストリングユニットＳＵ０において、選択ゲート線群ＳＧＤＧ０に対応する選択トランジスタＳＴ１ａは、図７の例と同様にオフ状態とされる。選択ゲート線群ＳＧＤＧ１に対応する選択トランジスタＳＴ１ｂ、及び選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄは、図７の例と同様にオン状態とされる。選択ゲート線群ＳＧＤＧ２への印加電圧（＝２５Ｖ）が選択ゲート線群ＳＧＤＧ２に対応する選択トランジスタＳＴ１ｃの閾値電圧Ｖｔｈ（＝１０Ｖ）よりも大きいため、選択トランジスタＳＴ１ｃはオン状態とされる。この結果、ストリングユニットＳＵ０は選択されない。
【0112】
ストリングユニットＳＵ１において、選択ゲート線群ＳＧＤＧ１に対応する選択トランジスタＳＴ１ｂは、図７の例と同様にオフ状態とされる。選択ゲート線群ＳＧＤＧ２への印加電圧（＝２５Ｖ）が選択ゲート線群ＳＧＤＧ２に対応する選択トランジスタＳＴ１ｃの閾値電圧Ｖｔｈ（＝１０Ｖ）よりも大きいため、選択トランジスタＳＴ１ｃはオン状態とされる。選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄは、図７の例と同様にオン状態とされる。この結果、ストリングユニットＳＵ１は選択されない。
【0113】
ストリングユニットＳＵ２において、選択ゲート線群ＳＧＤＧ２への印加電圧（＝２５Ｖ）が選択ゲート線群ＳＧＤＧ２に対応する選択トランジスタＳＴ１ｃの閾値電圧Ｖｔｈ（＝２０Ｖ）よりも大きいため、選択トランジスタＳＴ１ｃはオン状態とされる。選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄは、図７の例と同様にオン状態とされる。この結果、ストリングユニットＳＵ２が選択される。
【0114】
ストリングユニットＳＵ３において、選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄは、図７の例と同様にオフ状態とされる。この結果、ストリングユニットＳＵ３は選択されない。
【0115】
上記動作により、ストリングユニットＳＵ２が選択される。
【0116】
図１１は、半導体記憶装置３において、ストリングユニットＳＵ３を選択する場合の動作原理を説明する図である。
【0117】
図１１の例では、選択ゲート線群ＳＧＤＧ３（選択ゲート線ＳＧＤ３ａ及びＳＧＤ３ｂ）に、例えば、２５Ｖが印加される。選択ゲート線群ＳＧＤＧ０～ＳＧＤＧ２（選択ゲート線ＳＧＤ０ａ、ＳＧＤ０ｂ、ＳＧＤ１ａ、ＳＧＤ１ｂ、ＳＧＤ２ａ、及びＳＧＤ２ｂ）に、例えば、１５Ｖがそれぞれ印加される。
【0118】
ストリングユニットＳＵ０において、選択ゲート線群ＳＧＤＧ０に対応する選択トランジスタＳＴ１ａは、図７の例と同様にオフ状態とされる。選択ゲート線群ＳＧＤＧ１に対応する選択トランジスタＳＴ１ｂ、及び選択ゲート線群ＳＧＤＧ２に対応する選択トランジスタＳＴ１ｃは、図７の例と同様にオン状態とされる。選択ゲート線群ＳＧＤＧ３への印加電圧（＝２５Ｖ）が選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄの閾値電圧Ｖｔｈ（＝１０Ｖ）よりも大きいため、選択トランジスタＳＴ１ｄはオン状態とされる。この結果、ストリングユニットＳＵ０は選択されない。
【0119】
ストリングユニットＳＵ１において、選択ゲート線群ＳＧＤＧ１に対応する選択トランジスタＳＴ１ｂは、図７の例と同様にオフ状態とされる。選択ゲート線群ＳＧＤＧ２に対応する選択トランジスタＳＴ１ｃは、図７の例と同様にオン状態とされる。選択ゲート線群ＳＧＤＧ３への印加電圧（＝２５Ｖ）が選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄの閾値電圧Ｖｔｈ（＝１０Ｖ）よりも大きいため、選択トランジスタＳＴ１ｄはオン状態とされる。この結果、ストリングユニットＳＵ１は選択されない。
【0120】
ストリングユニットＳＵ２において、選択ゲート線群ＳＧＤＧ２に対応する選択トランジスタＳＴ１ｃは、図７の例と同様にオフ状態とされる。選択ゲート線群ＳＧＤＧ３への印加電圧（＝２５Ｖ）が選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄの閾値電圧Ｖｔｈ（＝１０Ｖ）よりも大きいため、選択トランジスタＳＴ１ｄはオン状態とされる。この結果、ストリングユニットＳＵ２は選択されない。
【0121】
ストリングユニットＳＵ３において、選択ゲート線群ＳＧＤＧ３への印加電圧（＝２５Ｖ）が選択ゲート線群ＳＧＤＧ３に対応する選択トランジスタＳＴ１ｄの閾値電圧Ｖｔｈ（＝２０Ｖ）よりも大きいため、選択トランジスタＳＴ１ｄはオン状態とされる。この結果、ストリングユニットＳＵ３が選択される。
【0122】
上記動作により、ストリングユニットＳＵ３が選択される。
【0123】
１．２ 半導体記憶装置の製造方法
半導体記憶装置３の製造方法について、図１２～図３５を用いて説明する。以下では、メモリピラーＭＰを形成した後の半導体記憶装置３のメモリ領域ＭＡの製造工程について説明する。図１２は、半導体記憶装置３のメモリ領域ＭＡの製造方法の一例を示すフローチャートである。図１３、図１５～図２２、図２６、図２８、及び図３０～図３４のそれぞれは、半導体記憶装置３のメモリ領域ＭＡの製造工程における断面構造の一例を示す断面図である。図１４、図２３～図２５、図２７、図２９、及び図３５のそれぞれは、半導体記憶装置３のメモリ領域ＭＡの製造工程における断面構造の一部を拡大した図である。
半導体記憶装置３の製造方法について、図１２～図３５を用いて説明する。以下では、メモリピラーＭＰを形成した後の半導体記憶装置３のメモリ領域ＭＡの製造工程について説明する。図１２は、半導体記憶装置３のメモリ領域ＭＡの製造方法の一例を示すフローチャートである。図１３、図１５～図２２、図２６、図２８、及び図３０～図３４のそれぞれは、半導体記憶装置３のメモリ領域ＭＡの製造工程における断面構造の一例を示す断面図である。図１４、図２３～図２５、図２７、図２９、及び図３５のそれぞれは、半導体記憶装置３のメモリ領域ＭＡの製造工程における断面構造の一部を拡大した図である。
【0124】
図１２に示すように、半導体記憶装置３のメモリ領域ＭＡの製造工程では、ステップＳ１００～Ｓ１０９の処理が順に実行される。以下に、図１２を適宜参照して、半導体記憶装置３のメモリ領域ＭＡの製造工程の一例について説明する。
【0125】
なお、配線層２２～２４の形成方法として、各配線層２２～２４に相当する構造を犠牲層により形成した後、犠牲層を導電材料に置き換えて配線層２２～２４を形成する方法（以下、「リプレース」と表記する）がある。本実施形態では、犠牲層５２が配線層２２に相当し、犠牲層５３が配線層２３に相当し、犠牲層５４が配線層２４に相当する。犠牲層５２～５４は、絶縁材料により構成され、例えば窒化シリコンを含む。
【0126】
図１３に示すように、積層部にメモリピラーＭＰを形成する（Ｓ１００）。例えば、半導体基板２０の上方に、Ｚ方向に複数の犠牲層５２～５４と複数の絶縁層３２及び３３とが交互に積層された積層部を形成した後、Ｚ方向に延び、積層部の各ストリングユニットＳＵに対応する領域を貫通するメモリピラーＭＰを形成する。以下、８つの犠牲層５４のそれぞれを、最上層の犠牲層５４から順に、第１犠牲層、第２犠牲層、第３犠牲層、第４犠牲層、第５犠牲層、第６犠牲層、第７犠牲層、第８犠牲層とも表記する。図１４は、図１３のブロックＢＬＫ１のストリングユニットＳＵ０に対応する領域における１つのメモリピラーＭＰの第３犠牲層５４よりも上層の領域Ａ１を拡大した図である。図１４に示すように、半導体層４１は、コア部材４０の周囲を覆っている。コア部材４０の上面は露出している。積層膜４２は、トンネル絶縁膜４３、絶縁膜４４、及びブロック絶縁膜４５を含む。トンネル絶縁膜４３は、半導体層４１の周囲を覆っている。絶縁膜４４は、トンネル絶縁膜４３の周囲を覆っている。ブロック絶縁膜４５は、絶縁膜４４の周囲を覆っている。複数の絶縁層３３、第１犠牲層５４、及び第２犠牲層５４は、ブロック絶縁膜４５の周囲を覆っている。
【0127】
次に、積層部及びメモリピラーＭＰの上面を階段状に加工する（Ｓ１０１）。具体的には、まず、図１５に示すように、例えば、フォトリソグラフィ等によって、メモリピラーＭＰ及び最上層の絶縁層３３の上に、レジストマスク６０を形成する。レジストマスク６０は、例えば、ブロックＢＬＫ０のストリングユニットＳＵ２に対応する領域のストリングユニットＳＵ３側の端部からブロックＢＬＫ１のストリングユニットＳＵ２に対応する領域のストリングユニットＳＵ３側の端部までの領域を覆うように形成される。換言すると、メモリピラーＭＰ及び最上層の絶縁層３３の上面のストリングユニットＳＵ３に対応する領域は、露出している。
【0128】
次に、図１６に示すように、例えば、ＲＩＥ（Reactive Ion Etching）による異方性エッチングによって、ストリングユニットＳＵ３に対応する領域のメモリピラーＭＰ、絶縁層３３、及び犠牲層５４を加工する。具体的には、ストリングユニットＳＵ３の第１犠牲層及び第２犠牲層５４、２層の絶縁層３３、並びにメモリピラーＭＰを、第２犠牲層５４の下端まで除去する。
【0129】
例えば、積層部のストリングユニットＳＵ３に対応する領域の上端から第３犠牲層及び第４犠牲層５４までの高さが、積層部のストリングユニットＳＵ２に対応する領域の上端から第１犠牲層及び第２犠牲層５４までの高さと、それぞれ略等しくなるように、ストリングユニットＳＵ３の第１犠牲層及び第２犠牲層、２層の絶縁層、並びにメモリピラーＭＰを加工する。このとき、エッチング量は、ストリングユニットＳＵ３に対応する領域において、第３犠牲層５４が露出しない量とする。これにより、ストリングユニットＳＵ３に対応する領域において、第３犠牲層５４の上に設けられた絶縁層３３よりも上層の部分が除去される。
【0130】
次に、図１７に示すように、例えば、アッシングによって、レジストマスク６０の一部を除去する。例えば、レジストマスク６０のブロックＢＬＫ０のストリングユニットＳＵ２に対応する部分、及びブロックＢＬＫ１のストリングユニットＳＵ２に対応する部分が除去される。換言すると、メモリピラーＭＰ及び最上層の絶縁層３３の上面のストリングユニットＳＵ２及びＳＵ３の各々に対応する部分は、露出している。
【0131】
次に、図１８に示すように、例えば、ＲＩＥによる異方性エッチングによって、ストリングユニットＳＵ２及びＳＵ３の各々に対応する領域のメモリピラーＭＰ、絶縁層３３、及び犠牲層５４を加工する。具体的には、ストリングユニットＳＵ３の第３犠牲層及び第４犠牲層５４、２層の絶縁層３３、並びにメモリピラーＭＰを、第４犠牲層５４の下端まで除去する。ストリングユニットＳＵ２の第１犠牲層及び第２犠牲層５４、２層の絶縁層３３、並びにメモリピラーＭＰを、第２犠牲層５４の下端まで除去する。
【0132】
例えば、積層部のストリングユニットＳＵ３に対応する領域の上端から第５犠牲層及び第６犠牲層５４までの高さが、積層部のストリングユニットＳＵ１に対応する領域の上端から第１犠牲層及び第２犠牲層５４までの高さと、それぞれ略等しくなるように、ストリングユニットＳＵ３の第３犠牲層及び第４犠牲層、２層の絶縁層、並びにメモリピラーＭＰを加工する。積層部のストリングユニットＳＵ２に対応する領域の上端から第３犠牲層及び第４犠牲層５４までの高さが、積層部のストリングユニットＳＵ１に対応する領域の上端から第１犠牲層及び第２犠牲層５４までの高さと、それぞれ略等しくなるように、ストリングユニットＳＵ２の第１犠牲層及び第２犠牲層、２層の絶縁層、並びにメモリピラーＭＰを加工する。このとき、エッチング量は、ストリングユニットＳＵ２に対応する領域において、第３犠牲層５４が露出せず、ストリングユニットＳＵ３に対応する領域において、第５犠牲層５４が露出しない量とする。これにより、ストリングユニットＳＵ２に対応する領域において、第３犠牲層５４の上に設けられた絶縁層３３よりも上層の部分が除去される。ストリングユニットＳＵ３に対応する領域において、第５犠牲層５４の上に設けられた絶縁層３３よりも上層の部分が除去される。
【0133】
次に、図１９に示すように、例えば、アッシングによって、レジストマスク６０の一部を除去する。例えば、レジストマスク６０のブロックＢＬＫ０のストリングユニットＳＵ１に対応する部分、及びブロックＢＬＫ１のストリングユニットＳＵ１に対応する部分が除去される。換言すると、メモリピラーＭＰ及び最上層の絶縁層３３の上面のストリングユニットＳＵ１～ＳＵ３の各々に対応する部分は、露出している。
【0134】
次に、図２０に示すように、例えば、ＲＩＥによる異方性エッチングによって、ストリングユニットＳＵ１～ＳＵ３の各々に対応する領域のメモリピラーＭＰ、絶縁層３３、及び犠牲層５４を加工する。具体的には、ストリングユニットＳＵ３の第５犠牲層及び第６犠牲層５４、２層の絶縁層３３、並びにメモリピラーＭＰを、第６犠牲層５４の下端まで除去する。ストリングユニットＳＵ２の第３犠牲層及び第４犠牲層５４、２層の絶縁層３３、並びにメモリピラーＭＰを、第４犠牲層５４の下端まで除去する。ストリングユニットＳＵ１の第１犠牲層及び第２犠牲層５４、２層の絶縁層３３、並びにメモリピラーＭＰを、第２犠牲層５４の下端まで除去する。
【0135】
例えば、積層部のストリングユニットＳＵ３に対応する領域の上端から第７犠牲層及び第８犠牲層５４までの高さが、積層部のストリングユニットＳＵ０に対応する領域の上端から第１犠牲層及び第２犠牲層５４までの高さと、それぞれ略等しくなるように、ストリングユニットＳＵ３の第５犠牲層及び第６犠牲層、２層の絶縁層、並びにメモリピラーＭＰを加工する。積層部のストリングユニットＳＵ２に対応する領域の上端から第５犠牲層及び第６犠牲層５４までの高さが、積層部のストリングユニットＳＵ０に対応する領域の上端から第１犠牲層及び第２犠牲層５４までの高さと、それぞれ略等しくなるように、ストリングユニットＳＵ２の第３犠牲層及び第４犠牲層、２層の絶縁層、並びにメモリピラーＭＰを加工する。積層部のストリングユニットＳＵ１に対応する領域の上端から第３犠牲層及び第４犠牲層５４までの高さが、積層部のストリングユニットＳＵ０に対応する領域の上端から第１犠牲層及び第２犠牲層５４までの高さと、それぞれ略等しくなるように、ストリングユニットＳＵ１の第１犠牲層及び第２犠牲層、２層の絶縁層、並びにメモリピラーＭＰを加工する。このとき、エッチング量は、ストリングユニットＳＵ１に対応する領域において、第３犠牲層５４が露出せず、ストリングユニットＳＵ２に対応する領域において、第５犠牲層５４が露出せず、ストリングユニットＳＵ３に対応する領域において、第７犠牲層５４が露出しない量とする。これにより、ストリングユニットＳＵ１に対応する領域において、第３犠牲層５４の上に設けられた絶縁層３３よりも上層の部分が除去される。ストリングユニットＳＵ２に対応する領域において、第５犠牲層５４の上に設けられた絶縁層３３よりも上層の部分が除去される。ストリングユニットＳＵ３に対応する領域において、第７犠牲層５４の上に設けられた絶縁層３３よりも上層の部分が除去される。
【0136】
次に、図２１に示すように、レジストマスク６０を除去する。
【0137】
次に、図２２に示すように、メモリピラーＭＰのコア部材４０の上面に半導体層４１を形成する（Ｓ１０２）。図２３～図２５は、図２２のブロックＢＬＫ１のストリングユニットＳＵ０に対応する領域における１つのメモリピラーＭＰの第３犠牲層５４よりも上層の領域Ａ１を拡大した図である。
【0138】
具体的には、まず、図２３に示すように、例えば、エッチバックによって、コア部材４０の一部を除去する。これにより、コア部材４０の上端は、半導体層４１、積層膜４２、及び絶縁層３３の上端よりも低い位置となる。
【0139】
次に、図２４に示すように、例えば、コア部材４０、半導体層４１、積層膜４２、及び絶縁層３３の上に、アモルファスシリコンを成膜する。これにより、アモルファスシリコンは、半導体層４１と一体となる。この結果、コア部材４０、積層膜４２、及び絶縁層３３の上面は、半導体層４１によって覆われる。
【0140】
次に、図２５に示すように、例えば、エッチバックによって、半導体層４１の一部を除去する。これにより、積層膜４２及び絶縁層３３の上面は露出する。
【0141】
次に、図２６に示すように、例えば、各ストリングユニットＳＵに対応する領域において、メモリピラーＭＰにボロンをイオン注入する（Ｓ１０３）。具体的には、各ストリングユニットＳＵに対応する領域において、メモリピラーＭＰの上端から１番目及び２番目の犠牲層５４、並びにこれらの犠牲層５４の間の絶縁層３３に囲まれた領域に、ボロンをイオン注入する。注入の深さは加速電圧によって制御する。各ストリングユニットＳＵに対応する領域において、メモリピラーＭＰの上端から１番目の犠牲層５４までの深さ、及びメモリピラーＭＰの上端から２番目の犠牲層５４までの深さは、それぞれ略同じである。このため、本実施形態では、１種類の加速電圧を用いた１回のイオン注入によって、各ストリングユニットＳＵに対応する領域において、メモリピラーＭＰの上端から２番目の犠牲層５４の下端の深さまで、メモリピラーＭＰにボロンをイオン注入することができる。これにより、メモリピラーＭＰの上端から１番目及び２番目の犠牲層５４、並びにこれらの犠牲層５４の間の絶縁層３３に囲まれた領域（メモリピラーＭＰの上端から２番目の犠牲層５４の下端から、当該犠牲層５４の１つ上の犠牲層５４の上端までの層に囲まれたメモリピラーＭＰの半導体層４１）に、当該半導体層４１内の他の領域よりもボロン濃度が高い領域（以下、「高濃度領域」と表記する）を形成することができる。図２７は、図２６のブロックＢＬＫ１のストリングユニットＳＵ０に対応する領域における１つのメモリピラーＭＰの第３犠牲層５４よりも上層の領域Ａ１を拡大した図である。図２７に示すように、第２犠牲層５４の下端から第１犠牲層５４の上端までの層に囲まれたメモリピラーＭＰの半導体層４１に、ボロンの高濃度領域が形成される。
【0142】
次に、図２８に示すように、メモリピラーＭＰ及び最上層の絶縁層３３の上に、絶縁層３４を形成する（Ｓ１０４）。図２９は、図２８のブロックＢＬＫ１のストリングユニットＳＵ０に対応する領域における１つのメモリピラーＭＰの第３犠牲層５４よりも上層の領域Ａ１を拡大した図である。図２９に示すように、メモリピラーＭＰ及び最上層の絶縁層３３の上に、絶縁層３４が形成される。
【0143】
次に、図３０に示すように、Ｚ方向に積層部を貫通するスリットＳＨを形成する（Ｓ１０５）。スリットＳＨは、例えば、絶縁層３１～３４、及び犠牲層５２～５４のそれぞれを貫通する。スリットＳＨの底面は、配線層２１に達する。
【0144】
次に、図３１に示すように、リプレースを実施する（Ｓ１０６）。具体的には、まず、例えば、ウエットエッチングによる等方性エッチングによって、犠牲層５２～５４を除去する。次に、犠牲層５２～５４が除去された領域に、配線層２２～２４を形成する。
【0145】
次に、図３２に示すように、部材ＳＬＴを形成する（Ｓ１０７）。具体的には、まず、スリットＳＨの側面にスペーサＳＰを形成する。次に、スリットＳＨ内にコンタクトプラグＬＩを埋め込む。
【0146】
次に、図３３に示すように、コンタクトホールＣＨを形成する（Ｓ１０８）。コンタクトホールＣＨは、例えば、絶縁層３４を貫通する。コンタクトホールＣＨの底面は、メモリピラーＭＰの半導体層４１に達する。
【0147】
次に、図３４に示すように、コンタクトプラグＣＶを形成する（Ｓ１０９）。具体的には、コンタクトホールＣＨ内にコンタクトプラグＣＶを埋め込む。図３５は、図３４のブロックＢＬＫ１のストリングユニットＳＵ０に対応する領域における１つのメモリピラーＭＰの第３犠牲層が置き換えられた配線層２４よりも上層の領域Ａ１を拡大した図である。図３５に示すように、メモリピラーＭＰの半導体層４１の上に、コンタクトプラグＣＶが形成される。
【0148】
以上で説明した製造工程によって、半導体記憶装置３のメモリ領域ＭＡが形成される。なお、以上で説明した製造工程はあくまで一例であり、これに限定されない。例えば、各製造工程の間にはその他の処理が挿入されてもよいし、一部の工程が省略または統合されてもよい。また、各製造工程は、可能な範囲で入れ替えられてもよい。例えば、ボロンをイオン注入した後に、メモリピラーＭＰのコア部材４０の上面に半導体層４１を形成してもよい。
【0149】
１．３ 効果
本実施形態によれば、セル集積度を向上させることができる。本効果について以下に説明する。
本実施形態によれば、セル集積度を向上させることができる。本効果について以下に説明する。
【0150】
選択ゲート線ＳＧＤをストリングユニットＳＵ毎に分断する構造として、メモリ領域ＭＡに、ダミーのメモリピラーＭＰ（以下、「ダミーピラー」と表記する）を設け、選択ゲート線ＳＧＤを分断するための部材（以下、「部材ＳＨＥ」と表記する）をダミーピラーに重なるように設けることによって、物理的に選択ゲート線ＳＧＤをストリングユニットＳＵ毎に分断する構造がある。この構造では、ダミーピラーを設けるため、セル集積度が低下する可能性がある。
【0151】
これに対し、本実施形態では、ストリングユニットＳＵ３は、選択ゲート線群ＳＧＤＧ３を含む。ストリングユニットＳＵ２は、選択ゲート線群ＳＧＤＧ３、及び選択ゲート線群ＳＧＤＧ３の上方に配置された選択ゲート線群ＳＧＤＧ２を含む。ストリングユニットＳＵ１は、選択ゲート線群ＳＧＤＧ２及びＳＧＤＧ３、並びに選択ゲート線群ＳＧＤＧ２の上方に配置された選択ゲート線群ＳＧＤＧ１を含む。ストリングユニットＳＵ０は、選択ゲート線群ＳＧＤＧ１～ＳＧＤＧ３、及び選択ゲート線群ＳＧＤＧ１の上方に配置された選択ゲート線群ＳＧＤＧ０を含む。
【0152】
ストリングユニットＳＵ３において、メモリピラーＭＰの選択ゲート線群ＳＧＤＧ３に対応する領域にボロンがドープされている。ストリングユニットＳＵ２において、メモリピラーＭＰの選択ゲート線群ＳＧＤＧ２に対応する領域にボロンがドープされている。ストリングユニットＳＵ１において、メモリピラーＭＰの選択ゲート線群ＳＧＤＧ１に対応する領域にボロンがドープされている。ストリングユニットＳＵ０において、メモリピラーＭＰの選択ゲート線群ＳＧＤＧ０に対応する領域にボロンがドープされている。ボロンがドープされている領域の選択トランジスタＳＴ１は、ボロンがドープされていない領域の選択トランジスタＳＴ１よりも閾値電圧が大きい。このため、各選択ゲート線群ＳＧＤＧに印加する電圧を制御することによって、１つのストリングユニットＳＵを選択することができる。これにより、電気的に選択ゲート線ＳＧＤをストリングユニットＳＵ毎に分断することができる。このため、メモリ領域ＭＡにダミーピラー及び部材ＳＨＥを設けなくてよい。よって、本実施形態によれば、セル集積度を向上させることができる。
【0153】
本実施形態では、部材ＳＨＥを設けないため、配線層２４は部材ＳＨＥによって分断されない。このため、図４に示すように、複数の部材ＳＬＴの間において、配線層２２（選択ゲート線ＳＧＳ）、配線層２３（ワード線ＷＬ０～ＷＬ７）、及び配線層２４（選択ゲート線ＳＧＤ３及びＳＧＤ３ｂ）は、Ｙ方向に略等しい長さを有する。すなわち、複数の部材ＳＬＴの間において、配線層２３（ワード線ＷＬ７）と、Ｚ方向において当該配線層２３と選択ゲート線群ＳＧＤＧ０～ＳＧＤＧ２（選択ゲート線ＳＧＤ０ａ、ＳＧＤ０ｂ、ＳＧＤ１ａ、ＳＧＤ１ｂ、ＳＧＤ２ａ、及びＳＧＤ２ｂ）の間に配置された選択ゲート線群ＳＧＤＧ３の配線層２４（選択ゲート線ＳＧＤ３及びＳＧＤ３ｂ）とはＹ方向に略等しい長さを有する。
【0154】
また、上述のように物理的に選択ゲート線ＳＧＤをストリングユニットＳＵ毎に分断する構造では、部材ＳＨＥは、スリットＳＨの形成後に形成される。スリットＳＨの底面は配線層２１に達する。このため、メモリセルアレイ１０を高積層化するにつれて、スリットＳＨが高アスペクト比を有することになり、積層配線ＳＩにインクラインが発生する可能性がある。インクラインが発生すると、部材ＳＨＥを形成する際の部材ＳＨＥとダミーピラーとの位置合わせにおいて合わせずれが発生する可能性がある。
【0155】
これに対し、本実施形態では、スリットＳＨを形成する前に、各ストリングユニットＳＵにおいて、メモリピラーＭＰの上端から２番目の犠牲層５４の下端の深さまで、メモリピラーＭＰにボロンをイオン注入する。よって、本実施形態によれば、選択ゲート線ＳＧＤをストリングユニットＳＵ毎に分断する構造において、インクライン発生の影響を回避できる。また、メモリ領域ＭＡに部材ＳＨＥを設けなくてよい。よって、本実施形態によれば、プロセスの難易度を低減できる。
【0156】
更に、設定された選択トランジスタＳＴ１の閾値電圧に応じて印加電圧を制御することによって、電気的に選択ゲート線ＳＧＤをストリングユニットＳＵ毎に分断する場合に、仮に各ストリングユニットＳＵにおけるメモリピラーＭＰの高さが等しいと、例えば、ストリングユニットＳＵ毎に加速電圧を変えて別々にメモリピラーＭＰへのイオン注入が実行される。これにより、ストリングユニットＳＵ毎にメモリピラーＭＰの上端からの深さが互いに異なる所望の領域に、それぞれボロンをドープすることができる。
【0157】
これに対して、本実施形態では、各ストリングユニットＳＵにおいて、メモリピラーＭＰの上端から１番目の犠牲層５４までの深さ、及びメモリピラーＭＰの上端から２番目の犠牲層５４までの深さが、それぞれ略同じである。このため、１種類の加速電圧を用いた１回のイオン注入によって、メモリピラーＭＰの上端から２番目の犠牲層５４の下端の深さまで、メモリピラーＭＰの所望の領域にボロンを一括してイオン注入することができる。よって、本実施形態によれば、プロセスを簡略化できる。
【0158】
２．変形例等
上記のように、実施形態に係る半導体記憶装置は、第１領域(SU3)及び第１領域と第１方向(Y)に並ぶ第２領域(SU2)を含む第１配線層(SGD3)と、第１方向と交差する第２方向(Z)に、第１配線層よりも上方に配置され、第１領域を含まず且つ第２領域を含む第２配線層(SGD2)とを有する積層配線(SI)と、第１領域(SU3)に配置され、第２方向(Z)に第１配線層(SGD3)を通過する第１メモリピラー(SU3のMP)と、第２領域(SU2)に配置され、第２方向(Z)に第１配線層(SGD3)及び第２配線層(SGD2)を通過する第２メモリピラー(SU2のMP)とを備える。
上記のように、実施形態に係る半導体記憶装置は、第１領域(SU3)及び第１領域と第１方向(Y)に並ぶ第２領域(SU2)を含む第１配線層(SGD3)と、第１方向と交差する第２方向(Z)に、第１配線層よりも上方に配置され、第１領域を含まず且つ第２領域を含む第２配線層(SGD2)とを有する積層配線(SI)と、第１領域(SU3)に配置され、第２方向(Z)に第１配線層(SGD3)を通過する第１メモリピラー(SU3のMP)と、第２領域(SU2)に配置され、第２方向(Z)に第１配線層(SGD3)及び第２配線層(SGD2)を通過する第２メモリピラー(SU2のMP)とを備える。
【0159】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【0160】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0161】
１…メモリシステム、２…メモリコントローラ、３…半導体記憶装置、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１～２５…配線層、３０～３４…絶縁層、４０…コア部材、４１…半導体層、４２…積層膜、４３…トンネル絶縁膜、４４…絶縁膜、４５…ブロック絶縁膜、５２～５４…犠牲層、６０…レジストマスク
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
