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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024039345
(43)【公開日】2024-03-22
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 12/00 20230101AFI20240314BHJP
H10B 99/00 20230101ALI20240314BHJP
H01L 29/786 20060101ALI20240314BHJP
【ＦＩ】
H01L27/108 671Z
H01L27/108 661
H01L27/105 441
H01L29/78 613B
H01L29/78 612C
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2022143829
(22)【出願日】2022-09-09
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】増田 貴史
(72)【発明者】
【氏名】斉藤 信美
(72)【発明者】
【氏名】岡嶋 睦
(72)【発明者】
【氏名】池田 圭司
【テーマコード（参考）】
5F083
5F110
【Ｆターム（参考）】
5F083AD02
5F083AD11
5F083AD60
5F083GA05
5F083GA06
5F083GA10
5F083HA02
5F083JA03
5F083JA05
5F083JA19
5F083JA37
5F083JA39
5F083JA40
5F083JA42
5F083JA43
5F083JA44
5F083JA60
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083MA06
5F083MA16
5F083MA18
5F083MA19
5F083NA01
5F083PR05
5F083PR21
5F083ZA28
5F110AA04
5F110BB06
5F110BB11
5F110CC10
5F110DD05
5F110EE02
5F110EE04
5F110EE44
5F110EE45
5F110FF01
5F110FF02
5F110FF03
5F110FF28
5F110FF29
5F110GG01
5F110GG22
5F110GG23
5F110GG43
5F110GG44
5F110HJ01
5F110HM02
5F110HM04
5F110NN03
5F110NN72
5F110QQ05
(57)【要約】
【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向に並ぶ複数のメモリ層と、第１方向に延伸し第２方向の位置が異なる第１ビア配線及び第２ビア配線と、を備える。メモリ層は、第１ビア配線に電気的に接続された第１トランジスタと、第１トランジスタに電気的に接続されたメモリ部と、第１トランジスタに電気的に接続され第２方向に延伸する配線と、第２ビア配線に電気的に接続された第２トランジスタと、第２トランジスタに電気的に接続され第２トランジスタと第１配線との間の電流経路に設けられた電極と、を備える。第２トランジスタは、電極及び第２ビア配線に電気的に接続された第１半導体層と、第１半導体層と対向する第１ゲート電極と、を備える。第１半導体層は、第１ゲート電極の第１方向における一方側及び他方側の面の少なくともいずれかと対向する。電極は、第３方向において第２ビア配線と並ぶ部分を含む。
【選択図】図４
【解決手段】半導体記憶装置は、第１方向に並ぶ複数のメモリ層と、第１方向に延伸し第２方向の位置が異なる第１ビア配線及び第２ビア配線と、を備える。メモリ層は、第１ビア配線に電気的に接続された第１トランジスタと、第１トランジスタに電気的に接続されたメモリ部と、第１トランジスタに電気的に接続され第２方向に延伸する配線と、第２ビア配線に電気的に接続された第２トランジスタと、第２トランジスタに電気的に接続され第２トランジスタと第１配線との間の電流経路に設けられた電極と、を備える。第２トランジスタは、電極及び第２ビア配線に電気的に接続された第１半導体層と、第１半導体層と対向する第１ゲート電極と、を備える。第１半導体層は、第１ゲート電極の第１方向における一方側及び他方側の面の少なくともいずれかと対向する。電極は、第３方向において第２ビア配線と並ぶ部分を含む。
【選択図】図４
【特許請求の範囲】
【請求項1】
基板と、
前記基板の表面と交差する第１方向に並ぶ複数のメモリ層と、
前記第１方向に延伸し、前記第１方向と交差する第２方向の位置が異なる第１ビア配線及び第２ビア配線と
を備え、
前記複数のメモリ層は、それぞれ、
前記第１ビア配線に電気的に接続された第１トランジスタと、
前記第１トランジスタに電気的に接続されたメモリ部と、
前記第１トランジスタに電気的に接続され、前記第２方向に延伸する第１配線と、
前記第２ビア配線に電気的に接続され、前記第１配線に電気的に接続された第２トランジスタと、
前記第２トランジスタに電気的に接続され、前記第２トランジスタと前記第１配線との間の電流経路に設けられた電極と、
前記第２トランジスタに電気的に接続され、前記第１方向及び前記第２方向と交差する第３方向に延伸する第２配線と
を備え、
前記第２トランジスタは、
前記電極及び前記第２ビア配線に電気的に接続された第１半導体層と、
前記第２配線に接続され、前記第１半導体層と対向する第１ゲート電極と、
前記第１半導体層と前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と
を備え、
前記第１半導体層は、前記第１ゲート電極の前記第１方向における一方側及び他方側の面の少なくともいずれかと対向し、
前記電極は、前記第３方向において前記第２ビア配線と並ぶ部分を含む
半導体記憶装置。
前記基板の表面と交差する第１方向に並ぶ複数のメモリ層と、
前記第１方向に延伸し、前記第１方向と交差する第２方向の位置が異なる第１ビア配線及び第２ビア配線と
を備え、
前記複数のメモリ層は、それぞれ、
前記第１ビア配線に電気的に接続された第１トランジスタと、
前記第１トランジスタに電気的に接続されたメモリ部と、
前記第１トランジスタに電気的に接続され、前記第２方向に延伸する第１配線と、
前記第２ビア配線に電気的に接続され、前記第１配線に電気的に接続された第２トランジスタと、
前記第２トランジスタに電気的に接続され、前記第２トランジスタと前記第１配線との間の電流経路に設けられた電極と、
前記第２トランジスタに電気的に接続され、前記第１方向及び前記第２方向と交差する第３方向に延伸する第２配線と
を備え、
前記第２トランジスタは、
前記電極及び前記第２ビア配線に電気的に接続された第１半導体層と、
前記第２配線に接続され、前記第１半導体層と対向する第１ゲート電極と、
前記第１半導体層と前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と
を備え、
前記第１半導体層は、前記第１ゲート電極の前記第１方向における一方側及び他方側の面の少なくともいずれかと対向し、
前記電極は、前記第３方向において前記第２ビア配線と並ぶ部分を含む
半導体記憶装置。
【請求項2】
前記第１半導体層の、前記第２方向の、前記第１配線側及びその反対側の端部に対応する位置を、それぞれ、前記第２方向の第１位置及び第２位置とし、
前記第１位置及び前記第２位置の中央位置を、前記第２方向の第３位置とすると、
前記第２トランジスタの、前記第３方向の一方側の側面は、前記第３位置に設けられた第１部分を備え、
前記第２トランジスタの、前記第３方向の他方側の側面は、前記第３位置に設けられた第２部分を備え、
前記第１部分及び前記第２部分の一方又は双方が、前記電極に接続されている
請求項１記載の半導体記憶装置。
前記第１位置及び前記第２位置の中央位置を、前記第２方向の第３位置とすると、
前記第２トランジスタの、前記第３方向の一方側の側面は、前記第３位置に設けられた第１部分を備え、
前記第２トランジスタの、前記第３方向の他方側の側面は、前記第３位置に設けられた第２部分を備え、
前記第１部分及び前記第２部分の一方又は双方が、前記電極に接続されている
請求項１記載の半導体記憶装置。
【請求項3】
前記電極の、前記第２方向の、前記第１配線と反対側の端部は、前記第２位置に達している
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項4】
前記電極の、前記第２方向の、前記第１配線と反対側の端部は、前記第２位置よりも、前記第１配線から遠い
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項5】
前記第２トランジスタと前記電極との接続面の、前記第１配線と反対側の端部は、前記第２位置に達している
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項6】
前記第２ビア配線の、前記第２方向の、前記第１配線と反対側の端部は、前記第２位置に達している
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項7】
前記第２ビア配線の、前記第２方向の、前記第１配線と反対側の端部は、前記第２位置よりも、前記第１配線から遠い
請求項６記載の半導体記憶装置。
請求項６記載の半導体記憶装置。
【請求項8】
前記第２ビア配線の、前記第２方向の、前記第１配線と反対側の端部は、前記第２位置に達していない
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項9】
前記第２ビア配線の前記第２方向の長さは、前記第２ビア配線の前記第３方向の長さよりも大きい
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項10】
前記第１半導体層の前記第２方向の長さは、前記第１半導体層の前記第３方向の長さよりも大きい
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項11】
前記第１方向に延伸する第３ビア配線を備え、
前記第３ビア配線は、前記第２ビア配線と前記第２方向に並び、
前記第１半導体層は、前記第３ビア配線に電気的に接続されている
請求項１記載の半導体記憶装置。
前記第３ビア配線は、前記第２ビア配線と前記第２方向に並び、
前記第１半導体層は、前記第３ビア配線に電気的に接続されている
請求項１記載の半導体記憶装置。
【請求項12】
前記第２ビア配線及び前記第３ビア配線は、電気的に共通である
請求項１１記載の半導体記憶装置。
請求項１１記載の半導体記憶装置。
【請求項13】
前記第２ビア配線及び前記第３ビア配線は、前記第２方向に離間している
請求項１１記載の半導体記憶装置。
請求項１１記載の半導体記憶装置。
【請求項14】
前記第１部分及び前記第２部分の双方が、前記電極に接続されている
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項15】
前記第１部分及び前記第２部分の一方が前記電極に接続され、他方は前記電極に接続されていない
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項16】
前記メモリ部は、キャパシタである
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項17】
前記第１トランジスタは、
前記メモリ部及び前記第１ビア配線に電気的に接続された第２半導体層と、
前記第１配線に接続され、前記第２半導体層と対向する第２ゲート電極と、
前記第２半導体層と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と
を備え、
前記第２半導体層は、前記第２ゲート電極の前記第１方向における一方側及び他方側の面の少なくともいずれかと対向する
請求項１記載の半導体記憶装置。
前記メモリ部及び前記第１ビア配線に電気的に接続された第２半導体層と、
前記第１配線に接続され、前記第２半導体層と対向する第２ゲート電極と、
前記第２半導体層と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と
を備え、
前記第２半導体層は、前記第２ゲート電極の前記第１方向における一方側及び他方側の面の少なくともいずれかと対向する
請求項１記載の半導体記憶装置。
【請求項18】
前記第１半導体層は、酸化物半導体を含む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項19】
前記第１半導体層は、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置の高集積化に伴い、半導体記憶装置の三次元化に関する検討が進められている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第９，５１４，７９２号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数のメモリ層と、第１方向に延伸し第１方向と交差する第２方向の位置が異なる第１ビア配線及び第２ビア配線と、を備える。複数のメモリ層は、それぞれ、第１ビア配線に電気的に接続された第１トランジスタと、第１トランジスタに電気的に接続されたメモリ部と、第１トランジスタに電気的に接続され第２方向に延伸する第１配線と、第２ビア配線に電気的に接続され第１配線に電気的に接続された第２トランジスタと、第２トランジスタに電気的に接続され第２トランジスタと第１配線との間の電流経路に設けられた電極と、第２トランジスタに電気的に接続され第１方向及び第２方向と交差する第３方向に延伸する第２配線と、を備える。第２トランジスタは、電極及び第２ビア配線に電気的に接続された第１半導体層と、第２配線に接続され第１半導体層と対向する第１ゲート電極と、第１半導体層と第１ゲート電極との間に設けられた第１ゲート絶縁膜と、を備える。第１半導体層は、第１ゲート電極の第１方向における一方側及び他方側の面の少なくともいずれかと対向する。電極は、第３方向において第２ビア配線と並ぶ部分を含む。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。
【図2】同半導体記憶装置の読出動作について説明するための模式的な回路図である。
【図3】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図4】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図5】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図6】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図7】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図8】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図9】同半導体記憶装置の製造方法について説明するための模式的な断面図である。
【図10】同製造方法について説明するための模式的な断面図である。
【図11】同製造方法について説明するための模式的な断面図である。
【図12】同製造方法について説明するための模式的な断面図である。
【図13】同製造方法について説明するための模式的な断面図である。
【図14】同製造方法について説明するための模式的な断面図である。
【図15】同製造方法について説明するための模式的な断面図である。
【図16】同製造方法について説明するための模式的な断面図である。
【図17】同製造方法について説明するための模式的な断面図である。
【図18】同製造方法について説明するための模式的な断面図である。
【図19】同製造方法について説明するための模式的な断面図である。
【図20】同製造方法について説明するための模式的な断面図である。
【図21】同製造方法について説明するための模式的な断面図である。
【図22】同製造方法について説明するための模式的な断面図である。
【図23】同製造方法について説明するための模式的な断面図である。
【図24】同製造方法について説明するための模式的な断面図である。
【図25】同製造方法について説明するための模式的な断面図である。
【図26】同製造方法について説明するための模式的な断面図である。
【図27】同製造方法について説明するための模式的な断面図である。
【図28】同製造方法について説明するための模式的な断面図である。
【図29】同製造方法について説明するための模式的な断面図である。
【図30】同製造方法について説明するための模式的な断面図である。
【図31】同製造方法について説明するための模式的な断面図である。
【図32】同製造方法について説明するための模式的な断面図である。
【図33】同製造方法について説明するための模式的な断面図である。
【図34】同製造方法について説明するための模式的な断面図である。
【図35】同製造方法について説明するための模式的な断面図である。
【図36】同製造方法について説明するための模式的な断面図である。
【図37】同製造方法について説明するための模式的な断面図である。
【図38】同製造方法について説明するための模式的な断面図である。
【図39】同製造方法について説明するための模式的な断面図である。
【図40】同製造方法について説明するための模式的な断面図である。
【図41】同製造方法について説明するための模式的な断面図である。
【図42】同製造方法について説明するための模式的な断面図である。
【図43】同製造方法について説明するための模式的な断面図である。
【図44】同製造方法について説明するための模式的な断面図である。
【図45】同製造方法について説明するための模式的な断面図である。
【図46】同製造方法について説明するための模式的な断面図である。
【図47】同製造方法について説明するための模式的な断面図である。
【図48】同製造方法について説明するための模式的な断面図である。
【図49】同製造方法について説明するための模式的な断面図である。
【図50】同製造方法について説明するための模式的な断面図である。
【図51】同製造方法について説明するための模式的な断面図である。
【図52】同製造方法について説明するための模式的な断面図である。
【図53】同製造方法について説明するための模式的な断面図である。
【図54】同製造方法について説明するための模式的な断面図である。
【図55】同製造方法について説明するための模式的な断面図である。
【図56】同製造方法について説明するための模式的な断面図である。
【図57】同製造方法について説明するための模式的な断面図である。
【図58】同製造方法について説明するための模式的な断面図である。
【図59】同製造方法について説明するための模式的な断面図である。
【図60】同製造方法について説明するための模式的な断面図である。
【図61】同製造方法について説明するための模式的な断面図である。
【図62】同製造方法について説明するための模式的な断面図である。
【図63】同製造方法について説明するための模式的な断面図である。
【図64】同製造方法について説明するための模式的な断面図である。
【図65】同製造方法について説明するための模式的な断面図である。
【図66】同製造方法について説明するための模式的な断面図である。
【図67】同製造方法について説明するための模式的な断面図である。
【図68】同製造方法について説明するための模式的な断面図である。
【図69】同製造方法について説明するための模式的な断面図である。
【図70】比較例に係る半導体記憶装置の構成を示す模式的な断面図である。
【図71】比較例に係る半導体記憶装置の構成を示す模式的な断面図である。
【図72】第２実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。
【図73】第２実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。
【図74】第３実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。
【図75】第３実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。
【図76】第４実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0011】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0012】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0013】
また、本明細書において、ある構成の「中心位置」と言った場合、例えば、この構成の外接円の中心の位置を意味しても良いし、この構成の画像上の重心を意味しても良い。
【0014】
［第１実施形態］
［回路構成］
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。図１に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡを備える。メモリセルアレイＭＣＡは、複数のメモリ層ＭＬ０～ＭＬ３と、これら複数のメモリ層ＭＬ０～ＭＬ３に接続された複数のビット線ＢＬと、複数のビット線ＢＬに電気的に接続された複数のグローバルビット線ＧＢＬと、複数のメモリ層ＭＬ０～ＭＬ３に接続されたプレート線ＰＬと、を備える。
［回路構成］
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。図１に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡを備える。メモリセルアレイＭＣＡは、複数のメモリ層ＭＬ０～ＭＬ３と、これら複数のメモリ層ＭＬ０～ＭＬ３に接続された複数のビット線ＢＬと、複数のビット線ＢＬに電気的に接続された複数のグローバルビット線ＧＢＬと、複数のメモリ層ＭＬ０～ＭＬ３に接続されたプレート線ＰＬと、を備える。
【0015】
メモリ層ＭＬ０～ＭＬ３は、それぞれ、複数のワード線ＷＬ０～ＷＬ２（以下、「ワード線ＷＬ」と呼ぶ場合がある。）と、これら複数のワード線ＷＬ０～ＷＬ２に接続された複数のメモリセルＭＣと、を備える。メモリセルＭＣは、それぞれ、トランジスタＴｒＣと、キャパシタＣｐＣと、を備える。トランジスタＴｒＣのソース電極は、ビット線ＢＬに接続されている。トランジスタＴｒＣのドレイン電極は、キャパシタＣｐＣに接続されている。トランジスタＴｒＣのゲート電極は、ワード線ＷＬ０～ＷＬ２のいずれかに接続されている。キャパシタＣｐＣの一方の電極は、トランジスタＴｒＣのドレイン電極に接続されている。キャパシタＣｐＣの他方の電極は、プレート線ＰＬに接続されている。
【0016】
尚、各ビット線ＢＬは、複数のメモリ層ＭＬ０～ＭＬ３に対応する複数のメモリセルＭＣに接続されている。また、各ビット線ＢＬは、グローバルビット線ＧＢＬに接続されている。
【0017】
また、メモリ層ＭＬ０～ＭＬ３は、それぞれ、複数のワード線ＷＬ０～ＷＬ２に対応して設けられた複数のトランジスタＴｒＬ０ａ，ＴｒＬ０ｂ，ＴｒＬ１ａ，ＴｒＬ１ｂ，ＴｒＬ２ａ，ＴｒＬ２ｂ，ＴｒＬ３ａ，ＴｒＬ３ｂ（以下、「トランジスタＴｒＬ」と呼ぶ場合がある。）を備える。トランジスタＴｒＬのドレイン電極は、ワード線ＷＬ０～ＷＬ２のいずれかに接続されている。トランジスタＴｒＬのソース電極は、それぞれ、ワード線選択線ＬＷ０ａ，ＬＷ０ｂ，ＬＷ１ａ，ＬＷ１ｂ，ＬＷ２ａ，ＬＷ２ｂ（以下、「ワード線選択線ＬＷ」と呼ぶ場合がある。）に接続されている。トランジスタＴｒＬのゲート電極は、それぞれ、層選択線ＬＬ０ａ，ＬＬ０ｂ，ＬＬ１ａ，ＬＬ１ｂ，ＬＬ２ａ，ＬＬ２ｂ，ＬＬ３ａ，ＬＬ３ｂ（以下、「層選択線ＬＬ」と呼ぶ場合がある。）に接続されている。
【0018】
尚、ワード線選択線ＬＷは、複数のメモリ層ＭＬ０～ＭＬ３に対応する複数のトランジスタＴｒＬに接続されている。また、層選択線ＬＬ０ａ，ＬＬ１ａ，ＬＬ２ａ，ＬＬ３ａは、それぞれ、メモリ層ＭＬ０～ＭＬ３に対応する全てのトランジスタＴｒＬ０ａ，ＴｒＬ１ａ，ＴｒＬ２ａ，ＴｒＬ３ａに共通に接続されている。同様に、層選択線ＬＬ０ｂ，ＬＬ１ｂ，ＬＬ２ｂ，ＬＬ３ｂは、それぞれ、メモリ層ＭＬ０～ＭＬ３に対応する全てのトランジスタＴｒＬ０ｂ，ＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂに共通に接続されている。
【0019】
［読出動作］
図２は、第１実施形態に係る半導体記憶装置の読出動作について説明するための模式的な回路図である。
図２は、第１実施形態に係る半導体記憶装置の読出動作について説明するための模式的な回路図である。
【0020】
読出動作に際しては、複数のメモリ層ＭＬ０～ＭＬ３のうちの一つを選択する。図示の例では、メモリ層ＭＬ０が選択されている。メモリ層ＭＬ０～ＭＬ３の選択に際しては、例えば、複数の層選択線ＬＬ０ａ，ＬＬ１ａ，ＬＬ２ａ，ＬＬ３ａのうち、読出動作の対象となるメモリ層ＭＬ０に対応する層選択線ＬＬ０ａに電圧ＶＯＮ´を供給し、その他の層選択線ＬＬ１ａ，ＬＬ２ａ，ＬＬ３ａに電圧ＶＯＦＦ´を供給する。また、例えば、複数の層選択線ＬＬ０ｂ，ＬＬ１ｂ，ＬＬ２ｂ，ＬＬ３ｂのうち、読出動作の対象となるメモリ層ＭＬ０に対応する層選択線ＬＬ０ｂに電圧ＶＯＦＦ´を供給し、その他の層選択線ＬＬ１ｂ，ＬＬ２ｂ，ＬＬ３ｂに電圧ＶＯＮ´を供給する。
【0021】
電圧ＶＯＮ´は、例えば、トランジスタＴｒＬをＯＮ状態とする程度の大きさを有する。電圧ＶＯＦＦ´は、例えば、トランジスタＴｒＬをＯＦＦ状態とする程度の大きさを有する。例えば、トランジスタＴｒＬがＮＭＯＳトランジスタである場合、電圧ＶＯＮ´は、電圧ＶＯＦＦ´よりも大きい。また、例えば、トランジスタＴｒＬがＰＭＯＳトランジスタである場合、電圧ＶＯＮ´は、電圧ＶＯＦＦ´よりも小さい。尚、以下では、トランジスタＴｒＬがＮＭＯＳトランジスタである例について説明する。
【0022】
また、読出動作に際しては、複数のワード線ＷＬ０～ＷＬ２のうちの一つを選択する。図示の例では、ワード線ＷＬ０が選択されている。ワード線ＷＬ０～ＷＬ２の選択に際しては、例えば、複数のワード線選択線ＬＷ０ａ，ＬＷ１ａ，ＬＷ２ａのうち、読出動作の対象となるワード線ＷＬ０に対応するワード線選択線ＬＷ０ａに電圧ＶＯＮを供給し、その他の層選択線ＬＷ１ａ，ＬＷ２ａに電圧ＶＯＦＦを供給する。また、例えば、複数のワード線選択線ＬＷ０ｂ，ＬＷ１ｂ，ＬＷ２ｂに、電圧ＶＯＦＦを供給する。
【0023】
電圧ＶＯＮは、例えば、トランジスタＴｒＣをＯＮ状態とする程度の大きさを有する。電圧ＶＯＦＦは、例えば、トランジスタＴｒＣをＯＦＦ状態とする程度の大きさを有する。例えば、トランジスタＴｒＣがＮＭＯＳトランジスタである場合、電圧ＶＯＮは、電圧ＶＯＦＦよりも大きい。また、例えば、トランジスタＴｒＣがＰＭＯＳトランジスタである場合、電圧ＶＯＮは、電圧ＶＯＦＦよりも小さい。尚、以下では、トランジスタＴｒＣがＮＭＯＳトランジスタである例について説明する。
【0024】
ここで、読出動作の対象であるメモリセルＭＣ（以下、「選択メモリセルＭＣ」と呼ぶ。）に接続されたワード線ＷＬ０（以下、「選択ワード線ＷＬ０」と呼ぶ。）には、トランジスタＴｒＬ０ａを介して、電圧ＶＯＮが供給される。これにより、選択メモリセルＭＣ中のトランジスタＴｒＣがＯＮ状態となる。これに伴い、グローバルビット線ＧＢＬの電圧が変動し、又は、グローバルビット線ＧＢＬに電流が流れる。この電圧の変動又は電流を検出することにより、選択メモリセルＭＣに記憶されたデータを読み出すことが可能である。
【0025】
また、選択メモリセルＭＣと同じメモリ層ＭＬ０に対応する選択ワード線ＷＬ０以外のワード線ＷＬ１，ＷＬ２（以下、「非選択ワード線ＷＬ１，ＷＬ２」等と呼ぶ。）には、トランジスタＴｒＬ０ａを介して、電圧ＶＯＦＦが供給される。これにより、メモリセルＭＣ中のトランジスタＴｒＣがＯＦＦ状態となる。
【0026】
また、選択メモリセルＭＣと異なるメモリ層ＭＬ１，ＭＬ２，ＭＬ３に対応する非選択ワード線ＷＬ０，ＷＬ１，ＷＬ２には、トランジスタＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂを介して、電圧ＶＯＦＦが供給される。これにより、メモリセルＭＣ中のトランジスタＴｒＣがＯＦＦ状態となる。
【0027】
尚、読出動作に際しては、各ワード線ＷＬに、トランジスタＴｒＬを介して電圧を供給する。説明は省略するものの、書込動作も同様である。ここで、トランジスタＴｒＬの電流が大きい程、ワード線ＷＬの充電及び放電に要する時間を短縮して、読出動作及び書込動作を高速に実行可能である。
【0028】
［構造］
図３は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図４及び図５は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。尚、図４及び図５は、異なる高さ位置におけるＸＹ断面を示している。図６は、図４及び図５に示す構成をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的なＸＺ断面図である。図７は、図４及び図５に示す構成をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的なＹＺ断面図である。図８は、図４及び図５に示す構成をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的なＸＺ断面図である。
図３は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図４及び図５は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。尚、図４及び図５は、異なる高さ位置におけるＸＹ断面を示している。図６は、図４及び図５に示す構成をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的なＸＺ断面図である。図７は、図４及び図５に示す構成をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的なＹＺ断面図である。図８は、図４及び図５に示す構成をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的なＸＺ断面図である。
【0029】
図３には、半導体基板Ｓｕｂの一部と、半導体基板Ｓｕｂの上方に設けられたメモリセルアレイＭＣＡと、を示している。
【0030】
半導体基板Ｓｕｂは、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）等の半導体基板である。半導体基板Ｓｕｂの上面には、図示しない絶縁層及び電極層が設けられている。半導体基板Ｓｕｂの上面、図示しない絶縁層及び電極層は、第１実施形態に係る半導体記憶装置を制御するための制御回路を構成する。例えば、メモリセルアレイＭＣＡの直下の領域には、センスアンプ回路が設けられる。センスアンプ回路は、グローバルビット線ＧＢＬに接続される。センスアンプ回路は、読出動作において、グローバルビット線ＧＢＬの電圧の変動又は電流を検出することにより、選択メモリセルＭＣに記憶されたデータを読み出すことが可能である。
【0031】
メモリセルアレイＭＣＡは、Ｚ方向に並ぶ複数のメモリ層ＭＬ０～ＭＬ３と、これらの下方に設けられた複数のグローバルビット線ＧＢＬと、を備える。また、複数のメモリ層ＭＬ０～ＭＬ３の間には、それぞれ、酸化シリコン（ＳｉＯ２）等の絶縁層１０３が設けられている。
【0032】
メモリ層ＭＬ０～ＭＬ３は、図４に示す様に、Ｙ方向に並ぶメモリセル領域ＲＭＣと、トランジスタ領域ＲＴｒＬと、フックアップ領域ＲＨＵと、を備える。尚、図４には、メモリセル領域ＲＭＣに対してＹ方向の負側に設けられたトランジスタ領域ＲＴｒＬ及びフックアップ領域ＲＨＵを図示しているが、トランジスタ領域ＲＴｒＬ及びフックアップ領域ＲＨＵは、メモリセル領域ＲＭＣに対してＹ方向の正側にも設けられている。
【0033】
メモリセル領域ＲＭＣには、Ｘ方向に交互に並ぶ複数の絶縁層１０１及び複数の導電層１０２が設けられている。図３に示す様に、これら複数の絶縁層１０１及び複数の導電層１０２はＹ方向及びＺ方向に延伸し、メモリ層ＭＬ０～ＭＬ３をＸ方向に分断する。
【0034】
絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0035】
導電層１０２は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電層１０２は、例えば、プレート線ＰＬ（図１）として機能する。
【0036】
また、メモリセル領域ＲＭＣには、絶縁層１０１及び導電層１０２の間に設けられた複数のビア配線１０４が設けられている。複数のビア配線１０４は、Ｙ方向に並び、複数のメモリ層ＭＬ０～ＭＬ３を貫通してＺ方向に延伸する。
【0037】
ビア配線１０４は、例えば、酸化インジウムスズ（ＩＴＯ）又はその他の導電性酸化物、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。尚、ビア配線１０４は、導電性酸化物のかわりに、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属を含んでいても良い。また、ビア配線１０４は、導電性酸化物のみを含んでいても良いし、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属のみを含んでいても良い。ビア配線１０４は、例えば、ビット線ＢＬ（図１）として機能する。ビット線ＢＬは、メモリ層ＭＬ０～ＭＬ３に含まれる複数のトランジスタＴｒＣに対応して、複数設けられている。
【0038】
尚、本明細書において、導電性酸化物は、例えば、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化ルテニウム（ＲｕＯ２）、酸化イリジウム（ＩｒＯ２）、又は、その他の酸素を含む導電性の材料を含むこととする。
【0039】
メモリセル領域ＲＭＣにおいて、メモリ層ＭＬ０～ＭＬ３は、複数のビア配線１０４に対応して設けられた複数のトランジスタ構造１１０と、複数のトランジスタ構造１１０及び絶縁層１０１の間に設けられた導電層１２０と、複数のトランジスタ構造１１０及び導電層１０２の間に設けられた複数のキャパシタ構造１３０と、を備える。
【0040】
トランジスタ構造１１０は、例えば図５及び図６に示す様に、ビア配線１０４の外周面に設けられた絶縁層１１１と、絶縁層１１１の外周面に設けられた導電層１１２と、導電層１１２の上面、下面及び外周面に設けられた絶縁層１１３と、絶縁層１１３の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（導電層１０２側）の側面に設けられた半導体層１１４と、を備える。
【0041】
図５に例示する様なＸＹ断面において、絶縁層１１１の外周面は、例えば、ビア配線１０４の中心位置を中心とする円に沿って形成されていても良い。また、導電層１１２、絶縁層１１３及び半導体層１１４のＸ方向の一方側（導電層１０２側）の側面は、ビア配線１０４の中心位置を中心とする円に沿って形成されていても良い。また、導電層１１２、絶縁層１１３及び半導体層１１４のＹ方向における両側面は、絶縁層１１５の側面に沿って直線状に形成されていても良い。
【0042】
絶縁層１１１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁層１１１は、ビア配線１０４の外周面を、全周にわたって囲んでいる。
【0043】
導電層１１２は、例えば、トランジスタＴｒＣ（図１）のゲート電極として機能する。導電層１１２は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電層１１２は、絶縁層１１１の外周面を、全周にわたって囲んでいる。図５に示す様に、Ｙ方向に並ぶ複数の導電層１１２は、Ｙ方向に延伸する導電層１２０に共通に接続されている。
【0044】
絶縁層１１３は、例えば、トランジスタＴｒＣ（図１）のゲート絶縁膜として機能する。絶縁層１１３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁層１１３は、導電層１１２のＹ方向の両側面及びＸ方向の一方側（導電層１０２側）の側面を覆っている。
【0045】
半導体層１１４は、例えば、トランジスタＴｒＣ（図１）のチャネル領域として機能する。半導体層１１４は、例えば、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む半導体であっても良いし、その他の酸化物半導体であっても良い。半導体層１１４は、絶縁層１１３を介して、導電層１１２のＹ方向の両側面及びＸ方向の一方側（導電層１０２側）の側面を覆っている。図６に示す様に、Ｚ方向に並ぶ複数の半導体層１１４は、Ｚ方向に延伸するビア配線１０４に共通に接続されている。
【0046】
図４に示す様に、Ｙ方向において隣り合う２つの半導体層１１４の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１１５が設けられている。絶縁層１１５は、複数のメモリ層ＭＬ０～ＭＬ３を貫通してＺ方向に延伸する。
【0047】
導電層１２０は、例えば、ワード線ＷＬ（図１）として機能する。導電層１２０は、例えば図５に示す様に、Ｙ方向に延伸し、Ｙ方向に並ぶ複数の導電層１１２に接続されている。導電層１２０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を備える。尚、導電層１２０は、酸化インジウムスズ（ＩＴＯ）又はその他の導電性酸化物、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含んでいても良い。また、導電層１２０は、導電性酸化物のかわりに、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属を含んでいても良い。また、導電層１２０は、導電性酸化物のみを含んでいても良いし、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属のみを含んでいても良い。図６に示す様に、導電層１２０の上面及び下面は、酸化シリコン（ＳｉＯ２）等の絶縁層１２１によって覆われている。絶縁層１２１は、絶縁層１１１及び絶縁層１１３に接続されている。
【0048】
キャパシタ構造１３０は、例えば図５及び図６に示す様に、導電層１３１と、導電層１３１の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（トランジスタ構造１１０側）の側面に設けられた導電層１３２と、導電層１３２の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（トランジスタ構造１１０側）の側面に設けられた絶縁層１３３と、絶縁層１３３の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（トランジスタ構造１１０側）の側面に設けられた導電層１３４と、導電層１３４の上面、下面、及び、Ｙ方向の両側面に設けられた絶縁層１３５と、絶縁層１３５の上面、下面、及び、Ｙ方向の両側面に設けられた導電層１３６と、導電層１３６の上面、下面、及び、Ｙ方向の両側面に設けられた導電層１３７と、を備える。
【0049】
導電層１３１，１３２，１３６，１３７は、キャパシタＣｐＣ（図１）の一方の電極として機能する。導電層１３１，１３７は、例えば、タングステン（Ｗ）等を含む。導電層１３２，１３６は、例えば、窒化チタン（ＴｉＮ）等を含む。導電層１３１，１３２，１３６，１３７は、導電層１０２に接続されている。
【0050】
絶縁層１３３，１３５は、キャパシタＣｐＣ（図１）の絶縁層として機能する。絶縁層１３３，１３５は、例えば、アルミナ（Ａｌ２Ｏ３）又はその他の絶縁性の金属酸化物であっても良い。
【0051】
導電層１３４は、例えば、キャパシタＣｐＣ（図１）の他方の電極として機能する。導電層１３４は、例えば、酸化インジウムスズ（ＩＴＯ）等を含む。導電層１３４は、絶縁層１３３，１３５を介して、導電層１３１，１３２，１３６，１３７から絶縁されている。導電層１３４は、半導体層１１４のＸ方向の側面に接続されている。
【0052】
トランジスタ領域ＲＴｒＬには、例えば図５に示す様に、上述した複数の絶縁層１０１の一部が設けられている。また、トランジスタ領域ＲＴｒＬには、これら複数の絶縁層１０１と交互にＸ方向に並ぶ複数の絶縁層１０５が設けられている。これら複数の絶縁層１０１及び複数の絶縁層１０５はＹ方向及びＺ方向に延伸し、メモリ層ＭＬ０～ＭＬ３をＸ方向に分断する。
【0053】
絶縁層１０５は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0054】
また、トランジスタ領域ＲＴｒＬにおいては、絶縁層１０１及び絶縁層１０５の間の各領域に、ビア配線１０６が一つずつ設けられている。複数のビア配線１０６は、Ｘ方向に並び、複数のメモリ層ＭＬ０～ＭＬ３を貫通してＺ方向に延伸する（図７参照）。
【0055】
ビア配線１０６は、例えば、酸化インジウムスズ（ＩＴＯ）又はその他の導電性酸化物、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。尚、ビア配線１０６は、導電性酸化物のかわりに、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属を含んでいても良い。また、ビア配線１０６は、導電性酸化物のみを含んでいても良いし、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属のみを含んでいても良い。ビア配線１０６は、例えば、ワード線選択線ＬＷ（図１）として機能する。ワード線選択線ＬＷは、メモリ層ＭＬ０～ＭＬ３に含まれる複数のトランジスタＴｒＬに対応して、複数設けられている。図５に示す様に、ビア配線１０６のＹ方向の長さは、ビア配線１０６のＸ方向の長さよりも大きい。図示の例において、ビア配線１０６のＹ方向負側の端部は、後述する半導体層１４４のＹ方向負側の端部よりも、Ｙ方向負側に設けられている。
【0056】
トランジスタ領域ＲＴｒＬにおいて、メモリ層ＭＬ０～ＭＬ３は、例えば図５に示す様に、導電層１２０のＹ方向の端部に接続された導電層１２２と、複数のビア配線１０６に対応して設けられた複数のトランジスタ構造１４０と、これら複数のトランジスタ構造１４０に沿ってＸ方向に延伸する導電層１５０と、を備える。
【0057】
導電層１２２は、例えば、酸化インジウムスズ（ＩＴＯ）又はその他の導電性酸化物、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。尚、導電層１２２は、導電性酸化物のかわりに、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属を含んでいても良い。また、導電層１２２は、導電性酸化物のみを含んでいても良いし、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属のみを含んでいても良い。導電層１２２は、例えば、トランジスタＴｒＬ（図１）のドレイン電極として機能する。図示の例において、導電層１２２は、トランジスタ構造１４０のＸ方向正側に設けられた部分、及び、トランジスタ構造１４０のＸ方向負側に設けられた部分を含む。また、これらの部分は、それぞれ、ビア配線１０６及びトランジスタ構造１４０と、Ｘ方向において並ぶ。導電層１２２のＸ方向の一方側の側面は、絶縁層１０１のＸ方向の側面に接続されており、この側面に沿ってＹ方向に延伸する。導電層１２２のＸ方向の他方側の側面は、絶縁層１０５に接続されており、この側面に沿ってＹ方向に延伸する。導電層１２２のＸ方向の長さは、導電層１２０のＸ方向の長さよりも大きい。導電層１２２のＹ方向の一方側の側面の一部は、導電層１２０に接続されている。導電層１２２のＹ方向の他方側の側面は、後述する絶縁層１５１に接続されており、絶縁層１５１に沿ってＸ方向に延伸する。図示の例において、導電層１２２のＹ方向負側の端部は、後述する半導体層１４４のＹ方向負側の端部の、Ｙ方向の位置に達している。
【0058】
トランジスタ構造１４０は、例えば図５及び図７に示す様に、ビア配線１０６のＸ方向及びＹ方向の両側面に設けられた絶縁層１４１と、絶縁層１４１のＸ方向の両側面及びＹ方向の一方側（メモリセル領域ＲＭＣ側）の側面に設けられた導電層１４２と、導電層１４２の上面、下面、Ｘ方向の両側面及びＹ方向の一方側（メモリセル領域ＲＭＣ側）の側面に設けられた絶縁層１４３と、絶縁層１４３の上面、下面、Ｘ方向の両側面及びＹ方向の一方側（メモリセル領域ＲＭＣ側）の側面に設けられた半導体層１４４と、を備える。
【0059】
図５に例示する様なＸＹ断面において、絶縁層１４１は、ビア配線１０６のＸ方向及びＹ方向の両側面に沿って、一定の厚みで形成されている。導電層１４２、絶縁層１４３及び半導体層１４４は、導電層１２２のＹ方向負側の端部に対応するＹ方向の位置よりもＹ方向正側の範囲において、ビア配線１０６のＸ方向の両側面及びＹ方向正側の側面に沿って、一定の厚みで形成されている。導電層１２２は、半導体層１４４の、Ｘ方向の両側面及びＹ方向正側の側面に接続されている。図示の例において、絶縁層１４１、導電層１４２、絶縁層１４３及び半導体層１４４のＹ方向の長さは、それぞれ、絶縁層１４１、導電層１４２、絶縁層１４３及び半導体層１４４のＸ方向の長さよりも大きい。
【0060】
また、図４に例示する様なＸＹ断面において、半導体層１４４は、導電層１２２のＹ方向負側の端部に対応するＹ方向の位置よりもＹ方向正側の範囲において、ビア配線１０６のＸ方向の両側面及びＹ方向正側の側面に沿って、一定の厚みで形成されている。また、半導体層１４４は、ビア配線１０６のＸ方向の両側面及びＹ方向正側の側面に接続されている。図４に例示するＸＹ断面においても、導電層１２２は、半導体層１４４の、Ｘ方向の両側面及びＹ方向正側の側面に接続されている。
【0061】
尚、図４には、半導体層１４４のＹ方向正側の端部のＹ方向の位置を、位置Ｙ１として示している。また、半導体層１４４のＹ方向負側の端部のＹ方向の位置を、位置Ｙ２として示している。また、位置Ｙ１と位置Ｙ２との中央位置（位置Ｙ１と位置Ｙ２との間に設けられ、且つ、位置Ｙ１及び位置Ｙ２から等距離のＹ方向の位置）を、位置Ｙ３として示している。また、半導体層１４４の、Ｘ方向正側及び負側の側面の、位置Ｙ３に設けられた部分を、それぞれ、位置Ｐ１，Ｐ２として示している。図４の例において、半導体層１４４は、位置Ｐ１，Ｐ２において、導電層１２２に接続されている。図示の例において、導電層１２２及び半導体層１４４の接続面のＹ方向負側の端部は、位置Ｙ２に達している。
【0062】
絶縁層１４１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁層１４１は、ビア配線１０６の外周面を、全周にわたって囲んでいる。
【0063】
導電層１４２は、例えば、トランジスタＴｒＬ（図１）のゲート電極として機能する。導電層１４２は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電層１４２は、導電層１５０と共に、絶縁層１４１の外周面を、全周にわたって囲んでいる。図５に示す様に、Ｘ方向に並ぶ複数の導電層１４２は、Ｘ方向に延伸する導電層１５０に共通に接続されている。
【0064】
絶縁層１４３は、例えば、トランジスタＴｒＬ（図１）のゲート絶縁膜として機能する。絶縁層１４３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁層１４３は、導電層１４２のＸ方向の両側面及びＹ方向の一方側（メモリセル領域ＲＭＣ側）の側面を覆っている。
【0065】
半導体層１４４は、例えば、トランジスタＴｒＬ（図１）のチャネル領域として機能する。半導体層１４４は、例えば、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む半導体であっても良いし、その他の酸化物半導体であっても良い。半導体層１４４は、絶縁層１４３を介して、導電層１４２のＸ方向の両側面及びＹ方向の一方側（メモリセル領域ＲＭＣ側）の側面を覆っている。図７に示す様に、Ｚ方向に並ぶ複数の半導体層１４４は、Ｚ方向に延伸するビア配線１０６に共通に接続されている。図４に示す様に、Ｘ方向において隣り合う２つの半導体層１４４の間には、絶縁層１０５が設けられている。尚、半導体層１４４は、導電層１２２を介して導電層１２０のＹ方向の端部に接続されている。半導体層１４４のＹ方向の長さは、半導体層１４４のＸ方向の長さよりも大きい。
【0066】
導電層１５０は、例えば、層選択線ＬＬ（図１）として機能する。導電層１５０は、例えば図５に示す様に、Ｘ方向に延伸し、Ｘ方向に並ぶ複数の導電層１４２に接続されている。導電層１５０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を備える。尚、図７に示す様に、導電層１５０の上面及び下面は、酸化シリコン（ＳｉＯ２）等の絶縁層１５１（図７）によって覆われている。絶縁層１５１は、絶縁層１４１及び絶縁層１４３に接続されている。
【0067】
フックアップ領域ＲＨＵは、図８に示す様に、複数の導電層１５０に対応する複数のテラス部Ｔを備える。テラス部Ｔは、導電層１５０の下面のうち、下方から見て、他の導電層１５０と重ならない領域である。テラス部Ｔは、複数の導電層１５０に、少なくとも一つずつ設けられている。
【0068】
また、フックアップ領域ＲＨＵには、Ｘ方向に並ぶ複数のコンタクト電極１０７が設けられている。コンタクト電極１０７は、図８に示す様に、Ｚ方向に延伸し、上端において導電層１５０のテラス部Ｔに接続されている。また、Ｘ方向に並ぶ複数のコンタクト電極１０７は、それぞれ、異なる高さ位置に設けられた導電層１５０に接続されている。コンタクト電極１０７は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。
【0069】
また、メモリ層ＭＬ０～ＭＬ３の下方には、図３に示す様に、複数のグローバルビット線ＧＢＬが設けられている。グローバルビット線ＧＢＬは、Ｘ方向に延伸し、Ｙ方向に並ぶ。グローバルビット線ＧＢＬは、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。グローバルビット線ＧＢＬは、それぞれ、Ｘ方向に並ぶ複数のビア配線１０４の下端に接続されている。
【0070】
また、メモリ層ＭＬ０～ＭＬ３とグローバルビット線ＧＢＬとの間には、絶縁層１０３ａが設けられている。絶縁層１０３ａは、例えば、他の絶縁層１０３と異なる材料を含んでいても良い。
【0071】
［製造方法］
図９～図６９は、第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。図１０、図１２、図１４、図１６、図１９、図２１、図２３、図２５、図２７、図２９、図３４、図３６、図３８、図４０、図４２、図４４、図４５、図４７、図４９、図５１、図５３、図５５、図５７、図５９、図６０、図６２～図６４、図６６及び図６８は、図５に対応する断面を示している。図９、図１５、図１７、図１８、図２０、図２２、図２４、図２６、図２８、図３０～図３３、図３５、図３７、図３９、図４１及び図４３は、図６に対応する断面を示している。図１１、図１３、図４６、図４８、図５０、図５２、図５４、図５６、図５８、図６１、図６５、図６７及び図６９は、図７に対応する断面を示している。
図９～図６９は、第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。図１０、図１２、図１４、図１６、図１９、図２１、図２３、図２５、図２７、図２９、図３４、図３６、図３８、図４０、図４２、図４４、図４５、図４７、図４９、図５１、図５３、図５５、図５７、図５９、図６０、図６２～図６４、図６６及び図６８は、図５に対応する断面を示している。図９、図１５、図１７、図１８、図２０、図２２、図２４、図２６、図２８、図３０～図３３、図３５、図３７、図３９、図４１及び図４３は、図６に対応する断面を示している。図１１、図１３、図４６、図４８、図５０、図５２、図５４、図５６、図５８、図６１、図６５、図６７及び図６９は、図７に対応する断面を示している。
【0072】
尚、第１実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続される周辺回路と、を別々のウェハ上に製造し、これらのウェハを貼合することによって形成する。この関係から、図３に示した半導体基板Ｓｕｂを基準とした場合と、メモリセルアレイＭＣＡが形成されるウェハを基準とした場合とでは、メモリセルアレイＭＣＡ中の構成の上下関係が逆になる場合がある。図９～図６９では、Ｘ方向、Ｙ方向及びＺ方向を、メモリセルアレイＭＣＡ中の構成に合わせて図示している。
【0073】
同製造方法においては、例えば図９に示す様に、複数の絶縁層１０３と、複数の犠牲層１２０Ａと、を交互に形成する。犠牲層１２０Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含む。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等によって行う。
【0074】
次に、例えば図１０及び図１１に示す様に、絶縁層１１５に対応する位置に、開口１１５Ａを形成する。また、絶縁層１０１に対応する位置のうち、メモリセル領域ＲＭＣ及びトランジスタ領域ＲＴｒＬの境界に対応する領域に、開口１０１Ａを形成する。開口１１５Ａ，１０１Ａは、図１１に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａを貫通する。この工程は、例えば、ＲＩＥ等によって行う。
【0075】
【0076】
次に、例えば図１４及び図１５に示す様に、ビア配線１０４に対応する位置に、開口１０４Ａを形成する。開口１０４Ａは、図１５に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａを貫通する。この工程は、例えば、ＲＩＥ等によって行う。
【0077】
次に、例えば図１６及び図１７に示す様に、開口１０４Ａを介して、犠牲層１２０Ａの一部を選択的に除去する。この工程では、開口１０４Ａの内部に絶縁層１１５のＹ方向の側面が露出し、これによって犠牲層１２０ＡがＸ方向に分断される。この工程は、例えば、ウェットエッチング等によって行う。尚、図には、犠牲層１２０Ａが設けられていた部分に形成された開口を、開口１１２Ａとして示している。
【0078】
次に、例えば図１８に示す様に、開口１０４Ａ，１１２Ａの内部に、犠牲層１０４Ｂを形成する。犠牲層１０４Ｂは、例えば、シリコン（Ｓｉ）等を含む。この工程は、例えば、ＣＶＤ等によって行う。
【0079】
次に、例えば図１９及び図２０に示す様に、導電層１０２に対応する位置に、開口１０２Ａを形成する。開口１０２Ａは、図２０に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａを貫通して、これらの構成をＸ方向に分断する。この工程は、例えば、ＲＩＥ等によって行う。
【0080】
次に、例えば図２１及び図２２に示す様に、開口１０２Ａを介して、犠牲層１２０Ａの一部を選択的に除去する。この工程では、開口１０２Ａの内部に犠牲層１０４ＢのＸ方向の側面が露出する。この工程は、例えば、ウェットエッチング等によって行う。
【0081】
次に、例えば図２３及び図２４に示す様に、開口１０２Ａを介して、犠牲層１０４ＢのＸ方向の一方側（開口１０２Ａ側）の側面、絶縁層１１５のＸ方向の一方側（開口１０２Ａ側）の側面及びＹ方向の両側面、並びに、絶縁層１０３（図２４）の上面、下面及びＸ方向の一方側（開口１０２Ａ側）の側面に、導電層１３４を形成する。また、開口１０２Ａの内部に、犠牲層１０２Ｂを形成する。犠牲層１０２Ｂは、例えば、シリコン（Ｓｉ）等を含む。この工程では、例えば図２４に示す様に、Ｚ方向において隣り合う２つの絶縁層１０３の間の領域が犠牲層１０２Ｂによって埋め込まれる。一方、Ｘ方向において隣り合う２つの絶縁層１０３の間の領域は、犠牲層１０２Ｂによって埋め込まれない。この工程は、例えば、ＡＬＤ（Atomic Layer Deposition）及びＣＶＤ等によって行う。
【0082】
次に、例えば図２５及び図２６に示す様に、開口１０２Ａを介して、犠牲層１０２Ｂ及び導電層１３４の一部を除去する。この工程では、例えば、犠牲層１０２Ｂの一部を除去して、導電層１３４の、絶縁層１１５（図２５）及び絶縁層１０３（図２６）のＸ方向の側面に設けられた部分を露出させ、この部分を除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0083】
次に、例えば図２７及び図２８に示す様に、開口１０２Ａを介して、犠牲層１０２Ｂ、絶縁層１１５（図２７）の一部、及び、絶縁層１０３（図２８）の一部を除去する。この工程では、犠牲層１０２Ｂが完全に除去される。また、絶縁層１１５（図２７）及び絶縁層１０３（図２８）は、犠牲層１０４Ｂが開口１０２Ａに露出しない程度の範囲で除去される。この工程は、例えば、ウェットエッチング等によって行う。
【0084】
次に、例えば図２９及び図３０に示す様に、開口１０２Ａを介して、導電層１３４の上面、下面、Ｘ方向の一方側（開口１０２Ａ側）の側面及びＹ方向の両側面に、絶縁層１３３，１３５、導電層１３２，１３６、及び、導電層１３１，１３７，１０２を形成する。この工程は、例えば、ＣＶＤ等によって行う。
【0085】
次に、例えば図３１に示す様に、犠牲層１０４Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0086】
次に、例えば図３２に示す様に、開口１０４Ａを介して、犠牲層１２０Ａ及び導電層１３４のＸ方向の側面、絶縁層１１５のＹ方向の側面、並びに、絶縁層１０３の上面及び下面に、半導体層１１４を形成する。また、開口１１２Ａに、犠牲層１１２Ｂを形成する。この工程では、開口１１２Ａが犠牲層１１２Ｂによって埋め込まれる。一方、開口１０４Ａは、犠牲層１１２Ｂによって埋め込まれない。この工程は、例えば、ＡＬＤ及びＣＶＤ等によって行う。
【0087】
次に、例えば図３３に示す様に、開口１０４Ａを介して、犠牲層１１２Ｂ及び半導体層１１４の一部を除去する。この工程では、例えば、犠牲層１１２Ｂの一部を除去して、半導体層１１４の、絶縁層１０３の内周面に設けられた部分を露出させ、この部分を除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0088】
【0089】
次に、例えば図３６及び図３７に示す様に、絶縁層１０１に対応する位置のうち、メモリセル領域ＲＭＣ内の領域に、開口１０１Ａを形成する。開口１０１Ａは、図３７に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａを貫通して、これらの構成をＸ方向に分断する。この工程は、例えば、ＲＩＥ等によって行う。
【0090】
次に、例えば図３８及び図３９に示す様に、開口１０１Ａを介して、メモリセル領域ＲＭＣ内の犠牲層１２０Ａを除去する。この工程は、例えば、ウェットエッチング等によって行う。尚、図には、犠牲層１２０Ａが設けられていた部分に形成された開口を、開口１２０Ｂとして示している。
【0091】
次に、例えば図４０及び図４１に示す様に、開口１０１Ａ，１２０Ｂを介して、半導体層１１４の一部を除去し、犠牲層１１２Ｂの一部を露出させる。また、開口１０１Ａ，１２０Ｂを介して、犠牲層１１２Ｂを除去し、ビア配線１０４の外周面を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
【0092】
次に、例えば図４２及び図４３に示す様に、開口１２０Ｂの内部に、絶縁層１１１，１１３，１２１を形成し、導電層１１２，１２０を形成する。この工程では、例えば、ＣＶＤ等によって、開口１０１Ａ，１２０Ｂに、絶縁層及び導電層を形成する。この際、開口１２０Ｂは、導電層によって埋め込まれる。一方、開口１０１Ａは、導電層によって埋め込まれない。次に、例えば、ウェットエッチング等によって、これら絶縁層及び導電層のうち、絶縁層１０３のＸ方向の側面及び絶縁層１０１のＹ方向の側面に設けられた部分を除去する。
【0093】
次に、例えば図４４に示す様に、絶縁層１０１の一部を形成する。この工程は、例えば、ＣＶＤ等によって行う。
【0094】
次に、フックアップ領域ＲＨＵの、メモリセル領域ＲＭＣと反対側の位置に、図示しない開口を形成する。この開口は、Ｚ方向及びＸ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａを貫通する。この工程は、例えば、ＲＩＥ等によって行う。
【0095】
次に、例えば図４５及び図４６に示す様に、図示しない開口を介して、犠牲層１２０Ａの一部を選択的に除去する。この工程では、犠牲層１２０Ａのうち、フックアップ領域ＲＨＵ内に設けられた部分、及び、導電層１５０に対応する部分が除去される。この工程は、例えば、ウェットエッチング等によって行う。尚、図には、犠牲層１２０Ａが設けられていた部分に形成された開口を、開口１５０Ａとして示している。
【0096】
【0097】
次に、例えば図４９及び図５０に示す様に、フックアップ領域ＲＨＵにおいて複数の絶縁層１０３及び複数の犠牲層１５０Ｂの一部を除去して、複数の犠牲層１５０Ｂに対応する複数のテラス部ＴＡを備える。テラス部ＴＡは、犠牲層１５０Ｂの上面のうち、上方から見て、他の犠牲層１５０Ｂと重ならない領域である。
【0098】
この工程では、例えば、図４７及び図４８に示す様な構造の上方に、フックアップ領域ＲＨＵの一部を露出させるレジストを形成する。次に、ＲＩＥ（Reactive Ion Etching）等の方法によって、犠牲層１５０Ｂを選択的に除去する。次に、ＲＩＥ等の方法によって、絶縁層１０３を選択的に除去する。これにより、上方から数えて２番目の犠牲層１５０Ｂの上面の一部が露出する。
【0099】
次に、ウェットエッチング等の方法によって、レジストの一部を除去する。次に、ＲＩＥ等の方法によって、犠牲層１５０Ｂを選択的に除去する。次に、ＲＩＥ等の方法によって、絶縁層１０３を選択的に除去する。これにより、上方から数えて２番目及び３番目の犠牲層１５０Ｂの上面の一部が露出する。
【0100】
以下同様に、レジストの一部の除去、犠牲層１５０Ｂの選択的除去、絶縁層１０３の選択的除去を繰り返し行う。これにより、全ての犠牲層１５０Ｂの上面の一部が露出し、複数のテラス部ＴＡが形成される。尚、複数のテラス部ＴＡの形成後、複数のテラス部ＴＡの上方の領域には、図５０に示す様に、酸化シリコン（ＳｉＯ２）等の絶縁層が形成される。
【0101】
次に、例えば図５１及び図５２に示す様に、ビア配線１０６に対応する位置に、開口１０６Ａを形成する。開口１０６Ａは、図５２に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａを貫通する。この工程は、例えば、ＲＩＥ等によって行う。
【0102】
次に、例えば図５３及び図５４に示す様に、開口１０６Ａを介して、犠牲層１２０Ａの一部を選択的に除去する。この工程は、例えば、ウェットエッチング等によって行う。尚、図には、犠牲層１２０Ａが設けられていた部分に形成された開口を、開口１４２Ａとして示している。
【0103】
【0104】
この工程では、開口１０６Ａ，１４２Ａを介して、犠牲層１２０ＡのＸ方向及びＹ方向の側面、犠牲層１５０ＢのＹ方向の側面、並びに、絶縁層１０３の上面、下面、及び側面に、半導体層１４４を形成する。また、開口１４２Ａに、犠牲層１４２Ｂを形成する。この工程では、開口１４２Ａが犠牲層１４２Ｂによって埋め込まれる。一方、開口１０６Ａは、犠牲層１４２Ｂによって埋め込まれない。この工程は、例えば、ＡＬＤ及びＣＶＤ等によって行う。
【0105】
また、この工程では、開口１０６Ａを介して犠牲層１４２Ｂの一部を除去し、半導体層１４４の、絶縁層１０３の側面に設けられた部分を露出させ、この部分を除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0106】
【0107】
次に、例えば図５９に示す様に、絶縁層１０１に対応する位置のうち、トランジスタ領域ＲＴｒＬ内の領域、及び、絶縁層１０５に対応する位置に、開口１０５Ａを形成する。開口１０５Ａは、Ｚ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａを貫通して、これらの構成をＸ方向に分断する。この工程は、例えば、ＲＩＥ等によって行う。
【0108】
【0109】
この工程では、開口１０５Ａを介して、トランジスタ領域ＲＴｒＬ内の犠牲層１２０Ａを除去する。この工程は、例えば、ウェットエッチング等によって行う。ここで、絶縁層１２１が残っている場合は、この絶縁層１２１も除去する。
【0110】
また、この工程では、開口１０５Ａを介して、犠牲層１２０Ａが形成されていた領域に、導電層１２２を形成する。この工程は、例えば、ＣＶＤ等によって行う。
【0111】
次に、例えば図６２に示す様に、開口１０５Ａの内部に、絶縁層１０１，１０５を形成する。この工程は、例えば、ＣＶＤ等によって行う。
【0112】
次に、例えば図６３に示す様に、フックアップ領域ＲＨＵに、Ｘ方向に並ぶ複数の開口ｏｐを形成する。開口ｏｐは、Ｚ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１５０Ｂを貫通する。この工程は、例えば、ＲＩＥ等によって行う。
【0113】
【0114】
次に、例えば図６６及び図６７に示す様に、開口ｏｐ，１５０Ａを介して、半導体層１４４の一部を除去し、犠牲層１４２Ｂの一部を露出させる。また、開口ｏｐ，１５０Ａを介して、犠牲層１４２Ｂを除去し、ビア配線１０６の外周面を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
【0115】
次に、例えば図６８及び図６９に示す様に、開口１５０Ａに、絶縁層１４１，１４３，１５１を形成し、導電層１４２，１５０を形成する。この工程では、例えば、ＣＶＤ等によって、開口ｏｐ，１５０Ａに、絶縁層及び導電層を形成する。この際、開口１５０Ａは、導電層によって埋め込まれる。一方、開口ｏｐは、導電層によって埋め込まれない。次に、例えば、ウェットエッチング等によって、これら絶縁層及び導電層のうち、絶縁層１０３の内周面に設けられた部分を除去する。その後、開口ｏｐの内部に、絶縁層を形成する。
【0116】
【0117】
比較例に係る半導体記憶装置は、トランジスタ領域ＲＴｒＬを備えておらず、そのかわりに、トランジスタ領域ＲＴｒＬ´を備えている。
【0118】
トランジスタ領域ＲＴｒＬ´には、Ｘ方向に並ぶ複数の絶縁層１０５´が設けられている。
【0119】
また、トランジスタ領域ＲＴｒＬ´には、絶縁層１０５´の間に設けられた複数のビア配線１０６´が設けられている。ビア配線１０６´は、Ｚ方向に延伸する円柱状の形状を備える。
【0120】
トランジスタ領域ＲＴｒＬ´において、メモリ層ＭＬ０～ＭＬ３は、例えば図７１に示す様に、導電層１２０のＹ方向の端部に接続された導電層１２２´と、複数のビア配線１０６´に対応して設けられた複数のトランジスタ構造１４０´と、これら複数のトランジスタ構造１４０´に沿ってＸ方向に延伸する導電層１５０と、を備える。
【0121】
導電層１２２´は、トランジスタ構造１４０´のＸ方向正側に設けられた部分、及び、トランジスタ構造１４０´のＸ方向負側に設けられた部分を含んでいない。導電層１２２´は、ビア配線１０６´及びトランジスタ構造１４０と´、Ｘ方向において並ぶ部分を備えていない。導電層１２２´のＹ方向の一方側の側面の一部は、導電層１２０に接続されている。導電層１２２のＹ方向の他方側の側面は、全面にわたって、後述する半導体層１４４´に接続されている。半導体層１４４´のＹ方向の他方側の側面は、ビア配線１０６´の中心軸上に中心を有する円に沿って形成されており、導電層１２２´のＹ方向の他方側の側面も、この円に沿って形成されている。導電層１２２´のＹ方向の他方側の側面は、絶縁層１５１から離間している。
【0122】
トランジスタ構造１４０´は、例えば図７１に示す様に、ビア配線１０６´の外周面に設けられた絶縁層１４１´と、絶縁層１４１´の外周面に設けられた導電層１４２´と、導電層１４２´の上面、下面、並びに、Ｘ方向及びＹ方向の側面に設けられた絶縁層１４３´と、絶縁層１４３´の上面、下面、並びに、Ｘ方向及びＹ方向の側面に設けられた半導体層１４４´と、を備える。
【0123】
図７０及び図７１に示す様に、導電層１２２´は、半導体層１４４´のＸ方向の側面には接続されていない。半導体層１４４´のＸ方向の両側面は、絶縁層１０５´に接続されている。半導体層１４４´は、ビア配線１０６´の外周面に、全周にわたって接続されている。
【0124】
［製造方法］
第１実施形態に係るトランジスタ構造１１０の形成に際しては、図１５を参照して説明した様に、ビア配線１０４に対応する位置に開口１０４Ａを形成する。また、図１６及び図１７を参照して説明した様に、この開口１０４Ａを介して、犠牲層１２０Ａの一部を選択的に除去し、これによって犠牲層１２０ＡをＸ方向に分断する。この様な方法によってトランジスタ構造１１０を形成した場合、半導体層１１４のＹ方向の両側面は、絶縁層１１５に接することとなる。
第１実施形態に係るトランジスタ構造１１０の形成に際しては、図１５を参照して説明した様に、ビア配線１０４に対応する位置に開口１０４Ａを形成する。また、図１６及び図１７を参照して説明した様に、この開口１０４Ａを介して、犠牲層１２０Ａの一部を選択的に除去し、これによって犠牲層１２０ＡをＸ方向に分断する。この様な方法によってトランジスタ構造１１０を形成した場合、半導体層１１４のＹ方向の両側面は、絶縁層１１５に接することとなる。
【0125】
比較例に係るトランジスタ構造１４０´の形成に際しても同様に、ビア配線１０６´に対応する位置に開口を形成する。また、この開口を介して、犠牲層１２０Ａの一部を選択的に除去し、これによって犠牲層１２０ＡをＸ方向に分断する。比較例においては、この様な方法によってトランジスタ構造１４０´を形成するため、半導体層１４４´のＸ方向の両側面が、絶縁層１０５´に接することとなる。
【0126】
［効果］
比較例に係る半導体層１４４´は、Ｙ方向の一方側（メモリセル領域ＲＭＣ側）の側面のみが導電層１２２´に接続されており、Ｘ方向の側面は導電層１２２´に接続されていない。一方、第１実施形態に係る半導体層１４４は、Ｙ方向の一方側（メモリセル領域ＲＭＣ側）の側面だけでなく、Ｘ方向の両側面も導電層１２２に接続されている。従って、半導体層１４４と導電層１２２との接触面積は、半導体層１４４´と導電層１２２´との接触面積よりも大きい。これにより、第１実施形態に係るトランジスタＴｒＬは、比較例に係るトランジスタＴｒＬと比較して、大きい電流を流すことが可能となる。
比較例に係る半導体層１４４´は、Ｙ方向の一方側（メモリセル領域ＲＭＣ側）の側面のみが導電層１２２´に接続されており、Ｘ方向の側面は導電層１２２´に接続されていない。一方、第１実施形態に係る半導体層１４４は、Ｙ方向の一方側（メモリセル領域ＲＭＣ側）の側面だけでなく、Ｘ方向の両側面も導電層１２２に接続されている。従って、半導体層１４４と導電層１２２との接触面積は、半導体層１４４´と導電層１２２´との接触面積よりも大きい。これにより、第１実施形態に係るトランジスタＴｒＬは、比較例に係るトランジスタＴｒＬと比較して、大きい電流を流すことが可能となる。
【0127】
また、比較例に係る半導体記憶装置において、半導体層１４４´及び導電層１２２´の接触面積、並びに、半導体層１４４´及びビア配線１０６´の接触面積を増やそうとした場合、トランジスタ構造１４０´のＸ方向における長さを大きくする必要がある。しかしながら、メモリセル領域ＲＭＣにおける各構成の大きさによっては、トランジスタ構造１４０´のＸ方向における長さを大きくすることが出来ない場合がある。一方、第１実施形態に係る半導体記憶装置によれば、ビア配線１０６及び半導体層１４４のＹ方向の長さを調整することにより、メモリセル領域ＲＭＣにおける各構成の大きさにかかわらず、半導体層１４４及び導電層１２２の接触面積、並びに、半導体層１４４及びビア配線１０６の接触面積を調整可能である。これにより、ビア配線１０６と半導体層１４４との接触面積、及び、半導体層１４４と導電層１２２との接触面積を更に大きくして、更に大きな電流を流すことが可能なトランジスタＴｒＬを提供することが可能となる。
【0128】
［第２実施形態］
第１実施形態に係るトランジスタ構造１４０は、一つのビア配線１０６に接続されている。しかしながら、この様な構成はあくまでも例示であり、トランジスタＴｒＬに対応するトランジスタ構造は、ワード線選択線ＬＷに対応する複数の導電層に接続されていても良い。以下、この様な例について説明する。
第１実施形態に係るトランジスタ構造１４０は、一つのビア配線１０６に接続されている。しかしながら、この様な構成はあくまでも例示であり、トランジスタＴｒＬに対応するトランジスタ構造は、ワード線選択線ＬＷに対応する複数の導電層に接続されていても良い。以下、この様な例について説明する。
【0129】
図７２及び図７３は、第２実施形態に係る半導体記憶装置の構成を示す模式的なＸＹ断面図である。尚、図７２及び図７３は、異なる高さ位置におけるＸＹ断面を示している。以下の説明において、第１実施形態と同様の構成には同一の符号を付し、説明を省略する。
【0130】
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
【0131】
ただし、第１実施形態においては、図５等を参照して説明した様に、トランジスタ領域ＲＴｒＬの、絶縁層１０１及び絶縁層１０５の間の各領域に、ビア配線１０６及びトランジスタ構造１４０が、一つずつ設けられている。一方、第２実施形態においては、図７２及び図７３に示す様に、トランジスタ領域ＲＴｒＬの、絶縁層１０１及び絶縁層１０５の間の各領域に、Ｙ方向に並ぶ複数のビア配線２０６と、一つのトランジスタ構造２４０と、が設けられている。
【0132】
ビア配線２０６は、基本的には、ビア配線１０６と同様に構成されている。ただし、ビア配線２０６は、それぞれ、円柱状の形状を備える。一つのトランジスタ構造２４０によって共有される複数のビア配線２０６は、全て、電気的に共通である。また、図示の例では、一つのトランジスタ構造２４０によって共有される複数のビア配線２０６は、お互いに、Ｙ方向に離間している。
【0133】
トランジスタ構造２４０は、図７３に示す様に、絶縁層２４１と、導電層２４２と、絶縁層２４３と、半導体層２４４と、を備える。
【0134】
絶縁層２４１、導電層２４２、絶縁層２４３及び半導体層２４４は、基本的には、絶縁層１４１、導電層１４２、絶縁層１４３及び半導体層１４４と同様に構成されている。
【0135】
ただし、図７３に例示する様なＸＹ断面において、絶縁層２４１は、Ｙ方向に並ぶ複数のビア配線２０６の外周面に沿って、一定の厚みで形成されている。導電層２４２、絶縁層２４３及び半導体層２４４は、導電層１２２のＹ方向負側の端部に対応するＹ方向の位置よりもＹ方向正側の範囲において、Ｙ方向に並ぶ複数のビア配線２０６の各中心位置を中心とする複数の円に沿って、一定の厚みで形成されている。
【0136】
また、図７２に例示する様なＸＹ断面において、半導体層２４４は、導電層１２２のＹ方向負側の端部に対応するＹ方向の位置よりもＹ方向正側の範囲において、Ｙ方向に並ぶ複数のビア配線２０６の各中心位置を中心とする複数の円に沿って、一定の厚みで形成されている。また、半導体層２４４は、Ｙ方向に並ぶ複数のビア配線２０６の外周面に接続されている。
【0137】
ここで、第１実施形態に係るトランジスタ構造１１０の形成に際しては、図５１を参照して説明した工程において、複数のビア配線１０６に対応する複数の開口１０６Ａを形成する。第２実施形態に係るトランジスタ構造２４０の形成に際しても同様に、複数のビア配線２０６に対応する複数の開口を形成する。
【0138】
ただし、例えば、開口１０４Ａの直径と、ビア配線２０６に対応する開口の直径とを同程度の大きさに調整することにより、ビア配線２０６に対応する開口を、図１４及び図１５を参照して説明した工程において、開口１０４Ａと同時に形成することも可能である。これにより、工程数の削減が可能となる。
【0139】
また、図７２を参照して説明した様に、複数のビア配線２０６及び半導体層２４４の接触面は円に沿って形成されているため、ビア配線１０６及び半導体層１４４の接触面（図４）と比較して、面積を大きくすることが可能な場合がある。同様に、半導体層２４４及び導電層１２２の接触面も円に沿って形成されているため、ビア配線１０６及び半導体層１４４の接触面（図４）と比較して、面積を大きくすることが可能な場合がある。これにより、更に大きな電流を流すことが可能なトランジスタＴｒＬを提供することが可能となる場合がある。
【0140】
［第３実施形態］
第１実施形態に係る半導体層１４４及び第２実施形態に係る半導体層２４４は、Ｙ方向の長さが、Ｘ方向の長さよりも大きい。しかしながら、この様な構成はあくまでも例示であり、トランジスタＴｒＬのチャネル領域として機能する半導体層は、Ｙ方向の長さが、Ｘ方向の長さより小さくても良い。以下、この様な例について説明する。
第１実施形態に係る半導体層１４４及び第２実施形態に係る半導体層２４４は、Ｙ方向の長さが、Ｘ方向の長さよりも大きい。しかしながら、この様な構成はあくまでも例示であり、トランジスタＴｒＬのチャネル領域として機能する半導体層は、Ｙ方向の長さが、Ｘ方向の長さより小さくても良い。以下、この様な例について説明する。
【0141】
図７４及び図７５は、第３実施形態に係る半導体記憶装置の構成を示す模式的なＸＹ断面図である。尚、図７４及び図７５は、異なる高さ位置におけるＸＹ断面を示している。以下の説明において、第１実施形態と同様の構成には同一の符号を付し、説明を省略する。
【0142】
第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
【0143】
ただし、第３実施形態に係る半導体記憶装置は、ビア配線１０６及びトランジスタ構造１４０のかわりに、ビア配線３０６及びトランジスタ構造３４０を備える。
【0144】
ビア配線３０６は、基本的には、ビア配線１０６と同様に構成されている。ただし、ビア配線３０６は、円柱状の形状を備える。尚、図示の例において、ビア配線３０６のＹ方向負側の端部のＹ方向の位置は、後述する半導体層３４４のＹ方向負側の端部のＹ方向の位置に達していない。
【0145】
トランジスタ構造３４０は、図７５に示す様に、絶縁層３４１と、導電層３４２と、絶縁層３４３と、半導体層３４４と、を備える。
【0146】
絶縁層３４１、導電層３４２、絶縁層３４３及び半導体層３４４は、基本的には、絶縁層１４１、導電層１４２、絶縁層１４３及び半導体層１４４と同様に構成されている。
【0147】
ただし、図７５に例示する様なＸＹ断面において、絶縁層３４１は、ビア配線３０６の外周面に沿って、一定の厚みで形成されている。導電層３４２、絶縁層３４３及び半導体層３４４は、導電層１２２のＹ方向負側の端部に対応するＹ方向の位置よりもＹ方向正側の範囲において、ビア配線３０６の中心位置を中心とする円に沿って、一定の厚みで形成されている。
【0148】
また、図７４に例示する様なＸＹ断面において、半導体層３４４は、導電層１２２のＹ方向負側の端部に対応するＹ方向の位置よりもＹ方向正側の範囲において、ビア配線３０６の中心位置を中心とする円に沿って、一定の厚みで形成されている。また、半導体層３４４は、ビア配線３０６の外周面に接続されている。
【0149】
第３実施形態に係るビア配線３０６も、第２実施形態に係るビア配線２０６と同様に、図１４及び図１５を参照して説明した工程において、開口１０４Ａと同時に形成することが可能である。これにより、工程数の削減が可能となる。
【0150】
また、第３実施形態に係るトランジスタ構造３４０は、第１実施形態に係るトランジスタ構造１４０及び第２実施形態に係るトランジスタ構造２４０よりも小型である。従って、トランジスタ領域ＲＴｒＬをＹ方向に縮小して、トランジスタ領域ＲＴｒＬの面積を削減可能である。
【0151】
［第４実施形態］
第１実施形態に係る半導体層１４４、第２実施形態に係る半導体層２４４、及び、第３実施形態に係る半導体層３４４は、Ｘ方向の両側面が、導電層１２２に接続されている。しかしながら、この様な構成はあくまでも例示であり、トランジスタＴｒＬのチャネル領域として機能する半導体層は、Ｘ方向の一方側の側面のみが、導電層１２２に接続されていても良い。以下、この様な例について説明する。
第１実施形態に係る半導体層１４４、第２実施形態に係る半導体層２４４、及び、第３実施形態に係る半導体層３４４は、Ｘ方向の両側面が、導電層１２２に接続されている。しかしながら、この様な構成はあくまでも例示であり、トランジスタＴｒＬのチャネル領域として機能する半導体層は、Ｘ方向の一方側の側面のみが、導電層１２２に接続されていても良い。以下、この様な例について説明する。
【0152】
図７６は、第４実施形態に係る半導体記憶装置の構成を示す模式的なＸＹ断面図である。以下の説明において、第１実施形態と同様の構成には同一の符号を付し、説明を省略する。
【0153】
第４実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されており、第１実施形態に係るトランジスタ構造１４０を備えている。
【0154】
ただし、第４実施形態に係る半導体記憶装置においては、半導体層１４４の、Ｘ方向の、絶縁層１０１側の側面が導電層１２２に接続されており、且つ、Ｘ方向の、絶縁層１０５側の側面は、導電層１２２に接続されていない。
【0155】
第４実施形態に係る半導体記憶装置によれば、トランジスタ領域ＲＴｒＬをＸ方向に縮小して、トランジスタ領域ＲＴｒＬの面積を削減可能な場合がある。
【0156】
尚、第４実施形態に係る半導体記憶装置は、第１実施形態に係るトランジスタ構造１４０ではなく、第２実施形態に係るトランジスタ構造２４０又は第３実施形態に係るトランジスタ構造３４０を備えていても良い。
【0157】
また、第４実施形態に係る半導体記憶装置において、トランジスタＴｒＬのチャネル領域として機能する半導体層は、絶縁層１０１側の側面が導電層１２２に接続されておらず、且つ、Ｘ方向の、絶縁層１０５側の側面が導電層１２２に接続されていても良い。
【0158】
また、第４実施形態に係る半導体記憶装置において、トランジスタＴｒＬのチャネル領域として機能する半導体層は、Ｙ方向の一方側（メモリセル領域ＲＭＣ側）の側面が、導電層１２２に接続されていなくても良い。
【0159】
［その他の実施形態］
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成等は適宜調整可能である。
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成等は適宜調整可能である。
【0160】
例えば、第１実施形態～第４実施形態に係る半導体記憶装置においては、グローバルビット線ＧＢＬが、メモリ層ＭＬ０～ＭＬ３より下方に設けられていた。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。グローバルビット線ＧＢＬは、メモリ層ＭＬ０～ＭＬ３より上方に設けられていても良い。
【0161】
また、第１実施形態～第４実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続される周辺回路と、を別々のウェハ上に製造し、これらのウェハを貼合することによって形成する様な構造を想定している。しかしながら、第１実施形態～第４実施形態に係る半導体記憶装置は、１枚のウェハ上に製造することも可能である。
【0162】
また、第１実施形態～第４実施形態に係る半導体記憶装置においては、ビット線として機能するビア配線１０４が、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む場合がある。しかしながら、この様な導電性酸化物は、Ｚ方向に延伸するビア配線１０４ではなく、トランジスタ構造１１０に含まれていても良い。また、ビア配線１０４及びトランジスタ構造１１０は、その他の材料等を含んでいても良い。
【0163】
同様に、第１実施形態～第４実施形態に係る半導体記憶装置においては、ワード線選択線ＬＷとして機能するビア配線１０６等が、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む場合がある。しかしながら、この様な導電性酸化物は、Ｚ方向に延伸するビア配線１０６等ではなく、トランジスタＴｒＬを構成するトランジスタ構造１４０等に含まれていても良い。また、ビア配線１０６等、及び、トランジスタ構造１４０等は、その他の材料等を含んでいても良い。
【0164】
同様に、第１実施形態～第４実施形態に係る半導体記憶装置においては、トランジスタＴｒＬのドレイン電極として機能する導電層１２２が、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む場合がある。しかしながら、この様な導電性酸化物は、導電層１２２ではなく、トランジスタＴｒＬを構成するトランジスタ構造１４０等に含まれていても良い。また、導電層１２２、及び、トランジスタ構造１４０等は、その他の材料等を含んでいても良い。
【0165】
また、以上の説明では、図４等を参照して説明した様に、トランジスタＴｒＬのチャネル領域として機能する半導体層１４４等のＹ方向負側の端部のＹ方向の位置と、導電層１２２のＹ方向負側の端部のＹ方向の位置とが、一致している。しかしながら、図６６及び図６７を参照して説明した工程、又は、これに対応する工程では、半導体層１４４等のＹ方向負側の端部のＹ方向の位置が、導電層１２２のＹ方向負側の端部のＹ方向の位置よりも、Ｙ方向正側に設けられる場合がある。即ち、導電層１２２のＹ方向負側の端部のＹ方向の位置は、図４を参照して説明した位置Ｙ２よりも、Ｙ方向負側に設けられる場合がある。
【0166】
また、第１実施形態に係る半導体記憶装置においては、ワード線選択線ＬＷとして機能するビア配線１０６のＹ方向負側の端部が、半導体層１４４のＹ方向負側の端部よりも、Ｙ方向負側に設けられている。しかしながら、ビア配線１０６のＹ方向負側の端部のＹ方向の位置と、半導体層１４４のＹ方向負側の端部のＹ方向の位置とは、一致していても良い。また、ビア配線１０６のＹ方向負側の端部は、半導体層１４４のＹ方向負側の端部よりも、Ｙ方向正側に設けられていても良い。
【0167】
尚、第１実施形態に係る半導体記憶装置においては、図５１及び図５２を参照して説明した工程において、ビア配線１０６に対応する位置に、開口１０６Ａを形成する。また、図５３及び図５４を参照して説明した工程において、開口１０６Ａを介して、犠牲層１２０Ａの一部を選択的に除去し、開口１４２Ａを形成する。ここで、開口１０６Ａ及び開口１４２ＡのＹ方向負側の端部が、犠牲層１５０Ｂから離間してしまうと、図６６及び図６７を参照して説明した工程において、犠牲層１４２Ｂを除去することが出来ない場合がある。この様な理由から、開口１０６Ａと犠牲層１５０Ｂとの間の距離は、少なくとも、図５３及び図５４を参照して説明した工程において除去する犠牲層１２０Ａの量よりも小さい。従って、ビア配線１０６のＹ方向負側の端部が、半導体層１４４のＹ方向負側の端部よりも、Ｙ方向正側に設けられる場合であっても、これら端部の間のＹ方向の距離は、少なくとも、半導体層１４４の導電層１２２との接触面と、半導体層１４４のビア配線１０６との接触面と、の間の最短距離よりも小さくなる。第３実施形態及び第４実施形態においても同様である。
【0168】
また、第２実施形態に係る半導体記憶装置においては、Ｙ方向に並ぶ複数のビア配線２０６のうち、最も導電層１５０に近い位置に設けられたもの（最もＹ方向負側に設けられたもの）について、この様な関係が成立する。
【0169】
更に、第２実施形態に係る半導体記憶装置においては、Ｙ方向に隣り合う２つのビア配線２０６の間の距離が、少なくとも、半導体層２４４の導電層１２２との接触面と、半導体層２４４の、いずれかのビア配線２０６との接触面と、の間の最短距離の２倍よりも小さい。
【0170】
また、第２実施形態に係る半導体記憶装置においては、一つのトランジスタ構造２４０によって共有される複数のビア配線２０６が、お互いに、Ｙ方向に離間している。しかしながら、この様な複数のビア配線２０６の少なくとも２つは、お互いに接続されていても良い。
【0171】
また、第１実施形態～第４実施形態に係る半導体記憶装置においては、トランジスタＴｒＣのチャネル領域として機能する半導体層１１４やトランジスタＴｒＬのチャネル領域として機能する半導体層１４４が、ゲート電極の上面及び下面にそれぞれ対向して設けられているが、この構成に限らずゲート電極の上面及び下面のいずれか一方の面に対向して設けられていても良い。
【0172】
また、以上の説明では、トランジスタ構造１１０に接続されるメモリ部として、キャパシタＣｐＣが採用される例について説明した。しかしながら、メモリ部は、キャパシタＣｐＣでなくても良い。例えば、メモリ部は、強誘電体、強磁性体、ＧｅＳｂＴｅ等のカルコゲン材料又はその他の材料を含み、これら材料の特性を利用してデータを記録するものであっても良い。例えば、以上において説明したいずれかの構造において、キャパシタＣｐＣを形成する電極間の絶縁層に、これら材料のいずれかを含ませても良い。
【0173】
また、トランジスタＴｒＣを構成するトランジスタ構造１１０は、第１実施形態～第４実施形態のいずれかにおいてトランジスタＴｒＬを構成するトランジスタ構造１４０等と同様の構造を備えていても良い。
【0174】
また、第１実施形態～第４実施形態に係る半導体記憶装置の製造方法も、適宜調整可能である。例えば、上述した工程のいずれか２つの順番を入れ替えたり、上述した工程のいずれか２つを同時に実行したりしても良い。例えば、図４５～図４８を参照して説明した工程は、図５１及び図５２を参照して説明した工程より後に実行しても良い。
【0175】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0176】
Ｓｕｂ…半導体基板、ＭＬ０～ＭＬ３…メモリ層、ＢＬ…ビット線、ＷＬ…ワード線、ＰＬ…プレート線、ＴｒＣ，ＴｒＬ…トランジスタ、１０２…導電層、１０４…導電層、１１０…トランジスタ構造、１２０…導電層、１３０…キャパシタ構造、１４０…トランジスタ構造、１５０…導電層。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】