特開 2024-39353 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024039353

(43)【公開日】2024-03-22

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20240314BHJP

   H01L 29/80 20060101ALI20240314BHJP

   H01L 21/3205 20060101ALI20240314BHJP

【ＦＩ】

H01L29/80 U

H01L29/80 E

H01L29/80 H

H01L29/80 Z

H01L21/88 J

H01L21/88 S

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022143844

(22)【出願日】2022-09-09

(71)【出願人】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】中野 拓真

【テーマコード（参考）】

5F033

5F102

【Ｆターム（参考）】

5F033GG00

5F033GG02

5F033MM30

5F033PP27

5F033PP28

5F033QQ13

5F033QQ23

5F033QQ27

5F033QQ35

5F033QQ38

5F033RR21

5F033VV05

5F033XX22

5F033XX27

5F102FA08

5F102GA01

5F102GA16

5F102GB01

5F102GB02

5F102GC01

5F102GD01

5F102GJ02

5F102GL04

5F102GM04

5F102GQ01

5F102GS09

5F102GT01

5F102GV03

5F102HC10

5F102HC16

5F102HC30

(57)【要約】

【課題】トランジスタにおいて発生した熱が素子に伝導することを抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置は、炭化シリコン基板１０ａと、前記炭化シリコン基板の上面に設けられた窒化物半導体層１０ｂと、前記窒化物半導体層上に設けられたトランジスタ２０と、前記炭化シリコン基板上に設けられた素子と、を備え、前記炭化シリコン基板は、前記トランジスタと前記素子の間に設けられ、前記炭化シリコン基板の下面から前記炭化シリコン基板の少なくとも一部が除去され内部の熱伝導率は前記炭化シリコン基板の熱伝導率より小さい穴４２を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

炭化シリコン基板と、
前記炭化シリコン基板の上面に設けられた窒化物半導体層と、
前記窒化物半導体層上に設けられたトランジスタと、
前記炭化シリコン基板上に設けられた素子と、
を備え、
前記炭化シリコン基板は、前記トランジスタと前記素子の間に設けられ、前記炭化シリコン基板の下面から前記炭化シリコン基板の少なくとも一部が除去され内部の熱伝導率は前記炭化シリコン基板の熱伝導率より小さい穴を有する半導体装置。

【請求項2】

前記炭化シリコン基板および前記窒化物半導体層を貫通するバイアホールを介し前記トランジスタに電気的に接続される金属層を備える請求項１に記載の半導体装置。

【請求項3】

前記穴は、前記炭化シリコン基板の下面から前記炭化シリコン基板の途中まで設けられ、前記炭化シリコン基板および前記窒化物半導体層を貫通しない請求項１に記載の半導体装置。

【請求項4】

前記炭化シリコン基板および前記窒化物半導体層を貫通するバイアホールを介し前記トランジスタに電気的に接続される金属層を備え、
前記炭化シリコン基板の前記下面における前記穴の平面面積は、前記炭化シリコン基板の前記下面における前記バイアホールの平面面積より小さい請求項３に記載の半導体装置。

【請求項5】

前記穴は、前記炭化シリコン基板および前記窒化物半導体層を貫通し、
前記半導体装置は、
前記炭化シリコン基板上に設けられ、前記炭化シリコン基板の厚さ方向から見て前記穴と重なり、前記穴と接触するパッドを備える請求項２に記載の半導体装置。

【請求項6】

前記パッドは、前記金属層と電気的に分離されている請求項５に記載の半導体装置。

【請求項7】

前記穴の内部の少なくとも一部は空洞である請求項１から請求項６のいずれか一項に記載の半導体装置。

【請求項8】

前記窒化物半導体層の表面において、前記トランジスタの各点から前記素子に至る最短距離の直線は、全て前記穴を前記表面に投影した範囲を通過する請求項１から請求項６のいずれか一項に記載の半導体装置。

【請求項9】

前記素子は、受動素子である請求項１から請求項６のいずれか一項に記載の半導体装置。

【請求項10】

前記素子は、能動素子である請求項１から請求項６のいずれか一項に記載の半導体装置。

【請求項11】

炭化シリコン基板の上面に設けられた窒化物半導体層上にトランジスタを形成し、前記炭化シリコン基板上に素子を形成する工程と、
前記炭化シリコン基板の下面に、第１開口と前記第１開口の面積より小さい面積を有する第２開口とを有するマスク層を形成する工程と、
前記マスク層をマスクに前記炭化シリコン基板をエッチングすることで、前記第１開口により画定され前記炭化シリコン基板および前記窒化物半導体層を貫通するバイアホールの形成と、前記第２開口により画定され前記炭化シリコン基板の一部が除去され前記炭化シリコン基板および前記窒化物半導体層を貫通せず、内部の熱伝導率は前記炭化シリコン基板の熱伝導率より小さい穴の形成と、を同時に行う工程と、
前記炭化シリコン基板の前記下面に、前記バイアホールを介し前記トランジスタに電気的に接続される金属層を形成する工程と、
を含む半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

窒化物半導体層を有するＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）では、熱伝導性のよい炭化シリコン（ＳｉＣ）基板が用いられている。ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）では、基板上にトランジスタとキャパシタ等の受動素子とが設けられている（例えば特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平１１－２１５０１２７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

炭化シリコン基板を用いることで、窒化物半導体層上に設けられたトランジスタにおいて発生する熱を炭化シリコン基板の裏面に効率よく放出することができる。しかし、ＭＭＩＣ等の集積回路では、トランジスタに隣接する領域に受動素子または能動素子が設けられている。このため、トランジスタにおいて発生した熱は、炭化シリコン基板を介し受動素子または能動素子に伝導してしまう。これにより、受動素子または能動素子の温度が上昇し、所望の特性が得られなくなることがありうる。

【0005】

本開示は、上記課題に鑑みなされたものであり、トランジスタにおいて発生した熱が素子に伝導することを抑制することを目的とする。

【課題を解決するための手段】

【0006】

本開示の一実施形態は、炭化シリコン基板と、前記炭化シリコン基板の上面に設けられた窒化物半導体層と、前記窒化物半導体層上に設けられたトランジスタと、前記炭化シリコン基板上に設けられた素子と、を備え、前記炭化シリコン基板は、前記トランジスタと前記素子の間に設けられ、前記炭化シリコン基板の下面から前記炭化シリコン基板の少なくとも一部が除去され内部の熱伝導率は前記炭化シリコン基板の熱伝導率より小さい穴を有する半導体装置である。

【0007】

本開示の一実施形態は、炭化シリコン基板の上面に設けられた窒化物半導体層上にトランジスタを形成し、前記炭化シリコン基板上に素子を形成する工程と、前記炭化シリコン基板の下面に、第１開口と前記第１開口の面積より小さい面積を有する第２開口とを有するマスク層を形成する工程と、前記マスク層をマスクに前記炭化シリコン基板をエッチングすることで、前記第１開口により画定され前記炭化シリコン基板および前記窒化物半導体層を貫通するバイアホールの形成と、前記第２開口により画定され前記炭化シリコン基板の一部が除去され前記炭化シリコン基板および前記窒化物半導体層を貫通せず、内部の熱伝導率は前記炭化シリコン基板の熱伝導率より小さい穴の形成と、を同時に行う工程と、前記炭化シリコン基板の前記下面に、前記バイアホールを介し前記トランジスタに電気的に接続される金属層を形成する工程と、を含む半導体装置の製造方法である。

【発明の効果】

【0008】

本開示によれば、トランジスタにおいて発生した熱が素子に伝導することを抑制することができる。

【図面の簡単な説明】

【0009】

【図1】図１は、実施例１に係る半導体装置の平面図である。

【図2】図２は、図１のＡ－Ａ断面図である。

【図3A】図３Ａは、実施例１に係る半導体装置の製造方法を示す断面図である。

【図3B】図３Ｂは、実施例１に係る半導体装置の製造方法を示す断面図である。

【図3C】図３Ｃは、実施例１に係る半導体装置の製造方法を示す断面図である。

【図4A】図４Ａは、実施例１に係る半導体装置の製造方法を示す断面図である。

【図4B】図４Ｂは、実施例１に係る半導体装置の製造方法を示す断面図である。

【図4C】図４Ｃは、実施例１に係る半導体装置の製造方法を示す断面図である。

【図5】図５は、比較例１に係る半導体装置の断面図である。

【図6】図６は、実施例１に係る半導体装置の断面図である。

【図7】図７は、実施例１において、実装基板上に半導体チップが実装された例を示す断面図である。

【図8】図８は、実施例１において、実装基板上に半導体チップが実装された別の例を示す断面図である。

【図9】図９は、実施例１における穴の内部の別の例を示す断面図である。

【図10】図１０は、実施例１における熱伝導抑制領域付近の拡大平面図である。

【図11】図１１は、実施例２に係る半導体装置の平面図である。

【図12】図１２は、図１１のＡ－Ａ断面図である。

【図13】図１３は、実施例２の変形例１に係る半導体装置の平面図である。

【図14】図１４は、実施例３に係る半導体装置の平面図である。

【発明を実施するための形態】

【0010】

［本開示の実施形態の詳細］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、炭化シリコン基板と、前記炭化シリコン基板の上面に設けられた窒化物半導体層と、前記窒化物半導体層上に設けられたトランジスタと、前記炭化シリコン基板上に設けられた素子と、を備え、前記炭化シリコン基板は、前記トランジスタと前記素子の間に設けられ、前記炭化シリコン基板の下面から前記炭化シリコン基板の少なくとも一部が除去され内部の熱伝導率は前記炭化シリコン基板の熱伝導率より小さい穴を有する半導体装置である。これにより、トランジスタにおいて発生した熱が素子に伝導することを抑制することができる。
（２）上記（１）において、前記炭化シリコン基板の裏面に設けられ、前記炭化シリコン基板および前記窒化物半導体層を貫通するバイアホールを介し前記トランジスタに電気的に接続される金属層を備える。
（３）上記（１）において、前記穴は、前記炭化シリコン基板の下面から前記炭化シリコン基板の途中まで設けられ、前記炭化シリコン基板および前記窒化物半導体層を貫通しない。
（４）上記（３）において、前記炭化シリコン基板および前記窒化物半導体層を貫通するバイアホールを介し前記トランジスタに電気的に接続される金属層を備え、前記炭化シリコン基板の裏面における前記穴の平面面積は、前記炭化シリコン基板の裏面における前記バイアホールの平面面積より小さい。
（５）上記（２）において、前記穴は、前記炭化シリコン基板および前記窒化物半導体層を貫通し、前記半導体装置は、前記炭化シリコン基板上に設けられ、前記炭化シリコン基板の厚さ方向から見て前記穴と重なり、前記穴と接触するパッドを備える。
（６）上記（５）において、前記パッドは、前記金属層と電気的に分離されている。
（７）上記（１）から（６）のいずれかにおいて、前記穴の内部の少なくとも一部は空洞である。
（８）上記（１）から（７）のいずれかにおいて、前記窒化物半導体層の表面において、前記トランジスタの各点から前記素子に至る最短距離の直線は、全て前記穴を前記表面に投影した範囲を通過する。
（９）上記（１）から（８）のいずれかにおいて、前記素子は、受動素子である。
（１０）上記（１）から（８）のいずれかにおいて、前記素子は、能動素子である。
（１１）本開示の一実施形態は、炭化シリコン基板の上面に設けられた窒化物半導体層上にトランジスタを形成し、前記炭化シリコン基板上に素子を形成する工程と、前記炭化シリコン基板の下面に、第１開口と前記第１開口の面積より小さい面積を有する第２開口とを有するマスク層を形成する工程と、前記マスク層をマスクに前記炭化シリコン基板をエッチングすることで、前記第１開口により画定され前記炭化シリコン基板および前記窒化物半導体層を貫通するバイアホールの形成と、前記第２開口により画定され前記炭化シリコン基板の一部が除去され前記炭化シリコン基板および前記窒化物半導体層を貫通せず、内部の熱伝導率は前記炭化シリコン基板の熱伝導率より小さい穴の形成と、を同時に行う工程と、前記炭化シリコン基板の前記下面に、前記バイアホールを介し前記トランジスタに電気的に接続される金属層を形成する工程と、を含む半導体装置の製造方法である。

【0011】

本開示の実施形態にかかる半導体装置及びその製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【0012】

［実施例１］
図１は、実施例１に係る半導体装置の平面図である。図２は、図１のＡ－Ａ断面図である。基板１０の表面の法線方向をＺ方向、ソース電極１２、ゲート電極１４およびドレイン電極の配列方向をＸ方向、ソース電極、ゲート電極およびドレイン電極の延伸方向をＹ方向とする。図１等の平面図では、ソース電極１２、ドレイン電極１６、ソースパッド２２、ドレインバスバー２６およびドレイン配線２７をクロスハッチングで示している。

【0013】

図１および図２に示すように、実施例１の半導体装置１００では、基板１０上にＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）２０およびキャパシタ３０が設けられている。

【0014】

基板１０は、基板１０ａと基板１０ａ上に設けられた半導体層１０ｂを備えている。基板１０は単結晶炭化シリコン基板であり、半導体層は単結晶窒化物半導体層である。基板１０には活性領域１１が設けられている。活性領域１１以外の領域はイオン注入等により半導体層１０ｂが不活性化された非活性領域１３である。すなわち、活性領域１１は基板１０内の半導体層１０ｂが活性化された領域であり、非活性領域は半導体層１０ｂが不活性化された領域である。ＦＥＴ２０は活性領域１１に設けられている。キャパシタ３０は非活性領域１３に設けられている。

【0015】

ＦＥＴ２０では、基板１０の表面６０における活性領域１１上にソース電極１２（ソースフィンガ）、ゲート電極１４（ゲートフィンガ）およびドレイン電極１６（ドレインフィンガ）がＹ方向に延伸し設けられている。ソース電極１２、ゲート電極１４およびドレイン電極１６の平面形状は略矩形であり、矩形の長辺はＹ方向に延伸する。ソース電極１２、ゲート電極１４およびドレイン電極１６はＸ方向に配列する。

【0016】

Ｘ方向にソース電極１２とドレイン電極１６とが交互に設けられている。ゲート電極１４は１つのソース電極１２と１つのドレイン電極１６とに挟まれている。ゲート電極１４を挟むソース電極１２とドレイン電極１６とは１つの単位ＦＥＴを形成する。隣接する単位ＦＥＴはソース電極１２またはドレイン電極１６を共有する。複数の単位ＦＥＴはＸ方向に配列されている。図１では、単位ＦＥＴは３個であるが、単位ＦＥＴの個数は適宜設定できる。

【0017】

基板１０の非活性領域１３上にソースパッド２２、ゲートバスバー２４およびドレインバスバー２６が設けられている。ゲートバスバー２４およびドレインバスバー２６はＸ方向に延伸している。複数のゲート電極１４のＹ方向における＋Ｙ端はゲートバスバー２４に接続されている。ゲートバスバー２４とソース電極１２とは、互いに離れて交差しており、電気的に分離されている。複数のドレイン電極１６のＹ方向における－Ｙ端はドレインバスバー２６に接続されている。ゲートバスバー２４には、ゲート配線２５が接続されている。ドレインバスバー２６にはドレイン配線２７が接続されている。

【0018】

ソース電極１２、ドレイン電極１６、ソースパッド２２およびドレインバスバー２６は、半導体層１０ｂ上に設けられたオーミック金属層１８ａと低抵抗層１８ｂとを備える。オーミック金属層１８ａは半導体層１０ｂにオーミックコンタクトする。低抵抗層１８ｂの材料はオーミック金属層１８ａの材料より抵抗率が低い。低抵抗層１８ｂはオーミック金属層１８ａより厚い。これにより、低抵抗層１８ｂのシート抵抗はオーミック金属層１８ａのシート抵抗より低い。

【0019】

基板１０の非活性領域１３上に絶縁層３８が設けられ、絶縁層３８上にキャパシタ３０が設けられている。キャパシタ３０は、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタであり、絶縁層３８上に設けられた下部電極３２と、下部電極３２上に設けられた誘電体層３４と、誘電体層３４上に設けられた上部電極３６と、を備えている。

【0020】

ソース電極１２の下に基板１０を裏面６２から表面６０に貫通するバイアホール２３が設けられている。トランジスタ２０とキャパシタ３０との間における非活性領域１３には熱伝導抑制領域４０が設けられている。熱伝導抑制領域４０には、基板１０の裏面６２から基板１０の少なくとも一部まで達する穴４２が設けられている。穴４２は基板１０を貫通していない。基板１０の裏面６２に金属層２８が設けられている。金属層２８には、例えばグランド電位等の基準電位が供給される。バイアホール２３および穴４２の側面および上面（すなわち底面）に金属層２８ａが設けられている。金属層２８ａは、金属層２８と同じ金属層であり、同時に形成されている。バイアホール２３および穴４２内の金属層２８ａ内に空洞４３が設けられている。空洞４３内は、空気等の気体が充満している。穴４２を基板１０の表面６０に投影した領域の面積は、バイアホール２３を基板１０の表面６０に投影した面積より小さい。バイアホール２３および穴４２の平面形状は、例えば円形状、楕円形状、長円形状、角丸長方形状、トラック形状または多形状である。

【0021】

基板１０ａは単結晶炭化シリコン基板であり例えば４Ｈまたは６Ｈ等の六方晶の結晶構造を有する。半導体層１０ｂは、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）または窒化インジウムガリウム（ＩｎＧａＮ）等の窒化物半導体層を１または複数層含む。トランジスタ２０がＧａＮ ＨＥＭＴの場合、半導体層１０ｂは、ＧａＮ電子走行層と、ＧａＮ電子走行層上に設けられたＡｌＧａＮバリア層と、を含む。オーミック金属層１８ａは、例えば基板１０上に設けられた密着膜（例えばチタン膜）および密着膜上に設けられたアルミニウム膜である。低抵抗層１８ｂは例えば金層である。ゲート電極１４は、例えば基板１０上に設けられた密着膜（例えばニッケル膜）および密着膜上に設けられた金膜である。下部電極３２および上部電極３６は例えば金膜等の金属膜であり、誘電体層３４および絶縁層３８は例えば窒化シリコン膜または酸化シリコン膜である。金属層２８および２８ａは例えば金層である。

【0022】

ゲート電極１４のＸ方向の長さはゲート長であり、例えば０．０５μｍから５μｍである。活性領域１１のＹ方向の幅は単位ＦＥＴのゲート幅であり、例えば５０μｍから１０００μｍである。バイアホール２３の幅は、例えば５０μｍであり、穴４２の幅は例えば２５μｍである。トランジスタ２０とキャパシタ３０とのＸ方向の幅は例えば１００μｍである。基板１０ａの厚さＴ１は、例えば１０μｍから２００μｍであり、一例として５０μｍである。半導体層１０ｂの厚さＴ２は、基板１０ａの厚さＴ１より小さく、例えば１μｍから１０μｍである。半導体層１０ｂの厚さＴ２は、基板１０ａの厚さＴ１の例えば１／５倍以下である。

【0023】

［実施例１の製造方法］
図３Ａから図４Ｃは、実施例１に係る半導体装置の製造方法を示す断面図である。図３Ｂから図４Ｃは上下を反転して図示している。基板１０上にトランジスタ２０およびキャパシタ３０を形成する。図３Ｂに示すように、基板１０ａの下面（図３Ｂから図４Ｃでは上面）を研削または研磨することで、基板１０ａを薄膜化する。図３Ｃに示すように、基板１０ａ上に開口４５ａおよび４５ｂを有するマスク層４４を形成する。マスク層４４は、例えばニッケル層またはニッケルクロム合金層等の金属層である。開口４５ｂの開口面積は開口４５ａの開口面積より小さい。

【0024】

図４Ａに示すように、マスク層４４をマスクに基板１０をエッチングする。基板１０のエッチング条件を適宜選択することで、開口面積の小さい開口４５ｂにおける基板１０のエッチングレートを、開口４５ａにおける基板１０のエッチングレートより小さくできる。これにより、矢印５０ａのように開口４５ａにおいては基板１０を貫通するバイアホール２３を形成でき、矢印５０ｂのように開口４５ｂにおいては基板１０を貫通しない穴４２を形成できる。

【0025】

基板１０のエッチングには、例えば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）型エッチング法または、電子サイクロトロン共鳴（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）型エッチング法を用いることができる。エッチングガスとしては、ＳＦ_６またはＣＦ_４などのフッ素系ガスを用いることができる。ＩＣＰ型エッチング法を用いる場合、真空度は例え０．１Ｐａから１０Ｐａである。プラズマ形成の電力は例えば１００Ｗから３０００Ｗであり、バイアス電力は例えば１０Ｗから１０００Ｗである。一例として、開口４５ａおよび４５ｂの直径がそれぞれ５０μｍおよび２５μｍのとき、開口４５ｂにおける炭化シリコン基板１０ａのエッチングレートを開口４５ａにおける炭化シリコン基板のエッチングレートの約８０％とすることができる。

【0026】

図４Ｂに示すように、マスク層４４を除去する。マスク層４４が例えばニッケル層またはニッケルクロム層の場合、塩酸溶液を用いることでマスク層４４を除去する。図４Ｃに示すように、基板１０の裏面６２に金属層２８を、バイアホール２３の側面および底面、穴４２の側面および底面に金属層２８ａを形成する。金属層２８および２８ａの形成には、例えばメッキ法を用いる。以上により、実施例１に係る半導体装置を製造する。

【0027】

［比較例１］
図５は、比較例１に係る半導体装置の断面図である。図５に示すように、比較例１では、トランジスタ２０とキャパシタ３０との間に熱伝導抑制領域４０が設けられていない。基板１０ａである４Ｈおよび６Ｈ等の六方晶構造の単結晶炭化シリコンの熱伝導率は４９０Ｗ／（ｍ・Ｋ）である。半導体層１０ｂである単結晶ＧａＮの熱伝導率は１３０Ｗ／（ｍ・Ｋ）である。このように、基板１０ａを熱伝導率の高い炭化シリコンとした場合、トランジスタ２０において発生した熱は、効率よく基板１０の裏面６２に伝導し、金属層２８から放熱される。例えば、基板１０ａをシリコン基板とした場合、シリコンの熱伝導率が１５０Ｗ／（ｍ・Ｋ）である。基板１０ａを炭化シリコン基板とすることで、基板１０ａをシリコン基板とした場合に比べ、放熱性を向上できる。

【0028】

基板１０ａを炭化シリコン基板とし、半導体層１０ｂを窒化物半導体とした場合、基板１０ａの熱伝導率は半導体層１０ｂの熱伝導率の約３倍である。この場合、矢印５２のように、トランジスタ２０において発生した熱のうち半導体層１０ｂを介してキャパシタ３０に至る熱は少ない。しかし、矢印５３のように、基板１０ａを介しトランジスタ２０からキャパシタ３０に熱が至る。これにより、キャパシタ３０の温度が上昇する。キャパシタ３０は、所望の温度において、所望の性能および寿命が得られるように設計されている。キャパシタ３０がトランジスタ２０において発生した熱の影響を受けると、キャパシタ３０の特性が設計した特性から外れてしまう。

【0029】

[実施例１]
図６は、実施例１に係る半導体装置の断面図である。図６に示すように、実施例１では、基板１０ａ（炭化シリコン基板）上に半導体層１０ｂ（窒化物半導体層）が設けられている。半導体層１０ｂが活性化された活性領域１１上にトランジスタ２０が設けられている。基板１０上にキャパシタ３０（素子）が設けられている。基板１０ａは、トランジスタ２０とキャパシタ３０との間における非活性領域１３に穴４２を有する。穴４２では、基板１０ａの裏面６２から基板１０ａの少なくとも一部が除去されている。穴４２の内部（例えば、空洞４３）の熱伝導率は基板１０ａの熱伝導率より小さい。内部の熱伝導率が基板１０ａの熱伝導率より小さい穴４２を設けることで、点線矢印５３ａのような基板１０ａを介したトランジスタ２０からキャパシタ３０への熱伝導を抑制できる。よって、キャパシタ３０がトランジスタ２０において発生した熱の影響を受けることが抑制され、キャパシタ３０の特性が設計した特性から外れてしまうことを抑制できる。

【0030】

図７は、実施例１において、実装基板上に半導体チップが実装された例を示す断面図である。図７に示すように、実装基板３７ａ上に半田３７を用い実施例１の半導体装置１００が実装されている。バイアホール２３および穴４２内は空洞４３である。空気の熱伝導率は０．０２６Ｗ／（ｍ・Ｋ）であり、炭化シリコンの熱伝導率の１／１０００以下である。このように、穴４２の内部の少なくとも一部を空洞４３とすることで、トランジスタ２０からキャパシタ３０への熱伝導を抑制できる。

【0031】

図８は、実施例１において、実装基板上に半導体チップが実装された別の例を示す断面図である。図８に示すように、バイアホール２３および穴４２は、半田３７により埋め込まれている。半田３７の熱伝導率は炭化シリコンより低い。例えば錫銀銅半田の熱伝導率は５５Ｗ／（ｍ・Ｋ）である。よって、穴４２内の空洞４３が半田３７により埋め込まれている場合においても、穴４２により、トランジスタ２０からキャパシタ３０への熱伝導を抑制できる。

【0032】

図９は、実施例１における穴の内部の別の例を示す断面図である。図９に示すように、充填材３９は穴４２内に、空隙が形成されないように充填されている。このような穴４２の構造においても、充填材３９の熱伝導率が基板１０ａの熱伝導率より低ければ、穴４２により、トランジスタ２０からキャパシタ３０への熱伝導を抑制できる。充填材３９は例えば樹脂である。樹脂の熱伝導率は一般的に低い、例えばエポキシ樹脂の熱伝導率は０．３Ｗ／（ｍ・Ｋ）である。充填材３９の熱伝導率を図７の半田３７の熱伝導率より低くする。これにより、半導体装置１００を実装基板３７ａ上に実装したときに、半田３７が穴４２内に入り込むことを抑制でき、トランジスタ２０からキャパシタ３０への熱伝導を抑制できる。充填材３９の熱伝導率は、基板の熱伝導率の例えば１／１００以下であり、１／１０００以下である。

【0033】

図１０は、実施例１における熱伝導抑制領域付近の拡大平面図である。図１０に示すように、トランジスタ２０において発熱する領域は活性領域１１であり、活性領域１１はトランジスタ２０の設けられた領域に相当する。表面６０において、トランジスタ２０からキャパシタ３０を見た範囲は範囲５４である。矢印５６のように、表面６０において、トランジスタ２０の各点からキャパシタ３０に至る最短距離の直線（矢印５６）は、全て穴４２を表面６０に投影した範囲を通過する。これにより、例えば矢印５６ａのように、活性領域１１からキャパシタ３０に熱が伝導しようとすると、矢印５７のように、穴４２を迂回することになる。よって、トランジスタ２０からキャパシタ３０への熱の伝導する距離が実質的に長くなる。よって、トランジスタ２０からキャパシタ３０への熱伝導を抑制できる。

【0034】

穴４２が基板１０を貫通する場合、金属層２８ａが半導体層１０ｂの表面６０に露出してしまう。金属層２８ａの電位がトランジスタ２０またはキャパシタ３０に影響する（例えば電磁界結合する）ことがありうる。実施例１では、穴４２は、基板１０ａの裏面６２から基板１０ａの途中まで設けられ、基板１０ａおよび半導体層１０ｂを貫通しない。これにより、金属層２８ａ等の電位の影響が半導体層１０ｂの表面６０に及ぶことを抑制できる。

【0035】

基板１０ａを通過する熱伝導を抑制する観点から、穴４２の深さＤ１は、基板１０ａの厚さＴ１の０．５倍以上であり、０．８倍以上である。トランジスタ２０とキャパシタ３０との距離Ｌ１が長い場合、トランジスタ２０からキャパシタ３０への熱伝導は小さい。距離Ｌ１が短くなると、トランジスタ２０からキャパシタ３０への熱伝導が問題となりやすい。この観点から、距離Ｌ１は、例えば基板１０ａの厚さＴ１の５倍以下である。

【0036】

金属層２８は、基板１０ａの裏面６２に設けられ、基板１０ａおよび半導体層１０ｂを貫通するバイアホール２３を介しトランジスタ２０のソース電極１２（電極）に電気的に接続される。これにより、金属層２８にグランド電位等の基準電位を供給することで、ソース電極１２に基準電位を供給でき、かつソースインダクタンスを抑制できる。

【0037】

バイアホール２３と穴４２とを別の工程を用い形成する場合、製造工程が増加してしまう。そこで、図３Ｃのように、基板１０上に、第１開口４５ａと第１開口４５ａの面積より小さい面積を有する第２開口４５ｂとを有するマスク層４４を形成する。図４Ａのように、マスク層４４をマスクに基板１０ａをエッチングする。これにより、第１開口４５ａにより画定され基板１０ａおよび半導体層１０ｂを貫通するバイアホール２３の形成と、第２開口４５ｂにより画定され基板１０ａの一部が除去され基板１０ａおよび半導体層１０ｂを貫通しない穴４２の形成と、を同時に行う。これにより、バイアホール２３と、基板１０を貫通しない穴４２とを同時に形成することができる。

【0038】

実施例１のように、バイアホール２３と穴４２を形成した場合、基板１０ａの裏面６２における穴４２の平面面積は、裏面６２におけるバイアホール２３の平面面積より小さくなる。裏面６２における穴４２の平面面積は、裏面６２におけるバイアホール２３の平面面積の１／２倍以下であり、１／４倍以下である。穴４２の平面面積が小さすぎると穴４２の深さＤ１が小さくなってしまう。そこで、裏面６２における穴４２の平面面積は、裏面６２におけるバイアホール２３の平面面積の１／５０倍以上である。

【0039】

［実施例２］
図１１は、実施例２に係る半導体装置の平面図である。図１２は、図１１のＡ－Ａ断面図である。図１１および図１２に示すように、実施例２の半導体装置１０２では、穴４２は基板１０ａおよび半導体層１０ｂを貫通している。半導体層１０ｂの表面６０に穴４２に接触するパッド４１が設けられている。パッド４１は、例えばオーミック金属層１８ａ、低抵抗層１８ｂまたはオーミック金属層１８ａと低抵抗層１８ｂとの積層膜である。穴４２の側面および上面に金属層２８ｂが設けられている。基板１０ａの裏面６２に設けられた金属層２８と金属層２８ｂとは、離間部４７により電気的に分離されている。

【0040】

炭化シリコンと窒化物半導体とのエッチング選択比は小さい。このため、図４Ａにおいて、穴４２を形成するときに、窒化物半導体層である半導体層１０ｂを基板１０ａのエッチングストッパ層として機能させることは難しい。そこで、Ｚ方向（基板１０ａの厚さ方向）から見て、穴４２と重なるパッド４１を設ける。パッド４１の材料は、炭化シリコンおよび窒化物半導体層に対しエッチング選択比の大きい材料（例えば、金等の金属）とする。これにより、穴４２を形成するときに、オーバーエッチングし、穴４２を、基板１０を貫通させることができる。穴４２はパッド４１に接触する。その他の構成は、実施例１と同じであり説明を省略する。

【0041】

パッド４１が金属層２８と電気的に接続されていると、パッド４１は例えば基準電位となり、トランジスタ２０およびキャパシタ３０と電磁界結合する。これにより、パッド４１がトランジスタ２０およびキャパシタ３０に影響してしまう。例えばトランジスタ２０およびキャパシタの寄生容量が増加してしまう。そこで、パッド４１を金属層２８と電気的に分離させる。パッド４１の電位はフローティングであり、トランジスタ２０およびキャパシタ３０のいずれの電極とも電気的に接続されていない。これにより、パッド４１とトランジスタ２０およびキャパシタ３０との干渉を抑制できる。

【0042】

［実施例２の変形例１］
図１３は、実施例２の変形例１に係る半導体装置の平面図である。図１３に示すように、実施例２の変形例１の半導体装置１０４では、穴４２の平面面積はバイアホール２３の平面面積より大きい。穴４２の平面面積がバイアホール２３の平面面積より大きい場合、図４Ａにおいて、穴４２は基板１０ａおよび半導体層１０ｂを貫通する。パッド４１を設けることで、パッド４１によりエッチングが停止する。また、離間部４７（図１２参照）を設けることで、パッド４１のトランジスタ２０およびキャパシタ３０への干渉を抑制できる。穴４２は、表面６０において、活性領域１１からキャパシタ３０を見た範囲を横切る。これにより、トランジスタ２０からキャパシタ３０への熱伝導をより抑制できる。その他の構成は、実施例２と同じであり説明を省略する。

【0043】

［実施例３］
図１４は、実施例３に係る半導体装置の平面図である。図１４に示すように、実施例３の半導体装置１０６では、キャパシタ３０の代わりにトランジスタ２０ａが設けられている。トランジスタ２０と２０ａとの間に熱伝導抑制領域４０が設けられている。その他の構成は実施例１と同じであり説明を省略する。

【0044】

実施例１、２およびその変形例のように、トランジスタ２０とで熱伝導抑制領域４０を挟む素子は、キャパシタ３０、抵抗またはインダクタ等の受動素子でもよい。実施例３のように、トランジスタ２０とで熱伝導抑制領域４０を挟む素子は、トランジスタ２０ａまたはダイオード等の能動素子でもよい。

【0045】

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0046】

１０、１０ａ 基板
１０ｂ 半導体層
１１ 活性領域
１２ ソース電極
１３ 非活性領域
１４ ゲート電極
１６ ドレイン電極
１８ａ オーミック金属層
１８ｂ 低抵抗層
２０、２０ａ トランジスタ
２２ ソースパッド
２３ バイアホール
２４ ゲートバスバー
２５ ゲート配線
２６ ドレインバスバー
２７ ドレイン配線
２８、２８ａ、２８ｂ 金属層
３０ キャパシタ
３２ 下部電極
３４ 誘電体層
３６ 上部電極
３７ 半田
３７ａ 実装基板
３８ 絶縁層
３９ 充填材
４０ 熱伝導抑制領域
４１ パッド
４２ 穴
４３ 空洞
４４ マスク層
４５ａ、４５ｂ 開口
４７ 離間部
５２、５３、５３ａ、５６、５６ａ、５７ 矢印
５４ 範囲
６０ 表面
６２ 裏面
１００、１０２、１０４、１０６ 半導体装置

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図4C】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】