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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024039407
(43)【公開日】2024-03-22
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20240314BHJP
H01L 29/06 20060101ALI20240314BHJP
H01L 21/336 20060101ALI20240314BHJP
【ＦＩ】
H01L29/78 652N
H01L29/78 652Q
H01L29/78 652P
H01L29/78 652J
H01L29/78 658F
H01L29/06 301V
H01L29/06 301G
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2022143938
(22)【出願日】2022-09-09
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】大原 隆裕
(72)【発明者】
【氏名】新井 耕一
(72)【発明者】
【氏名】山下 泰典
(72)【発明者】
【氏名】八島 秀幸
(57)【要約】
【課題】半導体装置の信頼性を向上させ、歩留まりの低下を抑制する。
【解決手段】半導体装置は、半導体基板ＳＵＢと、平面視においてセル領域ＣＲを囲むように、外周領域ＯＲの半導体基板ＳＵＢの上面上に形成された絶縁膜ＩＦ１と、平面視においてセル領域ＣＲを囲むように、絶縁膜ＩＦ１上に形成された抵抗素子ＳＲと、を備える。外周領域ＯＲの半導体基板ＳＵＢの上面上には、絶縁膜ＩＦ１よりも薄い厚さを有する絶縁膜ＩＦ２が形成されている。絶縁膜ＩＦ２と絶縁膜ＩＦ１との間で発生している段差を覆うように、絶縁膜ＩＦ２上から絶縁膜ＩＦ１上に渡って、ダミーパターンＤＰ１が形成されている。
【選択図】図４
【解決手段】半導体装置は、半導体基板ＳＵＢと、平面視においてセル領域ＣＲを囲むように、外周領域ＯＲの半導体基板ＳＵＢの上面上に形成された絶縁膜ＩＦ１と、平面視においてセル領域ＣＲを囲むように、絶縁膜ＩＦ１上に形成された抵抗素子ＳＲと、を備える。外周領域ＯＲの半導体基板ＳＵＢの上面上には、絶縁膜ＩＦ１よりも薄い厚さを有する絶縁膜ＩＦ２が形成されている。絶縁膜ＩＦ２と絶縁膜ＩＦ１との間で発生している段差を覆うように、絶縁膜ＩＦ２上から絶縁膜ＩＦ１上に渡って、ダミーパターンＤＰ１が形成されている。
【選択図】図４
【特許請求の範囲】
【請求項1】
ＭＯＳＦＥＴが形成されたセル領域と、平面視において前記セル領域を囲む外周領域とを有する半導体装置であって、
上面および下面を有する第１導電型の半導体基板と、
平面視において前記セル領域を囲むように、前記外周領域の前記半導体基板の上面上に形成された第１絶縁膜と、
平面視において前記セル領域を囲むように、前記第１絶縁膜上に形成された抵抗素子と、
を備え、
前記外周領域の前記半導体基板の上面上には、前記第１絶縁膜よりも薄い厚さを有する第２絶縁膜が形成され、
前記第２絶縁膜と前記第１絶縁膜との間で発生している段差を覆うように、前記第２絶縁膜上から前記第１絶縁膜上に渡って、第１ダミーパターンが形成されている、半導体装置。
上面および下面を有する第１導電型の半導体基板と、
平面視において前記セル領域を囲むように、前記外周領域の前記半導体基板の上面上に形成された第１絶縁膜と、
平面視において前記セル領域を囲むように、前記第１絶縁膜上に形成された抵抗素子と、
を備え、
前記外周領域の前記半導体基板の上面上には、前記第１絶縁膜よりも薄い厚さを有する第２絶縁膜が形成され、
前記第２絶縁膜と前記第１絶縁膜との間で発生している段差を覆うように、前記第２絶縁膜上から前記第１絶縁膜上に渡って、第１ダミーパターンが形成されている、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記第１ダミーパターンは、前記ＭＯＳＦＥＴおよび前記抵抗素子に電気的に接続されていない、半導体装置。
前記第１ダミーパターンは、前記ＭＯＳＦＥＴおよび前記抵抗素子に電気的に接続されていない、半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記第１絶縁膜よりも高い位置に形成されている前記第１ダミーパターンの側面に、第３絶縁膜を介して第２ダミーパターンが形成されている、半導体装置。
前記第１絶縁膜よりも高い位置に形成されている前記第１ダミーパターンの側面に、第３絶縁膜を介して第２ダミーパターンが形成されている、半導体装置。
【請求項4】
請求項３に記載の半導体装置において、
前記第１ダミーパターンおよび前記第２ダミーパターンは、前記ＭＯＳＦＥＴおよび前記抵抗素子に電気的に接続されていない、半導体装置。
前記第１ダミーパターンおよび前記第２ダミーパターンは、前記ＭＯＳＦＥＴおよび前記抵抗素子に電気的に接続されていない、半導体装置。
【請求項5】
請求項１に記載の半導体装置において、
前記第１ダミーパターンの厚さは、前記第１絶縁膜の厚さよりも薄い、半導体装置。
前記第１ダミーパターンの厚さは、前記第１絶縁膜の厚さよりも薄い、半導体装置。
【請求項6】
請求項１に記載の半導体装置において、
前記抵抗素子は、
渦巻状の抵抗部と、
前記抵抗部と一体化し、且つ、前記抵抗部の内周側に位置する第１コンタクト部と、
前記抵抗部と一体化し、且つ、前記抵抗部の外周側に位置する第２コンタクト部と、
を含む、半導体装置。
前記抵抗素子は、
渦巻状の抵抗部と、
前記抵抗部と一体化し、且つ、前記抵抗部の内周側に位置する第１コンタクト部と、
前記抵抗部と一体化し、且つ、前記抵抗部の外周側に位置する第２コンタクト部と、
を含む、半導体装置。
【請求項7】
請求項６に記載の半導体装置において、
前記ＭＯＳＦＥＴは、
前記セル領域の前記半導体基板の上面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の上面側において、前記セル領域の前記半導体基板中に形成され、且つ、前記第１導電型と反対の第２導電型であるボディ領域と、
前記ボディ領域に形成された前記第１導電型のソース領域と、
を有し、
前記ゲート絶縁膜は、前記第２絶縁膜と同じ絶縁膜からなり、
前記ゲート電極は、前記第１ダミーパターンと同じ導電性膜からなり、且つ、前記抵抗素子と異なる導電性膜からなる、半導体装置。
前記ＭＯＳＦＥＴは、
前記セル領域の前記半導体基板の上面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の上面側において、前記セル領域の前記半導体基板中に形成され、且つ、前記第１導電型と反対の第２導電型であるボディ領域と、
前記ボディ領域に形成された前記第１導電型のソース領域と、
を有し、
前記ゲート絶縁膜は、前記第２絶縁膜と同じ絶縁膜からなり、
前記ゲート電極は、前記第１ダミーパターンと同じ導電性膜からなり、且つ、前記抵抗素子と異なる導電性膜からなる、半導体装置。
【請求項8】
請求項７に記載の半導体装置において、
前記セル領域において前記ＭＯＳＦＥＴを覆い、且つ、前記外周領域において前記抵抗素子、前記第１ダミーパターンおよび前記第１絶縁膜を覆うように、前記半導体基板の上面上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、且つ、前記第１コンタクト部に達する第１孔と、
前記層間絶縁膜中に形成され、且つ、前記第２コンタクト部に達する第２孔と、
前記層間絶縁膜中に形成され、且つ、前記外周領域の前記半導体基板に達する第３孔と、
前記層間絶縁膜中に形成され、且つ、前記ソース領域に達する第４孔と、
前記層間絶縁膜中に形成され、且つ、前記ゲート電極に達する第５孔と、
前記層間絶縁膜上に形成されたソース電極と、
前記層間絶縁膜上に形成され、且つ、平面視において前記ソース電極を囲むゲート配線と、
前記層間絶縁膜上に形成され、平面視において前記ゲート配線を囲み、且つ、前記ソース電極に電気的に接続されたソース配線と、
前記層間絶縁膜上に形成され、且つ、平面視において前記ソース配線を囲むドレイン配線と、
前記半導体基板の下面下に形成されたドレイン電極と、
を更に備え、
前記ソース配線は、前記第１孔内に埋め込まれ、且つ、前記第１コンタクト部に電気的に接続され、
前記ドレイン配線は、前記第２孔内および前記第３孔内に埋め込まれ、且つ、前記第２コンタクト部および前記半導体基板に電気的に接続され、
前記ソース電極は、前記第４孔内に埋め込まれ、且つ、前記ソース領域に電気的に接続され、
前記ゲート配線は、前記第５孔内に埋め込まれ、且つ、前記ゲート電極に電気的に接続されている、半導体装置。
前記セル領域において前記ＭＯＳＦＥＴを覆い、且つ、前記外周領域において前記抵抗素子、前記第１ダミーパターンおよび前記第１絶縁膜を覆うように、前記半導体基板の上面上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、且つ、前記第１コンタクト部に達する第１孔と、
前記層間絶縁膜中に形成され、且つ、前記第２コンタクト部に達する第２孔と、
前記層間絶縁膜中に形成され、且つ、前記外周領域の前記半導体基板に達する第３孔と、
前記層間絶縁膜中に形成され、且つ、前記ソース領域に達する第４孔と、
前記層間絶縁膜中に形成され、且つ、前記ゲート電極に達する第５孔と、
前記層間絶縁膜上に形成されたソース電極と、
前記層間絶縁膜上に形成され、且つ、平面視において前記ソース電極を囲むゲート配線と、
前記層間絶縁膜上に形成され、平面視において前記ゲート配線を囲み、且つ、前記ソース電極に電気的に接続されたソース配線と、
前記層間絶縁膜上に形成され、且つ、平面視において前記ソース配線を囲むドレイン配線と、
前記半導体基板の下面下に形成されたドレイン電極と、
を更に備え、
前記ソース配線は、前記第１孔内に埋め込まれ、且つ、前記第１コンタクト部に電気的に接続され、
前記ドレイン配線は、前記第２孔内および前記第３孔内に埋め込まれ、且つ、前記第２コンタクト部および前記半導体基板に電気的に接続され、
前記ソース電極は、前記第４孔内に埋め込まれ、且つ、前記ソース領域に電気的に接続され、
前記ゲート配線は、前記第５孔内に埋め込まれ、且つ、前記ゲート電極に電気的に接続されている、半導体装置。
【請求項9】
請求項１に記載の半導体装置において、
前記第１ダミーパターンには、前記第１導電型の不純物が導入され、
前記抵抗素子には、前記第１導電型と反対の第２導電型の不純物が導入されている、半導体装置。
前記第１ダミーパターンには、前記第１導電型の不純物が導入され、
前記抵抗素子には、前記第１導電型と反対の第２導電型の不純物が導入されている、半導体装置。
【請求項10】
ＭＯＳＦＥＴが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを有する半導体装置の製造方法であって、
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）前記（ａ）工程後、平面視において前記セル領域を囲むように、前記外周領域の半導体基板の上面上に、第１絶縁膜を形成する工程、
（ｃ）前記（ｂ）工程後、前記外周領域の前記半導体基板の上面上に、前記第１絶縁膜よりも薄い厚さを有する第２絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記第２絶縁膜と前記第１絶縁膜との間で発生している段差を覆うように、前記第１絶縁膜上および前記第２絶縁膜上に、第１導電性膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記段差を覆う前記第１導電性膜が残されるように、前記第１絶縁膜上の前記第１導電性膜の一部を選択的に除去する工程、
（ｆ）前記（ｅ）工程後、前記第１絶縁膜上および前記第１導電性膜上に、第３絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記第３絶縁膜上に、第２導電性膜を形成する工程、
（ｈ）前記（ｇ）工程後、前記第２導電性膜をパターニングすることで、平面視において前記セル領域を囲むように、前記第１絶縁膜上に位置する抵抗素子を形成する工程、
（ｉ）前記（ｈ）工程後、前記半導体基板の上面上の前記第３絶縁膜の一部、前記第１導電性膜の一部および前記第２絶縁膜の一部を選択的に除去する工程、
を備え、
前記（ｉ）工程後に前記外周領域に残された前記第１導電性膜は、第１ダミーパターンを成し、
前記第１ダミーパターンは、前記段差を覆うように、前記第２絶縁膜上から前記第１絶縁膜上に渡って形成されている、半導体装置の製造方法。
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）前記（ａ）工程後、平面視において前記セル領域を囲むように、前記外周領域の半導体基板の上面上に、第１絶縁膜を形成する工程、
（ｃ）前記（ｂ）工程後、前記外周領域の前記半導体基板の上面上に、前記第１絶縁膜よりも薄い厚さを有する第２絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記第２絶縁膜と前記第１絶縁膜との間で発生している段差を覆うように、前記第１絶縁膜上および前記第２絶縁膜上に、第１導電性膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記段差を覆う前記第１導電性膜が残されるように、前記第１絶縁膜上の前記第１導電性膜の一部を選択的に除去する工程、
（ｆ）前記（ｅ）工程後、前記第１絶縁膜上および前記第１導電性膜上に、第３絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記第３絶縁膜上に、第２導電性膜を形成する工程、
（ｈ）前記（ｇ）工程後、前記第２導電性膜をパターニングすることで、平面視において前記セル領域を囲むように、前記第１絶縁膜上に位置する抵抗素子を形成する工程、
（ｉ）前記（ｈ）工程後、前記半導体基板の上面上の前記第３絶縁膜の一部、前記第１導電性膜の一部および前記第２絶縁膜の一部を選択的に除去する工程、
を備え、
前記（ｉ）工程後に前記外周領域に残された前記第１導電性膜は、第１ダミーパターンを成し、
前記第１ダミーパターンは、前記段差を覆うように、前記第２絶縁膜上から前記第１絶縁膜上に渡って形成されている、半導体装置の製造方法。
【請求項11】
請求項１０に記載の半導体装置の製造方法において、
前記第１ダミーパターンは、前記ＭＯＳＦＥＴおよび前記抵抗素子に電気的に接続されていない、半導体装置の製造方法。
前記第１ダミーパターンは、前記ＭＯＳＦＥＴおよび前記抵抗素子に電気的に接続されていない、半導体装置の製造方法。
【請求項12】
請求項１０に記載の半導体装置の製造方法において、
前記（ｈ）工程の前記パターニングでは、前記第２導電性膜を選択的に覆うレジストパターンをマスクとして、前記第２導電性膜に対して異方性エッチング処理が行われ、
前記異方性エッチング処理によって、前記第１絶縁膜よりも高い位置に形成されている前記第１導電性膜の側面に、前記第２導電性膜が、前記第３絶縁膜を介して第２ダミーパターンとして残される、半導体装置の製造方法。
前記（ｈ）工程の前記パターニングでは、前記第２導電性膜を選択的に覆うレジストパターンをマスクとして、前記第２導電性膜に対して異方性エッチング処理が行われ、
前記異方性エッチング処理によって、前記第１絶縁膜よりも高い位置に形成されている前記第１導電性膜の側面に、前記第２導電性膜が、前記第３絶縁膜を介して第２ダミーパターンとして残される、半導体装置の製造方法。
【請求項13】
請求項１２に記載の半導体装置の製造方法において、
前記第２ダミーパターンの形成後、前記異方性エッチング処理を更に継続することで、前記第１絶縁膜よりも高い位置に形成されている前記第１導電性膜のうち、少なくとも前記第１絶縁膜上に位置する前記第１導電性膜の側面に残された前記第２ダミーパターンが除去される、半導体装置の製造方法。
前記第２ダミーパターンの形成後、前記異方性エッチング処理を更に継続することで、前記第１絶縁膜よりも高い位置に形成されている前記第１導電性膜のうち、少なくとも前記第１絶縁膜上に位置する前記第１導電性膜の側面に残された前記第２ダミーパターンが除去される、半導体装置の製造方法。
【請求項14】
請求項１２に記載の半導体装置の製造方法において、
前記第１ダミーパターンおよび前記第２ダミーパターンは、前記ＭＯＳＦＥＴおよび前記抵抗素子に電気的に接続されていない、半導体装置の製造方法。
前記第１ダミーパターンおよび前記第２ダミーパターンは、前記ＭＯＳＦＥＴおよび前記抵抗素子に電気的に接続されていない、半導体装置の製造方法。
【請求項15】
請求項１０に記載の半導体装置の製造方法において、
前記第１導電性膜の厚さは、前記第１絶縁膜の厚さよりも薄い、半導体装置の製造方法。
前記第１導電性膜の厚さは、前記第１絶縁膜の厚さよりも薄い、半導体装置の製造方法。
【請求項16】
請求項１０に記載の半導体装置の製造方法において、
前記抵抗素子は、
渦巻状の抵抗部と、
前記抵抗部と一体化し、且つ、前記抵抗部の内周側に位置する第１コンタクト部と、
前記抵抗部と一体化し、且つ、前記抵抗部の外周側に位置する第２コンタクト部と、
を含む、半導体装置の製造方法。
前記抵抗素子は、
渦巻状の抵抗部と、
前記抵抗部と一体化し、且つ、前記抵抗部の内周側に位置する第１コンタクト部と、
前記抵抗部と一体化し、且つ、前記抵抗部の外周側に位置する第２コンタクト部と、
を含む、半導体装置の製造方法。
【請求項17】
請求項１６に記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記セル領域の前記半導体基板の上面上にも、前記第２絶縁膜が形成され、
前記（ｄ）工程では、前記セル領域の前記第２絶縁膜上にも、前記第１導電性膜が形成され、
前記（ｅ）工程では、前記セル領域の前記第１導電性膜は残され、
前記（ｆ）工程では、前記セル領域の前記第１導電性膜上にも、前記第３絶縁膜が形成され、
前記（ｇ）工程では、前記セル領域の前記第３絶縁膜上にも、前記第２導電性膜が形成され、
前記（ｈ）工程では、前記セル領域の前記第２導電性膜は除去され、
前記（ｉ）工程後に、前記セル領域に残された前記第１導電性膜は、前記ＭＯＳＦＥＴのゲート電極を成し、
前記（ｉ）工程後に、前記セル領域に残された前記第２絶縁膜は、前記ＭＯＳＦＥＴのゲート絶縁膜を成す、半導体装置の製造方法。
前記（ｃ）工程では、前記セル領域の前記半導体基板の上面上にも、前記第２絶縁膜が形成され、
前記（ｄ）工程では、前記セル領域の前記第２絶縁膜上にも、前記第１導電性膜が形成され、
前記（ｅ）工程では、前記セル領域の前記第１導電性膜は残され、
前記（ｆ）工程では、前記セル領域の前記第１導電性膜上にも、前記第３絶縁膜が形成され、
前記（ｇ）工程では、前記セル領域の前記第３絶縁膜上にも、前記第２導電性膜が形成され、
前記（ｈ）工程では、前記セル領域の前記第２導電性膜は除去され、
前記（ｉ）工程後に、前記セル領域に残された前記第１導電性膜は、前記ＭＯＳＦＥＴのゲート電極を成し、
前記（ｉ）工程後に、前記セル領域に残された前記第２絶縁膜は、前記ＭＯＳＦＥＴのゲート絶縁膜を成す、半導体装置の製造方法。
【請求項18】
請求項１７に記載の半導体装置の製造方法において、
（ｊ）前記（ｉ）工程後、前記半導体基板の上面側において、前記セル領域の前記半導体基板中に、前記第１導電型と反対の第２導電型であるボディ領域を形成する工程、
（ｋ）前記（ｊ）工程後、前記ボディ領域に、前記第１導電型のソース領域を形成する工程、
（ｌ）前記（ｋ）工程後、前記セル領域において前記ＭＯＳＦＥＴを覆い、且つ、前記外周領域において前記抵抗素子、前記第１ダミーパターンおよび前記第１絶縁膜を覆うように、前記半導体基板の上面上に、層間絶縁膜を形成する工程、
（ｍ）前記（ｌ）工程後、前記層間絶縁膜中に、前記第１コンタクト部に達する第１孔と、前記第２コンタクト部に達する第２孔と、前記外周領域の前記半導体基板に達する第３孔と、前記ソース領域に達する第４孔と、前記ゲート電極に達する第５孔とを形成する工程、
（ｎ）前記（ｍ）工程後、前記層間絶縁膜上に、ソース電極と、平面視において前記ソース電極を囲むゲート配線と、平面視においてゲート配線を囲み、且つ、前記ソース電極に電気的に接続されたソース配線と、平面視において前記ソース配線を囲むドレイン配線と、を形成する工程、
（ｏ）前記（ｎ）工程後に、前記半導体基板の下面下に、ドレイン電極を形成する工程、
を更に備え、
前記ソース配線は、前記第１孔内に埋め込まれ、且つ、前記第１コンタクト部に電気的に接続され、
前記ドレイン配線は、前記第２孔内および前記第３孔内に埋め込まれ、且つ、前記第２コンタクト部および前記半導体基板に電気的に接続され、
前記ソース電極は、前記第４孔内に埋め込まれ、且つ、前記ソース領域に電気的に接続され、
前記ゲート配線は、前記第５孔内に埋め込まれ、且つ、前記ゲート電極に電気的に接続される、半導体装置の製造方法。
（ｊ）前記（ｉ）工程後、前記半導体基板の上面側において、前記セル領域の前記半導体基板中に、前記第１導電型と反対の第２導電型であるボディ領域を形成する工程、
（ｋ）前記（ｊ）工程後、前記ボディ領域に、前記第１導電型のソース領域を形成する工程、
（ｌ）前記（ｋ）工程後、前記セル領域において前記ＭＯＳＦＥＴを覆い、且つ、前記外周領域において前記抵抗素子、前記第１ダミーパターンおよび前記第１絶縁膜を覆うように、前記半導体基板の上面上に、層間絶縁膜を形成する工程、
（ｍ）前記（ｌ）工程後、前記層間絶縁膜中に、前記第１コンタクト部に達する第１孔と、前記第２コンタクト部に達する第２孔と、前記外周領域の前記半導体基板に達する第３孔と、前記ソース領域に達する第４孔と、前記ゲート電極に達する第５孔とを形成する工程、
（ｎ）前記（ｍ）工程後、前記層間絶縁膜上に、ソース電極と、平面視において前記ソース電極を囲むゲート配線と、平面視においてゲート配線を囲み、且つ、前記ソース電極に電気的に接続されたソース配線と、平面視において前記ソース配線を囲むドレイン配線と、を形成する工程、
（ｏ）前記（ｎ）工程後に、前記半導体基板の下面下に、ドレイン電極を形成する工程、
を更に備え、
前記ソース配線は、前記第１孔内に埋め込まれ、且つ、前記第１コンタクト部に電気的に接続され、
前記ドレイン配線は、前記第２孔内および前記第３孔内に埋め込まれ、且つ、前記第２コンタクト部および前記半導体基板に電気的に接続され、
前記ソース電極は、前記第４孔内に埋め込まれ、且つ、前記ソース領域に電気的に接続され、
前記ゲート配線は、前記第５孔内に埋め込まれ、且つ、前記ゲート電極に電気的に接続される、半導体装置の製造方法。
【請求項19】
請求項１８に記載の半導体装置の製造方法において、
前記第１導電性膜には、前記第１導電型の不純物が導入され、
前記第２導電性膜には、前記第２導電型の不純物が導入されている、半導体装置の製造方法。
前記第１導電性膜には、前記第１導電型の不純物が導入され、
前記第２導電性膜には、前記第２導電型の不純物が導入されている、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、セル領域の外周に抵抗素子を備えた半導体装置およびその製造方法に関する。
【背景技術】
【0002】
高耐圧ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成されるセル領域を備えた半導体装置では、セル領域を囲む外周領域の耐圧を向上させるために、外周領域に抵抗素子が設けられる場合がある。
【0003】
例えば、特許文献１には、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のような半導体素子が形成された中央領域の周辺に、抵抗素子として抵抗性フィールドプレートを備えた半導体装置が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１９－１０２７０５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
外周領域では、例えば１０００Ｖ以上の高耐圧構造が要求されるので、抵抗素子は、例えば１μｍ以上の絶縁膜上に形成されている。従って、半導体基板と上記絶縁膜との間には、高い段差が発生している。抵抗素子は、例えば多結晶シリコン膜のような導電性膜を堆積し、上記導電性膜をパターニングすることで形成される。このパターニングでは、上記導電性膜に対して異方性エッチング処理が行われるが、段差部において、上記導電性膜の一部が、サイドウォール状に残され易くなる。残された上記導電性膜が、その後の製造工程中に剥離すると、上記導電性膜が異物として残存し、不良などの原因になってしまう。それ故、半導体装置の信頼性が低下するという問題、および、歩留まりが低下するという問題がある。
【0006】
本願の主な目的は、上記異物の発生を抑制できる技術を提供することにある。それにより、半導体装置の信頼性を向上させ、歩留まりの低下を抑制する。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0007】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0008】
一実施の形態に係る半導体装置は、ＭＯＳＦＥＴが形成されたセル領域と、平面視において前記セル領域を囲む外周領域とを有する。前記半導体装置は、上面および下面を有する第１導電型の半導体基板と、平面視において前記セル領域を囲むように、前記外周領域の前記半導体基板の上面上に形成された第１絶縁膜と、平面視において前記セル領域を囲むように、前記第１絶縁膜上に形成された抵抗素子と、を備える。ここで、前記外周領域の前記半導体基板の上面上には、前記第１絶縁膜よりも薄い厚さを有する第２絶縁膜が形成され、前記第２絶縁膜と前記第１絶縁膜との間で発生している段差を覆うように、前記第２絶縁膜上から前記第１絶縁膜上に渡って、第１ダミーパターンが形成されている。
【0009】
一実施の形態に係る半導体装置の製造方法は、ＭＯＳＦＥＴが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを有する半導体装置の製造方法である。半導体装置の製造方法は、（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、（ｂ）前記（ａ）工程後、平面視において前記セル領域を囲むように、前記外周領域の半導体基板の上面上に、第１絶縁膜を形成する工程、（ｃ）前記（ｂ）工程後、前記外周領域の前記半導体基板の上面上に、前記第１絶縁膜よりも薄い厚さを有する第２絶縁膜を形成する工程、（ｄ）前記（ｃ）工程後、前記第２絶縁膜と前記第１絶縁膜との間で発生している段差を覆うように、前記第１絶縁膜上および前記第２絶縁膜上に、第１導電性膜を形成する工程、（ｅ）前記（ｄ）工程後、前記段差を覆う前記第１導電性膜が残されるように、前記第１絶縁膜上の前記第１導電性膜の一部を選択的に除去する工程、（ｆ）前記（ｅ）工程後、前記第１絶縁膜上および前記第１導電性膜上に、第３絶縁膜を形成する工程、（ｇ）前記（ｆ）工程後、前記第３絶縁膜上に、第２導電性膜を形成する工程、（ｈ）前記（ｇ）工程後、前記第２導電性膜をパターニングすることで、平面視において前記セル領域を囲むように、前記第１絶縁膜上に位置する抵抗素子を形成する工程、（ｉ）前記（ｈ）工程後、前記半導体基板の上面上の前記第３絶縁膜の一部、前記第１導電性膜の一部および前記第２絶縁膜の一部を選択的に除去する工程、を備える。ここで、前記（ｉ）工程後に前記外周領域に残された前記第１導電性膜は、第１ダミーパターンを成し、前記第１ダミーパターンは、前記段差を覆うように、前記第２絶縁膜上から前記第１絶縁膜上に渡って形成されている。
【発明の効果】
【0010】
一実施の形態によれば、半導体装置の信頼性を向上でき、歩留まりの低下を抑制できる。
【図面の簡単な説明】
【0011】
【図1】実施の形態１における半導体装置を示す平面図である。
【図2】実施の形態１における抵抗素子の概要を示す平面図である。
【図3】実施の形態１における半導体装置を示す断面図である。
【図4】実施の形態１における半導体装置を示す断面図である。
【図5】実施の形態１における半導体装置の製造工程を示す断面図である。
【図17】実施の形態１における半導体装置の要部を拡大した断面図である。
【図18】検討例における半導体装置の要部を拡大した断面図である。
【図19】実施の形態２における半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【0012】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0013】
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
【0014】
（実施の形態１）
＜半導体装置の構造＞
以下に図１～図４を用いて、実施の形態１における半導体装置１００について説明する。図１は、半導体装置１００である半導体チップの平面図である。図２は、抵抗素子ＳＲの概要を示す平面図である。図３は、図１に示されるＡ－Ａ線に沿った断面図である。図４は、セル領域ＣＲの一部を拡大した領域１Ａと、外周領域ＯＲの一部を拡大した領域２Ａとを示す断面図である。
＜半導体装置の構造＞
以下に図１～図４を用いて、実施の形態１における半導体装置１００について説明する。図１は、半導体装置１００である半導体チップの平面図である。図２は、抵抗素子ＳＲの概要を示す平面図である。図３は、図１に示されるＡ－Ａ線に沿った断面図である。図４は、セル領域ＣＲの一部を拡大した領域１Ａと、外周領域ＯＲの一部を拡大した領域２Ａとを示す断面図である。
【0015】
図１は、主に半導体基板ＳＵＢの上方に形成される配線パターンを示している。半導体装置１００は、ＭＯＳＦＥＴが形成されたセル領域ＣＲと、平面視においてセル領域ＣＲを囲む外周領域ＯＲとを有する。
【0016】
図１に示されるように、セル領域ＣＲはソース電極ＳＥで覆われている。平面視において、ゲート配線ＧＷはソース電極ＳＥを囲み、ソース配線ＳＷはゲート配線ＧＷを囲み、ドレイン配線ＤＷはソース配線ＳＷを囲んでいる。ソース配線ＳＷは、ソース電極ＳＥに電気的に接続されている。ここでは、ゲート配線ＧＷはソース電極ＳＥを完全に囲んでおらず、ゲート配線ＧＷの一部が分断されている箇所において、ソース電極ＳＥおよびソース配線ＳＷが、一体化して接続されている。
【0017】
また、ここでは図示していないが、ソース電極ＳＥ、ゲート配線ＧＷ、ソース配線ＳＷおよびドレイン配線ＤＷは、ポリイミド膜などの保護膜で覆われている。上記保護膜の一部には開口部が設けられ、その開口部で露出しているソース電極ＳＥおよびゲート配線ＧＷが、ソースパッドおよびゲートパッドになる。ソースパッド上およびゲートパッド上に、ワイヤまたはクリップ（銅板）などの外部接続用部材が接続されることで、半導体装置１００が、他の半導体チップまたは配線基板などに電気的に接続される。
【0018】
ソース配線ＳＷとドレイン配線ＤＷとの間には、平面視においてセル領域ＣＲを囲むように、絶縁膜ＩＦ１および抵抗素子ＳＲが形成されている。抵抗素子ＳＲは、絶縁膜ＩＦ１上に形成されている。
【0019】
図２に示されるように、抵抗素子ＳＲは、渦巻状の抵抗部ＳＲａと、抵抗部ＳＲａの内周側に位置する第１コンタクト部ＳＲｂと、抵抗部ＳＲａの外周側に位置する第２コンタクト部ＳＲｃとを含む。抵抗部ＳＲａ、第１コンタクト部ＳＲｂおよび第２コンタクト部ＳＲｃは、一体化しており、同じ導電性膜からなる。抵抗部ＳＲａは、１本の導電性膜がセル領域ＣＲの周りを複数回周回した形状を成している。なお、抵抗部ＳＲａの周回数は、図２の例示に限られず、適宜設定できる。また、第１コンタクト部ＳＲｂおよび第２コンタクト部ＳＲｃは、環状を成している。
【0020】
後述するように、第１コンタクト部ＳＲｂは、孔ＣＨを介してソース配線ＳＷに電気的に接続され、第２コンタクト部ＳＲｃは、孔ＣＨを介してドレイン配線ＤＷに電気的に接続される。抵抗部ＳＲａの一方の端部は、第１コンタクト部ＳＲｂに接続され、抵抗部ＳＲａの他方の端部は、第２コンタクト部ＳＲｃに接続されている。このため、抵抗素子ＳＲには、電流が流れる。
【0021】
等価回路的には、ＭＯＳＦＥＴ１Ｑのソース・ドレイン間に、抵抗素子ＳＲが接続されることになる。抵抗部ＳＲａの長さが長く、抵抗部ＳＲａの周回数が多い程、ソース・ドレイン間の電圧が分圧されるので、ドレイン配線ＤＷからソース配線ＳＷへ向かうに連れて、電界が緩和される。従って、外周領域ＯＲにおいて、半導体装置１００の耐圧を向上させることができる。
【0022】
図３および図４に示されるように、セル領域ＣＲには複数のＭＯＳＦＥＴ１Ｑが形成され、外周領域ＯＲには抵抗素子ＳＲが形成されている。まず、セル領域ＣＲ（領域１Ａ）のＭＯＳＦＥＴ１Ｑの構造について説明し、その後、外周領域ＯＲ（領域２Ａ）の抵抗素子ＳＲの構造およびその周囲の構造について説明する。
【0023】
半導体装置１００は、上面および下面を有するｎ型の半導体基板ＳＵＢを備える。半導体基板ＳＵＢは、低濃度のｎ型のドリフト領域ＮＶを有する。ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成している。なお、ドリフト領域ＮＶは、ｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型の半導体層であってもよい。本願では、そのようなｎ型のシリコン基板およびｎ型の半導体層からなる積層体も半導体基板ＳＵＢであるとして説明する。
【0024】
セル領域ＣＲの半導体基板ＳＵＢの上面上には、ゲート絶縁膜ＧＩが形成されている。ゲート絶縁膜ＧＩ上には、ゲート電極ＧＥが形成されている。ゲート電極ＧＥ上には、絶縁膜ＩＦ３が形成されている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜であり、例えば８０ｎｍ以上且つ１２０ｎｍ以下の厚さを有する。ゲート電極ＧＥは、例えばｎ型の不純物が導入された多結晶シリコン膜であり、例えば４００ｎｍ以上且つ５００ｎｍ以下の厚さを有する。絶縁膜ＩＦ３は、例えば酸化シリコン膜であり、例えば８０ｎｍ以上且つ１２０ｎｍ以下の厚さを有する。
【0025】
半導体基板ＳＵＢの上面側において、セル領域ＣＲの半導体基板ＳＵＢ中には、ｐ型のボディ領域ＰＢが形成されている。ボディ領域ＰＢには、ｎ型のソース領域ＮＳが形成されている。ソース領域ＮＳは、ドリフト領域ＮＶよりも高い不純物濃度を有する。また、ボディ領域ＰＢには、ｐ型の高濃度拡散領域ＰＡが形成されている。高濃度拡散領域ＰＡは、ボディ領域ＰＢよりも高い不純物濃度を有する。
【0026】
ゲート電極ＧＥは、ゲート絶縁膜ＧＩを介して、２つのボディ領域ＰＢに跨るように形成されている。２つのボディ領域ＰＢの間の半導体基板ＳＵＢには、ｎ型のウェル領域ＮＷが形成されている。ウェル領域ＮＷは、ドリフト領域ＮＶよりも高い不純物濃度を有する。ソース領域ＮＳとウェル領域ＮＷとの間に位置し、且つ、ゲート電極ＧＥ下に位置するボディ領域ＰＢが、ＭＯＳＦＥＴ１Ｑのチャネル領域として機能する。
【0027】
半導体基板ＳＵＢの下面側において、半導体基板ＳＵＢには、ｎ型のドレイン領域ＮＤが形成されている。ドレイン領域ＮＤは、ドリフト領域ＮＶよりも高い不純物濃度を有する。半導体基板ＳＵＢの下面下には、ドレイン電極ＤＥが形成されている。半導体基板ＳＵＢ（ドレイン領域ＮＤ、ドリフト領域ＮＶ）には、ドレイン電極ＤＥからドレイン電圧が供給される。ドレイン電極ＤＥは、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜若しくは銀膜のような単層の金属膜、または、これらの金属膜を適宜積層させた積層膜からなる。
【0028】
ソース領域ＮＳから、上記チャネル領域（ボディ領域ＰＢ）、ウェル領域ＮＷおよびドリフト領域ＮＶを介してドレイン領域ＮＤへ至る経路が、ＭＯＳＦＥＴ１Ｑの電流経路となる。
【0029】
セル領域ＣＲにおいてＭＯＳＦＥＴ１Ｑを覆うように、半導体基板ＳＵＢの上面上には、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば、窒化シリコン膜と、上記窒化シリコン膜上に形成された酸化シリコン膜との積層膜からなる。なお、上記酸化シリコン膜は、リンを含む厚い酸化シリコン膜（ＰＳＧ：Phospho Silicate Glass膜）と、ボロンおよびリンを含む厚い酸化シリコン膜（ＢＰＳＧ：Boro Phospho Silicate Glass膜）とを含んでいてもよい。層間絶縁膜ＩＬの厚さは、例えば９００ｎｍ以上且つ１２００ｎｍ以下である。
【0030】
層間絶縁膜ＩＬ中には、ソース領域ＮＳに達する孔ＣＨが形成されている。ここでは図示していないが、図面の奥行方向（Ｙ方向）において、ソース領域ＮＳは分断されており、高濃度拡散領域ＰＡがボディ領域ＰＢの表面に形成されている。また、孔ＣＨは、Ｙ方向に延在している。すなわち、孔ＣＨの一部は、高濃度拡散領域ＰＡに達している。
【0031】
セル領域ＣＲにおいて、層間絶縁膜ＩＬ上には、ソース電極ＳＥが形成されている。ソース電極ＳＥは、孔ＣＨの内部に埋め込まれている。また、ソース電極ＳＥは、ソース領域ＮＳ、高濃度拡散領域ＰＡおよびボディ領域ＰＢに電気的に接続され、これらにソース電圧を供給する。
【0032】
また、ここでは図示していないが、層間絶縁膜ＩＬ中には、ゲート電極ＧＥに達する孔も形成されている。ゲート配線ＧＷは、層間絶縁膜ＩＬ上に形成され、上記孔ＣＨの内部に埋め込まれている。従って、ゲート配線ＧＷは、ゲート電極ＧＥに電気的に接続され、ゲート電極ＧＥにゲート電圧を供給する。
【0033】
次に、外周領域ＯＲ（領域２Ａ）の抵抗素子ＳＲの構造およびその周囲の構造について説明する。
【0034】
外周領域ＯＲの半導体基板ＳＵＢの上面上には、絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は、例えば酸化シリコン膜であり、例えば９００ｎｍ以上且つ１２００ｎｍ以下の厚さを有する。
【0035】
絶縁膜ＩＦ１上には、絶縁膜ＩＦ３を介して抵抗素子ＳＲが形成されている。上述のように、抵抗素子ＳＲは、抵抗部ＳＲａ、第１コンタクト部ＳＲｂおよび第２コンタクト部ＳＲｃを含む。抵抗素子ＳＲは、例えばｐ型の不純物が導入された多結晶シリコン膜であり、例えば５００ｎｍ以上且つ７００ｎｍ以下の厚さを有する。
【0036】
また、外周領域ＯＲの半導体基板ＳＵＢの上面上には、絶縁膜ＩＦ２が形成されている。絶縁膜ＩＦ２は、ゲート絶縁膜ＧＩと同じ絶縁膜からなり、絶縁膜ＩＦ１よりも薄い厚さを有し、例えば８０ｎｍ以上且つ１２０ｎｍ以下の厚さを有する。
【0037】
絶縁膜ＩＦ２と絶縁膜ＩＦ１との間では、段差が発生している。上記段差を覆うように、絶縁膜ＩＦ２上から絶縁膜ＩＦ１上に渡って、ダミーパターンＤＰ１が形成されている。ダミーパターンＤＰ１は、ゲート電極ＧＥと同じ導電性膜からなり、抵抗素子ＳＲと異なる導電性膜からなる。
【0038】
絶縁膜ＩＦ１よりも高い位置に形成されているダミーパターンＤＰ１の側面には、絶縁膜ＩＦ３を介してダミーパターンＤＰ２が形成されている。ダミーパターンＤＰ２は、抵抗素子ＳＲと同じ導電性膜からなる。
【0039】
ダミーパターンＤＰ１およびダミーパターンＤＰ２は、フローティング状態であり、ＭＯＳＦＥＴ１Ｑおよび抵抗素子ＳＲなどのような半導体素子には電気的に接続されていない。
【0040】
半導体基板ＳＵＢの上面側において、外周領域ＯＲの半導体基板ＳＵＢ中には、ｐ型のリサーフ領域ＰＲＳが形成されている。リサーフ領域ＰＲＳは、絶縁膜ＩＦ１を介して抵抗素子ＳＲの直下に形成されている。リサーフ領域ＰＲＳには、ｐ型のウェル領域ＰＷが形成されている。ウェル領域ＰＷには、高濃度拡散領域ＰＡが形成されている。ウェル領域ＰＷは、セル領域ＣＲのボディ領域ＰＢに電気的に接続されている。ウェル領域ＰＷは、リサーフ領域ＰＲＳよりも高い不純物濃度を有し、高濃度拡散領域ＰＡよりも低い不純物濃度を有する。
【0041】
半導体基板ＳＵＢの上面側において、外周領域ＯＲの半導体基板ＳＵＢ中には、ｎ型の高濃度拡散領域ＮＡが形成されている。高濃度拡散領域ＮＡは、ドリフト領域ＮＶよりも高い不純物濃度を有する。また、高濃度拡散領域ＮＡには、高濃度拡散領域ＰＡが形成されている。
【0042】
外周領域ＯＲにおいて抵抗素子ＳＲ、ダミーパターンＤＰ１および絶縁膜ＩＦ１を覆うように、半導体基板ＳＵＢの上面上には、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬ中には、第１コンタクト部ＳＲｂ、第２コンタクト部ＳＲｃ、高濃度拡散領域ＮＡおよび高濃度拡散領域ＰＡに達する複数の孔ＣＨが形成されている。なお、図２に示されるように、第１コンタクト部ＳＲｂおよび第２コンタクト部ＳＲｃは平面視で環状を成しているが、これらに達する孔ＣＨも、第１コンタクト部ＳＲｂおよび第２コンタクト部ＳＲｃの形状に沿って、平面視で環状を成している。
【0043】
外周領域ＯＲにおいて、層間絶縁膜ＩＬ上には、ソース配線ＳＷおよびドレイン配線ＤＷが形成されている。ソース配線ＳＷおよびドレイン配線ＤＷは、それぞれ複数の孔ＣＨの内部に埋め込まれている。
【0044】
ソース配線ＳＷは、高濃度拡散領域ＰＡ、ウェル領域ＰＷ、リサーフ領域ＰＲＳおよびボディ領域ＰＢに電気的に接続され、これらにソース電圧を供給する。また、ソース配線ＳＷは、第１コンタクト部ＳＲｂに接続され、第１コンタクト部ＳＲｂにソース電圧を供給する。
【0045】
ドレイン配線ＤＷは、ｎ型の半導体基板ＳＵＢ（高濃度拡散領域ＮＡ、ドリフト領域ＮＶおよびドレイン領域ＮＤ）を介してドレイン電極ＤＥに電気的に接続されている。また、ドレイン配線ＤＷは、第２コンタクト部ＳＲｃに接続されている。従って、ドレイン電極ＤＥからドレイン配線ＤＷに供給されるドレイン電圧が、第２コンタクト部ＳＲｃにも供給される。
【0046】
ソース電極ＳＥ、ゲート配線ＧＷ、ソース配線ＳＷおよびドレイン配線ＤＷは、例えば、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とからなる。上記バリアメタル膜は、例えばチタンタングステン膜または窒化チタン膜であり、上記導電性膜は、例えばアルミニウム膜である。
【0047】
なお、ソース電極ＳＥ、ゲート配線ＧＷ、ソース配線ＳＷおよびドレイン配線ＤＷは、孔ＣＨの内部を埋め込むプラグ層と、層間絶縁膜ＩＬ上に形成された配線層とから構成されていてもよい。その場合、配線層は、上記バリアメタル膜および上記導電性膜によって構成される。プラグ層は、例えば、窒化チタン膜のようなバリアメタル膜と、タングステン膜のような導電性膜との積層膜によって構成される。
【0048】
＜半導体装置の製造方法＞
以下に図５～図１６を用いて、半導体装置１００の製造方法に含まれる各製造工程について説明する。以下の説明では、図４の領域１Ａ（セル領域ＣＲ）および領域２Ａ（外周領域ＯＲ）を用いる。
以下に図５～図１６を用いて、半導体装置１００の製造方法に含まれる各製造工程について説明する。以下の説明では、図４の領域１Ａ（セル領域ＣＲ）および領域２Ａ（外周領域ＯＲ）を用いる。
【0049】
また、実施の形態１における半導体装置１００およびその製造方法の主な特徴は、抵抗素子ＳＲ、ダミーパターンＤＰ１およびダミーパターンＤＰ２の構造およびその製造方法にあるが、そのような特徴については、後で検討例と比較しながら詳細に説明する。
【0050】
図５に示されるように、まず、上面および下面を有するｎ型の半導体基板ＳＵＢを用意する。上述のように、ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成しているが、ドリフト領域ＮＶは、ｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型の半導体層であってもよい。次に、熱酸化法によって、半導体基板ＳＵＢの上面上に、絶縁膜ＩＦ１を形成する。
【0051】
図６に示されるように、まず、絶縁膜ＩＦ１上に、外周領域ＯＲの一部を覆うパターンを有するレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとして異方性エッチング処理を行うことで、絶縁膜ＩＦ１をパターニングする。これにより、平面視においてセル領域ＣＲを囲むように、外周領域ＯＲの半導体基板ＳＵＢの上面上に、絶縁膜ＩＦ１を形成する。その後、アッシング処理によってレジストパターンＲＰ１を除去する。
【0052】
図７に示されるように、フォトリソグラフィ技術およびイオン注入法によって、セル領域ＣＲの半導体基板ＳＵＢにｎ型のウェル領域ＮＷを形成し、外周領域ＯＲの半導体基板ＳＵＢにｐ型のリサーフ領域ＰＲＳおよびｐ型のウェル領域ＰＷを形成する。その後、例えば１２００℃の熱処理を行うことで、ウェル領域ＮＷ、リサーフ領域ＰＲＳおよびウェル領域ＰＷに含まれる不純物を拡散させる。
【0053】
図８に示されるように、まず、熱酸化法によって、セル領域ＣＲおよび外周領域ＯＲの半導体基板ＳＵＢの上面上に、絶縁膜ＩＦ１よりも薄い厚さを有する絶縁膜ＩＦ２を形成する。次に、例えばＣＶＤ法によって、絶縁膜ＩＦ１上および絶縁膜ＩＦ２上に、導電性膜ＣＦ１を形成する。導電性膜ＣＦ１は、ｎ型の不純物が導入された多結晶シリコン膜であり、絶縁膜ＩＦ２と絶縁膜ＩＦ１との間で発生している段差を覆うように形成される。
【0054】
図９に示されるように、導電性膜ＣＦ１上に、絶縁膜ＩＦ１の中央付近を開口するパターンを有するレジストパターンＲＰ２を形成する。次に、レジストパターンＲＰ２をマスクとして異方性エッチング処理を行うことで、導電性膜ＣＦ１をパターニングする。このパターニングによって、上記段差を覆う導電性膜ＣＦ１が残されるように、絶縁膜ＩＦ１上の導電性膜ＣＦ１の一部が選択的に除去される。なお、セル領域ＣＲの導電性膜ＣＦ１も残されている。その後、アッシング処理によってレジストパターンＲＰ２を除去する。
【0055】
図１０に示されるように、まず、絶縁膜ＩＦ１上および導電性膜ＣＦ１上に、例えばＣＶＤ法によって、絶縁膜ＩＦ３を形成する。次に、例えばＣＶＤ法によって、絶縁膜ＩＦ３上に、導電性膜ＣＦ２を形成する。導電性膜ＣＦ２は、ノンドープの多結晶シリコン膜である。次に、イオン注入法によって、導電性膜ＣＦ２中に、ボロン（Ｂ）または二フッ化ボロン（ＢＦ２）などのｐ型の不純物を導入する。
【0056】
図１１に示されるように、まず、導電性膜ＣＦ２上に、絶縁膜ＩＦ１上に位置する導電性膜ＣＦ２を選択的に覆うレジストパターンＲＰ３を形成する。次に、レジストパターンＲＰ３をマスクとして、導電性膜ＣＦ２に対して異方性エッチング処理を行う。このように、導電性膜ＣＦ２をパターニングすることで、平面視においてセル領域ＣＲを囲むように、絶縁膜ＩＦ１上に位置する抵抗素子ＳＲを形成する。その後、アッシング処理によってレジストパターンＲＰ３を除去する。
【0057】
また、異方性エッチング処理によって、絶縁膜ＩＦ１よりも高い位置に形成されている導電性膜ＣＦ１の側面に、導電性膜ＣＦ２が、絶縁膜ＩＦ３を介してダミーパターンＤＰ２として残される。なお、セル領域ＣＲの導電性膜ＣＦ２は、完全に除去される。
【0058】
図１２に示されるように、まず、外周領域ＯＲにおいて抵抗素子ＳＲおよび段差付近の導電性膜ＣＦ１を覆い、セル領域ＣＲの導電性膜ＣＦ１を選択的に覆うレジストパターンＲＰ４を形成する。次に、レジストパターンＲＰ４をマスクとして、導電性膜ＣＦ２に対して異方性エッチング処理を行うことで、半導体基板ＳＵＢの上面上の絶縁膜ＩＦ３の一部、導電性膜ＣＦ１の一部および絶縁膜ＩＦ２の一部を選択的に除去する。その後、アッシング処理によってレジストパターンＲＰ４を除去する。
【0059】
ここで、外周領域ＯＲに残された導電性膜ＣＦ１は、ダミーパターンＤＰ１を成す。ダミーパターンＤＰ１は、絶縁膜ＩＦ２と絶縁膜ＩＦ１との間で発生している段差を覆うように、絶縁膜ＩＦ２上から絶縁膜ＩＦ１上に渡って形成されている。また、セル領域ＣＲに残された導電性膜ＣＦ１は、ＭＯＳＦＥＴ１Ｑのゲート電極ＧＥを成し、セル領域ＣＲに残された絶縁膜ＩＦ２は、ＭＯＳＦＥＴ１Ｑのゲート絶縁膜ＧＩを成す。
【0060】
図１３に示されるように、まず、フォトリソグラフィ技術およびイオン注入法によって、半導体基板ＳＵＢの上面側において、セル領域ＣＲの半導体基板ＳＵＢにｐ型のボディ領域ＰＢを形成する。その後、例えば１１００℃の熱処理を行うことで、ボディ領域ＰＢに含まれる不純物を拡散させる。
【0061】
次に、フォトリソグラフィ技術およびイオン注入法によって、ボディ領域ＰＢにｎ型のソース領域ＮＳを形成すると共に、外周領域ＯＲの半導体基板ＳＵＢに、ｎ型の高濃度拡散領域ＮＡを形成する。その後、例えば９５０℃の熱処理を行うことで、ソース領域ＮＳおよび高濃度拡散領域ＮＡに含まれる不純物を拡散させる。
【0062】
なお、ここでは図示を省略しているが、これらのイオン注入の前に、半導体基板ＳＵＢ上に酸化シリコン膜のようなスルー膜が形成される。このスルー膜は、イオン注入後に除去されてもよいが、後述の層間絶縁膜ＩＬの一部として残されていてもよい。
【0063】
図１４に示されるように、セル領域ＣＲにおいてＭＯＳＦＥＴ１Ｑを覆い、且つ、外周領域ＯＲにおいて抵抗素子ＳＲ、ダミーパターンＤＰ１、ダミーパターンＤＰ２および絶縁膜ＩＦ１を覆うように、半導体基板ＳＵＢの上面上に、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば、ＣＶＤ法によって形成された窒化シリコン膜と、ＣＶＤ法によって形成された酸化シリコン膜と、塗布法によって形成されたＰＳＧ膜と、塗布法によって形成されたＢＰＳＧ膜とを含む積層膜である。
【0064】
図１５に示されるように、まず、フォトリソグラフィ技術および異方性エッチング処理によって、層間絶縁膜ＩＬに複数の孔ＣＨを形成する。複数の孔ＣＨには、第１コンタクト部ＳＲｂに達する孔と、第２コンタクト部ＳＲｃに達する孔と、外周領域ＯＲの半導体基板ＳＵＢ（高濃度拡散領域ＮＡ、ウェル領域ＰＷ）に達する孔と、ソース領域ＮＳに達する孔と、ゲート電極ＧＥに達する孔とが含まれる。
【0065】
次に、フォトリソグラフィ技術およびイオン注入法によって、孔ＣＨの底部に位置する高濃度拡散領域ＮＡ、ウェル領域ＰＷおよびボディ領域ＰＢに、高濃度拡散領域ＰＡを形成する。また、ここでは図示を省略しているが、第１コンタクト部ＳＲｂおよび第２コンタクト部ＳＲｃにも、高濃度拡散領域ＰＡが形成される。
【0066】
図１６に示されるように、層間絶縁膜ＩＬ上に、ソース電極ＳＥ、ゲート配線ＧＷ、ソース配線ＳＷおよびドレイン配線ＤＷとを形成する。これらを形成するためには、まず、層間絶縁膜ＩＬ上に、スパッタリング法またはＣＶＤ法によって、例えばチタンタングステン膜または窒化チタン膜からなるバリアメタル膜と、例えばアルミニウム膜からなる導電性膜との積層膜を形成する。次に、上記積層膜をパターニングすることで、ソース電極ＳＥ、ゲート配線ＧＷ、ソース配線ＳＷおよびドレイン配線ＤＷを形成する。ソース電極ＳＥ、ゲート配線ＧＷ、ソース配線ＳＷおよびドレイン配線ＤＷは、それぞれ孔ＣＨ内に埋め込まれる。
【0067】
その後、ここでは図示はしないが、ソース電極ＳＥ上、ゲート配線ＧＷ上、ソース配線ＳＷ上およびドレイン配線ＤＷ上に、例えば塗布法によって、例えばポリイミド膜からなる保護膜を形成する。上記保護膜の一部を開口することで、ソース電極ＳＥおよびゲート配線ＧＷのうち、ソースパッドおよびゲートパッドになる領域を露出させる。
【0068】
その後、以下の製造工程を経て、図４に示される半導体装置１００が製造される。まず、必要に応じて半導体基板ＳＵＢの下面を研磨する。次に、半導体基板ＳＵＢの下面に、イオン注入法によって、例えば砒素（Ａｓ）などを導入することで、ｎ型のドレイン領域ＮＤを形成する。次に、半導体基板ＳＵＢの下面下に、スパッタリング法によって、ドレイン電極ＤＥを形成する。
【0069】
＜検討例と、実施の形態１の主な特徴＞
図１７は、ダミーパターンＤＰ１付近の構造を示す断面図である。図１８は、本願発明者が特許文献１などを基にして検討を行った検討例における半導体装置の断面図である。図１８に示されるように、検討例では、実施の形態１と異なり、抵抗素子ＳＲが導電性膜ＣＦ１によって形成されている。なお、検討例では、ゲート電極ＧＥも導電性膜ＣＦ１によって形成されている。
図１７は、ダミーパターンＤＰ１付近の構造を示す断面図である。図１８は、本願発明者が特許文献１などを基にして検討を行った検討例における半導体装置の断面図である。図１８に示されるように、検討例では、実施の形態１と異なり、抵抗素子ＳＲが導電性膜ＣＦ１によって形成されている。なお、検討例では、ゲート電極ＧＥも導電性膜ＣＦ１によって形成されている。
【0070】
抵抗素子ＳＲには高電圧が印加されるので、半導体基板ＳＵＢにトンネル電流が流れないように、絶縁膜ＩＦ１の厚さは、十分に厚く設定されている。それ故、絶縁膜ＩＦ２と絶縁膜ＩＦ１との間に発生している段差の高さも、非常に高くなっている。
【0071】
図１８に示されるように、導電性膜ＣＦ１によって抵抗素子ＳＲを形成しようとすると、パターニング時の異方性エッチング処理によって、導電性膜ＣＦ１が、サイドウォール状に加工され、上記段差にダミーパターンＤＰ３として残される。その後の製造工程では、成膜前またはレジストパターンの除去後などに、数々の洗浄工程が行われる。それらの洗浄工程によって、ダミーパターンＤＰ３に接している絶縁膜ＩＦ１および絶縁膜ＩＦ２が後退していくと、ダミーパターンＤＰ３が剥離し易くなる。そうすると、ダミーパターンＤＰ３が異物としてウェハ状態の半導体基板ＳＵＢ上に残存し、不良の原因になる。
【0072】
そのようなダミーパターンＤＰ３を完全に除去するために、導電性膜ＣＦ１のパターニング時の異方性エッチング処理を更に継続する方法も考えられる。しかし、その場合、セル領域ＣＲにおいて、各ゲート電極ＧＥ間に位置する半導体基板ＳＵＢもエッチングに晒され、半導体基板ＳＵＢが削れてしまう。そうすると、ＭＯＳＦＥＴ１Ｑの閾値電圧が変化するなどの不具合が発生し易くなる。
【0073】
また、上記段差を跨ぐ箇所は、後の製造工程において、何度もレジストパターンに覆われるが、上記段差が非常に高いと、レジストパターンを形成した際に、上記段差において、レジストパターンが途切れやすくなるという問題もある。
【0074】
また、検討例では、１層の導電性膜ＣＦ１によってゲート電極ＧＥおよび抵抗素子ＳＲの両方を形成しているので、ゲート電極ＧＥの特性を優先すると、抵抗素子ＳＲに求められる抵抗率を適切に設定し難いという問題がある。
【0075】
図１７に示されるように、実施の形態１では、導電性膜ＣＦ１によってゲート電極ＧＥを形成し、導電性膜ＣＦ２によって抵抗素子ＳＲを形成している。このため、ゲート電極ＧＥの特性と、抵抗素子ＳＲの特性とを個別に設定できる。抵抗素子ＳＲは、抵抗素子ＳＲ中を流れる電流を低減するため、高抵抗になるように形成され、ｐ型の不純物が導入されている。なお、導電性膜ＣＦ２には、例えばボロン（Ｂ）が導入され、その不純物濃度は、４．９×１０－１７ｃｍ―３程度である。導電性膜ＣＦ１には、例えば燐（Ｐ）が導入され、その不純物濃度は、５．５×１０－１９ｃｍ―３程度である。
【0076】
また、実施の形態１では、絶縁膜ＩＦ２と絶縁膜ＩＦ１との間で発生している段差を覆うように、絶縁膜ＩＦ２上から絶縁膜ＩＦ１上に渡って、ダミーパターンＤＰ１が形成されている。検討例のダミーパターンＤＰ３のように、ダミーパターンＤＰ１をサイドウォール状に残す場合と比較して、ダミーパターンＤＰ１が絶縁膜ＩＦ２および絶縁膜ＩＦ１に接触する面積が増えている。このため、実施の形態１では、数々の洗浄工程に晒されても、ダミーパターンＤＰ１が剥離し難くなっている。従って、異物の発生を抑制できるので、半導体装置１００の信頼性を向上させることができ、歩留まりの低下を抑制することができる。
【0077】
なお、絶縁膜ＩＦ１よりも高い位置に形成されているダミーパターンＤＰ１の側面には、導電性膜ＣＦ２をパターニングした際に、サイドウォール状のダミーパターンＤＰ２が形成される。このダミーパターンＤＰ２が剥離した際には、ダミーパターンＤＰ２も異物の要因になり得るが、その後の製造工程で、ダミーパターンＤＰ２は層間絶縁膜ＩＬに覆われる。その間、ダミーパターンＤＰ２は数回の洗浄工程に晒されるが、その回数が比較的少ないので、ダミーパターンＤＰ２が剥離する可能性も少ない。
【0078】
また、上記段差を跨ぐ箇所では、導電性膜ＣＦ１の堆積時に、導電性膜ＣＦ１が、絶縁膜ＩＦ１に向かって勾配を有する形状になり易い。また、ダミーパターンＤＰ２によって、更に勾配が小さくなる。従って、ダミーパターンＤＰ１上およびダミーパターンＤＰ２上にレジストパターンを形成した際に、レジストパターンの塗布性が向上し、レジストパターンが途切れ難くなる。
【0079】
また、導電性膜ＣＦ１（ダミーパターンＤＰ１）の厚さは、絶縁膜ＩＦ１の厚さよりも薄い。そのため、図１７に示されるように、半導体基板ＳＵＢ上において、半導体基板ＳＵＢとダミーパターンＤＰ１との間に発生している第１段差の高さＨ１と、絶縁膜ＩＦ１上において、絶縁膜ＩＦ１とダミーパターンＤＰ１との間に発生している第２段差の高さＨ２とは、絶縁膜ＩＦ２と絶縁膜ＩＦ１との間に発生している第３段差の高さＨ３よりも低い（高さＨ１、高さＨ２＜高さＨ３）。
【0080】
高さＨ３が、ダミーパターンＤＰ１によって段階的に緩和される構造になっている。すなわち、検討例では、高さＨ３によって、レジストパターンが途切れ易くなっていたが、実施の形態１では、高さＨ３よりも低い高さＨ１および高さＨ２の箇所をレジストパターンが覆うことになる。絶縁膜ＩＦ１に律速されていた高さＨ３が緩和されるので、レジストパターンの塗布性が更に向上し、レジストパターンが更に途切れ難くなる。
【0081】
（実施の形態２）
以下に図１９を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１９を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0082】
図１９は、実施の形態１の図１１に続く製造工程を示している。図１１では、導電性膜ＣＦ２に対して異方性エッチング処理を行い、抵抗素子ＳＲおよびダミーパターンＤＰ２を形成していた。実施の形態２では、異方性エッチング処理を更に継続する。これにより、ダミーパターンＤＰ２を除去する。
【0083】
ダミーパターンＤＰ２は複数形成されているが、少なくともサイズが比較的小さいダミーパターンＤＰ２を除去する。すなわち、図１９に示されるように、絶縁膜ＩＦ１よりも高い位置に形成されている導電性膜ＣＦ１のうち、少なくとも絶縁膜ＩＦ１上に位置する導電性膜ＣＦ１の側面に残されたダミーパターンＤＰ２を除去する。全てのダミーパターンＤＰ２が除去されるまで、異方性エッチング処理を継続してもよい。
【0084】
上述のように、ダミーパターンＤＰ２が層間絶縁膜ＩＬに覆われるまでの間に、ダミーパターンＤＰ２は数回の洗浄工程に晒される。その回数が比較的少ないので、ダミーパターンＤＰ２が剥離する可能性も少ないが、その可能性を少しでも低くするために、実施の形態２では、複数のダミーパターンＤＰ２のうち、少なくとも一部を除去しておく。
【0085】
ここで、図１に示されるように、比較的厚い厚さを有する絶縁膜ＩＦ１は、セル領域ＣＲを囲むように形成され、ウェハ状態の半導体基板ＳＵＢにおいて比較的大きな面積を占める。それ故、絶縁膜ＩＦ１からの応力によって、ウェハ状態の半導体基板ＳＵＢが反り易くなり、種々の加工精度が低下する場合もある。
【0086】
異方性エッチング処理は、多結晶シリコン膜（導電性膜ＣＦ１、ＣＦ２）がエッチングされ易く、酸化シリコン膜（絶縁膜ＩＦ１、ＩＦ３）がエッチングされ難い条件で行われるが、多結晶シリコン膜がエッチングされている間、酸化シリコン膜も少しずつエッチングされる。すなわち、異方性エッチング処理を長くすることで、レジストパターンＲＰ３から露出している絶縁膜ＩＦ３がエッチングされる。
【0087】
特に、全てのダミーパターンＤＰ２が除去されるまで異方性エッチング処理を行うと、絶縁膜ＩＦ３が除去され、絶縁膜ＩＦ３下に位置していた絶縁膜ＩＦ１もエッチングされる。これにより、絶縁膜ＩＦ１からの応力を低減させることができ、ウェハ状態の半導体基板ＳＵＢの反りを低減できる。
【0088】
一方で、絶縁膜ＩＦ３が除去された後には、導電性膜ＣＦ１の上面が露出する。異方性エッチング処理を更に継続すると、導電性膜ＣＦ１がエッチングされ始めるので、導電性膜ＣＦ１の高さが低くなる。セル領域ＣＲの導電性膜ＣＦ１はゲート電極ＧＥになるので、導電性膜ＣＦ１の高さが変動することで、ＭＯＳＦＥＴ１Ｑの特性が、所望の設計値から変動する可能性がある。
【0089】
従って、ＭＯＳＦＥＴ１Ｑの特性変動が危惧される場合には、絶縁膜ＩＦ３が完全に除去されない程度の範囲内で、ダミーパターンＤＰ２をできる限り除去することが望ましい。また、ＭＯＳＦＥＴ１Ｑの特性に問題が無さそうな場合には、全てのダミーパターンＤＰ２の除去と、ウェハ状態の半導体基板ＳＵＢの反りの低減とを優先し、絶縁膜ＩＦ３だけでなく絶縁膜ＩＦ１もエッチングされるように、異方性エッチング処理を行うことが望ましい。
【0090】
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0091】
１００ 半導体装置
１Ａ 領域（セル領域）
２Ａ 領域（外周領域）
１Ｑ ＭＯＳＦＥＴ
ＣＨ 孔
ＣＲ セル領域
ＤＥ ドレイン電極
ＤＰ１～ＤＰ３ ダミーパターン
ＤＷ ドレイン配線
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＷ ゲート配線
ＩＦ１～ＩＦ３ 絶縁膜
ＩＬ 層間絶縁膜
ＮＡ 高濃度拡散領域
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＮＷ ウェル領域
ＯＲ 外周領域
ＰＡ 高濃度拡散領域
ＰＢ ボディ領域
ＰＲＳ リサーフ領域
ＰＷ ウェル領域
ＲＰ１～ＲＰ４ レジストパターン
ＳＥ ソース電極
ＳＲ 抵抗素子
ＳＲａ 抵抗部
ＳＲｂ 第１コンタクト部
ＳＲｃ 第２コンタクト部
ＳＵＢ 半導体基板
ＳＷ ソース配線
１Ａ 領域（セル領域）
２Ａ 領域（外周領域）
１Ｑ ＭＯＳＦＥＴ
ＣＨ 孔
ＣＲ セル領域
ＤＥ ドレイン電極
ＤＰ１～ＤＰ３ ダミーパターン
ＤＷ ドレイン配線
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＷ ゲート配線
ＩＦ１～ＩＦ３ 絶縁膜
ＩＬ 層間絶縁膜
ＮＡ 高濃度拡散領域
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＮＷ ウェル領域
ＯＲ 外周領域
ＰＡ 高濃度拡散領域
ＰＢ ボディ領域
ＰＲＳ リサーフ領域
ＰＷ ウェル領域
ＲＰ１～ＲＰ４ レジストパターン
ＳＥ ソース電極
ＳＲ 抵抗素子
ＳＲａ 抵抗部
ＳＲｂ 第１コンタクト部
ＳＲｃ 第２コンタクト部
ＳＵＢ 半導体基板
ＳＷ ソース配線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】