特開 2024-39485 半導体記憶装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024039485

(43)【公開日】2024-03-22

(54)【発明の名称】半導体記憶装置およびその製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240314BHJP

   H01L 21/336 20060101ALI20240314BHJP

【ＦＩ】

H01L27/11582

H01L29/78 371

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022144078

(22)【出願日】2022-09-09

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(72)【発明者】

【氏名】井口 直

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP02

5F083EP18

5F083EP33

5F083EP34

5F083EP42

5F083EP47

5F083EP48

5F083EP72

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA30

5F083JA04

5F083JA05

5F083JA19

5F083JA32

5F083JA36

5F083JA37

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA05

5F083MA06

5F083MA16

5F083MA19

5F083PR03

5F083PR05

5F083PR40

5F083ZA01

5F083ZA28

5F101BA45

5F101BB04

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH13

(57)【要約】

【課題】ワード線の短絡および撓みを抑制する、半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態に係る半導体記憶装置は、材料膜を備える。第１積層体は、材料膜上に設けられ、第１絶縁膜と第１導電膜とが第１方向に交互に積層されている。第１柱状体は、第１積層体内を第１方向に延伸する第１半導体部、および、該第１半導体部の外周面上に設けられた第１絶縁体部を含む。複数の第２柱状体は、第１積層体内を第１方向に延伸し、材料膜に達する絶縁体で構成されている。複数の第２柱状体は、底面の一部が材料膜へ突出している。第３柱状体は、第１積層体内を第１方向に延伸し、隣接する複数の第２柱状体の間に設けられ、第１導電膜のいずれかに接続する導電体を含む。
【選択図】図７

【特許請求の範囲】

【請求項1】

材料膜と、
前記材料膜上に設けられ、第１絶縁膜と第１導電膜とが第１方向に交互に積層された第１積層体と、
前記第１積層体内を前記第１方向に延伸する第１半導体部、および、該第１半導体部の外周面上に設けられた第１絶縁体部を含む第１柱状体と、
前記第１積層体内を前記第１方向に延伸し、前記材料膜に達する絶縁体で構成された複数の第２柱状体であって、底面の一部が前記材料膜へ突出している複数の第２柱状体と、
前記第１積層体内を前記第１方向に延伸し、隣接する前記複数の第２柱状体の間に設けられ、前記第１導電膜のいずれかに接続する導電体を含む第３柱状体と、を備える半導体記憶装置。

【請求項2】

材料膜と、
前記材料膜上に設けられ、第１絶縁膜と第１導電膜とが第１方向に交互に積層された第１積層体と、
前記第１積層体内を前記第１方向に延伸する第１半導体部、および、該第１半導体部の外周面上に設けられた第１絶縁体部を含む第１柱状体と、
前記第１積層体内を前記第１方向に延伸し、前記材料膜に達する絶縁体で構成された複数の第２柱状体であって、前記第１絶縁膜が該第２柱状体の側面から中心に向かって突出している複数の第２柱状体と、
前記第１積層体内を前記第１方向に延伸し、隣接する前記複数の第２柱状体の間に設けられ、前記第１導電膜のいずれかに接続する導電体を含む第３柱状体と、を備える半導体記憶装置。

【請求項3】

前記第２柱状体の底面の一部が前記材料膜へ突出している、請求項２に記載の半導体記憶装置。

【請求項4】

前記第２柱状体と前記第３柱状体は互いに接触している、請求項１または請求項２に記載の半導体記憶装置。

【請求項5】

前記第２柱状体は、前記第３柱状体と前記材料膜との間において、前記第３柱状体の外縁から該第３柱状体の中心に向かって突出しており、
前記第１方向から見た平面視において、前記第２柱状体と前記第３柱状体とは部分的に重複している、請求項１または請求項２に記載の半導体記憶装置。

【請求項6】

前記第１方向から見た平面視において、前記第３柱状体は略円形の形状を有し、前記第２柱状体は略円形の円弧の一部または略円形の円弧の複数の部分を切り欠いた形状を有する、請求項４に記載の半導体記憶装置。

【請求項7】

材料膜上に、第１絶縁膜と第１犠牲膜とを交互に第１方向に積層して第１積層体を形成し、
前記第１積層体内を前記第１方向に延伸する第１半導体部と該第１半導体部の外周面上に設けられた第１絶縁体部とを含む第１柱状体を形成し、
前記第１積層体内を前記第１方向へ延伸し、前記第１絶縁膜または前記第１犠牲膜のいずれかに達する第１ホールを形成し、
前記第１ホール内に第２犠牲膜を充填し、
前記第１積層体内を前記第１方向へ貫通して前記材料膜に達する第２ホールを、前記第１ホールから離間した位置に形成し、
前記第２ホールの内側面をエッチングして該第２ホールの径を広げ、
前記第２ホール内に絶縁体を充填して第２柱状体を形成し、
前記第１犠牲膜を第１導電膜に置換し、
前記第２犠牲膜を導電体に置換して第３柱状体を形成する、ことを具備する半導体記憶装置の製造方法。

【請求項8】

前記第２ホールの内側面のエッチングにおいて、前記第２ホールを前記第1ホールに繋げ、
前記第２犠牲膜と前記材料膜との間の前記第１積層体を、前記第1ホールの外縁から該第1ホールの中心に向かってエッチングする、請求項７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置およびその製造方法に関する。

【背景技術】

【0002】

ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、複数のメモリセルを３次元的に配置した立体型メモリセルアレイを有する場合がある。立体型メモリセルアレイには、ワード線の形成時にメモリセルアレイの倒壊または撓みを防ぐために支柱が設けられている。この場合、ワード線に接続されるコンタクトの形成工程において、コンタクトホールが支柱に重複し、コンタクトホールの底部の支柱の部分にボイドまたは突起部が発生する場合がある。これは、異なる階層のワード線同士がコンタクトを介して短絡する原因となり得る。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第１０５３５６０４号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

ワード線の短絡および撓みを抑制する、半導体記憶装置およびその製造方法を提供する。

【課題を解決するための手段】

【0005】

本実施形態に係る半導体記憶装置は、材料膜を備える。第１積層体は、材料膜上に設けられ、第１絶縁膜と第１導電膜とが第１方向に交互に積層されている。第１柱状体は、第１積層体内を第１方向に延伸する第１半導体部、および、該第１半導体部の外周面上に設けられた第１絶縁体部を含む。複数の第２柱状体は、第１積層体内を第１方向に延伸し、材料膜に達する絶縁体で構成されている。複数の第２柱状体は、底面の一部が材料膜へ突出している。第３柱状体は、第１積層体内を第１方向に延伸し、隣接する複数の第２柱状体の間に設けられ、第１導電膜のいずれかに接続する導電体を含む。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体記憶装置の構成例を示すブロック図。

【図2】第１実施形態に係る半導体記憶装置のメモリセルアレイの回路構成の一例を示す回路図。

【図3】第１実施形態に係る半導体記憶装置のメモリセルアレイの一部の平面レイアウトの一例を示す平面図。

【図4】第１実施形態に係る半導体記憶装置のメモリ領域の一部の平面レイアウトの一例を示す平面図。

【図5】第１実施形態に係る半導体記憶装置のメモリ領域の一部の断面の構造を示す断面図。

【図6】第１実施形態に係る半導体記憶装置のメモリピラーの断面の構造を示す断面図。

【図7】第１実施形態に係る半導体記憶装置の支持ピラーおよびコンタクトプラグの断面の構造を示す断面図。

【図8A】第１実施形態に係る半導体記憶装置の支持ピラーおよびコンタクトプラグの位置関係示す平面図。

【図8B】第１実施形態に係る半導体記憶装置の支持ピラーおよびコンタクトプラグの位置関係示す断面図。

【図9】第１実施形態に係る半導体記憶装置の製造方法を図示する断面図。

【図10】図９に続く、半導体記憶装置の製造方法を図示する断面図。

【図11】図１０に続く、半導体記憶装置の製造方法を図示する断面図。

【図12】図１１に続く、半導体記憶装置の製造方法を図示する断面図。

【図13】図１２に続く、半導体記憶装置の製造方法を図示する断面図。

【図14】図１３に続く、半導体記憶装置の製造方法を図示する断面図。

【図15】図１４に続く、半導体記憶装置の製造方法を図示する断面図。

【図16】図１５に続く、半導体記憶装置の製造方法を図示する断面図。

【図17】図１６に続く、半導体記憶装置の製造方法を図示する断面図。

【図18】図１７に続く、半導体記憶装置の製造方法を図示する断面図。

【図19】図１８に続く、半導体記憶装置の製造方法を図示する断面図。

【図20】図１９に続く、半導体記憶装置の製造方法を図示する断面図。

【図21】図２０に続く、半導体記憶装置の製造方法を図示する断面図。

【図22】第２実施形態による半導体記憶装置の製造方法の一例を示す断面図。

【図23】図２２に続く、半導体記憶装置の製造方法を図示する断面図。

【図24】メモリの詳細な構成例を示す断面図。

【発明を実施するための形態】

【0007】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

【0008】

（第１実施形態）
（半導体記憶装置１００の構成）
図１は、第１実施形態に係る半導体記憶装置１００の構成例を示すブロック図である。半導体記憶装置１００は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリ等であり、外部のメモリコントローラ１００２によって制御される。半導体記憶装置１００とメモリコントローラ１００２との間の通信は、例えば、ＮＡＮＤインターフェース規格をサポートしている。

【0009】

図１に示すように、半導体記憶装置１００は、例えば、メモリセルアレイ１０、コマンドレジスタ１０１１、アドレスレジスタ１０１２、シーケンサ１０１３、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、および、センスアンプモジュール１０１６を備えている。

【0010】

メモリセルアレイ１０は、複数のブロックＢＬＫ（０）～ＢＬＫ（ｎ）（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することができる複数のメモリセルの集合であり、例えば、データの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線および複数のワード線が設けられる。各メモリセルは、例えば、１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構造は後述する。

【0011】

コマンドレジスタ１０１１は、半導体記憶装置１００がメモリコントローラ１００２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１０１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。

【0012】

アドレスレジスタ１０１２は、半導体記憶装置１００がメモリコントローラ１００２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、および、カラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、および、カラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、および、ビット線の選択に使用される。

【0013】

シーケンサ１０１３は、半導体記憶装置１００全体の動作を制御する。例えば、シーケンサ１０１３は、コマンドレジスタ１０１１に保持されたコマンドＣＭＤに基づいて、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、および、センスアンプモジュール１０１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。

【0014】

ドライバモジュール１０１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１０１４は、例えば、アドレスレジスタ１０１２に保持したページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。

【0015】

ロウデコーダモジュール１０１５は、複数のロウデコーダを備える。ロウデコーダは、アドレスレジスタ１０１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダは、例えば、選択されたワード線に対応する信号線に印加された電圧を選択されたブロックＢＬＫ内の選択されたワード線に転送する。

【0016】

センスアンプモジュール１０１６は、書き込み動作において、メモリコントローラ１００２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１０１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ１００２に転送する。

【0017】

以上で説明した半導体記憶装置１００およびメモリコントローラ１００２は、それらの組み合わせにより１つの半導体装置を構成してもよい。このような半導体記装置としては、例えば、ＳＤＴＭカードのようなメモリカードや、ＳＳＤ（Solid State Drive）等が挙げられる。

【0018】

図２は、メモリセルアレイ１０の回路構成の一例を示す回路図である。メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが抽出されている。図２に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（０）～ＳＵ（ｋ）（ｋは１以上の整数）を含んでいる。

【0019】

各ストリングユニットＳＵは、ビット線ＢＬ（０）～ＢＬ（ｍ）（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）、ならびに選択トランジスタＳＴ（１）およびＳＴ（２）を含んでいる。メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ（１）およびＳＴ（２）のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。

【0020】

各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）は、直列接続される。選択トランジスタＳＴ（１）のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ（１）のソースは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の一端に接続される。選択トランジスタＳＴ（２）のドレインは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の他端に接続される。選択トランジスタＳＴ（２）のソースは、ソース線ＳＬに接続される。

【0021】

同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）の制御ゲートは、それぞれワード線ＷＬ（０）～ＷＬ（７）に共通接続さえる。ストリングユニットＳＵ（０）～ＳＵ（ｋ）内のそれぞれの選択トランジスタＳＴ（１）のゲートは、それぞれ選択ゲートＳＧＤ（０）～ＳＧＤ（ｋ）に共通接続される。選択トランジスタＳＴ（２）のゲートは、選択ゲート線ＳＧＳに共通接続される。

【0022】

以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば、複数のブロックＢＬＫ間で共有される。

【0023】

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えば、セルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。

【0024】

なお、本実施形態に係る半導体記憶装置１００が備えるメモリセルアレイ１０は、以上で説明した回路構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴならびに選択トランジスタＳＴ（１）およびＳＴ（２）の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。

【0025】

図３は、第１実施形態に係る半導体記憶装置１００のメモリセルアレイ１０の一部の平面レイアウトの一例を示す平面図である。図３は、４つのブロックＢＬＫ＿０～ＢＬＫ＿３が形成されている領域を、ｘｙ平面に沿って示す。図３に示されている構造が、ｙ軸に沿って、繰り返し設けられている。

【0026】

図３に示すように、メモリセルアレイ１０は、メモリ領域ＭＡ、引出し領域ＨＡ１、および、引出し領域ＨＡ２を含む。引出し領域ＨＡ１、メモリ領域ＭＡ、および、引出し領域ＨＡ２は、この順番でｘ軸に沿って並ぶ。メモリセルアレイ１０には、複数のスリットＳＬＴおよびスリットＳＨＥが設けられている。

【0027】

メモリ領域ＭＡは、複数のＮＡＮＤストリングＮＳを含む領域である。引出し領域ＨＡ１および引出し領域ＨＡ２は、その中にメモリセルトランジスタが形成される積層構造に接続されるコンタクトプラグが設けられる領域である。

【0028】

複数のスリットＳＬＴは、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。各スリットＳＬＴは、隣り合うブロックＢＬＫの間の境界に位置する。スリットＳＬＴは、メモリ領域ＭＡ、引出し領域ＨＡ１、および、引出し領域ＨＡ２を横切る。スリットＳＬＴは、例えば、絶縁体および／または板状のコンタクトが埋め込まれた構造を有する。各スリットＳＬＴは、自身を介して隣り合う積層構造を分断する。

【0029】

複数のスリットＳＨＥは、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。隣り合う各２つのスリットＳＬＴの間にスリットＳＨＥが位置している。図４は、４つのスリットＳＨＥの例を示す。各スリットＳＨＥは、ｘ軸に沿ってメモリ領域ＭＡを横切る。各スリットＳＨＥの両端はそれぞれ、引出し領域ＨＡ１および引出し領域ＨＡ２中に位置する。各スリットＳＨＥは、例えば、絶縁体を含む。各スリットＳＨＥは、自身を介して隣り合う選択ゲート線ＳＧＤＬを分断する。スリットＳＬＴおよびスリットＳＨＥによって区切られた各領域は、１つのストリングユニットＳＵが形成される領域である。

【0030】

図４は、第１実施形態に係る半導体記憶装置１００のメモリ領域ＭＡの一部の平面レイアウトの一例を示す平面図である。図４は、１つのブロックＢＬＫ、すなわち、ストリングユニットＳＵ０～ＳＵ４を含む領域と、このブロックＢＬＫを挟む２つのスリットＳＬＴとを示す。図４に示すように、メモリセルアレイ１０は、メモリ領域ＭＡにおいて、複数のメモリピラーＭＰ、複数のコンタクトプラグＣＶ、および、複数の導電体２５を含む。各スリットＳＬＴは、コンタクトＬＩおよびスペーサＳＰを含む。

【0031】

メモリピラーＭＰは、その内部にメモリセルトランジスタＭＴが形成される構造である。メモリピラーＭＰは、第１柱状体の例である。メモリピラーＭＰは、半導体、導電体、および、絶縁体の１つ以上を含む。メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、２つのスリットＳＬＴの間の領域において、千鳥配列に分布している。すなわち、複数のメモリピラーＭＰは、複数のｙ軸に沿う列状に配置され、メモリピラーＭＰの各列は、ｙ軸に沿ってジグザグに配列されている。言い換えると、各列は、２つのサブ列を含む。一方のサブ列のメモリピラーＭＰの各々のｙ軸上の座標は、もう１つのサブ列のメモリピラーＭＰの隣り合う２つの間のｙ軸上の座標に位置する。各列は、例えば、２４個のメモリピラーＭＰを含む。

【0032】

スリットＳＨＥは、例えば、図４の上から数えて、５番目、１０番目、１５番目、２０番目のメモリピラーＭＰと、それぞれ重複している。

【0033】

各導電体２５は、１つのビット線ＢＬとして機能する。導電体２５は、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。各導電体２５は、ストリングユニットＳＵごとに、少なくとも１つのメモリピラーＭＰと重なるように配置される。図４は、２つの導電体２５が、１つのメモリピラーＭＰと重なるように配置される例を示す。各メモリピラーＭＰは、このメモリピラーＭＰと重なる複数の導電体２５のうちの１つの導電体２５と、コンタクトプラグＣＶを介して電気的に接続される。

【0034】

コンタクトＬＩは、導電体からなる。コンタクトＬＩは、ｘｚ面に沿って広がり、板状の形状を有する。スペーサＳＰは、絶縁体であり、コンタクトＬＩの側面上に位置し、例えば、コンタクトＬＩの側面を覆う。

【0035】

図５は、第１実施形態に係る半導体記憶装置１００のメモリ領域ＭＡの一部の断面の構造を示す断面図である。図５は、図４のＣＣ線に沿った断面図である。

【0036】

図５に示すように、メモリセルアレイ１０は、基板２０、導電体２１および２２、複数の導電体２３、導電体２４および２５、ならびに絶縁体３０～３７を含む。図５には、８つの導電体２３の例を示す。絶縁体３０～３７は、絶縁体３１を除き、例えば酸化シリコンを含む。

【0037】

基板２０は、例えば、ｐ型の半導体の基板である。基板２０の上面上に、絶縁体３０が位置する。基板２０および絶縁体３０中には、図示しない回路が形成されている。回路は、例えば、コマンドレジスタ１０１１、アドレスレジスタ１０１２、シーケンサ１０１３、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、および、センスアンプモジュール１０１６であり、さらに、図示しないトランジスタを含む。

【0038】

絶縁体３１は、絶縁体３０の上面上に位置する。絶縁体３１は、例えば、絶縁体３１の上方の構造から、基板２０および絶縁体３０に含まれるトランジスタへの水素の侵入を抑制する。絶縁体３１は、例えば、窒化シリコン（ＳｉＮ）を含む。

【0039】

絶縁体３２は、絶縁体３１の上面上に位置する。

【0040】

導電体２１は、絶縁体３２の上面上に位置する。導電体２１は、材料膜の例である。導電体２１は、ｘｙ平面に沿って広がり、板状の形状を有する。導電体２１は、ソース線ＳＬの少なくとも一部として機能する。導電体２１は、例えば、リン（Ｐ）がドープされたシリコンを含む。

【0041】

絶縁体３３は、導電体２１の上面上に位置する。

【0042】

導電体２２は、絶縁体３３の上面上に位置する。導電体２２は、ｘｙ平面に沿って広がり、板状の形状を有する。導電体２２は、選択ゲート線ＳＧＳＬの少なくとも一部として機能する。導電体２２は、例えば、タングステン（Ｗ）を含む。

【0043】

複数の絶縁体３４および複数の導電体２３は、導電体２２の上面上に、ｚ軸に沿って１つずつ交互に位置する。絶縁体３４は第１絶縁膜の例であり、導電体２３は第１導電膜の例である。ｚ軸は第１方向の例である。複数の絶縁体３４と複数の導電体２３とが、ｚ軸方向に沿って交互に積層されることにより、積層体Ｓ１が構成される。積層体Ｓ１は、第１積層体の例である。積層体Ｓ１において、導電体２３は、互いに離れて、または、間隔を有してｚ軸に沿って並ぶ。絶縁体３４および導電体２３は、ｘｙ平面に沿って広がり、板状の形状を有する。複数の導電体２３は、基板２０の側から順に、それぞれワード線ＷＬ０～ＷＬ７として機能する。導電体２３は、例えば、タングステンを含む。

【0044】

絶縁体３５は、最上の導電体２３の上面上に位置する。

【0045】

導電体２４は、絶縁体３５の上面上に位置する。導電体２４は、ｘｙ平面に沿って広がり、板状の形状を有する。導電体２４は、選択ゲート線ＳＧＤＬの少なくとも一部として機能する。導電体２４は、タングステンを含む。

【0046】

絶縁体３６は、導電体２４の上面上に位置する。

【0047】

導電体２５は、絶縁体３６の上面上に位置する。導電体２５は、線状の形状を有し、ｙ軸方向に沿って延びる。導電体２５は、１つのビット線ＢＬの少なくとも一部として機能する。図５に示されるｙｚ平面とは異なるｙｚ平面においても導電体２５が設けられており、このため、導電体２５は、ｘ軸に沿って間隔を有して並ぶ。導電体２５は、例えば、銅を含む。

【0048】

絶縁体３７は、導電体２５の上面上に位置する。

【0049】

メモリピラーＭＰは、ｚ軸方向に沿って延び、柱の形状を有する。メモリピラーＭＰは、第１柱状体の例である。メモリピラーＭＰは、積層体Ｓ１内をｚ軸方向に延伸する。メモリピラーＭＰの上面は、導電体２４よりも上方に位置する。メモリピラーＭＰの下面は、導電体２１中に位置する。メモリピラーＭＰと導電体２２とが接する部分は、選択ゲートトランジスタＳＴとして機能する。メモリピラーＭＰと１つの導電体２３とが接する部分は、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体２４とが接する部分は、選択トランジスタＤＴとして機能する。

【0050】

メモリピラーＭＰは、例えば、コア５０、半導体５１、および、積層体５２を含む。コア５０は絶縁体からなり、例えば、酸化シリコンを含む。コア５０はｚ軸方向に沿って延び、柱状の形状を有する。半導体５１は、例えば、シリコンを含む。半導体５１は、第１半導体部の例である。半導体５１は、コア５０の表面を覆う。積層体５２は、半導体５１の側面および下面を覆う。積層体５２は、第１絶縁体部の例である。積層体５２は、導電体２１中で開口しており、開口中に導電体２１が部分的に位置する。開口中で、導電体２１と半導体５１とは接する。

【0051】

上記のようにして、１つのメモリピラーＭＰと１つの導電体２５とは、コンタクトプラグＣＶによって接続される。

【0052】

スリットＳＬＴは、導電体２２～２４を分断する。スリットＳＬＴの上面は、メモリピラーＭＰの上面よりも上方に位置する。コンタクトＬＩの下面は、導電体２１と接する。スペーサＳＰは、コンタクトＬＩと導電体２２～２４との間に位置し、コンタクトＬＩと導電体２２～２４とを絶縁する。コンタクトＬＩは、ソース線ＳＬの一部として機能する。

【0053】

スリットＳＨＥは、導電体２４を分断する。スリットＳＨＥの下面は、絶縁体３５中に位置する。スリットＳＨＥは、例えば、酸化シリコン等の絶縁体を含む。

【0054】

図６は、第１実施形態に係る半導体記憶装置１００のメモリピラーＭＰの断面の構造を示す。図６は、図５のＢＢ線に沿った断面を示す。図６に示すように、積層体５２は、例えば、トンネル絶縁膜５３、電荷蓄積膜５４、および、ブロック絶縁膜５５を含む。

【0055】

トンネル絶縁膜５３は、半導体５１の外周上を覆う。電荷蓄積膜５４は、トンネル絶縁膜５３の外周上を覆う。ブロック絶縁膜５５は、電荷蓄積膜５４の外周上を覆う。導電体２３は、ブロック絶縁膜５５の外周上を覆う。

【0056】

半導体５１は、メモリセルトランジスタＭＴ０～ＭＴ７ならびに選択トランジスタＤＴおよびＳＴのチャネル（電流経路）として機能する。トンネル絶縁膜５３およびブロック絶縁膜５５の各々は、例えば、酸化シリコンを含む。電荷蓄積膜５４は、電荷を蓄積する。電荷蓄積膜５４は、例えば、窒化シリコンを含む。

【0057】

（支持ピラーＨＲおよびコンタクトプラグＣＣの説明）
ここで、支持ピラーＨＲおよびコンタクトプラグＣＣについて、図７～図８Ｂを参照して詳細に説明する。

【0058】

図７は、支持ピラーＨＲおよびコンタクトプラグＣＣの構成例を示す断面図である。図７は、図３のＡＡ線に沿った断面図である。

【0059】

図８Ａおよび図８Ｂは、支持ピラーＨＲおよびコンタクトプラグＣＣの位置関係を示す平面図および断面図である。図８Ａは、図３の領域Ｂを拡大して図示した平面図であり、図８Ｂは、図８Ａの上図のＥＥ線に沿った断面図である。

【0060】

図７～図８Ｂにおける、支持ピラーＨＲ１～ＨＲ４、および、コンタクトプラグＣＣ１～ＣＣ４は、それぞれ同一構成を有している。以下では、支持ピラーＨＲ１～ＨＲ４をまとめて支持ピラーＨＲと呼び、コンタクトプラグＣＣ１～ＣＣ４をまとめてコンタクトプラグＣＣと呼ぶ場合がある。

【0061】

コンタクトプラグＣＣは、積層体Ｓ１をｚ軸方向に沿って延伸するように設けられる。コンタクトプラグＣＣは、第３柱状体の例である。コンタクトプラグＣＣは、導電体６１，６４、および、スペーサ６２を含む。コンタクトプラグＣＣは、柱状の導電体６１を備える。該導電体６１の外周がスペーサ６２で覆われている。導電体６１の上面が導電体６４で被覆されている。コンタクトプラグＣＣは、隣接する支持ピラーＨＲ間に設けられる。例えば、コンタクトプラグＣＣ２は、隣接する支持ピラーＨＲ１と支持ピラーＨＲ２との間に設けられる。コンタクトプラグＣＣと支持ピラーＨＲとは、互いに接触してもよいし、離間していてもよい。引出し領域ＨＡ１にコンタクトプラグＣＣを設ける個数は任意である。

【0062】

導電体６１は、その下面において、ｚ軸方向の下方に向かう突起部を有する。突起部は、１つの導電体２３の上面と接する。これによりコンタクトプラグＣＣは、それぞれ１つの導電体２３と電気的に接続される。例えば、図７に示すように、コンタクトプラグＣＣ１の下面は、ワード線ＷＬ６として機能する導電体２３の上面と接する。コンタクトプラグＣＣ２の下面は、ワード線ＷＬ３として機能する導電体２３の上面と接する。コンタクトプラグＣＣ３の下面は、ワード線ＷＬ０として機能する導電体２３の上面と接する。

【0063】

スペーサ６２は、導電体６１の側面を覆う。スペーサ６２は、第２絶縁膜の例である。スペーサ６２は、例えば酸化シリコンである。図７に示すように、コンタクトプラグＣＣ１のスペーサ６２の側面は、導電体２３，２４および絶縁体３５，３６と接している。コンタクトプラグＣＣ２およびＣＣ３のそれぞれのスペーサ６２は、さらに１つ以上の導電体２３、および、１つ以上の絶縁体３４と接している。スペーサ６２により、導電体６１は、自身の下面で接する導電体２３以外の導電体２３から絶縁されている。したがって、コンタクトプラグＣＣは、いずれか１つの導電体２３に接続することができる。

【0064】

導電体６４は、導電体６１の上面を被覆し、導電体６１と電気的に接続される。

【0065】

支持ピラーＨＲは、積層体Ｓ１をｚ軸方向に沿って延伸するように設けられる。支持ピラーＨＲは、第２柱状体の例である。支持ピラーＨＲは、後述するリプレース工程において、積層体Ｓ１（メモリセルアレイ１０）の倒壊を抑制する支柱として機能する。したがって、支持ピラーＨＲは、所定値以下の間隔（倒壊を抑制し得る間隔以下）で設けられる必要がある。支持ピラーＨＲは、柱の形状を有し、絶縁体３６から導電体２１に到達するまで、ｚ軸に沿って延びている。支持ピラーＨＲの底面の一部（突出部Ｐ１、Ｐ２、Ｐ３・・・）が、導電体２１内へ突出していてもよい。支持ピラーＨＲ１の底面から突出部Ｐ１が導電体２１へ向かって突出している。支持ピラーＨＲ２の底面から突出部Ｐ２が導電体２１へ向かって突出している。支持ピラーＨＲは、例えば、酸化シリコン等の絶縁体からなる。従って、突出部Ｐ１，Ｐ２も、例えば、酸化シリコン等の絶縁体からなる。引出し領域ＨＡ１に支持ピラーＨＲを設ける個数は任意である。

【0066】

図８Ａに示すように、支持ピラーＨＲは引出し領域ＨＡ１の全体にわたって、所定値以下の間隔で設けられる。図８Ａでは、支持ピラーＨＲの下面の突出部Ｐ３、Ｐ４等も仮想的に図示している。なお説明のため便宜的に、１つのコンタクトプラグＣＣ４のみを図示している。コンタクトプラグＣＣ４および支持ピラーＨＲ３，ＨＲ４は、略円形の平面形状をそれぞれ有している。ただし、ｚ方向からの平面視において、コンタクトプラグＣＣ４は、略円形を維持しながら、支持ピラーＨＲ３、ＨＲ４の一部に重複していてもよい。これにより、支持ピラーＨＲの外周は、円弧の一部または円弧の複数の部分を切り欠いた形状を有する。
支持ピラーＨＲ３、ＨＲ４は、突出部Ｐ３、Ｐ４の位置からｘｙ面内において等方的に積層体Ｓ１をエッチングして形成される。従って、突出部Ｐ３、Ｐ４は、それぞれ支持ピラーＨＲ３、ＨＲ４の底面の略中心（円形の中心）に位置している。

【0067】

図８Ｂに示すように、コンタクトプラグＣＣ４が、支持ピラーＨＲ３、ＨＲ４の一部に重複することで、コンタクトプラグＣＣ４の外縁は、支持ピラーＨＲ３、ＨＲ４のそれぞれの外縁から、支持ピラーＨＲ３、ＨＲ４の中心軸に向かって突出する。一方で、コンタクトプラグＣＣ４の下の積層体Ｓ１の部分（コンタクトプラグＣＣ４と導電体２１との間）では、支持ピラーＨＲ３、ＨＲ４の外縁は、コンタクトプラグＣＣ４の外縁から、コンタクトプラグＣＣ４の中心軸に向かって突出している。従って、コンタクトプラグＣＣ４の下には、コンタクトプラグＣＣ４よりもくびれた積層体Ｓ１の部分Ｓ２が設けられる。

【0068】

ここで、距離Ｌ１～Ｌ３について説明する。距離Ｌ１～Ｌ３は、図８Ａに示すように、いずれもＸ軸およびＹ軸に対して傾斜するＤ１方向の幅（距離）である。距離Ｌ１は、コンタクトプラグＣＣ４の下の積層体Ｓ１の部分Ｓ２の幅であり、コンタクトプラグＣＣ４の下において隣接する支持ピラーＨＲ３と支持ピラーＨＲ４との間の間隔（ＨＲ３とＨＲ４との外縁間の間隔）である。距離Ｌ２は、Ｄ１方向に隣接する突出部Ｐ１と突出部Ｐ２との間の間隔（Ｐ３とＰ４との外縁間の間隔）である。距離Ｌ３は、コンタクトプラグＣＣ４の径であり、コンタクトプラグＣＣ４の領域において隣接する支持ピラーＨＲ３と支持ピラーＨＲ４との間の間隔（ＨＲ３とＨＲ４との外縁間の間隔）である。尚、距離Ｌ１～Ｌ３を間隔Ｌ１～Ｌ３と呼ぶ場合がある。

【0069】

支持ピラーＨＲ３、ＨＲ４のホールは、当初、突出部Ｐ３、Ｐ４の位置に、突出部Ｐ３、Ｐ４の大きさ（径）で積層体Ｓ１内にｚ方向に形成され、その後、等方性エッチングでｘｙ方向にエッチングすることによって支持ピラーＨＲ３、ＨＲ４の大きさまで拡張される。ｚ方向から見た平面視において、突出部Ｐ３、Ｐ４間の間隔Ｌ２は、コンタクトプラグＣＣ４の位置における支持ピラーＨＲ３、ＨＲ４間の間隔Ｌ３（コンタクトプラグＣＣ４の径）よりも大きい。コンタクトプラグＣＣ４の下における支持ピラーＨＲ３、ＨＲ４間の間隔Ｌ１は、間隔Ｌ３よりも狭い。

【0070】

間隔Ｌ２は、間隔Ｌ３よりも大きいので、突出部Ｐ１、Ｐ２は、コンタクトプラグＣＣ４とは重複しない。一方、間隔Ｌ１は、間隔Ｌ３よりも狭いので、ｚ方向から見た平面視において、支持ピラーＨＲ３、ＨＲ４は、コンタクトプラグＣＣ４と重複する。即ち、支持ピラーＨＲ３、ＨＲ４の形成工程において、支持ピラーＨＲ３、ＨＲ４のホールは、ｚ方向から見た平面視において、コンタクトプラグＣＣ４に重複しないように、比較的広い間隔Ｌ２で形成され、その後、間隔Ｌ１（またはＬ３）となるように拡張される。拡張された支持ピラーＨＲ３、ＨＲ４のホールは、コンタクトプラグＣＣ４の側面を露出させ、コンタクトプラグＣＣ４の下では、積層体Ｓ１の部分Ｓ２の幅を狭くしている。

【0071】

距離Ｌ２の間隔で配列された支持ピラーＨＲでは、後述するリプレース工程において、積層体Ｓ１を確実に支持することができず、積層体Ｓ１が陥没または撓むおそれがある。一方、突出部Ｐ３，Ｐ４の大きさの支持ピラーＨＲを間隔Ｌ３以下の間隔で密に配置すると、コンタクトプラグＣＣ４の形成時に、積層体Ｓ１だけでなく、支持ピラーＨＲを同時にエッチング加工する必要がある。この場合、支持ピラーＨＲが過剰にエッチングされてコンタクトホールの底部にボイドが発生したり、逆に、支持ピラーＨＲがエッチング不足となり、コンタクトホールの底部から突出するおそれがある。

【0072】

これに対し、本実施形態では、比較的広い間隔Ｌ２で配列された突出部Ｐ３、Ｐ４に対応するホールは、ｘｙ面内で拡張されることによって比較的狭い間隔Ｌ１またはＬ３で配列された支持ピラーＨＲ３，ＨＲ４のホールになる。このようなホールに絶縁膜を埋め込むことによって形成された支持ピラーＨＲ３，ＨＲ４は、リプレース工程において、積層体Ｓ１を確実に支持することができ、積層体Ｓ１の陥没または撓みを抑制することができる。

【0073】

また、コンタクトプラグＣＣ４のコンタクトホールの形成は、突出部Ｐ３，Ｐ４の大きさのホールが形成されているか、あるいは、それらの形成前に行われる。ｚ方向から見た平面視において突出部Ｐ３，Ｐ４はコンタクトプラグＣＣ４と重複しないので、コンタクトプラグＣＣ４のコンタクトホールの形成は、積層体Ｓ１の加工と支持ピラーＨＲの加工を同時に行う必要がない。従って、コンタクトホールの底部にボイドが発生したり、突起部が残ることを抑制することができる。

【0074】

また、支持ピラーＨＲ３，ＨＲ４のホールを等方性エッチングで拡張する際に、領域Ｆ１、Ｆ２に示すように、絶縁体３３～３５は、支持ピラーＨＲ３、ＨＲ４の外縁から、支持ピラーＨＲ３、ＨＲ４の中心軸に向かって突出していてもよい。

【0075】

図８Ａおよび図８Ｂでは、コンタクトプラグＣＣ４、支持ピラーＨＲ３、ＨＲ４について説明したが、他のコンタクトプラグＣＣ１～ＣＣ３等、他の支持ピラーＨＲ１、ＨＲ２等についても同様でよい。また、図７～図８Ｂでは、図３の引出し領域ＨＡ１における、支持ピラーＨＲおよびコンタクトプラグＣＣについて説明したが、引出し領域ＨＡ２においても、同様に支持ピラーＨＲおよびコンタクトプラグＣＣが構成されていてもよい。

【0076】

（半導体記憶装置１００の製造方法）
次に、半導体記憶装置１００の製造方法について説明する。

【0077】

図９～図２１は、第１実施形態に係る半導体記憶装置１００の製造方法の各工程を図示する断面図である。図９～図１０は、引出し領域ＨＡ１およびメモリ領域ＭＡを図示し、図１１～図２１は、引出し領域ＨＡ１を図示している。

【0078】

まず、図９に示すように、導電体２１上に犠牲膜２２ａ～２４ａおよび絶縁体３３～３６をｚ軸方向に交互に積層した積層体１ａを形成する。導電体２１には、例えば、シリコン基板（シリコン単結晶）またはドープドポリシリコン等の導電性材料が用いられる。犠牲膜２２ａ～２４ａは、第１犠牲膜の例である。絶縁体３３～３６には、例えば、シリコン酸化膜が用いられ、犠牲膜２２ａ～２４ａには、例えば、シリコン窒化膜が用いられる。なお、導電体２１下には、基板２０、絶縁体３０～３２が形成されている（図５参照）。

【0079】

次に、図１０に示すように、メモリ領域ＭＡにメモリピラーＭＰを形成する。具体的には、メモリ領域ＭＡにおいて、フォトリソグラフィおよび異方性エッチングによりメモリホールＭＨを形成する。メモリホールＭＨは、メモリピラーＭＰを形成する予定の領域に形成する。メモリホールＭＨは、絶縁体３３～３６、犠牲膜２２ａ～２４ａ、および、導電体２１を貫く。メモリホールＭＨの底は、導電体２１中に位置する。メモリホールＭＨの内壁に積層体５２、すなわち、トンネル絶縁膜５３、電荷蓄積膜５４、および、ブロック絶縁膜５５が形成される。積層体５２の表面上に半導体５１が形成される。半導体５１の表面上にコア５０が形成されることにより、メモリホールＭＨの中心がコア５０により埋め込まれる。その後、コア５０の上部が除去され、除去された部分に半導体５１が形成される。これにより、積層体Ｓ１ａ内をｚ軸方向に延伸するように、メモリピラーＭＰが形成される。なお、形成するメモリピラーＭＰの数は任意である。

【0080】

次に、図１１～図１５に図示する工程により、コンタクトプラグＣＣのためのコンタクトホールＣＨ１～ＣＨ８を形成する。なお、図１１～図２１では、引出し領域ＨＡ１を図示し、メモリ領域ＭＡの図示を省略している。以下では、コンタクトホールＣＨ１～ＣＨ８をまとめてコンタクトホールＣＨと呼ぶ場合がある。コンタクトホールＣＨは、第１コンタクトホールの例である。図７を参照して説明したように、複数のコンタクトプラグＣＣは、自身が接する導電体２３の位置に応じた深さに形成される。即ち、複数のコンタクトプラグＣＣの底面は、それぞれ相違する高さに位置するように階段状に形成される。これにより、コンタクトプラグＣＣは、それぞれに対応する導電体（ワード線ＷＬ）２３に電気的に接続され、導電体２３に所望の電圧を印加することができる。これに伴い、コンタクトホールＣＨも、それぞれ相違する深さに形成される。即ち、コンタクトホールＣＨの底面もそれぞれ相違する高さに位置するように階段状に形成される。

【0081】

このように複数のコンタクトホールＣＨの深さをそれぞれ相違させるために、リソグラフィ技術およびエッチング技術が用いられる。できるだけ少ない工程数でコンタクトホールＣＨを形成するために、図１１～図１５に示すコンタクト加工方法を行う。

【0082】

例えば、図１１に示すように、まず、絶縁体３６上にハードマスク７０を積層する。ハードマスク７０は、例えば、窒化シリコンでよい。その後、ハードマスク７０をマスクとして用いて、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法による異方性エッチングにより、コンタクトホールＣＨ１～ＣＨ８を形成する。コンタクトホールＣＨ１～ＣＨ８は、積層体Ｓ１ａの最上段にある絶縁体３５の上面に到達する深さに形成される。この段階では、コンタクトホールＣＨ１～ＣＨ８は、全て同じ深さに形成されている。コンタクトホールＣＨ８の深さはこの時点で決定され、それ以上エッチングされない。

【0083】

次に、図１２に示すように、リソグラフィ技術およびＲＩＥ法による異方性エッチングを用いて、コンタクトホールＣＨ２、ＣＨ４、ＣＨ６、ＣＨ８をレジスト膜７１で被覆し、コンタクトホールＣＨ１、ＣＨ３、ＣＨ５、ＣＨ７の底面を選択的にエッチングする。このとき、コンタクトホールＣＨ１、ＣＨ３、ＣＨ５、ＣＨ７は、犠牲膜２４ａの次の段の犠牲膜２３ａまでエッチングされ、それらの底面は、絶縁体３５の次の段の絶縁体３４の上面に到達する。これにより、コンタクトホールＣＨ１、ＣＨ３、ＣＨ５およびＣＨ７は、ワード線ＷＬ７に置換される予定の犠牲膜２３ａ（最上段から２番目の犠牲膜）までエッチングされる。

【0084】

次に、図１３に示すように、リソグラフィ技術およびＲＩＥ法による異方性エッチングを用いて、コンタクトホールＣＨ１、ＣＨ４、ＣＨ５およびＣＨ８をレジスト膜７１で被覆し、コンタクトホールＣＨ２、ＣＨ３、ＣＨ６およびＣＨ７の底面を選択的にエッチングする。このとき、コンタクトホールＣＨ２、ＣＨ３、ＣＨ６およびＣＨ７は、それぞれの間の段差（深さの差）を維持した状態で、さらに次の段の犠牲膜２３ａまでエッチングされ、それらの底面は、さらに次の段の絶縁体３４の上面に到達する。よって、コンタクトホールＣＨ２およびＣＨ６はワード線ＷＬ６に置換される予定の犠牲膜２３ａ（最上段から３番目の犠牲膜）までエッチングされ、コンタクトホールＣＨ３およびＣＨ７はワード線ＷＬ５に置換される予定の犠牲膜２３ａ（最上段から４番目の犠牲膜）までエッチングされる。

【0085】

次に、図１４に示すように、リソグラフィ技術およびＲＩＥ法による異方性エッチングを用いて、コンタクトホールＣＨ１～ＣＨ３およびＣＨ８をレジスト膜７１で被覆し、コンタクトホールＣＨ４～ＣＨ７の底面を選択的にエッチングする。このとき、コンタクトホールＣＨ４～ＣＨ７は、それぞれの間の段差（深さの差）を維持した状態で、さらに次の段の犠牲膜２３ａまでエッチングされ、それらの底面は、さらに次の段の絶縁体３４の上面に到達する。よって、コンタクトホールＣＨ４～ＣＨ７は、それぞれワード線ＷＬ４、ＷＬ３、ＷＬ２、ＷＬ１に置換される予定の犠牲膜２３ａ（最上段から５番目～８番目の犠牲膜）までエッチングされる。。

【0086】

次に、図１５に示すように、レジスト膜７１およびハードマスク７０を除去する。図１１～図１５の工程により、積層体Ｓ１ａ内をｚ軸方向に延伸し、かつ、犠牲膜２２ａ～２４ａまたは絶縁体３３～３６のそれぞれに到達するコンタクトホールＣＨ１～ＣＨ８が形成される。尚、図１５では、図示しないが、ワード線ＷＬ０に置換される予定の犠牲膜２３ａおよび選択ゲート線ＳＧＤＬに置換される予定の犠牲膜２２ａに達するコンタクトホールも形成される。

【0087】

次に、図１６に示すように、コンタクトホールＣＨ内に犠牲膜７２を充填する。犠牲膜７２は、第２犠牲膜の例である。犠牲膜７２には、例えば、ポリシリコン、シリコン窒化膜等、絶縁体３４に対して選択的に除去可能な材料が用いられる。なお、コンタクトホールＣＨ内に犠牲膜７２を充填する前に、コンタクトホールＣＨ内をスペーサ６２で被覆してもよい（図７参照）。スペーサ６２は、第２絶縁膜の例である。スペーサ６２は、例えば、酸化シリコンでよい。その後、スペーサ６２の内側に犠牲膜７２を埋め込む。次に、ハードマスク７０上に堆積した犠牲膜７２を、ＣＭＰ（Chemical Mechanical Polishing）により研磨およびエッチバックする。これにより、図１６に示す構造が得られる。

【0088】

次に、リソグラフィ技術およびＲＩＥ法等のエッチング技術を用いて、図１７に示すように、ホールＨＨ１～ＨＨ２を形成する。なお、以下では、ホールＨＨ１～ＨＨ２をまとめてホールＨＨと呼ぶ場合がある。ホールＨＨは、第２ホールの例である。ホールＨＨは、積層体Ｓ１ａ内をｚ軸方向へ貫通するように設けられ、導電体２１内に到達する深さに形成される。ホールＨＨ１は、コンタクトホールＣＨ４とコンタクトホールＣＨ５との間に形成され、ホールＨＨ２は、コンタクトホールＣＨ５とコンタクトホールＣＨ６との間に形成される。ホールＨＨは、コンタクトホールＣＨから離間して形成される。即ち、ｚ方向から見た平面視において、ホールＨＨは、コンタクトホールＣＨから離間しており、重複していない。なお、ホールＨＨを形成する数は任意であり、隣接するコンタクトホールＣＨとの間に形成する。

【0089】

次に、図１８に示すように、リソグラフィ技術およびウェットエッチング等の等方性エッチングを用いて、ホールＨＨ１、ＨＨ２の内壁から積層体Ｓ１の絶縁体３３～３６および犠牲膜２２ａ～２４ａを等方的にエッチングして、ホールＨＨ１～ＨＨ２の内径を拡張する。これにより、ホールＨＨ１～ＨＨ２がコンタクトホールＣＨ４～ＣＨ６内の犠牲膜７２に接触し、犠牲膜７２を露出する。例えば、ホールＨＨ１は、コンタクトホールＣＨ４、ＣＨ５の犠牲膜７２に接触し、ホールＨＨ２は、コンタクトホールＣＨ５、ＣＨ６の犠牲膜７２に接触する。また、コンタクトホールＣＨ５の下にあるホールＨＨ１とホールＨＨ２との間の積層体Ｓ２（部分Ｓ２）もエッチングされる。これにより、積層体Ｓ２おいて隣接するホールＨＨ１とホールＨＨ２との間の間隔（積層体Ｓ２の幅）Ｌ１は、導電体２１内におけるホールＨＨ１とホールＨＨ２との間の間隔Ｌ２よりも狭くなる。また、間隔Ｌ１は、コンタクトホールＣＨ５の位置におけるホールＨＨ１、ＨＨ２間の間隔Ｌ３（コンタクトホールＣＨ５の径）よりも狭い。即ち、積層体Ｓ２の幅Ｌ１は、コンタクトホールＣＨ５の幅Ｌ３よりも狭く、くびれている。

【0090】

ホールＨＨ１、ＨＨ２は、図７に示すように、ウェットエッチングによる拡張前において、導電体２１に達しており、導電体２１に食い込んで突出している。従って、ホールＨＨ１、ＨＨ２は、図８に示すように、ウェットエッチングによる拡張後、導電体２１内に突出した突出部Ｐ１、Ｐ２を有する。突出部Ｐ１、Ｐ２には、後に絶縁体が埋め込まれる。よって、突出部Ｐ１、Ｐ２は、絶縁体からなる突出部として導電体２１が除去されない限り残る。

【0091】

また、ホールＨＨ１、ＨＨ２を形成する際に、絶縁体３３～３６が、ホールＨＨ１、ＨＨ２の外縁（内壁）からホールＨＨ１、ＨＨ２の中心軸に向かって幾分、突出してもよい。これは、絶縁体３３～３６と犠牲膜２２ａ～２４ａのエッチングレートの相違によって生じる。このように、絶縁体３３～３６がホールＨＨ１、ＨＨ２内で突出していても、その後、ホールＨＨ１、ＨＨ２内に絶縁体が埋め込まれるので問題はない。

【0092】

次に、図１９に示すように、ホールＨＨ１、ＨＨ２内に絶縁体を充填する。絶縁体は、例えば、酸化シリコン等でよい。これにより、支持ピラーＨＲ１、ＨＲ２が形成される。

【0093】

次に、図２０に示すように、犠牲膜２２ａ～２４ａを導電体２２～２４に置換する（リプレース工程）。リプレース工程により、ワード線ＷＬ０～ＷＬ７、および、選択ゲート線ＳＧＳＬ，ＳＧＤＬが形成される。リプレース工程では、ウェットエッチング法を用いて、スリットＳＬＴ（図４～図５参照）を介して犠牲膜２２ａ～２４ａを選択的に除去する。これにより、犠牲膜２２ａ～２４ａが積層されていた部分は、一時的に空間となる。支持ピラーＨＲは、この際に積層体Ｓ１ａが陥没したり撓むことを抑制するために設けられている。

【0094】

第１実施形態では、支持ピラーＨＲ１、ＨＲ２は、図１７に示すホールＨＨ１、ＨＨ２のように比較的広い間隔Ｌ２で形成され、その後、図１８に示すホールＨＨ１、ＨＨ２のように拡張されて比較的狭い間隔Ｌ１で配置される。これにより、ホールＨＨまたは支持ピラーＨＲがコンタクトホールＣＨの形成工程に干渉することなく、積層体Ｓ１ａの陥没や撓みを効果的に抑制することができる。

【0095】

次に、犠牲膜２２ａ～２４ａが除去されてできた空間に、タングステン（Ｗ）を充填し、導電体２２～２４（ワード線ＷＬ、選択ゲート線ＳＧＤＬ、ＳＧＳＬ）を形成する。タングステンを充填する際に、積層体Ｓ１に応力が印加されるが、本実施形態による支持ピラーＨＲは、比較的短い間隔（距離Ｌ１）で設けられているので、積層体Ｓ１の陥没や撓み、導電体２２～２４同士の短絡を抑制することができる。

【0096】

次に、図２１に示すように、エッチング技術を用いて犠牲膜７２を除去し、コンタクトホールＣＨ内に導電体を充填し、コンタクトプラグＣＣを形成する。なお、図１６の工程で、コンタクトホールＣＨの内壁にスペーサ６２を形成していない場合、図２１の工程において、コンタクトホールＣＨの内壁にスペーサ６２を形成し、その後、コンタクトホールＣＨ内のスペーサ６２の内側に導電体を充填する。これにより、コンタクトプラグＣＣは、それぞれに対応する導電体２３（ワード線ＷＬ）に電気的に接続され、それ以外の導電体２３（ワード線ＷＬ）から電気的に分離される。即ち、スペーサ６２は、コンタクトプラグＣＣを介した導電体２３同士の短絡を抑制することができる。

【0097】

その後、絶縁体３６上に多層配線構造等を形成する。このように形成された半導体ウェハは、必要に応じて、図２４に示すように、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路等が形成された別の半導体ウェハと貼合される。その後、ダイシング等により個片化されることによって、半導体記憶装置１００が得られる。

【0098】

上記の製造方法によれば、コンタクトプラグＣＣのコンタクトホールＣＨの形成工程において、積層体Ｓ１と支持ピラーＨＲとを同時に加工する必要がない。これは、コンタクトホールＣＨの形成時に、支持ピラーＨＲのホールＨＨ間の間隔Ｌ２がコンタクトホールＣＨの径Ｌ３よりも広く、支持ピラーＨＲのホールＨＨとコンタクトホールＣＨとが重複していないからである。これにより、上述の通り、コンタクトホールＣＨの底部にボイドが発生したり、突出部が発生することが抑制され得る。

【0099】

また、支持ピラーＨＲのホールＨＨ間の間隔Ｌ２は比較的広いが、ホールＨＨは、ウェットエッチングで拡張され、隣接するホールＨＨ間の間隔は、間隔Ｌ２よりも狭い間隔Ｌ１またはＬ３となる。ｚ方向から見た平面視において、コンタクトホールＣＨの外周が、支持ピラーＨＲのホールＨＨの外周の一部に重複している。これにより、コンタクトホールＣＨの外縁は、支持ピラーＨＲの外縁から、該支持ピラーＨＲの中心軸に向かって突出する。これにより、導電体２２～２４を形成する際のリプレース工程において、支持ピラーＨＲは、積層体Ｓ１を確実に支持し、積層体Ｓ１の陥没や撓みを抑制することができる。

【0100】

（第２実施形態）
図２２および図２３は、第２実施形態による半導体記憶装置の製造方法の一例を示す断面図である。

【0101】

第２実施形態では、図１７に示す拡張前のホールＨＨを、コンタクトホールＣＨの形成前に形成している。すなわち、図１７の支持ピラーＨＲを形成する工程は、図１１のコンタクトホールＣＨの形成工程よりも前に実行されている。

【0102】

例えば、図１０を参照して説明した工程を経た後、図２２に示すように、ホールＨＨ１、ＨＨ２を形成する。次に、図１１を参照して説明した工程を経ると、図２３に示す構造が得られる。このとき、ホールＨＨ１、ＨＨ２は、リソグラフィ工程においてレジスト膜で埋め込まれ、加工されない。

【0103】

その後、図１２～図１７を参照して説明したコンタクトホールＣＨの加工工程を実行する。尚、図１７に示す工程まで、ホールＨＨ１、ＨＨ２は加工されない。

【0104】

次に、図１８を参照して説明した工程において、ホールＨＨ１、ＨＨ２は、ウェットエッチングで拡張される。その後、第１実施形態と同様の工程を経て、半導体記憶装置１００が形成される。第２実施形態のその他の工程は、第１実施形態の対応する工程と同様でよい。また、第２実施形態による半導体記憶装置の構成は、第１実施形態のそれと同様でよい。よって、第２実施形態は、第１実施形態と同様の効果を得ることができる。

【0105】

（複数の半導体ウェハの貼合）

【0106】

図２４は、メモリ１００ａの詳細な構成例を示す断面図である。メモリ１００ａは、半導体記憶装置１００の一例である。メモリ１００ａは、メモリセルアレイ層１１０、１２０と、制御回路層１３０とを備えている。

【0107】

メモリセルアレイ層１１０とメモリセルアレイ層１２０とは、第１面１１０ａと第３面１２０ａとにおいて貼合されている。メモリセルアレイ層１１０とメモリセルアレイ層１２０との貼合面において、ソース層ＳＬ１、ＳＬ２が互いに接合されている。これにより、ソース層ＳＬ１、ＳＬ２は、一体の共通ソース層ＳＬ１、ＳＬ２として機能する。メモリセルアレイＭＣＡ１、ＭＣＡ２は、共通ソース層ＳＬ１、ＳＬ２に電気的に接続される。

【0108】

また、メモリセルアレイ層１１０とメモリセルアレイ層１２０との貼合面において、メモリセルアレイ層１１０のパッド２１５とメモリセルアレイ層１２０のパッド２２５とが接合されている。パッド２１５は、メモリセルアレイ層１１０の多層配線層１１４およびパッド１１２等を介して制御回路層１３０のトランジスタＴｒ等のいずれかの半導体素子に電気的に接続される。

【0109】

メモリセルアレイ層１１０と制御回路層１３０とは、第２面１１０ｂと第５面１３０ａとにおいて貼合されている。メモリセルアレイ層１１０と制御回路層１３０との貼合面において、メモリセルアレイ層１１０のパッド１１２と制御回路層１３０のパッド１３２とが接合されている。パッド１３２は、多層配線層１３４を介して制御回路層１３０のトランジスタＴｒ等の半導体素子に電気的に接続される。

【0110】

メモリセルアレイ層１２０と多層配線層１４０とは、第４面１２０ｂと第８面１３０ａとにおいて貼合されている。メモリセルアレイ層１２０と多層配線層１４０との貼合面において、メモリセルアレイ層１２０のパッド１２２と多層配線層１４０のパッド１４２とが接合されている。パッド１４２は、配線１４４を介して互いに任意に電気的に接続されており、かつ、メモリセルアレイ層１２０のパッド１２２および多層配線層１２４を介してメモリセルアレイＭＣＡ２に電気的に接合されている。

【0111】

このように、メモリセルアレイ層１１０のメモリセルアレイＭＣＡ１は、多層配線層１１４、１３４およびパッド１１２、１３２を介して制御回路層１３０のＣＭＯＳ回路１３１に電気的に接続される。メモリセルアレイ層１２０のメモリセルアレイＭＣＡ２は、多層配線層１４０、１１４、１２４、１３４およびパッド１１２、１２２、１３２、１４２を介して制御回路層１３０のＣＭＯＳ回路１３１に電気的に接続される。

【0112】

これにより、制御回路層１３０は、メモリセルアレイ層１１０、１２０に共有されており、メモリセルアレイＭＣＡ１、ＭＣＡ２の両方を制御することができる。また、ソース層ＳＬ１、ＳＬ２も、多層配線層１１４等を介してＣＭＯＳ回路１３１に電気的に接続され、さらに、多層配線層１１４、１２４、１３４、１４０を介して、図示しない外部電源に接続され得る。これにより、外部からのソース電圧をソース層ＳＬ１、ＳＬ２に伝達することができる。

【0113】

メモリセルアレイＭＣＡ１、ＭＣＡ２は、基本的に同一の構成でよい。従って、以下、メモリセルアレイＭＣＡ１の構成のみを説明する。メモリセルアレイＭＣＡ１は、積層体２１０と、柱状体ＣＬと、スリットＳＴとを備えている。

【0114】

積層体Ｓ１は、Ｚ方向に沿って複数の電極膜２３および複数の絶縁膜３４を交互に積層して構成されている。積層体Ｓ１は、メモリセルアレイを構成する。電極膜２３には、例えば、タングステン等の導電性金属が用いられる。絶縁膜３４には、例えば、シリコン酸化膜等の絶縁膜が用いられる。絶縁膜３４は、電極膜２３同士を絶縁する。すなわち、複数の電極膜２３は、相互に絶縁状態で積層されている。電極膜２３および絶縁膜３４のそれぞれの積層数は、任意である。絶縁膜３４は、例えば、ポーラス絶縁膜またはエアギャップであってもよい。

【0115】

積層体Ｓ１のＺ方向の上端および下端の１つまたは複数の電極膜２３は、それぞれソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤとして機能する。ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間の電極膜２３は、ワード線ＷＬとして機能する。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタのゲート電極である。ソース側選択ゲートＳＧＳは、積層体Ｓ１の上部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体Ｓ１の下部領域に設けられる。上部領域は、積層体Ｓ１の、制御回路層１３０に近い側の領域を指し、下部領域は、積層体Ｓ１の、ソース層ＳＬ１、ＳＬ２に近い側の領域を指す。

【0116】

メモリセルアレイＭＣＡ１は、ソース側選択トランジスタとドレイン側選択トランジスタとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタ、メモリセルＭＣ、および、ドレイン側選択トランジスタが直列に接続された構造は“メモリストリング”または“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、多層配線層１１４を介してビット線ＢＬに接続される。ビット線ＢＬは、積層体Ｓ１の下方に設けられ、Ｘ方向に延在している配線である。

【0117】

積層体Ｓ１内には、複数の柱状体ＣＬが設けられている。柱状体ＣＬは、積層体Ｓ１内において積層体の積層方向（Ｚ方向）に該積層体Ｓ１を貫通するように延在し、ビット線ＢＬに接続された多層配線層１１４からソース層ＳＬ１まで設けられている。柱状体ＣＬの内部構造は後述する。なお、本実施形態においては、柱状体ＣＬは高アスペクト比であるため、Ｚ方向に２段に分けて形成している。しかし、柱状体ＣＬは１段であっても問題無い。

【0118】

また、積層体Ｓ１内には、複数のスリットＳＴが設けられている。スリットＳＴは、Ｘ方向に延在し、かつ、積層体Ｓ１の積層方向（Ｚ方向）に該積層体Ｓ１を貫通している。スリットＳＴ内には、シリコン酸化膜等の絶縁膜が充填されており、絶縁膜は板状に構成される。スリットＳＴは、積層体Ｓ１の電極膜２３を電気的に分離している。また、スリットＳＴは、側壁に設けられた絶縁膜とその絶縁膜の内側に設けられた導電膜とを有する配線であってもよい。これにより、スリットＳＴは、積層体Ｓ１の電極膜２３を電気的に絶縁しつつ、ソース層ＳＬ１，ＳＬ２に電気的に接続される配線として機能することもできる。

【0119】

積層体Ｓ１の上には、ソース層ＳＬ１、ＳＬ２が設けられている。ソース層ＳＬ１、ＳＬ２には、例えば、ドープドポリシリコン、銅、アルミニウム、または、タングステン等の低抵抗金属材料が用いられる。

【0120】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0121】

１００ 半導体記憶装置、１０ メモリセルアレイ、２１～２４ 導電体、２２ａ～２４ａ 犠牲膜、２５ 導電体（ビット線）、３０～３７ 絶縁体、５０ コア、５１ 半導体、５２ 積層体、６１ 導電体、６２ スペーサ、７０ ハードマスク、７１ レジスト膜、７２ 犠牲膜、ＣＣ（ＣＣ１～ＣＣ４） コンタクトプラグ、ＣＨ（ＣＨ１～ＣＨ８） コンタクトホール、ＨＡ１，ＨＡ２ 引出し領域、ＨＨ（ＨＨ１～ＨＨ８） ホール、ＨＲ 支持ピラー、ＭＨ メモリホール、Ｐ１～Ｐ４ 突出部、Ｓ１，Ｓ１ａ 積層体、ＷＬ（ＷＬ０～ＷＬ７） ワード線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】