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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024039516
(43)【公開日】2024-03-22
(54)【発明の名称】半導体装置およびスイッチング回路
(51)【国際特許分類】
H03K 17/0812 20060101AFI20240314BHJP
H03K 17/08 20060101ALI20240314BHJP
H03K 17/687 20060101ALI20240314BHJP
【ＦＩ】
H03K17/0812
H03K17/08 C
H03K17/687 A
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022144126
(22)【出願日】2022-09-09
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】篠崎 裕一
(72)【発明者】
【氏名】近松 健太郎
(72)【発明者】
【氏名】蔵本 流星
【テーマコード（参考）】
5J055
【Ｆターム（参考）】
5J055AX33
5J055AX47
5J055AX55
5J055AX56
5J055AX64
5J055BX16
5J055CX07
5J055CX19
5J055DX13
5J055DX25
5J055DX55
5J055EX07
5J055EY01
5J055EY12
5J055EY21
5J055EY24
5J055EZ16
5J055EZ62
5J055FX12
5J055FX18
5J055FX21
5J055FX33
5J055FX35
5J055GX01
5J055GX05
(57)【要約】
【課題】耐圧オーバーを抑制可能な半導体装置を提供する。
【解決手段】スイッチングトランジスタＭ１は、ＧａＮチップに形成されるＧａＮ－ＨＥＭＴ（HighElectronMobilityTransistor）である。インピーダンス素子である抵抗Ｒ１は、第１ゲート端子Ｇ１とスイッチングトランジスタＭ１のゲートの間に接続される。第１整流素子Ｄ１は、第１ゲート端子Ｇ１とスイッチングトランジスタＭ１のゲートの間に抵抗Ｒ１と並列に、アノードがスイッチングトランジスタＭ１のゲート側となる向きで接続される。第２整流素子Ｄ２は、第１ゲート端子Ｇ１とスイッチングトランジスタＭ１のゲートの間に抵抗Ｒ１と並列に、カソードがスイッチングトランジスタＭ１のゲート側となる向きで接続される。
【選択図】図１
【解決手段】スイッチングトランジスタＭ１は、ＧａＮチップに形成されるＧａＮ－ＨＥＭＴ（HighElectronMobilityTransistor）である。インピーダンス素子である抵抗Ｒ１は、第１ゲート端子Ｇ１とスイッチングトランジスタＭ１のゲートの間に接続される。第１整流素子Ｄ１は、第１ゲート端子Ｇ１とスイッチングトランジスタＭ１のゲートの間に抵抗Ｒ１と並列に、アノードがスイッチングトランジスタＭ１のゲート側となる向きで接続される。第２整流素子Ｄ２は、第１ゲート端子Ｇ１とスイッチングトランジスタＭ１のゲートの間に抵抗Ｒ１と並列に、カソードがスイッチングトランジスタＭ１のゲート側となる向きで接続される。
【選択図】図１
【特許請求の範囲】
【請求項1】
ＧａＮチップと、
前記ＧａＮチップ上に形成されるＧａＮ－ＨＥＭＴ（High Electron Mobility Transistor）であるスイッチングトランジスタと、
前記スイッチングトランジスタのドレインと接続されたドレイン端子と、
前記スイッチングトランジスタのソースと接続されたソース端子と、
第１ゲート端子と、
前記第１ゲート端子と前記スイッチングトランジスタのゲートの間に接続されたインピーダンス素子と、
前記第１ゲート端子と前記スイッチングトランジスタの前記ゲートの間に前記インピーダンス素子と並列に、アノードが前記スイッチングトランジスタの前記ゲート側となる向きで接続された第１整流素子と、
前記第１ゲート端子と前記スイッチングトランジスタの前記ゲートの間に前記インピーダンス素子と並列に、カソードが前記スイッチングトランジスタの前記ゲート側となる向きで接続された第２整流素子と、
を備える、半導体装置。
前記ＧａＮチップ上に形成されるＧａＮ－ＨＥＭＴ（High Electron Mobility Transistor）であるスイッチングトランジスタと、
前記スイッチングトランジスタのドレインと接続されたドレイン端子と、
前記スイッチングトランジスタのソースと接続されたソース端子と、
第１ゲート端子と、
前記第１ゲート端子と前記スイッチングトランジスタのゲートの間に接続されたインピーダンス素子と、
前記第１ゲート端子と前記スイッチングトランジスタの前記ゲートの間に前記インピーダンス素子と並列に、アノードが前記スイッチングトランジスタの前記ゲート側となる向きで接続された第１整流素子と、
前記第１ゲート端子と前記スイッチングトランジスタの前記ゲートの間に前記インピーダンス素子と並列に、カソードが前記スイッチングトランジスタの前記ゲート側となる向きで接続された第２整流素子と、
を備える、半導体装置。
【請求項2】
前記ＧａＮ－ＨＥＭＴの前記ゲートと直接接続される第２ゲート端子をさらに備える請求項１に記載の半導体装置。
【請求項3】
前記第１整流素子および前記第２整流素子はそれぞれ、ゲートドレイン間をショートしたＧａＮ－ＨＥＭＴである、請求項１または２に記載の半導体装置。
【請求項4】
前記インピーダンス素子は、抵抗である、請求項１または２に記載の半導体装置。
【請求項5】
スイッチングトランジスタン
前記インピーダンス素子は、ゲートソース間をショートしたノーマリオンのＧａＮ－ＨＥＭＴである、請求項１または２に記載の半導体装置。
前記インピーダンス素子は、ゲートソース間をショートしたノーマリオンのＧａＮ－ＨＥＭＴである、請求項１または２に記載の半導体装置。
【請求項6】
請求項１または２に記載の半導体装置と、
前記半導体装置の前記スイッチングトランジスタを駆動するゲート駆動回路と、
を備える、スイッチング回路。
前記半導体装置の前記スイッチングトランジスタを駆動するゲート駆動回路と、
を備える、スイッチング回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
ＤＣ／ＤＣコンバータや、ＡＣ／ＤＣコンバータ、インバータをはじめとするパワーエレクトロニクスの分野において、ハーフブリッジ回路やフルブリッジ回路などのスイッチング回路が用いられる。
【0003】
パワーエレクトロニクス分野では、スイッチング回路に使用されるスイッチングデバイスとして、従来のＳｉデバイスからＧａＮデバイスへの移行が進められている。ＧａＮデバイスはＳｉデバイスに比べてオン抵抗が小さいことから、高効率動作が可能である。また、スイッチング損失が小さいことから、スイッチング周波数を高めることができ、これにより、付随するインダクタなどのサイズを小さくでき、装置を小型化できるという利点をもたらす。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開第２０２０／００４４５５４号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
このように、ＧａＮ－ＨＥＭＴは、Ｓｉ－ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に比べて優れた特性を有するが、ゲート耐圧が低いという問題がある。具体的にはＳｉ－ＭＯＳＦＥＴは、ゲートソース間しきい値電圧が２～４Ｖであるのに対して、ゲート耐圧は±２０Ｖ程度である。一方、ＧａＮ－ＨＥＭＴは、しきい値電圧が０．６～２．５Ｖ程度であるのに対して、ゲート耐圧が、２～１０Ｖと低い。
【0006】
ＧａＮ－ＨＥＭＴのゲート信号の伝送経路上に、寄生インダクタが存在すると、リンギングによってゲート電圧が跳ね上がり、耐圧を超えるおそれがある。
【0007】
本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、耐圧オーバーを抑制可能な半導体装置の提供にある。
【課題を解決するための手段】
【0008】
本開示のある態様の半導体装置は、ＧａＮチップと、ＧａＮチップ上に形成されるＧａＮ－ＨＥＭＴ（High Electron Mobility Transistor）であるスイッチングトランジスタと、スイッチングトランジスタのドレインと接続されたドレイン端子と、スイッチングトランジスタのソースと接続されたソース端子と、第１ゲート端子と、第１ゲート端子とスイッチングトランジスタのゲートの間に接続されたインピーダンス素子と、第１ゲート端子とスイッチングトランジスタのゲートの間にインピーダンス素子と並列に、アノードがスイッチングトランジスタのゲート側となる向きで接続された第１整流素子と、第１ゲート端子とスイッチングトランジスタのゲートの間にインピーダンス素子と並列に、カソードがスイッチングトランジスタのゲート側となる向きで接続された第２整流素子と、を備える。
【0009】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【0010】
本開示のある態様によれば、ゲート電圧が耐圧を超えるのを抑制できる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0013】
一実施形態に係る半導体装置は、ＧａＮチップと、ＧａＮチップ上に形成されるＧａＮ－ＨＥＭＴ（High Electron Mobility Transistor）であるスイッチングトランジスタと、スイッチングトランジスタのドレインと接続されたドレイン端子と、スイッチングトランジスタのソースと接続されたソース端子と、第１ゲート端子と、第１ゲート端子とスイッチングトランジスタのゲートの間に接続されたインピーダンス素子と、第１ゲート端子とスイッチングトランジスタのゲートの間にインピーダンス素子と並列に、アノードがスイッチングトランジスタのゲート側となる向きで接続された第１整流素子と、第１ゲート端子とスイッチングトランジスタのゲートの間にインピーダンス素子と並列に、カソードがスイッチングトランジスタのゲート側となる向きで接続された第２整流素子と、を備える。
【0014】
この構成によると、スイッチングトランジスタをターンオンする際に、第１ゲート端子にハイ電圧ＶＨが印加されたときに、スイッチングトランジスタのゲート容量は、第１整流素子を介して充電され、ゲート電圧は、ＶＨ－ＶＦまで上昇し、その後、抵抗を介してＶＨまで上昇する。ＶＦは第１整流素子の順方向電圧である。リンギングは、ハイ電圧ＶＨが印加された直後の数ｎｓの時間期間の間に発生するが、この間は、第１整流素子に電流が流れているため、第１整流素子による電圧クランプが有効であるから、ゲート電圧の跳ね上がりを抑制でき、ゲート耐圧を超えるのを抑制できる。
【0015】
一実施形態において、半導体装置は、ＧａＮ－ＨＥＭＴのゲートと直接接続される第２ゲート端子をさらに備えてもよい。これにより、抵抗および第１整流素子、第２整流素子を経由せずに、直接、スイッチングトランジスタのゲートに、ハイ電圧あるいはロー電圧を印加することができるため、セルフターンオンなどを防止できるようになる。
【0016】
一実施形態において、第１整流素子および第２整流素子はそれぞれ、ゲートドレイン間をショートしたＧａＮ－ＨＥＭＴであってもよい。
【0017】
一実施形態において、インピーダンス素子は、抵抗であってもよい。
【0018】
一実施形態において、スイッチングトランジスタン インピーダンス素子は、ゲートソース間をショートしたノーマリオンのＧａＮ－ＨＥＭＴであってもよい。
【0019】
一実施形態に係るスイッチング回路は、上述のいずれかの半導体装置と、半導体装置のスイッチングトランジスタを駆動するゲート駆動回路と、を備えてもよい。
【0020】
一実施形態において、ゲート駆動回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【0021】
（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
【0022】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0023】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0024】
また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタ、インダクタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは回路定数（抵抗値、容量値、インダクタンス）を表すものとする。
【0025】
図１は、実施形態に係るスイッチング回路１００のブロック図である。スイッチング回路１００は、半導体装置２００およびゲート駆動回路３００を備える。半導体装置２００は、ＧａＮチップ（ＧａＮ基板）２０２、ドレイン端子Ｄ、第１ゲート端子Ｇ１、ソース端子Ｓを備える。
【0026】
スイッチングトランジスタＭ１は、ＧａＮチップ２０２上に形成されるＧａＮ－ＨＥＭＴ（High Electron Mobility Transistor）である。ドレイン端子Ｄは、スイッチングトランジスタＭ１のドレインと接続され、ソース端子Ｓは、スイッチングトランジスタＭ１のソースＳと接続される。
【0027】
ＧａＮチップ２０２には、スイッチングトランジスタＭ１に加えて、抵抗Ｒ１、第１整流素子Ｄ１、第２整流素子Ｄ２が集積化されている。
【0028】
抵抗Ｒ１は、第１ゲート端子Ｇ１とスイッチングトランジスタＭ１のゲートの間に接続されるインピーダンス素子である。
【0029】
第１整流素子Ｄ１は、第１ゲート端子Ｇ１とスイッチングトランジスタＭ１のゲートの間に抵抗Ｒ１と並列に、アノードがスイッチングトランジスタＭ１のゲート側となる向きで接続される。
【0030】
第２整流素子Ｄ２は、第１ゲート端子Ｇ１とスイッチングトランジスタＭ１のゲートの間に抵抗Ｒ１と並列に、カソードがスイッチングトランジスタＭ１のゲート側となる向きで接続される。
【0031】
ゲート駆動回路３００は、入力端子ＩＮの制御信号に応じて、半導体装置２００のスイッチングトランジスタＭ１を駆動する。ゲート駆動回路３００は、Ｓｉチップ上に形成されており、その最終段に設けられたプリドライバ３０２を含む。プリドライバ３０２は、ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ１を含んでもよい。ＰＭＯＳトランジスタＭＰ１のソースには、ハイ電圧として電源電圧ＶＤＤが印加される。ここでは、各電圧の基準を、スイッチングトランジスタＭ１のソース（ソース端子Ｓ）にとるものとする。ここでは、理解の容易化と説明の簡潔化のため、ソース端子Ｓの電圧は、０Ｖであるとする。ゲート駆動回路３００には、プリドライバ３０２の他に、ロジック回路やその他の回路ブロックが形成される。
【0032】
ゲート駆動回路３００の第１出力端子ＯＵＴ１は、半導体装置２００の第１ゲート端子Ｇ１と接続されている。スイッチング回路１００は、ひとつのパッケージに収容されていてもよいし、半導体装置２００とゲート駆動回路３００が別々のパッケージに収容されていてもよい。
【0033】
以上がスイッチング回路１００の構成である。続いてその動作を説明する。
【0034】
図２は、スイッチングトランジスタＭ１のターンオン動作を説明する波形図である。時刻ｔ０より前において、制御信号ＩＮはローであり、ゲート駆動回路３００の第１出力端子ＯＵＴ１および半導体装置２００の第１ゲート端子Ｇ１の電圧ＶＧ１は、０Ｖである。スイッチングトランジスタＭ１のゲート電圧Ｖｇもゼロであり、スイッチングトランジスタＭ１はオフ状態である。
【0035】
時刻ｔ０に制御信号ＩＮがハイとなると、半導体装置２００の第１ゲート端子Ｇ１の電圧ＶＧ１は、電源電圧ＶＤＤに向かって上昇する。スイッチングトランジスタＭ１のターンオン動作では、ＶＧ１＞Ｖｇの関係が成り立つから、第２整流素子Ｄ２には電流は流れず、第１整流素子Ｄ１および抵抗Ｒ１を経由して、スイッチングトランジスタＭ１のゲート容量が充電される。ここで、抵抗Ｒ１のインピーダンスは、第１整流素子Ｄ１のインピーダンスよりも高く、時刻ｔ０の直後は、主として、第１整流素子Ｄ１を介した経路で、スイッチングトランジスタＭ１のゲート容量が充電され、ゲート電圧ＶｇはＶＤＤ－ＶＦまで上昇する（ｔ１）。ＶＦは、第１整流素子Ｄ１の順方向電圧である。ゲート電圧ＶｇがＶＤＤ－ＶＦまで達すると、第１整流素子Ｄ１に電流が流れなくなり、抵抗Ｒ１を介して、スイッチングトランジスタＭ１のゲート容量が充電され、ゲート電圧Ｖｇは、電源電圧ＶＤＤまで上昇する。
【0036】
以上がスイッチング回路１００のターンオン動作である。プリドライバ３０２の出力から、スイッチングトランジスタＭ１のゲートに至る経路上には、ボンディングワイヤや配線などが存在し、それらは寄生インダクタンスを有する。寄生インダクタは共振回路を形成するため、ゲート電圧をスイッチングすると共振回路にリンギングが発生する。
【0037】
このリンギングは、ターンオン直後の短い時間区間（数ｎｓのオーダ）に発生する。リンギングが、第１整流素子Ｄ１に電流が流れる期間ｔ０～ｔ１において発生するとき、第１整流素子Ｄ１による電圧クランプが有効であるから、ゲート電圧Ｖｇは、ＶＤＤ－ＶＦ以下にクランプされる。これにより、ゲート電圧Ｖｇが、スイッチングトランジスタＭ１のゲート耐圧を超えるのを抑制できる。
【0038】
図３は、スイッチングトランジスタＭ１のターンオフ動作を説明する波形図である。時刻ｔ０より前において、制御信号ＩＮはハイであり、ゲート駆動回路３００の第１出力端子ＯＵＴ１および半導体装置２００の第１ゲート端子Ｇ１の電圧ＶＧ１は、ハイ電圧ＶＤＤである。スイッチングトランジスタＭ１のゲート電圧Ｖｇもハイ電圧ＶＤＤであり、スイッチングトランジスタＭ１はオン状態である。
【0039】
時刻ｔ０に制御信号ＩＮがローとなると、半導体装置２００の第１ゲート端子Ｇ１の電圧ＶＧ１は、０Ｖに向かって低下する。スイッチングトランジスタＭ１のターンオフ動作では、ＶＧ１＜Ｖｇの関係が成り立つから、第１整流素子Ｄ１には電流は流れず、第２整流素子Ｄ２および抵抗Ｒ１を経由して、スイッチングトランジスタＭ１のゲート容量が放電される。ここで、抵抗Ｒ１のインピーダンスは、第２整流素子Ｄ２のインピーダンスよりも高く、時刻ｔ０の直後は、主として、第２整流素子Ｄ２を介した経路で、スイッチングトランジスタＭ１のゲート容量が放電され、ゲート電圧Ｖｇは０＋ＶＦまで低下する（ｔ１）。ＶＦは、第２整流素子Ｄ２の順方向電圧である。ゲート電圧Ｖｇが０＋ＶＦまで低下すると、第２整流素子Ｄ２に電流が流れなくなり、抵抗Ｒ１を介して、スイッチングトランジスタＭ１のゲート容量が放電され、ゲート電圧Ｖｇは０Ｖまで低下する。
【0040】
以上がスイッチング回路１００のターンオフ動作である。ターンオフ時にも、ゲート電圧の遷移に起因して、共振回路にリンギングが発生する。リンギングが、第２整流素子Ｄ２に電流が流れる期間ｔ０～ｔ１において発生するとき、第２整流素子Ｄ２による電圧クランプが有効であるから、ゲート電圧Ｖｇは、０Ｖ＋ＶＦ以上にクランプされる。これにより、ゲート電圧Ｖｇが、スイッチングトランジスタＭ１の負側のゲート耐圧を超えるのを抑制できる。
【0041】
続いてスイッチング回路１００の変形例を説明する。
【0042】
図４は、変形例１に係るスイッチング回路１００Ａの回路図である。半導体装置２００Ａは、第２ゲート端子Ｇ２をさらに備える。第２ゲート端子Ｇ２は、スイッチングトランジスタＭ１のゲートと直接接続されている。
【0043】
ゲート駆動回路３００Ａは、第２出力端子ＯＵＴ２およびプリドライバ３０４をさらに備える。第２出力端子ＯＵＴ２は、第２ゲート端子Ｇ２と接続される。
【0044】
プリドライバ３０４は、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２を含む。ＰＭＯＳトランジスタＭＰ２は、スイッチングトランジスタＭ１のゲート電圧Ｖｇが電源電圧ＶＤＤ付近まで上昇した後にオンとなり、スイッチングトランジスタＭ１のゲート電圧Ｖｇを電源電圧ＶＤＤに固定する。ＮＭＯＳトランジスタＭＮ２は、スイッチングトランジスタＭ１のゲート電圧Ｖｇが０Ｖに遷移した後にオンとなり、スイッチングトランジスタＭ１のゲート電圧Ｖｇを０Ｖに固定する。
【0045】
図５は、変形例２に係るスイッチング回路１００Ｂの回路図である。この変形例において、第１整流素子Ｄ１および第２整流素子Ｄ２は、ゲートドレイン間をショートしたＧａＮ－ＨＥＭＴで構成されている。ＧａＮ－ＨＥＭＴは、ゲートが非絶縁であり、ゲートソース間に一定以上の電圧が印加されると、ダイオード特性を示す。このダイオード特性を、整流素子として利用することができる。
【0046】
図６は、変形例３に係るスイッチング回路１００Ｃの回路図である。この変形例においては、スイッチングトランジスタＭ１のゲートと第１ゲート端子Ｇ１の間のインピーダンス素子として、ゲートソース間をショートしたノーマリオンのＧａＮ－ＨＥＭＴ（デプレッション型トランジスタ）ＭＤ１が利用される。デプレッション型トランジスタＭＤ１はオン状態となり、そのオン抵抗が、インピーダンス素子として機能する。
【0047】
実施形態にもとづき、具体的な語句を用いて本発明を説明したが、実施形態は、本発明の原理、応用を示しているにすぎず、実施形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【0048】
（付記）
本明細書には以下の技術が開示される。
本明細書には以下の技術が開示される。
【0049】
（項目１）
ＧａＮチップと、
前記ＧａＮチップ上に形成されるＧａＮ－ＨＥＭＴ（High Electron Mobility Transistor）であるスイッチングトランジスタと、
前記スイッチングトランジスタのドレインと接続されたドレイン端子と、
前記スイッチングトランジスタのソースと接続されたソース端子と、
第１ゲート端子と、
前記第１ゲート端子と前記スイッチングトランジスタのゲートの間に接続されたインピーダンス素子と、
前記第１ゲート端子と前記スイッチングトランジスタの前記ゲートの間に前記インピーダンス素子と並列に、アノードが前記スイッチングトランジスタの前記ゲート側となる向きで接続された第１整流素子と、
前記第１ゲート端子と前記スイッチングトランジスタの前記ゲートの間に前記インピーダンス素子と並列に、カソードが前記スイッチングトランジスタの前記ゲート側となる向きで接続された第２整流素子と、
を備える、半導体装置。
ＧａＮチップと、
前記ＧａＮチップ上に形成されるＧａＮ－ＨＥＭＴ（High Electron Mobility Transistor）であるスイッチングトランジスタと、
前記スイッチングトランジスタのドレインと接続されたドレイン端子と、
前記スイッチングトランジスタのソースと接続されたソース端子と、
第１ゲート端子と、
前記第１ゲート端子と前記スイッチングトランジスタのゲートの間に接続されたインピーダンス素子と、
前記第１ゲート端子と前記スイッチングトランジスタの前記ゲートの間に前記インピーダンス素子と並列に、アノードが前記スイッチングトランジスタの前記ゲート側となる向きで接続された第１整流素子と、
前記第１ゲート端子と前記スイッチングトランジスタの前記ゲートの間に前記インピーダンス素子と並列に、カソードが前記スイッチングトランジスタの前記ゲート側となる向きで接続された第２整流素子と、
を備える、半導体装置。
【0050】
（項目２）
前記ＧａＮ－ＨＥＭＴの前記ゲートと直接接続される第２ゲート端子をさらに備える項目１に記載の半導体装置。
前記ＧａＮ－ＨＥＭＴの前記ゲートと直接接続される第２ゲート端子をさらに備える項目１に記載の半導体装置。
【0051】
（項目３）
前記第１整流素子および前記第２整流素子はそれぞれ、ゲートドレイン間をショートしたＧａＮ－ＨＥＭＴである、項目１または２に記載の半導体装置。
前記第１整流素子および前記第２整流素子はそれぞれ、ゲートドレイン間をショートしたＧａＮ－ＨＥＭＴである、項目１または２に記載の半導体装置。
【0052】
（項目４）
前記インピーダンス素子は、抵抗である、項目１から３のいずれかに記載の半導体装置。
前記インピーダンス素子は、抵抗である、項目１から３のいずれかに記載の半導体装置。
【0053】
（項目５）
スイッチングトランジスタン
前記インピーダンス素子は、ゲートソース間をショートしたノーマリオンのＧａＮ－ＨＥＭＴである、項目１から４のいずれかに記載の半導体装置。
スイッチングトランジスタン
前記インピーダンス素子は、ゲートソース間をショートしたノーマリオンのＧａＮ－ＨＥＭＴである、項目１から４のいずれかに記載の半導体装置。
【0054】
（項目６）
項目１から５のいずれかに記載の半導体装置と、
前記半導体装置の前記スイッチングトランジスタを駆動するゲート駆動回路と、
を備える、スイッチング回路。
項目１から５のいずれかに記載の半導体装置と、
前記半導体装置の前記スイッチングトランジスタを駆動するゲート駆動回路と、
を備える、スイッチング回路。
【符号の説明】
【0055】
１００ スイッチング回路
２００ 半導体装置
２０２ ＧａＮチップ
Ｍ１ スイッチングトランジスタ
Ｇ１ 第１ゲート端子
Ｇ２ 第２ゲート端子
Ｒ１ 抵抗
Ｄ１ 第１整流素子
Ｄ２ 第２整流素子
３００ ゲート駆動回路
３０２，３０４ プリドライバ
２００ 半導体装置
２０２ ＧａＮチップ
Ｍ１ スイッチングトランジスタ
Ｇ１ 第１ゲート端子
Ｇ２ 第２ゲート端子
Ｒ１ 抵抗
Ｄ１ 第１整流素子
Ｄ２ 第２整流素子
３００ ゲート駆動回路
３０２，３０４ プリドライバ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】