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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024039566
(43)【公開日】2024-03-22
(54)【発明の名称】半導体駆動回路及び電力変換装置
(51)【国際特許分類】
H02M 3/28 20060101AFI20240314BHJP
H02M 1/08 20060101ALI20240314BHJP
【ＦＩ】
H02M3/28 C
H02M1/08 A
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022144218
(22)【出願日】2022-09-10
(71)【出願人】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(74)【代理人】
【識別番号】100082876
【弁理士】
【氏名又は名称】平山 一幸
(74)【代理人】
【氏名又は名称】柿本 恭成
(74)【代理人】
【識別番号】100178906
【弁理士】
【氏名又は名称】近藤 充和
(72)【発明者】
【氏名】鈴木 健一
(72)【発明者】
【氏名】渡邉 俊之
【テーマコード（参考）】
5H730
5H740
【Ｆターム（参考）】
5H730AA14
5H730AS02
5H730BB26
5H730BB57
5H730BB61
5H730DD03
5H730DD04
5H730DD12
5H730DD17
5H730EE04
5H730EE07
5H730EE59
5H730FD41
5H730FF17
5H730FG05
5H740BA12
5H740BA15
5H740BB01
5H740BB08
5H740BB10
5H740BC01
5H740BC02
5H740JA01
5H740JB01
5H740KK03
(57)【要約】
【課題】ノイズ等によりスイッチング素子が誤点弧する恐れが低い場合に、そのスイッチング素子のソースからドレインへの逆電流導通時の逆導通電圧降下を減少させ、逆導通損失を低減する。
【解決手段】電力変換装置は、半導体駆動回路を有している。半導体駆動回路は、ノーマリオン型スイッチング素子３２ａ、常時オン状態のスイッチ３２ｂ、ノーマリオン型スイッチング素子３３ａ、及び常時オン状態のスイッチ３３ｂの直列回路と、スイッチング素子３２ａ及びスイッチ３２ｂを駆動する駆動回路３４と、スイッチング素子３３ａ及びスイッチ３３ｂを駆動する駆動回路３５と、を備えている。各駆動回路３４，３５は、スイッチング素子３２ａ，３３ａの誤点弧が発生し易くなる情報を基に、スイッチング素子３２ａ，３３ａをオフ状態にするための負バイアスのバイアス量を変化させる。
【選択図】図１
【解決手段】電力変換装置は、半導体駆動回路を有している。半導体駆動回路は、ノーマリオン型スイッチング素子３２ａ、常時オン状態のスイッチ３２ｂ、ノーマリオン型スイッチング素子３３ａ、及び常時オン状態のスイッチ３３ｂの直列回路と、スイッチング素子３２ａ及びスイッチ３２ｂを駆動する駆動回路３４と、スイッチング素子３３ａ及びスイッチ３３ｂを駆動する駆動回路３５と、を備えている。各駆動回路３４，３５は、スイッチング素子３２ａ，３３ａの誤点弧が発生し易くなる情報を基に、スイッチング素子３２ａ，３３ａをオフ状態にするための負バイアスのバイアス量を変化させる。
【選択図】図１
【特許請求の範囲】
【請求項1】
ノーマリオン型の第１スイッチング素子、ノーマリオフ型の第１スイッチ、ノーマリオン型の第２スイッチング素子、及びノーマリオフ型の第２スイッチを有し、前記第１スイッチング素子、前記第１スイッチ、前記第２スイッチング素子、及び前記第２スイッチが、正電源側と負電源側との間に直列に接続されたアームと、
前記第１スイッチング素子を、動作時にオン／オフ駆動し、前記第１スイッチを、動作時にオン状態、電源停止時にオフ状態にする第１駆動回路と、
前記第２スイッチング素子を、動作時に、前記第１スイッチング素子に対しデッドタイムをおいて相補的にオン／オフ駆動し、前記第２スイッチを、動作時にオン状態、電源停止時にオフ状態にする第２駆動回路と、
を備える半導体駆動回路において、
前記第１駆動回路及び前記第２駆動回路は、
前記第１スイッチング素子又は前記第２スイッチング素子の誤点弧が発生し易くなる情報を基に、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための負バイアスのバイアス量を変化させる、
ことを特徴とする半導体駆動回路。
前記第１スイッチング素子を、動作時にオン／オフ駆動し、前記第１スイッチを、動作時にオン状態、電源停止時にオフ状態にする第１駆動回路と、
前記第２スイッチング素子を、動作時に、前記第１スイッチング素子に対しデッドタイムをおいて相補的にオン／オフ駆動し、前記第２スイッチを、動作時にオン状態、電源停止時にオフ状態にする第２駆動回路と、
を備える半導体駆動回路において、
前記第１駆動回路及び前記第２駆動回路は、
前記第１スイッチング素子又は前記第２スイッチング素子の誤点弧が発生し易くなる情報を基に、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための負バイアスのバイアス量を変化させる、
ことを特徴とする半導体駆動回路。
【請求項2】
前記第１スイッチング素子又は前記第２スイッチング素子の前記誤点弧が発生し易くなる情報は、
負荷の状態が軽負荷の情報である、
ことを特徴とする請求項１記載の半導体駆動回路。
負荷の状態が軽負荷の情報である、
ことを特徴とする請求項１記載の半導体駆動回路。
【請求項3】
前記負荷の状態が前記軽負荷か否かは、
前記負荷に流れる負荷電流を検出し、この検出結果が閾値電流を超えなければ前記軽負荷と判定する、
ことを特徴とする請求項２記載の半導体駆動回路。
前記負荷に流れる負荷電流を検出し、この検出結果が閾値電流を超えなければ前記軽負荷と判定する、
ことを特徴とする請求項２記載の半導体駆動回路。
【請求項4】
前記負荷の状態が前記軽負荷か否かは、
前記第１スイッチング素子又は前記第２スイッチング素子に流れるスイッチング電流を検出し、この検出結果が閾値電流を超えなければ前記軽負荷と判定する、
ことを特徴とする請求項２記載の半導体駆動回路。
前記第１スイッチング素子又は前記第２スイッチング素子に流れるスイッチング電流を検出し、この検出結果が閾値電流を超えなければ前記軽負荷と判定する、
ことを特徴とする請求項２記載の半導体駆動回路。
【請求項5】
前記負荷の状態が重負荷の時には、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための前記負バイアスのバイアス量を減少させる、
ことを特徴とする請求項２～４のいずれか１項記載の半導体駆動回路。
ことを特徴とする請求項２～４のいずれか１項記載の半導体駆動回路。
【請求項6】
前記負荷の状態が前記軽負荷の時には、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための前記負バイアスのバイアス量を増加させる、
ことを特徴とする請求項２～４のいずれか１項記載の半導体駆動回路。
ことを特徴とする請求項２～４のいずれか１項記載の半導体駆動回路。
【請求項7】
前記負バイアスのバイアス量は、リニアに変化させる、
ことを特徴とする請求項５又は６記載の半導体駆動回路。
ことを特徴とする請求項５又は６記載の半導体駆動回路。
【請求項8】
前記アームは、
並列接続された複数のアームを有し、
前記各アームは、
前記第１駆動回路及び前記第２駆動回路によりオン／オフ駆動される前記第１スイッチング素子、前記第１スイッチ、前記第２スイッチング素子、及び前記第２スイッチを有する、
ことを特徴とする請求項１～７のいずれか１項記載の半導体駆動回路。
並列接続された複数のアームを有し、
前記各アームは、
前記第１駆動回路及び前記第２駆動回路によりオン／オフ駆動される前記第１スイッチング素子、前記第１スイッチ、前記第２スイッチング素子、及び前記第２スイッチを有する、
ことを特徴とする請求項１～７のいずれか１項記載の半導体駆動回路。
【請求項9】
前記第１スイッチング素子及び前記第２スイッチング素子は、
化合物半導体を用いた素子である、
ことを特徴とする請求項１～８のいずれか１項記載の半導体駆動回路。
化合物半導体を用いた素子である、
ことを特徴とする請求項１～８のいずれか１項記載の半導体駆動回路。
【請求項10】
請求項１～９のいずれか１項記載の半導体駆動回路を用いた、
ことを特徴とする電力変換装置。
ことを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチング素子を駆動する半導体駆動回路と、その半導体駆動回路を用いた電力変換装置と、に関するものである。
【背景技術】
【0002】
電力変換装置は、交流（ＡＣ）から直流（ＤＣ）、直流から交流、或いは交流の周波数変換、直流の電力変換等、電気エネルギーを変換する装置であり、例えば、ＡＣ／ＤＣコンバータ、ＤＣ／ＡＣインバータ、ＤＣ／ＤＣコンバータ、ＬＬＣ形ＤＣ／ＤＣコンバータ（以下「ＬＬＣ回路」という。）、位相シフトをするフルブリッジ回路（以下「位相シフト回路」という。）等の種々の装置が知られている。
【0003】
例えば、特許文献１～４において、特許文献１には、ゲートが無電圧の時にオン状態となるノーマリオン型のスイッチング素子（スイッチングの高速性や耐電圧に優れ、オン抵抗が低いＧａＮトランジスタやＳｉＣトランジスタ）を有するインバータにおけるスイッチング素子の駆動方式が記載されている。
特許文献２には、電力変換装置（例えば、位相シフト回路）について記載されている。位相シフト回路を構成するスイッチング素子として、化合物半導体を用いたノーマリオフ型のＧａＮトランジスタ、ＳｉＣトランジスタの例が記載されている。特に、ＧａＮトランジスタは、Ｓｉトランジスタよりも電気的、物理的特性に優れ、大電力、小型、低損失のパワー半導体素子として注目されている。
特許文献２には、電力変換装置（例えば、位相シフト回路）について記載されている。位相シフト回路を構成するスイッチング素子として、化合物半導体を用いたノーマリオフ型のＧａＮトランジスタ、ＳｉＣトランジスタの例が記載されている。特に、ＧａＮトランジスタは、Ｓｉトランジスタよりも電気的、物理的特性に優れ、大電力、小型、低損失のパワー半導体素子として注目されている。
【0004】
特許文献３には、ノーマリオン型の第１スイッチング素子を有するハイサイド（高レベル側）のスイッチ部と、カスコード（縦続）接続されたノーマリオン型の第２スイッチング素子及びノーマリオフ型の第３スイッチング素子を有するローサイド（低レベル側）のスイッチ部と、が直列接続されたインバータ回路を備えたスイッチング電源装置が記載されている。
又、特許文献４には、半導体スイッチング素子の駆動回路を備え、交流系統及び直流系統の間を連系して、交流系統と直流系統の間における電力潮流の制御を行う電力変換装置が記載されている。半導体スイッチング素子としては、ゲート電圧が閾値電圧よりも高い時にオン、低い時にオフする電界効果トランジスタ（以下「ＦＥＴ」という。）や、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等が開示されている。
又、特許文献４には、半導体スイッチング素子の駆動回路を備え、交流系統及び直流系統の間を連系して、交流系統と直流系統の間における電力潮流の制御を行う電力変換装置が記載されている。半導体スイッチング素子としては、ゲート電圧が閾値電圧よりも高い時にオン、低い時にオフする電界効果トランジスタ（以下「ＦＥＴ」という。）や、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等が開示されている。
【0005】
図３（ａ），（ｂ），（ｃ）は、特許文献２に記載された位相シフト回路と類似の回路構成である従来の単相のハーフブリッジ形ＬＬＣ回路を示す図である。この図３（ａ）～（ｃ）において、（ａ）はＬＬＣ回路の全体の回路図、（ｂ）は（ａ）中の駆動回路の回路図、及び、（ｃ）は（ｂ）の出力電圧波形図である。
【0006】
図３（ａ）の単相のハーフブリッジ形ＬＬＣ回路は、直流電源１の正極（正電源側）と負極（負電源側）との間に直列に接続された第１及び第２スイッチング素子２，３からなるアームと、そのスイッチング素子２，３をオン／オフ駆動する２つの駆動回路４，５と、を有する矩形波発生用の半導体駆動回路を備えている。スイッチング素子２，３は、例えば、ノーマリオフ型のＧａＮトランジスタで構成され、それらのゲート（Ｇ）が駆動回路４，５にて、同時にオフ状態になるデッドタイムｔｄをおいて相補的にオン／オフ駆動される。ノーマリオフ型のＧａＮトランジスタは、ゲートが低レベル（以下「Ｌレベル」という。）の例えば０Ｖ以下でドレイン（Ｄ）及びソース（Ｓ）間がオフ状態、高レベル（以下「Ｈレベル」という。）でドレイン・ソース間がオン状態になる。スイッチング素子２，３の出力側には、共振コンデンサ６、変圧器７の漏れインダクタンス７ａ、及び励磁インダクタンス７ｂからなる直列共振回路が接続されている。変圧器７の出力側には、４つのダイオード８ａ，８ｂ，８ｃ，８ｄからなる全波整流回路８が接続され、更に、その出力側に、平滑用の出力コンデンサ９が接続され、負荷１０に対して直流電力を供給するようになっている。
【0007】
図３（ｂ）の駆動回路４及び５は、同一の回路構成であり、直流電源２１、抵抗２２、ツェナーダイオード２３、及びコンデンサ２４を有するツェナー回路と、パルス信号源２５と、により構成されている。ツェナー回路は、０Ｖよりも高いツェナー電圧Ｖｚを生成し、スイッチング素子２，３のソース（Ｓ）に供給する。パルス信号源２５は、例えば、目標電圧と出力電圧との電圧誤差を零にするような周波数信号を入力し、その周波数信号を、搬送波によりパルス幅変調（以下「ＰＷＭ」という。）して０Ｖよりも高い波高値Ｖｈの駆動パルスＧＰを生成し、スイッチング素子２，３のゲート（Ｇ）に供給する。図３（ｃ）に示すように、駆動回路４，５の出力電圧波形において、ツェナー電圧Ｖｚ分がスイッチング素子２，３のオフ時の負バイアス量に相当する。このような駆動回路４，５の出力電圧により、スイッチング素子２，３を、一定のデッドタイムｔｄをおいて相補的にオン／オフさせている。
【0008】
図４は、図３（ａ）のＬＬＣ回路の動作波形図である。Ｉｃは共振コンデンサ６を流れる共振電流、Ｖｇｓ１はＧａＮトランジスタで構成されたスイッチング素子２のゲート・ソース間電圧、Ｖｇｓ２はＧａＮトランジスタで構成されたスイッチング素子３のゲート・ソース間電圧、Ｉｄ１はスイッチング素子２のドレイン電流、及び、Ｖｄｓ１はスイッチング素子２のドレイン・ソース間電圧である。
【0009】
図３のＬＬＣ回路は、図４に示す期間（１）～（４）において、以下のように動作する。
期間（１）：スイッチング素子２がオン、スイッチング素子３がオフの場合
スイッチング素子２がオンしており、直流電源１の正極→スイッチング素子２→共振コンデンサ６→漏れインダクタンス７ａ→励磁インダクタンス７ｂ及び変圧器７の１次巻線→直流電源１の負極の経路で、スイッチング素子２に正方向のドレイン電流Ｉｄ１が流れると共に、共振コンデンサ６に正方向の共振電流Ｉｃが流れる。
期間（２）：スイッチング素子２がオフ、スイッチング素子３の還流動作の場合
スイッチング素子２がオフすると、共振コンデンサ６→漏れインダクタンス７ａ→励磁インダクタンス７ｂ→スイッチング素子３→共振コンデンサ６の経路で、共振電流Ｉｃが流れる。共振電流Ｉｃがスイッチング素子３のソースからドレインに流れ、ドレイン・ソース間の寄生容量が放電された後に、Ｈレベルに立ち上げたゲート・ソース間電圧Ｖｇｓ２によりスイッチング素子３をオンさせる。
期間（１）：スイッチング素子２がオン、スイッチング素子３がオフの場合
スイッチング素子２がオンしており、直流電源１の正極→スイッチング素子２→共振コンデンサ６→漏れインダクタンス７ａ→励磁インダクタンス７ｂ及び変圧器７の１次巻線→直流電源１の負極の経路で、スイッチング素子２に正方向のドレイン電流Ｉｄ１が流れると共に、共振コンデンサ６に正方向の共振電流Ｉｃが流れる。
期間（２）：スイッチング素子２がオフ、スイッチング素子３の還流動作の場合
スイッチング素子２がオフすると、共振コンデンサ６→漏れインダクタンス７ａ→励磁インダクタンス７ｂ→スイッチング素子３→共振コンデンサ６の経路で、共振電流Ｉｃが流れる。共振電流Ｉｃがスイッチング素子３のソースからドレインに流れ、ドレイン・ソース間の寄生容量が放電された後に、Ｈレベルに立ち上げたゲート・ソース間電圧Ｖｇｓ２によりスイッチング素子３をオンさせる。
【0010】
期間（３）：スイッチング素子２がオフ、スイッチング素子３がオンの場合
共振電流ＩｃがＬＣ共振により正から負方向に変わると、スイッチング素子３→励磁インダクタンス７ｂ及び変圧器７の１次巻線→漏れインダクタンス７ａ→共振コンデンサ６→スイッチング素子３の経路で、そのスイッチング素子３に正方向のドレイン電流が流れる。
期間（４）：スイッチング素子２の還流動作、スイッチング素子３がオフの場合
スイッチング素子３のドレイン電流が正方向の状態で、Ｌレベルに立ち下げたゲート・ソース間電圧Ｖｇｓ２によりスイッチング素子３をオフさせると、直流電源１の負極→励磁インダクタンス７ｂ→漏れインダクタンス７ａ→共振コンデンサ６→スイッチング素子２→直流電源１の正極の経路で、そのスイッチング素子２のドレイン電流Ｉｄ１が逆方向に流れる。そのため、スイッチング素子２のドレイン・ソース間電圧Ｖｄｓ１に、逆導通電圧降下ΔＶが生じる。スイッチング素子２を通して電流が流れている期間の経過後に、スイッチング素子２をオンさせる。
共振電流ＩｃがＬＣ共振により正から負方向に変わると、スイッチング素子３→励磁インダクタンス７ｂ及び変圧器７の１次巻線→漏れインダクタンス７ａ→共振コンデンサ６→スイッチング素子３の経路で、そのスイッチング素子３に正方向のドレイン電流が流れる。
期間（４）：スイッチング素子２の還流動作、スイッチング素子３がオフの場合
スイッチング素子３のドレイン電流が正方向の状態で、Ｌレベルに立ち下げたゲート・ソース間電圧Ｖｇｓ２によりスイッチング素子３をオフさせると、直流電源１の負極→励磁インダクタンス７ｂ→漏れインダクタンス７ａ→共振コンデンサ６→スイッチング素子２→直流電源１の正極の経路で、そのスイッチング素子２のドレイン電流Ｉｄ１が逆方向に流れる。そのため、スイッチング素子２のドレイン・ソース間電圧Ｖｄｓ１に、逆導通電圧降下ΔＶが生じる。スイッチング素子２を通して電流が流れている期間の経過後に、スイッチング素子２をオンさせる。
【0011】
以上の動作において、期間（２）では、最初にスイッチング素子３のソースからドレインに電流が流れてドレイン・ソース間の寄生容量の電荷が放電され、その期間（２）の経過後、スイッチング素子３のドレイン・ソース間電圧が略０Ｖになった状態で、スイッチング素子３をオンにするゼロボルトスイッチング（以下「ＺＶＳ」という。）動作を行っている。期間（４）の経過後でも、同様のＺＶＳ動作を行っている。
スイッチング素子２，３を構成するＧａＮトランスジスタは、高速スイッチングが可能な素子として利用されているが、ゲート閾値が低く、ノイズ等により誤点弧する恐れがある。誤点弧の具体例としては、ＺＶＳ動作ではないハードスイッチングによるスイッチドレイン電圧の急激な変化により、ＧａＮトランジスタ内のドレイン・ゲート間寄生容量を介してゲート電圧が持ち上がり、これがゲート閾値を超えると誤点弧となる。この対策として、スイッチオフ時のゲート電圧を負バイアスすると、誤点弧を防止できる。
スイッチング素子２，３を構成するＧａＮトランスジスタは、高速スイッチングが可能な素子として利用されているが、ゲート閾値が低く、ノイズ等により誤点弧する恐れがある。誤点弧の具体例としては、ＺＶＳ動作ではないハードスイッチングによるスイッチドレイン電圧の急激な変化により、ＧａＮトランジスタ内のドレイン・ゲート間寄生容量を介してゲート電圧が持ち上がり、これがゲート閾値を超えると誤点弧となる。この対策として、スイッチオフ時のゲート電圧を負バイアスすると、誤点弧を防止できる。
【先行技術文献】
【特許文献】
【0012】
【特許文献1】特開２００４－２４２４７５号公報
【特許文献2】国際公開第２０１２／１５３６７６号公報
【特許文献3】特開２０１８－０８８７５４公報
【特許文献4】国際公開第２０２０／０１７５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【0013】
図３（ａ）のスイッチング素子２，３を構成するＧａＮトランジスタは、ソースからドレインに電流が流れる（逆導通する）場合、もともとのソース・ドレイン間の電圧降下に更にゲートの負バイアス分が加算されてしまう特性がある。そのため、ＬＬＣ回路や位相シフト回路のように、デッドタイムｔｄ期間中にスイッチング素子２，３のソースからドレインに電流が流れる（逆導通する）場合では、図４のドレイン・ソース間電圧Ｖｄｓ１の逆導通電圧降下ΔＶに示すように、導通損失が増加してしまう弊害がある。
【課題を解決するための手段】
【0014】
本発明の半導体駆動回路は、ノーマリオン型の第１スイッチング素子、ノーマリオフ型の第１スイッチ、ノーマリオン型の第２スイッチング素子、及びノーマリオフ型の第２スイッチを有し、前記第１スイッチング素子、前記第１スイッチ、前記第２スイッチング素子、及び前記第２スイッチが、正電源側と負電源側との間に直列に接続されたアームと、前記第１スイッチング素子を、動作時にオン／オフ駆動し、前記第１スイッチを、動作時にオン状態、電源停止時にオフ状態にする第１駆動回路と、前記第２スイッチング素子を、動作時に、前記第１スイッチング素子に対しデッドタイムをおいて相補的にオン／オフ駆動し、前記第２スイッチを、動作時にオン状態、電源停止時にオフ状態にする第２駆動回路と、を備えている。そして、前記第１駆動回路及び前記第２駆動回路は、前記第１スイッチング素子又は前記第２スイッチング素子の誤点弧が発生し易くなる情報を基に、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための負バイアスのバイアス量を変化させる、ことを特徴としている。
【0015】
上記構成において、例えば、前記第１スイッチング素子又は前記第２スイッチング素子の前記誤点弧が発生し易くなる情報は、負荷の状態が軽負荷の情報である。
前記負荷の状態が前記軽負荷か否かは、前記負荷に流れる負荷電流を検出し、この検出結果が閾値電流を超えなければ前記軽負荷と判定する、構成にしても良い。
前記負荷の状態が前記軽負荷か否かは、前記第１スイッチング素子又は前記第２スイッチング素子に流れるスイッチング電流を検出し、この検出結果が閾値電流を超えなければ前記軽負荷と判定する、構成にしても良い。
前記負荷の状態が重負荷の時には、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための前記負バイアスのバイアス量を減少させる、構成にしても良い。
前記負荷の状態が前記軽負荷か否かは、前記負荷に流れる負荷電流を検出し、この検出結果が閾値電流を超えなければ前記軽負荷と判定する、構成にしても良い。
前記負荷の状態が前記軽負荷か否かは、前記第１スイッチング素子又は前記第２スイッチング素子に流れるスイッチング電流を検出し、この検出結果が閾値電流を超えなければ前記軽負荷と判定する、構成にしても良い。
前記負荷の状態が重負荷の時には、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための前記負バイアスのバイアス量を減少させる、構成にしても良い。
【0016】
前記負荷の状態が前記軽負荷の時には、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための前記負バイアスのバイアス量を増加させる、構成にしても良い。
前記負バイアスのバイアス量は、リニアに変化させる、構成にしても良い。
前記第１スイッチング素子及び前記第２スイッチング素子は、ＧａＮトランジスタ等の化合物半導体を用いた素子である。
又、前記アームは、並列接続された複数のアームを有し、前記各アームは、前記第１駆動回路及び前記第２駆動回路によりオン／オフ駆動される前記第１スイッチング素子、前記第１スイッチ、前記第２スイッチング素子、及び前記第２スイッチを有する、構成であっても良い。
前記負バイアスのバイアス量は、リニアに変化させる、構成にしても良い。
前記第１スイッチング素子及び前記第２スイッチング素子は、ＧａＮトランジスタ等の化合物半導体を用いた素子である。
又、前記アームは、並列接続された複数のアームを有し、前記各アームは、前記第１駆動回路及び前記第２駆動回路によりオン／オフ駆動される前記第１スイッチング素子、前記第１スイッチ、前記第２スイッチング素子、及び前記第２スイッチを有する、構成であっても良い。
【0017】
更に、本発明の電力変換装置は、前記半導体駆動回路を用いたことを特徴とする。
【発明の効果】
【0018】
本発明は、ＬＬＣ回路や位相シフト回路等の従来の電力変換装置において、軽負荷時にＺＶＳが困難となり、ハードスイッチングによるノイズ発生により、ゲートの誤点弧が発生し易く、逆に重負荷時はＺＶＳによりノイズが発生しにくい点に着目し、第１スイッチング素子又は第２スイッチング素子の誤点弧が発生し易くなる情報（例えば、負荷の状態が軽負荷の情報）を基に、第１スイッチング素子又は第２スイッチング素子をオフ状態にするための負バイアスのバイアス量を変化させている。
このように、ノイズ等により誤点弧する恐れが低い場合に、第１又は第２スイッチング素子のオフ時の負バイアス量を変化させることで、ＬＬＣ回路や位相シフト回路等のデッドタイム期間中に生じるような、ソースからドレインへの逆電流導通時の電圧降下を減少させ、逆導通損失を低減することができる。
このように、ノイズ等により誤点弧する恐れが低い場合に、第１又は第２スイッチング素子のオフ時の負バイアス量を変化させることで、ＬＬＣ回路や位相シフト回路等のデッドタイム期間中に生じるような、ソースからドレインへの逆電流導通時の電圧降下を減少させ、逆導通損失を低減することができる。
【図面の簡単な説明】
【0019】
【発明を実施するための形態】
【0020】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例0021】
（実施例１の構成）
図１（ａ），（ｂ）は、本発明の実施例１における電力変換装置（例えば、単相のハーフブリッジ形ＬＬＣ回路）を示す図であり、同図（ａ）は全体の回路図、及び同図（ｂ）は（ａ）中の駆動回路の回路図である。
図１（ａ）の単相のハーフブリッジ形ＬＬＣ回路は、従来の図３（ａ）に示す単相のハーフブリッジ形ＬＬＣ回路と同様に、直流電源３１の正極（正電源側）と負極（負電源側）との間に直列に接続された第１スイッチ回路３２及び第２スイッチ回路３３からなるアームと、その第１スイッチ回路３２をオン／オフ駆動する第１駆動回路３４と、その第２スイッチ回路３３をオン／オフ駆動する第２駆動回路３５と、を有する矩形波発生用の半導体駆動回路を備えている。
図１（ａ），（ｂ）は、本発明の実施例１における電力変換装置（例えば、単相のハーフブリッジ形ＬＬＣ回路）を示す図であり、同図（ａ）は全体の回路図、及び同図（ｂ）は（ａ）中の駆動回路の回路図である。
図１（ａ）の単相のハーフブリッジ形ＬＬＣ回路は、従来の図３（ａ）に示す単相のハーフブリッジ形ＬＬＣ回路と同様に、直流電源３１の正極（正電源側）と負極（負電源側）との間に直列に接続された第１スイッチ回路３２及び第２スイッチ回路３３からなるアームと、その第１スイッチ回路３２をオン／オフ駆動する第１駆動回路３４と、その第２スイッチ回路３３をオン／オフ駆動する第２駆動回路３５と、を有する矩形波発生用の半導体駆動回路を備えている。
【0022】
第１スイッチ回路３２は、直列に接続されたノーマリオン型の第１スイッチング素子３２ａ及びノーマリオフ型の第１スイッチ３２ｂと、その第１スイッチ３２ｂをオン状態にするための電圧を印加する２つの直列接続された分圧抵抗３２ｃ，３２ｄと、を有している。第１スイッチング素子３２ａは、化合物半導体を用いた素子（例えば、ノーマリオン型のＧａＮトランジスタ）で構成され、そのゲート（Ｇ）が第１駆動回路３４によりオン／オフ駆動される。ノーマリオン型のＧａＮトランジスタは、ゲートがＨレベル（例えば、０Ｖ付近の負電圧）でドレイン（Ｄ）及びソース（Ｓ）間がオン状態、Ｈレベルよりも低いＬレベル（例えば、０Ｖ付近よりも低い負電圧）でドレイン・ソース間がオフ状態になる。第１スイッチ３２ｂは、ノーマリオフ型のＦＥＴ等の半導体素子で構成され、そのゲート（Ｇ）がＨレベル（例えば、数ボルトの正電圧）でドレイン（Ｄ）・ソース（Ｓ）間がオン状態、Ｈレベルよりも低いＬレベル（例えば、０Ｖ付近）でドレイン・ソース間がオフ状態になる。第１駆動回路３４は、第１スイッチング素子３２ａを、動作時にオン／オフ駆動し、第１スイッチ３２ｂを、動作時にオン状態、電源停止時にオフ状態にする回路である。
【0023】
第２スイッチ回路３３は、第１スイッチ回路３２と同様に、直列に接続されたノーマリオン型の第２スイッチング素子３３ａ及びノーマリオフ型の第２スイッチ３３ｂと、その第２スイッチ３３ｂをオン状態にするための電圧を印加する２つの直列接続された分圧抵抗３３ｃ，３３ｄと、を有している。第２スイッチング素子３３ａは、化合物半導体を用いた素子（例えば、ノーマリオン型のＧａＮトランジスタ）で構成され、第２スイッチ３３ｂは、ノーマリオフ型のＦＥＴ等の半導体素子で構成されている。第２駆動回路３５は、第２スイッチング素子３３ａを、動作時に、第１スイッチング素子３２ａに対しデッドタイムｔｄをおいて相補的にオン／オフ駆動し、第２スイッチ３３ｂを、動作時にオン状態、電源停止時にオフ状態にする回路である。
【0024】
第１スイッチ回路３２及び第２スイッチ回路３３の接続点と、直流電源３１の負極と、の間には、共振コンデンサ３６、変圧器３７の漏れインダクタンス３７ａ、及び励磁インダクタンス３７ｂからなる直列共振回路が接続されている。なお、漏れインダクタンス３７ａに代えて、共振インダクタを設けても良い。共振コンデンサ３６には、交流の共振電流Ｉｃが流れる。
変圧器３７は、１次巻線及び２次巻線を有している。その変圧器３７の２次巻線には、４つのダイオード３８ａ，３８ｂ，３８ｃ，３８ｄからなる全波整流回路３８が接続され、更に、その出力側に、平滑用の出力コンデンサ３９が接続され、負荷４０に対して直流の負荷電流Ｉｒを供給するようになっている。
変圧器３７は、１次巻線及び２次巻線を有している。その変圧器３７の２次巻線には、４つのダイオード３８ａ，３８ｂ，３８ｃ，３８ｄからなる全波整流回路３８が接続され、更に、その出力側に、平滑用の出力コンデンサ３９が接続され、負荷４０に対して直流の負荷電流Ｉｒを供給するようになっている。
【0025】
負荷４０に対して直列に、シャント抵抗の電流検出回路４１が接続されている。電流検出回路４１は、負荷４０に流れる負荷電流Ｉｒを検出する回路である。なお、電流検出回路４１は、他の回路構成として、ロゴスキーコイル及び積分器等により構成しても良い。ロゴスキーコイルを使用した場合、接続線に非接触で電流の検出ができ、磁気損失による発熱やヒステリシスがなく、磁気飽和しないため、大電流の測定が可能である。
電流検出回路４１の出力側には、比較器４２が接続されている。比較器４２は、検出された負荷電流Ｉｒと閾値電流Ｉｔｈとの大小を比較し、負荷電流Ｉｒが閾値電流Ｉｔｈを超えると、負荷４０を「重負荷」であると判定して負荷判定信号Ｓ４２を出力する回路であり、その出力側に、２つの絶縁回路４３，４４が接続されている。各絶縁回路４３，４４は、負荷判定信号Ｓ４２を絶縁して各制御信号Ｓ４３，Ｓ４４の形で第１、第２駆動回路３４，３５へそれぞれ帰還する回路であり、パルス変圧器、絶縁増幅器、ハイサイドドライバ等により構成されている。
電流検出回路４１の出力側には、比較器４２が接続されている。比較器４２は、検出された負荷電流Ｉｒと閾値電流Ｉｔｈとの大小を比較し、負荷電流Ｉｒが閾値電流Ｉｔｈを超えると、負荷４０を「重負荷」であると判定して負荷判定信号Ｓ４２を出力する回路であり、その出力側に、２つの絶縁回路４３，４４が接続されている。各絶縁回路４３，４４は、負荷判定信号Ｓ４２を絶縁して各制御信号Ｓ４３，Ｓ４４の形で第１、第２駆動回路３４，３５へそれぞれ帰還する回路であり、パルス変圧器、絶縁増幅器、ハイサイドドライバ等により構成されている。
【0026】
図１（ｂ）の駆動回路３４及び３５は、同一の回路構成であり、直流電源５１、抵抗５２、ツェナー電圧Ｖｚ１を有するツェナーダイオード５３、ツェナー電圧Ｖｚ２（但し、Ｖｚ２＝Ｖｚ１又はＶｚ２≠Ｖｚ１）を有するツェナーダイオード５４、制御信号Ｓ４３（Ｓ４４）によりオンするノーマリオフ型のスイッチ５５、ＮＰＮ型トランジスタ５６、コンデンサ５７、及びそのコンデンサ５７の放電抵抗５８を有する降圧回路であるドロッパ回路と、トランジスタ５６のエミッタ（Ｅ）に接続された直流電源５９と、ノーマリオフ型のスイッチ６０と、パルス信号源６１と、により構成されている。
【0027】
ドロッパ回路において、直流電源５１には、抵抗５２及びツェナーダイオード５３，５４の直列回路と、トランジスタ５６のコレクタ（Ｃ）・エミッタ（Ｅ）及びコンデンサ５７の直列回路と、が並列に接続されている。ツェナーダイオード５４には、短絡用のスイッチ５５が並列に接続されている。トランジスタ５６のエミッタと直流電源５１の負極との間に接続されたコンデンサ５７には、抵抗５８が並列に接続されている。トランジスタ５６のエミッタとコンデンサ５７及び抵抗５８との接続点は、スイッチ３２ｂ（３３ｂ）のソース（Ｓ）に接続されている。更に、トランジスタ５６のエミッタとコンデンサ５７及び抵抗５８との接続点には、直流電源５９の負極・正極及びスイッチ６０が直列に接続され、そのスイッチ６０が、図１（ａ）の分圧抵抗３２ｃ（３３ｃ）を介してスイッチ３２ｂ（３３ｂ）のゲート（Ｇ）に接続されている。抵抗５８の負極側には、パルス信号源６１を介して、スイッチング素子３２ａ（３３ａ）のゲート（Ｇ）が接続されている。パルス信号源６１は、例えば、目標電圧と出力電圧との電圧誤差を零にするような周波数信号を入力し、その周波数信号を、三角波等の搬送波によりＰＷＭして０Ｖよりも高い波高値Ｖｈの駆動パルスＧＰを生成し、スイッチング素子３２ａ（３３ａ）のゲートに供給する機能を有している。
【0028】
このように構成される駆動回路３４（３５）において、動作時にスイッチ６０がオンし、直流電源５９により、分圧抵抗３２ｃ（３３ｃ）を介してスイッチ３２ｂ（３３ｂ）のゲートがＨレベルになり、そのスイッチ３２ｂ（３３ｂ）がオン状態になる。絶縁回路４３（４４）から制御信号Ｓ４３（Ｓ４４）が出力されていないオフ時には、スイッチ５５がオフ状態になっている。トランジスタ５６のベースには、ツェナーダイオード５３のツェナー電圧Ｖｚ１とツェナーダイオード５４のツェナー電圧Ｖｚ２とが掛かり、そのトランジスタ５６のエミッタに、ドロッパ回路の直流の出力電圧（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）が生じる（但し、Ｖｂｅ；トランジスタ５６のベース・エミッタ間電圧）。
絶縁回路４３（４４）から制御信号Ｓ４３（Ｓ４４）が出力されるオン時には、スイッチ５５がオン状態になり、ツェナーダイオード５４が短絡されて、ツェナーダイオード５３のツェナー電圧Ｖｚ１が、トランジスタ５６のベースに掛かり、このトランジスタ５６がオフする。トランジスタ５６のエミッタ側の出力電圧（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）は、コンデンサ５７と抵抗５８の放電時定数で放電した後、そのエミッタ側の出力電圧が（Ｖｚ１－Ｖｂｅ）に変化し、スイッチング素子３２ａ（３３ａ）のオフ時のゲートの負バイアス（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）量が減少する構成になっている。
絶縁回路４３（４４）から制御信号Ｓ４３（Ｓ４４）が出力されるオン時には、スイッチ５５がオン状態になり、ツェナーダイオード５４が短絡されて、ツェナーダイオード５３のツェナー電圧Ｖｚ１が、トランジスタ５６のベースに掛かり、このトランジスタ５６がオフする。トランジスタ５６のエミッタ側の出力電圧（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）は、コンデンサ５７と抵抗５８の放電時定数で放電した後、そのエミッタ側の出力電圧が（Ｖｚ１－Ｖｂｅ）に変化し、スイッチング素子３２ａ（３３ａ）のオフ時のゲートの負バイアス（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）量が減少する構成になっている。
【0029】
（実施例１の動作）
図２は、図１（ａ）のＬＬＣ回路の動作波形図である。図２において、Ｉｒは負荷電流、Ｖｇｓ１はＧａＮトランジスタで構成された第１スイッチング素子３２ａのゲート・ソース間電圧、Ｖｇｓ２はＧａＮトランジスタで構成された第２スイッチング素子３３ａのゲート・ソース間電圧、Ｉｄ１は第１スイッチング素子３２ａのドレイン電流、及び、Ｖｄｓ１は第１スイッチング素子３２ａのドレイン・ソース間電圧である。
図２は、図１（ａ）のＬＬＣ回路の動作波形図である。図２において、Ｉｒは負荷電流、Ｖｇｓ１はＧａＮトランジスタで構成された第１スイッチング素子３２ａのゲート・ソース間電圧、Ｖｇｓ２はＧａＮトランジスタで構成された第２スイッチング素子３３ａのゲート・ソース間電圧、Ｉｄ１は第１スイッチング素子３２ａのドレイン電流、及び、Ｖｄｓ１は第１スイッチング素子３２ａのドレイン・ソース間電圧である。
【0030】
図１のＬＬＣ回路は、図２に示す期間（１）～（４）において、以下のように動作する。
期間（１）：スイッチング素子３２ａがオン、スイッチング素子３３ａがオフ、負荷電流Ｉｒが閾値電流Ｉｔｈよりも小さい軽負荷の場合
駆動回路３４，３５が動作すると、この駆動回路３４，３５内のスイッチ６０がオン状態になり、直流電源５９により、そのスイッチ６０及び分圧抵抗３２ｃ，３３ｃを介してスイッチ３２ｂ，３３ｂがオン状態になる。
負荷電流Ｉｒが閾値電流Ｉｔｈよりも小さい軽負荷の場合、電流検出回路４１及び比較器４２を介して、絶縁回路４３（４４）から制御信号Ｓ４３（Ｓ４４）が出力されないので、駆動回路３４（３５）内のスイッチ５５がオフ状態である。そのため、駆動回路３４（３５）内のドロッパ回路の出力電圧が（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）となる。
スイッチング素子３２ａのゲート・ソース間電圧Ｖｇｓ１は、０Ｖよりも高いＨレベルであるので、そのスイッチング素子３２ａがオンしている。スイッチング素子３３ａのゲート・ソース間電圧Ｖｇｓ２は、０Ｖよりも低いＬレベルであるので、そのスイッチング素子３３ａがオフしている。そのため、直流電源３１の正極→オン状態のスイッチング素子３２ａ→オン状態のスイッチ３２ｂ→共振コンデンサ３６→漏れインダクタンス３７ａ→励磁インダクタンス３７ｂ及び変圧器３７の１次巻線→直流電源３１の負極の経路で、スイッチング素子３２ａに正方向のドレイン電流Ｉｄ１が流れると共に、共振コンデンサ３６に正方向の共振電流Ｉｃが流れる。そのため、スイッチング素子３２ａのドレイン・ソース間電圧Ｖｄｓ１は、略０Ｖ（正確には、Ｉｄ１×Ｒｏｎ、但し、Ｒｏｎ；スイッチング素子３２ａのオン抵抗）となる。変圧器３７の１次巻線に電流が流れると、その変圧器３７の２次巻線に誘導電流が流れ、その誘導電流が、全波整流回路３８で全波整流されて出力コンデンサ３９で平滑される。平滑された直流の負荷電流Ｉｒは、負荷４０へ供給される。負荷４０が軽負荷であるので、共振電流Ｉｃ、及びスイッチング素子３２ａに流れるドレイン電流Ｉｄ１は、振幅が小さい。
期間（１）：スイッチング素子３２ａがオン、スイッチング素子３３ａがオフ、負荷電流Ｉｒが閾値電流Ｉｔｈよりも小さい軽負荷の場合
駆動回路３４，３５が動作すると、この駆動回路３４，３５内のスイッチ６０がオン状態になり、直流電源５９により、そのスイッチ６０及び分圧抵抗３２ｃ，３３ｃを介してスイッチ３２ｂ，３３ｂがオン状態になる。
負荷電流Ｉｒが閾値電流Ｉｔｈよりも小さい軽負荷の場合、電流検出回路４１及び比較器４２を介して、絶縁回路４３（４４）から制御信号Ｓ４３（Ｓ４４）が出力されないので、駆動回路３４（３５）内のスイッチ５５がオフ状態である。そのため、駆動回路３４（３５）内のドロッパ回路の出力電圧が（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）となる。
スイッチング素子３２ａのゲート・ソース間電圧Ｖｇｓ１は、０Ｖよりも高いＨレベルであるので、そのスイッチング素子３２ａがオンしている。スイッチング素子３３ａのゲート・ソース間電圧Ｖｇｓ２は、０Ｖよりも低いＬレベルであるので、そのスイッチング素子３３ａがオフしている。そのため、直流電源３１の正極→オン状態のスイッチング素子３２ａ→オン状態のスイッチ３２ｂ→共振コンデンサ３６→漏れインダクタンス３７ａ→励磁インダクタンス３７ｂ及び変圧器３７の１次巻線→直流電源３１の負極の経路で、スイッチング素子３２ａに正方向のドレイン電流Ｉｄ１が流れると共に、共振コンデンサ３６に正方向の共振電流Ｉｃが流れる。そのため、スイッチング素子３２ａのドレイン・ソース間電圧Ｖｄｓ１は、略０Ｖ（正確には、Ｉｄ１×Ｒｏｎ、但し、Ｒｏｎ；スイッチング素子３２ａのオン抵抗）となる。変圧器３７の１次巻線に電流が流れると、その変圧器３７の２次巻線に誘導電流が流れ、その誘導電流が、全波整流回路３８で全波整流されて出力コンデンサ３９で平滑される。平滑された直流の負荷電流Ｉｒは、負荷４０へ供給される。負荷４０が軽負荷であるので、共振電流Ｉｃ、及びスイッチング素子３２ａに流れるドレイン電流Ｉｄ１は、振幅が小さい。
【0031】
期間（２）：スイッチング素子３２ａがオフ、スイッチング素子３３ａの還流動作、負荷電流Ｉｒが閾値電流Ｉｔｈよりも小さい軽負荷の場合
負荷電流Ｉｒが閾値電流Ｉｔｈよりも小さい軽負荷の場合、駆動回路３４（３５）内のスイッチ５５がオフしている。そのため、駆動回路３４（３５）内のドロッパ回路の出力電圧（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）が、スイッチング素子３２ａ（３３ａ）のソースに供給され、Ｌレベルの電圧－（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）が、スイッチング素子３２ａ（３３ａ）のゲートに供給される。
スイッチング素子３２ａのゲート・ソース間電圧Ｖｇｓ１が０Ｖよりも低いＬレベルになるので、そのスイッチング素子３２ａがオフする。スイッチング素子３３ａのゲート・ソース間電圧Ｖｇｓ２は、０Ｖよりも低いＬレベルのままであるので、オフしている。スイッチング素子３２ａがオフすると、共振コンデンサ３６→漏れインダクタンス３７ａ→励磁インダクタンス３７ｂ→オン状態のスイッチ３３ｂ→スイッチング素子３３ａ→共振コンデンサ３６の経路で、共振電流Ｉｃが流れる。共振電流Ｉｃがスイッチング素子３３ａのソースからドレインに流れるが、軽負荷で電流値が小さいため、ドレイン・ソース間の寄生容量が十分放電されない状態で、Ｈレベルに立ち上げたゲート・ソース間電圧Ｖｇｓ２により、スイッチング素子３３ａがオンする。この時、スイッチング素子３３ａのドレイン・ソース間電圧Ｖｇｓ２が急激に０Ｖ以上のＨレベルに立ち上がるため、直流電源３１に直列に接続されているスイッチング素子３２ａのドレイン・ソース間電圧Ｖｄｓ１も同時に急激に直流電源３１の電圧まで上昇する。すると、スイッチング素子３２ａのドレイン・ゲート間寄生容量を介して、そのスイッチング素子３２ａのゲート・ソース間電圧Ｖｇｓ１に、正方向のスパイク状のノイズＮＳが発生する。しかし、スイッチング素子３２ａのゲート・ソース間電圧Ｖｇｓ１は（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）と大きく負バイアスされているため、ゲート閾値を超え誤点弧することは無い。
負荷電流Ｉｒが閾値電流Ｉｔｈよりも小さい軽負荷の場合、駆動回路３４（３５）内のスイッチ５５がオフしている。そのため、駆動回路３４（３５）内のドロッパ回路の出力電圧（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）が、スイッチング素子３２ａ（３３ａ）のソースに供給され、Ｌレベルの電圧－（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）が、スイッチング素子３２ａ（３３ａ）のゲートに供給される。
スイッチング素子３２ａのゲート・ソース間電圧Ｖｇｓ１が０Ｖよりも低いＬレベルになるので、そのスイッチング素子３２ａがオフする。スイッチング素子３３ａのゲート・ソース間電圧Ｖｇｓ２は、０Ｖよりも低いＬレベルのままであるので、オフしている。スイッチング素子３２ａがオフすると、共振コンデンサ３６→漏れインダクタンス３７ａ→励磁インダクタンス３７ｂ→オン状態のスイッチ３３ｂ→スイッチング素子３３ａ→共振コンデンサ３６の経路で、共振電流Ｉｃが流れる。共振電流Ｉｃがスイッチング素子３３ａのソースからドレインに流れるが、軽負荷で電流値が小さいため、ドレイン・ソース間の寄生容量が十分放電されない状態で、Ｈレベルに立ち上げたゲート・ソース間電圧Ｖｇｓ２により、スイッチング素子３３ａがオンする。この時、スイッチング素子３３ａのドレイン・ソース間電圧Ｖｇｓ２が急激に０Ｖ以上のＨレベルに立ち上がるため、直流電源３１に直列に接続されているスイッチング素子３２ａのドレイン・ソース間電圧Ｖｄｓ１も同時に急激に直流電源３１の電圧まで上昇する。すると、スイッチング素子３２ａのドレイン・ゲート間寄生容量を介して、そのスイッチング素子３２ａのゲート・ソース間電圧Ｖｇｓ１に、正方向のスパイク状のノイズＮＳが発生する。しかし、スイッチング素子３２ａのゲート・ソース間電圧Ｖｇｓ１は（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）と大きく負バイアスされているため、ゲート閾値を超え誤点弧することは無い。
【0032】
期間（３）：スイッチング素子３２ａがオフ、スイッチング素子３３ａがオン、負荷電流Ｉｒが閾値電流Ｉｔｈよりも小さい軽負荷から閾値電流Ｉｔｈよりも大きい重負荷へ変化する場合
共振電流ＩｃがＬＣ共振により正から負方向に変わると、スイッチング素子３３ａ→オン状態のスイッチ３３ｂ→励磁インダクタンス３７ｂ及び変圧器３７の１次巻線→漏れインダクタンス３７ａ→共振コンデンサ３６→スイッチング素子３３ａ→オン状態のスイッチ３３ｂの経路で、そのスイッチング素子３３ａに正方向のドレイン電流が流れる。負荷電流Ｉｒが重負荷に変化すると、これが電流検出回路４１及び比較器４２で検出及び判定され、絶縁回路４３（４４）から制御信号Ｓ４３（Ｓ４４）が出力される。すると、駆動回路３４内のスイッチ５５がオンし、ツェナーダイオード５４が短絡されて、トランジスタ５６のベースにツェナー電圧Ｖｚ１が印加され、そのトランジスタ５６がオフする。そのため、スイッチング素子３２ａのゲートの負バイアス（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）量が（Ｖｚ１－Ｖｂｅ）へ減少していく。
共振電流ＩｃがＬＣ共振により正から負方向に変わると、スイッチング素子３３ａ→オン状態のスイッチ３３ｂ→励磁インダクタンス３７ｂ及び変圧器３７の１次巻線→漏れインダクタンス３７ａ→共振コンデンサ３６→スイッチング素子３３ａ→オン状態のスイッチ３３ｂの経路で、そのスイッチング素子３３ａに正方向のドレイン電流が流れる。負荷電流Ｉｒが重負荷に変化すると、これが電流検出回路４１及び比較器４２で検出及び判定され、絶縁回路４３（４４）から制御信号Ｓ４３（Ｓ４４）が出力される。すると、駆動回路３４内のスイッチ５５がオンし、ツェナーダイオード５４が短絡されて、トランジスタ５６のベースにツェナー電圧Ｖｚ１が印加され、そのトランジスタ５６がオフする。そのため、スイッチング素子３２ａのゲートの負バイアス（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）量が（Ｖｚ１－Ｖｂｅ）へ減少していく。
【0033】
期間（４）：スイッチング素子３２ａの還流動作、スイッチング素子３３ａがオフ、負荷電流Ｉｒが重負荷の場合
スイッチング素子３３ａのドレイン電流が正方向の状態で、０Ｖ以下のＬレベルに立ち下げたゲート・ソース間電圧Ｖｇｓ２によりスイッチング素子３３ａをオフさせると、直流電源３１の負極→励磁インダクタンス３７ｂ→漏れインダクタンス３７ａ→共振コンデンサ３６→オン状態のスイッチ３２ｂ→スイッチング素子３２ａ→直流電源３１の正極の経路で、スイッチング素子３２ａのドレイン電流Ｉｄ１が逆方向に流れる。重負荷で電流値が大きいため、スイッチング素子３２ａのドレイン・ソース間の寄生容量が十分放電されるので、スイッチング素子３２ａのドレイン・ソース間電圧Ｖｄｓ１に、逆導通電圧降下ΔＶが生じる。しかし、スイッチング素子３２ａのゲート・ソース間電圧Ｖｇｓ１が上昇して０Ｖ付近の負電圧になっているので、スイッチング素子３２ａのドレイン・ソース間電圧Ｖｄｓ１に生じる逆導通電圧降下ΔＶが、従来よりも減少する。そして、スイッチング素子３２ａを通して電流が流れている期間の経過後に、スイッチング素子３２ａをオンさせる。この時、スイッチング素子３２ａのドレイン・ソース間電圧Ｖｄｓ１は略０Ｖになっているため、スイッチング素子３３ａのドレイン・ソース間電圧の急激な変化が生じず、そのスイッチング素子３３ａのゲート・ソース間電圧Ｖｇｓ２に、正方向のスパイク状のノイズＮＳが発生するのが抑制される。
スイッチング素子３３ａのドレイン電流が正方向の状態で、０Ｖ以下のＬレベルに立ち下げたゲート・ソース間電圧Ｖｇｓ２によりスイッチング素子３３ａをオフさせると、直流電源３１の負極→励磁インダクタンス３７ｂ→漏れインダクタンス３７ａ→共振コンデンサ３６→オン状態のスイッチ３２ｂ→スイッチング素子３２ａ→直流電源３１の正極の経路で、スイッチング素子３２ａのドレイン電流Ｉｄ１が逆方向に流れる。重負荷で電流値が大きいため、スイッチング素子３２ａのドレイン・ソース間の寄生容量が十分放電されるので、スイッチング素子３２ａのドレイン・ソース間電圧Ｖｄｓ１に、逆導通電圧降下ΔＶが生じる。しかし、スイッチング素子３２ａのゲート・ソース間電圧Ｖｇｓ１が上昇して０Ｖ付近の負電圧になっているので、スイッチング素子３２ａのドレイン・ソース間電圧Ｖｄｓ１に生じる逆導通電圧降下ΔＶが、従来よりも減少する。そして、スイッチング素子３２ａを通して電流が流れている期間の経過後に、スイッチング素子３２ａをオンさせる。この時、スイッチング素子３２ａのドレイン・ソース間電圧Ｖｄｓ１は略０Ｖになっているため、スイッチング素子３３ａのドレイン・ソース間電圧の急激な変化が生じず、そのスイッチング素子３３ａのゲート・ソース間電圧Ｖｇｓ２に、正方向のスパイク状のノイズＮＳが発生するのが抑制される。
【0034】
以降の期間では、スイッチング素子３２ａのゲート・ソース間電圧Ｖｇｓ１は、０Ｖよりも高いＨレベルと、０Ｖよりも低いＬレベルの間で遷移し、同様に、スイッチング素子３３ａのゲート・ソース間電圧Ｖｇｓ２も、０Ｖよりも低いＬレベルと、０Ｖよりも高いＨレベルとの間で遷移し、重負荷でのＤＣ／ＤＣ変換動作を行う。
【0035】
（実施例１の効果）
本実施例１によれば、ＬＬＣ回路等の従来の電力変換装置において、軽負荷時にＺＶＳが困難となり、ハードスイッチングによるノイズ発生により、ゲートの誤点弧が発生し易く、逆に重負荷時はＺＶＳによりノイズが発生しにくい点に着目し、スイッチング素子３２ａ又は３３ａの誤点弧が発生し易くなる情報（例えば、負荷４０の状態が軽負荷か否かの情報）を基に、スイッチング素子３２ａ又は３３ａをオフ状態にするための負バイアス（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）のバイアス量を変化させている。このように、ノイズ等により誤点弧する恐れが低い場合に、スイッチング素子３２ａ又は３３ａのオフ時の負バイアス量を変化（例えば、減少）させることで、ＬＬＣ回路のデッドタイムｔｄ期間中に生じるような、ソースからドレインへの逆導通電圧降下ΔＶを減少させ、逆導通損失を低減することができる。
本実施例１によれば、ＬＬＣ回路等の従来の電力変換装置において、軽負荷時にＺＶＳが困難となり、ハードスイッチングによるノイズ発生により、ゲートの誤点弧が発生し易く、逆に重負荷時はＺＶＳによりノイズが発生しにくい点に着目し、スイッチング素子３２ａ又は３３ａの誤点弧が発生し易くなる情報（例えば、負荷４０の状態が軽負荷か否かの情報）を基に、スイッチング素子３２ａ又は３３ａをオフ状態にするための負バイアス（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）のバイアス量を変化させている。このように、ノイズ等により誤点弧する恐れが低い場合に、スイッチング素子３２ａ又は３３ａのオフ時の負バイアス量を変化（例えば、減少）させることで、ＬＬＣ回路のデッドタイムｔｄ期間中に生じるような、ソースからドレインへの逆導通電圧降下ΔＶを減少させ、逆導通損失を低減することができる。
【0036】
（実施例１の変形例）
本発明は、上記実施例１に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）～（ｈ）のようなものがある。
（ａ） 本発明は、スイッチング素子３２ａ，３３ａとして、ＧａＮトランジスタ以外のＳｉトランジスタ等にも適用が可能である。
（ｂ） 実施例１において、例えば、負荷４０の状態が軽負荷の時には、第１スイッチング素子３２ａ又は第２スイッチング素子３３ａをオフ状態にするための負バイアスのバイアス量を増加させるような構成に変形しても良い。このように変形しても、実施例１と略同様の作用効果を奏することができる。
（ｃ） 実施例１の半導体駆動回路において、負荷４０の状態が軽負荷か否かは、スイッチング素子３２ａ又は３３ａに流れるスイッチング電流を検出し、この検出結果が閾値を超えなければ軽負荷と判定する構成に変形しても良い。この場合、スイッチング周波数に対応した速度でスイッチング素子３２ａ又は３３ａをオフ状態にするための負バイアスのバイアス量を変化させることが可能となり、制御の応答性の面で有利な効果を奏する半導体駆動回路を提供できる。
（ｄ） 実施例１の半導体駆動回路において、ダイオード３８ａ～３８ｄに代えて、ＦＥＴ等の双方向スイッチを用いて全波整流回路３８を構成しても良い。又、全波整流回路３８に代えて、変圧器３７の２次巻線数を増やして半波整流回路に変更しても良い。
本発明は、上記実施例１に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）～（ｈ）のようなものがある。
（ａ） 本発明は、スイッチング素子３２ａ，３３ａとして、ＧａＮトランジスタ以外のＳｉトランジスタ等にも適用が可能である。
（ｂ） 実施例１において、例えば、負荷４０の状態が軽負荷の時には、第１スイッチング素子３２ａ又は第２スイッチング素子３３ａをオフ状態にするための負バイアスのバイアス量を増加させるような構成に変形しても良い。このように変形しても、実施例１と略同様の作用効果を奏することができる。
（ｃ） 実施例１の半導体駆動回路において、負荷４０の状態が軽負荷か否かは、スイッチング素子３２ａ又は３３ａに流れるスイッチング電流を検出し、この検出結果が閾値を超えなければ軽負荷と判定する構成に変形しても良い。この場合、スイッチング周波数に対応した速度でスイッチング素子３２ａ又は３３ａをオフ状態にするための負バイアスのバイアス量を変化させることが可能となり、制御の応答性の面で有利な効果を奏する半導体駆動回路を提供できる。
（ｄ） 実施例１の半導体駆動回路において、ダイオード３８ａ～３８ｄに代えて、ＦＥＴ等の双方向スイッチを用いて全波整流回路３８を構成しても良い。又、全波整流回路３８に代えて、変圧器３７の２次巻線数を増やして半波整流回路に変更しても良い。
【0037】
（ｅ） 実施例１の駆動回路３４，３５では、負荷４０の状態が軽負荷か否かの情報（例えば、負荷電流Ｉｒ）を基に、スイッチング素子３２ａ又は３３ａをオフ状態にするための負バイアスのバイアス量を変化させているが、これに限定されない。負荷４０の状態が軽負荷か否かの情報は、負荷電流Ｉｒ以外の入力電圧、周波数、負荷電圧、垂下条件等から検出しても良い。
（ｆ） 図１（ｂ）の駆動回路３４，３５は、他の回路構成に変形しても良い。例えば、抵抗５２、ツェナーダイオード５３，５４、及びスイッチ５５に代えて、演算増幅器（以下「オペアンプ」という。）を設ける。そして、そのオペアンプにより、絶縁回路４３（４４）から出力される制御信号Ｓ４３（Ｓ４４）に基づき、ドロッパ回路を構成するトランジスタ５６のベース電圧Ｖｉｃを変化させ、このドロッパ回路の出力電圧（Ｖｉｃ－Ｖｂｅ）を変化させる。このような構成に変形すれば、スイッチング素子３２ａ，３３ａのオフ時のゲートの負バイアス（Ｖｉｃ－Ｖｂｅ）量をリニアに調整できる。これにより、例えば、ノイズ等の大きさに応じて、ゲートが誤点弧しない程度の負バイアス量を調整できる。
（ｇ） 図１（ｂ）の駆動回路３４，３５は、更に、他の回路構成に変形しても良い。例えば、ツェナーダイオード５３，５４に代えて、電圧源を設けても良い。又、ＮＰＮ型トランジスタ５６に代えて、ＦＥＴ等の他のトランジスタを使用しても良い。
（ｈ） 本発明は、フルブリッジ形ＬＬＣ回路、三相等の多相のＬＬＣ回路、単相又は多相の位相シフト回路等の他の電力変換装置にも適用が可能である。
（ｆ） 図１（ｂ）の駆動回路３４，３５は、他の回路構成に変形しても良い。例えば、抵抗５２、ツェナーダイオード５３，５４、及びスイッチ５５に代えて、演算増幅器（以下「オペアンプ」という。）を設ける。そして、そのオペアンプにより、絶縁回路４３（４４）から出力される制御信号Ｓ４３（Ｓ４４）に基づき、ドロッパ回路を構成するトランジスタ５６のベース電圧Ｖｉｃを変化させ、このドロッパ回路の出力電圧（Ｖｉｃ－Ｖｂｅ）を変化させる。このような構成に変形すれば、スイッチング素子３２ａ，３３ａのオフ時のゲートの負バイアス（Ｖｉｃ－Ｖｂｅ）量をリニアに調整できる。これにより、例えば、ノイズ等の大きさに応じて、ゲートが誤点弧しない程度の負バイアス量を調整できる。
（ｇ） 図１（ｂ）の駆動回路３４，３５は、更に、他の回路構成に変形しても良い。例えば、ツェナーダイオード５３，５４に代えて、電圧源を設けても良い。又、ＮＰＮ型トランジスタ５６に代えて、ＦＥＴ等の他のトランジスタを使用しても良い。
（ｈ） 本発明は、フルブリッジ形ＬＬＣ回路、三相等の多相のＬＬＣ回路、単相又は多相の位相シフト回路等の他の電力変換装置にも適用が可能である。
【符号の説明】
【0038】
３１ 直流電源
３２，３３ スイッチ回路
３２ａ，３３ａ スイッチング素子
３２ｂ，３３ｂ スイッチ
３４，３５ 駆動回路
３６ 共振コンデンサ
３７ 変圧器
３７ａ 漏れインダクタンス
３７ｂ 励磁インダクタンス
３８ 全波整流回路
３８ａ～３８ｄ ダイオード
３９ 出力コンデンサ
４０ 負荷
４１ 電流検出回路
４２ 比較器
４３，４４ 絶縁回路
３２，３３ スイッチ回路
３２ａ，３３ａ スイッチング素子
３２ｂ，３３ｂ スイッチ
３４，３５ 駆動回路
３６ 共振コンデンサ
３７ 変圧器
３７ａ 漏れインダクタンス
３７ｂ 励磁インダクタンス
３８ 全波整流回路
３８ａ～３８ｄ ダイオード
３９ 出力コンデンサ
４０ 負荷
４１ 電流検出回路
４２ 比較器
４３，４４ 絶縁回路
【図1】
【図2】
【図3】
【図4】