特開 2024-39727 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024039727

(43)【公開日】2024-03-25

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 11/56 20060101AFI20240315BHJP

   G11C 16/04 20060101ALI20240315BHJP

   G11C 16/34 20060101ALI20240315BHJP

【ＦＩ】

G11C11/56 210

G11C16/04 170

G11C16/34 140

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2022144308

(22)【出願日】2022-09-12

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100176599

【弁理士】

【氏名又は名称】高橋 拓也

(74)【代理人】

【識別番号】100205095

【弁理士】

【氏名又は名称】小林 啓一

(74)【代理人】

【識別番号】100208775

【弁理士】

【氏名又は名称】栗田 雅章

(72)【発明者】

【氏名】平井 竜太

(72)【発明者】

【氏名】椎野 泰洋

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225BA01

5B225BA19

5B225CA01

5B225DB02

5B225DB08

5B225EA05

5B225FA01

5B225FA02

(57)【要約】

【課題】本発明の一実施形態では、信頼性を向上できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルトランジスタの集合であるセルユニットを含むブロックが設けられた不揮発性メモリと、前記ブロックに対する消去動作及び前記セルユニットに対する予備書き込み動作の少なくとも一方を行った後の前記セルユニットの特性をモニタし、前記セルユニットの特性に応じて前記セルユニットを分類するコントローラと、を備える。
【選択図】図７

【特許請求の範囲】

【請求項1】

複数のメモリセルトランジスタの集合であるセルユニットを含むブロックが設けられた不揮発性メモリと、
前記ブロックに対する消去動作及び前記セルユニットに対する予備書き込み動作の少なくとも一方を行った後の前記セルユニットの特性をモニタし、前記セルユニットの特性に応じて前記セルユニットを分類するコントローラと、
を備える半導体記憶装置。

【請求項2】

前記セルユニットの特性は、前記複数のメモリセルトランジスタの閾値電圧分布幅、又は前記複数のメモリセルトランジスタの閾値電圧分布幅の中央値である請求項１に記載の半導体記憶装置。

【請求項3】

前記セルユニットの特性は、前記複数のメモリセルトランジスタの劣化具合と関連する請求項１に記載の半導体記憶装置。

【請求項4】

前記コントローラは、前記分類に応じて前記セルユニットに対する書き込み動作を制御する請求項３に記載の半導体記憶装置。

【請求項5】

前記書き込み動作は、プログラム動作と前記プログラム動作の後に行われるベリファイ動作の組み合わせを繰り返して行うループの動作であり、
前記ループの動作において前記ベリファイ動作を行う回数は、前記コントローラにより、前記分類に応じて制御される請求項４に記載の半導体記憶装置。

【請求項6】

前記コントローラが、前記分類から前記メモリセルトランジスタの劣化具合が低いと判断した場合、前記ループの動作において前記ベリファイ動作を行う回数はゼロである請求項５に記載の半導体記憶装置。

【請求項7】

前記ループの動作において前記ベリファイ動作を行う回数は、前記メモリセルトランジスタの劣化具合が高いほど多い請求項５に記載の半導体記憶装置。

【請求項8】

前記コントローラが、前記分類から、前記ブロックがバッドブロックであると判断した場合、前記ブロックに対する前記書き込み動作は行われない請求項４に記載の半導体記憶装置。

【請求項9】

前記書き込み動作はプログラム動作と前記プログラム動作の後に行われるベリファイ動作の組み合わせを繰り返して行うループの動作を含み、
前記コントローラは、前記プログラム動作において、前記セルユニットに共通して接続されるワード線に印加するプログラム電圧を変更する請求項４に記載の半導体記憶装置。

【請求項10】

前記予備書き込み動作は、前記書き込み動作が行われる前に行われる請求項４に記載の半導体記憶装置。

【請求項11】

前記消去動作後の前記メモリセルトランジスタの閾値電圧分布幅は、前記劣化具合が高いほど広い、
請求項３に記載の半導体記憶装置。

【請求項12】

前記ループの動作の回数は、前記劣化具合が高いほど少ない、
請求項５に記載の半導体記憶装置。

【請求項13】

前記コントローラは、前記セルユニットの特徴量が入力され、前記セルユニットの分類を出力する人工知能を備える請求項１に記載の半導体記憶装置。

【請求項14】

前記セルユニットの特性は、不規則で複雑な形状のメモリセルトランジスタの閾値電圧分布幅である請求項１３に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

半導体記憶装置としての不揮発性メモリが知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第５３６４７５０号公報

【特許文献2】特開２０１３－１２２７９３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の一実施形態では、信頼性を向上できる半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

本実施形態に係る半導体記憶装置は、複数のメモリセルトランジスタの集合であるセルユニットを含むブロックが設けられた不揮発性メモリと、前記ブロックに対する消去動作及び前記セルユニットに対する予備書き込み動作の少なくとも一方を行った後の前記セルユニットの特性をモニタし、前記セルユニットの特性に応じて前記セルユニットを分類するコントローラと、を備える。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係るメモリシステムの構成を表すブロック図。

【図2】第１実施形態に係る不揮発性メモリの構成を表すブロック図。

【図3】第１実施形態に係るブロックの構成を表す回路図。

【図4】第１実施形態に係る不揮発性メモリの閾値電圧分布と読み出し電圧との関係を示すダイアグラム。

【図5】標準書き込み動作における、ループ回数とプログラム動作およびベリファイ動作との関係を示すダイアグラム。

【図6】標準書き込み動作におけるプログラム動作とベリファイ動作のタイミングを示す図。

【図7】第１実施形態に係る消去動作及び書き込み動作のフローチャート。

【図8】第１実施形態に係る不揮発性メモリの閾値電圧分布の模式図。

【図9】第１実施形態に係る劣化具合管理テーブルを表す図。

【図10】第１実施形態に係る各分類とパラメータの対応関係を表すテーブル。

【図11】第１状態に基づく書き込み動作におけるプログラム動作のタイミングを示す図。

【図12】第２状態に基づく書き込み動作時におけるプログラム動作及びベリファイ動作との関係を示すダイアグラム。

【図13】第２状態に基づく書き込み動作時におけるプログラム動作及びベリファイ動作のタイミングを示す図。

【図14】第３状態に基づく書き込み動作におけるプログラム動作及びベリファイ動作との関係を示すダイアグラム。

【図15】第３状態に基づく書き込み動作におけるプログラム動作及びベリファイ動作のタイミングを示す図。

【図16】第１実施形態の変形例に係る書き込み動作のフローチャート。

【図17】第１実施形態の変形例に係る不揮発性メモリの閾値電圧分布の模式図。

【図18】第２実施形態に係るメモリシステムの構成を表すブロック図。

【図19】第２実施形態に係る書き込み動作のフローチャート。

【図20】第２実施形態に係る不揮発性メモリの閾値電圧分布の模式図。

【図21】第２実施形態に係る不揮発性メモリの閾値電圧分布の異なる模式図。

【図22】第２実施形態に係る不揮発性メモリの閾値電圧分布のさらに異なる模式図。

【図23】変形例に係る各分類とパラメータの対応関係を表すテーブル。

【図24】変形例に係る書き込み動作におけるプログラム動作とベリファイ動作とのタイミングを示す図。

【発明を実施するための形態】

【0007】

以下、発明を実施するための実施形態について、図面を参照して説明する。なお、図面は模式的なものであり、例えば厚さと平面寸法との関係、各層の厚さの比率等は現実のものとは異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し、説明を省略する。

【0008】

（第１実施形態）
図１に示すように、メモリシステム１は、不揮発性メモリ１００及びコントローラ２００を含む。メモリシステム１は、ホスト２により制御される。なお、メモリシステム１は半導体記憶装置の一例である。また、不揮発性メモリ１００は半導体記憶装置の一例である。

【0009】

コントローラ２００は、ホスト２から命令を受け取り、受け取った命令に基づいて不揮発性メモリ１００の動作を制御する。コントローラ２００は、例えば、制御回路の一部であっても良い。コントローラ２００は、例えば、ホストインターフェース回路（ホストＩ／Ｆ）２１０、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２２０、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２３０、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２４０、及びメモリインターフェース回路（メモリＩ／Ｆ）２５０を含む。コントローラ２００は、例えば、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）として構成されても良い。

【0010】

ホストＩ／Ｆ２１０は、ホストバスを介してホスト２に接続される。ホストＩ／Ｆ２１０は、コントローラ２００とホスト２との間の通信を司る。メモリＩ／Ｆ２５０は、コントローラ２００と不揮発性メモリ１００との間で制御信号を送受信する。メモリＩ／Ｆ２６０は、メモリバスを介して不揮発性メモリ１００に接続される。メモリバスは、例えばＮＡＮＤインターフェースに準拠した信号の送受信を行うバスである。

【0011】

ＲＯＭ２４０は、例えば、ファームウェアを記憶する。ＲＡＭ２３０は、例えば、ＲＯＭ２４０から読み出されたファームウェアを保持可能である。ＲＡＭ２３０は、ＣＰＵ２２０の作業領域として使用される。ＲＡＭ２３０は、ホスト２から受信したデータや、不揮発性メモリ１００から読み出されたデータを一時的に保持し、バッファ及びキャッシュとして機能する。

【0012】

ＣＰＵ２２０は、メモリシステム１全体の動作を制御する。ＣＰＵ２２０は、例えば、ＲＯＭ２４０からＲＡＭ２３０に読み出したファームウェアを実行する。

【0013】

不揮発性メモリ１００は、例えばＮＡＮＤ型フラッシュメモリである。なお、不揮発性メモリ１００は、ＮＡＮＤ型フラッシュメモリに限らず、ＮＯＲ型フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であっても良い。

【0014】

また、不揮発性メモリ１００は、例えば、劣化具合管理テーブルを記憶する。なお、劣化具合管理テーブルは、コントローラ２００又はホスト２に記憶されていても良い。

【0015】

図２に示すように、不揮発性メモリ１００は、入出力回路１１０、ロジックコントローラ１２０、レジスタセット１３０、シーケンサ１４０、電圧生成回路１５０、ロウデコーダ１６０、センスアンプモジュール１７０、及びメモリセルアレイ１８０を含む。なお、入出力回路１１０、ロジックコントローラ１２０、レジスタセット１３０、シーケンサ１４０、電圧生成回路１５０、ロウデコーダ１６０、及びセンスアンプモジュール１７０は、例えば、制御回路の一部であっても良い。

【0016】

入出力回路１１０は、コントローラ２００との間で信号を送受信する。信号は、例えば、データ、ステータス、アドレス、またはコマンドを含む。また、入出力回路１１０は、センスアンプモジュール１７０との間でデータを送受信する。

【0017】

ロジックコントローラ１２０は、コントローラ２００から受信した制御信号に基づいて、入出力回路１１０及びシーケンサ１４０を制御する。

【0018】

レジスタセット１３０は、例えば、ステータスレジスタ、アドレスレジスタ、及びコマンドレジスタを含む。ステータスレジスタは、ステータスを記憶する。アドレスレジスタは、アドレスを記憶する。コマンドレジスタは、コマンドを記憶する。

【0019】

シーケンサ１４０は、コマンドレジスタに保持されるコマンドに基づいて、不揮発性メモリ１００全体の動作を制御する。シーケンサ１４０は、ロウデコーダモジュール１６０、センスアンプモジュール１７０、及び電圧生成回路１５０を制御して、例えば、書き込み動作、読み出し動作、及び消去動作を実行する。

【0020】

電圧生成回路１５０は、シーケンサ１４０による制御に基づいて電圧を生成する。生成された電圧は、ロウデコーダ１６０、センスアンプモジュール１７０、及びメモリセルアレイ１８０に供給される。図３に示すように、電圧生成回路１５０は、例えば、書き込み動作、読み出し動作、及び消去動作でワード線ＷＬ０～ＷＬ７の中の動作対象、ビット線ＢＬ０～ＢＬｋの中の動作対象、及びソース線ＳＬに印加する電圧を生成する。電圧生成回路１５０は、生成したワード線ＷＬに印加する電圧をロウデコーダ１６０に供給する。電圧生成回路１５０は、生成したビット線に印加する電圧をセンスアンプモジュール１７０に供給する。電圧生成回路１５０は、生成したソース線ＳＬに印加する電圧をソース線ＳＬに供給する。

【0021】

ロウデコーダ１６０は、アドレスレジスタからロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダモジュール１６０は、デコードの結果に基づいて、動作を実行する対象のブロックＢＬＫを選択する。ロウデコーダモジュール１６０は、選択したブロックＢＬＫに、電圧生成回路１５０から供給される電圧を転送可能である。

【0022】

センスアンプモジュール１７０は、アドレスレジスタからカラムアドレスを受け取り、受け取ったカラムアドレスをデコードする。センスアンプモジュール１７０は、デコードの結果に基づいて、入出力回路１１０とメモリセルアレイ１８０との間でのデータの転送動作を実行する。

【0023】

メモリセルアレイ１８０は、複数のブロックＢＬＫを有する。ブロックＢＬＫは、例えばデータの消去単位となる。図３に示すように、ブロックＢＬＫは、ビット線ＢＬ０～ＢＬｋ及びワード線ＷＬ０～ＷＬ７に関連付けられた複数の記憶素子を含む。本実施形態において記憶素子は、メモリセルトランジスタＭＴ００～ＭＴ７０である。

【0024】

ブロックＢＬＫは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、ビット線ＢＬ０～ＢＬｋ（ｋは自然数）のうち対応するビット線に対応付けられる。ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ００～ＭＴ７０ならびに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＴ００～ＭＴ７０、ＭＴ０ｋ～ＭＴ７ｋは、制御ゲート及び電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２の各々は、動作時における、選択トランジスタＳＴ１及びＳＴ２を含むＮＡＮＤストリングＮＳの選択に使用される。

【0025】

また、ブロックＢＬＫは、複数のセルユニットＣＵを含む。セルユニットＣＵは、例えば、同一のワード線ＷＬに共通して接続される複数のメモリセルトランジスタＭＴの集合体である。本実施形態では、図３に示すようにセルユニットＣＵ０～ＣＵ７が含まれる。図４に示すように、本実施形態では、１つのメモリセルトランジスタＭＴは３ビットデータを保持可能である。この３ビットデータを、下位ビットからそれぞれ下位ビット、中位ビット、及び上位ビットとする。また、例えば、セルユニットＣＵの複数のメモリセルトランジスタＭＴに記憶された同位ビットの集合が、「１ページ」として定義される。すなわち、セルユニットＣＵに記憶された下位ビットの集合を下位ページ、中位ビットの集合を中位ページ、および上位ビットの集合を上位ページとする。なお、本実施形態において、セルユニットＣＵは、３ページの記憶容量を有する。データの書き込み動作及び読み出し動作は、ページ単位で行っても良いし、セルユニットＣＵ単位で行っても良い。本実施形態では、セルユニットＣＵ単位で読み出しを行う場合を説明する。

【0026】

図４に示すように、メモリセルトランジスタＭＴは、３ビットデータを保持可能であるため、閾値電圧に応じて８個の状態をとることが可能である。メモリセルトランジスタＭＴが閾値電圧に応じて取ることが可能な８個の状態を、閾値電圧の低い状態から順に、‘‘Ｅｒ’’状態、‘‘Ａ’’状態、‘‘Ｂ’’状態、‘‘Ｃ’’状態、‘‘Ｄ’’状態、‘‘Ｅ’’状態、‘‘Ｆ’’状態、‘‘Ｇ’’状態とする。

【0027】

“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶｒＡ未満であり、データの消去状態に相当する。“Ａ”状態のメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶｒＡ以上であり且つ読み出し電圧ＶｒＢ（＞ＶｒＡ）未満である。“Ｂ”状態のメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶｒＢ以上であり且つ読み出し電圧ＶｒＣ（＞ＶｒＢ）未満である。“Ｃ”状態のメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶｒＣ以上であり且つ電圧ＶｒＤ（＞ＶｒＣ）未満である。“Ｄ”状態のメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶｒＤ以上であり且つ読み出し電圧ＶｒＥ（＞ＶｒＤ）未満である。“Ｅ”状態のメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶｒＥ以上であり且つ読み出し電圧ＶｒＦ（＞ＶｒＥ）未満である。“Ｆ”状態のメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶｒＦ以上であり且つ読み出し電圧ＶｒＧ（＞ＶｒＦ）未満である。“Ｆ”状態のメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶｒＧ以上であり且つ電圧Ｖｒｅａｄ（＞ＶｒＧ）未満である。このように分布する８個の状態のうち、“Ｇ”状態が、閾値電圧の最も高い状態である。読み出し電圧ＶｒＡ?ＶｒＧは、読み出し電圧Ｖｒとも呼ばれ、読み出し動作において、読み出し対象である選択ワード線ＷＬ＿ｓｅｌに印加される。電圧Ｖｒｅａｄは、例えば、読み出し動作の際に、読み出し対象でない非選択ワード線ＷＬ＿ｕｓｅｌに印加される電圧であり、保持データにかかわらずメモリセルトランジスタＭＴをオンにする電圧である。

【0028】

閾値電圧分布は、下位ビット、中位ビット、及び上位ビットの３ビットデータを書き込むことで実現される。すなわち、“Ｅｒ”状態から“Ｇ”状態と、３ビットデータとの関係は次のように表すことができる。なお、上位ビット、中位ビット、及び下位ビットの順に示す。
“Ｅｒ”状態：“１１１”
“Ａ”状態：“１０１”
“Ｂ”状態：“００１”
“Ｃ”状態：“０１１”
“Ｄ”状態：“０１０”
“Ｅ”状態：“１１０”
“Ｆ”状態：“１００”
“Ｇ”状態：“０００”
このように、閾値電圧分布において隣り合う２つの状態に対応するデータ間では、３ビットのうちの１ビットのみが変化する。したがって、下位ビットを読み出す際には下位ビットの値が変化する境界に相当する電圧である、読み出し電圧ＶｒＤを用いればよい。なお、中位ビット及び上位ビットにおいても同様である。なお、本実施形態ではメモリセルトランジスタＭＴは、３ビットデータを保持可能であるとして説明したがこれに限定されない。メモリセルトランジスタＭＴは、１ビットデータ又は２ビットデータを保持可能であっても良いし、４ビット以上のデータを保持可能であっても良い。

【0029】

本実施形態の書き込み動作の説明にあたり、まず、標準書き込み動作について、図５及び図６を用いて説明する。書き込み動作は、プログラム動作とベリファイ動作の組み合わせを繰り返して行うループの動作である。図５及び図６では、ループの動作が１９回繰り返されることによって、データが書き込まれる場合を例に示している。本実施形態では、このループの動作が、図５及び図６に示すように行われる書き込み動作を標準書き込み動作とする。なお、ループの動作が繰り返される回数をループ回数とする。プログラム電圧ＶＰＧＭは、ループ回数が増えるごとに増加していく。すなわち、２回目のループのプログラム電圧ＶＰＧＭ２は１回目のループのプログラム電圧ＶＰＧＭ１より大きい。また、ベリファイ電圧Ｖｆｙは、メモリセルトランジスタＭＴの“Ａ”状態～“Ｇ”状態のそれぞれに応じたベリファイ電圧ＶｆｙＡ～ＶｆｙＧを有する。

【0030】

図５に示すように、１回目及び２回目のループでは、ベリファイ動作は“Ａ”状態のみを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬ＿ｓｅｌにはベリファイ電圧ＶｆｙＡが印加され、ベリファイ電圧ＶｆｙＢ～ＶｆｙＧは印加されない。３回目及び４回目のループでは、ベリファイ動作は“Ａ”状態と“Ｂ”状態とを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬ＿ｓｅｌにはベリファイ電圧ＶｆｙＡ及びＶｆｙＢが順次印加され、ベリファイ電圧ＶｆｙＣ～ＶｆｙＧは印加されない。

【0031】

５回目及び６回目のループでは、ベリファイ動作は“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態を対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬ＿ｓｅｌにはベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、及びＶｆｙＣが順次印加され、ベリファイ電圧ＶｆｙＤ～ＶｆｙＧは印加されない。そして、“Ａ”状態を対象としたベリファイ動作は、６回目のループで完了する。これは、例えば６回のループ回数で“Ａ”状態へのプログラムはほぼ完了するということが経験的に求められるからである。

【0032】

また、７回目及び８回目のループでは、ベリファイ動作は“Ｂ”状態、“Ｃ”状態、及び“Ｄ”状態を対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬ＿ｓｅｌにはベリファイ電圧ＶｆｙＢ、ＶｆｙＣ、及びＶｆｙＤが順次印加される。そして、“Ｂ”状態を対象としたベリファイ動作は、８回目の書き込み動作で完了する。更に、９回目及び１０回目のループでは、ベリファイ動作は“Ｃ”状態、“Ｄ”状態、及び“Ｅ”状態を対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬ＿ｓｅｌにはベリファイ電圧ＶｆｙＣ、ＶｆｙＤ、及びＶｆｙＥが順次印加される。そして、“Ｃ”状態を対象としたベリファイ動作は、１０回目のループで完了する。以降、同様にして“Ｇ”状態の書き込みまで行われ、ループは最大で１９回繰り返される。

【0033】

図６に示すように、１回目及び２回目のループでは、ベリファイ動作は“Ａ”状態のみを対象にして行われる。つまり、１回のプログラム動作に対してベリファイ動作は１回行われる。３回目及び４回目のループでは、ベリファイ動作は“Ａ”状態と“Ｂ”状態とを対象にして行われる。つまり、１回のプログラム動作に対してベリファイ動作は２回行われる。５回目から１２回目までのループでは、１回のプログラム動作に対してベリファイ動作は３回行われる。以降も、１回のプログラム動作に対して、設定された所定のレベルのベリファイ動作が行われる。最終的には、１９回のループで、プログラム動作が１９回、ベリファイ動作が４２回行われる。

【0034】

なお、ベリファイ動作が上限回数まで実施されることを想定している。図５に示したように、“Ａ”状態を対象とするベリファイ動作は、１回目のループから６回目のループにかけて最大で６回実行され得る。また、“Ｂ”状態を対象とするベリファイ動作は、３回目のループから８回目のループにかけて最大で６回実行され得る。他の状態についても同様である。ここで、例えば、“Ａ”状態に書き込まれるメモリセルトランジスタＭＴは複数存在する。したがって、厳密には、例えば、“Ａ”状態に書き込まれるメモリセルトランジスタＭＴの全てが５回目のループにおいて“Ａ”状態を対象とするベリファイ動作にパスした場合は、６回目のループにおいてベリファイ動作が実行されないということも有りえる。これは、以下の説明についても同様である。

【0035】

なお、１回目のプログラム動作で選択ワード線ＷＬ＿ｓｅｌに印加される電圧ＶＰＧＭ１や、２回目以降のプログラム動作における電圧ＶＰＧＭの増加量、そして、各レベルにおけるベリファイ動作が開始するループは、書き込みが速いワーストケースを想定して設定されており、ターゲットレベルを超えた書き込みが行われないよう十分にマージンが確保されている。

【0036】

続いて、図７乃至図１５を用いて本実施形態に係る消去動作及び書き込み動作を説明する。
図７に示すように、コントローラ２００は、例えばホスト２からの消去動作の命令を受けてブロックＢＬＫの消去動作を行う（Ｓ１１０）。消去動作が行われると、消去動作対象のブロックＢＬＫのメモリセルトランジスタＭＴの閾値電圧分布は“Ｅｒ”状態となる。

【0037】

コントローラ２００は、消去動作対象のブロックＢＬＫに含まれるセルユニットＣＵ毎の特徴量を測定する（Ｓ１３０）。特徴量を測定することによって、例えばセルユニットＣＵの特性をモニタする。特徴量は、メモリセルトランジスタＭＴの劣化具合と関連する。本実施形態では、特徴量はメモリセルトランジスタＭＴの閾値電圧分布幅である。例えば、消去動作後の“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値電圧分布幅が広いほど、メモリセルトランジスタＭＴの劣化具合が高いと考えられる。

【0038】

本実施形態において、特徴量の測定にあたり、消去動作対象のブロックＢＬＫに含まれるセルユニットＣＵを対象に読み出し動作を行う。例えば、図８に示すように、読み出し電圧Ｖｒを読み出し電圧ＶｒＡから読み出し電圧ＶｒＡ１、ＶｒＡ２、ＶｒＡ３、・・・、ＶｒＡｎ－１、ＶｒＡｎへと変化させて“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値電圧分布幅を測定する。なお、読み出し電圧ＶｒＡ１は読み出し電圧Ｖｒ－ΔＶｒＡである。読み出し電圧ＶｒＡ２は読み出し電圧Ｖｒ－２ΔＶｒＡである。以下同様に、読み出し電圧ＶｒＡｎは読み出し電圧Ｖｒ－ｎΔＶｒＡである。読み出し電圧Ｖｒを変化させることにより、消去動作対象のブロックＢＬＫに含まれるセルユニットＣＵのメモリセルトランジスタＭＴの閾値電圧分布幅の広さを測定する。

【0039】

なお、メモリセルトランジスタＭＴの閾値電圧分布幅の測定において、読み出し電圧Ｖｒの印加方法は上記に限定されない。メモリセルトランジスタＭＴは、劣化具合が高い場合、１回の消去動作において消去電圧を印加する回数が増えることがある。したがって、Ｓ１１０の消去動作において、消去電圧を印加した回数に基いて最初に印加する読み出し電圧Ｖｒを選択しても良い。印加する読み出し電圧Ｖｒは、読み出し電圧ＶｒＡ、ＶｒＡ２、ＶｒＡ４、・・・のように一定間隔を空けても良い。

【0040】

コントローラ２００は、Ｓ１３０において測定した特徴量に基づいてセルユニットＣＵの分類を行う（Ｓ１５０）。図９に示す劣化具合管理テーブルは、複数のブロックＢＬＫの各々に含まれるセルユニットＣＵの劣化具合が管理されている。そのため、分類が行われると、劣化具合管理テーブルに分類が記録される。

【0041】

例えば、本実施形態では、コントローラ２００により、セルユニットＣＵは第１状態～第５状態の何れかに分類される。セルユニットＣＵに含まれるメモリセルトランジスタＭＴのうち一番広い閾値電圧分布幅が第１の幅Ｗ１より小さい場合、セルユニットＣＵは第１状態に分類される。セルユニットＣＵに含まれるメモリセルトランジスタＭＴのうち一番広い閾値電圧分布幅が第２の幅Ｗ２（＞Ｗ１）より小さい場合、セルユニットＣＵは第２状態に分類される。セルユニットＣＵに含まれるメモリセルトランジスタＭＴのうち一番広い閾値電圧分布幅が第３の幅Ｗ３（＞Ｗ２）より小さい場合、セルユニットＣＵは第３状態に分類される。セルユニットＣＵに含まれるメモリセルトランジスタＭＴのうち一番広い閾値電圧分布幅が第４の幅Ｗ４（＞Ｗ３）より小さい場合、セルユニットＣＵは第４状態に分類される。セルユニットＣＵに含まれるメモリセルトランジスタＭＴのうち一番広い閾値電圧分布幅が第４の幅Ｗ４以上の場合、セルユニットＣＵは第５状態に分類される。

【0042】

コントローラ２００は、劣化具合管理テーブルに基づいて書き込み動作におけるパラメータを設定する（Ｓ１７０）。

【0043】

コントローラ２００は、設定されたパラメータに基づいて書き込み動作を行う（Ｓ１９０）。図１０に示すように、設定されたパラメータによって、書き込み動作におけるベリファイ動作が異なる。

【0044】

例えば、第１状態に分類されたセルユニットＣＵを対象とした書き込み動作では、図１１に示すようにベリファイ動作は全て省略される。すなわち書き込み動作において、１９回のループで、プログラム動作が１９回、ベリファイ動作が０回行われる。

【0045】

第２状態に分類されたセルユニットＣＵを対象とした書き込み動作では、図１２に示すようにベリファイ動作は“Ａ”状態及び“Ｂ”状態のみを対象にして行われる。１回目から４回目のループは図５の標準書き込み動作と同じため省略する。５回目及び６回目のループでは、ベリファイ動作は“Ａ”状態と“Ｂ”状態とを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬ＿ｓｅｌにはベリファイ電圧ＶｆｙＡ及びＶｆｙＢが順次印加され、ベリファイ電圧ＶｆｙＣ～ＶｆｙＧは印加されない。７回目及び８回目のループでは、ベリファイ動作は“Ｂ”状態のみを対象にして行われる。つまり、選択ワード線ＷＬ＿ｓｅｌにはベリファイ電圧ＶｆｙＢが印加される。したがって、図１３に示すように、９回目のループ以降はプログラム動作のみが行われる。すなわち、１９回のループで、プログラム動作が１９回、ベリファイ動作が１２回行われる。

【0046】

第３状態に分類されたセルユニットＣＵを対象とした書き込み動作では、図１４に示すようにベリファイ動作は“Ａ”状態、“Ｂ”状態、“Ｃ”状態、及び“Ｄ”状態のみを対象にして行われる。１回目から８回目のループは図５の標準書き込み動作と同じため省略する。９回目及び１０回目のループでは、ベリファイ動作は“Ｃ”状態と“Ｄ”状態とを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬ＿ｓｅｌにはベリファイ電圧ＶｆｙＣ及びＶｆｙＤが順次印加される。１１回目及び１２回目のループでは、ベリファイ動作は"Ｄ"状態のみを対象にして行われる。つまり、選択ワード線ＷＬ＿ｓｅｌにはベリファイ電圧ＶｆｙＤが印加される。したがって、図１５に示すように、１３回目のループ以降はプログラム動作のみが行われる。すなわち、１９回のループで、プログラム動作が１９回、ベリファイ動作が２４回行われる。

【0047】

第４状態に分類されたセルユニットＣＵを対象とした書き込み動作では、図５に示すような標準書き込み動作が行われる。すなわち、ベリファイ動作は省略されない。

【0048】

第５状態に分類されたセルユニットＣＵを対象とした書き込み動作では、例えば、第４状態と同様に標準書き込み動作が行われる。また、例えば、ブロックＢＬＫ内のセルユニットＣＵの半数が第５状態に分類された場合、当該ブロックＢＬＫをバッドブロックとみなす。その場合、セルユニットＣＵの半数が第５状態に分類されたブロックＢＬＫは書き込み動作の対象外となる。したがって、セルユニットＣＵの半数が第５状態に分類されたブロックＢＬＫに対する書き込み動作は行われない。尚、前述した第１状態乃至第５状態に分類されたセルユニットＣＵを対象とした書き込み動作では、当該ブロックＢＬＫはバッドブロックでないとみなしている。また、ブロックＢＬＫ内のセルユニットＣＵの半数が第５状態に分類された場合、当該ブロックＢＬＫをバッドブロックとみなすとしたが、当該ブロックＢＬＫをバッドブロックとみなすブロックＢＬＫ内のセルユニットＣＵの数はこれに限定されない。

【0049】

以上より、本実施形態における消去動作及び書き込み動作が完了する。

【0050】

なお、本実施形態では分類を５個としたが、４個以下であっても良いし、６個以上であっても良い。また、各分類によっていずれのベリファイ動作を省略するかは任意である。例えば、第２状態に分類されたセルユニットＣＵに対する書き込み動作において、６回目、１２回目、及び１８回目のループのみベリファイ動作を行っても良い。第３状態に分類されたセルユニットＣＵに対する書き込み動作において、４回目、８回目、１２回目、及び１６回目のループのみベリファイ動作を行っても良い。第４状態及び第５状態に分類されたセルユニットＣＵに対する書き込み動作において、偶数回目のループのみベリファイ動作を行っても良い。

【0051】

また、本実施形態では、消去動作が行われる度に特徴量を測定するがこれに限定されない。例えば、１回の消去動作において、印加した消去電圧の回数が変更された場合に特徴量を測定しても良い。一定回数消去動作が行われた場合に特徴量を測定しても良い。

【0052】

本実施形態によれば、書き込み単位であるセルユニットＣＵ毎にメモリセルトランジスタＭＴの特徴量を測定し、特徴量に基づいてメモリセルトランジスタＭＴの劣化具合をモニタし、セルユニットＣＵを分類することができる。そのため、書き込み単位のセルユニットの劣化具合に応じて書き込み動作を変更することが可能であり、メモリシステム１の信頼性を向上させることができる。また、劣化具合の低いメモリセルトランジスタＭＴを対象とする書き込み動作において、ベリファイ動作の回数を省略することによって、書き込み動作に係る時間を短縮することが可能である。

【0053】

（第１実施形態の変形例１）
変形例１において、特徴量はメモリセルトランジスタＭＴの閾値電圧分布幅の中央値である。図７のＳ１１０は第１実施形態と同様である。Ｓ１３０において、本実施形態では、コントローラ２００は、まず第１実施形態と同様にメモリセルトランジスタＭＴの閾値電圧分布幅を求める。そして、メモリセルトランジスタＭＴの閾値電圧分布幅の測定に基づいて、閾値電圧分布幅の中央値を求める。以上より、本実施形態における特徴量であるメモリセルトランジスタＭＴの閾値電圧分布幅の中央値を測定する。

【0054】

コントローラ２００は、Ｓ１３０において測定した特徴量に基づいてセルユニットＣＵの分類を行う（Ｓ１５０）。例えば、セルユニットＣＵに含まれるメモリセルトランジスタＭＴの閾値電圧分布の幅の中央値が、第１基準値からどれだけずれているかで分類を行う。具体的には、セルユニットＣＵに含まれるメモリセルトランジスタＭＴの閾値電圧分布幅が第１基準値から第１の値Ｍ１ずれている場合、セルユニットＣＵは第１状態と判断される。なお、本実施形態において第１基準値は、例えば図４に示すような正規分布の場合の閾値電圧分布幅である。セルユニットＣＵに含まれるメモリセルトランジスタＭＴの閾値電圧分布幅が第１基準値から第２の値Ｍ２（＞Ｍ１）ずれている場合、セルユニットＣＵは第２状態と判断される。セルユニットＣＵに含まれるメモリセルトランジスタＭＴの閾値電圧分布幅が第１基準値から第３の値Ｍ３（＞Ｍ２）ずれている場合、セルユニットＣＵは第３状態と判断される。セルユニットＣＵに含まれるメモリセルトランジスタＭＴの閾値電圧分布幅が第１基準値から第４の値Ｍ４（＞Ｍ３）ずれている場合、セルユニットＣＵは第４状態と判断される。セルユニットＣＵに含まれるメモリセルトランジスタＭＴの閾値電圧分布幅が第１基準値から第５の値Ｍ５（＞Ｍ４）ずれている場合、セルユニットＣＵは第５状態と判断される。

【0055】

Ｓ１７０以降は第１実施形態と同様であるため省略する。以上より、本実施形態における消去動作及び書き込み動作が完了する。

【0056】

（第１実施形態の変形例２）
第１実施形態と異なる点は、特徴量を測定するタイミングが異なる点である。以下、第１実施形態と異なる点のみ記載する。

【0057】

変形例２において、特徴量を測定するタイミングは、書き込み動作を行う前である。予備書き込み動作は、書き込み動作を行う前に行われる。予備書き込み動作は、データリテンションの影響を抑制するために行われる標準書き込み動作よりも弱い書き込み動作である。データリテンションとは、時間が経過したり温度などの環境が変化したりすると、メモリセルトランジスタＭＴの閾値電圧分布が低下することである。

【0058】

図１６及び図１７を用いて本実施形態に係る書き込み動作を説明する。
図１６に示すように、コントローラ２００は、例えばホスト２からの書き込み動作の命令を受けてブロックＢＬＫの予備書き込み動作を行う（Ｓ２１０）。予備書き込み動作を行うことにより、図１７に示すように、点線で示す“Ｅｒ”状態の閾値電圧分布が実線の閾値電圧分布に変化する。なお、予備書き込み動作は、データリテンションの影響を抑制するために行われるため、“Ｅｒ”状態から“Ａ”状態等に状態が変化するわけではない。

【0059】

コントローラ２００は、消去動作対象のブロックＢＬＫに含まれるセルユニットＣＵ毎の特徴量を測定する（Ｓ１３０）。本実施形態では、第１実施形態と同様に、特徴量はメモリセルトランジスタＭＴの閾値電圧分布幅である。例えば、予備書き込み動作後の“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値電圧分布幅が広いほど、メモリセルトランジスタＭＴの劣化具合が高いと考えられる。なお、Ｓ１３０～Ｓ１９０の説明は第１実施形態と同様のため省略する。

【0060】

以上より、本実施形態における消去動作及び書き込み動作が完了する。

【0061】

（第１実施形態の変形例３）
変形例３において、変形例２と同様に書き込み動作を行う前に予備書き込み動作が行われる。また、特徴量は変形例１と同様にメモリセルトランジスタＭＴの閾値電圧分布幅の中央値である。図１６のＳ２１０は変形例２と同様である。Ｓ１３０において、本実施形態では、コントローラ２００は、まず第１実施形態と同様にメモリセルトランジスタＭＴの閾値電圧分布幅を求める。そして、メモリセルトランジスタＭＴの閾値電圧分布幅の測定に基づいて、閾値電圧分布幅の中央値を求める。以上より、本実施形態における特徴量であるメモリセルトランジスタＭＴの閾値電圧分布幅の中央値を測定する。

【0062】

Ｓ１５０以降は第１実施形態と同様であるため省略する。以上より、本実施形態における書き込み動作が完了する。

【0063】

（第２実施形態）
第１実施形態とは、人工知能（以下、ＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｉｇｅｎｃｅ）と称する）を用いて分類する点が異なる。

【0064】

図１８に示すように、メモリシステム１は、不揮発性メモリ１００及びコントローラ２００を含む。コントローラ２００は、例えば、ホストＩ／Ｆ２１０、ＣＰＵ２２０、ＲＡＭ２３０、ＲＯＭ２４０、メモリＩ／Ｆ２５０、及びＡＩチップ２６０を含む。

【0065】

ＡＩチップ２６０は、ＡＩの演算処理を高速化するための半導体チップである。ＡＩの演算処理には、例えば、膨大なデータの統計から特徴の組み合わせパターンを作り出す学習プロセスと、学習プロセスで生成したパターンに基づいて入力データを識別する識別プロセスとがある。本実施形態において、例えば、ＡＩチップ２６０は、あらかじめメモリセルトランジスタＭＴの様々な閾値電圧分布と当該メモリセルトランジスタＭＴの劣化具合との組み合わせパターンを作り出す学習プロセスが行われている。そのため、本実施形態では、ＡＩチップ２６０は識別プロセスを行う。なお、ＡＩチップ２６０はソフトウェアであっても良い。ＡＩチップは、コントローラ２００に含まれているとしたが、コントローラ２００の外部に設けられていても良い。

【0066】

続いて、図１９を用いて本実施形態に係る消去動作及び書き込み動作について説明する。
コントローラ２００は、例えばホスト２からの消去動作の命令を受けてブロックＢＬＫの消去動作を行う（Ｓ３１０）。消去動作が行われると、消去動作対象のブロックＢＬＫのメモリセルトランジスタＭＴの閾値電圧分布は“Ｅｒ”状態となる。

【0067】

コントローラ２００は、消去動作対象のブロックＢＬＫに含まれるセルユニットＣＵ毎の特徴量を測定する（Ｓ３２０）。本実施形態では、特徴量はメモリセルトランジスタＭＴの閾値電圧分布幅及びメモリセルトランジスタＭＴの閾値電圧分布幅の中央値である。

【0068】

コントローラ２００は、例えばホスト２からの書き込み動作の命令を受けてブロックＢＬＫの予備書き込み動作を行う（Ｓ３３０）。予備書き込み動作によってデータリテンションの影響を抑制することが可能である。

【0069】

コントローラ２００は、予備書き込み動作対象のセルユニットＣＵ毎の特徴量を測定する（Ｓ３４０）。本実施形態では、特徴量はメモリセルトランジスタＭＴの閾値電圧分布幅及びメモリセルトランジスタＭＴの閾値電圧分布幅の中央値である。

【0070】

コントローラ２００は、ＡＩチップ２６０を用いて、Ｓ３２０及びＳ３４０において測定した特徴量を入力データとしてセルユニットＣＵの分類を出力する（Ｓ３５０）。

【0071】

コントローラ２００は、劣化具合管理テーブルに基づいて、ＡＩチップ２６０から出力された分類から書き込み動作におけるパラメータを設定する（Ｓ３６０）。

【0072】

コントローラ２００は、設定されたパラメータに基づいて書き込み動作を行う（Ｓ３７０）。以上より、本実施形態における消去動作及び書き込み動作が完了する。

【0073】

なお、本実施形態において特徴量はメモリセルトランジスタＭＴの閾値電圧分布幅及びメモリセルトランジスタＭＴの閾値電圧分布幅の中央値としたが、Ｓ３２０及びＳ３４０において読み出し電圧ＶｒＡ、ＶｒＡ１、ＶｒＡ２、・・・、ＶｒＡｎを用いて読み出した結果そのものを特徴量としても良い。上記、メモリセルトランジスタＭＴの閾値電圧分布幅及びメモリセルトランジスタＭＴの閾値電圧分布幅の中央値、読み出し電圧ＶｒＡ、ＶｒＡ１、ＶｒＡ２、・・・、ＶｒＡｎを用いて読み出した結果のうちいずれか一つであっても良い。また、消去動作後の特徴量測定（Ｓ３２０）及び予備書き込み動作後の特徴量測定（Ｓ３４０）は、いずれか一つであっても良い。

【0074】

したがって、ＡＩチップ２６０に入力する特徴量は、消去動作対象のブロックＢＬＫに含まれるセルユニットＣＵのメモリセルトランジスタＭＴの閾値電圧分布幅、消去動作対象のブロックＢＬＫに含まれるメモリセルトランジスタＭＴの閾値電圧分布幅の中央値、消去動作対象のブロックＢＬＫに含まれるメモリセルユニットＣＵを読み出し電圧ＶｒＡ、ＶｒＡ１、ＶｒＡ２、・・・、ＶｒＡｎを用いて読み出した結果、予備書き込み動作対象のセルユニットＣＵのメモリセルトランジスタＭＴの閾値電圧分布幅、予備書き込み動作対象のセルユニットＣＵのメモリセルトランジスタＭＴの閾値電圧分布幅の中央値、及び予備書き込み動作対象のセルユニットＣＵを読み出し電圧ＶｒＡ、ＶｒＡ１、ＶｒＡ２、・・・、ＶｒＡｎを用いて読み出した結果のうち少なくとも一つが入力されればよい。

【0075】

本実施形態によれば、第１実施形態と同様の効果を得ることができる。また、ＡＩチップ２６０を用いて分類することにより、正規分布には近くない不規則で複雑な形状の閾値電圧分布に対応することが可能となる。

【0076】

例えば、図２０の実線に示すように閾値電圧分布の下裾が拡がっている場合は、メモリセルトランジスタＭＴの閾値電圧分布幅の測定ではメモリセルトランジスタＭＴの実際の閾値電圧分布を取得し難い。また、図２１の実線に示すように閾値電圧分布の頂点が複数存在する場合、メモリセルトランジスタＭＴの閾値電圧分布幅又はメモリセルトランジスタＭＴの閾値電圧分布幅の中央値の測定では、実際のメモリセルトランジスタＭＴの閾値電圧分布を取得し難い。図２２の実線に示すように閾値電圧分布が複数に分かれて存在する場合、メモリセルトランジスタＭＴの閾値電圧分布幅又はメモリセルトランジスタＭＴの閾値電圧分布幅の中央値では、実際のメモリセルトランジスタＭＴの閾値電圧分布を取得し難い。

【0077】

以上のような取得し難い閾値電圧分布の形状であっても、あらかじめＡＩチップ２６０においてメモリセルトランジスタＭＴの様々な閾値電圧分布と当該メモリセルトランジスタＭＴの劣化具合との組み合わせパターンを作り出す学習プロセスが行われているため、実際のメモリセルトランジスタＭＴの閾値電圧分布を取得しやすくなる。したがって、第１実施形態と比較して、様々な形状の閾値電圧分布に対してより正確な分類を行うことができる。

【0078】

（変形例）
第１及び第２実施形態において、分類によって書き込み動作におけるベリファイ動作を変更したがこれに限定されない。図２３及び図２４に示すように、プログラム電圧ＶＰＧＭを変更しても良い。消去動作後又は予備書き込み動作後の“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値電圧分布幅が広いほど、メモリセルトランジスタＭＴの劣化具合が高いと考えられる。そのためメモリセルトランジスタＭＴの劣化具合が高い場合、例えばループ回数が減少する。目的のデータを正確に書き込むために、メモリセルトランジスタＭＴの劣化具合が高い場合には、１回のループのプログラム電圧ＶＰＧＭを低くすることが可能である。

【0079】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0080】

１・・・メモリシステム、２・・・ホスト、１００・・・不揮発性メモリ、１１０・・・入出力回路、１２０・・・ロジックコントローラ、１３０・・・レジスタセット、１４０・・・シーケンサ、１５０・・・で夏生成回路、１６０・・・ロウデコーダ、１７０・・・センスアンプモジュール、１８０・・・メモリセルアレイ、２００・・・コントローラ、２１０・・・ホストＩ／Ｆ、２２０・・・ＣＰＵ、２３０・・・ＲＡＭ、２４０・・・ＲＯＭ、２５０・・・メモリＩ／Ｆ、２６０・・・ＡＩチップ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】