特開 2024-40114 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024040114

(43)【公開日】2024-03-25

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/739 20060101AFI20240315BHJP

   H01L 29/78 20060101ALI20240315BHJP

   H01L 21/336 20060101ALI20240315BHJP

【ＦＩ】

H01L29/78 655A

H01L29/78 652Q

H01L29/78 653C

H01L29/78 652M

H01L29/78 652C

H01L29/78 652J

H01L29/78 655E

H01L29/78 658A

H01L29/78 658F

H01L29/78 655G

H01L29/78 658H

【審査請求】未請求

【請求項の数】19

【出願形態】ＯＬ

(21)【出願番号】P 2023109122

(22)【出願日】2023-07-03

(31)【優先権主張番号】P 2022144245

(32)【優先日】2022-09-12

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】廣瀬 雅史

(72)【発明者】

【氏名】松浦 仁

(57)【要約】

【課題】Ｐ型フローティング領域内の正孔蓄積を抑制して、絶縁ゲート型バーポーラトランジスタなどの半導体装置のスイッチング時間を改善するための技術を提供する。
【解決手段】半導体装置は、半導体基板に形成されたトレンチゲートおよびトレンチエミッタと、トレンチゲートおよびトレンチエミッタに挟まれた半導体基板に形成された第１導電型のフローティング領域と、を有する。フローティング領域の底部は、トレンチゲートおよびトレンチエミッタの底部より下側に位置しており、フローティング領域は、フローティング領域の表面側に、結晶欠陥形成領域を有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１主面、および前記第１主面と反対側の第２主面を有する半導体基板と、
前記半導体基板に形成された第１トレンチ、および第２トレンチと、
前記第１トレンチに、第１ゲート絶縁膜を介して埋め込まれた、第１トレンチエミッタと、
前記第２トレンチに、第２ゲート絶縁膜を介して埋め込まれた、第１トレンチゲートと、
前記第１トレンチエミッタと第１トレンチゲートとの間の前記半導体基板に形成された、フローティング領域と、
前記フローティング領域内の前記第１主面に近い位置に局所的に形成された、結晶欠陥を含む結晶欠陥領域と、を有し、
断面視において、前記フローティング領域は、前記第１トレンチの底面と、前記第２トレンチの底面とを覆うように形成され、
平面視、および断面視において、前記結晶欠陥領域は、前記第１トレンチ、および前記第２トレンチから離間して設けられている、半導体装置。

【請求項2】

前記結晶欠陥領域は、前記フローティング領域内に位置し、前記第１トレンチ、および前記第２トレンチと接していない、請求項１に記載の半導体装置。

【請求項3】

平面視において、前記第１トレンチの前記第２トレンチが形成された方向とは反対の方向の、前記半導体基板に形成された第３トレンチと、
前記第３トレンチに、第３ゲート絶縁膜を介して埋め込まれた、第２トレンチエミッタと、
前記第１トレンチエミッタと前記第２トレンチエミッタとの間の前記第１主面に形成された第１ベース領域と、
前記第１トレンチエミッタ、前記第２トレンチエミッタ、前記第１トレンチゲート、前記第１ベース領域、および前記結晶欠陥領域を覆うように前記第１主面上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、前記第１主面に達する第１コンタクト部材と、
前記層間絶縁膜上に形成されたエミッタ電極と、
をさらに備え、
前記第１コンタクト部材は、前記第１トレンチエミッタ、前記第２トレンチエミッタ、前記第１ベース領域、および前記エミッタ電極と接続する、請求項１に記載の半導体装置。

【請求項4】

前記結晶欠陥領域内の結晶欠陥の密度が最大となる箇所は、前記第１主面の近くに位置する、請求項１に記載の半導体装置。

【請求項5】

前記結晶欠陥の密度の最大は、１０^３個／ｃｍ²以下である、請求項１に記載の半導体装置。

【請求項6】

平面視において、前記第１トレンチエミッタ、および前記第１トレンチゲートは第一方向に延在され、前記第一方向と交差する第二方向に並んで配置される、請求項１に記載の半導体装置。

【請求項7】

前記層間絶縁膜を貫通し、前記第１主面に達するコンタクトホールと、
前記コンタクトホール内において、前記第１主面から前記第２主面に向かって形成され、平面視において、前記第１トレンチエミッタ、前記第１ベース領域、および前記第２トレンチエミッタを跨ぐように形成されたリセスをさらに備え、
前記第１コンタクト部材は、前記コンタクトホールと前記リセスとに埋め込まれて形成される、請求項３に記載の半導体装置。

【請求項8】

平面視において、前記第２トレンチの前記第１トレンチが形成された方向とは反対の方向の、前記半導体基板に形成された第４トレンチと、
前記第４トレンチに、第４ゲート絶縁膜を介して埋め込まれた、第２トレンチゲートと、
前記第１トレンチゲートと前記第２トレンチゲートとの間の前記半導体基板に形成された第２ベース領域と、
前記第２ベース領域上の、前記第１主面に形成された、エミッタ領域と、
前記層間絶縁膜を貫通し、前記第１主面に達する第２コンタクト部材と、
をさらに備え、
前記第２コンタクト部材は、前記第２ベース領域および前記エミッタ領域と接続する、請求項３に記載の半導体装置。

【請求項9】

前記第１主面上に形成され、前記第１トレンチゲートおよび前記第２トレンチゲートと電気的に接続するゲート電極と、
前記第２主面上に形成されたコレクタ電極と、
をさらに備え、
前記エミッタ電極は前記第１トレンチエミッタ、前記第２トレンチエミッタ、前記第１ベース領域、前記第２ベース領域および、前記エミッタ領域と電気的に接続し、
前記エミッタ電極、前記ゲート電極、および前記コレクタ電極は、IGBTを構成する、請求項８に記載の半導体装置。

【請求項10】

前記結晶欠陥領域は、前記ＩＧＢＴのオフ状態において、前記フローティング領域が空乏化しない領域に形成される、請求項９に記載の半導体装置。

【請求項11】

（ａ）第１主面、および前記第１主面と反対側の第２主面を有する半導体基板に、第２導電型の第１ホールバリア領域および前記第２導電型の第２ホールバリア領域を形成する工程、
（ｂ）前記第１ホールバリア領域と前記第２ホールバリア領域との間の前記半導体基板に、前記第２導電型とは反対の第1導電型のフローティング領域を形成する工程、
（ｃ）前記フローティング領域内の前記第１主面に近い位置に局所的に形成された、結晶欠陥を含む結晶欠陥領域を形成する工程、
（ｄ）平面視において、前記フローティング領域を挟むように形成された第１トレンチおよび、第２トレンチを形成する工程、
（ｅ）前記（ｄ）工程後、前記第１トレンチの側面、および前記第２トレンチの側面に、それぞれ第１ゲート絶縁膜、および第２ゲート絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１トレンチ内に前記第１ゲート絶縁膜を介して第１トレンチエミッタを形成し、前記第２トレンチ内に前記第２ゲート絶縁膜を介して第１トレンチゲートを形成する工程、
断面視において、前記フローティング領域は、前記第１トレンチの底面と、前記第２トレンチの底面とを覆うように形成され
平面視、および断面視において、前記結晶欠陥領域は、前記第１トレンチ、および前記第２トレンチから離間して設けられる、半導体装置の製造方法。

【請求項12】

前記結晶欠陥領域は、前記フローティング領域内に位置し、前記第１トレンチ、および前記第２トレンチと接していない、請求項１１に記載の半導体装置の製造方法。

【請求項13】

（ｇ）前記（ｆ）工程後、前記第１ホールバリア領域上の前記第１主面に前記第２導電型の第１ベース領域を形成する工程、
（ｈ）前記（ｇ）工程後、前記第１トレンチエミッタ、前記第２トレンチエミッタ、前記第１トレンチゲート、および前記結晶欠陥領域を覆うように前記第１主面上に形成された層間絶縁膜を形成する工程、
（ｉ）前記（ｈ）工程後、前記第１ベース領域上の前記層間絶縁膜を貫通し、前記第１主面に達する第１コンタクトホールを形成する工程、
（ｊ）前記（ｉ）工程後、前記第１コンタクトホール内に第１コンタクト部材を形成する工程、
（ｋ）前記（ｊ）工程後、前記層間絶縁膜上にエミッタ電極を形成する工程、
をさらに備え、
前記（ｄ）工程では、平面視において、前記第１ホールバリア領域を前記第１トレンチと挟むように形成された第３トレンチをさらに形成し、
前記（ｅ）工程では、前記第３トレンチの側面に第３ゲート絶縁膜をさらに形成し、
前記（ｆ）工程では、前記第３トレンチ内に前記第３ゲート絶縁膜を介して第２トレンチエミッタをさらに形成し、
前記第１コンタクト部材は、前記第１トレンチエミッタ、前記第１ベース領域、前記第２トレンチエミッタおよび前記エミッタ電極と接続される、請求項１１に記載の半導体装置の製造方法。

【請求項14】

前記（ｄ）工程では、前記第２ホールバリア領域を前記第２トレンチと挟むように形成された第４トレンチをさらに形成し、
前記（ｅ）工程では、前記第４トレンチ内に第４ゲート絶縁膜をさらに形成し、
前記（ｆ）工程では、前記第４トレンチ内に前記第４ゲート絶縁膜を介して第２トレンチゲートをさらに形成し、
前記（ｇ）工程では、前記第２ホールバリア領域上の前記第１主面に前記第２導電型の第２ベース領域をさらに形成し、
前記（ｉ）工程では、前記第２ベース領域上の前記層間絶縁膜を貫通し前記第１主面に達する第２開口部をさらに形成し、
前記（ｊ）工程では、前記第２開口部内に第２コンタクト部材をさらに形成し、
前記（ｈ）工程では、前記層間絶縁膜は、さらに前記第２トレンチゲートを覆うように前記第１主面上に形成され、
（ｌ）前記（ｇ）工程後、前記（ｈ）工程前に、前記第２ベース領域上の前記第１主面に前記第１導電型のエミッタ領域を形成する工程、
をさらに備え、
前記第２コンタクト部材は、前記第２ベース領域、前記エミッタ領域、および前記エミッタ電極と接続される、請求項１３に記載の半導体装置の製造方法。

【請求項15】

前記（ｉ）工程は、
（ｉ１）前記第１コンタクトホール内において、前記半導体基板に前記第１主面から前記第２主面に向かって形成され、平面視において、前記第１トレンチエミッタ、前記第１ベース領域、および前記第２トレンチエミッタを跨ぐように形成されたリセスをさらに備え、
前記第１コンタクト部材は、前記開口部と前記リセスとに埋め込まれて形成される、請求項１３に記載の半導体装置の製造方法。

【請求項16】

前記（ｂ）工程は、イオン種をボロンとし、ドーズ量を６．０×１０^１２／ｃｍ²から１．２５×１０^１３／ｃｍ²とし、注入エネルギーを３００ｋｅＶから１．２５ＭｅＶとする、イオン注入によって行われ、
前記（ｃ）工程は、
（ｃ１）イオン種をボロンとし、ドーズ量を１．０×１０^１３／ｃｍ²から２．７５×１０^１３／ｃｍ²とし、注入エネルギーを３００ｋｅＶから１．２５ＭｅＶとする、イオン注入工程と、
（ｃ２）処理温度を９００℃とする、アニール工程と、によって行われる、請求項１１に記載の半導体装置の製造方法。

【請求項17】

前記結晶欠陥領域内の結晶欠陥の密度が最大となる箇所は、前記第１主面から前記第２主面に向う方向において、前記第１主面側に位置する、請求項１１に記載の半導体装置の製造方法。

【請求項18】

前記結晶欠陥領域の結晶欠陥の密度は、１０^３個／ｃｍ²以下である、請求項１１に記載の半導体装置の製造方法。

【請求項19】

平面視において、前記第１トレンチエミッタ、前記第２トレンチエミッタ、前記第１トレンチゲート、および前記第２トレンチゲートは第一方向に延在し、前記第一方向と交差する第二方向に並んで配置される、請求項１３に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関し、トレンチゲートとＰ型フローティング領域とを有する絶縁ゲート型バイーポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）などのパワー系半導体装置に適用して有効な技術に関する。

【背景技術】

【0002】

絶縁ゲート型バイーポーラトランジスタ（ＩＧＢＴ）として、ＩＥ（Injection Enhancement）効果を利用可能としたＩＥ型ＩＧＢＴが開発されている。ＩＥ効果とは、ＩＧＢＴがオン状態のときに正孔が排出されにくくすることでドリフト領域に蓄積される電荷の濃度を高めて、ＩＧＢＴのオン電圧を下げる効果である。このようなＩＥ型ＩＧＢＴとして、ＧＧ型構造、ＧＧＥＥ型構造やＧＥ－Ｓ型構造などがある（特開２０１９－０２９４３４号公報参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－０２９４３４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＧＧ型構造、ＧＧＥＥ型構造やＧＥ－Ｓ型構造のＩＥ型ＩＧＢＴにおいて、ゲートトレンチとゲートトレンチとの間（ＧＧ型構造におけるＧ－Ｇ間）、または、ゲートトレンチとエミッタトレンチとの間（ＧＧＥＥ型構造およびＧＥ－Ｓ型構造におけるＧ－Ｅ間）にＰ型フローティング領域を有する場合がある。ドリフト領域だけでなく、Ｇ－ＧおよびＧ－Ｅの各トレンチ間のＰ型フローティング領域内に蓄積された正孔の排出しやすさも、ＩＧＢＴのスイッチング時間に影響を与える。スイッチング特性をさらに高めるためには、Ｐ型フローティング領域に対する正孔蓄積効果の制御が必要である。ゲートトレンチとは、トレンチ内に形成された電極がゲート電極に接続され、ゲート電極として機能するトレンチ領域である。また、エミッタトレンチとは、トレンチ内に形成された電極がエミッタ電極に接続され、エミッタ電極として機能するトレンチ領域である。

【0005】

本開示は、Ｐ型フローティング領域内の正孔蓄積を抑制して、絶縁ゲート型バーポーラトランジスタなどの半導体装置のスイッチング時間を改善するための技術を提供することにある。

【0006】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。

【0008】

一実施の形態に係る半導体装置は、
第１主面、および前記第１主面と反対側の第２主面を有する半導体基板と、
前記半導体基板に形成された第１トレンチ、および第２トレンチと、
前記第１トレンチに、第１ゲート絶縁膜を介して埋め込まれた、第１トレンチエミッタと、
前記第２トレンチに、第２ゲート絶縁膜を介して埋め込まれた、第１トレンチゲートと、
前記第１トレンチエミッタと第１トレンチゲートとの間の前記半導体基板に形成された、フローティング領域と、
前記フローティング領域内の前記第１主面に近い位置に局所的に形成された、結晶欠陥を含む結晶欠陥領域と、を有する。

【0009】

断面視において、前記フローティング領域は、前記第１トレンチの底面と、前記第２トレンチの底面とを覆うように形成され、
平面視、および断面視において、前記結晶欠陥領域は、前記第１トレンチ、および前記第２トレンチから離間して設けられている。

【発明の効果】

【0010】

上記一実施の形態に係る半導体装置によれば、Ｐ型フローティング領域内の正孔蓄積を抑制して、スイッチング時間を改善することできる。

【図面の簡単な説明】

【0011】

【図1】図１は、実施の形態に係る半導体チップの全体の平面図である。

【図2】図２は、図１に示すセル領域ＲＲの要部断面図である。

【図3】図３は、図１のセル領域ＲＲの要部平面図である。

【図4】図４は、実施の形態に係るｐ型フローティング領域の製造方法を説明するフロー図である。

【図5】図５は、図１に示すセル領域ＲＲの他の構成例による要部断面図である。

【図6】図６は、図２および図５の結晶欠陥領域の構成を説明する図である。

【図7】図７は、スイッチング特性を説明する図である。

【図8】図８は、実施の形態に係る結晶欠陥の評価結果を説明する図である。

【図9】図９は、実施の形態に係る半導体装置の製造方法を説明する図である。

【図10】図１０は、図９に続く半導体装置の製造方法を説明する図である。

【図11】図１１は、図１０に続く半導体装置の製造方法を説明する図である。

【図12】図１２は、図１１に続く半導体装置の製造方法を説明する図である。

【図13】図１３は、図１２に続く半導体装置の製造方法を説明する図である。

【図14】図１４は、図１３に続く半導体装置の製造方法を説明する図である。

【図15】図１５は、図１４に続く半導体装置の製造方法を説明する図である。

【図16】図１６は、図１５に続く半導体装置の製造方法を説明する図である。

【図17】図１７は、図１６に続く半導体装置の製造方法を説明する図である。

【図18】図１８は、図１７に続く半導体装置の製造方法を説明する図である。

【図19】図１９は、図１８に続く半導体装置の製造方法を説明する図である。

【図20】図２０は、図１９に続く半導体装置の製造方法を説明する図である。

【図21】図２１は、図２０に続く半導体装置の製造方法を説明する図である。

【図22】図２２は、図１に示すセル領域ＲＲの他の構成例による要部断面図である。

【発明を実施するための形態】

【0012】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

【0013】

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0014】

また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。

【0015】

本願明細書では、半導体の導電型がｐ型であるとは、正孔の濃度が電子の濃度よりも高く、正孔が主要な電荷キャリアであることを意味する。また、ｐ型の半導体は、ボロンやガリウムなどの不純物が含まれた半導体の領域を意味する。本願明細書において、半導体の導電型がｎ型であるとは、電子の濃度が正孔の濃度よりも高く、電子が主要な電荷キャリアであることを意味する。また、ｎ型の半導体は、例えばリンや砒素などの不純物が含まれた半導体の領域を意味する。

【0016】

また、本願明細書では、ＩＧＢＴがオフ状態からオン状態に切り替わるスイッチング動作を、「ターンオン」と称し、ＩＧＢＴがオン状態からオフ状態に切り替わるスイッチング動作を、「ターンオフ」と称する。なお、これらの切り替わりは一瞬のうちに生じるものではなく、ＩＧＢＴが接続された外部回路も含めて、時間的な順序関係を持った複数の段階を含み得る。

【0017】

（実施の形態）
以下、図面を参照しながら実施の形態の半導体装置について詳細に説明する。本実施の形態の半導体装置１００は、例えば、ＩＧＢＴを備えた半導体チップＣＨＰを有する。

【0018】

図１は、本実施の形態に係る半導体チップＣＨＰの全体の平面図である。図１に示すように、半導体装置１００の半導体チップＣＨＰの大部分はエミッタ電位電極ＥＥで覆われる。また、エミッタ電位電極ＥＥの外周には、エミッタ電位電極ＥＥを囲うようにゲート電位電極ＧＥが形成される。エミッタ電位電極ＥＥの中央部付近にある破線で囲まれた領域はエミッタパッドＥＰであり、ゲート電位電極ＧＥの破線で囲まれた領域はゲートパッドＧＰである。半導体チップＣＨＰの上面は保護膜ＰＩＱ（図１では不図示）によって覆われるが、エミッタパッドＥＰおよびゲートパッドＧＰの上面は保護膜ＰＩＱが除去される。エミッタパッドＥＰおよびゲートパッドＧＰにはワイヤボンディングまたはクリップなどの外部接続端子が接続され、半導体チップＣＨＰは外部接続端子を通して他チップまたは配線基板などと電気的に接続する。

【0019】

（ＩＥ型ＩＧＢＴを含む半導体装置の構成例１：ＧＧＥＥ型構造）
図２は、図１に示すセル領域ＲＲの要部断面図である。図３は、図１のセル領域ＲＲの要部平面図である。図４は、実施の形態に係るｐ型フローティング領域ＦＬの製造方法を説明するフローチャートである。

【0020】

図２に示すように、ＩＥ型ＩＧＢＴを含む半導体装置１００は、ＧＧＥＥ型のセル構造を有している。ＧＧＥＥ型のセル構造は、半導体基板ＳＵＢの第１主面ＵＳに、トレンチゲートＴＧ、トレンチエミッタＴＥ、ｐ型ベース領域ＢＬ、ｎ型エミッタ領域ＥＬ、ｐ型フローティング領域ＦＬ及びｎ型ホールバリア領域ＨＢＬを有する。ＩＥ型ＩＧＢＴ１００は、更に、ｎ型ホールバリア領域ＨＢＬの下部に配置されたｎ型ドリフト領域ＤＬと、ｎ型ドリフト領域ＤＬの下部に配置されたｎ型フィールドストップ層ＦＳＬと、ｎ型フィールドストップ層ＦＳＬの下部に配置されたｐ型コレクタ層ＣＬと、ｐ型コレクタ層ＣＬの下部に配置されたコレクタ電極ＣＥを有する。ｐ型ベース領域ＢＬとｎ型エミッタ領域ＥＬには、層間絶縁膜ＩＬに形成された接続孔ＣＨ１内のコンタクト部材またはプラグを介して、エミッタ電極ＥＥが電気的に接続されている。尚、符号ＢＣは、ｐ型ベース領域ＢＬの表面に形成された高濃度のｐ型ベースコンタクト層である。また、エミッタ電極ＥＥは、層間絶縁膜ＩＬに形成された接続孔ＣＨ２内のコンタクト部材またはプラグを介して、トレンチエミッタＴＥ間に形成されたｐ型ベース領域ＢＬと、トレンチエミッタＴＥとに電気的に接続されている。絶縁膜ＦＰＦがエミッタ電極ＥＥの上側に形成されている。絶縁膜ＦＰＦは、例えばポリイミドを主要な成分とする有機絶縁膜などからなるファイナルパッシべーション膜である。なお、ｐ型を第１導電型とした場合、ｎ型は第１導電型と反対の第２導電型ということができる。

【0021】

ｐ型フローティング領域ＦＬには、四角の点線で示される局所的に結晶欠陥が形成された結晶欠陥領域ＣＤＲが形成されている。ｐ型フローティング領域ＦＬの深さが、例えば約６μｍである場合、ｐ型フローティング領域ＦＬの表面から深さ方向に０～１μｍの領域に結晶欠陥領域ＣＤＲが設けられる。ここで、表面からの深さ０～１μｍの範囲内における結晶欠陥密度は、例えば、１×１０^３個／ｃｍ^２程度である。ＩＧＢＴのターンオフ時、エミッタ-ドレイン間に逆バイアスが掛かった際に、ｐ型フローティング領域ＦＬが空乏化される領域、すなわち、前記第１主面ＵＳからの深さが３μｍ～６μｍのｐ型フローティング領域ＦＬの領域の結晶欠陥密度は、半導体基板ＳＵＢの結晶欠陥密度と同程度である。

【0022】

ＩＥ型ＩＧＢＴ１００は、ｐ型フローティング領域ＦＬをソース領域、ｐ型ベース領域ＢＬをドレイン領域、トレンチエミッタＴＥをゲート電極とする寄生Ｐチャネル型ＭＯＳＦＥＴを内包している。ｎ型ホールバリア領域ＨＢＬは、寄生Ｐチャネル型ＭＯＳＦＥＴのチャネル形成領域を構成する。コレクタ電極ＣＥは、ｐ型コレクタ層ＣＬ、ｎ型フィールドストップ層ＦＳＬ、ｎ型ドリフト領域ＤＬ、ｎ型ホールバリア領域ＨＢＬを介して、寄生Ｐチャネル型ＭＯＳＦＥＴのバックゲートとして作用する。この寄生Ｐチャネル型ＭＯＳＦＥＴによって、ＩＧＢＴのスイッチング時にｐ型フローティング領域ＦＬに蓄積されたホールが、エミッタ電極ＥＥに短い経路で排出されることにより、スイッチング時間を短縮することができる。また、ｐ型フローティング領域ＦＬの電位変動が抑制されるので、トレンチゲートＴＧの電位が安定化し、スイッチング時のスイッチング損失を抑制することができる。

【0023】

以下、ＩＥ型ＩＧＢＴ１００の構成を説明する。

【0024】

まず、半導体基板ＳＵＢは、リン（Ｐ）等のｎ型不純物が導入された単結晶シリコンで形成されている。半導体基板ＳＵＢの不純物濃度はそのままドリフト領域ＤＬの不純物濃度である。

【0025】

ｎ型ホールバリア領域ＨＢＬは、半導体基板ＳＵＢの表面ＵＳ側からｎ型不純物を導入することによって形成される。このｎ型不純物の導入は、例えばイオン種をリンとして例示することができる。また、ｎ型ホールバリア領域ＨＢＬは、ＩＥ型ＩＧＢＴの動作時に、正孔がｐ型ベース領域ＢＬに達して排出されることを抑制し、正孔に対しバリアとして機能する。ｎ型ホールバリア領域ＨＢＬの不純物濃度は、ｎ型ドリフト領域ＤＬにおけるｎ型の不純物濃度よりも高く、かつ、後述するｎ型エミッタ領域ＥＬのｎ型の不純物濃度よりも低く設定される。

【0026】

ｐ型フローティング領域ＦＬは、半導体基板ＳＵＢの表面ＵＳ側からｐ型不純物を導入することによって形成される。図４に示すように、ｐ型フローティング領域ＦＬは、第１イオン注入工程Ｓ１と、第２イオン注入工程Ｓ２と、アニール工程Ｓ３とを用いた、多段イオン注入方法を好適な製造方法として例示することができる。第１イオン注入工程Ｓ１と第２イオン注入工程Ｓ２とのイオン注入は、半導体基板ＳＵＢの表面ＵＳの同一の領域（所望の領域）に対して行われる。

【0027】

第１イオン注入工程Ｓ１は、例えば、イオン種（第１導電型のイオン種）をボロン（Ｂ）とし、ドーズ量を６．０×１０^１２／ｃｍ^２から１．２５×１０^１３／ｃｍ^２とし、注入エネルギーを３００ｋｅＶから１．２５ＭｅＶとして行われる。

【0028】

第２イオン注入工程Ｓ２は、例えば、イオン種をボロン（Ｂ）とし、ドーズ量を１．０×１０^１３／ｃｍ^２から２．７５×１０^１３／ｃｍ^２とし、注入エネルギーを３００ｋｅＶから１．２５ＭｅＶとして行われる。

【0029】

そして、アニール工程Ｓ３が第１イオン注入工程Ｓ１と第２イオン注入工程Ｓ２の後に行われる。アニール工程Ｓ３は、例えば、９００℃、３０ｓｅｃ（秒）程度の熱処理を行う。これにより、第１イオン注入工程Ｓ１と第２イオン注入工程Ｓ２により注入されたイオンが熱処理によって活性化されて、先に説明した結晶欠陥領域ＣＤＲが形成されたｐ型フローティング領域ＦＬが形成される。また、アニール工程Ｓ３が１回とできるので、アニール工程削減によるコスト削減が可能である。

【0030】

なお、ｐ型フローティング領域ＦＬの厚さが不足する場合は、追加の熱処理によって、当該イオン注入された不純物（ボロン）を拡散させることにしてもよい。あるいは、当該イオン注入された不純物（ボロン）を拡散させる熱処理工程が、アニール工程Ｓ３を兼ねることにしてもよい。

【0031】

トレンチゲートＴＧ及びトレンチエミッタＴＥは、半導体基板ＳＵＢの第１主面にエッチングによって形成されたトレンチ内に埋め込むように形成されたｎ型不純物ドープの多結晶シリコン層で構成されている。トレンチゲートＴＧ及びトレンチエミッタＴＥは、ゲート絶縁膜ＧＩによって、半導体基板ＳＵＢに形成された半導体層と電気的に分離されている。ゲート絶縁膜ＧＩの厚さは、例えば０．１０～０．１２μｍである。

【0032】

トレンチの深さは、例えば、３．０～３．５μｍを好適な値として例示でき、トレンチの幅は、例えば、０．５～１．０μｍを好適な値として例示することができる。また、トレンチは、平面視において、ストライプ状に形成され、トレンチゲートＴＧ及びトレンチエミッタＴＥの各々は、ホールバリア領域ＨＢＬを挟むように互い対向するように配置される。レンチゲートＴＧとトレンチエミッタＴＥの間には、フローティング領域ＦＬが配置される。ｐ型フローティング領域ＦＬの厚さ（または、深さ）は、例えば、５～６μｍを好適な値として例示することができ、ｐ型フローティング領域ＦＬの底面部はトレンチの底面部を覆うように形成され、トレンチゲートＴＧの底面における電界集中を緩和する。

【0033】

ｐ型ベース領域ＢＬは、半導体基板ＳＵＢの表面ＵＳ側からｐ型不純物を導入することによって形成される。このｐ型不純物は、例えば、ボロンである。ｐ型ベース領域ＢＬのイオン注入の加速エネルギーは低く設定されるため、イオン注入ダメージは小さく、結晶欠陥は残りにくい。

【0034】

ｐ型ベース領域ＢＬは、トレンチゲートＴＧの一側面にゲート絶縁膜ＧＩを介して接するように、ｎ型ホールバリア領域ＨＢＬ上に形成される。また、ｐ型ベース領域ＢＬは、トレンチエミッタＴＥの一側面にゲート絶縁膜ＧＩを介して接するように、ｎ型ホールバリア領域ＨＢＬ上に形成される。

【0035】

また、このｐ型ベース領域ＢＬを形成するためのイオン注入は、ｎ型ホールバリア領域ＨＢＬ上だけでなく、ｐ型フローティング領域ＦＬ上にも実施されてもよい。ただし、この場合は、ｐ型フローティング領域ＦＬ表面の濃度が高くなるのみで、ｐ型フローティング領域ＦＬとしての機能に変化はない。ｎ型ホールバリア領域ＨＢＬ上のみにイオン注入する場合に比べて、微細なマスクパターンを必要としない利点がある。

【0036】

ｎ型エミッタ領域ＥＬは、ｐ型ベース領域ＢＬの表面にｎ型不純物を導入することによって形成される。このｐ型不純物は、例えば、砒素である。

【0037】

層間絶縁膜ＩＬは、ｎ型エミッタ領域ＥＬ、ｐ型ベース領域ＢＬ、ｐ型フローティング領域ＦＬを覆うように半導体基板ＳＵＢの第１主面上に形成される。層間絶縁膜ＩＬは、例えばＣＶＤ法等により形成された酸化シリコン膜やＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜である。層間絶縁膜ＩＬの厚さは、例えば０．６μｍ程度である。この層間絶縁膜ＩＬの材料としては、酸化シリコン膜、ＰＳＧ膜のほか、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＮＳＧ（Ｎｏｎ－ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜、またはこれらの複合膜等を好適なものとして例示することができる。

【0038】

層間絶縁膜ＩＬには、接続孔ＣＨ１及びＣＨ２が形成されている。接続孔ＣＨ１及びＣＨ２は、異方性ドライエッチングで形成することができる。異方性ドライエッチングにより、接続孔ＣＨ１及びＣＨ２から露出する半導体基板ＳＵＢの第１主面の一部がエッチングされ、ｐ型ベース領域ＢＬおよびトレンチエミッタＴＥの途中まで達する接続孔ＣＨ１及びＣＨ２が形成される。

【0039】

ｐ型ベースコンタクト層ＢＣは、接続孔ＣＨ１及びＣＨ２を通して、半導体基板ＳＵＢの表面にｐ型不純物を導入することにより形成することができる。このｐ型不純物は、例えば、ボロンである。

【0040】

エミッタ電極ＥＥは、接続孔ＣＨ１及びＣＨ２の内部を含む層間絶縁膜ＩＬ上に形成される。エミッタ電極ＥＥは、スパッタリング法により、アルミニウム膜で形成することができる。あるいは、エミッタ電極ＥＥは、例えば以下のような手順で、積層膜として形成してもよい。まず、例えばスパッタリング法により、半導体基板ＳＵＢの第１主面上に、バリアメタル膜としてチタンタングステン膜を形成する。チタンタングステン膜の厚さは、例えば０．２μｍ程度である。

【0041】

次に、シリサイドアニールを行った後、チタンタングステン膜上の全面に、接続孔ＣＨ１及びＣＨ２の内部を埋め込むように、例えばスパッタリング法により、アルミニウム系金属膜を形成する。アルミニウム系金属膜は、例えば数％シリコンおよび／または銅が添加されたアルミニウム膜で構成され、厚さは、５μｍ程度である。接続孔ＣＨ１及びＣＨ２の内部に埋め込まれたアルミニウム系金属膜はコンタクト部材またはプラグとなる。

【0042】

次に、レジストパターンをマスクとしたドライエッチング法により所定のパターンに加工することによって、チタンタングステン膜とアルミニウム系金属膜の積層膜からなるエミッタ電極ＥＥを形成することができる。

【0043】

エミッタ電極ＥＥは、ｎ型エミッタ領域ＥＬ、ｐ型ベースコンタクト層ＢＣ及びトレンチエミッタＴＥの夫々に電気的に接続される。

【0044】

次に、ファイナルパッシベーション膜ＦＰＦがエミッタ電極ＥＥ上および層間絶縁膜ＩＬ上に形成される。ファイナルパッシベーション膜ＦＰＦは、たとえば、ポリイミドを主要な成分とする有機膜であり、たとえば、厚さ１０μｍ程度である。ファイナルパッシベーション膜ＦＰＦは、この有機膜をエミッタ電極ＥＥ上および層間絶縁膜ＩＬ上へ全面的に塗布し、通常のリソグラフィ技術を用いて、エミッタパッドＥＰの部分とゲートパッドＧＰの部分とを開口することによって形成される。

【0045】

ファイナルパッシベーション膜ＦＰＦ形成後、半導体基板ＳＵＢの第１主面と反対側の第２主面（裏面）ＢＳに対し、バックグラインディング処理を施すことによって、半導体基板ＳＵＢを薄型化する。バックグラインディング処理は、厚さ８００μｍ程度の半導体基板ＳＵＢを、例えば３０μｍ～２００μｍにする。

【0046】

次に、薄型化された半導体基板ＳＵＢの第２主面（裏面）ＢＳに、イオン注入法により、Ｎ型不純物を選択的に導入することによって、ｎ型フィールドストップ層ＦＳＬを形成する。このｎ型不純物は、例えば、リンである。

【0047】

次に、薄型化された半導体基板ＳＵＢの第２主面（裏面）ＢＳに、イオン注入法により、Ｐ型不純物を導入することによって、ｐ型コレクタ層ＣＬを形成する。このｐ型不純物は、例えば、ボロンである。なお、Ｎ型不純物およびＰ型不純物を順次導入し、半導体基板ＳＵＢの第２主面（裏面）ＢＳに対して、レーザアニールを実施して、ｎ型フィールドストップ層ＦＳＬ、および、ｐ型コレクタ層ＣＬを形成しても良い。

【0048】

次に、例えばスパッタリング法により、ｐ型コレクタ層ＣＬの表面に、コレクタ電極ＣＥを形成する。コレクタ電極ＣＥは、例えば、半導体基板ＳＵＢの第２主面（裏面）ＢＳから順にアルミニウム（Ａｌ）層、チタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層等の積層膜により、形成することができる。コレクタ電位電極ＣＥは、スパッタリング法またはＣＶＤ法によって形成された、窒化チタン膜などの金属膜としてもよい。

【0049】

上記製造プロセスにより、図２に示したＩＥ型ＩＧＢＴを製造することができる。ここで、デバイス構造をより具体的に例示するために、デバイス各部の主要寸法の一例を示す。

【0050】

一対のトレンチゲートＴＧのトレンチピッチ間隔は１．８μｍ～２．０μｍであり、一対のトレンチエミッタＴＥのトレンチピッチ間隔は０．９μｍ～１．１μｍ、ｐ型フローティング領域ＦＬの幅ＷＦＬ（図６参照）は５．５～７μｍであり、ｐ型フローティング領域ＦＬの深さは、４．５～６μｍである。

【0051】

図３は、セル形成領域を説明する図であり、図１の領域ＲＲの模式的な拡大平面図である。図２は、図３のＢ－Ｂ線に沿う模式的な断面図である。

【0052】

セル形成領域ＲＲは、活性セル領域ＲＣａと、非活性領域Ｒｉａと、ホールコレクタセル領域ＲＣｃと、を含む。活性セル領域ＲＣａ、非活性領域Ｒｉａ、ホールコレクタセル領域ＲＣｃのおのおのは、第１方向Ｙに沿う様に、ストライプ状に延在する様に設けられている。また、活性セル領域ＲＣａ、非活性領域Ｒｉａ、ホールコレクタセル領域ＲＣｃ、非活性領域Ｒｉａの４つがこの順で１つのレイアウト単位とされて、第１方向Ｙと直交する第２方向Ｘに繰り返し配置されている。

【0053】

活性セル領域ＲＣａには、活性セルＣａが形成される。図３では、活性セルＣａとして、第１方向Ｙに、ストライプ状に形成された一対のトレンチゲートＴＧと、一対のトレンチゲートＴＧの間に設けられたｎ型エミッタ領域ＥＬとが模式的に描かれている。ホールコレクタセル領域ＲＣｃには、ホールコレクタセルＣｃが形成される。ホールコレクタセルＣｃは、図２で説明したように、ｐ型フローティング領域ＦＬをソース領域、ｐ型ベース領域ＢＬをドレイン領域、ｎ型ホールバリア領域ＨＢＬをチャネル形成領域、トレンチエミッタＴＥをゲート電極とする寄生Ｐチャネル型ＭＯＳＦＥＴである。図３では、ホールコレクタセルＣｃとして、第１方向Ｙに、ストライプ状に形成された一対のトレンチエミッタＴＥと、一対のトレンチエミッタＴＥの間を接続する接続用トレンチエミッタＴＥａとが模式的に描かれている。非活性領域Ｒｉａには、図３では、ｐ型フローティング領域ＦＬが模式的に描かれている。なお、図２のように接続孔ＣＨ２を一対のトレンチエミッタＴＥの両方に接するように形成する場合は、接続用トレンチエミッタＴＥａは不要とすることができる。接続孔ＣＨ２を一対のトレンチエミッタＴＥの一方にのみ接するように形成する場合、接続用トレンチエミッタＴＥａを設けるのが好ましい。ここで、トレンチゲートＴＧとトレンチエミッタＴＥとは、平面視において第１方向Ｙに延在し、且つ、平面視において第１方向Ｙと直交（または交差）する第２方向Ｘにおいて互いに隣接していると見なすことができる。

【0054】

（ＩＥ型ＩＧＢＴを含む半導体装置の構成例２：ＧＥ型構造）
図５は、図１に示すセル領域ＲＲの他の構成例による要部断面図である。図２には、ＧＧＥＥ型構造のセル構造が示されたが、図５は、ＧＥ型構造（または、ＥＧ型構造、ＧＥ－Ｓ型構造）のセル構造を説明する断面図である。

【0055】

図５のＧＥ型構造のセル構造が図２のＧＧＥＥ型構造のセル構造と異なる点は、トレンチエミッタＴＥとトレンチゲートＴＧが一対となっており、この一対のトレンチエミッタＴＥとトレンチゲートＴＧは複数形成されている点である。エミッタ電極ＥＥは、一対のトレンチエミッタＴＥとトレンチゲートＴＧの間において、層間絶縁膜ＩＬに形成された接続孔(コンタクトホール）ＣＨ３内のコンタクト部材またはプラグを介して、ｎ型エミッタ領域ＥＬ、ｐ型ベースコンタクト層ＢＣ及びトレンチエミッタＴＥの夫々に電気的に接続される。図５のＧＥ型構造のセル構造の他の構成は、図２のＧＧＥＥ型構造のセル構造の他の構成と同じであり、重複する説明は省略することとする。図２および図５のｐ型フローティング領域ＦＬおよび結晶欠陥領域ＣＤＲは、同様な製造方法により形成され、同様な構成とされている。

【0056】

（ＩＥ型ＩＧＢＴを含む半導体装置の構成例３：ＧＧ型構造）
図２２は、図１に示すセル領域ＲＲの他の構成例による要部断面図である。図２２は、ＧＧ型構造のセル構造を説明する断面図である。図２２のＧＧ型構造のセル構造が図２のＧＧＥＥ型構造のセル構造と異なる点は、図２のＧＧＥＥ型構造のＥＥ側の部分（1対のトレンチエミッタＴＥ部分）がＧＧ側の部分（1対のトレンチゲートＴＧ部分）と同一の構造（ｐ型ベース領域ＢＬとｎ型エミッタ領域ＥＬとｐ型ベースコンタクト層ＢＣとコンタクトホールＣＨ１が設けられている）とされている点である。図２２のＧＧ型構造のセル構造の他の構成は、図２のＧＧＥＥ型構造のセル構造の他の構成と同じであり、重複する説明は省略することとする。図２、図５および図２２のｐ型フローティング領域ＦＬおよび結晶欠陥領域ＣＤＲは、同様な製造方法により形成され、同様な構成とされている。

【0057】

（結晶欠陥領域ＣＤＲの構成例）
図６は、図２および図５の結晶欠陥領域ＣＤＲの構成を説明する図である。図６には、図２のＧＧＥＥ型構造のセル構造または図５のＧＥ型構造のセル構造における、トレンチゲートＴＧとトレンチエミッタＴＥとの間の断面図と、ｐ型フローティング領域ＦＬに形成された結晶欠陥領域ＣＤＲの深さ方向および横方向の結晶欠陥密度のグラフが示されている。ここでは、ｐ型フローティング領域ＦＬの深さが、例えば約６μｍである場合について例示的に説明する。ｐ型フローティング領域ＦＬの表面から深さ方向に０～１μｍの領域に、選択的に結晶欠陥が形成された結晶欠陥領域ＣＤＲが設けられる。

【0058】

図６の結晶欠陥領域ＣＤＲの深さ方向（ｄｐ）の説明において、例えば、深さ０はｐ型フローティング領域ＦＬの上端部または結晶欠陥領域ＣＤＲの上端部を示し、深さｄ１は結晶欠陥領域ＣＤＲの下端部を示し、深さｄ２はオフ状態（定格電圧時、あるいは、より好ましくはアバランシェ状態）の空乏層ＤＥＰの上端（または、上部）を示し、深さｄ３はｐ型フローティング領域ＦＬの下端部を示すものとする。深さｄ３から下は、ドリフト領域ＤＬの領域である。

【0059】

空乏層ＤＥＰはコレクタの印加電圧が高いほど伸びるが、アバランシェ状態にまでなっていなくても、定格電圧まで印加された状態で結晶欠陥領域ＣＤＲが空乏層ＤＥＰに入っていなければ、リークの点では問題はない。

【0060】

ｐ型フローティング領域ＦＬの底部は、トレンチゲートおよびトレンチエミッタの底部より下側に位置している。ｐ型フローティング領域ＦＬは、ｐ型フローティング領域ＦＬの表面側に、結晶欠陥領域ＣＤＲを有する。結晶欠陥領域ＣＤＲは、ｐ型フローティング領域ＦＬの表面（０）と空乏層ＤＥＰの上端（ｄ２）とに間において、ｐ型フローティング領域ＦＬの表面側に設けられている。また、結晶欠陥領域ＣＤＲは、ｐ型フローティング領域ＦＬの表面と空乏層ＤＥＰの上部との間であって、かつ、空乏層ＤＥＰの形成されない領域に形成されている。結晶欠陥領域ＣＤＲがオフ時においても空乏層ＤＥＰに含まれない領域に存在する構成とすることで、オフ時のリーク電流増大のような電気的特性の悪化を抑制することができる。

【0061】

結晶欠陥領域ＣＤＲの深さ方向（ｄｐ）の結晶欠陥密度ＣＤＤ１は、次の特徴を有する。
（１）ｐ型フローティング領域ＦＬの上部、例えば、表面から深さｄ１（例えば１μｍ）の０～１μｍの範囲内においてその結晶欠陥密度が相対的に高（つまり、０～１μｍの範囲内に、結晶欠陥密度が最大となる箇所がある）、深さｄ１（１μｍ）より深いｐ型フローティング領域ＦＬの領域ではその結晶欠陥密度が減少するように構成されている。
（２）ｐ型フローティング領域ＦＬの表面からの深さ０～１μｍの範囲内における結晶欠陥の密度は、例えば、１×１０^３個／ｃｍ^２以下である。
（３）ｐ型フローティング領域ＦＬにおいて、ＩＧＢＴのターンオフ時のゲート電圧印加時（アバランシェ時）に空乏層ＤＥＰとなる深さの領域、たとえば、ｄ２（例えば３μｍ）～ｄ３（例えば６μｍ）程度の範囲とされる深さの領域は、元の半導体結晶基板の欠陥密度と同程度の相対的に低い欠陥密度とされている。

【0062】

結晶欠陥領域ＣＤＲの横方向（ｗｄ）の結晶欠陥密度ＣＤＤ２は、次の特徴を有する。
（４）結晶欠陥が形成されているのは（つまり、結晶欠陥領域ＣＤＲの形成領域の横方向の幅は）、ｐ型フローティング領域ＦＬの形成幅ＷＦＬの内部のみである。
（５）結晶欠陥領域ＣＤＲは、トレンチ（ＴＥ、ＴＧ）に接せず、あるいはゲート絶縁膜ＧＩを貫通しないように形成されている。 すなわち、トレンチ（ＴＥ、ＴＧ）の側面やゲート絶縁膜ＧＩには結晶欠陥が存在しないことが好ましい。この構成により、ゲート絶縁膜ＧＩの信頼性低下など電気的特性の悪化を抑制することができる。結晶欠陥の数が増加するほど、結晶欠陥がゲート絶縁膜ＧＩを貫通する可能性が高まるので、結晶欠陥密度は１×１０^３（個／ｃｍ²）以下に抑えるのが好ましい。
（６）結晶欠陥領域ＣＤＲは、トレンチゲートＴＧおよびトレンチエミッタＴＥと接することなく、離間して設けられている。トレンチ（ＴＥ，ＴＧ）と結晶欠陥領域ＣＤＲとの間の距離ｗ１は、例えば、０．１μｍ～０．３μｍとされ、より好ましくは、０．２μｍ程度とされる。

【0063】

（スイッチング特性の向上の説明：結晶欠陥領域ＣＤＲの効果）
図７は、スイッチング特性を説明する図である。図７の（Ａ）は、結晶欠陥領域ＣＤＲの形成されていない場合において、オフ状態からＩＧＢＴのゲート電極へのゲートバイアス印加開始時の正孔（ホールｈ）の状態を示している。ゲートバイアス印加に伴って、ｐ型フローティング領域ＦＬ内の電位が上昇し、ホールｈが誘起されるが、コレクタに高電圧が印加されているため、ｐ型フローティング領域ＦＬをソース領域、ｐ型ベース領域ＢＬをドレイン領域、トレンチエミッタＴＥをゲート電極とする寄生Ｐチャネル型ＭＯＳＦＥＴは基板バイアス効果によってオフ状態となっているので、誘起されたホールｈが逃げられず、ｐ型フローティング領域ＦＬ内に蓄積する。

【0064】

図７の（Ｂ１）は、結晶欠陥領域ＣＤＲの形成されている場合において、ＩＧＢＴのゲート電極へのゲートバイアス印加開始時の正孔（ホールｈ）の状態を示しており、蓄積するホールｈの一部は結晶欠陥（再結合中心）に捕獲される。

【0065】

図７の（Ｂ２）は、結晶欠陥領域ＣＤＲの形成されている場合において、ＩＧＢＴのターンオフが進行し、コレクタ電圧が低下した後の正孔（ホールｈ）の状態を示している。ｐ型フローティング領域ＦＬをソース領域、ｐ型ベース領域ＢＬをドレイン領域、トレンチエミッタＴＥをゲート電極とする寄生Ｐチャネル型ＭＯＳＦＥＴが作動し始め、ホールｈの排出が始まる。

【0066】

つまり、ゲートバイアス印加直後（ターンオフが進行してコレクタ電圧が低下する前）は寄生Ｐチャネル型ＭＯＳＦＥＴでのホールｈの排出ができず、ｐ型フローティング領域ＦＬ内にホールｈが蓄積してしまう。ホールｈを再結合させる場として結晶欠陥領域ＣＤＲ内の結晶欠陥が利用されている。その後、しだいに、ＮＷ（ｎ型ホールバリア領域ＨＢＬ）にかかるバイアスが弱まり、寄生Ｐチャネル型ＭＯＳＦＥＴが作動し始める。そのため、トレンチエミッタＴＥの付近からエミッタ電極ＥＥ側へホールｈが排出されることになる。

【0067】

なお、図２２のＧＧ型構造のセル構造においては、寄生Ｐチャネル型ＭＯＳＦＥＴを有しないため、エミッタ電極ＥＥ側へホールｈを積極的に排出することができず、拡散によってホールｈが放出されるのを待つ必要があるが、本構造にも結晶欠陥領域ＣＤＲ内の結晶欠陥が利用されているため、ホールｈの蓄積による影響を低減することが可能である。尚、図２２に示したＧＧ型構造は、図２１に示したＧＧＥＥ構造と比較してスイッチングスピードは劣るが、1対のトレンチエミッタＴＥ部分からホールｈが抜けることがないので、ドリフト領域内に効率的にホールｈを蓄積することができるため、Ｖ_{ＣＥ（ｓａｔ）}を下げることができる利点がある。また、トレンチゲートＴＧの密度が高いので、オン状態における飽和電流を大きくすることができる利点がある。

【0068】

トレンチゲートＴＧとトレンチエミッタＴＥとの間のｐ型フローティング領域ＦＬ内に蓄積された正孔（ｈ）の排出しやすさは、ＩＧＢＴのスイッチング時間に影響を与える。スイッチング特性をさらに高めるためには、ｐ型フローティング領域ＦＬにおける正孔蓄積効果を抑制する必要がある。結晶欠陥領域ＣＤＲ内の結晶欠陥を利用して、正孔蓄積効果を抑制させる。これにより、ｐ型フローティング領域ＦＬ内に蓄積された正孔（ｈ）の排出しやすさを向上させることができる。その結果、ターンオン特性の改善により、ＩＧＢＴのスイッチングを高速化することができる。

【0069】

一方、オン状態においては、ドリフト領域内に正孔を蓄積するが、この際にｐ型フローティング領域ＦＬ内に再結合中心が必要以上に多くあると、ドリフト領域内に蓄積すべき正孔が濃度勾配に従ってｐ型フローティング領域ＦＬ内に拡散し、当該再結合中心で再結合することになるので、ドリフト領域内での正孔蓄積効果が減少し、Ｖ_{ＣＥ（ｓａｔ）}の増大のような、電気的特性の低下を招く。この観点からも、ｐ型フローティング領域ＦＬ内の結晶欠陥の密度は、多くても、１×１０^３（個／ｃｍ²）程度に抑えるのが好ましい。

【0070】

（結晶欠陥の評価結果の説明）
図８は、実施の形態に係る結晶欠陥の評価結果を説明する図である。具体的には、図８には、ｐ型フローティング領域ＦＬの深さ方向の結晶欠陥の評価結果を示している。ｐ型フローティング領域ＦＬは、図４で説明した製造方法により形成されたものである。ここで、結晶欠陥の評価方法は、「日本工業規格による規格（ＪＩＳ Ｈ ０６０９）」を使用した。「ＪＩＳ Ｈ ０６０９では、エッチング液として、ＪＩＳ－Ｇ液を利用する。ＪＩＳ－Ｇ液は、水１２６ｍｌ、７０％硝酸２５４ｍｌ、５０％フッ酸２０ｍｌの成分とされる。ＪＩＳ－Ｇ液によるＳｉのエッチングレートは、１μｍ／ｍｉｎ程度である。

【0071】

図８に示す結晶欠陥の評価結果Ｅｖｒでは、ｐ型フローティング領域ＦＬをＪＩＳ－Ｇ液を用いてエッチングして、結晶欠陥を調べている。ＪＩＳ－Ｇ液によるＳｉのエッチングレートと累積エッチング時間Ｔｔｅから、おおよそのエッチング量（エッチング深さ：半導体基板表面からの深さｄｓ）を計算している。結晶欠陥の評価結果Ｅｖｒにおいて、結晶欠陥がある場合は、斜めの黒い筋となって観察される。観察される黒い筋は、表面から当該エッチング深さまでに存在する結晶欠陥の合計となるので、エッチングと観察を繰り返すことにより、結晶欠陥を生じている深さを見積もることができる。

【0072】

図８の評価結果Ｅｖｒの例では、累積エッチング時間Ｔｔｅが、１ｍｉｎ（半導体基板表面からの深さｄｓ：１μｍ程度）、２ｍｉｎ（半導体基板表面からの深さｄｓ：２μｍ程度）、３ｍｉｎ（半導体基板表面からｄｓの深さ：３μｍ程度）の３つについて、以下に示すような結晶欠陥の評価結果Ｅｖｒが示されている。（１）累積エッチング時間Ｔｔｅが１ｍｉｎの評価結果Ｅｖｒは、表面から１μｍ程度の間で、僅かに結晶欠陥が形成されていることを示している。（２）累積エッチング時間Ｔｔｅが２ｍｉｎの評価結果Ｅｖｒは、１μｍ～２μｍ程度の間は、新たな結晶欠陥が形成されていないことを示している。（３）累積エッチング時間Ｔｔｅが３ｍｉｎの評価結果Ｅｖｒは、２μｍ～３μｍの間では、新たな結晶欠陥が形成されていないことを示している。

【0073】

３ｍｉｎ以降は、新たな結晶欠陥形成が認められないことから、ｐ型フローティング領域ＦＬの浅い領域にだけに選択的に結晶欠陥を形成できていることを示唆している。累積エッチング時間が１ｍｉｎの評価結果に基づいた計算により、結晶欠陥密度（ＣＣＤ１）は１×１０^２～１×１０^３（個／ｃｍ²）であることが確かめられた。
つまり、図４で説明した製造方法により形成されたｐ型フローティング領域ＦＬでは、ｐ型フローティング領域ＦＬの浅い領域（表面から０～1μｍの領域）に、選択的に結晶欠陥（結晶欠陥領域ＣＤＲ）を形成できることがわかった。これにより、上記で説明された効果を得ることができる。

【0074】

（ＩＥ型ＩＧＢＴを含む半導体装置の製造方法）
つぎに、図９－図２１を参照して、ＩＥ型ＩＧＢＴを含む半導体装置の製造方法を説明する。ここでは、例示的に、図２で説明したＧＧＥＥ型構造のセル構造を有するＩＥ型ＩＧＢＴの製造方法を説明する。

【0075】

図９に示すように、半導体基板ＳＵＢにｎ型のドリフト領域ＤＬを形成する。ドリフト領域ＤＬは、予めｎ型の不純物が導入された半導体基板ＳＵＢを用意し、そのｎ型の半導体基板ＳＵＢをｎ型のドリフト領域ＤＬとして用いることで形成される、または、ｐ型の半導体基板ＳＵＢを用意し、そのｐ型の半導体基板ＳＵＢ上にエピタキシャル法によってｎ型のドリフト領域ＤＬを形成する。なお、本実施の形態では、ドリフト領域ＤＬを半導体基板ＳＵＢとして説明することもある。

【0076】

次に、図１０に示すように、フォトリソグラフィ法およびイオン注入法を用いて、ドリフト領域ＤＬの表面に、ｎ型のホールバリア領域ＨＢＬを形成する。ホールバリア領域ＨＢＬは、ドリフト領域ＤＬよりも高い不純物濃度を有する。ホールバリア領域ＨＢＬを形成するための不純物は、例えばリン（Ｐ）であり、また、このイオン注入は、複数回に分けて行われてもよい。

【0077】

次に、図１１に示すように、フォトリソグラフィ法およびイオン注入法を用いて、ドリフト領域ＤＬの表面に、ｐ型のフローティング領域ＦＬを形成するためのボロン（Ｂ）のイオンを注入する。半導体基板ＳＵＢの表面ＵＳの所望の領域にマスクＭＫ１を選択的に形成する。マスクＭＫ１は、ホールバリア領域ＨＢＬの形成領域およびその両側を覆うように、かつ、ｐ型のフローティング領域ＦＬの形成領域にイオン注入が行えるように、半導体基板ＳＵＢの表面ＵＳに選択的に形成されている。ｐ型のフローティング領域ＦＬの形成するためのイオン注入は、図４で説明した、第１イオン注入工程Ｓ１と、第２イオン注入工程Ｓ２と、を用いて、半導体基板ＳＵＢの表面ＵＳ側からドリフト領域ＤＬの内部にボロン（Ｂ）を２回に分けて導入する。ここで、第１イオン注入工程Ｓ１は、例えば、イオン種をボロン（Ｂ）とし、ドーズ量を６．０×１０^１２／ｃｍ^２から1．２５×１０^１３／ｃｍ^２とし、注入エネルギーを３００ｋｅＶから１．２５ＭｅＶとして行われる。第２イオン注入工程Ｓ２は、例えば、イオン種をボロン（Ｂ）とし、ドーズ量を１．０×１０^１３／ｃｍ^２から２．７５×１０^１３／ｃｍ^２とし、注入エネルギーを３００ｋｅＶから１．２５ＭｅＶとして行われる。

【0078】

次に、図１２に示すように、図４で説明したアニール工程を行って、ｐ型のフローティング領域ＦＬを形成する。ここで、ｐ型のフローティング領域ＦＬの表面ＵＳ側には、結晶欠陥領域ＣＤＲが形成されることになる。

【0079】

なお、ｐ型フローティング領域ＦＬの厚さ（底部の存在する深さ）が不足する場合は、この後（直後に限らない）に追加の熱処理によって、ボロンを拡散させることにしてもよい。また、本工程においては上記アニールを行わず、ボロンを拡散させる当該熱処理が上記アニールを兼ねることにしてもよい。

【0080】

次に、図１３に示すように、半導体基板ＳＵＢ上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコン膜のような絶縁膜を形成し、フォトリソグラフィ法およびドライエッチングを用いて、絶縁膜をパターニングすることでマスクＭＫ２を形成する。マスクＭＫ２は、半導体基板ＳＵＢに第１トレンチＴ１(ＴＧ用トレンチ）および第２トレンチＴ２（ＴＥ用トレンチ）を形成するためのマスクに利用するので、半導体基板ＳＵＢの表面の第１トレンチＴ１および第２トレンチＴ２の形成領域が露出するように、半導体基板ＳＵＢの表面に選択的に形成されている。

【0081】

次に、図１４に示すように、トレンチ形成工程が実施される。パターニングされたマスクＭＫ２をハードマスクとして、半導体基板ＳＵＢをエッチングすることで、半導体基板ＳＵＢに第１トレンチＴ１および第２トレンチＴ２を形成する。その後、ウェットエッチング処理などによって、マスクＭＫ２を除去する。

【0082】

ここで、必要に応じて、ｐ型フローティング領域ＦＬの厚さを所望の値とするべく、ボロンを拡散させる、熱処理を行ってもよい。トレンチ形成工程よりも後で拡散させることで、一対のトレンチの間隔が狭く、当該間隔の領域にｐ型フローティング領域ＦＬが形成し難い場合であっても、当該拡散工程を使用することができる。

【0083】

なお、ボロンを拡散させる当該熱処理は、必ずしもこの工程フローに従う必要はなく、トレンチ形成工程より後であれば、上記の利点が得られる。たとえば、第１トレンチＴ１および第２トレンチＴ２の内部の導電性膜ＦＧを形成した後に当該熱処理を行うことにしてもよく、さらには、両方の工程に分けて実施することにしてもよい。このようにすることで、トレンチ形成工程でのダメージ除去のための犠牲酸化や、本明細書には特に記載しないがゲート保護ダイオードを内蔵させるための熱処理のような、他の熱処理工程がある場合には、それらを兼ねることができるので、工程数を削減することができる。

【0084】

次に、図１５に示すように、半導体基板ＳＵＢに対して熱酸化処理を行うことで、トレンチＴ１の内壁、トレンチＴ２の内壁、フローティング領域ＦＬ上面、および、ホールバリア領域ＨＢＬの上面に、例えば酸化シリコン膜からなる絶縁膜を形成する。トレンチＴ１の内壁、トレンチＴ２の内壁に形成される絶縁膜は、ゲート絶縁膜ＧＩとされる。ゲート絶縁膜ＧＩの厚さは、例えば１００ｎｍである。

【0085】

次に、図１６に示すように、トレンチＴ１の内部およびトレンチＴ２の内部を埋め込むように、例えばＣＶＤ法によって、例えばｎ型の不純物が導入された多結晶シリコン膜からなる導電性膜ＦＧを形成する。トレンチＴ１の内部の導電性膜ＦＧがトレンチゲートＴＧのゲート電位電極（第１電極ともいう）となる。トレンチＴ２の内部の導電性膜ＦＧがトレンチエミッタＴＥのエミッタ電位電極（第２電極とも言う）となる。
つぎに、図１７に示すように、ベース領域（チャネル領域とも言う）ＢＬおよびエミッタ領域（ソース領域とも言う）ＥＬの形成工程を実施する。まず、ベース領域ＢＬの形成工程を実施する。適宜、たとえばドライエッチング法やウェットエッチング法によって、半導体基板ＳＵＢの表面に露出したゲート絶縁膜ＧＩを除去または薄化した後、フォトリソグラフィ法およびイオン注入法を用いることで、フローティング領域ＦＬおよびホールバリア領域ＨＢＬの各々の表面に、ｐ型のベース領域ＢＬを形成する。ベース領域ＢＬは、フローティング領域ＦＬよりも高い不純物濃度を有する不純物領域である。ベース領域ＢＬを形成するための不純物は、例えばボロン（Ｂ）である。

【0086】

次に、エミッタ領域ＥＬの形成工程を実施する。フォトリソグラフィ法およびイオン注入法を用いることで、アクティブセル領域のベース領域ＢＬの表面に、ｎ型のエミッタ領域ＥＬを形成する。エミッタ領域ＥＬは、ホールバリア領域ＨＢＬよりも高い不純物濃度を有する不純物領域である。この時、ホールコレクタセル領域のベース領域ＢＬには、エミッタ領域ＥＬを形成しない。エミッタ領域ＥＬを形成するための不純物は、例えば砒素（Ａｓ）である。

【0087】

つぎに、図１８に示すように、層間絶縁膜ＩＬの形成工程を実施する。まず、フローティング領域ＦＬ上面の絶縁膜、ホールバリア領域ＨＢＬの上面の絶縁膜、および、トレンチゲートＴＧおよびトレンチエミッタＴＥの上に、例えばＣＶＤ法によって、例えば酸化シリコン膜のような層間絶縁膜ＩＬを形成する。

【0088】

次に、図１９に示すように、コンタクトホール（接続孔）ＣＨ１、コンタクトホール（接続孔）ＣＨ２およびベースコンタクト層ＢＣの形成工程を実行する。

【0089】

フォトリソグラフィ法およびドライエッチング処理、例えば、異方性ドライエッチング）を用いることで、アクティブセル領域において、層間絶縁膜ＩＬおよびエミッタ領域ＥＬを貫通し、且つ、ベース領域ＢＬに達するコンタクトホールＣＨ１を形成する。また、ホールコレクタセル領域において、層間絶縁膜ＩＬを貫通し、トレンチエミッタＴＥとベース領域ＢＬとを跨ぐように、半導体基板の第１主面ＵＳから第２主面（裏面）ＢＳに向かって後退したリセスを含む、コンタクトホールＣＨ２を形成する。

【0090】

次に、フォトリソグラフィ法およびイオン注入法を用いることで、コンタクトホールＣＨ１およびコンタクトホールＣＨ２の各々の下部のベース領域ＢL内に、ｐ型のベースコンタクト層ＢＣを形成する。ベースコンタクト層ＢＣは、ベース領域ＢＬよりも高い不純物濃度を有する不純物領域である。また、アクティブセル領域のベースコンタクト層ＢＣは、ｎ型のエミッタ領域ＥＬに接しないように形成される。ベースコンタクト層ＢＣを形成するための不純物は、例えばボロンであり、その後、各不純物領域を活性化させるための熱処理が行われる。なお、必要に応じて、これまでのイオン注入工程の一部または全部の後（直後に限らない）に、それぞれ不純物領域を活性化させ、所定の深さまで拡散させるための熱処理を行うことにしてもよい。

【0091】

次に、図２０に示すように、エミッタ電位電極ＥＥおよびファイナルパッシベーション膜ＦＰＦの形成工程を実施する。

【0092】

まず、コンタクトホールＣＨ１およびコンタクトホールＣＨ２を埋め込むように、絶縁膜ＩＬ上に、例えばスパッタリング法によって、例えばアルミニウム膜を形成する。それぞれのコンタクトホールＣＨ１、ＣＨ２に埋め込まれたアルミニウム膜はコンタクト部材となる。その後、フォトリソグラフィ法およびドライエッチング処理を用いて、このアルミニウム膜をパターニングすることで、エミッタ電位電極ＥＥが形成される。同時に、図１に示されるゲート電位電極ＧＥも、上記のアルミニウム膜をパターニングすることで形成される。また、上記アルミニウム膜の形成前に、例えば窒化チタン膜またはチタンタングステン膜からなるバリアメタル膜を形成し、このバリアメタル膜上に、上記アルミニウム膜を形成してもよい。すなわち、エミッタ電位電極ＥＥなどを、バリアメタル膜とアルミニウム膜との積層膜としてもよい。

【0093】

次に、ファイナルパッシベーション膜ＦＰＦの形成工程を実施する。ファイナルパッシベーション膜ＦＰＦがエミッタ電極ＥＥの上側および層間絶縁膜ＩＬの上側に形成される。ファイナルパッシベーション膜ＦＰＦは、たとえば、ポリイミドを主要な成分とする有機膜であり、たとえば、厚さ１０μｍ程度である。ファイナルパッシベーション膜ＦＰＦは、この有機膜をエミッタ電極ＥＥの上側および層間絶縁膜ＩＬの上側へ全面的に塗布し、通常のリソグラフィによって、エミッタパッドＥＰの部分とゲートパッドＧＰの部分とを開口することによって形成される。

【0094】

次に、図２１に示すように、半導体基板ＳＵＢの第２主面（裏面）ＢＳ側に、フィールドストップ層ＦＳＬ、コレクタ層ＣＬおよびコレクタ電位電極ＣＥを形成する。

【0095】

まず、必要に応じて、半導体基板ＳＵＢの第２主面（裏面）に対して研磨処理を実施し、半導体基板ＳＵＢの厚さを薄くする。次に、半導体基板ＳＵＢの第２主面（裏面）側からイオン注入を行う。このイオン注入により、ｎ型のフィールドストップ領域ＦＳＬおよびｐ型のコレクタ領域ＣＬが形成される。フィールドストップ領域ＦＳＬは、ドリフト領域ＤＬよりも高い不純物濃度を有する不純物領域である。フィールドストップ領域ＦＳＬを形成するための不純物は、例えばリン（Ｐ）である。コレクタ領域ＰＣを形成するための不純物は、例えばボロン（Ｂ）である。

【0096】

次に、半導体基板ＳＵＢの第２主面（裏面）側で露出しているコレクタ領域ＣＬの表面に、例えばスパッタリング法またはＣＶＤ法によって、例えば半導体基板ＳＵＢの側から順にアルミニウム（Ａｌ）層、チタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層等の積層膜からなるコレクタ電位電極ＣＥを形成する。

【0097】

以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。

【符号の説明】

【0098】

１００ 半導体装置
ＣＨＰ 半導体チップ
ＦＬ フローティング領域
ＴＧ トレンチゲート
ＴＥ トレンチエミッタ
ＣＤＲ 結晶欠陥領域
ＣＥ コレクタ電位電極
ＣＨ１、ＣＨ２ コンタクトホール
ＥＥ エミッタ電位電極
ＥＰ エミッタパッド
ＧＥ ゲート電位電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＩＬ 絶縁膜
ＥＬ エミッタ領域
ＨＢＬ ホールバリア領域
ＦＳＬ フィールドストップ層
ＤＬ ドリフト領域
ＢＬ ベース領域
ＣＬ コレクタ層
ＢＣ ベースコンタクト層
ＳＵＢ 半導体基板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】