特開 2024-4022 電力増幅器の設計方法、電力増幅器の製造方法、および電子装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024004022

(43)【公開日】2024-01-16

(54)【発明の名称】電力増幅器の設計方法、電力増幅器の製造方法、および電子装置の製造方法

(51)【国際特許分類】

   H03F 3/21 20060101AFI20240109BHJP

   H03F 3/68 20060101ALI20240109BHJP

   H01L 21/822 20060101ALI20240109BHJP

   H01L 27/06 20060101ALI20240109BHJP

   H01L 21/338 20060101ALI20240109BHJP

   H01L 29/41 20060101ALI20240109BHJP

   H01L 29/417 20060101ALI20240109BHJP

   H01L 21/82 20060101ALI20240109BHJP

【ＦＩ】

H03F3/21

H03F3/68 220

H01L27/04 H

H01L27/06 311Z

H01L29/80 H

H01L29/80 U

H01L29/44 L

H01L29/50 J

H01L29/44 P

H01L21/82 D

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022103449

(22)【出願日】2022-06-28

(71)【出願人】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】倉橋 菜緒子

【テーマコード（参考）】

4M104

5F038

5F048

5F064

5F102

5J500

【Ｆターム（参考）】

4M104AA04

4M104AA07

4M104CC01

4M104CC03

4M104DD07

4M104DD34

4M104DD52

4M104DD53

4M104DD68

4M104FF02

4M104FF11

4M104GG12

4M104HH20

5F038AV06

5F038AZ04

5F038BH07

5F038BH16

5F038CA02

5F038CA08

5F048AC01

5F048AC10

5F048BA01

5F048BA14

5F048BA15

5F048BF02

5F048BF07

5F048CC09

5F048CC11

5F048CC18

5F064CC08

5F064DD03

5F064DD24

5F064EE09

5F064EE52

5F102FA04

5F102GB02

5F102GD01

5F102GJ02

5F102GJ03

5F102GJ04

5F102GJ05

5F102GJ06

5F102GJ10

5F102GL04

5F102GL07

5F102GM04

5F102GM08

5F102GQ01

5F102GS01

5F102GS09

5F102GT01

5F102HC01

5F102HC11

5F102HC19

5F102HC21

5J500AA01

5J500AA21

5J500AA41

5J500AC14

5J500AC33

5J500AC75

5J500AC86

5J500AC92

5J500AF15

5J500AF16

5J500AH09

5J500AH24

5J500AH29

5J500AH33

5J500AK29

5J500AM19

5J500AQ02

5J500AQ03

5J500AT01

5J500AT07

5J500WU08

(57)【要約】      （修正有）

【課題】出力電力の低下を抑制するが可能な、電力増幅器の設計方法、電力増幅器の製造方法を提供する。
【解決手段】電力増幅器１００において、基板３０上に、第１トランジスタ１０と、低出力の第２トランジスタ２０とを、並列接続で設け、かつ、第１トランジスタと第２トランジスタとの間隔Ｌを、第１トランジスタの発熱量と第１トランジスタの熱抵抗とにより定まる、第１トランジスタからの距離と当該距離だけ離れた基板上の温度上昇値との相関を示す情報から、温度上昇値が所定値以下となる距離となるようにすることで、出力電力の低下を抑制する。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板上に、複数の第１ゲートフィンガーを有する第１トランジスタと、前記第１トランジスタと所定間隔を空けて配置され、前記第１トランジスタに並列接続され、複数の第２ゲートフィンガーを有し、前記第１トランジスタより出力電力が小さい第２トランジスタと、が設けられる電力増幅器の設計方法であって、
前記第１トランジスタの発熱量を求める第１ステップと、
前記第１トランジスタの熱抵抗を求める第２ステップと、
前記第１ステップで求めた前記発熱量と前記第２ステップで求めた前記熱抵抗とにより定まる、前記第１トランジスタからの距離と前記第１トランジスタから前記距離だけ離れた前記基板上の温度上昇値との相関を示す情報から、前記温度上昇値が所定値以下となる前記第１トランジスタからの第１距離を求める第３ステップと、
前記第３ステップで求めた前記第１トランジスタからの前記第１距離を、前記第１トランジスタと前記第２トランジスタとの間の前記所定間隔とする第４ステップと、を備える電力増幅器の設計方法。

【請求項2】

前記第３ステップは、前記第１トランジスタからの距離と前記第１トランジスタから前記距離だけ離れた前記基板上の温度上昇値との相関を示す反比例の式から、前記温度上昇値が所定値以下となる前記第１トランジスタからの前記第１距離を求める、請求項１に記載の電力増幅器の設計方法。

【請求項3】

前記第１トランジスタが発熱により消失する出力電力を求める第５ステップと、
前記基板上に設けられる１または複数の前記第２トランジスタの合計出力電力が、前記第５ステップで求めた前記出力電力と同じになるように、前記１または複数の第２トランジスタを設計する第６ステップと、を備える、請求項１または２に記載の電力増幅器の設計方法。

【請求項4】

前記第６ステップは、前記複数の第２ゲートフィンガーの本数を前記複数の第１ゲートフィンガーの本数より少なくする、請求項３に記載の電力増幅器の設計方法。

【請求項5】

前記第６ステップは、前記複数の第２ゲートフィンガーのゲート幅を前記第１ゲートフィンガーのゲート幅より小さくする、請求項３に記載の電力増幅器の設計方法。

【請求項6】

前記第６ステップは、前記複数の第２ゲートフィンガーの間隔を前記複数の第１ゲートフィンガーの間隔より大きくする、請求項３に記載の電力増幅器の設計方法。

【請求項7】

基板上に、複数の第１ゲートフィンガーを有する第１トランジスタを形成する工程と、
前記基板上に、前記第１トランジスタと所定間隔を空けて設けられ、前記第１トランジスタに並列接続され、複数の第２ゲートフィンガーを有し、前記第１トランジスタより出力電力が小さい第２トランジスタを形成する工程と、を備え、
前記第２トランジスタを形成する工程は、前記第１トランジスタとの前記所定間隔が、前記第１トランジスタの発熱量と前記第１トランジスタの熱抵抗とにより定まる、前記第１トランジスタからの距離と前記第１トランジスタから前記距離だけ離れた前記基板上の温度上昇値との相関を示す情報から、前記温度上昇値が所定値以下となる第１距離となるように、前記第２トランジスタを形成する、電力増幅器の製造方法。

【請求項8】

入力端子と前記第１トランジスタとの間に、前記第１トランジスタの入力インピーダンスを所定のインピーダンスに整合する入力整合部を接続する工程と、
前記入力整合部と前記第１トランジスタとの間のノードと、前記第２トランジスタと、の間に、第１インダクタとキャパシタとを含み、前記第２トランジスタと前記入力整合部のインピーダンスの整合を行うインピーダンス調整部を接続する工程と、を備える、請求項７に記載の電力増幅器の製造方法。

【請求項9】

前記ノードと前記第１トランジスタとの間に第２インダクタを接続する工程を備え、
前記第２インダクタのインダクタンスに対する前記第１インダクタのインダクタンスの割合は、前記第２トランジスタの出力電力に対する前記第１トランジスタの出力電力の割合と同じである、請求項８に記載の電力増幅器の製造方法。

【請求項10】

電力増幅器を形成する工程と、
前記電力増幅器に接続され、前記電力増幅器から電力供給を受ける素子を形成する工程と、を備え、
前記電力増幅器を形成する工程は、
基板上に、複数の第１ゲートフィンガーを有する第１トランジスタを形成する工程と、
前記基板上に、前記第１トランジスタと所定間隔を空けて設けられ、前記第１トランジスタに並列接続され、複数の第２ゲートフィンガーを有し、前記第１トランジスタより出力電力が小さい第２トランジスタを形成する工程と、を含み、
前記第２トランジスタを形成する工程は、前記第１トランジスタとの前記所定間隔が、前記第１トランジスタの発熱量と前記第１トランジスタの熱抵抗とにより定まる、前記第１トランジスタからの距離と前記第１トランジスタから前記距離だけ離れた前記基板上の温度上昇値との相関を示す情報から、前記温度上昇値が所定値以下となる第１距離となるように、前記第２トランジスタを形成する、
電子装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電力増幅器の設計方法、電力増幅器の製造方法、および電子装置の製造方法に関する。

【背景技術】

【0002】

複数のゲートフィンガーを有するトランジスタを備えた電力増幅器が知られている。また、トランジスタを有する複数のユニットセルが並列接続された電力増幅器が知られている（例えば特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０１５／０２８８３３３号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

電力増幅器は、高出力で安定的に動作することが望まれている。しかしながら、複数のゲートフィンガーを有するトランジスタでは、フィンガーが密集しているため放熱性が低下し、その結果、出力電力が所望の値より低下することがある。

【0005】

１つの側面では、出力電力の低下を抑制することを目的とする。

【課題を解決するための手段】

【0006】

１つの態様では、基板上に、複数の第１ゲートフィンガーを有する第１トランジスタと、前記第１トランジスタと所定間隔を空けて配置され、前記第１トランジスタに並列接続され、複数の第２ゲートフィンガーを有し、前記第１トランジスタより出力電力が小さい第２トランジスタと、が設けられる電力増幅器の設計方法であって、前記第１トランジスタの発熱量を求める第１ステップと、前記第１トランジスタの熱抵抗を求める第２ステップと、前記第１ステップで求めた前記発熱量と前記第２ステップで求めた前記熱抵抗とにより定まる、前記第１トランジスタからの距離と前記第１トランジスタから前記距離だけ離れた前記基板上の温度上昇値との相関を示す情報から、前記温度上昇値が所定値以下となる前記第１トランジスタからの第１距離を求める第３ステップと、前記第３ステップで求めた前記第１トランジスタからの前記第１距離を、前記第１トランジスタと前記第２トランジスタとの間の前記所定間隔とする第４ステップと、を備える電力増幅器の設計方法である。

【0007】

１つの態様では、基板上に、複数の第１ゲートフィンガーを有する第１トランジスタを形成する工程と、前記基板上に、前記第１トランジスタと所定間隔を空けて設けられ、前記第１トランジスタに並列接続され、複数の第２ゲートフィンガーを有し、前記第１トランジスタより出力電力が小さい第２トランジスタを形成する工程と、を備え、前記第２トランジスタを形成する工程は、前記第１トランジスタとの前記所定間隔が、前記第１トランジスタの発熱量と前記第１トランジスタの熱抵抗とにより定まる、前記第１トランジスタからの距離と前記第１トランジスタから前記距離だけ離れた前記基板上の温度上昇値との相関を示す情報から、前記温度上昇値が所定値以下となる第１距離となるように、前記第２トランジスタを形成する、電力増幅器の製造方法である。

【0008】

１つの態様では、電力増幅器を形成する工程と、前記電力増幅器に接続され、前記電力増幅器から電力供給を受ける素子を形成する工程と、を備え、前記電力増幅器を形成する工程は、基板上に、複数の第１ゲートフィンガーを有する第１トランジスタを形成する工程と、前記基板上に、前記第１トランジスタと所定間隔を空けて設けられ、前記第１トランジスタに並列接続され、複数の第２ゲートフィンガーを有し、前記第１トランジスタより出力電力が小さい第２トランジスタを形成する工程と、を含み、前記第２トランジスタを形成する工程は、前記第１トランジスタとの前記所定間隔が、前記第１トランジスタの発熱量と前記第１トランジスタの熱抵抗とにより定まる、前記第１トランジスタからの距離と前記第１トランジスタから前記距離だけ離れた前記基板上の温度上昇値との相関を示す情報から、前記温度上昇値が所定値以下となる第１距離となるように、前記第２トランジスタを形成する、電子装置の製造方法である。

【発明の効果】

【0009】

１つの側面として、出力電力の低下を抑制することができる。

【図面の簡単な説明】

【0010】

【図1】図１は、実施例１に係る電力増幅器の平面図である。

【図2】図２（ａ）は、図１のＡ－Ａ断面図、図２（ｂ）は、図１のＢ－Ｂ断面図である。

【図3】図３（ａ）は、第１トランジスタの一部を拡大した平面図、図３（ｂ）は、第２トランジスタの一部を拡大した平面図である。

【図4】図４（ａ）および図４（ｂ）は、実施例１に係る電力増幅器の製造方法を示す断面図（その１）である。

【図5】図５（ａ）および図５（ｂ）は、実施例１に係る電力増幅器の製造方法を示す断面図（その２）である。

【図6】図６は、実施例１における第１トランジスタと第２トランジスタとの間の所定間隔の設計方法の一例を示すフローチャートである。

【図7】図７は、第１トランジスタからの距離と、当該距離だけ離れた基板上の温度上昇値と、の相関を示す図である。

【図8】図８は、比較例１に係る電力増幅器の平面図である。

【図9】図９は、比較例２に係る電力増幅器の平面図である。

【図10】図１０（ａ）から図１０（ｃ）は、比較例１、比較例２、および実施例１に係る電力増幅器の動作時の温度について示す模式図である。

【図11】図１１は、第１トランジスタおよび第２トランジスタの設計方法の一例を示すフローチャートである。

【図12】図１２は、実施例２に係る電力増幅器の回路図である。

【図13】図１３（ａ）は、実施例３に係る電子装置を示す平面図、図１３（ｂ）は、内部の基板を示す平面図である。

【発明を実施するための形態】

【0011】

以下、図面を参照して、本発明の実施例について説明する。

【実施例0012】

図１は、実施例１に係る電力増幅器の平面図である。図２（ａ）は、図１のＡ－Ａ断面図、図２（ｂ）は、図１のＢ－Ｂ断面図である。図１、図２（ａ）、および図２（ｂ）において、フィンガーの延伸方向をＸ方向、フィンガーの配列方向をＹ方向、基板の厚さ方向をＺ方向とする。図１、図２（ａ）、および図２（ｂ）のように、実施例１に係る電力増幅器１００は、基板３０上に、第１トランジスタ１０と第２トランジスタ２０が設けられている。第２トランジスタ２０は、Ｙ方向から第１トランジスタ１０を挟むように、第１トランジスタ１０のＹ方向の両側に２つ設けられている。

【0013】

基板３０は、例えば炭化シリコン（ＳｉＣ）基板である。なお、基板３０は、ＳｉＣ基板以外でもよく、例えばシリコン（Ｓｉ）基板、窒化ガリウム（ＧａＮ）基板、リン化インジウム（ＩｎＰ）基板、ヒ化ガリウム（ＧａＡｓ）基板、または窒化アルミニウム（ＡｌＮ）基板でもよい。更に、基板３０は、サファイア基板またはダイヤモンド基板でもよい。基板３０には、１種の材料の単層構造が用いられてもよいし、２種以上の材料の積層構造が用いられてもよい。

【0014】

基板３０上に半導体層３４が設けられている。半導体層３４は、例えば電子走行層３１、電子供給層３２、およびキャップ層３３を含む。電子走行層３１は、基板３０上に設けられ、例えばアンドープのＧａＮ層（ｉ型ＧａＮ層）である。なお、電子走行層３１は、ＧａＮ層以外の窒化物半導体層でもよい。例えば、電子走行層３１は、インジウムガリウムナイトライド（ＩｎＧａＮ）層、アルミニウムガリウムナイトライド（ＡｌＧａＮ）層、またはインジウムアルミニウムガリウムナイトライド（ＩｎＡｌＧａＮ）層等でもよい。

【0015】

電子供給層３２は、電子走行層３１上に設けられ、例えばＡｌＧａＮ層である。なお、電子供給層３２は、ＡｌＧａＮ層以外の窒化物半導体層でもよい。例えば、電子供給層３２は、インジウムアルミニウムナイトライド（ＩｎＡｌＮ）層、ＩｎＡｌＧａＮ層、またはＡｌＮ層等でもよい。

【0016】

ここで、電子走行層３１と電子供給層３２には、バンドギャップの異なる窒化物半導体が用いられる。電子走行層３１上に、電子走行層３１よりもバンドギャップの大きい窒化物半導体を用いた電子供給層３２が設けられることで、バンド不連続を有するヘテロ接合構造が形成される。フェルミ準位が電子走行層３１と電子供給層３２との接合界面の伝導帯よりも上（高エネルギー側）となるようにすることで、接合界面の電子走行層３１に二次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）３５が生成される。電子走行層３１上に、電子走行層３１よりも格子定数の大きい窒化物半導体を用いた電子供給層３２が設けられることで、電子供給層３２にピエゾ分極が発生する。電子供給層３２に用いられる窒化物半導体の自発分極およびその格子定数に起因して発生するピエゾ分極により、接合界面の電子走行層３１に高濃度の二次元電子ガス３５が生成される。電子走行層３１および電子供給層３２には、それらの接合界面近傍に二次元電子ガス３５が生成されるような組み合わせの窒化物半導体が用いられる。

【0017】

キャップ層３３は、電子供給層３２上に設けられ、例えばｎ型ＧａＮ層である。キャップ層３３は、ｎ型ＧａＮ層以外の窒化物半導体層でもよい。キャップ層３３は、電子供給層３２を保護する機能を有する。

【0018】

なお、ここでは図示を省略しているが、基板３０と電子走行層３１との間に、初期層としてＡｌＮ層等が設けられてもよく、また、バッファ層としてＡｌＧａＮ層等が設けられてもよい。電子走行層３１と電子供給層３２との間には、スペーサ層としてアンドープのＡｌＧａＮ層（ｉ型ＡｌＧａＮ層）等が設けられてもよい。

【0019】

第１トランジスタ１０は、複数のゲートフィンガー１１と、複数のソースフィンガー１２と、複数のドレインフィンガー１３と、を備える。ソースフィンガー１２およびドレインフィンガー１３は、半導体層３４上にキャップ層３３を貫通して電子供給層３２と接続されるように設けられる。ソースフィンガー１２およびドレインフィンガー１３はオーミック電極として機能する。ソースフィンガー１２およびドレインフィンガー１３は、金属膜により形成され、例えばアルミニウム（Ａｌ）層とその上に設けられた金（Ａｕ）層との積層膜である。

【0020】

複数のソースフィンガー１２は、Ｙ方向に伸びたソースバスライン１４に接続し、ソースバスライン１４からＸ方向に伸びて、互いに並列に設けられている。複数のドレインフィンガー１３は、複数のソースフィンガー１２と交互に配置されるように、互いに並列に設けられている。複数のドレインフィンガー１３は、Ｙ方向に伸びたドレインバスライン１５に接続し、ドレインバスライン１５からＸ方向に伸びて、ソースフィンガー１２と交互に配置されている。

【0021】

複数のゲートフィンガー１１は、複数のソースフィンガー１２と複数のドレインフィンガー１３との間にそれぞれ配置されるように、互いに並列に設けられている。複数のゲートフィンガー１１は、Ｙ方向に伸びたゲートバスライン１６に接続し、ゲートバスライン１６からＸ方向に伸びている。ゲートフィンガー１１は、金属膜により形成され、例えばニッケル（Ｎｉ）層とその上に設けられたＡｕ層との積層膜である。

【0022】

ソースバスライン１４とドレインバスライン１５は、ソースフィンガー１２とドレインフィンガー１３がゲートフィンガー１１を挟んで向かい合う対向領域に対して互いに反対側に設けられている。ゲートバスライン１６は、対向領域に対してソースバスライン１４と同じ側に設けられている。ソースバスライン１４とゲートバスライン１６とは、対向領域側からゲートバスライン１６、ソースバスライン１４の順に位置している。このため、ソースバスライン１４からＸ方向に伸びたソースフィンガー１２は、ゲートバスライン１６と交差する。このため、ソースフィンガー１２とゲートバスライン１６とが接触しないように、ソースフィンガー１２とゲートバスライン１６とが交差する箇所は例えばエアブリッジ構造となっている。

【0023】

ゲートバスライン１６は、基板３０上に設けられたゲートパッド１７に接続されている。ソースバスライン１４は、半導体層３４および基板３０を貫通するビア配線３８により基板３０の裏面に設けられた金属膜３７に接続されている。金属膜３７はソースパッドの機能を有する。ドレインバスライン１５はドレインパッドとしての機能も有する。ソースバスライン１４、ドレインバスライン１５、ゲートバスライン１６、および金属膜３７は、例えばＡｌ層とその上に設けられたＡｕ層との積層膜である。

【0024】

第２トランジスタ２０は、複数のゲートフィンガー２１と、複数のソースフィンガー２２と、複数のドレインフィンガー２３と、を備える。ソースフィンガー２２およびドレインフィンガー２３は、半導体層３４上にキャップ層３３を貫通して電子供給層３２と接続されるように設けられている。ソースフィンガー２２およびドレインフィンガー２３はオーミック電極として機能する。ソースフィンガー２２およびドレインフィンガー２３は、金属膜により形成され、例えばＡｌ層とその上に設けられたＡｕ層との積層膜である。ソースフィンガー２２およびドレインフィンガー２３は、例えば第１トランジスタ１０のソースフィンガー１２およびドレインフィンガー１３と同じ材料により形成されている。

【0025】

複数のソースフィンガー２２は、Ｙ方向に伸びたソースバスライン２４に接続し、ソースバスライン２４からＸ方向に伸びて、互いに並列に設けられている。複数のドレインフィンガー２３は、複数のソースフィンガー２２と交互に配置されるように、互いに並列に設けられている。複数のドレインフィンガー２３は、Ｙ方向に伸びたドレインバスライン２５に接続し、ドレインバスライン２５からＸ方向に伸びて、ソースフィンガー２２と交互に配置されている。

【0026】

複数のゲートフィンガー２１は、複数のソースフィンガー２２と複数のドレインフィンガー２３との間にそれぞれ配置されるように、互いに並列に設けられている。複数のゲートフィンガー２１は、Ｙ方向に伸びたゲートバスライン２６に接続し、ゲートバスライン２６からＸ方向に伸びている。ゲートフィンガー２１は、金属膜により形成され、例えばＮｉ層とその上に設けられたＡｕ層との積層膜である。ゲートフィンガー２１は、例えば第１トランジスタ１０のゲートフィンガー１１と同じ材料により形成されている。

【0027】

ソースバスライン２４とドレインバスライン２５は、ソースフィンガー２２とドレインフィンガー２３とがゲートフィンガー２１を挟んで向かい合う対向領域に対して反対側に設けられている。ゲートバスライン２６は、対向領域に対してソースバスライン２４と同じ側に設けられている。ソースバスライン２４とゲートバスライン２６とは、対向領域側からゲートバスライン２６、ソースバスライン２４の順に位置している。このため、ソースバスライン２４からＸ方向に伸びたソースフィンガー２２は、ゲートバスライン２６と交差する。このため、ソースフィンガー２２とゲートバスライン２６とが接触しないように、ソースフィンガー２２とゲートバスライン２６とが交差する箇所は例えばエアブリッジ構造となっている。

【0028】

ゲートバスライン２６は、基板３０上に設けられたゲートパッド２７に接続されている。ソースバスライン２４は、半導体層３４および基板３０を貫通するビア配線３８により基板３０の裏面に設けられた金属膜３７に接続されている。ドレインバスライン２５はドレインパッドとしての機能も有する。ソースバスライン２４、ドレインバスライン２５、およびゲートバスライン１６は、例えばＡｌ層とその上に設けられたＡｕ層との積層膜である。ソースバスライン２４、ドレインバスライン２５、およびゲートバスライン１６は、例えばソースバスライン１４、ドレインバスライン１５、ゲートバスライン１６と同じ材料により形成されている。

【0029】

なお、図１では、図の明瞭化のために、第１トランジスタ１０および第２トランジスタ２０のフィンガーの本数を少なくして図示しいる。第１トランジスタ１０のゲートフィンガー１１の本数は例えば１００本以上であり、第２トランジスタ２０のゲートフィンガー２１の本数は例えば１０本程度である。

【0030】

第２トランジスタ２０の最も第１トランジスタ１０に近いソースフィンガー２２と、第１トランジスタ１０の最も第２トランジスタ２０に近いソースフィンガー１２とは、ソース配線４０により接続されている。また、第２トランジスタ２０のソースバスライン２４と第１トランジスタ１０のソースバスライン１４とは、ソース配線４２により接続されている。なお、ソース配線４０とソース配線４２は両方設けられる場合に限られず、いずれか一方のみが設けられる場合でもよい。第２トランジスタ２０のドレインバスライン２５と第１トランジスタ１０のドレインバスライン１５とは、ドレイン配線４３により接続されている。第２トランジスタ２０のゲートバスライン２６と第１トランジスタ１０のゲートバスライン１６とは、ゲート配線４１により接続されている。これにより、第１トランジスタ１０と第２トランジスタ２０は並列接続となっている。

【0031】

ソース配線４０、４２は、半導体層３４および基板３０を貫通するビア配線３８によって基板３０の裏面に設けられた金属膜３７に接続されている。ゲートフィンガー１１、２１は、基板３０上に設けられた絶縁膜３６により覆われている。ソースフィンガー１２、２２、ドレインフィンガー１３、２３、ソースバスライン１４、２４、ドレインバスライン１５、２５、およびゲートバスライン１６、２６の上面は絶縁膜３６から露出している。また、ゲート配線４１、ソース配線４０、４２、およびドレイン配線４３の上面も絶縁膜３６から露出している。絶縁膜３６は、ゲートフィンガー１１、２１を保護する機能を有し、例えば酸化シリコン膜である。第１トランジスタ１０と第２トランジスタ２０は、ゲート配線４１、ソース配線４０、４２、およびドレイン配線４３によって所定間隔Ｌを空けて設けられている。所定間隔Ｌについては後述する。

【0032】

図３（ａ）は、第１トランジスタ１０の一部を拡大した平面図、図３（ｂ）は、第２トランジスタ２０の一部を拡大した平面図である。図３（ａ）および図３（ｂ）のように、第２トランジスタ２０のゲート幅Ｗ２は、第１トランジスタ１０のゲート幅Ｗ１に比べて短い。また、図１のように、第２トランジスタ２０のゲートフィンガー２１の本数は、第１トランジスタ１０のゲートフィンガー１１の本数に比べて少ない。例えば、第１トランジスタ１０のゲートフィンガー１１の本数は１００本以上であるのに対し、第２トランジスタ２０のゲートフィンガー２１の本数は、ゲートフィンガー１１の本数の１／１０以下であり、例えば１０数本程度である。したがって、第２トランジスタ２０は、第１トランジスタ１０に比べて出力電力が小さい。

【0033】

また、図３（ａ）および図３（ｂ）のように、第２トランジスタ２０のゲートフィンガー２１の間隔Ｉ２は、第１トランジスタ１０のゲートフィンガー１１の間隔Ｉ１に比べて大きい。例えば、ゲートフィンガー２１の間隔Ｉ２は、ゲートフィンガー１１の間隔Ｉ１の１．５倍以上である。

【0034】

［製造方法］
図４（ａ）から図５（ｂ）は、実施例１に係る電力増幅器の製造方法を示す断面図である。図４（ａ）から図５（ｂ）は、図２（ａ）に相当する箇所の断面図である。図４（ａ）のように、基板３０上に、例えば有機金属化学気相成長（ＭＯＶＰＥ：Metalorganic Vapor Phase Epitaxy）法を用いて、電子走行層３１、電子供給層３２、およびキャップ層３３をエピタキシャル成長により形成する。これにより、基板３０上に、電子走行層３１、電子供給層３２、およびキャップ層３３を含む半導体層３４が形成される。電子走行層３１と電子供給層３２との接合界面の電子走行層３１に二次元電子ガス３５が生成される。なお、電子走行層３１の形成前に、基板３０上に初期層および／またはバッファ層を形成してもよい。また、電子供給層３２の形成前に、電子走行層３１上にスペーサ層を形成してもよい。

【0035】

第１トランジスタ１０および第２トランジスタ２０のソースフィンガーおよびドレインフィンガー、並びにソース配線等が形成される領域のキャップ層３３を除去する。キャップ層３３の除去は、例えばフォトリソグラフィ法およびエッチング法を用いて行う。キャップ層３３が除去された領域に、第１トランジスタ１０のソースフィンガー１２の下層１２ａおよびドレインフィンガー１３の下層１３ａを形成する。第２トランジスタ２０のソースフィンガー２２の下層２２ａおよびドレインフィンガー２３の下層２３ａを形成する。ソース配線４０の下層４０ａを形成する。なお、図４（ａ）には図示されていないが、ソースバスライン１４、２４、ドレインバスライン１５、２５、ゲートバスライン１６、２６、ゲート配線４１、ソース配線４２、およびドレイン配線４３それぞれの下層も形成する。これらは、例えば蒸着法およびリフトオフ法を用いて同時に形成する。その後、所定の温度でアニールを行い、それぞれの下層が電子供給層３２にオーミック接触するオーミック電極となるようにする。

【0036】

第１トランジスタ１０のソースフィンガー１２の下層１２ａと第２トランジスタ２０のソースフィンガー２２の下層２２ａとは、所定間隔Ｌだけ離れて形成される。すなわち、第１トランジスタ１０と第２トランジスタ２０とは所定間隔Ｌだけ離れて形成される（図１も参照）。ここで、所定間隔Ｌについて説明する。

【0037】

図６は、実施例１における第１トランジスタ１０と第２トランジスタ２０との間の所定間隔Ｌの設計方法の一例を示すフローチャートである。図６のように、第１トランジスタ１０を動作させたときに発生する発熱量を求める（ステップＳ１）。例えば、ゲートフィンガー１１の本数およびゲート幅Ｗ１から見込まれる定格出力電力で第１トランジスタ１０を動作させたときに発生する発熱量を求める。発熱量は、第１トランジスタ１０を動作させたときに第１トランジスタ１０に生じるドレイン電流とドレイン電圧とを掛け合わせることで求める。第１トランジスタ１０の発熱量は、第１トランジスタ１０が基板３０上に単体で設けられているときの発熱量であり、第１トランジスタ１０を実際に作製して動作させることで求めてもよいし、シミュレーションにより求めてもよい。

【0038】

次いで、第１トランジスタ１０の熱抵抗を求める（ステップＳ２）。熱抵抗は例えば以下の方法により求める。基板３０上に設けられた第１トランジスタ１０に対してゲート電圧を一定にした上でドレイン電流をいくつか設定し、各々の設定においてドレイン電流とドレイン電圧とを掛け合わせて発熱量を求める。また、各々の設定で第１トランジスタ１０が動作したときの第１トランジスタ１０の温度を求める。第１トランジスタ１０の温度は、例えばフィンガーの配列方向における中央部の温度を求める。そして、温度の上昇量を発熱量の上昇量で割ることにより（温度上昇量／発熱量上昇量）、第１トランジスタ１０の熱抵抗［℃／Ｗ］を求める。一例として、ある２つの設定においてドレイン電流×ドレイン電圧により求めた発熱量が１０Ｗ、３０Ｗであるとする。各々の設定での動作時における第１トランジスタ１０の温度が６０℃、１００℃であるとする。この場合、熱抵抗は（１００℃－６０℃）／（３０Ｗ－１０Ｗ）＝２［℃／Ｗ］と求まる。第１トランジスタ１０の熱抵抗は、基板３０上に第１トランジスタ１０が単体で設けられているときの熱抵抗であり、第１トランジスタ１０を実際に作製して動作させることで求めてもよいし、シミュレーションにより求めてもよい。

【0039】

ステップＳ１で求めた発熱量とステップＳ２で求めた熱抵抗とにより定まる、第１トランジスタ１０からの距離と当該距離だけ離れた基板３０上の温度上昇値との相関を示す情報から、温度上昇値が所定値以下になる距離を特定する（ステップＳ３）。図７は、第１トランジスタ１０からの距離と、当該距離だけ離れた基板３０上の温度上昇値と、の相関を示す図である。図７は、基板３０が厚さ１００μｍのＳｉＣ基板、第１トランジスタ１０の発熱量が１５Ｗ、第１トランジスタ１０の熱抵抗が１．６℃／Ｗで、基板３０上に単体で設けられた第１トランジスタ１０を定格出力電力で動作させたときの図である。図７のプロットは実測値を示し、曲線は反比例の近似曲線を示している。

【0040】

図７のように、第１トランジスタ１０の発熱量が１５Ｗ、熱抵抗が１．６℃／Ｗ、基板３０が厚さ１００μｍのＳｉＣ基板である場合、近似曲線である反比例はｙ＝８００／ｘとなった。この反比例の式を用い、温度上昇値ｙが所定値以下となる距離ｘを求める。例えば温度上昇を１０℃以下に抑えたい場合では、１０≧８００／ｘとなり、距離ｘ≧８０となる。このようにして、温度上昇値が所定値以下になる距離を特定する。

【0041】

なお、上記の例では、第１トランジスタ１０からの距離と当該距離だけ離れた基板３０上の温度上昇値との相関を示す情報として反比例の近似曲線を用いたが、その他の相関を示す情報を用いてもよい。反比例の近似曲線を用いた場合では、第１トランジスタ１０からの距離と当該距離だけ離れた箇所での温度上昇値の相関関係が強くなるため、温度上昇値が所定値以下になる距離を適切に特定できる。

【0042】

なお、図７のようなグラフは、基板３０の種類、基板３０の厚さ、第１トランジスタ１０の発熱量、および第１トランジスタ１０の熱抵抗が異なる様々な条件について予め求めておく。これにより、基板３０の種類、基板３０の厚さ、第１トランジスタ１０の発熱量、および第１トランジスタ１０の熱抵抗が様々な場合に対しても、温度上昇値が所定値以下になる第１トランジスタ１０からの距離を特定することができる。図７のようなグラフは、発熱量については１Ｗごとに求めてもよいし、２Ｗごとに求めてもよいし、３Ｗごとに求めてもよい。熱抵抗については、０．１℃／Ｗごとに求めてもよいし、０．２℃／Ｗごとに求めてもよいし、０．３℃／Ｗごとに求めてもよい。そして、図７のようなグラフを使用するときには、第１トランジスタ１０の発熱量および熱抵抗に応じた適切なグラフを選択して用いればよい。

【0043】

次いで、ステップＳ３において特定した距離を、第１トランジスタ１０と第２トランジスタ２０との間の所定間隔Ｌと決定する（ステップＳ４）。例えば、図７の場合において、上述したように、温度上昇を１０℃以下に抑えたい場合の距離は８０μｍ以上となることから、第１トランジスタ１０と第２トランジスタ２０との間の所定間隔Ｌを例えば８０μｍと決定する。

【0044】

図４（ａ）において、ソースフィンガー１２の下層１２ａとソースフィンガー２２の下層２２ａとの間の所定間隔Ｌが、図６により求めた所定間隔Ｌ（例えば８０μｍ）となるように、下層１２ａおよび下層２２ａを形成する。

【0045】

なお、図７における近似曲線の反比例の式を、第１トランジスタ１０と第２トランジスタ２０との関係で表すと以下の式（１）となる。
第２トランジスタ２０の温度上昇値＝（第１トランジスタ１０の発熱量×第１トランジスタ１０の熱抵抗×係数）／第１トランジスタ１０と第２トランジスタ２０との間の所定間隔Ｌ・・・（１）
図７では、第１トランジスタ１０の発熱量が１５Ｗ、熱抵抗が１．６℃／Ｗで、反比例の比例定数が８００であることから、上記式（１）の係数は３３．３３となる。

【0046】

図４（ｂ）のように、基板３０上に、例えばスパッタリング法または化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法を用いて、絶縁膜３６ａを成膜する。その後、ソースフィンガー１２、２２の下層１２ａ、２２ａ、ドレインフィンガー１３、２３の下層１３ａ、２３ａ、およびソース配線４０の下層４０ａ等に形成された絶縁膜３６ａを除去する。下層の除去は、例えばフォトリソグラフィ法およびエッチング法を用いて行う。これと同時にまたはこれとは別工程で、第１トランジスタ１０および第２トランジスタ２０のゲートフィンガーが形成される領域の絶縁膜３６ａを例えばフォトリソグラフィ法およびエッチング法を用いて除去する。その後、例えば蒸着法およびリフトオフ法を用いて、絶縁膜３６ａが除去された領域に第１トランジスタ１０のゲートフィンガー１１および第２トランジスタ２０のゲートフィンガー２１を同時に形成する。

【0047】

図５（ａ）のように、基板３０上に、例えばスパッタリング法またはＣＶＤ法を用いて絶縁膜を成膜して、この成膜した絶縁膜と絶縁膜３６ａとを含む絶縁膜３６を形成する。その後、ソースフィンガー１２、２２の下層１２ａ、２２ａ、ドレインフィンガー１３、２３の下層１３ａ、２３ａ、およびソース配線４０の下層４０ａ等の上に形成された絶縁膜３６を除去する。これらは、例えばフォトリソグラフィ法およびエッチング法を用いて除去する。その後、ソースフィンガー１２、２２の下層１２ａ、２２ａ、ドレインフィンガー１３、２３の下層１３ａ、２３ａ、およびソース配線４０の下層４０ａ等の上に、めっき法を用いて、それぞれの上層を形成する。その後、めっきレジストを除去する。これにより、下層１２ａと上層１２ｂからソースフィンガー１２が形成され、下層１３ａと上層１３ｂからドレインフィンガー１３が形成される。下層２２ａと上層２２ｂからソースフィンガー２２が形成され、下層２３ａと上層２３ｂからドレインフィンガー２３が形成される。下層４０ａと上層４０ｂからソース配線４０が形成される。これらは同時に形成される。

【0048】

なお、図５（ａ）では図示されていないが、ソースバスライン１４、２４、ドレインバスライン１５、２５、ゲートバスライン１６、２６、ゲート配線４１、ソース配線４２、ドレイン配線４３も同様に下層と上層から形成される。

【0049】

図５（ｂ）のように、基板３０の裏面から、例えばフォトリソグラフィ法およびエッチング法を用いて、ソース配線４０等に到達する貫通孔３９を形成する。その後、例えばめっき法を用いて、貫通孔３９内を埋め込むビア配線３８と、基板３０の裏面の金属膜３７と、を形成する。なお、図５（ｂ）では図示されていないが、ソースバスライン１４、２４に接続するビア配線３８も同時に形成される。

【0050】

［比較例］
図８は、比較例１に係る電力増幅器の平面図である。図８のように、比較例１に係る電力増幅器５００は、第１トランジスタ１０により形成され、第１トランジスタ１０に第２トランジスタ２０が並列接続されていない。その他の構成は実施例１と同じであるため説明を省略する。

【0051】

図９は、比較例２に係る電力増幅器の平面図である。図９のように、比較例２に係る電力増幅器６００は、第１トランジスタ１０ａにより形成され、第１トランジスタ１０ａに第２トランジスタ２０が並列接続されていない。比較例２における第１トランジスタ１０ａは、実施例１および比較例１における第１トランジスタ１０に比べてゲートフィンガー１１の本数が多い。その他の構成は実施例１と同じであるため説明を省略する。

【0052】

図１０（ａ）から図１０（ｃ）は、比較例１、比較例２、および実施例１に係る電力増幅器の動作時の温度について示す模式図である。図１０（ａ）から図１０（ｃ）では、ハッチングの粗密で温度を表していて、ハッチングが密な領域ほど温度が高く、ハッチングが粗な領域ほど温度が低いことを表している。図１０（ａ）のように、比較例１に係る電力増幅器５００では、複数のゲートフィンガー１１の配列方向であるＹ方向における中央付近で温度が高くなる。これは、Ｙ方向における中央付近ほど、動作により発生した熱が外部に逃げ難くいためである。第１トランジスタ１０の温度が高くなると、ゲートフィンガー１１の本数およびゲート幅Ｗ１から見込まれる出力電力が得られないことがある。

【0053】

そこで、比較例２に係る電力増幅器６００のように、温度上昇による出力電力の低下を見込んで、ゲートフィンガー１１の本数を予め多くしておくことが考えられる。しかしながら、この場合、図１０（ｂ）のように、ゲートフィンガー１１の本数が増えることで、Ｙ方向における中央付近では外部への放熱が更に起こり難くなって温度が更に高くなることが生じてしまう。したがって、この場合でも、出力電力の低下が生じてしまうことがある。

【0054】

一方、実施例１に係る電力増幅器１００によれば、図１のように、第１トランジスタ１０より出力電力が小さい第２トランジスタ２０が第１トランジスタ１０に並列接続されている。これにより、第１トランジスタ１０に温度上昇による出力電力の低下が生じた場合に、低下した出力電力を第２トランジスタ２０により補填することができる。このときに、第１トランジスタ１０と第２トランジスタ２０との間の所定間隔Ｌを、図６に示した設計方法により決定する。すなわち、ステップＳ１のように、第１トランジスタ１０の発熱量［Ｗ］を求める。ステップＳ２のように、第１トランジスタ１０の熱抵抗［℃／Ｗ］を求める。ステップＳ３のように、ステップＳ１で求めた発熱量とステップＳ２で求めた熱抵抗とにより定まる、第１トランジスタ１０からの距離と当該距離だけ離れた基板３０上の温度上昇値との相関を示す情報から、温度上昇値が所定値以下となる距離［μｍ］を特定する。そして、ステップ４のように、ステップＳ３で特定した第１トランジスタ１０からの距離を、第１トランジスタ１０と第２トランジスタ２０との間の所定間隔Ｌ［μｍ］と決定する。

【0055】

所定間隔Ｌをこのように決定することで、第１トランジスタ１０の発熱の影響による第２トランジスタ２０の温度上昇値を所定値以下に抑えることができる。したがって、図１０（ｃ）のように、第１トランジスタ１０の温度は比較例１と同様に高くなるが、第２トランジスタ２０の温度上昇は抑制できる。なお、第２トランジスタ２０は出力電力が小さいことから、第２トランジスタ２０自身の発熱による温度上昇は小さい。このため、第１トランジスタ１０の発熱の影響による第２トランジスタ２０の温度上昇値を所定値以下に抑えられることで、第２トランジスタ２０の温度を許容温度以下に抑えることができる。許容温度は、回路等の目的により適宜設定されるものであり、例えば８０℃以下であるが、６０℃以下の場合もあるし、４０℃以下の場合もある。このようなことから、第２トランジスタ２０はゲートフィンガー２１の本数およびゲート幅Ｗ２から見込まれる出力電力が得られ、第１トランジスタ１０の出力電力の低下を第２トランジスタ２０により補填することができる。その結果、出力電力の低下が抑制された電力増幅器１００が得られる。

【0056】

また、実施例１では、図７のように、第１トランジスタ１０からの距離と当該距離だけ離れた基板３０上の温度上昇値との相関を示す反比例の式から、温度上昇値が所定値以下となる第１トランジスタからの距離を特定する。反比例を用いた場合では、第１トランジスタ１０からの距離と当該距離だけ離れた箇所での温度上昇値の相関関係が強くなるため、温度上昇値が所定値以下になる距離を適切に特定できる。

【0057】

また、実施例１において、第１トランジスタ１０に並列接続された２つの第２トランジスタ２０の合計出力電力を、第１トランジスタ１０が発熱により消失する出力電力と同じにすることが好ましい。図１１は、第１トランジスタ１０および第２トランジスタ２０の設計方法の一例を示すフローチャートである。図１１のように、まず、第１トランジスタ１０の出力電力が所望の大きさになるように、第１トランジスタ１０を設計する（ステップＳ１１）。例えば、第１トランジスタ１０の出力電力が所望の大きさになるように、第１トランジスタ１０のゲートフィンガー１１の本数およびゲート幅Ｗ１を設計する。

【0058】

次いで、第１トランジスタ１０が発熱により消失する出力電力を求める（ステップＳ１２）。第１トランジスタ１０が発熱により消失する出力電力は、基板３０上に第１トランジスタ１０が単体で設けられて定格出力電力で動作したときに発熱により消失する出力電力であり、例えば以下の式（２）を用いて求める。
第１トランジスタ１０の発熱により消失する出力電力［Ｗ］＝（第１トランジスタ１０の温度［℃］－第１トランジスタ１０が設けられていない箇所での基板３０の温度［℃］）／第１トランジスタ１０の熱抵抗［℃／Ｗ］・・・（２）

【0059】

次いで、２つの第２トランジスタ２０の合計出力電力が、第１トランジスタ１０が発熱により消失する出力電力と同じになるように、第２トランジスタ２０を設計する（ステップＳ１３）。例えば、２つの第２トランジスタ２０の合計出力電力が、第１トランジスタ１０が発熱により消失する出力電力と同じになるように、第２トランジスタ２０のゲートフィンガー２１の本数およびゲート幅Ｗ２を設計する。

【0060】

このように、第１トランジスタ１０が発熱により消失する出力電力を求める（ステップＳ１２）。そして、２つの第２トランジスタ２０の合計出力電力が、第１トランジスタ１０が発熱により消失する出力電力と同じになるように、第２トランジスタ２０を設計する（ステップＳ１３）。これにより、第１トランジスタ１０の発熱による出力電力の低下を第２トランジスタ２０により補填することができる。２つの第２トランジスタ２０自身の発熱による温度上昇を抑制する点から、２つの第２トランジスタ２０各々の出力電力が、第１トランジスタ１０が発熱により消失する出力電力の半分になるように、第２トランジスタ２０を設計することが好ましい。ここで、出力電力が同じおよび出力電力が半分とは、完全に同じおよび完全な半分の場合に限られず、製造誤差程度の違いを許容するものである。

【0061】

なお、実施例１では、図１のように、２つの第２トランジスタ２０が第１トランジスタ１０の両側に設けられている場合を例に示したが、第２トランジスタ２０は第１トランジスタ１０の片側に１つだけ設けられている場合でもよい。この場合、１つの第２トランジスタ２０の出力電力が、第１トランジスタ１０が発熱により消失する出力電力と同じになるように、第２トランジスタ２０を設計する。

【0062】

図１のように、第２トランジスタ２０を設計するにあたり、第２トランジスタ２０のゲートフィンガー２１の本数を第１トランジスタ１０のゲートフィンガー１１の本数よりも少なくする。これにより、第２トランジスタ２０の出力電力を第１トランジスタ１０の出力電力より低くできる。また、第２トランジスタ２０自身の発熱による温度上昇を抑制できる。例えば、第２トランジスタ２０のゲートフィンガー２１の本数は、第１トランジスタ１０のゲートフィンガー１１の本数の１／５以下の場合でもよいし、１／１０以下の場合でもよいし、１／２０以下の場合でもよい。

【0063】

図３（ａ）および図３（ｂ）のように、第２トランジスタ２０を設計するにあたり、第２トランジスタ２０のゲートフィンガー２１のゲート幅Ｗ２を第１トランジスタ１０のゲートフィンガー１１のゲート幅Ｗ１よりも小さくする。これにより、第２トランジスタ２０の出力電力を第１トランジスタ１０の出力電力より低くできる。また、第２トランジスタ２０自身の発熱による温度上昇を抑制することができる。例えば、第２トランジスタ２０のゲートフィンガー２１のゲート幅Ｗ２は、第１トランジスタ１０のゲートフィンガー１１のゲート幅Ｗ１の４／５以下の場合でもよいし、３／４以下の場合でもよいし、２／３以下の場合でもよい。

【0064】

図３（ａ）および図３（ｂ）のように、第２トランジスタ２０を設計するにあたり、第２トランジスタ２０のゲートフィンガー２１の間隔Ｉ２を第１トランジスタ１０のゲートフィンガー１１の間隔Ｉ１よりも大きくする。これにより、第２トランジスタ２０はフィンガーの密集性が低下するため、第２トランジスタ２０自身の発熱による温度上昇を抑制することができる。第２トランジスタ２０の発熱による温度上昇を抑制する点から、ゲートフィンガー２１の間隔Ｉ２は、ゲートフィンガー１１の間隔Ｉ１の１．５倍以上が好ましく、１．８倍以上がより好ましく、２．０倍以上が更に好ましい。電力増幅器１００の大型化を抑制する点からは、ゲートフィンガー２１の間隔Ｉ２は、ゲートフィンガー１１の間隔Ｉ１の３．０倍以下の場合が好ましく、２．５倍以下の場合がより好ましく、２．２倍以下が更に好ましい。

【0065】

また、実施例１によれば、図４（ａ）から図５（ｂ）のように、基板３０上に第１トランジスタ１０および第２トランジスタ２０を形成する際に、第１トランジスタ１０と第２トランジスタ２０との間の所定間隔Ｌを以下のように決めて形成する。すなわち、所定間隔Ｌが、第１トランジスタ１０の発熱量と熱抵抗とにより定まる、第１トランジスタ１０からの距離と当該距離だけ離れた基板３０上の温度上昇値との相関を示す情報から、温度上昇値が所定値以下となる距離になるようにする。これにより、第２トランジスタ２０はゲートフィンガー２１の本数およびゲート幅Ｗ２から見込まれる出力電力が得られ、第１トランジスタ１０の出力電力の低下を第２トランジスタ２０により補填することができる。その結果、出力電力の低下が抑制された電力増幅器１００が得られる。

【0066】

また、実施例１では、図１のように、第２トランジスタ２０のゲートバスライン２６を第１トランジスタ１０のゲートバスライン１６にゲート配線４１により接続する。第２トランジスタ２０のソースバスライン２４を第１トランジスタ１０のソースバスライン１４にソース配線４２（第１ソース配線）により接続する。複数のソースフィンガー２２のうち最もソースフィンガー１２に近いソースフィンガー２２を複数のソースフィンガー１２のうち最もソースフィンガー２２に近いソースフィンガー１２にソース配線４０（第２ソース配線）により接続する。第２トランジスタ２０のドレインバスライン２５を第１トランジスタ１０のドレインバスライン１５にドレイン配線４３により接続する。これにより、第２トランジスタ２０を第１トランジスタ１０の近くに配置して並列接続とすることができ、電力増幅器１００を小型化できる。また、第１トランジスタ１０と第２トランジスタ２０がボンディングワイヤで接続される場合に比べて、特性のばらつきを抑えることができる。

【0067】

図１、図２（ａ）、および図２（ｂ）のように、ソース配線４０、４２をソース配線４０、４２に重なって設けられたビア配線３８を介して、基板３０の裏面に設けられたソースパッドとして機能する金属膜３７に接続することが好ましい。これにより、ソースフィンガー１２、２２のグランドを強化することができる。

【実施例0068】

図１２は、実施例２に係る電力増幅器２００の回路図である。図１２のように、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間に、第１トランジスタ１０と、第１トランジスタ１０に並列接続された第２トランジスタ２０と、が接続されている。第２トランジスタ２０は、入力端子Ｔｉｎと第１トランジスタ１０との間のノード７０と、出力端子Ｔｏｕｔと第１トランジスタ１０との間のノード７１と、の間に接続されている。入力端子Ｔｉｎとノード７０との間に、第１トランジスタ１０の入力インピーダンスを所定のインピーダンス（例えば信号源インピーダンス）に整合させるための入力整合回路５０が接続されている。出力端子Ｔｏｕｔとノード７１との間に、第１トランジスタ１０の出力インピーダンスを所定のインピーダンス（例えば負荷インピーダンス）に整合させるための出力整合回路５２が接続されている。

【0069】

ノード７０と第１トランジスタ１０との間にインダクタ６０が接続され、ノード７１と第１トランジスタ１０との間にインダクタ６１が接続されている。ノード７０と第２トランジスタ２０との間にインダクタ６２が接続され、インダクタ６２と第２トランジスタ２０との間のノード７２とグランドとの間にキャパシタ６４が接続されている。ノード７１と第２トランジスタ２０との間にインダクタ６３が接続され、インダクタ６３と第２トランジスタ２０との間のノード７３とグランドとの間にキャパシタ６５が接続されている。

【0070】

第１トランジスタ１０と第２トランジスタ２０は、実施例１で説明したように、基板３０に形成されている。インダクタ６０～６３およびキャパシタ６４、６５は、入力整合回路５０および出力整合回路５２が設けられた整合回路基板に形成されている。

【0071】

入力整合回路５０の後段で第１トランジスタ１０と第２トランジスタ２０に分岐していることから、インピーダンスの整合のために、インダクタ６０、６２とキャパシタ６４とが設けられている。インダクタ６２とキャパシタ６４を含むインピーダンス調整部６６によって、第２トランジスタ２０と入力整合回路５０のインピーダンスが整合される。インダクタ６０のインダクタンスに対するインダクタ６２のインダクタンスの割合は、第２トランジスタ２０の出力電力に対する第１トランジスタ１０の出力電力の割合と同じになっている。これにより、入力整合回路５０と第１トランジスタ１０のインピーダンスが整合され、かつ、入力整合回路５０と第２トランジスタ２０のインピーダンスが整合される。

【0072】

同様に、出力整合回路５２の前段で第１トランジスタ１０と第２トランジスタ２０に分岐していることから、インピーダンスの整合のために、インダクタ６１、６３とキャパシタ６５とが設けられている。インダクタ６３とキャパシタ６５を含むインピーダンス調整部６７によって、第２トランジスタ２０と出力整合回路５２のインピーダンスが整合される。インダクタ６１のインダクタンスに対するインダクタ６３のインダクタンスの割合は、第２トランジスタ２０の出力電力に対する第１トランジスタ１０の出力電力の割合と同じになっている。これにより、出力整合回路５２と第１トランジスタ１０のインピーダンスが整合され、かつ、出力整合回路５２と第２トランジスタ２０のインピーダンスが整合される。

【0073】

実施例２によれば、入力端子Ｔｉｎと第１トランジスタ１０との間に、第１トランジスタ１０の入力インピーダンスを所定のインピーダンスに整合させる入力整合回路５０を接続する。出力端子Ｔｏｕｔと第１トランジスタ１０との間に、第１トランジスタ１０の出力インピーダンスを所定のインピーダンスに整合させる出力整合回路５２を接続する。入力整合回路５０と第１トランジスタ１０との間のノード７０と、第２トランジスタ２０と、の間に、インダクタ６２とキャパシタ６４を含むインピーダンス調整部６６を接続する。出力整合回路５２と第１トランジスタ１０との間のノード７１と、第２トランジスタ２０と、の間に、インダクタ６３とキャパシタ６５を含むインピーダンス調整部６７を接続する。インピーダンス調整部６６、６７は、第２トランジスタ２０と、入力整合回路５０および出力整合回路５２と、のインピーダンスの整合を行う。これにより、第１トランジスタ１０および第２トランジスタ２０の出力電力の低下を抑制することができる。

【0074】

また、実施例２では、ノード７０と第１トランジスタ１０との間にインダクタ６０を接続し、ノード７１と第１トランジスタ１０との間にインダクタ６１を接続する。インダクタ６０のインダクタンス（Ｌ１）に対するインダクタ６２のインダクタンス（Ｌ２）の割合（Ｌ２／Ｌ１）は、第２トランジスタ２０の出力電力（Ｗ２）に対する第１トランジスタ１０の出力電力（Ｗ１）の割合（Ｗ１／Ｗ２）と同じである。インダクタ６１のインダクタンスに対するインダクタ６３のインダクタンスの割合は、第２トランジスタ２０の出力電力に対する第１トランジスタ１０の出力電力の割合と同じである。これにより、第１トランジスタ１０および第２トランジスタ２０と、入力整合回路５０および出力整合回路５２と、のインピーダンスの整合が良好にでき、第１トランジスタ１０および第２トランジスタ２０の出力電力の低下を抑制できる。なお、割合が同じとは、完全に同じ場合に限られず、製造誤差程度の差がある場合も許容する。