知財求人 - 知財ポータルサイト「IP Force」
▶ ブリルニクス シンガポール プライベート リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024040751
(43)【公開日】2024-03-26
(54)【発明の名称】固体撮像装置、固体撮像装置の駆動方法、および電子機器
(51)【国際特許分類】
H04N 25/77 20230101AFI20240318BHJP
【ＦＩ】
H04N5/3745
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022145304
(22)【出願日】2022-09-13
(71)【出願人】
【識別番号】521182560
【氏名又は名称】ブリルニクス シンガポール プライベート リミテッド
(74)【代理人】
【識別番号】110001863
【氏名又は名称】弁理士法人アテンダ国際特許事務所
(72)【発明者】
【氏名】高柳 功
【テーマコード（参考）】
5C024
【Ｆターム（参考）】
5C024CX03
5C024CX43
5C024GX03
5C024GX15
5C024GX16
5C024GX18
5C024GY39
5C024GY41
5C024HX13
5C024HX29
5C024HX35
5C024HX50
(57)【要約】
【課題】電圧サンプルホールド用信号保持キャパシタの容量値を増加させることなく、電圧サンプルホールドノードにおけるノイズを低減することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供する。
【解決手段】固体撮像装置１０は、光電変換読み出し部２３０と、増幅回路２４０と、増幅回路２４０により増幅された読み出し電圧信号を保持可能で、保持した電圧信号を出力可能なサンプルホールド用信号保持キャパシタを含む信号保持部２５０と、低ゲインの読み出し電圧信号が出力される第１の画素内信号線ＬＳＧＮ１１と、増幅回路２４０の出力側が接続され、高ゲインの読み出し電圧信号が出力される第２の画素内信号線ＬＳＧＮ１２と、を含み、増幅回路２３０は、差動トランジスタ対２４１の第２の差動トランジスタ２４１－２とソースフォロワトランジスタＳＦ－Ｔｒが共用されている。
【選択図】図２
【解決手段】固体撮像装置１０は、光電変換読み出し部２３０と、増幅回路２４０と、増幅回路２４０により増幅された読み出し電圧信号を保持可能で、保持した電圧信号を出力可能なサンプルホールド用信号保持キャパシタを含む信号保持部２５０と、低ゲインの読み出し電圧信号が出力される第１の画素内信号線ＬＳＧＮ１１と、増幅回路２４０の出力側が接続され、高ゲインの読み出し電圧信号が出力される第２の画素内信号線ＬＳＧＮ１２と、を含み、増幅回路２３０は、差動トランジスタ対２４１の第２の差動トランジスタ２４１－２とソースフォロワトランジスタＳＦ－Ｔｒが共用されている。
【選択図】図２
【特許請求の範囲】
【請求項1】
複数の画素が配置された画素部を有し、
前記各画素は、
光電変換した電荷を蓄積し、蓄積した電荷を電荷量に応じた電圧信号として読み出す光電変換読み出し部と、
前記光電変換読み出し部から読み出される読み出し電圧信号を増幅可能な増幅回路と、
前記増幅回路により増幅された前記読み出し電圧信号を保持可能で、保持した電圧信号を出力可能なサンプルホールド用信号保持キャパシタを含む信号保持部と、
低ゲインの読み出し電圧信号が出力される第１の画素内信号線と、
前記増幅回路の出力側が接続され、高ゲインの読み出し電圧信号が出力される第２の画素内信号線と、を含み、
前記光電変換読み出し部は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
前記出力ノードの電荷を電荷量に応じた電圧信号に変換するソースフォロワトランジスタと、
リセット期間に前記出力ノードを前記第２の画素内信号線の電位または所定の電位にリセットするリセット素子と、
一方の電極が前記出力ノードに接続され、他方の電極が前記第２の画素内信号線に接続される帰還キャパシタと、を含み、
前記第１の画素内信号線は、
前記ソースフォロワトランジスタによる電圧信号の出力ラインに接続され、かつ、前記増幅回路の入力側に接続されており、
前記増幅回路は、
第１の差動トランジスタと第２の差動トランジスタを含み、第１の差動トランジスタのゲートに前記参照信号が供給され、差動増幅機能を有する差動トランジスタ対を含み、
前記差動トランジスタ対の前記第２の差動トランジスタと前記ソースフォロワトランジスタが共用されている
固体撮像装置。
前記各画素は、
光電変換した電荷を蓄積し、蓄積した電荷を電荷量に応じた電圧信号として読み出す光電変換読み出し部と、
前記光電変換読み出し部から読み出される読み出し電圧信号を増幅可能な増幅回路と、
前記増幅回路により増幅された前記読み出し電圧信号を保持可能で、保持した電圧信号を出力可能なサンプルホールド用信号保持キャパシタを含む信号保持部と、
低ゲインの読み出し電圧信号が出力される第１の画素内信号線と、
前記増幅回路の出力側が接続され、高ゲインの読み出し電圧信号が出力される第２の画素内信号線と、を含み、
前記光電変換読み出し部は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
前記出力ノードの電荷を電荷量に応じた電圧信号に変換するソースフォロワトランジスタと、
リセット期間に前記出力ノードを前記第２の画素内信号線の電位または所定の電位にリセットするリセット素子と、
一方の電極が前記出力ノードに接続され、他方の電極が前記第２の画素内信号線に接続される帰還キャパシタと、を含み、
前記第１の画素内信号線は、
前記ソースフォロワトランジスタによる電圧信号の出力ラインに接続され、かつ、前記増幅回路の入力側に接続されており、
前記増幅回路は、
第１の差動トランジスタと第２の差動トランジスタを含み、第１の差動トランジスタのゲートに前記参照信号が供給され、差動増幅機能を有する差動トランジスタ対を含み、
前記差動トランジスタ対の前記第２の差動トランジスタと前記ソースフォロワトランジスタが共用されている
固体撮像装置。
【請求項2】
前記増幅回路は、制御信号に応じて、
低ゲイン読み出しモード時には、前記ソースフォロワトランジスタによるソースフォロワ増幅動作により低ゲインで増幅された読み出した電圧信号を前記第１の画素内信号線に出力し、
高ゲイン読み出しモード時には、前記増幅回路の前記差動トランジスタ対と前記帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタに転送させて、高ゲインで増幅された電圧信号を前記第２の画素内信号線に出力する
請求項１記載の固体撮像装置。
低ゲイン読み出しモード時には、前記ソースフォロワトランジスタによるソースフォロワ増幅動作により低ゲインで増幅された読み出した電圧信号を前記第１の画素内信号線に出力し、
高ゲイン読み出しモード時には、前記増幅回路の前記差動トランジスタ対と前記帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタに転送させて、高ゲインで増幅された電圧信号を前記第２の画素内信号線に出力する
請求項１記載の固体撮像装置。
【請求項3】
前記増幅回路は、
前記第１の差動トランジスタのドレイン側に接続された第１の負荷回路および前記第２の差動トランジスタのドレイン側に接続された第２の負荷回路を有し、前記第１の負荷回路と前記第２の負荷回路が、前記第１の差動トランジスタのドレイン側から前記第２の差動トランジスタのドレイン側への電流経路を含むカレントミラーを形成するように接続されたアクティブ負荷回路と、
制御信号に応じて、低ゲイン読み出しモード時に、前記第１の負荷回路を非アクティブ化して、前記第２の負荷回路と前記ソースフォロワトランジスタによる低ゲイン読み出し回路を形成し、高ゲイン読み出しモード時には、前記第１の負荷回路をアクティブ化して、前記増幅回路の前記差動トランジスタ対と前記帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路による高ゲイン読み出し回路を形成する読み出し回路形成部と、を含む
請求項２記載の固体撮像装置。
前記第１の差動トランジスタのドレイン側に接続された第１の負荷回路および前記第２の差動トランジスタのドレイン側に接続された第２の負荷回路を有し、前記第１の負荷回路と前記第２の負荷回路が、前記第１の差動トランジスタのドレイン側から前記第２の差動トランジスタのドレイン側への電流経路を含むカレントミラーを形成するように接続されたアクティブ負荷回路と、
制御信号に応じて、低ゲイン読み出しモード時に、前記第１の負荷回路を非アクティブ化して、前記第２の負荷回路と前記ソースフォロワトランジスタによる低ゲイン読み出し回路を形成し、高ゲイン読み出しモード時には、前記第１の負荷回路をアクティブ化して、前記増幅回路の前記差動トランジスタ対と前記帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路による高ゲイン読み出し回路を形成する読み出し回路形成部と、を含む
請求項２記載の固体撮像装置。
【請求項4】
前記第１の負荷回路は、
ゲートおよびドレインが前記第１の差動トランジスタのドレイン側に接続された第１の負荷トランジスタを含み、
前記第２の負荷回路は、
ドレインが前記第２の差動トランジスタとしての前記ソースフォロワトランジスタのドレイン側に接続され、ゲートが前記第１の負荷トランジスタのゲートおよびドレインに接続された第２の負荷トランジスタを含み、
前記読み出し回路形成部は、
低ゲイン読み出しモード時に、前記第１の負荷トランジスタのゲートを前記第１の負荷トランジスタが導通状態を保持可能な所定電位に接続するとともに、前記第１の負荷トランジスタのゲートおよびドレインも当該所定電位に接続して当該第１の負荷トランジスタを非アクティブ化させるアクティブ化制御回路を含む
請求項３記載の固体撮像装置。
ゲートおよびドレインが前記第１の差動トランジスタのドレイン側に接続された第１の負荷トランジスタを含み、
前記第２の負荷回路は、
ドレインが前記第２の差動トランジスタとしての前記ソースフォロワトランジスタのドレイン側に接続され、ゲートが前記第１の負荷トランジスタのゲートおよびドレインに接続された第２の負荷トランジスタを含み、
前記読み出し回路形成部は、
低ゲイン読み出しモード時に、前記第１の負荷トランジスタのゲートを前記第１の負荷トランジスタが導通状態を保持可能な所定電位に接続するとともに、前記第１の負荷トランジスタのゲートおよびドレインも当該所定電位に接続して当該第１の負荷トランジスタを非アクティブ化させるアクティブ化制御回路を含む
請求項３記載の固体撮像装置。
【請求項5】
低ゲイン読み出しモード時に、前記参照信号は前記第１の差動トランジスタが非導通状態に保持されるレベルで当該第１の差動トランジスタのゲートに供給される
請求項３記載の固体撮像装置。
請求項３記載の固体撮像装置。
【請求項6】
前記出力ノードに接続された蓄積トランジスタと、
前記蓄積トランジスタを介して少なくとも前記出力ノードとの間で電荷の授受が可能な容量素子と、を含む
請求項１記載の固体撮像装置。
前記蓄積トランジスタを介して少なくとも前記出力ノードとの間で電荷の授受が可能な容量素子と、を含む
請求項１記載の固体撮像装置。
【請求項7】
前記信号保持部は、
前記第１の画素内信号線に接続され、前記第１の画素内信号線に読み出された低ゲインの読み出し電圧信号をサンプリング可能な低ゲイン用サンプリング回路と、
前記第２の画素内信号線に読み出された高ゲインの読み出し電圧信号をサンプリング可能な高ゲイン用サンプリング回路と、を含む
請求項１記載の固体撮像装置。
前記第１の画素内信号線に接続され、前記第１の画素内信号線に読み出された低ゲインの読み出し電圧信号をサンプリング可能な低ゲイン用サンプリング回路と、
前記第２の画素内信号線に読み出された高ゲインの読み出し電圧信号をサンプリング可能な高ゲイン用サンプリング回路と、を含む
請求項１記載の固体撮像装置。
【請求項8】
前記低ゲイン用サンプリング回路は、
前記第１の画素内信号線を介して第１の入力ノードに入力される前記光電変換素子の蓄積電荷に応じた第１の読み出し電圧信号を保持可能な第１の信号保持キャパシタと、
前記第１の信号保持キャパシタを前記第１の画素内信号線と選択的に接続する第１のスイッチ素子と、
前記第１の信号保持キャパシタに保持された信号を保持電圧に応じて選択的に第１の信号線に出力する第１の出力部と、
前記第１の画素内信号線を介して前記第１の入力ノードに入力されるリセット状態時の第１の読み出しリセット電圧信号を保持可能な第２の信号保持キャパシタと、
前記第２の信号保持キャパシタを前記第１の画素内信号線と選択的に接続する第２のスイッチ素子と、
前記第２の信号保持キャパシタに保持された信号を保持電圧に応じて選択的に第２の信号線に出力する第２の出力部と、を含み、
前記高ゲイン用サンプリング回路は、
前記第２の画素内信号線を介して第２の入力ノードに入力される前記光電変換素子の蓄積電荷に応じた第２の読み出し電圧信号を保持可能な第３の信号保持キャパシタと、
前記第３の信号保持キャパシタを前記第２の画素内信号線と選択的に接続する第３のスイッチ素子と、
前記第３の信号保持キャパシタに保持された信号を保持電圧に応じて選択的に第１の信号線に出力する第３の出力部と、
前記第２の画素内信号線を介して前記第４の入力ノードに入力されるリセット状態時の第２の読み出しリセット電圧信号を保持可能な第４の信号保持キャパシタと、
前記第４の信号保持キャパシタを前記第２の画素内信号線と選択的に接続する第４のスイッチ素子と、
前記第４の信号保持キャパシタに保持された信号を保持電圧に応じて選択的に第２の信号線に出力する第４の出力部と、を含む
請求項７記載の固体撮像装置。
前記第１の画素内信号線を介して第１の入力ノードに入力される前記光電変換素子の蓄積電荷に応じた第１の読み出し電圧信号を保持可能な第１の信号保持キャパシタと、
前記第１の信号保持キャパシタを前記第１の画素内信号線と選択的に接続する第１のスイッチ素子と、
前記第１の信号保持キャパシタに保持された信号を保持電圧に応じて選択的に第１の信号線に出力する第１の出力部と、
前記第１の画素内信号線を介して前記第１の入力ノードに入力されるリセット状態時の第１の読み出しリセット電圧信号を保持可能な第２の信号保持キャパシタと、
前記第２の信号保持キャパシタを前記第１の画素内信号線と選択的に接続する第２のスイッチ素子と、
前記第２の信号保持キャパシタに保持された信号を保持電圧に応じて選択的に第２の信号線に出力する第２の出力部と、を含み、
前記高ゲイン用サンプリング回路は、
前記第２の画素内信号線を介して第２の入力ノードに入力される前記光電変換素子の蓄積電荷に応じた第２の読み出し電圧信号を保持可能な第３の信号保持キャパシタと、
前記第３の信号保持キャパシタを前記第２の画素内信号線と選択的に接続する第３のスイッチ素子と、
前記第３の信号保持キャパシタに保持された信号を保持電圧に応じて選択的に第１の信号線に出力する第３の出力部と、
前記第２の画素内信号線を介して前記第４の入力ノードに入力されるリセット状態時の第２の読み出しリセット電圧信号を保持可能な第４の信号保持キャパシタと、
前記第４の信号保持キャパシタを前記第２の画素内信号線と選択的に接続する第４のスイッチ素子と、
前記第４の信号保持キャパシタに保持された信号を保持電圧に応じて選択的に第２の信号線に出力する第４の出力部と、を含む
請求項７記載の固体撮像装置。
【請求項9】
前記信号保持部の前記低ゲイン用サンプリング回路は、
前記第１の信号保持キャパシタに保持された信号と前記第２の信号保持キャパシタに保持された信号とを選択的に平均化可能な第１の平均化部を含み、
前記信号保持部の前記高ゲイン用サンプリング回路は、
前記第３の信号保持キャパシタに保持された信号と前記第４の信号保持キャパシタに保持された信号とを選択的に平均化可能な第２の平均化部を含む
請求項８記載の固体撮像装置。
前記第１の信号保持キャパシタに保持された信号と前記第２の信号保持キャパシタに保持された信号とを選択的に平均化可能な第１の平均化部を含み、
前記信号保持部の前記高ゲイン用サンプリング回路は、
前記第３の信号保持キャパシタに保持された信号と前記第４の信号保持キャパシタに保持された信号とを選択的に平均化可能な第２の平均化部を含む
請求項８記載の固体撮像装置。
【請求項10】
前記低ゲイン用サンプリング回路と前記高ゲイン用サンプリング回路は、
前記第１の信号保持キャパシタと前記第３の信号保持キャパシタが共用されて、第１の保持ノードに接続された第１の共用信号保持キャパシタが形成され、
前記第２の信号保持キャパシタと前記第４の信号保持キャパシタが共用されて、第２の保持ノードに接続された第２の共用信号保持キャパシタが形成され、
前記第１の出力部と前記第３の出力部が共用されて、第１の保持ノードの保持電圧に応じて第１の信号線に出力する第１の共用出力部が形成され、
前記第２の出力部と前記第４の出力部が共用されて、第２の保持ノードの保持電圧に応じて第２の信号線に出力する第２の共用出力部が形成され、
前記第１の平均化部と前記第２の平均化部が共用されて、第１の保持ノードの保持電圧と第２の保持ノードの保持電圧とを選択的に平均化可能な共用平均化部が形成され、
前記第１のスイッチ素子が、前記第１の画素内信号線に接続された前記第１の入力ノードと前記第１の保持ノードとの間に接続され、
前記第２のスイッチ素子が、前記第１の画素内信号線に接続された前記第１の入力ノードと前記第２の保持ノードとの間に接続され、
前記第３のスイッチ素子が、前記第２の画素内信号線に接続された前記第２の入力ノードと前記第１の保持ノードとの間に接続され、
前記第４のスイッチ素子が、前記第２の画素内信号線に接続された前記第２の入力ノードと前記第２のノードとの間に接続されている
請求項９記載の固体撮像装置。
前記第１の信号保持キャパシタと前記第３の信号保持キャパシタが共用されて、第１の保持ノードに接続された第１の共用信号保持キャパシタが形成され、
前記第２の信号保持キャパシタと前記第４の信号保持キャパシタが共用されて、第２の保持ノードに接続された第２の共用信号保持キャパシタが形成され、
前記第１の出力部と前記第３の出力部が共用されて、第１の保持ノードの保持電圧に応じて第１の信号線に出力する第１の共用出力部が形成され、
前記第２の出力部と前記第４の出力部が共用されて、第２の保持ノードの保持電圧に応じて第２の信号線に出力する第２の共用出力部が形成され、
前記第１の平均化部と前記第２の平均化部が共用されて、第１の保持ノードの保持電圧と第２の保持ノードの保持電圧とを選択的に平均化可能な共用平均化部が形成され、
前記第１のスイッチ素子が、前記第１の画素内信号線に接続された前記第１の入力ノードと前記第１の保持ノードとの間に接続され、
前記第２のスイッチ素子が、前記第１の画素内信号線に接続された前記第１の入力ノードと前記第２の保持ノードとの間に接続され、
前記第３のスイッチ素子が、前記第２の画素内信号線に接続された前記第２の入力ノードと前記第１の保持ノードとの間に接続され、
前記第４のスイッチ素子が、前記第２の画素内信号線に接続された前記第２の入力ノードと前記第２のノードとの間に接続されている
請求項９記載の固体撮像装置。
【請求項11】
前記光電変換読み出し部は、
前記帰還キャパシタと前記出力ノードとしてのフローティングディフュージョンとの接続側帰還ノードに、リセット動作後の前記リセット素子としてのリセットトランジスタからの注入電荷を補償するための電荷補償キャパシタが接続されている
請求項１記載の固体撮像措置。
前記帰還キャパシタと前記出力ノードとしてのフローティングディフュージョンとの接続側帰還ノードに、リセット動作後の前記リセット素子としてのリセットトランジスタからの注入電荷を補償するための電荷補償キャパシタが接続されている
請求項１記載の固体撮像措置。
【請求項12】
前記電荷補償キャパシタに電荷注入パルスが印加される
請求項１１記載の固体撮像装置。
請求項１１記載の固体撮像装置。
【請求項13】
前記電荷注入パルスは、
前記高ゲイン読み出しモード時は第１の電圧で印加され、
前記低ゲイン読み出しモード時は前記第１の電圧より高い第２の電圧で印加される
請求項１２記載の固体撮像装置。
前記高ゲイン読み出しモード時は第１の電圧で印加され、
前記低ゲイン読み出しモード時は前記第１の電圧より高い第２の電圧で印加される
請求項１２記載の固体撮像装置。
【請求項14】
前記光電変換読み出し部は、
前記光電変換素子に接続され、当該光電変換素子に蓄積された電荷を放出可能なアンチブルーミングゲート素子を含む
請求項１記載の固体撮像装置。
前記光電変換素子に接続され、当該光電変換素子に蓄積された電荷を放出可能なアンチブルーミングゲート素子を含む
請求項１記載の固体撮像装置。
【請求項15】
前記リセット素子は、
前記出力ノードと前記帰還キャパシタと前記第２の画素内信号線との接続ノードとの間に接続され、
ゲートがリセット用制御信号の供給ラインに接続されている
請求項１記載の固体撮像装置。
前記出力ノードと前記帰還キャパシタと前記第２の画素内信号線との接続ノードとの間に接続され、
ゲートがリセット用制御信号の供給ラインに接続されている
請求項１記載の固体撮像装置。
【請求項16】
前記リセット素子は、
前記出力ノードと所定電位との間に接続され、
ゲートが前記帰還キャパシタと前記第２の画素内信号線との接続ノードに接続されている
請求項１記載の固体撮像装置。
前記出力ノードと所定電位との間に接続され、
ゲートが前記帰還キャパシタと前記第２の画素内信号線との接続ノードに接続されている
請求項１記載の固体撮像装置。
【請求項17】
第１のブロックと、
前記第１のブロックと接続部を通して接続された第２のブロックと、を含み、
前記第１のブロックには、
少なくとも前記画素の少なくとも前記光電変換読み出し部が形成され、
前記第２のブロックには、
少なくとも前記画素の前記増幅回路の前記アクティブ負荷回路、前記信号保持部、前記第１の画素内信号線、前記第２の画素内信号線、前記第１の信号線、および前記第２の信号線が形成されている
請求項１記載の固体撮像装置。
前記第１のブロックと接続部を通して接続された第２のブロックと、を含み、
前記第１のブロックには、
少なくとも前記画素の少なくとも前記光電変換読み出し部が形成され、
前記第２のブロックには、
少なくとも前記画素の前記増幅回路の前記アクティブ負荷回路、前記信号保持部、前記第１の画素内信号線、前記第２の画素内信号線、前記第１の信号線、および前記第２の信号線が形成されている
請求項１記載の固体撮像装置。
【請求項18】
前記増幅回路の前記第１の差動トランジスタが前記第１のブロックに形成されている
請求項１７記載の固体撮像装置。
請求項１７記載の固体撮像装置。
【請求項19】
複数の画素が配置された画素部を有し、
前記各画素は、
光電変換した電荷を蓄積し、蓄積した電荷を電荷量に応じた電圧信号として読み出す光電変換読み出し部と、
前記光電変換読み出し部から読み出される読み出し電圧信号を増幅可能な増幅回路と、
前記増幅回路により増幅された前記読み出し電圧信号を保持可能で、保持した電圧信号を出力可能なサンプルホールド用信号保持キャパシタを含む信号保持部と、
低ゲインの読み出し電圧信号が出力される第１の画素内信号線と、
前記増幅回路の出力側が接続され、高ゲインの読み出し電圧信号が出力される第２の画素内信号線と、を含み、
前記光電変換読み出し部は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
前記出力ノードの電荷を電荷量に応じた電圧信号に変換するソースフォロワトランジスタと、
リセット期間に前記出力ノードを前記第２の画素内信号線の電位または所定の電位にリセットするリセット素子と、
一方の電極が前記出力ノードに接続され、他方の電極が前記第２の画素内信号線に接続される帰還キャパシタと、を含み、
前記第１の画素内信号線は、
前記ソースフォロワトランジスタによる電圧信号の出力ラインに接続され、かつ、前記増幅回路の入力側に接続されており、
前記増幅回路は、
第１の差動トランジスタと第２の差動トランジスタを含み、第１の差動トランジスタのゲートに前記参照信号が供給され、差動増幅機能を有する差動トランジスタ対と、
前記第１の差動トランジスタのドレイン側に接続された第１の負荷回路および前記第２の差動トランジスタのドレイン側に接続された第２の負荷回路を有し、前記第１の負荷回路と前記第２の負荷回路が、前記第１の差動トランジスタのドレイン側から前記第２の差動トランジスタのドレイン側への電流経路を含むカレントミラーを形成するように接続されたアクティブ負荷回路と、を含み、
前記差動トランジスタ対の前記第２の差動トランジスタと前記ソースフォロワトランジスタが共用されている
固体撮像装置の駆動方法であって、
低ゲイン読み出しモード時には、
前記第１の負荷回路を非アクティブ化して、前記第２の負荷回路と前記ソースフォロワトランジスタによる低ゲイン読み出し回路を形成して、前記ソースフォロワトランジスタによるソースフォロワ増幅動作により低ゲインで増幅された読み出した電圧信号を前記第１の画素内信号線に出力し、
高ゲイン読み出しモード時には、
前記第１の負荷回路をアクティブ化して、前記増幅回路の前記差動トランジスタ対と前記帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路による高ゲイン読み出し回路を形成して、前記増幅回路の前記差動トランジスタ対と前記帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタに転送させて、高ゲインで増幅された電圧信号を前記第２の画素内信号線に出力する
固体撮像装置の駆動方法。
前記各画素は、
光電変換した電荷を蓄積し、蓄積した電荷を電荷量に応じた電圧信号として読み出す光電変換読み出し部と、
前記光電変換読み出し部から読み出される読み出し電圧信号を増幅可能な増幅回路と、
前記増幅回路により増幅された前記読み出し電圧信号を保持可能で、保持した電圧信号を出力可能なサンプルホールド用信号保持キャパシタを含む信号保持部と、
低ゲインの読み出し電圧信号が出力される第１の画素内信号線と、
前記増幅回路の出力側が接続され、高ゲインの読み出し電圧信号が出力される第２の画素内信号線と、を含み、
前記光電変換読み出し部は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
前記出力ノードの電荷を電荷量に応じた電圧信号に変換するソースフォロワトランジスタと、
リセット期間に前記出力ノードを前記第２の画素内信号線の電位または所定の電位にリセットするリセット素子と、
一方の電極が前記出力ノードに接続され、他方の電極が前記第２の画素内信号線に接続される帰還キャパシタと、を含み、
前記第１の画素内信号線は、
前記ソースフォロワトランジスタによる電圧信号の出力ラインに接続され、かつ、前記増幅回路の入力側に接続されており、
前記増幅回路は、
第１の差動トランジスタと第２の差動トランジスタを含み、第１の差動トランジスタのゲートに前記参照信号が供給され、差動増幅機能を有する差動トランジスタ対と、
前記第１の差動トランジスタのドレイン側に接続された第１の負荷回路および前記第２の差動トランジスタのドレイン側に接続された第２の負荷回路を有し、前記第１の負荷回路と前記第２の負荷回路が、前記第１の差動トランジスタのドレイン側から前記第２の差動トランジスタのドレイン側への電流経路を含むカレントミラーを形成するように接続されたアクティブ負荷回路と、を含み、
前記差動トランジスタ対の前記第２の差動トランジスタと前記ソースフォロワトランジスタが共用されている
固体撮像装置の駆動方法であって、
低ゲイン読み出しモード時には、
前記第１の負荷回路を非アクティブ化して、前記第２の負荷回路と前記ソースフォロワトランジスタによる低ゲイン読み出し回路を形成して、前記ソースフォロワトランジスタによるソースフォロワ増幅動作により低ゲインで増幅された読み出した電圧信号を前記第１の画素内信号線に出力し、
高ゲイン読み出しモード時には、
前記第１の負荷回路をアクティブ化して、前記増幅回路の前記差動トランジスタ対と前記帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路による高ゲイン読み出し回路を形成して、前記増幅回路の前記差動トランジスタ対と前記帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタに転送させて、高ゲインで増幅された電圧信号を前記第２の画素内信号線に出力する
固体撮像装置の駆動方法。
【請求項20】
固体撮像装置と、
前記固体撮像装置に被写体像を結像する光学系と、を有し、
前記固体撮像装置は、
複数の画素が配置された画素部を有し、
前記各画素は、
光電変換した電荷を蓄積し、蓄積した電荷を電荷量に応じた電圧信号として読み出す光電変換読み出し部と、
前記光電変換読み出し部から読み出される読み出し電圧信号を増幅可能な増幅回路と、
前記増幅回路により増幅された前記読み出し電圧信号を保持可能で、保持した電圧信号を出力可能なサンプルホールド用信号保持キャパシタを含む信号保持部と、
低ゲインの読み出し電圧信号が出力される第１の画素内信号線と、
前記増幅回路の出力側が接続され、高ゲインの読み出し電圧信号が出力される第２の画素内信号線と、を含み、
前記光電変換読み出し部は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
前記出力ノードの電荷を電荷量に応じた電圧信号に変換するソースフォロワトランジスタと、
リセット期間に前記出力ノードを前記第２の画素内信号線の電位または所定の電位にリセットするリセット素子と、
一方の電極が前記出力ノードに接続され、他方の電極が前記第２の画素内信号線に接続される帰還キャパシタと、を含み、
前記第１の画素内信号線は、
前記ソースフォロワトランジスタによる電圧信号の出力ラインに接続され、かつ、前記増幅回路の入力側に接続されており、
前記増幅回路は、
第１の差動トランジスタと第２の差動トランジスタを含み、第１の差動トランジスタのゲートに前記参照信号が供給され、差動増幅機能を有する差動トランジスタ対を含み、
前記差動トランジスタ対の前記第２の差動トランジスタと前記ソースフォロワトランジスタが共用されている
電子機器。
前記固体撮像装置に被写体像を結像する光学系と、を有し、
前記固体撮像装置は、
複数の画素が配置された画素部を有し、
前記各画素は、
光電変換した電荷を蓄積し、蓄積した電荷を電荷量に応じた電圧信号として読み出す光電変換読み出し部と、
前記光電変換読み出し部から読み出される読み出し電圧信号を増幅可能な増幅回路と、
前記増幅回路により増幅された前記読み出し電圧信号を保持可能で、保持した電圧信号を出力可能なサンプルホールド用信号保持キャパシタを含む信号保持部と、
低ゲインの読み出し電圧信号が出力される第１の画素内信号線と、
前記増幅回路の出力側が接続され、高ゲインの読み出し電圧信号が出力される第２の画素内信号線と、を含み、
前記光電変換読み出し部は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
前記出力ノードの電荷を電荷量に応じた電圧信号に変換するソースフォロワトランジスタと、
リセット期間に前記出力ノードを前記第２の画素内信号線の電位または所定の電位にリセットするリセット素子と、
一方の電極が前記出力ノードに接続され、他方の電極が前記第２の画素内信号線に接続される帰還キャパシタと、を含み、
前記第１の画素内信号線は、
前記ソースフォロワトランジスタによる電圧信号の出力ラインに接続され、かつ、前記増幅回路の入力側に接続されており、
前記増幅回路は、
第１の差動トランジスタと第２の差動トランジスタを含み、第１の差動トランジスタのゲートに前記参照信号が供給され、差動増幅機能を有する差動トランジスタ対を含み、
前記差動トランジスタ対の前記第２の差動トランジスタと前記ソースフォロワトランジスタが共用されている
電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、固体撮像装置、固体撮像装置の駆動方法、および電子機器に関するものである。
【背景技術】
【0002】
光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
【0003】
ＣＭＯＳイメージセンサは、画素毎にフォトダイオード（光電変換素子）および浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)を有するＦＤアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列（カラム）出力方向へと読み出すような列並列出力型が主流である。
【0004】
ところで、ＣＭＯＳイメージセンサでは、フォトダイオードで生成しかつ蓄積した光電荷を、画素毎あるいは行毎に順次走査して読み出す動作が行われる。
この順次走査、すなわち、電子シャッタとしてローリングシャッタを採用した場合は、光電荷を蓄積する露光の開始時間、および終了時間を全ての画素で一致させることができない。そのため、順次走査の場合、動被写体の撮像時に撮像画像に歪みが生じるという問題がある。
この順次走査、すなわち、電子シャッタとしてローリングシャッタを採用した場合は、光電荷を蓄積する露光の開始時間、および終了時間を全ての画素で一致させることができない。そのため、順次走査の場合、動被写体の撮像時に撮像画像に歪みが生じるという問題がある。
【0005】
そこで、画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途では、電子シャッタとして、画素アレイ部中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタが採用される。
【0006】
電子シャッタとしてグローバルシャッタを採用したＣＭＯＳイメージセンサは、画素内に、たとえば、光電変換読み出し部から読み出された信号を信号保持キャパシタに保持する信号保持部が設けられている。
グローバルシャッタを採用したＣＭＯＳイメージセンサでは、フォトダイオードから電荷を電圧信号として一斉に信号保持部の信号保持キャパシタにアナログ的なサンプルホールド動作により蓄積し、そののち順次読み出すことにより、画像全体の同時性を確保している（たとえば、非特許文献１参照）。
また、このＣＭＯＳイメージセンサは、たとえば光電変換読み出し部の出力を、信号保持部をバイパスして信号線に転送するバイパススイッチを有しており、グローバルシャッタ機能に加えてローリングシャッタ機能を併せ持つように構成されていてもよい。
グローバルシャッタを採用したＣＭＯＳイメージセンサでは、フォトダイオードから電荷を電圧信号として一斉に信号保持部の信号保持キャパシタにアナログ的なサンプルホールド動作により蓄積し、そののち順次読み出すことにより、画像全体の同時性を確保している（たとえば、非特許文献１参照）。
また、このＣＭＯＳイメージセンサは、たとえば光電変換読み出し部の出力を、信号保持部をバイパスして信号線に転送するバイパススイッチを有しており、グローバルシャッタ機能に加えてローリングシャッタ機能を併せ持つように構成されていてもよい。
【0007】
また、各画素の構成としては代表的なものとして、４トランジスタ（４Ｔｒ）ＡＰＳ画素（たとえば特許文献１参照）、あるいは容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ：Capacitive Trans-Impedance Amplifier）画素（たとえば特許文献２，３参照）が知られている。
【0008】
そして、高ダイナミックレンジを持つ高画質のＣＭＯＳイメージセンサのグローバルシャッタ機能を備えた画素としては、ＶＭＧＳ（電圧モードグローバルシャッタ）画素、およびＣＭＧＳ（電荷モードグローバルシャッタ）画素が知られている。
【0009】
これらのうち、ＶＭＧＳ画素は、ＣＭＧＳ画素と比較して、シャッタ効率が高く、寄生光の感度が低いという利点がある。
【先行技術文献】
【特許文献】
【0010】
【非特許文献】
【0011】
【非特許文献1】J. Aoki, et al., “A Rolling-Shutter Distortion-Free 3D Stacked Image Sensor with -160dB Parasitic Light Sensitivity In-Pixel Storage Node” ISSCC 2013 / SESSION 27 / IMAGE SENSORS / 27.3.
【発明の概要】
【発明が解決しようとする課題】
【0012】
ところが、上述した４ＴｒＡＰＳ画素の高感度化は、変換ゲイン（コンバージョンゲイン）を高めることで実現できる。４ＴｒＡＰＳ画素では、フローティングディフュージョンＦＤの容量Ｃｆｄ１を下げることである程度の高感度化が可能であるが、ゲインが高過ぎる場合は実効的な飽和電子数が減少するため、高輝度な被写体のディテールが欠落してしまう。
反対に、フローティングディフュージョンＦＤの容量Ｃｆｄ１を上げると高輝度被写体のディテールは得られるが、低輝度被写体のディテールが欠落する。
さらに、フォトダイオードＰＤ１とフローティングディフュージョンＦＤ間の電位差の減少が顕著になり、ラグ（Ｌａｇ）の発生による動画の画質劣化を招く。
また、画素リセット時におけるクロックフィードスルー等による電圧変動はコンバージョンゲインが高くなるほど大きくなり電圧振幅範囲を狭めるため、実効的な飽和電子数がさらに低下する。
よって一般的に、高感度化と高ダイナミックレンジ化を同時に実現することは従来の画素構成では困難であると言える。
反対に、フローティングディフュージョンＦＤの容量Ｃｆｄ１を上げると高輝度被写体のディテールは得られるが、低輝度被写体のディテールが欠落する。
さらに、フォトダイオードＰＤ１とフローティングディフュージョンＦＤ間の電位差の減少が顕著になり、ラグ（Ｌａｇ）の発生による動画の画質劣化を招く。
また、画素リセット時におけるクロックフィードスルー等による電圧変動はコンバージョンゲインが高くなるほど大きくなり電圧振幅範囲を狭めるため、実効的な飽和電子数がさらに低下する。
よって一般的に、高感度化と高ダイナミックレンジ化を同時に実現することは従来の画素構成では困難であると言える。
【0013】
また、上述したＣＴＩＡ画素においては、帰還キャパシタＣＦの容量Ｃｆｂ１を、４ＴｒＡＰＳ画素のフローティングディフュージョンＦＤの容量Ｃｆｄ１より小さくすることにより高感度化を実現でき、低輝度被写体を明るく映し出すことができる。
ただし、高感度になるほど飽和電子数が低下するため、高輝度被写体のディテールがより欠落する。
ただし、高感度になるほど飽和電子数が低下するため、高輝度被写体のディテールがより欠落する。
【0014】
そして、ＶＭＧＳ画素を持つＣＭＯＳイメージセンサは、ＣＭＧＳ画素を持つＣＭＯＳイメージセンサに比較して、大きなフロアノイズが懸念される。
【0015】
ＶＭＧＳ画素の主要なノイズ減は、電圧サンプルホールドでの熱ノイズであり、雑音電圧Ｖｎは次式で表すことができる。
【0016】
［数１］
Ｖｎ = ＳＱＲＴ（ｋＴ / ＣＳＨ）
Ｖｎ = ＳＱＲＴ（ｋＴ / ＣＳＨ）
【0017】
ここで、Ｔは絶対温度、ｋはボルツマン定数、ＣＳＨはサンプルホールド用容量素子の容量値をそれぞれ表し、またＳＱＲＴは平方根（square root）を示している。
【0018】
次に、電圧信号Ｖｓは電子電圧変換ゲインＣＧを用いて次式で表される。
【0019】
Ｖｓ = Ｎｓｉｇ（e）x ＣＧ（V / e）
【0020】
したがって、電子参照ノイズＮｎは次のように表される。
【0021】
Ｎｎ（e）= 1 / ＣＧ x ＳＱＲＴ（ｋＴ / ＣＳＨ）
【0022】
この式において、電子参照ノイズＮｎを低減させるには、電子電圧変換ゲインＣＧまたは電圧サンプルホールド用キャパシタの容量値ＣＳＨの増加が必要であることを意味する。
【0023】
容量値ＣＳＨの増加は、画素サイズによる物理的な制約を受ける。
また、電子電圧変換ゲインＣＧの増加は、通常、ダイナミックレンジＤＲの減少を招く。
それらに対応して、ダイナミックレンジＤＲを拡張するために、複数の変換ゲインＣＧを有する画素が提案されている。
しかしながら、高変換ゲインＣＧを備える構成では、フロアノイズの点でＣＭＧＳ画素に比較して十分であるとは言い難い。
また、電子電圧変換ゲインＣＧの増加は、通常、ダイナミックレンジＤＲの減少を招く。
それらに対応して、ダイナミックレンジＤＲを拡張するために、複数の変換ゲインＣＧを有する画素が提案されている。
しかしながら、高変換ゲインＣＧを備える構成では、フロアノイズの点でＣＭＧＳ画素に比較して十分であるとは言い難い。
【0024】
また、ＣＭＯＳイメージセンサの重要な性能指標にランダムノイズがある。
一般的には、ランダムノイズ低減手法として、トランジスタサイズを大きくすることでフリッカノイズ（flicker noise）を低減する、もしくは演算増幅器出力に容量を付加し、帯域を落とすことでＣＤＳによるノイズのフィルタ効果を狙う方法が知られている。
しかし、それぞれの手法では、面積が増大する、容量増により演算増幅器の反転遅延が増大し、撮像素子のフレームレートが上げられないという不利益がある。
一般的には、ランダムノイズ低減手法として、トランジスタサイズを大きくすることでフリッカノイズ（flicker noise）を低減する、もしくは演算増幅器出力に容量を付加し、帯域を落とすことでＣＤＳによるノイズのフィルタ効果を狙う方法が知られている。
しかし、それぞれの手法では、面積が増大する、容量増により演算増幅器の反転遅延が増大し、撮像素子のフレームレートが上げられないという不利益がある。
【0025】
本発明は、電圧サンプルホールド用信号保持キャパシタの容量値を増加させることなく、電圧サンプルホールドノードにおけるノイズを低減することが可能で、ひいては高ゲインモードでは輝度の高い光信号に対して低いゲインを維持しながら高い画素ゲインを得ることが可能で、低ゲインモードでは低変換ゲインの読み出しが可能であり、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
【課題を解決するための手段】
【0026】
本発明の第１の観点の固体撮像装置は、複数の画素が配置された画素部を有し、前記各画素は、光電変換した電荷を蓄積し、蓄積した電荷を電荷量に応じた電圧信号として読み出す光電変換読み出し部と、前記光電変換読み出し部から読み出される読み出し電圧信号を増幅可能な増幅回路と、前記増幅回路により増幅された前記読み出し電圧信号を保持可能で、保持した電圧信号を出力可能なサンプルホールド用信号保持キャパシタを含む信号保持部と、低ゲインの読み出し電圧信号が出力される第１の画素内信号線と、前記増幅回路の出力側が接続され、高ゲインの読み出し電圧信号が出力される第２の画素内信号線と、を含み、前記光電変換読み出し部は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードの電荷を電荷量に応じた電圧信号に変換するソースフォロワトランジスタと、リセット期間に前記出力ノードを前記第２の画素内信号線の電位または所定の電位にリセットするリセット素子と、一方の電極が前記出力ノードに接続され、他方の電極が前記第２の画素内信号線に接続される帰還キャパシタと、を含み、前記第１の画素内信号線は、前記ソースフォロワトランジスタによる電圧信号の出力ラインに接続され、かつ、前記増幅回路の入力側に接続されており、前記増幅回路は、第１の差動トランジスタと第２の差動トランジスタを含み、第１の差動トランジスタのゲートに前記参照信号が供給され、差動増幅機能を有する差動トランジスタ対を含み、前記差動トランジスタ対の前記第２の差動トランジスタと前記ソースフォロワトランジスタが共用されている。
【0027】
本発明の第２の観点は、複数の画素が配置された画素部を有し、前記各画素は、光電変換した電荷を蓄積し、蓄積した電荷を電荷量に応じた電圧信号として読み出す光電変換読み出し部と、前記光電変換読み出し部から読み出される読み出し電圧信号を増幅可能な増幅回路と、前記増幅回路により増幅された前記読み出し電圧信号を保持可能で、保持した電圧信号を出力可能なサンプルホールド用信号保持キャパシタを含む信号保持部と、低ゲインの読み出し電圧信号が出力される第１の画素内信号線と、前記増幅回路の出力側が接続され、高ゲインの読み出し電圧信号が出力される第２の画素内信号線と、を含み、前記光電変換読み出し部は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードの電荷を電荷量に応じた電圧信号に変換するソースフォロワトランジスタと、リセット期間に前記出力ノードを前記第２の画素内信号線の電位または所定の電位にリセットするリセット素子と、一方の電極が前記出力ノードに接続され、他方の電極が前記第２の画素内信号線に接続される帰還キャパシタと、を含み、前記第１の画素内信号線は、前記ソースフォロワトランジスタによる電圧信号の出力ラインに接続され、かつ、前記増幅回路の入力側に接続されており、前記増幅回路は、第１の差動トランジスタと第２の差動トランジスタを含み、第１の差動トランジスタのゲートに前記参照信号が供給され、差動増幅機能を有する差動トランジスタ対と、前記第１の差動トランジスタのドレイン側に接続された第１の負荷回路および前記第２の差動トランジスタのドレイン側に接続された第２の負荷回路を有し、前記第１の負荷回路と前記第２の負荷回路が、前記第１の差動トランジスタのドレイン側から前記第２の差動トランジスタのドレイン側への電流経路を含むカレントミラーを形成するように接続されたアクティブ負荷回路と、を含み、前記差動トランジスタ対の前記第２の差動トランジスタと前記ソースフォロワトランジスタが共用されている固体撮像装置の駆動方法であって、低ゲイン読み出しモード時には、前記第１の負荷回路を非アクティブ化して、前記第２の負荷回路と前記ソースフォロワトランジスタによる低ゲイン読み出し回路を形成して、前記ソースフォロワトランジスタによるソースフォロワ増幅動作により低ゲインで増幅された読み出した電圧信号を前記第１の画素内信号線に出力し、高ゲイン読み出しモード時には、前記第１の負荷回路をアクティブ化して、前記増幅回路の前記差動トランジスタ対と前記帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路による高ゲイン読み出し回路を形成して、前記増幅回路の前記差動トランジスタ対と前記帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタに転送させて、高ゲインで増幅された電圧信号を前記第２の画素内信号線に出力する。
【0028】
本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、複数の画素が配置された画素部を有し、前記各画素は、光電変換した電荷を蓄積し、蓄積した電荷を電荷量に応じた電圧信号として読み出す光電変換読み出し部と、前記光電変換読み出し部から読み出される読み出し電圧信号を増幅可能な増幅回路と、前記増幅回路により増幅された前記読み出し電圧信号を保持可能で、保持した電圧信号を出力可能なサンプルホールド用信号保持キャパシタを含む信号保持部と、低ゲインの読み出し電圧信号が出力される第１の画素内信号線と、前記増幅回路の出力側が接続され、高ゲインの読み出し電圧信号が出力される第２の画素内信号線と、を含み、前記光電変換読み出し部は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードの電荷を電荷量に応じた電圧信号に変換するソースフォロワトランジスタと、リセット期間に前記出力ノードを前記第２の画素内信号線の電位または所定の電位にリセットするリセット素子と、一方の電極が前記出力ノードに接続され、他方の電極が前記第２の画素内信号線に接続される帰還キャパシタと、を含み、前記第１の画素内信号線は、前記ソースフォロワトランジスタによる電圧信号の出力ラインに接続され、かつ、前記増幅回路の入力側に接続されており、前記増幅回路は、第１の差動トランジスタと第２の差動トランジスタを含み、第１の差動トランジスタのゲートに前記参照信号が供給され、差動増幅機能を有する差動トランジスタ対を含み、前記差動トランジスタ対の前記第２の差動トランジスタと前記ソースフォロワトランジスタが共用されている。
【発明の効果】
【0029】
本発明によれば、電圧サンプルホールド用信号保持キャパシタの容量値を増加させることなく、電圧サンプルホールドノードにおけるノイズを低減することが可能で、ひいては高ゲインモードでは輝度の高い光信号に対して低いゲインを維持しながら高い画素ゲインを得ることが可能で、低ゲインモードでは低変換ゲインの読み出しが可能であり、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能となる。
【図面の簡単な説明】
【0030】
【図1】本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
【図2】本発明の第１の実施形態に係る画素の一例を示す回路図である。
【図3】本発明の第１の実施形態に係る信号保持部の基本的な構成例、並びに増幅回路、第１の画素内信号線、第２の画素内信号線、および信号保持部の接続関係を示す図である。
【図4】本発明の第１の実施形態に係る固体撮像装置の主として画素部における高ゲイン読み出しモード時の読み出し動作を説明するためのタイミングチャートである。
【図5】本発明の第１の実施形態に係る画素の高ゲイン読み出しモード時の増幅回路等に供給される制御信号および形成される読み出し回路の状態の一例を示す図である。
【図6】本発明の第１の実施形態に係る固体撮像装置の主として画素部における低ゲイン読み出しモード時の読み出し動作を説明するためのタイミングチャートである。
【図7】本発明の第１の実施形態に係る画素の低ゲイン読み出しモード時の増幅回路等に供給される制御信号および形成される読み出し回路の状態の一例を示す図である。
【図8】本発明の第２の実施形態に係る画素の構成例を示す図である。
【図9】本発明の第２の実施形態に係る固体撮像装置の主として電荷注入保証機能を有する画素部における読み出し動作を説明するためのタイミングチャートである。
【図10】本発明の第３の実施形態に係る画素の構成例を示す図である。
【図11】本発明の第４の実施形態に係る画素の構成例を示す図である。
【図12】本発明の第５の実施形態に係る画素の構成例を示す図である。
【図13】本発明の第６の実施形態に係る画素の構成例を示す図である。
【図14】本発明の第６の実施形態に係る固体撮像装置の画素部における読み出し動作を説明するためのタイミングチャートである。
【図15】本発明の第６の実施形態に係る画素の入出力伝達特性について説明するための図である。
【図16】本発明の第６の実施形態における高ゲインと低ゲインの出力範囲の設定について説明するための図である。
【図17】本発明の第６の実施形態におけるダイナミックに高ゲインと低ゲインの出力範囲を設定する場合について説明するための図である。
【図18】本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
【発明を実施するための形態】
【0031】
以下、本発明の実施形態を図面に関連付けて説明する。
【0032】
【0033】
この固体撮像装置１０は、図１に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、読み出し回路（カラム読み出し回路）４０、水平走査回路（列走査回路）５０、およびタイミング制御回路６０を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路３０、読み出し回路４０、およびタイミング制御回路６０により画素信号の読み出し部７０が構成される。
これらの構成要素のうち、たとえば垂直走査回路３０、読み出し回路４０、およびタイミング制御回路６０により画素信号の読み出し部７０が構成される。
【0034】
本第１の実施形態において、固体撮像装置１０は、後で詳述するように、ＶＭＧＳ画素を含んで構成されている。
各ＶＭＧＳ画素は、光電変換した電荷を蓄積し、蓄積した電荷を電荷量に応じた電圧信号として読み出す光電変換読み出し部と、光電変換読み出し部から読み出される読み出し電圧信号を増幅可能な増幅回路と、増幅回路により増幅された読み出し電圧信号を保持可能で、保持した電圧信号を出力可能なサンプルホールド用信号保持キャパシタを含む信号保持部と、低ゲインの読み出し電圧信号が出力される第１の画素内信号線と、増幅回路の出力側が接続され、高ゲインの読み出し電圧信号が出力される第２の画素内信号線と、を含んで構成されている。
各ＶＭＧＳ画素は、光電変換した電荷を蓄積し、蓄積した電荷を電荷量に応じた電圧信号として読み出す光電変換読み出し部と、光電変換読み出し部から読み出される読み出し電圧信号を増幅可能な増幅回路と、増幅回路により増幅された読み出し電圧信号を保持可能で、保持した電圧信号を出力可能なサンプルホールド用信号保持キャパシタを含む信号保持部と、低ゲインの読み出し電圧信号が出力される第１の画素内信号線と、増幅回路の出力側が接続され、高ゲインの読み出し電圧信号が出力される第２の画素内信号線と、を含んで構成されている。
【0035】
光電変換読み出し部は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子（フォトダイオードＰＤ）と、光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子としての転送トランジスタと、転送トランジスタを通じて光電変換素子で蓄積された電荷が転送される出力ノード（フローティングディフュージョンＦＤ）と、出力ノードの電荷を電荷量に応じた電圧信号に変換するソースフォロワトランジスタと、リセット期間にフローティングディフュージョンを第２の画素内信号線の電位または所定の電位にリセットするリセット素子としてのリセットトランジスタと、一方の電極がフローティングディフュージョンＦＤに接続され、他方の電極が第２の画素内信号線に接続される帰還キャパシタと、を含み、第１の画素内信号線は、ソースフォロワトランジスタによる電圧信号の出力ラインに接続され、かつ、増幅回路の入力側に接続されている。
【0036】
本第１の実施形態において、増幅回路は、第１の差動トランジスタと第２の差動トランジスタを含み、第１の差動トランジスタのゲートに参照信号ＶＯＦが供給され、差動増幅機能を有する差動トランジスタ対を有する。
さらに増幅回路は、第１の差動トランジスタのドレイン側に接続された第１の負荷回路および第２の差動トランジスタのドレイン側に接続された第２の負荷回路を有し、第１の負荷回路と第２の負荷回路が、第１の差動トランジスタのドレイン側から第２の差動トランジスタのドレイン側への電流経路を含むカレントミラーを形成するように接続されたアクティブ負荷回路と、を含む。
そして、増幅回路は、差動トランジスタ対の第２の差動トランジスタとソースフォロワトランジスタが共用（共有）されている。すなわち、増幅回路において、第１の差動トランジスタとソースフォロワトランジスタのソース同士が、たとえば第１の画素内信号線を介して接続されて差動トランジスタ対が形成されている。
さらに増幅回路は、第１の差動トランジスタのドレイン側に接続された第１の負荷回路および第２の差動トランジスタのドレイン側に接続された第２の負荷回路を有し、第１の負荷回路と第２の負荷回路が、第１の差動トランジスタのドレイン側から第２の差動トランジスタのドレイン側への電流経路を含むカレントミラーを形成するように接続されたアクティブ負荷回路と、を含む。
そして、増幅回路は、差動トランジスタ対の第２の差動トランジスタとソースフォロワトランジスタが共用（共有）されている。すなわち、増幅回路において、第１の差動トランジスタとソースフォロワトランジスタのソース同士が、たとえば第１の画素内信号線を介して接続されて差動トランジスタ対が形成されている。
【0037】
本第１の実施形態において、低ゲイン読み出しモードＭＬＧ時には、読み出し回路形成部が、第１の負荷回路を非アクティブ化して、第２の負荷回路とソースフォロワトランジスタによる低ゲイン読み出し回路を形成する。
そして、形成した低ゲイン読み出し回路において、ソースフォロワトランジスタによるソースフォロワ増幅動作により低ゲインで増幅された読み出した電圧信号を第１の画素内信号線に出力する。
また、高ゲイン読み出しモードＭＨＧ時には、読み出し回路形成部が、第１の負荷回路をアクティブ化して、増幅回路の差動トランジスタ対と帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路による高ゲイン読み出し回路を形成する。
そして、高ゲイン読み出し回路において、増幅回路の差動トランジスタ対と帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタに転送させて、高ゲインで増幅された電圧信号を第２の画素内信号線に出力する。
そして、形成した低ゲイン読み出し回路において、ソースフォロワトランジスタによるソースフォロワ増幅動作により低ゲインで増幅された読み出した電圧信号を第１の画素内信号線に出力する。
また、高ゲイン読み出しモードＭＨＧ時には、読み出し回路形成部が、第１の負荷回路をアクティブ化して、増幅回路の差動トランジスタ対と帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路による高ゲイン読み出し回路を形成する。
そして、高ゲイン読み出し回路において、増幅回路の差動トランジスタ対と帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタに転送させて、高ゲインで増幅された電圧信号を第２の画素内信号線に出力する。
【0038】
このように、本第１の実施形態の固体撮像装置１０は、電圧サンプルホールド用信号保持キャパシタの容量値を増加させることなく、電圧サンプルホールドノードにおけるノイズを低減することが可能で、ひいては高ゲインモードでは輝度の高い光信号に対して低いゲインを維持しながら高い画素ゲインを得ることが可能で、低ゲインモードでは低変換ゲインの読み出しが可能であり、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能に構成されている。
【0039】
以下、固体撮像装置１０の各部の構成および機能の概要、特に、画素部２０のＶＭＣＳ画素（以下、単に画素という場合もある）の構成および機能、それらに関連した読み出し処理等について詳述する。
【0040】
図２は、本発明の第１の実施形態に係る画素の一例を示す回路図である。
【0041】
本第１の実施形態において、画素部２０に配置される画素２００は、第１のブロックであるセンシング部２１０と第２のブロックである回路部２２０に分かれて形成されている。
たとえば、本第１の実施形態においては、画素レベルのスタックプロセスでは、第１のブロックであるセンシング部２１０と第２のブロックである回路部２２０は異なるウェハレベルで実装される。
本第１の実施形態においては、第１のブロックであるセンシング部２１０が第１の基板１１０に形成され、第２のブロックである回路部２２０が第２の基板１２０に形成された積層構造を有していてもよい。
たとえば、本第１の実施形態においては、画素レベルのスタックプロセスでは、第１のブロックであるセンシング部２１０と第２のブロックである回路部２２０は異なるウェハレベルで実装される。
本第１の実施形態においては、第１のブロックであるセンシング部２１０が第１の基板１１０に形成され、第２のブロックである回路部２２０が第２の基板１２０に形成された積層構造を有していてもよい。
【0042】
このような積層構造において、第１基板１１０のセンシング部２１０と第２基板１２０の回路部２２０とが、それぞれビア（Ｄｉｅ－ｔｏ－Ｄｉｅ Ｖｉａ）やマイクロバンプ等を用いて電気的な接続が行われている。
【0043】
本第１の実施形態において、画素２００は、光電変換読み出し部２３０、増幅回路２４０、および信号保持部２５０、第１の画素内信号線ＬＳＧＮ１１、第２の画素内信号線ＬＳＧＮ１２、第１の垂直信号線ＬＳＧＮ２１、および第２の垂直信号線ＬＳＧＮ２２を主構成要素として構成されている。
そして、画素部２０に配置される画素２００において、第１のブロックであるセンシング部２１０には光電変換読み出し部２３０および増幅回路２４０の一部分が形成され、第２のブロックである回路部２２０に増幅回路２４０の大部分および信号保持部２５０が形成されている。
そして、画素部２０に配置される画素２００において、第１のブロックであるセンシング部２１０には光電変換読み出し部２３０および増幅回路２４０の一部分が形成され、第２のブロックである回路部２２０に増幅回路２４０の大部分および信号保持部２５０が形成されている。
【0044】
この画素２００の光電変換読み出し部２３０は、たとえば光電変換素子であるフォトダイオードＰＤ１１を有する。
このフォトダイオードＰＤ１１に対して、転送素子としての転送トランジスタＴＧ－Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ－Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ－Ｔｒ、蓄積素子としての蓄積トランジスタＣＧ－Ｔｒ、出力ノードとしてのフローティングディフュージョンＦＤ１１、帰還キャパシタＣＦ１１、および蓄積キャパシタＣＳ１１をそれぞれ一つずつ有する。
なお、出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１１には容量ＣＪが寄生している。
このフォトダイオードＰＤ１１に対して、転送素子としての転送トランジスタＴＧ－Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ－Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ－Ｔｒ、蓄積素子としての蓄積トランジスタＣＧ－Ｔｒ、出力ノードとしてのフローティングディフュージョンＦＤ１１、帰還キャパシタＣＦ１１、および蓄積キャパシタＣＳ１１をそれぞれ一つずつ有する。
なお、出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１１には容量ＣＪが寄生している。
【0045】
各画素２００において、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
【0046】
本第１の実施形態の画素２００は、複数の変換ゲインを持て（本実施形態では高ゲインと低ゲインを持て）、ダイナミックレンジの拡大を図れるように、出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１１に接続された蓄積トランジスタＣＧ－Ｔｒと、蓄積トランジスタＣＧ－Ｔｒを介して少なくとも出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１１の電荷を蓄積する蓄積キャパシタＣＳ１１と、が配置されている。
本第１の実施形態においては、出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１１と基準電位ＶＳＳとの間に、蓄積トランジスタＣＧ－Ｔｒと蓄積キャパシタＣＳ１１が直列に接続されている。
本第１の実施形態においては、出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１１と基準電位ＶＳＳとの間に、蓄積トランジスタＣＧ－Ｔｒと蓄積キャパシタＣＳ１１が直列に接続されている。
【0047】
このように、フローティングディフュージョンＦＤ１１と基準電位ＶＳＳとの間に、蓄積トランジスタＣＧ－Ｔｒと蓄積キャパシタＣＳ１１を直列に接続した回路を配置することにより、複数の異なるゲイン（少なくとも高ゲイン、低ゲイン）を持つことができる。これにより、ダイナミックレンジをさらに増加させることができる。
【0048】
本第１の実施形態に係る光電変換読み出し部２３０は、第１の画素内信号線ＬＳＧＮ1１および第２の画素内信号線ＬＳＧＮ１２に接続されている。
光電変換読み出し部２３０は、低ゲイン読み出しモードＭＬＧ時には、低ゲインの読み出し電圧(信号電圧)Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）を第１の画素内信号線ＬＳＧＮ１１に出力する。
光電変換読み出し部２３０は、高ゲイン読み出しモードＭＨＧ時には、高ゲインの読み出し電圧(信号電圧)Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）を第２の画素内信号線ＬＳＧＮ１２に出力する。
光電変換読み出し部２３０は、低ゲイン読み出しモードＭＬＧ時には、低ゲインの読み出し電圧(信号電圧)Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）を第１の画素内信号線ＬＳＧＮ１１に出力する。
光電変換読み出し部２３０は、高ゲイン読み出しモードＭＨＧ時には、高ゲインの読み出し電圧(信号電圧)Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）を第２の画素内信号線ＬＳＧＮ１２に出力する。
【0049】
本第１の実施形態においては、第１の画素内信号線ＬＳＧＮ１１はソースフォロワトランジスタＳＦ－Ｔｒのソース側に接続された定電流源Ｉ２３０により駆動され、第２の画素内信号線ＬＳＧＮ１２は回路部２２０に配置されている増幅回路（アンプ）２４０により駆動される。
【0050】
本第１の実施形態に係る光電変換読み出し部２３０は、ＣＴＩＡ（容量性帰還トランスインピーダンスアンプ）回路の帰還部分とソースフォロワアンプを組み合わせた構成を有する。
【0051】
フォトダイオードＰＤ１１は、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷が正孔（ホール）であったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオード間で、各トランジスタを共有している場合や、選択トランジスタを有している画素を採用している場合にも有効である。
以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷が正孔（ホール）であったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオード間で、各トランジスタを共有している場合や、選択トランジスタを有している画素を採用している場合にも有効である。
【0052】
光電変換読み出し部２３０の転送トランジスタＴＧ－Ｔｒは、フォトダイオードＰＤ１１とフローティングディフュージョンＦＤ１１の間に接続され、制御線を通じてゲートに印加される制御信号ＴＧにより制御される。
転送トランジスタＴＧ－Ｔｒは、制御信号ＴＧがハイレベルＨの転送期間に選択されて導通状態となり、フォトダイオードＰＤ１１で光電変換され蓄積された電荷（電子）を出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１１に転送する。
転送トランジスタＴＧ－Ｔｒは、制御信号ＴＧがハイレベルＨの転送期間に選択されて導通状態となり、フォトダイオードＰＤ１１で光電変換され蓄積された電荷（電子）を出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１１に転送する。
【0053】
リセットトランジスタＲＳＴ－Ｔｒは、第２の画素内信号線ＬＳＧＮ１２とフローティングディフュージョンＦＤ１１の間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴにより制御される。
リセットトランジスタＲＳＴ－Ｔｒは、制御信号ＲＳＴがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ１１を第２の画素内信号線ＬＳＧＮ１２の電位にリセットする。
なお、第２の画素内信号線ＬＳＧＮ１２の電位ＶＲＥＦ等については後で詳述する。
リセットトランジスタＲＳＴ－Ｔｒは、制御信号ＲＳＴがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ１１を第２の画素内信号線ＬＳＧＮ１２の電位にリセットする。
なお、第２の画素内信号線ＬＳＧＮ１２の電位ＶＲＥＦ等については後で詳述する。
【0054】
光電変換読み出し部２３０において、リセットトランジスタＲＳＴ－Ｔｒと、帰還キャパシタＣＦ１１の一方の電極と、ソースフォロワトランジスタＳＦ－Ｔｒのドレインとが接続され、その接続ノードＮＤ２が、ブロック間の接続端子Ｔ１を介して、増幅回路２４０の出力側が接続される第２の画素内信号線ＬＳＧＮ１２に接続されている。
【0055】
ソースフォロワトランジスタＳＦ－Ｔｒは、ドレインが第２の画素内信号線ＬＳＧＮ１２との接続ノードＮＤ２に接続され、ソースが電流源Ｉ２３０に接続されている。
ソースフォロワトランジスタＳＦ－Ｔｒのドレインと電流源Ｉ２３０との接続部により読み出しノードＮＤ３が形成され、その読み出しノードＮＤ３がブロック間の接続端子Ｔ２を介して、増幅回路２４０の一方の差動トランジスタのソース側が接続される第１の画素内信号線ＬＳＧＮ１１に接続されている。
ソースフォロワトランジスタＳＦ－Ｔｒのドレインと電流源Ｉ２３０との接続部により読み出しノードＮＤ３が形成され、その読み出しノードＮＤ３がブロック間の接続端子Ｔ２を介して、増幅回路２４０の一方の差動トランジスタのソース側が接続される第１の画素内信号線ＬＳＧＮ１１に接続されている。
【0056】
ソースフォロワトランジスタＳＦ－ＴｒのゲートにはフローティングディフュージョンＦＤ１１が接続されている。
ソースフォロワトランジスタＳＦ－Ｔｒは、低ゲイン読み出しモードＭＬＧ時に、フローティングディフュージョンＦＤ１１の電荷を電荷量（電位）に応じた電圧信号に変換した列出力の低ゲインの読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）を第１の画素内信号線ＬＳＧＮ１１に出力する。
ソースフォロワトランジスタＳＦ－Ｔｒは、低ゲイン読み出しモードＭＬＧ時に、フローティングディフュージョンＦＤ１１の電荷を電荷量（電位）に応じた電圧信号に変換した列出力の低ゲインの読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）を第１の画素内信号線ＬＳＧＮ１１に出力する。
【0057】
帰還キャパシタＣＦ１１は、フローティングディフュージョンＦＤ１１と第２の画素内信号線ＬＳＧＮ１２に接続される接続ノードＮＤ２の間に接続されている。
すなわち、帰還キャパシタＣＦ１１は、フローティングディフュージョンＦＤ１１と接続ノードＮＤ２（第２の画素内信号線ＬＳＧＮ１２）の間に、リセットトランジスタＲＳＴ－Ｔｒと並列に接続されている。
帰還キャパシタＣＦ１１は、一方の電極がフローティングディフュージョンＦＤ１１に接続され、他方の電極が接続ノードＮＤ２を介して第２の画素内信号線ＬＳＧＮ１２に接続されている。
すなわち、帰還キャパシタＣＦ１１は、フローティングディフュージョンＦＤ１１と接続ノードＮＤ２（第２の画素内信号線ＬＳＧＮ１２）の間に、リセットトランジスタＲＳＴ－Ｔｒと並列に接続されている。
帰還キャパシタＣＦ１１は、一方の電極がフローティングディフュージョンＦＤ１１に接続され、他方の電極が接続ノードＮＤ２を介して第２の画素内信号線ＬＳＧＮ１２に接続されている。
【0058】
帰還キャパシタＣＦ１１は、容量がＣｆｂ１１に設定される。この帰還キャパシタＣＦ１１の容量Ｃｆｂ１１はフローティングディフュージョンＦＤ１１の容量Ｃｆｄ１１より小さい値に設定されている。
また、帰還キャパシタＣＦ１１は、ＭＯＭ（Metal-Oxide-Metal）キャパシタを適用することにより、従来の４ＴｒＡＰＳ画素より製造ばらつきが少なく、電圧依存性が小さい線形な応答特性と高感度化を実現することができる。
また、帰還キャパシタＣＦ１１は、ＭＯＭ（Metal-Oxide-Metal）キャパシタを適用することにより、従来の４ＴｒＡＰＳ画素より製造ばらつきが少なく、電圧依存性が小さい線形な応答特性と高感度化を実現することができる。
【0059】
なお、ソースフォロワトランジスタＳＦ－Ｔｒは、低雑音を実現するために、いわゆる埋め込みチャネル型トランジスタであってもよい。
また、スイッチング素子として機能するリセットトランジスタＲＳＴ－Ｔｒは、オンするために必要なゲート・ソース間電圧を低減するために、低閾値のトランジスタであってもよい。
また、スイッチング素子として機能するリセットトランジスタＲＳＴ－Ｔｒは、オンするために必要なゲート・ソース間電圧を低減するために、低閾値のトランジスタであってもよい。
【0060】
（増幅回路２４０の構成例）
増幅回路２４０は、光電変換読み出し部２３０から読み出される読み出し電圧信号を増幅可能である。
増幅回路２４０は、差動トランジスタ対２４１、アクティブ負荷回路２４２、および読み出し回路形成部２４３を含んで構成されている。
増幅回路２４０は、光電変換読み出し部２３０から読み出される読み出し電圧信号を増幅可能である。
増幅回路２４０は、差動トランジスタ対２４１、アクティブ負荷回路２４２、および読み出し回路形成部２４３を含んで構成されている。
【0061】
差動トランジスタ対２４１は、ソース同士が接続され、その接続部が電流源Ｉ２３０に接続された第１の差動トランジスタ２４１－１と第２の差動トランジスタ２４１－２を含み、第１の差動トランジスタ２４１－１のゲートに制御信号としての参照信号ＶＯＦが供給され、差動増幅機能を有する。
【0062】
そして、増幅回路２４０は、差動トランジスタ対２４１の第２の差動トランジスタ２４１－２とソースフォロワトランジスタＳＦ－Ｔｒが共用されている。
すなわち、増幅回路２４０において、第１の差動トランジスタ２４１－１とソースフォロワトランジスタＳＦ－Ｔｒのソース同士が、たとえば第１の画素内信号線ＬＳＧＮ１１を介して接続されて差動トランジスタ対２４１が形成されている。
なお、本第１の実施形態において、第１の差動トランジスタ２４１－１とソースフォロワトランジスタＳＦ－ＴｒがＮＭＯＳトランジスタＮＴ２１，ＮＴ２２により形成されている。
すなわち、増幅回路２４０において、第１の差動トランジスタ２４１－１とソースフォロワトランジスタＳＦ－Ｔｒのソース同士が、たとえば第１の画素内信号線ＬＳＧＮ１１を介して接続されて差動トランジスタ対２４１が形成されている。
なお、本第１の実施形態において、第１の差動トランジスタ２４１－１とソースフォロワトランジスタＳＦ－ＴｒがＮＭＯＳトランジスタＮＴ２１，ＮＴ２２により形成されている。
【0063】
さらに増幅回路２４０のアクティブ負荷回路２４２は、第１の差動トランジスタ２４１－１のドレイン側に接続された第１の負荷回路２４２１および第２の差動トランジスタ２４１－２のドレイン側に接続された第２の負荷回路２４２２を有する。
アクティブ負荷回路２４２は、第１の負荷回路２４２１と第２の負荷回路２４２２が、第１の差動トランジスタ２４１－１のドレイン側ノードＮＤ４から第２の差動トランジスタ２４１－２のドレイン側ノードＮＤ５への電流経路を含むカレントミラーＭＩＲを形成するように接続されている。
アクティブ負荷回路２４２は、第１の負荷回路２４２１と第２の負荷回路２４２２が、第１の差動トランジスタ２４１－１のドレイン側ノードＮＤ４から第２の差動トランジスタ２４１－２のドレイン側ノードＮＤ５への電流経路を含むカレントミラーＭＩＲを形成するように接続されている。
【0064】
第１の負荷回路２４２１は、ゲートおよびドレインが第１の差動トランジスタ２４１－１のドレイン側ノードＮＤ４に接続された第１の負荷トランジスタとしてのＰＭＯＳトランジスタＰＴ２１、およびＰＭＯＳトランジスタＰＴ２１のソースと電源電位ＶＤＤとの間に接続され、ゲートが基準電位ＶＳＳに接続されたＰＭＯＳトランジスタＰＴ２２を含んで構成されている。
【0065】
第２の負荷回路２４２２は、ドレインが第２の差動トランジスタ２４２－２としてのソースフォロワトランジスタＳＦ－Ｔｒのドレイン側に接続された第２の画素内信号線ＬＳＧＮ１２（ノードＮＤ５）に接続され、ゲートが第１の負荷トランジスタとしてのＰＭＯＳトランジスタＰＴ２１のゲートおよびドレインに接続された第２の負荷トランジスタとしてのＰＭＯＳトランジスタＰＴ２３、およびＰＭＯＳトランジスタＰＴ２３のソースと電源電位ＶＤＤとの間に接続され、ゲートが基準電位ＶＳＳに接続されたＰＭＯＳトランジスタＰＴ２４を含んで構成されている。
第２の負荷トランジスタとしてのＰＭＯＳトランジスタＰＴ２３のドレイン側は増幅回路２４０の出力ノードＮＤ５を形成し、第２の画素内信号線ＬＳＧＮ１２に接続されている。
第２の負荷トランジスタとしてのＰＭＯＳトランジスタＰＴ２３のドレイン側は増幅回路２４０の出力ノードＮＤ５を形成し、第２の画素内信号線ＬＳＧＮ１２に接続されている。
【0066】
読み出し回路形成部２４３は、制御信号ＸＳＦに応じて、低ゲイン読み出しモードＭＬＧ時に、第１の負荷回路２４２１を非アクティブ化して、第２の負荷回路２４２２とソースフォロワトランジスタＳＦ－Ｔｒによる低ゲイン読み出し回路２４４を形成する。
読み出し回路形成部２４３は、制御信号ＸＳＦに応じて、高ゲイン読み出しモードＭＨＧ時には、第１の負荷回路２４２１をアクティブ化して（アクティブに保持して）、増幅回路２４０の差動トランジスタ対２４１と帰還キャパシタＣＦ１１を含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路による高ゲイン読み出し回路２４５を形成する。
読み出し回路形成部２４３は、制御信号ＸＳＦに応じて、高ゲイン読み出しモードＭＨＧ時には、第１の負荷回路２４２１をアクティブ化して（アクティブに保持して）、増幅回路２４０の差動トランジスタ対２４１と帰還キャパシタＣＦ１１を含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路による高ゲイン読み出し回路２４５を形成する。
【0067】
読み出し回路形成部２４３は、アクティブ化制御回路２４３１を主構成要素として有している。
アクティブ化制御回路２４３１は、ドレインが第１の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２１のゲートおよびドレイン（第１の差動トランジスタ２４１－１のドレイン側ノードＮＤ４）に接続され、ソースが基準電位ＶＳＳに接続され、ゲートが制御信号ＸＳＦの供給ラインに接続されたスイッチングトランジスタＳＷ－Ｔｒを含んで構成されている。
なお、スイッチングトランジスタＳＷ－ＴｒはＮＭＯＳトランジスタＮＴ２３により構成されている。
アクティブ化制御回路２４３１は、ドレインが第１の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２１のゲートおよびドレイン（第１の差動トランジスタ２４１－１のドレイン側ノードＮＤ４）に接続され、ソースが基準電位ＶＳＳに接続され、ゲートが制御信号ＸＳＦの供給ラインに接続されたスイッチングトランジスタＳＷ－Ｔｒを含んで構成されている。
なお、スイッチングトランジスタＳＷ－ＴｒはＮＭＯＳトランジスタＮＴ２３により構成されている。
【0068】
アクティブ化制御回路２４３１は、低ゲイン読み出しモードＭＬＧ時には、制御信号ＸＳＦがハイレベルで供給され、スイッチングトランジスタＳＷ－Ｔｒが導通状態に切り替えられる。
これに伴い、アクティブ化制御回路２４３１は、第１の負荷トランジスタのゲート、すなわちＰＭＯＳトランジスタＰＴ２１のゲートを第１の負荷トランジスタが導通状態を保持可能な所定電位（本例では基準電位ＶＳＳ）に接続するとともに、第１の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２１のゲートおよびドレインもこの所定電位ＶＳＳに接続して第１の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２１を非アクティブ化させる。
これに伴い、アクティブ化制御回路２４３１は、第１の負荷トランジスタのゲート、すなわちＰＭＯＳトランジスタＰＴ２１のゲートを第１の負荷トランジスタが導通状態を保持可能な所定電位（本例では基準電位ＶＳＳ）に接続するとともに、第１の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２１のゲートおよびドレインもこの所定電位ＶＳＳに接続して第１の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２１を非アクティブ化させる。
【0069】
アクティブ化制御回路２４３１は、この低ゲイン読み出しモードＭＬＧ時には、第２の負荷回路２４２２の第２の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２３のゲートも基準電位ＶＳＳに接続され、ＰＭＯＳトランジスタＰＴ２３は導通状態に保持される。
これにより、アクティブ化制御回路２４３１は、この低ゲイン読み出しモードＭＬＧ時には、第２の負荷回路２４２２とソースフォロワトランジスタＳＦ－Ｔｒによる低ゲイン読み出し回路２４４を形成させる。
そして、形成した低ゲイン読み出し回路２４４において、ソースフォロワトランジスタＳＦ－Ｔｒによるソースフォロワ増幅動作により低ゲインで増幅された読み出した電圧信号Ｎ１が第１の画素内信号線ＬＳＧＮ１１に出力される。
これにより、アクティブ化制御回路２４３１は、この低ゲイン読み出しモードＭＬＧ時には、第２の負荷回路２４２２とソースフォロワトランジスタＳＦ－Ｔｒによる低ゲイン読み出し回路２４４を形成させる。
そして、形成した低ゲイン読み出し回路２４４において、ソースフォロワトランジスタＳＦ－Ｔｒによるソースフォロワ増幅動作により低ゲインで増幅された読み出した電圧信号Ｎ１が第１の画素内信号線ＬＳＧＮ１１に出力される。
【0070】
アクティブ化制御回路２４３１は、高ゲイン読み出しモードＭＨＧ時には、制御信号ＸＳＦがローレベルで供給され、スイッチングトランジスタＳＷ－Ｔｒが非導通状態に切り替えられる。
これに伴い、アクティブ化制御回路２４３１は、第１の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２１のゲートおよびドレインが基準電位ＶＳＳから切り離され、第１の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２１をアクティブ化させ、カレントミラー回路もアクティブ化させる。
これにより、アクティブ化制御回路２４３１は、高ゲイン読み出しモードＭＨＧ時には、第１の負荷回路２４２１をアクティブ化して、増幅回路２４０の差動トランジスタ対２４１と帰還キャパシタＣＦ１１を含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路による高ゲイン読み出し回路２４５を形成させる。
そして、高ゲイン読み出し回路２４５において、増幅回路２４０の差動トランジスタ対２４１と帰還キャパシタＣＦ１１を含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタＣＦ１１に転送させて、高ゲインで増幅された電圧信号が第２の画素内信号線ＬＳＧＮ１２に出力される。
これに伴い、アクティブ化制御回路２４３１は、第１の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２１のゲートおよびドレインが基準電位ＶＳＳから切り離され、第１の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２１をアクティブ化させ、カレントミラー回路もアクティブ化させる。
これにより、アクティブ化制御回路２４３１は、高ゲイン読み出しモードＭＨＧ時には、第１の負荷回路２４２１をアクティブ化して、増幅回路２４０の差動トランジスタ対２４１と帰還キャパシタＣＦ１１を含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路による高ゲイン読み出し回路２４５を形成させる。
そして、高ゲイン読み出し回路２４５において、増幅回路２４０の差動トランジスタ対２４１と帰還キャパシタＣＦ１１を含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタＣＦ１１に転送させて、高ゲインで増幅された電圧信号が第２の画素内信号線ＬＳＧＮ１２に出力される。
【0071】
（信号保持部２５０の構成例）
信号保持部２５０は、増幅回路２４０により増幅された読み出し電圧信号である低ゲインの読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）および高ゲインの読み出し電圧Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）を保持可能で、保持した電圧信号を出力可能なサンプルホールド用信号保持キャパシタＣＳ２１，ＣＲ２１、ＣＳ３１，ＣＲ３１を含む。
信号保持部２５０は、増幅回路２４０により増幅された読み出し電圧信号である低ゲインの読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）および高ゲインの読み出し電圧Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）を保持可能で、保持した電圧信号を出力可能なサンプルホールド用信号保持キャパシタＣＳ２１，ＣＲ２１、ＣＳ３１，ＣＲ３１を含む。
【0072】
図３は、本発明の第１の実施形態に係る信号保持部の基本的な構成例、並びに増幅回路、第１の画素内信号線、第２の画素内信号線、および信号保持部の接続関係を示す図である。
図３の信号保持部２５０Ａは、低ゲイン用回路素子と高ゲイン用回路素子を共用していない基本構成例を示しており、図２の信号保持部２５０は低ゲイン用回路素子と高ゲイン用回路素子を共用し、回路構成を簡素化した構成例を示している。
ここでは、図３の基本構成について説明した後、図２の共用構成について説明する。
図３の信号保持部２５０Ａは、低ゲイン用回路素子と高ゲイン用回路素子を共用していない基本構成例を示しており、図２の信号保持部２５０は低ゲイン用回路素子と高ゲイン用回路素子を共用し、回路構成を簡素化した構成例を示している。
ここでは、図３の基本構成について説明した後、図２の共用構成について説明する。
【0073】
信号保持部２５０Ａは、第１の画素内信号線ＬＳＧＮ１１に接続され、第１の画素内信号線ＬＳＧＮ１１に読み出された低ゲインの読み出し電圧信号をサンプリング可能な低ゲイン用サンプリング回路２５１と、第２の画素内信号線ＬＳＧＮ１２に読み出された高ゲインの読み出し電圧信号をサンプリング可能な高ゲイン用サンプリング回路２５２と、を含んで構成されている。
すなわち、信号保持部２５０Ａにおいては、低ゲインの読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）は低ゲイン用サンプリング回路２５１によりサンプリングし、高ゲインの読み出し電圧Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）は高ゲイン用サンプリング回路２５２によりサンプリングする。
すなわち、信号保持部２５０Ａにおいては、低ゲインの読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）は低ゲイン用サンプリング回路２５１によりサンプリングし、高ゲインの読み出し電圧Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）は高ゲイン用サンプリング回路２５２によりサンプリングする。
【0074】
より具体的には、低ゲイン用サンプリング回路２５１は、基本的に、第１の入力ノードＮＤ２１を含む第１の入力部２５１１、第１のサンプルホールド部２５１２、第１の出力部２５１３、第２の出力部２５１４、第１の平均化部２５１５、第１の保持ノードＮＤ２２、および第２の保持ノードＮＤ２３を含んで構成されている。
【0075】
第１の入力部２５１１は、第１の入力ノードＮＤ２１が第１の画素内信号線ＬＳＧＮ１１に接続され、低ゲイン読み出しモードＭＬＧ時に、光電変換読み出し部２３０、増幅回路２４０から読み出される第１の読み出しリセット信号（ＶＲＳＴ１）および第１の読み出し信号（ＶＳＩＧ１）を第１のサンプルホールド部２５１２に入力する。
【0076】
第１のサンプルホールド部２５１２は、第１のスイッチ素子としての第１のサンプリングスイッチ（たとえばＮＭＯＳトランジスタにより形成されるサンプリングトランジスタ）ＳＨＳ２１－Ｓｗ、第２のスイッチ素子としての第２のサンプリングトランジスタ（たとえばＮＭＯＳトランジスタにより形成されるサンプリングトランジスタ）ＳＨＲ２１－Ｓｗ、第１の信号保持キャパシタＣＳ２１、および第２の信号保持キャパシタＣＲ２１を含んで構成されている。
【0077】
第１のサンプリングスイッチＳＨＳ２１－Ｓｗは、第１の画素内信号線ＬＳＧＮ１１に接続された第１の入力ノードＮＤ２１と第１の保持ノードＮＤ２２との間に接続されている。
第１のサンプリングスイッチＳＨＳ２１－Ｓｗは、グローバルシャッタ期間または信号保持キャパシタのクリア期間に、サンプルホールド部２５１２の第１の信号保持キャパシタＣＳ２１を、第１の保持ノードＮＤ２２を介して第１の画素内信号線ＬＳＧＮ１１と選択的に接続する。
第１のサンプリングスイッチＳＨＳ２１－Ｓｗは、たとえば制御信号ＳＨＳ２１がハイレベルの期間に導通状態となる。
第１の信号保持キャパシタＣＳ２１は、第１の保持ノードＮＤ２２と基準電位ＶＳＳとの間に接続されている。
第１のサンプリングスイッチＳＨＳ２１－Ｓｗは、グローバルシャッタ期間または信号保持キャパシタのクリア期間に、サンプルホールド部２５１２の第１の信号保持キャパシタＣＳ２１を、第１の保持ノードＮＤ２２を介して第１の画素内信号線ＬＳＧＮ１１と選択的に接続する。
第１のサンプリングスイッチＳＨＳ２１－Ｓｗは、たとえば制御信号ＳＨＳ２１がハイレベルの期間に導通状態となる。
第１の信号保持キャパシタＣＳ２１は、第１の保持ノードＮＤ２２と基準電位ＶＳＳとの間に接続されている。
【0078】
第２のサンプリングスイッチＳＨＲ２１－Ｓｗは、第１の画素内信号線ＬＳＧＮ１１に接続された第１の入力ノードＮＤ２１と第２の保持ノードＮＤ２３との間に接続されている。
第２のサンプリングスイッチＳＨＲ２１－Ｓｗは、グローバルシャッタ期間または信号保持キャパシタのクリア期間に、サンプルホールド部２５１２の第２の信号保持キャパシタＣＲ２１を、第２の保持ノードＮＤ２３を介して第１の画素内信号線ＬＳＧＮ１１と選択的に接続する。
第２のサンプリングスイッチＳＨＲ２１－Ｓｗは、たとえば制御信号ＳＨＲ２１がハイレベルの期間に導通状態となる。
第２の信号保持キャパシタＣＲ２１は、第２の保持ノードＮＤ２３と基準電位ＶＳＳとの間に接続されている。
第２のサンプリングスイッチＳＨＲ２１－Ｓｗは、グローバルシャッタ期間または信号保持キャパシタのクリア期間に、サンプルホールド部２５１２の第２の信号保持キャパシタＣＲ２１を、第２の保持ノードＮＤ２３を介して第１の画素内信号線ＬＳＧＮ１１と選択的に接続する。
第２のサンプリングスイッチＳＨＲ２１－Ｓｗは、たとえば制御信号ＳＨＲ２１がハイレベルの期間に導通状態となる。
第２の信号保持キャパシタＣＲ２１は、第２の保持ノードＮＤ２３と基準電位ＶＳＳとの間に接続されている。
【0079】
なお、第１のサンプリングスイッチＳＨＳ２１－Ｓｗおよび第２のサンプリングスイッチＳＨＲ２１－Ｓｗは、ＭＯＳトランジスタ、たとえばＮＭＯＳトランジスタにより形成される。
【0080】
第１の出力部２５１３は、グローバルシャッタ期間に、基本的に第１の信号保持キャパシタＣＳ２１に保持された信号を保持電圧に応じて増幅して出力する出力用第１のソースフォロワトランジスタＳＦ２１－Ｔｒ、および第１のソースフォロワトランジスタＳＦ２１－Ｔｒにより増幅した信号を選択的に定電流源Ｉｂｉａｓにより駆動される第１の垂直信号線ＬＳＧＮ２１に出力する第１の選択スイッチＳＥＬ２１－Ｓｗを含んで構成されている。
【0081】
出力用第１のソースフォロワトランジスタＳＦ２１－Ｔｒと第１の選択スイッチＳＥＬ２１－Ｓｗは、電源電位ＶＤＤと第１の垂直信号線ＬＳＧＮ２１の間に直列に接続されている。
【0082】
第１の選択スイッチＳＥＬ２１－Ｓｗは、制御線を通じてゲートに印加される制御信号ＲＳ２１により制御される。
第１の選択スイッチＳＥＬ２１－Ｓｗは、制御信号ＲＳ２１がＨレベルの選択期間に選択されて導通状態となる。これにより、出力用第１のソースフォロワトランジスタＳＦ２１－Ｔｒ１は第１の信号保持キャパシタＣＳ２１の保持電圧に応じた列出力の読み出し電圧（ＶＳＩＧ）を第１の垂直信号線ＬＳＧＮ２１に出力する。
第１の選択スイッチＳＥＬ２１－Ｓｗは、制御信号ＲＳ２１がＨレベルの選択期間に選択されて導通状態となる。これにより、出力用第１のソースフォロワトランジスタＳＦ２１－Ｔｒ１は第１の信号保持キャパシタＣＳ２１の保持電圧に応じた列出力の読み出し電圧（ＶＳＩＧ）を第１の垂直信号線ＬＳＧＮ２１に出力する。
【0083】
第２の出力部２５１４は、グローバルシャッタ期間に、基本的に第２の信号保持キャパシタＣＲ２１に保持された信号を保持電圧に応じて増幅して出力する出力用第２のソースフォロワトランジスタＳＦ２２－Ｔｒ、および第２のソースフォロワトランジスタＳＦ２２－Ｔｒにより増幅した信号を選択的に定電流源Ｉｂｉａｓにより駆動される第２の垂直信号線ＬＳＧＮ２２に出力する第２の選択スイッチＳＥＬ２２－Ｓｗを含んで構成されている。
【0084】
出力用第２のソースフォロワトランジスタＳＦ２２－Ｔｒと第２の選択スイッチＳＥＬ２２－Ｓｗは、電源電位ＶＤＤと第２の垂直信号線ＬＳＧＮ２２の間に直列に接続されている。
【0085】
第２の選択スイッチＳＥＬ２２－Ｓｗは、制御線を通じてゲートに印加される制御信号ＲＳ２２により制御される。
第２の選択スイッチＳＥＬ２２－Ｓｗは、制御信号ＲＳ２２がＨレベルの選択期間に選択されて導通状態となる。これにより、出力用第２のソースフォロワトランジスタＳＦ２２－Ｔｒは第２の信号保持キャパシタＣＲ２１の保持電圧に応じた列出力の読み出し電圧（ＶＲＳＴ）を第２の垂直信号線ＬＳＧＮ２２に出力する。
第２の選択スイッチＳＥＬ２２－Ｓｗは、制御信号ＲＳ２２がＨレベルの選択期間に選択されて導通状態となる。これにより、出力用第２のソースフォロワトランジスタＳＦ２２－Ｔｒは第２の信号保持キャパシタＣＲ２１の保持電圧に応じた列出力の読み出し電圧（ＶＲＳＴ）を第２の垂直信号線ＬＳＧＮ２２に出力する。
【0086】
第１の平均化部２５１５は、第１の保持ノードＮＤ２２と第２の保持ノードＮＤ２３との間に、平均化部としての平均化用スイッチＡＶ２１－Ｓｗが接続されて構成されている。
平均化用トランジスタＡＶ２１－Ｓｗのゲートには制御信号ＳＣＢ２１が供給される。
平均化用トランジスタＡＶ２１－Ｓｗのゲートには制御信号ＳＣＢ２１が供給される。
【0087】
制御信号ＳＣＢ２１は、第１の信号保持キャパシタＣＳ２１に保持された第１の読み出し信号ＶＳＩＧの読み出し、並びに、第２の信号保持キャパシタＣＲ２１に保持された第２の読み出しリセット信号ＶＲＳＴの差動の読み出しが並行して行われた後、Ｈレベルで供給され、この後、第１の出力部２５１３および第２の出力部２５１４を通して平均化された信号の差動の読み出しが並行して行われる。
【0088】
高ゲイン用サンプリング回路２５２は、基本的に、第２の入力ノードＮＤ３１を含む第２の入力部２５２１、第２のサンプルホールド部２５２２、第３の出力部２５２３、第４の出力部２５２４、第２の平均化部２５２５、第３の保持ノードＮＤ３２、および第４の保持ノードＮＤ３３を含んで構成されている。
【0089】
第２の入力部２５２１は、第２の入力ノードＮＤ３１が第２の画素内信号線ＬＳＧＮ１２に接続され、高ゲイン読み出しモードＭＨＧ時に、光電変換読み出し部２３０、増幅回路２４０から読み出される第２の読み出しリセット信号（ＶＲＳＴ２）および第２の読み出し信号（ＶＳＩＧ２）を第２のサンプルホールド部２５２２に入力する。
【0090】
第２のサンプルホールド部２５２２は、第３のスイッチ素子としての第３のサンプリングスイッチ（たとえばＮＭＯＳトランジスタにより形成されるサンプリングトランジスタ）ＳＨＳ３１－Ｓｗ、第４のスイッチ素子としての第４のサンプリングトランジスタ（たとえばＮＭＯＳトランジスタにより形成されるサンプリングトランジスタ）ＳＨＲ３１－Ｓｗ、第３の信号保持キャパシタＣＳ３１、および第４の信号保持キャパシタＣＲ３１を含んで構成されている。
【0091】
第３のサンプリングスイッチＳＨＳ３１－Ｓｗは、第２の画素内信号線ＬＳＧＮ１２に接続された第２の入力ノードＮＤ３１と第３の保持ノードＮＤ３２との間に接続されている。
第３のサンプリングスイッチＳＨＳ３１－Ｓｗは、グローバルシャッタ期間または信号保持キャパシタのクリア期間に、第２のサンプルホールド部２５２２の第３の信号保持キャパシタＣＳ３１を、第３の保持ノードＮＤ３２を介して第２の画素内信号線ＬＳＧＮ１２と選択的に接続する。
第３のサンプリングスイッチＳＨＳ３１－Ｓｗは、たとえば制御信号ＳＨＳ３１がハイレベルの期間に導通状態となる。
第３の信号保持キャパシタＣＳ３１は、第３の保持ノードＮＤ３２と基準電位ＶＳＳとの間に接続されている。
第３のサンプリングスイッチＳＨＳ３１－Ｓｗは、グローバルシャッタ期間または信号保持キャパシタのクリア期間に、第２のサンプルホールド部２５２２の第３の信号保持キャパシタＣＳ３１を、第３の保持ノードＮＤ３２を介して第２の画素内信号線ＬＳＧＮ１２と選択的に接続する。
第３のサンプリングスイッチＳＨＳ３１－Ｓｗは、たとえば制御信号ＳＨＳ３１がハイレベルの期間に導通状態となる。
第３の信号保持キャパシタＣＳ３１は、第３の保持ノードＮＤ３２と基準電位ＶＳＳとの間に接続されている。
【0092】
第４のサンプリングスイッチＳＨＲ３１－Ｓｗは、第２の画素内信号線ＬＳＧＮ１２に接続された第２の入力ノードＮＤ３１と第４の保持ノードＮＤ３３との間に接続されている。
第４のサンプリングスイッチＳＨＲ２１－Ｓｗは、グローバルシャッタ期間または信号保持キャパシタのクリア期間に、第２のサンプルホールド部２５２２の第４の信号保持キャパシタＣＲ３１を、第４の保持ノードＮＤ３３を介して第２の画素内信号線ＬＳＧＮ１２と選択的に接続する。
第４のサンプリングスイッチＳＨＲ３１－Ｓｗは、たとえば制御信号ＳＨＲ３１がハイレベルの期間に導通状態となる。
第４の信号保持キャパシタＣＲ３１は、第４の保持ノードＮＤ３３と基準電位ＶＳＳとの間に接続されている。
第４のサンプリングスイッチＳＨＲ２１－Ｓｗは、グローバルシャッタ期間または信号保持キャパシタのクリア期間に、第２のサンプルホールド部２５２２の第４の信号保持キャパシタＣＲ３１を、第４の保持ノードＮＤ３３を介して第２の画素内信号線ＬＳＧＮ１２と選択的に接続する。
第４のサンプリングスイッチＳＨＲ３１－Ｓｗは、たとえば制御信号ＳＨＲ３１がハイレベルの期間に導通状態となる。
第４の信号保持キャパシタＣＲ３１は、第４の保持ノードＮＤ３３と基準電位ＶＳＳとの間に接続されている。
【0093】
なお、第３のサンプリングスイッチＳＨＳ３１－Ｓｗおよび第４のサンプリングスイッチＳＨＲ３１－Ｓｗは、ＭＯＳトランジスタ、たとえばＮＭＯＳトランジスタにより形成される。
【0094】
第３の出力部２５２３は、グローバルシャッタ期間に、基本的に第３の信号保持キャパシタＣＳ３１に保持された信号を保持電圧に応じて増幅して出力する出力用第３のソースフォロワトランジスタＳＦ３１－Ｔｒ、および第３のソースフォロワトランジスタＳＦ３１－Ｔｒにより増幅した信号を選択的に定電流源Ｉｂｉａｓにより駆動される第１の垂直信号線ＬＳＧＮ２１に出力する第３の選択スイッチＳＥＬ３１－Ｓｗを含んで構成されている。
【0095】
出力用第３のソースフォロワトランジスタＳＦ３１－Ｔｒと第３の選択スイッチＳＥＬ３１－Ｓｗは、電源電位ＶＤＤと第１の垂直信号線ＬＳＧＮ２１の間に直列に接続されている。
【0096】
第３の選択スイッチＳＥＬ３１－Ｓｗは、制御線を通じてゲートに印加される制御信号ＲＳ３１により制御される。
第３の選択スイッチＳＥＬ３１－Ｓｗは、制御信号ＲＳ３１がＨレベルの選択期間に選択されて導通状態となる。これにより、出力用第３のソースフォロワトランジスタＳＦ３１－Ｔｒ１は第３の信号保持キャパシタＣＳ３１の保持電圧に応じた列出力の第２の読み出し電圧（ＶＳＩＧ）を第１の垂直信号線ＬＳＧＮ２１に出力する。
第３の選択スイッチＳＥＬ３１－Ｓｗは、制御信号ＲＳ３１がＨレベルの選択期間に選択されて導通状態となる。これにより、出力用第３のソースフォロワトランジスタＳＦ３１－Ｔｒ１は第３の信号保持キャパシタＣＳ３１の保持電圧に応じた列出力の第２の読み出し電圧（ＶＳＩＧ）を第１の垂直信号線ＬＳＧＮ２１に出力する。
【0097】
第４の出力部２５２４は、グローバルシャッタ期間に、基本的に第４の信号保持キャパシタＣＲ３１に保持された信号を保持電圧に応じて増幅して出力する出力用第４のソースフォロワトランジスタＳＦ３２－Ｔｒ、および第４のソースフォロワトランジスタＳＦ３２－Ｔｒにより増幅した信号を選択的に定電流源Ｉｂｉａｓにより駆動される第２の垂直信号線ＬＳＧＮ２２に出力する第４の選択スイッチＳＥＬ３２－Ｓｗを含んで構成されている。
【0098】
出力用第４のソースフォロワトランジスタＳＦ３２－Ｔｒと第４の選択スイッチＳＥＬ３２－Ｓｗは、電源電位ＶＤＤと第２の垂直信号線ＬＳＧＮ２２の間に直列に接続されている。
【0099】
第４の選択スイッチＳＥＬ３２－Ｓｗは、制御線を通じてゲートに印加される制御信号ＲＳ３２により制御される。
第４の選択スイッチＳＥＬ３２－Ｓｗは、制御信号ＲＳ３２がＨレベルの選択期間に選択されて導通状態となる。これにより、出力用第４のソースフォロワトランジスタＳＦ３２－Ｔｒは第４の信号保持キャパシタＣＲ３１の保持電圧に応じた列出力の第２の読み出しリセット電圧（ＶＲＳＴ）を第２の垂直信号線ＬＳＧＮ２２に出力する。
第４の選択スイッチＳＥＬ３２－Ｓｗは、制御信号ＲＳ３２がＨレベルの選択期間に選択されて導通状態となる。これにより、出力用第４のソースフォロワトランジスタＳＦ３２－Ｔｒは第４の信号保持キャパシタＣＲ３１の保持電圧に応じた列出力の第２の読み出しリセット電圧（ＶＲＳＴ）を第２の垂直信号線ＬＳＧＮ２２に出力する。
【0100】
平均化部２５２５は、第３の保持ノードＮＤ３２と第４の保持ノードＮＤ３３との間に、平均化部としての平均化用スイッチＡＶ３１－Ｓｗが接続されて構成されている。
平均化用トランジスタＡＶ３１－Ｓｗのゲートには制御信号ＳＣＢ３１が供給される。
平均化用トランジスタＡＶ３１－Ｓｗのゲートには制御信号ＳＣＢ３１が供給される。
【0101】
制御信号ＳＣＢ３１は、第３の信号保持キャパシタＣＳ３１に保持された第２の読み出し信号ＶＳＩＧの読み出し、並びに、第２の信号保持キャパシタＣＲ３１に保持された第２の読み出しリセット信号ＶＲＳＴの差動の読み出しが並行して行われた後、Ｈレベルで供給され、この後、第３の出力部２５２３および第４の出力部２５２４を通して平均化された信号の差動の読み出しが並行して行われる。
【0102】
以上、信号保持部２５０における低ゲイン用サンプリング回路２５１と高ゲイン用サンプリング回路２５２の共用構成を持たない基本構成例について説明した。
本第１の実施形態では、図２の信号保持部２５０は、低ゲイン用回路素子と高ゲイン用回路素子を共用し、回路構成を簡素化し、トランジスタ数を削減することが可能な共用構成例を示している。
ここで、図３の基本構成に関連付けて図２の共用構成について説明する。図２においては、理解を容易にするために、図３と同一構成部分は同一符号をもって表す。また、共用部分は、符号値が小さい方を用いることとする。
本第１の実施形態では、図２の信号保持部２５０は、低ゲイン用回路素子と高ゲイン用回路素子を共用し、回路構成を簡素化し、トランジスタ数を削減することが可能な共用構成例を示している。
ここで、図３の基本構成に関連付けて図２の共用構成について説明する。図２においては、理解を容易にするために、図３と同一構成部分は同一符号をもって表す。また、共用部分は、符号値が小さい方を用いることとする。
【0103】
図２の信号保持部２５０において、低ゲイン用サンプリング回路２５１と高ゲイン用サンプリング回路２５２は、第１の信号保持キャパシタＣＳ２１と第３の信号保持キャパシタＣＳ３１が共用されて、第１の保持ノードＮＤ２２に接続された第１の共用信号保持キャパシタＣＳ２１が形成されている。
同様に、第２の信号保持キャパシタＣＲ２１と第４の信号保持キャパシタＣＲ３１が共用されて、第２の保持ノードＮＤ２３に接続された第２の共用信号保持キャパシタＣＲ２１が形成されている。
第１の出力部２５１３と第３の出力部２５２３が共用されて、第１の保持ノードＮＤ２２の保持電圧に応じて第１の垂直信号線ＬＳＧＮ２１に出力する第１の共用出力部２５１３が形成されている。
第２の出力部２５１４と第４の出力部２５２４が共用されて、第２の保持ノードＮＤ２３の保持電圧に応じて第２の垂直信号線ＬＳＧＮ２２に出力する第２の共用出力部２５１４が形成されている。
第１の平均化部２５１５と第２の平均化部２５２５が共用されて、第１の保持ノードＮＤ２２の保持電圧と第２の保持ノードＮＤ２３の保持電圧とを選択的に平均化可能な共用平均化部２５１５が形成されている。
同様に、第２の信号保持キャパシタＣＲ２１と第４の信号保持キャパシタＣＲ３１が共用されて、第２の保持ノードＮＤ２３に接続された第２の共用信号保持キャパシタＣＲ２１が形成されている。
第１の出力部２５１３と第３の出力部２５２３が共用されて、第１の保持ノードＮＤ２２の保持電圧に応じて第１の垂直信号線ＬＳＧＮ２１に出力する第１の共用出力部２５１３が形成されている。
第２の出力部２５１４と第４の出力部２５２４が共用されて、第２の保持ノードＮＤ２３の保持電圧に応じて第２の垂直信号線ＬＳＧＮ２２に出力する第２の共用出力部２５１４が形成されている。
第１の平均化部２５１５と第２の平均化部２５２５が共用されて、第１の保持ノードＮＤ２２の保持電圧と第２の保持ノードＮＤ２３の保持電圧とを選択的に平均化可能な共用平均化部２５１５が形成されている。
【0104】
そして、第１のスイッチ素子としての第１のサンプリングスイッチＳＨＳ２１－Ｓｗが、第１の画素内信号線ＬＳＧＮ１１に接続された第１の入力ノードＮＤ２１と第１の保持ノードＮＤ２２との間に接続されている。
第２のスイッチ素子としての第２のサンプリングスイッチＳＨＲ２１－Ｓｗが、第１の画素内信号線ＬＳＧＮ１１に接続された第１の入力ノードＮＤ２１と第２の保持ノードＮＤ２３との間に接続されている。
第３のスイッチ素子としての第３のサンプリングスイッチＳＨＳ３１－Ｓｗが、第２の画素内信号線ＬＳＧＮ１２に接続された第２の入力ノードＮＤ３１と第１の保持ノードＮＤ２２との間に接続されている。
第４のスイッチ素子としての第４のサンプリングスイッチＳＨＲ３１－Ｓｗが、第２の画素内信号線ＬＳＧＮ１２に接続された第２の入力ノードＮＤ３１と第２の保持ノードＮＤ２３との間に接続されている。
第２のスイッチ素子としての第２のサンプリングスイッチＳＨＲ２１－Ｓｗが、第１の画素内信号線ＬＳＧＮ１１に接続された第１の入力ノードＮＤ２１と第２の保持ノードＮＤ２３との間に接続されている。
第３のスイッチ素子としての第３のサンプリングスイッチＳＨＳ３１－Ｓｗが、第２の画素内信号線ＬＳＧＮ１２に接続された第２の入力ノードＮＤ３１と第１の保持ノードＮＤ２２との間に接続されている。
第４のスイッチ素子としての第４のサンプリングスイッチＳＨＲ３１－Ｓｗが、第２の画素内信号線ＬＳＧＮ１２に接続された第２の入力ノードＮＤ３１と第２の保持ノードＮＤ２３との間に接続されている。
【0105】
このように、本第１の実施形態に係る固体撮像装置１０においては、画素信号ストレージとしての信号保持部２５０に、電圧モードで、画素信号を全画素で同時にサンプリングし、第１の信号保持キャパシタＣＳ２１および第２の信号保持キャパシタＣＲ２１に保持された読み出し信号ＶＳＩＧに対応する変換信号を第１の垂直信号線ＬＳＧＮ２１に読み出し、読み出しリセット信号ＶＲＳＴに対応する変換信号を第２の垂直信号線ＬＳＧＮ２２に読み出し、差動の信号としてカラム読み出し回路４０に供給する。
【0106】
画素部２０には、画素ＰＸＬがＮ行×Ｍ列配置されているので、各制御線はそれぞれＮ本、垂直信号線ＬＳＧＮ２１，ＬＳＧＮ２２は２×Ｍ本ある。
図１においては、各制御線を１本の行走査制御線として表している。同様に、各垂直信号線ＬＳＧＮ２１，ＬＳＧＮ２２を１本の垂直信号線として表している。
図１においては、各制御線を１本の行走査制御線として表している。同様に、各垂直信号線ＬＳＧＮ２１，ＬＳＧＮ２２を１本の垂直信号線として表している。
【0107】
垂直走査回路３０は、タイミング制御回路６０の制御に応じてシャッタ行および読み出し行において行走査制御線を通して画素の駆動を行う。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。
【0108】
カラム読み出し回路４０は、画素部２０の各列出力に対応して配置された複数の列信号処理回路（図示せず）を含み、複数の列信号処理回路で列並列処理が可能に構成されてもよい。
【0109】
本第１の実施形態に係るカラム読み出し回路４０は、アンプ（ＡＭＰ，増幅器）、サンプリング（Ｓ／Ｈ）回路を含んで構成される。
なお、カラム読み出し回路４０は、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）回路やＡＤＣ（アナログデジタルコンバータ；ＡＤ変換器）、等を含んで構成可能である。
なお、カラム読み出し回路４０は、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）回路やＡＤＣ（アナログデジタルコンバータ；ＡＤ変換器）、等を含んで構成可能である。
【0110】
水平走査回路５０は、読み出し回路４０の複数の列信号処理回路で処理された信号を走査して水平方向に転送し、図示しない信号処理回路に出力する。
【0111】
タイミング制御回路６０は、画素部２０、垂直走査回路３０、読み出し回路４０、水平走査回路５０等の信号処理に必要なタイミング信号を生成する
【0112】
（固体撮像装置１０の読み出し動作）
以上、固体撮像装置１０の各部の特徴的な構成および機能について説明した。
次に、本第１の実施形態に係る固体撮像装置１０の読み出し動作等について説明する。
なお、以下では、高ゲイン読み出しモードＭＨＧ時の動作について説明し、次いで、低ゲイン読み出しモードＭＬＧ時の動作について説明する。
以上、固体撮像装置１０の各部の特徴的な構成および機能について説明した。
次に、本第１の実施形態に係る固体撮像装置１０の読み出し動作等について説明する。
なお、以下では、高ゲイン読み出しモードＭＨＧ時の動作について説明し、次いで、低ゲイン読み出しモードＭＬＧ時の動作について説明する。
【0113】
図４（Ａ）～（Ｊ）は、本発明の第１の実施形態に係る固体撮像装置の主として画素部における高ゲイン読み出しモード時の読み出し動作を説明するためのタイミングチャートである。
図５は、本発明の第１の実施形態に係る画素の高ゲイン読み出しモード時の増幅回路等に供給される制御信号および形成される読み出し回路の状態の一例を示す図である。
図６（Ａ）～（Ｊ）は、本発明の第１の実施形態に係る固体撮像装置の主として画素部における低ゲイン読み出しモード時の読み出し動作を説明するためのタイミングチャートである。
図７は、本発明の第１の実施形態に係る画素の低ゲイン読み出しモード時の増幅回路等に供給される制御信号および形成される読み出し回路の状態の一例を示す図である。
図５は、本発明の第１の実施形態に係る画素の高ゲイン読み出しモード時の増幅回路等に供給される制御信号および形成される読み出し回路の状態の一例を示す図である。
図６（Ａ）～（Ｊ）は、本発明の第１の実施形態に係る固体撮像装置の主として画素部における低ゲイン読み出しモード時の読み出し動作を説明するためのタイミングチャートである。
図７は、本発明の第１の実施形態に係る画素の低ゲイン読み出しモード時の増幅回路等に供給される制御信号および形成される読み出し回路の状態の一例を示す図である。
【0114】
図４（Ａ）および図６（Ａ）は、画素２００の光電変換読み出し部２３０のリセットトランジスタＲＳＴ－Ｔｒの制御信号ＲＳＴを示している。図４（Ｂ）および図６（Ｂ）は画素２００の光電変換読み出し部２３０の転送トランジスタＴＧ－Ｔｒの制御信号ＴＧを示している。
図４（Ｃ）および図６（Ｃ）は、画素２００の読み出し回路形成部２４３を形成するスイッチングトランジスタＳＷ－Ｔｒの制御信号ＸＳＦを示している。図４（Ｄ）および図６（Ｄ）は画素２００の光電変換読み出し部２３０の蓄積トランジスタＣＧ－Ｔｒの制御信号ＣＧを示している。
図４（Ｅ）および図６（Ｅ）は信号保持部２５０の高ゲイン用サンプリング回路２５２の第４のサンプリングスイッチＳＨＲ３１－Ｓｗの制御信号ＳＨＲ３１を示している。図４（Ｆ）および図６（Ｆ）は信号保持部２５０の低ゲイン用サンプリング回路２５１の第２のサンプリングスイッチＳＨＲ２１－Ｓｗの制御信号ＳＨＲ２１を示している。
図４（Ｇ）および図６（Ｇ）は信号保持部２５０の高ゲイン用サンプリング回路２５２の第３のサンプリングスイッチＳＨＳ３１－Ｓｗの制御信号ＳＨＳ３１を示している。図４（Ｈ）および図６（Ｈ）は信号保持部２５０の低ゲイン用サンプリング回路２５１の第１のサンプリングスイッチＳＨＳ２１－Ｓｗの制御信号ＳＨＳ２１を示している。
図４（Ｉ）および図６（Ｉ）は画素２００の信号保持部２５０の選択スイッチＳＥＬ２１－Ｓｗ、ＳＥＬ２２－Ｓｗの制御信号ＲＳ２１，ＲＳ２２を示している。
図４（Ｊ）および図６（Ｊ）は画素２００の信号保持部２５０の平均化用スイッチＡＶ２１－Ｓｗの制御信号ＳＣＢ２１を示している。
図４（Ｃ）および図６（Ｃ）は、画素２００の読み出し回路形成部２４３を形成するスイッチングトランジスタＳＷ－Ｔｒの制御信号ＸＳＦを示している。図４（Ｄ）および図６（Ｄ）は画素２００の光電変換読み出し部２３０の蓄積トランジスタＣＧ－Ｔｒの制御信号ＣＧを示している。
図４（Ｅ）および図６（Ｅ）は信号保持部２５０の高ゲイン用サンプリング回路２５２の第４のサンプリングスイッチＳＨＲ３１－Ｓｗの制御信号ＳＨＲ３１を示している。図４（Ｆ）および図６（Ｆ）は信号保持部２５０の低ゲイン用サンプリング回路２５１の第２のサンプリングスイッチＳＨＲ２１－Ｓｗの制御信号ＳＨＲ２１を示している。
図４（Ｇ）および図６（Ｇ）は信号保持部２５０の高ゲイン用サンプリング回路２５２の第３のサンプリングスイッチＳＨＳ３１－Ｓｗの制御信号ＳＨＳ３１を示している。図４（Ｈ）および図６（Ｈ）は信号保持部２５０の低ゲイン用サンプリング回路２５１の第１のサンプリングスイッチＳＨＳ２１－Ｓｗの制御信号ＳＨＳ２１を示している。
図４（Ｉ）および図６（Ｉ）は画素２００の信号保持部２５０の選択スイッチＳＥＬ２１－Ｓｗ、ＳＥＬ２２－Ｓｗの制御信号ＲＳ２１，ＲＳ２２を示している。
図４（Ｊ）および図６（Ｊ）は画素２００の信号保持部２５０の平均化用スイッチＡＶ２１－Ｓｗの制御信号ＳＣＢ２１を示している。
【0115】
（高ゲイン読み出しモード時ＭＨＧの読み出し動作）
アクティブ化制御回路２４３１は、高ゲイン読み出しモードＭＨＧ時には、図４（Ｃ）および図５に示すように、制御信号ＸＳＦがローレベル（０Ｖ）で供給され、スイッチングトランジスタＳＷ－Ｔｒが非導通状態に切り替えられる。
これに伴い、アクティブ化制御回路２４３１は、第１の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２１のゲートおよびドレインが基準電位ＶＳＳから切り離され、第１の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２１をアクティブ化させ、カレントミラー回路もアクティブ化させる。
これにより、高ゲイン読み出しモードＭＨＧ時には、第１の負荷回路２４２１をアクティブ化して、増幅回路２４０の差動トランジスタ対２４１と帰還キャパシタＣＦ１１を含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路による高ゲイン読み出し回路２４５が形成される。
そして、高ゲイン読み出し回路２４５において、増幅回路２４０の差動トランジスタ対２４１と帰還キャパシタＣＦ１１を含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタに転送させて、高ゲインで増幅された電圧信号が第２の画素内信号線ＬＳＧＮ１２に出力される。
アクティブ化制御回路２４３１は、高ゲイン読み出しモードＭＨＧ時には、図４（Ｃ）および図５に示すように、制御信号ＸＳＦがローレベル（０Ｖ）で供給され、スイッチングトランジスタＳＷ－Ｔｒが非導通状態に切り替えられる。
これに伴い、アクティブ化制御回路２４３１は、第１の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２１のゲートおよびドレインが基準電位ＶＳＳから切り離され、第１の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２１をアクティブ化させ、カレントミラー回路もアクティブ化させる。
これにより、高ゲイン読み出しモードＭＨＧ時には、第１の負荷回路２４２１をアクティブ化して、増幅回路２４０の差動トランジスタ対２４１と帰還キャパシタＣＦ１１を含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路による高ゲイン読み出し回路２４５が形成される。
そして、高ゲイン読み出し回路２４５において、増幅回路２４０の差動トランジスタ対２４１と帰還キャパシタＣＦ１１を含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタに転送させて、高ゲインで増幅された電圧信号が第２の画素内信号線ＬＳＧＮ１２に出力される。
【0116】
以上を前提として、図４（Ａ）に示すように、リセット用制御信号ＲＳＴがアクティブのハイレベルの期間はフローティングディフュージョンＦＤ１１および蓄積キャパシタＣＳ１１のノードリセット期間である。また、画素２００の帰還キャパシタＣＦ１１が第２の画素内信号線ＬＳＧＮ１２と電気的に接続状態にある。
次いで、図４（Ｅ）に示すように、高ゲイン用サンプリング回路２５２のリセット用サンプリングスイッチＳＨＲ３１－Ｓｗをオンオフ制御する制御信号ＳＨＲ３１がＨレベルに設定されてリセット用サンプリングスイッチＳＨＲ３１－Ｓｗがオン状態となる。
次いで、図４（Ｅ）に示すように、高ゲイン用サンプリング回路２５２のリセット用サンプリングスイッチＳＨＲ３１－Ｓｗをオンオフ制御する制御信号ＳＨＲ３１がＨレベルに設定されてリセット用サンプリングスイッチＳＨＲ３１－Ｓｗがオン状態となる。
【0117】
この状態において、図４（Ａ）に示すように、フローティングディフュージョンＦＤ１１のノードリセット期間にリセットトランジスタＲＳＴ－Ｔｒが、制御線に印加される制御信号ＲＳＴがＨレベルの期間に選択されて導通状態となり、フローティングディフュージョンＦＤ１１の電位および増幅回路（エラーアンプ）２４０の出力である第２の垂直信号線ＬＳＧＮ１２が基準電圧ＶＲＥＦ（ＶＤＤ）にリセットされ、固定される。
また、上記リセット期間において、図４（Ｄ）に示すように、蓄積トランジスタＣＧ－Ｔｒが、制御線に印加される制御信号ＣＧがＨレベルの期間に選択されて導通状態となり、蓄積キャパシタＣＳ１１の電荷がリセット（排出）される。
また、上記リセット期間において、図４（Ｄ）に示すように、蓄積トランジスタＣＧ－Ｔｒが、制御線に印加される制御信号ＣＧがＨレベルの期間に選択されて導通状態となり、蓄積キャパシタＣＳ１１の電荷がリセット（排出）される。
【0118】
このリセット期間が経過した後（リセットトランジスタＲＳＴ－Ｔｒが非導通状態）、転送期間が開始される前に制御信号ＳＨＲ３１がＬレベルに切り替えられるまでの期間が、ＦＤノードリセット解除後のセットリング期間となる。
このとき、スイッチングトランジスタＳＷ－Ｔｒの制御信号ＸＳＦがＬレベルに設定されたままであることから、ＦＤノードリセット状態を解除することで、増幅回路（エラーアンプ）２４０の出力を一定電圧（ＶＲＥＦ）に固定することができ、リセットトランジスタＲＳＴ－Ｔｒのクロックフィードスルーによる高ゲイン側の共用高ゲイン用サンプリング回路（２５２）に供給される。
このとき、スイッチングトランジスタＳＷ－Ｔｒの制御信号ＸＳＦがＬレベルに設定されたままであることから、ＦＤノードリセット状態を解除することで、増幅回路（エラーアンプ）２４０の出力を一定電圧（ＶＲＥＦ）に固定することができ、リセットトランジスタＲＳＴ－Ｔｒのクロックフィードスルーによる高ゲイン側の共用高ゲイン用サンプリング回路（２５２）に供給される。
【0119】
次いで、セトリング期間終了までにおいて、高ゲインの読み出しリセット電圧ＶＲＳＴ２を高ゲイン用サンプリング回路２５２によりサンプリングする。
【0120】
次に、リセット電圧の読み出し期間が終了し、蓄積電荷の転送期間となる。
転送期間においては、図４（Ｂ）に示すように、転送トランジスタＴＧ－Ｔｒが、制御線に印加される制御信号ＴＧがＨレベルの期間に選択されて導通状態となり、フォトダイオードＰＤ１１で光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤ１１に転送される。
転送期間においては、図４（Ｂ）に示すように、転送トランジスタＴＧ－Ｔｒが、制御線に印加される制御信号ＴＧがＨレベルの期間に選択されて導通状態となり、フォトダイオードＰＤ１１で光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤ１１に転送される。
【0121】
この場合、増幅回路（エラーアンプ）２４０の出力が接続される第２の画素内信号線ＬＳＧＮ１２に出力される高ゲインの読み出し信号電圧Ｎ２（ＶＳＩＧ）は電圧が上がる。
これに対して、フローティングディフュージョンＦＤ１１のノード電圧と第１の画素内信号線ＬＳＧＮ１１に出力される画素の低ゲインのＳＦアンプ出力は電圧が下がる。
この場合、飽和するまで増幅回路（エラーアンプ）２４０の出力側が上がり続け、飽和しだすと画素のＳＦアンプ出力電圧が下がり始める。
この場合、ゲインが高いため、増幅回路（エラーアンプ）２４０の出力側の変化量は画素のＳＦアンプ出力電圧の変化量より大きい。
これに対して、フローティングディフュージョンＦＤ１１のノード電圧と第１の画素内信号線ＬＳＧＮ１１に出力される画素の低ゲインのＳＦアンプ出力は電圧が下がる。
この場合、飽和するまで増幅回路（エラーアンプ）２４０の出力側が上がり続け、飽和しだすと画素のＳＦアンプ出力電圧が下がり始める。
この場合、ゲインが高いため、増幅回路（エラーアンプ）２４０の出力側の変化量は画素のＳＦアンプ出力電圧の変化量より大きい。
【0122】
そして、図４（Ｇ）に示すように、共用の高ゲイン用サンプリング回路２５２の信号用サンプリングスイッチＳＨＳ３１－Ｓｗをオンオフ制御する制御信号ＳＨＳ３１がＨレベルに設定されて信号用サンプリングスイッチＳＨＳ３１－Ｓｗがオン状態となる。
【0123】
この転送期間が経過した後（転送トランジスタＴＧ－Ｔｒが非導通状態）、フォトダイオードＰＤ１１が光電変換して蓄積した電荷に応じた信号電圧ＶＳＩＧを読み出す信号電圧期間となる。
換言すれば、この期間は信号電荷転送後のセットリング期間である。
換言すれば、この期間は信号電荷転送後のセットリング期間である。
【0124】
この期間において、第２の垂直信号線ＬＳＧＮ１２には、高ゲインの読み出し信号電圧Ｎ２（ＶＳＩＧ２）が出力され、この読み出し信号電圧ＶＳＩＧ２は高ゲイン用サンプリング回路２５２に供給される。
【0125】
次いで、高ゲインの読み出し信号電圧ＶＳＩＧ２を高ゲイン用サンプリング回路２５２によりサンプリングする。
そして、たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、高ゲインの信号電圧ＶＳＩＧ２とリセット電圧ＶＲＳＴ２の差分演算（ＶＲＳＴ２－ＶＳＩＧ２）をとることで信号成分を取り出す。
そして、たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、高ゲインの信号電圧ＶＳＩＧ２とリセット電圧ＶＲＳＴ２の差分演算（ＶＲＳＴ２－ＶＳＩＧ２）をとることで信号成分を取り出す。
【0126】
このとき、図４（Ｉ）に示すように、保持した信号を読み出すため、画素アレイの中のある一行を選択するために、その選択された行の各選択スイッチＳＥＬ２１－Ｓｗ，ＳＥＬ２２－Ｓｗの制御信号ＲＳ２１，ＲＳ２２がＨレベルに設定されて、その選択スイッチＳＥＬ２１－ＳｗおよびＳＥＬ２２－Ｓｗが導通状態となる。
そして、第１の信号保持キャパシタＣＳ２１に保持された読み出し信号ＶＳＩＧの読み出し、並びに、第２の信号保持キャパシタＣＲ２１に保持された読み出しリセット信号ＶＲＳＴの読み出しが並行して行われる。
そして、第１の信号保持キャパシタＣＳ２１に保持された読み出し信号ＶＳＩＧの読み出し、並びに、第２の信号保持キャパシタＣＲ２１に保持された読み出しリセット信号ＶＲＳＴの読み出しが並行して行われる。
【0127】
このとき、各信号保持部２５０においては、保持ノードＮＤ２２に接続された出力用第１のソースフォロワトランジスタＳＦ２１－Ｔｒにより、保持ノードＮＤ２２に接続された第１の信号保持キャパシタＣＳ２１の保持電圧に応じて、列出力の読み出し信号ＶＳＩＧとして第１の垂直信号線ＬＳＧＮ２１に出力され、差動の信号として読み出し回路４０に供給される。
これと並行して、各信号保持部２５０においては、保持ノードＮＤ２３に接続された出力用第２のソースフォロワトランジスタＳＦ２２－Ｔｒにより、保持ノードＮＤ２３に接続された第２の信号保持キャパシタＣＲ２１の保持電圧に応じて、列出力の読み出しリセット信号ＶＲＳＴとして第２の垂直信号線ＬＳＧＮ２２に出力され、差動の信号として読み出し回路４０に供給される。
これと並行して、各信号保持部２５０においては、保持ノードＮＤ２３に接続された出力用第２のソースフォロワトランジスタＳＦ２２－Ｔｒにより、保持ノードＮＤ２３に接続された第２の信号保持キャパシタＣＲ２１の保持電圧に応じて、列出力の読み出しリセット信号ＶＲＳＴとして第２の垂直信号線ＬＳＧＮ２２に出力され、差動の信号として読み出し回路４０に供給される。
【0128】
次に、信号保持部２５０において、図４（Ｊ）に示すように、制御信号ＳＣＢ２１がＨレベルに切り替えられて平均化用スイッチＡＶ２１－Ｓｗが導通状態となる。
これにより、選択行のリセットレベルと信号レベルの平均化が行われる。
そして、制御信号ＳＣＢ２１がＬレベルに切り替えられた後の所定のタイミングにおいて、第１の信号保持キャパシタＣＳ２１に保持された読み出し信号ＶＳＩＧ、並びに、第２の信号保持キャパシタＣＲ２１に保持された読み出しリセット信号ＶＲＳＴを平均化して信号の読み出しが並行して行われる。
これにより、選択行のリセットレベルと信号レベルの平均化が行われる。
そして、制御信号ＳＣＢ２１がＬレベルに切り替えられた後の所定のタイミングにおいて、第１の信号保持キャパシタＣＳ２１に保持された読み出し信号ＶＳＩＧ、並びに、第２の信号保持キャパシタＣＲ２１に保持された読み出しリセット信号ＶＲＳＴを平均化して信号の読み出しが並行して行われる。
【0129】
このとき、各信号保持部２５０においては、保持ノードＮＤ２２に接続された出力用第１のソースフォロワトランジスタＳＦ２１－Ｔｒにより、保持ノードＮＤ２２における平均化電圧に応じて、列出力の平均化信号として第１の垂直信号線ＬＳＧＮ２１に出力され、カラム読み出し回路４０に供給される。
これと並行して、各信号保持部２５０においては、保持ノードＮＤ２３に接続された出力用第２のソースフォロワトランジスタＳＦ２２－Ｔｒにより、保持ノードＮＤ２３における平均化電圧に応じて、列出力の平均化信号として第２の垂直信号線ＬＳＧＮ２２に出力され、カラム読み出し回路４０に供給される。
これと並行して、各信号保持部２５０においては、保持ノードＮＤ２３に接続された出力用第２のソースフォロワトランジスタＳＦ２２－Ｔｒにより、保持ノードＮＤ２３における平均化電圧に応じて、列出力の平均化信号として第２の垂直信号線ＬＳＧＮ２２に出力され、カラム読み出し回路４０に供給される。
【0130】
（低ゲイン読み出しモード時ＭＬＧの読み出し回路構成）
アクティブ化制御回路２４３１は、低ゲイン読み出しモードＭＬＧ時には、図６（Ｃ）および図７に示すように、制御信号ＸＳＦがハイレベル（ＶＡＡ）で供給され、スイッチングトランジスタＳＷ－Ｔｒが導通状態に切り替えられる。
これに伴い、アクティブ化制御回路２４３１は、第１の負荷トランジスタのゲート、すなわちＰＭＯＳトランジスタＰＴ２１のゲートを第１の負荷トランジスタが導通状態を保持可能な所定電位（本例では基準電位ＶＳＳ）に接続するとともに、第１の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２１のゲートおよびドレインもこの所定電位ＶＳＳに接続して第１の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２１を非アクティブ化させる。
アクティブ化制御回路２４３１は、低ゲイン読み出しモードＭＬＧ時には、図６（Ｃ）および図７に示すように、制御信号ＸＳＦがハイレベル（ＶＡＡ）で供給され、スイッチングトランジスタＳＷ－Ｔｒが導通状態に切り替えられる。
これに伴い、アクティブ化制御回路２４３１は、第１の負荷トランジスタのゲート、すなわちＰＭＯＳトランジスタＰＴ２１のゲートを第１の負荷トランジスタが導通状態を保持可能な所定電位（本例では基準電位ＶＳＳ）に接続するとともに、第１の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２１のゲートおよびドレインもこの所定電位ＶＳＳに接続して第１の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２１を非アクティブ化させる。
【0131】
アクティブ化制御回路２４３１は、この低ゲイン読み出しモードＭＬＧ時には、第２の負荷回路２４２２の第２の負荷トランジスタであるＰＭＯＳトランジスタＰＴ２３のゲートも基準電位ＶＳＳに接続され、ＰＭＯＳトランジスタＰＴ２３は導通状態に保持される。
これにより、アクティブ化制御回路２４３１は、この低ゲイン読み出しモードＭＬＧ時には、第２の負荷回路２４２２とソースフォロワトランジスタＳＦ－Ｔｒによる低ゲイン読み出し回路２４４が形成される。
そして、形成した低ゲイン読み出し回路２４４において、ソースフォロワトランジスタＳＳＦ－Ｔｒによるソースフォロワ増幅動作により低ゲインで増幅された読み出した電圧信号が第１の画素内信号線ＬＳＧＮ１１に出力される。
これにより、アクティブ化制御回路２４３１は、この低ゲイン読み出しモードＭＬＧ時には、第２の負荷回路２４２２とソースフォロワトランジスタＳＦ－Ｔｒによる低ゲイン読み出し回路２４４が形成される。
そして、形成した低ゲイン読み出し回路２４４において、ソースフォロワトランジスタＳＳＦ－Ｔｒによるソースフォロワ増幅動作により低ゲインで増幅された読み出した電圧信号が第１の画素内信号線ＬＳＧＮ１１に出力される。
【0132】
また、低ゲイン読み出しモードＭＬＧ時の大部分の期間においては、図６（Ｄ）に示すように、蓄積トランジスタＣＧ－Ｔｒの制御信号ＣＧがハイレベルに設定され、蓄積トランジスタＣＧ－Ｔｒが導通状態に保持される。これにより、低ゲイン読み出しモードＭＬＧの期間中、フローティングディフュージョンＦＤ１１と蓄積キャパシタＣＳ１１が接続状態に保持され、ソースフォロワトランジスタＳＦ－Ｔｒのゲインが低ゲイン状態に保持される。
【0133】
リセット期間においては、たとえば、第１のサンプリングスイッチＳＨＳ２１－Ｓｗの制御信号ＳＨＳ２１、第２のサンプリングスイッチＳＨＲ２１－Ｓｗの制御信号ＳＨＲ２１、平均化用スイッチＡＶ２１－Ｓｗの制御信号ＳＣＢ２１、選択スイッチＳＥＬ２１－Ｓｗ，ＳＥＬ２２－Ｓｗを制御する制御信号ＲＳ１，ＲＳ２はＬレベルに設定され、第１のサンプリングスイッチＳＨＳ２１－Ｓｗ、第２のサンプリングスイッチＳＨＲ２１－Ｓｗ、平均化用スイッチＡＶ２１－Ｓｗ、選択スイッチＳＥＬ２１－Ｓｗ，ＳＥＬ２２－Ｓｗが非導通状態に制御される。
【0134】
このような状態で、リセット期間において、図６（Ａ）に示すように、制御信号ＲＳＴがＨレベルの期間に選択されて、リセットトランジスタＲＳＴ－Ｔｒが導通状態となり、フローティングディフュージョンＦＤ１１が電源電位ＶＤＤの電位にリセットされる。
そして、リセット期間の終了のため、リセットトランジスタＲＳＴ－Ｔｒの制御信号ＲＳＴはＬレベルに切り替えられ、リセットトランジスタＲＳＴ－Ｔｒは非導通状態となる。
そして、リセット期間の終了のため、リセットトランジスタＲＳＴ－Ｔｒの制御信号ＲＳＴはＬレベルに切り替えられ、リセットトランジスタＲＳＴ－Ｔｒは非導通状態となる。
【0135】
また、リセットトランジスタＲＳＴ－Ｔｒの制御信号ＲＳＴがＬレベルに切り替えられる制御と同時並列的に、信号保持部２５０では、第１のサンプリングスイッチＳＨＳ２１－Ｓｗ、第２のサンプリングスイッチＳＨＲ２１－Ｓｗの制御信号ＳＨＳ２１、ＳＨＲ２１がＬレベルに保持されている。そして、リセット期間が終了後、画素アレイのすべての信号保持部２５０では、次の制御が行われる。
すなわち、信号保持部２５０において、図６（Ｆ）に示すように、所定期間に制御信号ＳＨＲ２１がＨレベルに切り替えられて第２のサンプリングスイッチＳＨＲ２１－Ｓｗが導通状態となるように制御される。
すなわち、信号保持部２５０において、図６（Ｆ）に示すように、所定期間に制御信号ＳＨＲ２１がＨレベルに切り替えられて第２のサンプリングスイッチＳＨＲ２１－Ｓｗが導通状態となるように制御される。
【0136】
これにより、所定のタイミングで、光電変換読み出し部２３０において、出力ノードとしてのフローティングディフュージョンＦＤ１１の電荷がソースフォロワトランジスタＳＦ－Ｔｒにより電荷量に応じた電圧信号ＶＲＳＴに変換され、変換された電圧信号ＶＲＳＴが信号保持部２５０の入力部２５１１に供給され、第２のサンプリングスイッチＳＨＲ２１－Ｓｗを通して第２の信号保持キャパシタＣＲ２１に保持される。
【0137】
第２の信号保持キャパシタＣＲ２１に読み出し信号ＶＲＳＴを保持した後、制御信号ＳＨＲ２１がＬレベルに切り替えられて、第２のサンプリングスイッチＳＨＲ２１－Ｓｗが非導通状態となる。
【0138】
ここで、所定時刻を含む所定期間が転送期間となる。
転送期間には、各光電変換読み出し部２３０において、図６（Ｂ）に示すように、転送トランジスタＴＧ－Ｔｒが、制御信号ＴＧがＨレベルの期間に選択されて導通状態となり、フォトダイオードＰＤ１１で光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤ１１に転送される。
転送期間が終了すると、転送トランジスタＴＧ－Ｔｒの制御信号ＴＧがＬレベルに切り替えられ、転送トランジスタＴＧ－Ｔｒが非導通状態となる。
転送期間には、各光電変換読み出し部２３０において、図６（Ｂ）に示すように、転送トランジスタＴＧ－Ｔｒが、制御信号ＴＧがＨレベルの期間に選択されて導通状態となり、フォトダイオードＰＤ１１で光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤ１１に転送される。
転送期間が終了すると、転送トランジスタＴＧ－Ｔｒの制御信号ＴＧがＬレベルに切り替えられ、転送トランジスタＴＧ－Ｔｒが非導通状態となる。
【0139】
次に、すべての信号保持部２５０では、次の制御が行われる。
信号保持部２５０において、図６（Ｈ）に示すように、所定期間に制御信号ＳＨＳ２１がＨレベルに切り替えられて第１のサンプリングスイッチＳＨＳ２１－Ｓｗが導通状態となるように制御される。
信号保持部２５０において、図６（Ｈ）に示すように、所定期間に制御信号ＳＨＳ２１がＨレベルに切り替えられて第１のサンプリングスイッチＳＨＳ２１－Ｓｗが導通状態となるように制御される。
【0140】
これにより、光電変換読み出し部２３０において、出力ノードとしてのフローティングディフュージョンＦＤ１１の電荷がソースフォロワトランジスタＳＦ－Ｔｒにより電荷量に応じた電圧信号ＶＳＩＧに変換され、変換された電圧信号ＶＳＩＧが第１の画素内信号線ＬＳＧＮ１１を介して信号保持部２５０に供給される。
電圧信号ＶＳＩＧは、信号保持部２５０の入力部２５１に供給され、第１のサンプリングスイッチＳＨＳ２１－Ｓｗを通して第１の信号保持キャパシタＣＳ２１に保持される。
電圧信号ＶＳＩＧは、信号保持部２５０の入力部２５１に供給され、第１のサンプリングスイッチＳＨＳ２１－Ｓｗを通して第１の信号保持キャパシタＣＳ２１に保持される。
【0141】
第１の信号保持キャパシタＣＳ２１に読み出し信号ＶＳＩＧを保持した後、制御信号ＳＨＳ２１がＬレベルに切り替えられて、第１のサンプリングスイッチＳＨＳ２１－Ｓｗが非導通状態となる。
【0142】
このとき、保持した信号を読み出すため、画素アレイの中のある一行を選択するために、図６（Ｉ）に示すように、その選択された行の各選択スイッチＳＥＬ２１－Ｓｗ，ＳＥＬ２２－Ｓｗの制御信号ＲＳ２１，ＲＳ２２がＨレベルに設定されて、その選択スイッチＳＥＬ２１－ＳｗおよびＳＥＬ２２－Ｓｗが導通状態となる。
そして、第１の信号保持キャパシタＣＳ２１に保持された読み出し信号ＶＳＩＧの読み出し、並びに、第２の信号保持キャパシタＣＲ２１に保持された読み出しリセット信号ＶＲＳＴの読み出しが並行して行われる。
そして、第１の信号保持キャパシタＣＳ２１に保持された読み出し信号ＶＳＩＧの読み出し、並びに、第２の信号保持キャパシタＣＲ２１に保持された読み出しリセット信号ＶＲＳＴの読み出しが並行して行われる。
【0143】
このとき、各信号保持部２５０においては、保持ノードＮＤ２２に接続された出力用第１のソースフォロワトランジスタＳＦ２１－Ｔｒにより、保持ノードＮＤ２２に接続された第１の信号保持キャパシタＣＳ２１の保持電圧に応じて、列出力の読み出し信号ＶＳＩＧとして第１の垂直信号線ＬＳＧＮ２１に出力され、差動の信号として読み出し回路４０に供給される。
これと並行して、各信号保持部２５０においては、保持ノードＮＤ２３に接続された出力用第２のソースフォロワトランジスタＳＦ２２－Ｔｒにより、保持ノードＮＤ２３に接続された第２の信号保持キャパシタＣＲ２１の保持電圧に応じて、列出力の読み出しリセット信号ＶＲＳＴとして第２の垂直信号線ＬＳＧＮ２２に出力され、差動の信号として読み出し回路４０に供給される。
これと並行して、各信号保持部２５０においては、保持ノードＮＤ２３に接続された出力用第２のソースフォロワトランジスタＳＦ２２－Ｔｒにより、保持ノードＮＤ２３に接続された第２の信号保持キャパシタＣＲ２１の保持電圧に応じて、列出力の読み出しリセット信号ＶＲＳＴとして第２の垂直信号線ＬＳＧＮ２２に出力され、差動の信号として読み出し回路４０に供給される。
【0144】
次に、信号保持部２５０において、図６（Ｊ）に示すように、所定期間に制御信号ＳＣＢ２１がＨレベルに切り替えられて平均化用スイッチＡＶ２１－Ｓｗが導通状態となる。
これにより、選択行のリセットレベルと信号レベルの平均化が行われる。
そして、制御信号ＳＣＢ２１がＬレベルに切り替えられた後、第１の信号保持キャパシタＣＳ２１に保持された読み出し信号ＶＳＩＧ、並びに、第２の信号保持キャパシタＣＲ２１に保持された読み出しリセット信号ＶＲＳＴを平均化して信号の読み出しが並行して行われる。
これにより、選択行のリセットレベルと信号レベルの平均化が行われる。
そして、制御信号ＳＣＢ２１がＬレベルに切り替えられた後、第１の信号保持キャパシタＣＳ２１に保持された読み出し信号ＶＳＩＧ、並びに、第２の信号保持キャパシタＣＲ２１に保持された読み出しリセット信号ＶＲＳＴを平均化して信号の読み出しが並行して行われる。
【0145】
このとき、各信号保持部２５０においては、保持ノードＮＤ２２に接続された出力用第１のソースフォロワトランジスタＳＦ２１－Ｔｒにより、保持ノードＮＤ２２における平均化電圧に応じて、列出力の平均化信号として第１の垂直信号線ＬＳＧＮ２１に出力され、カラム読み出し回路４０に供給される。
これと並行して、各信号保持部２５０においては、保持ノードＮＤ２３に接続された出力用第２のソースフォロワトランジスタＳＦ２２－Ｔｒにより、保持ノードＮＤ２３における平均化電圧に応じて、列出力の平均化信号として第２の垂直信号線ＬＳＧＮ２２に出力され、カラム読み出し回路４０に供給される。
これと並行して、各信号保持部２５０においては、保持ノードＮＤ２３に接続された出力用第２のソースフォロワトランジスタＳＦ２２－Ｔｒにより、保持ノードＮＤ２３における平均化電圧に応じて、列出力の平均化信号として第２の垂直信号線ＬＳＧＮ２２に出力され、カラム読み出し回路４０に供給される。
【0146】
以上説明したように、本第１の実施形態によれば、固体撮像装置１０は、ＶＭＧＳ画素２００を含んで構成されている。
各ＶＭＧＳ画素２００は、光電変換した電荷を蓄積し、蓄積した電荷を電荷量に応じた電圧信号として読み出す光電変換読み出し部２３０と、光電変換読み出し部２３０から読み出される読み出し電圧信号を増幅可能な増幅回路２４０と、増幅回路２４０により増幅された読み出し電圧信号を保持可能で、保持した電圧信号を出力可能なサンプルホールド用信号保持キャパシタを含む信号保持部２５０と、低ゲインの読み出し電圧信号が出力される第１の画素内信号線ＬＳＧＮ１１と、増幅回路２４０の出力側が接続され、高ゲインの読み出し電圧信号が出力される第２の画素内信号線ＬＳＧＮ１２と、を含んで構成されている。
光電変換読み出し部２３０は、蓄積期間に光電変換により生成した電荷を蓄積するフォトダイオードＰＤ１１と、フォトダイオードＰＤ１１に蓄積された電荷を転送期間に転送可能な転送素子としての転送トランジスタＴＧ－Ｔｒ、転送トランジスタを通じてＰＤ１１で蓄積された電荷が転送される出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１１と、出力ノードの電荷を電荷量に応じた電圧信号に変換するソースフォロワトランジスタＳＦ－Ｔｒと、リセット期間にフローティングディフュージョンを第２の画素内信号線ＬＳＧＮ１２の電位または所定の電位にリセットするリセット素子としてのリセットトランジスタＲＳＴ－Ｔｒと、一方の電極がフローティングディフュージョンＦＤに接続され、他方の電極が第２の画素内信号線ＬＳＧＮ１２に接続される帰還キャパシタＣＦ１１と、を含み、第１の画素内信号線ＬＳＧＮ１１は、ソースフォロワトランジスタＳＦ－Ｔｒによる電圧信号の出力ラインに接続され、かつ、増幅回路２４０の入力側に接続されている。
そして、増幅回路２４０は、差動トランジスタ対２４１の第２の差動トランジスタとソースフォロワトランジスタＳＦ－Ｔｒが共用されている。
各ＶＭＧＳ画素２００は、光電変換した電荷を蓄積し、蓄積した電荷を電荷量に応じた電圧信号として読み出す光電変換読み出し部２３０と、光電変換読み出し部２３０から読み出される読み出し電圧信号を増幅可能な増幅回路２４０と、増幅回路２４０により増幅された読み出し電圧信号を保持可能で、保持した電圧信号を出力可能なサンプルホールド用信号保持キャパシタを含む信号保持部２５０と、低ゲインの読み出し電圧信号が出力される第１の画素内信号線ＬＳＧＮ１１と、増幅回路２４０の出力側が接続され、高ゲインの読み出し電圧信号が出力される第２の画素内信号線ＬＳＧＮ１２と、を含んで構成されている。
光電変換読み出し部２３０は、蓄積期間に光電変換により生成した電荷を蓄積するフォトダイオードＰＤ１１と、フォトダイオードＰＤ１１に蓄積された電荷を転送期間に転送可能な転送素子としての転送トランジスタＴＧ－Ｔｒ、転送トランジスタを通じてＰＤ１１で蓄積された電荷が転送される出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１１と、出力ノードの電荷を電荷量に応じた電圧信号に変換するソースフォロワトランジスタＳＦ－Ｔｒと、リセット期間にフローティングディフュージョンを第２の画素内信号線ＬＳＧＮ１２の電位または所定の電位にリセットするリセット素子としてのリセットトランジスタＲＳＴ－Ｔｒと、一方の電極がフローティングディフュージョンＦＤに接続され、他方の電極が第２の画素内信号線ＬＳＧＮ１２に接続される帰還キャパシタＣＦ１１と、を含み、第１の画素内信号線ＬＳＧＮ１１は、ソースフォロワトランジスタＳＦ－Ｔｒによる電圧信号の出力ラインに接続され、かつ、増幅回路２４０の入力側に接続されている。
そして、増幅回路２４０は、差動トランジスタ対２４１の第２の差動トランジスタとソースフォロワトランジスタＳＦ－Ｔｒが共用されている。
【0147】
本第１の実施形態において、低ゲイン読み出しモードＭＬＧ時には、読み出し回路形成部２４３が、第１の負荷回路２４２１を非アクティブ化して、第２の負荷回路２４２２とソースフォロワトランジスタＳＦ－Ｔｒによる低ゲイン読み出し回路２４４を形成する。
そして、形成した低ゲイン読み出し回路２４３において、ソースフォロワトランジスタＳＦ－Ｔｒによるソースフォロワ増幅動作により低ゲインで増幅された読み出した電圧信号を第１の画素内信号線ＬＳＧＮ１１に出力する。
また、高ゲイン読み出しモードＭＨＧ時には、読み出し回路形成部２４３が、第１の負荷回路２４２１をアクティブ化して、増幅回路２４０の差動トランジスタ対２４１と帰還キャパシタＣＦ１１を含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路による高ゲイン読み出し回路２４５を形成する。
そして、高ゲイン読み出し回路２４５において、増幅回路２４０の差動トランジスタ対２４１と帰還キャパシタＣＦ１１を含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタＣＦ１１に転送させて、高ゲインで増幅された電圧信号を第２の画素内信号線ＬＳＧＮ１２に出力する。
そして、形成した低ゲイン読み出し回路２４３において、ソースフォロワトランジスタＳＦ－Ｔｒによるソースフォロワ増幅動作により低ゲインで増幅された読み出した電圧信号を第１の画素内信号線ＬＳＧＮ１１に出力する。
また、高ゲイン読み出しモードＭＨＧ時には、読み出し回路形成部２４３が、第１の負荷回路２４２１をアクティブ化して、増幅回路２４０の差動トランジスタ対２４１と帰還キャパシタＣＦ１１を含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路による高ゲイン読み出し回路２４５を形成する。
そして、高ゲイン読み出し回路２４５において、増幅回路２４０の差動トランジスタ対２４１と帰還キャパシタＣＦ１１を含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタＣＦ１１に転送させて、高ゲインで増幅された電圧信号を第２の画素内信号線ＬＳＧＮ１２に出力する。
【0148】
したがって、本第１の実施形態の固体撮像装置１０によれば、電圧サンプルホールド用信号保持キャパシタの容量値を増加させることなく、電圧サンプルホールドノードにおけるノイズを低減することが可能で、ひいては高ゲインモードでは輝度の高い光信号に対して低いゲインを維持しながら高い画素ゲインを得ることが可能で、低ゲインモードでは低変換ゲインの読み出しが可能であり、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能となる。
【0149】
また、高ゲインモードでは、６００－８００ｕＶ／ｅを超える変換ゲインが期待されるため、ノイズを大幅に削減することが可能となる。また、低ゲインモードでは、変換ゲインが１００ｕＶ／ｅ以下であるため、所望の飽和状態を得ることが可能となる。
また、蓄積キャパシタを追加すると、より高い光信号のＬＦＷを増大させることが可能となる。
さらにまた、増幅回路２４０の差動トランジスタ対と帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路においては、画素アンプトランジスタであるソースフォロワトランジスタＳＦ－Ｔｒを差動アンプの負の入力ノードとして利用するため、消費電力を非常に低く抑えることができる。なお、共有によって増加する寄生容量は変換ゲインに影響しない。
また、本実施形態の増幅回路２４０は、信号電荷の損失なしに動作モードを高ゲインモード（ＣＴＩＡ）モードから低ゲインモード（ＳＦモード）に変更することが可能である。
また、蓄積キャパシタを追加すると、より高い光信号のＬＦＷを増大させることが可能となる。
さらにまた、増幅回路２４０の差動トランジスタ対と帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路においては、画素アンプトランジスタであるソースフォロワトランジスタＳＦ－Ｔｒを差動アンプの負の入力ノードとして利用するため、消費電力を非常に低く抑えることができる。なお、共有によって増加する寄生容量は変換ゲインに影響しない。
また、本実施形態の増幅回路２４０は、信号電荷の損失なしに動作モードを高ゲインモード（ＣＴＩＡ）モードから低ゲインモード（ＳＦモード）に変更することが可能である。
【0150】
（第２の実施形態）
図８は、本発明の第２の実施形態に係る画素の構成例を示す図である。
図９は（Ａ）～（Ｉ）は、本発明の第２の実施形態に係る固体撮像装置の主として電荷注入保証機能を有する画素部における読み出し動作を説明するためのタイミングチャートである。
図８は、本発明の第２の実施形態に係る画素の構成例を示す図である。
図９は（Ａ）～（Ｉ）は、本発明の第２の実施形態に係る固体撮像装置の主として電荷注入保証機能を有する画素部における読み出し動作を説明するためのタイミングチャートである。
【0151】
図９（Ａ）は、画素２００Ｂの光電変換読み出し部２３０のリセットトランジスタＲＳＴ－Ｔｒの制御信号ＲＳＴを示している。図９（Ｂ）は画素２００Ｂの光電変換読み出し部２３０の転送トランジスタＴＧ－Ｔｒの制御信号ＴＧを示している。
図９（Ｃ）は画素２００Ｂの読み出し回路形成部２４３を形成するスイッチングトランジスタＳＷ－Ｔｒの制御信号ＸＳＦを示している。図９（Ｄ）は画素２００Ｂの光電変換読み出し部２３０の蓄積トランジスタＣＧ－Ｔｒの制御信号ＣＧを示している。
図９（Ｅ）は信号保持部２５０の高ゲイン用サンプリング回路２５２の第４のサンプリングスイッチＳＨＲ３１－Ｓｗの制御信号ＳＨＲ３１を示している。図９（Ｆ）は信号保持部２５０の低ゲイン用サンプリング回路２５１の第２のサンプリングスイッチＳＨＲ２１－Ｓｗの制御信号ＳＨＲ２１を示している。
図９（Ｇ）は信号保持部２５０の高ゲイン用サンプリング回路２５２の第３のサンプリングスイッチＳＨＳ３１－Ｓｗの制御信号ＳＨＳ３１を示している。図９（Ｈ）は信号保持部２５０の低ゲイン用サンプリング回路２５１の第１のサンプリングスイッチＳＨＳ２１－Ｓｗの制御信号ＳＨＳ２１を示している。
図９（Ｉ）は画素２００ＢのフローティングディフュージョンＦＤ１１への電荷注入を制御する電荷注入制御信号ＩＮＪを示している。
図９（Ｊ）は画素２００の信号保持部２５０の選択スイッチＳＥＬ２１－Ｓｗ、ＳＥＬ２２－Ｓｗの制御信号ＲＳ２１，ＲＳ２２を示している。図９（Ｋ）は画素２００Ｂの信号保持部２５０の平均化用スイッチＡＶ２１－Ｓｗの制御信号ＳＣＢ２１を示している。
図９（Ｃ）は画素２００Ｂの読み出し回路形成部２４３を形成するスイッチングトランジスタＳＷ－Ｔｒの制御信号ＸＳＦを示している。図９（Ｄ）は画素２００Ｂの光電変換読み出し部２３０の蓄積トランジスタＣＧ－Ｔｒの制御信号ＣＧを示している。
図９（Ｅ）は信号保持部２５０の高ゲイン用サンプリング回路２５２の第４のサンプリングスイッチＳＨＲ３１－Ｓｗの制御信号ＳＨＲ３１を示している。図９（Ｆ）は信号保持部２５０の低ゲイン用サンプリング回路２５１の第２のサンプリングスイッチＳＨＲ２１－Ｓｗの制御信号ＳＨＲ２１を示している。
図９（Ｇ）は信号保持部２５０の高ゲイン用サンプリング回路２５２の第３のサンプリングスイッチＳＨＳ３１－Ｓｗの制御信号ＳＨＳ３１を示している。図９（Ｈ）は信号保持部２５０の低ゲイン用サンプリング回路２５１の第１のサンプリングスイッチＳＨＳ２１－Ｓｗの制御信号ＳＨＳ２１を示している。
図９（Ｉ）は画素２００ＢのフローティングディフュージョンＦＤ１１への電荷注入を制御する電荷注入制御信号ＩＮＪを示している。
図９（Ｊ）は画素２００の信号保持部２５０の選択スイッチＳＥＬ２１－Ｓｗ、ＳＥＬ２２－Ｓｗの制御信号ＲＳ２１，ＲＳ２２を示している。図９（Ｋ）は画素２００Ｂの信号保持部２５０の平均化用スイッチＡＶ２１－Ｓｗの制御信号ＳＣＢ２１を示している。
【0152】
本第２の実施形態の画素２００Ｂが、第１の実施形態の画素２００と異なる点は、次の通りである。
本第２の実施形態の画素２００Ｂは、リセット動作後のリセットトランジスタＲＳＴ－Ｔｒからの注入電荷を補償するために、フローティングディフュージョンＦＤ１１とリセットトランジスタＲＳＴ－Ｔｒとの接続ノード（ＣＦノード）ＮＤＣに電荷補償用キャパシタＣｉｎｊが接続されている。
電荷補償用キャパシタＣｉｎｊは、一方の電極が接続ノードＮＤＣに接続され、他方の電極が電荷注入制御信号ＩＮＪの供給ラインに接続されている。
本第２の実施形態の画素２００Ｂは、リセット動作後のリセットトランジスタＲＳＴ－Ｔｒからの注入電荷を補償するために、フローティングディフュージョンＦＤ１１とリセットトランジスタＲＳＴ－Ｔｒとの接続ノード（ＣＦノード）ＮＤＣに電荷補償用キャパシタＣｉｎｊが接続されている。
電荷補償用キャパシタＣｉｎｊは、一方の電極が接続ノードＮＤＣに接続され、他方の電極が電荷注入制御信号ＩＮＪの供給ラインに接続されている。
【0153】
本第２の実施形態においては、リセット期間終了後に、電荷注入制御信号（パルス）ＩＮＪをキャパシタＣｉｎｊに印加して、フローティングディフュージョンＦＤ１１に、オフセット補正のための電荷を注入する。
本例では、フローティングディフュージョンＦＤ１１に容量の小さいキャパシタＣｉｎｊを接続し、リセットトランジスタＲＳＴ－Ｔｒが非導通状態（オフ）になった後の負のパルスを適用している。
本例では、フローティングディフュージョンＦＤ１１に容量の小さいキャパシタＣｉｎｊを接続し、リセットトランジスタＲＳＴ－Ｔｒが非導通状態（オフ）になった後の負のパルスを適用している。
【0154】
本実施形態に係る画素においては、変換ゲインが非常に高いため、増幅回路（アンプ回路）２４０はリセットトランジスタＲＳＴ－Ｔｒからの電荷注入の影響を受ける。最悪のケースでは、アンプの出力がフィードスルー電荷によって飽和する可能性がある。
そこで、本第２の実施形態においては、リセット操作終了後、ＩＮＪパルスを印加することにより、ＣＦノード（接続ノード）ＮＤＣに補償電荷が注入される。
さらに、ＩＮＪノードにより高い電圧を印加することにより、低ゲイン読み出しのためのソースフォローモードでの回路ダイナミックレンジを最適化（最大化）することが可能となる。
電荷注入パルスＩＮＪは、高ゲイン読み出しモードＭＨＧ時は第１の電圧Ｖ１１で印加され、低ゲイン読み出しモードＭＬＧ時は第１の電圧Ｖ１１より高い第２の電圧Ｖ１２（＞Ｖ１１）で印加される。
このように、本実施形態に係る画素構成の場合、変換ゲインが大きいため、増幅回路（アンプ）の範囲を維持するには、本第２の実施形態のように、リセット（ＲＳＴ）電荷フィードスルーの補償が有益である。
そこで、本第２の実施形態においては、リセット操作終了後、ＩＮＪパルスを印加することにより、ＣＦノード（接続ノード）ＮＤＣに補償電荷が注入される。
さらに、ＩＮＪノードにより高い電圧を印加することにより、低ゲイン読み出しのためのソースフォローモードでの回路ダイナミックレンジを最適化（最大化）することが可能となる。
電荷注入パルスＩＮＪは、高ゲイン読み出しモードＭＨＧ時は第１の電圧Ｖ１１で印加され、低ゲイン読み出しモードＭＬＧ時は第１の電圧Ｖ１１より高い第２の電圧Ｖ１２（＞Ｖ１１）で印加される。
このように、本実施形態に係る画素構成の場合、変換ゲインが大きいため、増幅回路（アンプ）の範囲を維持するには、本第２の実施形態のように、リセット（ＲＳＴ）電荷フィードスルーの補償が有益である。
【0155】
（第３の実施形態）
図１０は、本発明の第３の実施形態に係る画素の構成例を示す図である。
図１０は、本発明の第３の実施形態に係る画素の構成例を示す図である。
【0156】
本第３の実施形態の画素２００Ｃが、第１の実施形態の画素２００と異なる点は、次の通りである。
本第３の実施形態の画素２００Ｃにおいては、増幅回路２４０の差動トランジスタ対２４１の第１の差動トランジスタ２４１－１が、第２のブロック２２０Ｃ側ではなく、光電変換読み出し部２３０と同様の第１のブロック２１０Ｃ側に形成されている。
本第３の実施形態の画素２００Ｃにおいては、増幅回路２４０の差動トランジスタ対２４１の第１の差動トランジスタ２４１－１が、第２のブロック２２０Ｃ側ではなく、光電変換読み出し部２３０と同様の第１のブロック２１０Ｃ側に形成されている。
【0157】
この構成では、第２のブロック２２０Ｃに配置された増幅回路２４０の第１の負荷回路２４２１における第１の差動トランジスタ２４１－１のドレイン側との接続ノードＮＤ４が、接続端子Ｔ３を介して、第１のブロック２１０Ｃに配置された第１の差動トランジスタ２４１－１のドレインと接続されている。
そして、第１のブロック２１０Ｃに配置された第１の差動トランジスタ２４１－１のソースが読み出しノードＮＤ３に接続され、読み出しノードＮＤ３が接続端子Ｔ２を介して、第２のブロック２２０Ｃに形成された第１の画素内信号線ＬＳＧＮ１１に接続されている。
そして、第１のブロック２１０Ｃに配置された第１の差動トランジスタ２４１－１のソースが読み出しノードＮＤ３に接続され、読み出しノードＮＤ３が接続端子Ｔ２を介して、第２のブロック２２０Ｃに形成された第１の画素内信号線ＬＳＧＮ１１に接続されている。
【0158】
本第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得られることはもとより、増幅回路２４０Ｃの＋入力と－入力の間でより良いパフォーマンスのマッチングが得られ、オフセットを小さくすることが可能となる。
なお、本第３の実施形態の構成は上述した第２の実施形態にも適用可能である。
なお、本第３の実施形態の構成は上述した第２の実施形態にも適用可能である。
【0159】
（第４の実施形態）
図１１は、本発明の第４の実施形態に係る画素の構成例を示す図である。
図１１は、本発明の第４の実施形態に係る画素の構成例を示す図である。
【0160】
本第４の実施形態の画素２００Ｄが、第３の実施形態の画素２００Ｃと異なる点は、次の通りである。
本第４の実施形態の画素２００Ｄにおいて、光電変換読み出し部２３０Ｄは、フォトダイオードＰＤ１１に接続され、フォトダイオードＰＤ１１に蓄積された電荷を放出可能なアンチブルーミングゲート素子ＡＢＧ－Ｔｒを含む。
本第４の実施形態の画素２００Ｄにおいて、光電変換読み出し部２３０Ｄは、フォトダイオードＰＤ１１に接続され、フォトダイオードＰＤ１１に蓄積された電荷を放出可能なアンチブルーミングゲート素子ＡＢＧ－Ｔｒを含む。
【0161】
たとえば、非常に強い光が入射した場合、電子がフォトダイオードＰＤ１１から溢れ出し、隣接する画素に流れ込むことでアーチファクト（Artifacts）となる。
よって、本第４の実施形態によれば、上述した第３の実施形態の効果と同様の効果を得られることはもとより、オフ電圧を自身の閾値電圧より充分低く、かつ０Ｖより少し高めに設定することで、溢れ出した電荷をフォトダイオードＰＤ１１の外部に流し込む経路を形成することによりブルーミングを低減することができる。
また、読み出し回路の動作とは無関係にフォトダイオードＰＤ１１をリセットすることが可能となる。
よって、本第４の実施形態によれば、上述した第３の実施形態の効果と同様の効果を得られることはもとより、オフ電圧を自身の閾値電圧より充分低く、かつ０Ｖより少し高めに設定することで、溢れ出した電荷をフォトダイオードＰＤ１１の外部に流し込む経路を形成することによりブルーミングを低減することができる。
また、読み出し回路の動作とは無関係にフォトダイオードＰＤ１１をリセットすることが可能となる。
【0162】
なお、本第４の実施形態の構成は上述した第１、第２および第３の実施形態にも適用可能である。
【0163】
（第５の実施形態）
図１２は、本発明の第５の実施形態に係る画素の構成例を示す図である。
図１２は、本発明の第５の実施形態に係る画素の構成例を示す図である。
【0164】
本第５の実施形態の画素２００Ｅが、第４の実施形態の画素２００Ｄと異なる点は、次の通りである。
本第５の実施形態の画素２００Ｅにおいて、光電変換読み出し部２３０Ｅは、リセットトランジスタＲＳＴ－Ｔｒのソース・ドレインが電源電位ＶＤＤとフローティングディフュージョンＦＤ１１との間に接続され、ゲートが接続ノードＮＤ２に接続されている。
本第５の実施形態の画素２００Ｅにおいて、光電変換読み出し部２３０Ｅは、リセットトランジスタＲＳＴ－Ｔｒのソース・ドレインが電源電位ＶＤＤとフローティングディフュージョンＦＤ１１との間に接続され、ゲートが接続ノードＮＤ２に接続されている。
【0165】
本第５の実施形態によれば、信号読み出しにはソースフォロワトランジスタＳＦ-Ｔｒが使用され、低スルーレートのテーパリセットを実現することができる。
【0166】
（第６の実施形態）
図１３は、本発明の第６の実施形態に係る画素の構成例を示す図である。
図１４（Ａ）～（Ｋ）は、本発明の第６の実施形態に係る固体撮像装置の画素部における読み出し動作を説明するためのタイミングチャートである。
図１３は、本発明の第６の実施形態に係る画素の構成例を示す図である。
図１４（Ａ）～（Ｋ）は、本発明の第６の実施形態に係る固体撮像装置の画素部における読み出し動作を説明するためのタイミングチャートである。
【0167】
図１４（Ａ）は、画素２００Ｆの光電変換読み出し部２３０ＤのリセットトランジスタＲＳＴ－Ｔｒの制御信号ＲＳＴを示している。図１４（Ｂ）は画素２００Ｆの光電変換読み出し部２３０Ｄの転送トランジスタＴＧ－Ｔｒの制御信号ＴＧを示している。
図１４（Ｃ）は画素２００Ｆの読み出し回路形成部２４３を形成するスイッチングトランジスタＳＷ－Ｔｒの制御信号ＸＳＦを示している。図１４（Ｄ）は画素２００Ｆの光電変換読み出し部２３０Ｄの蓄積トランジスタＣＧ－Ｔｒの制御信号ＣＧを示している。
図１４（Ｅ）は画素２００Ｆの光電変換部２３０Ｄのアンチブルーミングゲート素子ＡＢＧ－Ｔｒを制御する制御信号ＡＢを示している。
図１４（Ｆ）は信号保持部２５０Ｆの高ゲイン用サンプリング回路２５２の第４のサンプリングスイッチＳＨＲ３１－Ｓｗの制御信号ＳＨＲ３１を示している。図１４（Ｇ）は信号保持部２５０Ｆの低ゲイン用サンプリング回路２５１の第２のサンプリングスイッチＳＨＲ２１－Ｓｗの制御信号ＳＨＲ２１を示している。
図１４（Ｈ）は信号保持部２５０Ｆの高ゲイン用サンプリング回路２５２の第３のサンプリングスイッチＳＨＳ３１－Ｓｗの制御信号ＳＨＳ３１を示している。図１４（Ｉ）は信号保持部２５０Ｆの低ゲイン用サンプリング回路２５１の第１のサンプリングスイッチＳＨＳ２１－Ｓｗの制御信号ＳＨＳ２１を示している。
図１４（Ｊ）は画素２００の信号保持部２５０Ｆの選択スイッチＳＥＬ２１－Ｓｗ、ＳＥＬ２２－Ｓｗの制御信号ＲＳ２１～ＲＳ２４を示している。図１４（Ｋ）は画素２００Ｆの信号保持部２５０Ｆの平均化用スイッチＡＶ２１－Ｓｗ、ＡＶ２２－Ｓｗの制御信号ＳＣＢ２１、２２を示している。
図１４（Ｃ）は画素２００Ｆの読み出し回路形成部２４３を形成するスイッチングトランジスタＳＷ－Ｔｒの制御信号ＸＳＦを示している。図１４（Ｄ）は画素２００Ｆの光電変換読み出し部２３０Ｄの蓄積トランジスタＣＧ－Ｔｒの制御信号ＣＧを示している。
図１４（Ｅ）は画素２００Ｆの光電変換部２３０Ｄのアンチブルーミングゲート素子ＡＢＧ－Ｔｒを制御する制御信号ＡＢを示している。
図１４（Ｆ）は信号保持部２５０Ｆの高ゲイン用サンプリング回路２５２の第４のサンプリングスイッチＳＨＲ３１－Ｓｗの制御信号ＳＨＲ３１を示している。図１４（Ｇ）は信号保持部２５０Ｆの低ゲイン用サンプリング回路２５１の第２のサンプリングスイッチＳＨＲ２１－Ｓｗの制御信号ＳＨＲ２１を示している。
図１４（Ｈ）は信号保持部２５０Ｆの高ゲイン用サンプリング回路２５２の第３のサンプリングスイッチＳＨＳ３１－Ｓｗの制御信号ＳＨＳ３１を示している。図１４（Ｉ）は信号保持部２５０Ｆの低ゲイン用サンプリング回路２５１の第１のサンプリングスイッチＳＨＳ２１－Ｓｗの制御信号ＳＨＳ２１を示している。
図１４（Ｊ）は画素２００の信号保持部２５０Ｆの選択スイッチＳＥＬ２１－Ｓｗ、ＳＥＬ２２－Ｓｗの制御信号ＲＳ２１～ＲＳ２４を示している。図１４（Ｋ）は画素２００Ｆの信号保持部２５０Ｆの平均化用スイッチＡＶ２１－Ｓｗ、ＡＶ２２－Ｓｗの制御信号ＳＣＢ２１、２２を示している。
【0168】
本第６の実施形態係る固体撮像装置１０Ｆが、第１の実施形態の固体撮像装置１０と異なる点は、次の通りである。
上述した第１の実施形態の固体撮像装置１０において、低ゲイン読み出しモードＭＬＧと高ゲイン読み出しモードＭＨＧでは、フォトダイオードＰＤ１１の異なる状態での蓄積電荷に対応する信号として個別に読み出す。
これに対して、本第６の実施形態に係る固体撮像装置１０Ｆにおいては、フォトダイオードＰＤ１１の同じ状態での蓄積電荷に対応する信号として順番に読み出す。
換言すれば、本第６の実施形態に係る固体撮像装置１０Ｆにおいては、光電変換読み出し部２３０Ｄは、低ゲインの読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）の第１の画素内信号線ＬＳＧＮ１１の出力と、高ゲインの読み出し電圧Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）の第２の画素内信号線ＬＳＧＮ１２の出力とを、同時並列的に行う機能を有する。
上述した第１の実施形態の固体撮像装置１０において、低ゲイン読み出しモードＭＬＧと高ゲイン読み出しモードＭＨＧでは、フォトダイオードＰＤ１１の異なる状態での蓄積電荷に対応する信号として個別に読み出す。
これに対して、本第６の実施形態に係る固体撮像装置１０Ｆにおいては、フォトダイオードＰＤ１１の同じ状態での蓄積電荷に対応する信号として順番に読み出す。
換言すれば、本第６の実施形態に係る固体撮像装置１０Ｆにおいては、光電変換読み出し部２３０Ｄは、低ゲインの読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）の第１の画素内信号線ＬＳＧＮ１１の出力と、高ゲインの読み出し電圧Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）の第２の画素内信号線ＬＳＧＮ１２の出力とを、同時並列的に行う機能を有する。
【0169】
ここで、本第６の実施形態に係る固体撮像装置１０Ｆにおける画素２００Ｆの入出力伝達特性、高ゲインと低ゲインの出力範囲の設定について説明する。
【0170】
（画素２００Ｆの入出力伝達特性）
まず、本第６の実施形態に係る画素２００Ｆの入出力伝達特性について説明する
まず、本第６の実施形態に係る画素２００Ｆの入出力伝達特性について説明する
【0171】
【0172】
図１５の画素入出力伝達特性からわかるように、入射光量の少ない低輝度領域は高ゲインであるＣＴＩＡ回路が主に動作する。
ＣＴＩＡ飽和点でＣＴＩＡ出力が飽和し、自動的に画素の低ゲインアンプとしてのソースフォロワトランジスタＳＦ－Ｔｒ（ＳＦ回路）が主に動作する。ここでは、ＣＴＩＡとＳＦ出力信号レベルを同一にしたが、本実施形態においては異なった値でも良い。
ＣＴＩＡ飽和点でＣＴＩＡ出力が飽和し、自動的に画素の低ゲインアンプとしてのソースフォロワトランジスタＳＦ－Ｔｒ（ＳＦ回路）が主に動作する。ここでは、ＣＴＩＡとＳＦ出力信号レベルを同一にしたが、本実施形態においては異なった値でも良い。
【0173】
なお、増幅回路２４０を形成するたとえばエラーアンプのＤＣ利得を高くすることで、ＣＴＩＡ飽和開始点での非線形性を低減することができる
【0174】
（高ゲインと低ゲインの出力範囲の設定）
次に、本第６の実施形態における高ゲインと低ゲインの出力範囲の設定について説明する。
次に、本第６の実施形態における高ゲインと低ゲインの出力範囲の設定について説明する。
【0175】
図１６は、本第６の実施形態における高ゲインと低ゲインの出力範囲の設定について説明するための図である。
図１６において、横軸は、標準時ＳＴＤＲ、高ゲイン優先時ＨＧＮＲ、低ゲイン優先時ＬＧＮＲの場合分けを示している。
縦軸は、画素のソースフォロワ（ＳＦ）アンプ電圧出力範囲（ただし閾値が０Ｖとする）ＶＳＦＲ、エラーアンプの電圧出力範囲ＶＥＡＲを示している。
図１６において、ＶＣＬＰは、エラーアンプの出力をクリップさせるクリップ電圧を、ＶＲＥＦはいわゆるユニティゲインバッファ（Unity Gain Buffer）構成時のエラーアンプの基準電圧を、ＶｐｉｎはフォトダイオードＰＤ１１のピンニング電圧（ＰＤ１１から完全電荷転送を実現可能な最低電圧）を、それぞれ示している。
図１６において、横軸は、標準時ＳＴＤＲ、高ゲイン優先時ＨＧＮＲ、低ゲイン優先時ＬＧＮＲの場合分けを示している。
縦軸は、画素のソースフォロワ（ＳＦ）アンプ電圧出力範囲（ただし閾値が０Ｖとする）ＶＳＦＲ、エラーアンプの電圧出力範囲ＶＥＡＲを示している。
図１６において、ＶＣＬＰは、エラーアンプの出力をクリップさせるクリップ電圧を、ＶＲＥＦはいわゆるユニティゲインバッファ（Unity Gain Buffer）構成時のエラーアンプの基準電圧を、ＶｐｉｎはフォトダイオードＰＤ１１のピンニング電圧（ＰＤ１１から完全電荷転送を実現可能な最低電圧）を、それぞれ示している。
【0176】
図１６に示すように、標準的な高ゲインと低ゲインの組合せがほしいときは、基準電圧ＶＲＥＦをクリップ電圧ＶＣＬＰとピンニング電圧Ｖｐｉｎの中間より少し下側に設定する（もしくは中間点でもよい）。
【0177】
高ゲイン出力をより多く必要とするときは、基準電圧ＶＲＥＦ’をピンニング電圧Ｖｐｉｎよりに設定する（ａ’/(ａ’＋ｂ’) > ａ/(ａ+ｂ)の関係）。
これにより、ダイナミックレンジは減少するがより高Ｓ/Ｎを保った画像取得が可能となる。
これにより、ダイナミックレンジは減少するがより高Ｓ/Ｎを保った画像取得が可能となる。
【0178】
低ゲイン出力をより多く必要とするときは、基準電圧ＶＲＥＦ’’をクリップ電圧ＶＣＬＰよりに設定する（ａ’’／（ａ’’＋ｂ’’) < ａ/(ａ＋ｂ)の関係）。
これにより、ダイナミックレンジを広げることができる。
これにより、ダイナミックレンジを広げることができる。
【0179】
また、ＡＤＣを含む読出し回路の雑音フロアと光ショット雑音によって基準電圧ＶＲＥＦを調節することで、より実用的であるＳＮＲ１０指標を高めるための最適化を電圧調整だけで実施できる。
従来のＬＯＦＩＣ画素では、高ゲイン、低ゲインの範囲を個別に変更することが困難である。
従来のＬＯＦＩＣ画素では、高ゲイン、低ゲインの範囲を個別に変更することが困難である。
【0180】
また、ダイナミックに高ゲインと低ゲイン出力の範囲を設定するように構成することも可能である。
【0181】
図１７は、本第１の実施形態におけるダイナミックに高ゲインと低ゲインの出力範囲を設定する場合について説明するための図である。
フローティングディフュージョンＦＤ１１のリセット時に、低ゲイン電圧出力が最大になるよう、基準電圧ＶＲＥＦをクリップ電圧ＶＣＬＰ付近に設定する（ａ/(ａ＋ｂ) << ｂ/(ａ＋ｂ)の関係）。
フローティングディフュージョンＦＤリセット解除後に、基準電圧ＶＲＥＦをΔＶＲＥＦ分だけ低下した電圧に変更する。その結果、エラーアンプの入力端子間に電位差が生じるが、その電位差をキャンセルにするようにエラーアンプの出力が低下する。容量性負帰還の効果により、最終的なエラーアンプ出力ＶＲＥＦ’は、ΔＶＲＥＦ／帰還率β（Ｃｆｂ１１/(Ｃｆｂ１１+Ｃｆｄ１１)）だけ基準電圧ＶＲＥＦから低下した電圧に落ち着く。ＶＲＥＦ’はピンニング電圧Ｖｐｉｎより十分低い値に設定することが可能なため、従来のＬＯＦＩＣ画素より高ゲイン電圧範囲を大きくできる（ａ’ >> ａの関係）。
これにより、ＦＤノード電圧は（ＶＲＥＦ－ＶＲＥＦ’）×帰還率β（Ｃｆｂ１１/(Ｃｆｂ１１＋Ｃｆｄ１１)）分、つまりΔＶＲＥＦだけ低下するが、βが０．１２５、（ＶＲＥＦ－ＶＲＥＦ’）が２Ｖとしても０．２５Ｖ程度の損失にしかならず（ｃ’ /(ｂ’ +ｃ’) << ｂ’ /(ｂ’ +ｃ’)の関係）、図１６に示した低ゲイン出力範囲拡大ＬＧＮＲの場合における、画素ＳＦ電圧可動範囲ＶＳＦＲよりも大きく設定することができる。
よって、高ゲイン電圧範囲と低ゲイン電圧範囲の両方を同時に拡大させたいとき、またはクリップ電圧ＶＣＬＰや電源電圧を下げた場合でも、充分な高ゲイン電圧範囲と低ゲイン電圧範囲の両方を得たいときに有効である。
フローティングディフュージョンＦＤ１１のリセット時に、低ゲイン電圧出力が最大になるよう、基準電圧ＶＲＥＦをクリップ電圧ＶＣＬＰ付近に設定する（ａ/(ａ＋ｂ) << ｂ/(ａ＋ｂ)の関係）。
フローティングディフュージョンＦＤリセット解除後に、基準電圧ＶＲＥＦをΔＶＲＥＦ分だけ低下した電圧に変更する。その結果、エラーアンプの入力端子間に電位差が生じるが、その電位差をキャンセルにするようにエラーアンプの出力が低下する。容量性負帰還の効果により、最終的なエラーアンプ出力ＶＲＥＦ’は、ΔＶＲＥＦ／帰還率β（Ｃｆｂ１１/(Ｃｆｂ１１+Ｃｆｄ１１)）だけ基準電圧ＶＲＥＦから低下した電圧に落ち着く。ＶＲＥＦ’はピンニング電圧Ｖｐｉｎより十分低い値に設定することが可能なため、従来のＬＯＦＩＣ画素より高ゲイン電圧範囲を大きくできる（ａ’ >> ａの関係）。
これにより、ＦＤノード電圧は（ＶＲＥＦ－ＶＲＥＦ’）×帰還率β（Ｃｆｂ１１/(Ｃｆｂ１１＋Ｃｆｄ１１)）分、つまりΔＶＲＥＦだけ低下するが、βが０．１２５、（ＶＲＥＦ－ＶＲＥＦ’）が２Ｖとしても０．２５Ｖ程度の損失にしかならず（ｃ’ /(ｂ’ +ｃ’) << ｂ’ /(ｂ’ +ｃ’)の関係）、図１６に示した低ゲイン出力範囲拡大ＬＧＮＲの場合における、画素ＳＦ電圧可動範囲ＶＳＦＲよりも大きく設定することができる。
よって、高ゲイン電圧範囲と低ゲイン電圧範囲の両方を同時に拡大させたいとき、またはクリップ電圧ＶＣＬＰや電源電圧を下げた場合でも、充分な高ゲイン電圧範囲と低ゲイン電圧範囲の両方を得たいときに有効である。
【0182】
以上説明した画素２００Ｆの光電変換読み出し部２３０Ｄにおいて、高ゲイン読み出しモードＭＨＧ時には、フォトダイオードＰＤ１１からの電荷が少ない場合は、ＣＴＩＡ回路によって作りだされるミラー効果によって、電荷が容量Ｃｆｂ１１の帰還キャパシタＣＦ１１にすべて転送され、高ゲインで増幅された出力電圧Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）を得る。
一方、低ゲイン読み出しモードＭＬＧ時には、ＣＴＩＡ回路が飽和するとミラー効果が自動的に減少するため、より容量Ｃｆｄ１１の大きいフローティングディフュージョンＦＤ１１に残りの超過電荷が移動し、低ゲインで増幅された出力電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）を得る。
一方、低ゲイン読み出しモードＭＬＧ時には、ＣＴＩＡ回路が飽和するとミラー効果が自動的に減少するため、より容量Ｃｆｄ１１の大きいフローティングディフュージョンＦＤ１１に残りの超過電荷が移動し、低ゲインで増幅された出力電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）を得る。
【0183】
本第６の実施形態に係る固体撮像装置１０Ｆにおいては、低ゲインの読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）の第１の画素内信号線ＬＳＧＮ１１の出力と、高ゲインの読み出し電圧Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）の第２の画素内信号線ＬＳＧＮ１２の出力とは、図３の構成と同様に、異なる信号メモリである低ゲインサンプリング回路および高ゲインサンプリング回路によりサンプリングされる。
すなわち、固体撮像装置１０Ｆの信号保持部２５０Ｆにおいては、高ゲインと低ゲインの信号電圧Ｎ１，Ｎ２を同時にサンプリングすることが可能である。
すなわち、固体撮像装置１０Ｆの信号保持部２５０Ｆにおいては、高ゲインと低ゲインの信号電圧Ｎ１，Ｎ２を同時にサンプリングすることが可能である。
【0184】
また、固体撮像装置１０Ｆでは、たとえば以下に示すような流れで信号読み出しが行われる。
（１）高ゲイン読み出しモードＭＨＧの読み出し信号レベルに基づいて、サンプリングされて記憶されている信号である、高ゲインの読み出し電圧Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）または低ゲインの読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）を選択する。
（２）高ゲイン読み出しモードＭＨＧの読み出し信号である読み出し電圧Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）のサンプリング、読み出し、を行い、低ゲイン読み出しモードＭＬＧ信号である読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）サンプリング、読み出しを行う。
（１）高ゲイン読み出しモードＭＨＧの読み出し信号レベルに基づいて、サンプリングされて記憶されている信号である、高ゲインの読み出し電圧Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）または低ゲインの読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）を選択する。
（２）高ゲイン読み出しモードＭＨＧの読み出し信号である読み出し電圧Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）のサンプリング、読み出し、を行い、低ゲイン読み出しモードＭＬＧ信号である読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）サンプリング、読み出しを行う。
【0185】
また、本第６の実施形態に係る固体撮像装置１０Ｆにおいては、図１４（Ｄ），（Ｆ），（Ｇ）に示すように、高ゲイン読み出しモードＭＨＧの読み出し信号である読み出し電圧Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）のサンプリング、ホールドの前に、制御信号ＣＧを所定期間ハイレベルに設定して、リセットトランジスタＲＳＴ－Ｔｒ，蓄積トランジスタＣＧ－Ｔｒを通して。蓄積キャパシタＣＳ１１の蓄積ノードが初期化される。
また、本第６の実施形態に係る固体撮像装置１０Ｆにおいては、図１４（Ｂ），（Ｈ），（Ｉ）に示すように、低ゲイン読み出しモードＭＬＧの読み出し信号である読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）のサンプリング、ホールドの前に、フォトダイオードＰＤ１１の残りの変化を取り除くために、再度、制御信号ＴＧを所定期間ハイレベルに設定して、第２の転送処理が行われる。
また、本第６の実施形態に係る固体撮像装置１０Ｆにおいては、図１４（Ｂ），（Ｈ），（Ｉ）に示すように、低ゲイン読み出しモードＭＬＧの読み出し信号である読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）のサンプリング、ホールドの前に、フォトダイオードＰＤ１１の残りの変化を取り除くために、再度、制御信号ＴＧを所定期間ハイレベルに設定して、第２の転送処理が行われる。
【0186】
また、低ゲイン読み出しモードＭＬＧの読み出し信号である読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）のサンプリング、ホールドは、いわゆる３トランジスタ動作方式で動作する。
この場合、ｋＴＣノイズは読み出しノイズフロアに影響するがノイズ信号結合点におけるフォトンショットノイズによるスクリーニングが期待される。
この場合、ｋＴＣノイズは読み出しノイズフロアに影響するがノイズ信号結合点におけるフォトンショットノイズによるスクリーニングが期待される。
【0187】
本第６の実施形態によれば、上述した第１の実施形態と同様の効果をえることができるとともに、以下の効果を得ることができる。
すなわち、本第６の実施形態に係る固体撮像装置１０Ｆは、高ゲインと低ゲインの２種類に増幅された信号電圧を同時並列的に読み出し、高ゲインと低ゲインの信号電圧を同時並列的にサンプリングすることができ、高ゲインで高輝度信号を読み出せ、高輝度信号は飽和を抑える低ゲインで読み出せ、しかも２回の読み出しで高ゲインと低ゲインの信号を得ることができる。
すなわち、本第６の実施形態に係る固体撮像装置１０Ｆは、高ゲインと低ゲインの２種類に増幅された信号電圧を同時並列的に読み出し、高ゲインと低ゲインの信号電圧を同時並列的にサンプリングすることができ、高ゲインで高輝度信号を読み出せ、高輝度信号は飽和を抑える低ゲインで読み出せ、しかも２回の読み出しで高ゲインと低ゲインの信号を得ることができる。
【0188】
以上説明した固体撮像装置１０，１０Ａ～１０Ｆは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
【0189】
図１８は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
【0190】
本電子機器３００は、図１８に示すように、本実施形態に係る固体撮像装置１０，１０Ａ～１０Ｆが適用可能なＣＭＯＳイメージセンサ３１０を有する。
さらに、電子機器３００は、このＣＭＯＳイメージセンサ３１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）３２０を有する。
電子機器３００は、ＣＭＯＳイメージセンサ３１０の出力信号を処理する信号処理回路(ＰＲＣ)３３０を有する。
さらに、電子機器３００は、このＣＭＯＳイメージセンサ３１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）３２０を有する。
電子機器３００は、ＣＭＯＳイメージセンサ３１０の出力信号を処理する信号処理回路(ＰＲＣ)３３０を有する。
【0191】
信号処理回路３３０は、ＣＭＯＳイメージセンサ３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
信号処理回路３３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
【0192】
上述したように、ＣＭＯＳイメージセンサ３１０として、前述した固体撮像装置１０，１０Ａ～１０Ｄを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
【符号の説明】
【0193】
１０，１０Ｂ～１０Ｆ・・・固体撮像装置、２０，２０Ｂ～２０Ｆ・・・画素部、２００，２００Ｂ～２００Ｆ・・・画素、ＰＤ１１・・・フォトダイオード、ＴＧ－Ｔｒ・・・転送トランジスタ、ＲＳＴ－Ｔｒ・・・リセットトランジスタ、ＳＦ－Ｔｒ・・・ソースフォロワトランジスタ、ＦＤ１１・・・フローティングディフュージョン、２１０・・・第１のブロック（センシング部）、２２０・・・第２のブロック（回路部）、２３０・・・光電変換読み出し部、２４０・・・増幅回路、２４１・・・差動トランジスタ対、２４２・・・アクティブ負荷回路、２４３・・・読み出し回路形成部、２４３１・・・アクティブ化制御回路、２４４・・・低ゲイン読み出し回路、２４５・・・高ゲイン読み出し回路、２５０，２５０Ａ・・・信号保持部、３０・・・垂直走査回路、４０・・・読み出し回路（カラム読み出し回路）、５０・・・水平走査回路、６０・・・タイミング制御回路、７０・・・読み出し部、３００・・・電子機器、３１０・・・ＣＭＯＳイメージセンサ、３２０・・・光学系、３３０・・・信号処理回路（ＰＲＣ）。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】